JP2002025288A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2002025288A
JP2002025288A JP2000199900A JP2000199900A JP2002025288A JP 2002025288 A JP2002025288 A JP 2002025288A JP 2000199900 A JP2000199900 A JP 2000199900A JP 2000199900 A JP2000199900 A JP 2000199900A JP 2002025288 A JP2002025288 A JP 2002025288A
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Japan
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storage unit
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eeprom
integrated circuit
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JP2000199900A
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English (en)
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Chiaki Dono
千晶 堂野
Tsugio Takahashi
継雄 高橋
Hiroki Fujisawa
宏樹 藤澤
Masanori Isoda
正典 礒田
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Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi Ltd
Hitachi ULSI Systems Co Ltd
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    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/10—Floating gate memory cells with a single polysilicon layer

Abstract

(57)【要約】 （修正有） 【課題】 ＲＡＭのようなメモリ回路を内蔵した半導体
集積回路において、チップをパッケージに封入しさらに
ボードやモジュールなどに実装した状態でも容易に欠陥
アドレス情報を書き込むことができ、それによってメモ
リ回路の不良ビットを救済して歩留まりの向上を図るこ
とができる半導体集積回路を実現する。 【解決手段】 第１の記憶部１１と、第２の記憶部２０
とを備えた半導体集積回路おいて、制御信号が入力され
る制御端子に入力される信号ＣＳ，ＲＡＳ，ＣＡＳ，Ｗ
Ｅと前記第１の記憶部内のメモリセルを選択するための
アドレス信号Ａ７が入力されるアドレス端子に入力され
る信号の少なくとも一部の第１の組合せに応じて前記第
１の記憶部へのアクセスが指示され、前記制御端子に入
力される信号と前記アドレス端子に入力される信号の少
なくとも一部との第２の組合せに応じて前記第２の記憶
部へのアクセスが指示されるように構成した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路技
術さらには複数のメモリ回路を内蔵した半導体集積回路
におけるコマンド制御方式に関し、例えば実装後におけ
る不良ビットの救済および回路の動作タイミング調整を
可能にする場合に適用して有効な技術に関する。
【０００２】
【従来の技術】従来、ＲＡＭ（ランダム・アクセス・メ
モリ）などの半導体メモリあるいはメモリ回路を内蔵し
た半導体集積回路においては、メモリアレイに含まれる
不良ビット（欠陥メモリセル）を救済して歩留まりを向
上させるため、予備のメモリ列やメモリ行および欠陥ア
ドレスを記憶するアドレス設定回路などからなる冗長回
路が設けられている。かかる冗長回路における欠陥アド
レスの設定は、レーザなどによりプログラム可能なヒュ
ーズを用いて行なう方式が一般的である。
【０００３】
【発明が解決しようとする課題】上記のようなレーザに
よりヒューズを切断して欠陥アドレス情報を記憶して入
力アドレスと比較して予備メモリ行または予備メモリ列
と置きかえる救済方式にあっては、メモリチップをパッ
ケージに封入する前にヒューズを切断しなければならな
いため、パッケージ封入後に発生した不良を救済するこ
とができず、充分な歩留まりの向上を達成することがで
きないという不具合があった。
【０００４】そこで、ＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）のチップ内にＥＥＰＲＯＭ（エ
レクトリカリ・イレーサブル・プログラマブル・リード
・オンリ・メモリ）のような不揮発性メモリを設けて欠
陥アドレス情報を記憶するようにした発明が提案されて
いる。かかる救済方式に従うと、チップをパッケージに
封入した後であってもＥＥＰＯＭに欠陥アドレス情報を
書込むことができるため、パッケージ封入後に発生した
不良を救済することができ、歩留まりを向上させること
ができる。
【０００５】しかしながら、従来提案されているＥＥＰ
ＲＯＭを使用した救済方式にあっては、パッケージに封
入した後においてもＥＥＰＯＭに欠陥アドレス情報を書
込むことはできるものの、プリント配線基板（以下、ボ
ードと称する）やモジュールなどに実装した状態では欠
陥アドレス情報を書込むことができなかったり、ＥＥＰ
ＲＯＭへの書込みのための新たな制御端子やＥＥＰＲＯ
Ｍへの書込み、消去に必要な高電圧を印加する電源端子
が必要になって従来のメモリとの互換性が保てなくなる
などの課題があった。
【０００６】この発明の目的は、ＲＡＭのようなメモリ
回路を内蔵した半導体集積回路において、チップをパッ
ケージに封入しさらにボードやモジュールなどに実装し
た状態でも容易に欠陥アドレス情報を書き込むことがで
き、それによってメモリ回路の不良ビットを救済して歩
留まりの向上を図ることができるようにすることにあ
る。
【０００７】この発明の他の目的は、ＲＡＭのようなメ
モリ回路を内蔵した半導体集積回路において、回路の動
作タイミングを調整して動作マージンを高めかつより高
速に回路を動作させることができるようにすることにあ
る。
【０００８】この発明のさらに他の目的は、端子数を増
加させたり従来のチップとピン配置が異なるなどしてチ
ップの互換性が保てなくなるのを回避できるようにした
半導体集積回路を提供することにある。
【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１１】すなわち、第１構成のメモリセルを有する
第１の記憶部（１１）と、第２構成のメモリセルを有す
る第２の記憶部（２０）と、外部からの複数の制御信号
を受けるための複数の制御端子と、前記第１の記憶部内
のメモリセルを選択するための複数のアドレス信号を受
けるための複数のアドレス端子とを備えた半導体集積回
路おいて、前記制御端子に入力される信号（ＣＳ，ＲＡ
Ｓ，ＣＡＳ，ＷＥ）と前記アドレス端子に入力される信
号の少なくとも一部（Ａ７）との第１の組合せ（ＣＳ，
ＲＡＳ，ＣＡＳ，ＷＥ＝“Ｌ”，Ａ７＝“０”）に応じ
て前記第１の記憶部の動作内容が指示され、前記制御端
子に入力される信号と前記アドレス端子に入力される信
号の少なくとも一部との第２の組合せ（ＣＳ，ＲＡＳ，
ＣＡＳ，ＷＥ＝“Ｌ”，Ａ７＝“１”）に応じて前記第
２の記憶部の動作内容が指示されるように構成したもの
である。
【００１２】上記した手段によれば、互いに異なる構成
のメモリセルからなる第１の記憶部と第２の記憶部が同
一のコマンドでアクセス可能であるため、新たな外部制
御端子を設けることなく第１の記憶部と第２の記憶部を
別々に動作させることができる。
【００１３】望ましくは、前記第１の組合せと第２の組
合せは、前記制御端子に入力される信号が同一であり、
前記アドレス端子に入力される信号が異なるようにす
る。これによって、アドレス端子に入力される信号によ
り、第１の記憶部と第２の記憶部に対する同一のコマン
ドによる指示を識別させることができるため、何ら新た
な外部端子を設けることなく第１の記憶部と第２の記憶
部を別々に動作させることができる。
【００１４】また、第１構成のメモリセルを有する第１
の記憶部と、第２構成のメモリセルを有する第２の記憶
部と、外部からの複数の制御信号を受けるための複数の
制御端子と、前記第１の記憶部内のメモリセルを選択す
るための複数のアドレス信号を受けるための複数のアド
レス端子とを備えた半導体集積回路おいて、前記第１の
記憶部の動作または前記第２の記憶部の動作が指示され
た後に前記制御端子に入力される制御信号の組合せによ
り規定され前記第１の記憶部の動作内容を指示するコマ
ンドと前記第２の記憶部の動作内容を指示するコマンド
は同一のコードであるようにする。これにより、比較的
少ない制御信号の組合せを有効に利用して第１の記憶部
と第２の記憶部を別々に動作させることができる。
【００１５】さらに、第１構成のメモリセルを有する第
１の記憶部と、第２構成のメモリセルを有する第２の記
憶部と、外部からの複数の制御信号を受けるための複数
の制御端子と、前記第１の記憶部内のメモリセルを選択
するための複数のアドレス信号を受けるための複数のア
ドレス端子とを備えた半導体集積回路おいて、前記制御
端子に入力される信号と前記アドレス端子に入力される
信号の少なくとも一部との第１の組合せに応じて前記第
１の記憶部の動作内容が指示され、前記制御端子に入力
される信号と前記アドレス端子に入力される信号の少な
くとも一部との第２の組合せに応じて前記第２の記憶部
の動作内容が指示されるとともに、前記第１の記憶部の
動作または前記第２の記憶部の動作が指示された後に前
記制御端子に入力される制御信号の組合せにより規定さ
れ前記第１の記憶部の動作内容を指示するコマンドと前
記第２の記憶部の動作内容を指示するコマンドは同一の
コードにする。
【００１６】これにより、互いに異なる構成のメモリセ
ルからなる第１の記憶部と第２の記憶部が同一のコマン
ドでアクセス可能であるため、新たな外部制御端子を設
けることなく第１の記憶部と第２の記憶部を別々に動作
させることができるとともに、比較的少ない制御信号の
組合せを有効に利用して第１の記憶部と第２の記憶部を
別々に動作させることができる。
【００１７】この場合にも、望ましくは、前記第１の組
合せと第２の組合せは、前記制御端子に入力される信号
が同一であり、前記アドレス端子に入力される信号が異
なるようにする。これによって、アドレス端子に入力さ
れる信号により、第１の記憶部と第２の記憶部に対する
同一のコマンドよる指示を識別させることができるた
め、何ら新たな外部端子を設けることなく第１の記憶部
と第２の記憶部を別々に動作させることができる。
【００１８】さらに、望ましくは、前記第２の記憶部に
記憶される情報は、前記第１の記憶部の欠陥アドレス情
報とする。これにより、第１の記憶部と第２の記憶部が
同一のコマンドでアクセス可能であるため、パッケージ
に封入された後やボード実装後においても欠陥アドレス
の救済が可能となり、歩留まりが向上する。
【００１９】また、前記第２の記憶部に記憶される情報
は、前記第１の記憶部の動作タイミングに関する情報と
する。これにより、パッケージに封入された後において
も回路の動作タイミングを調整することが可能となり、
歩留まりが一層向上するとともに、回路の性能を向上さ
せることができる。
【００２０】さらに、前記第２構成のメモリセルは不揮
発性のメモリセルである場合に、通常の電源電圧を昇圧
して前記不揮発性メモリに対する書込みに際して使用さ
れる高電圧を発生する昇圧回路を設ける。これにより、
書込みに必要な高電圧を印加するための外部端子を新た
に設ける必要がなくなる。
【００２１】また、前記不揮発性メモリに対する書込み
または消去に際しては、新たな動作を起こさないコマン
ドの繰返し回数により、書込みまたは消去に要する時間
が決定されるように構成する。これにより、タイマ回路
などを新たに設けることなく確実に不揮発性メモリへの
書込みが行なえるようになる。
【００２２】さらに、外部より入力される信号により指
定される動作モードを設定するモードレジスタを備える
場合に、前記第１の組合せと第２の組合せの前記制御端
子に入力される信号で決定されるコマンドは、前記モー
ドレジスタへの設定を指示するコマンドとする。これに
より、新たな外部制御端子を設けることなく既存のコマ
ンドを用いて第１の記憶部と第２の記憶部を別々に動作
させることができる。
【００２３】さらに、上記のような構成を有する半導体
集積回路と、該半導体集積回路に含まれる前記第１の記
憶部へのアクセスを行なう第２の半導体集積回路とが一
枚のプリント配線基板上に搭載されたシステムにおい
て、前記制御端子に入力される制御信号の組合せにより
規定され前記第１の記憶部の動作内容を指示するコマン
ドと前記第２の記憶部の動作内容を指示するコマンドの
体系が共通であり、該共通のコマンド体系を用いて前記
第２の半導体集積回路が前記第２の記憶部へ指示を与え
るように構成する。
【００２４】これによって、半導体集積回路をプリント
配線基板などのボードやモジュールに実装した後におい
ても第２の記憶部に第１の記憶部の欠陥アドレス情報や
タイミング調整情報を書込むことができるようになっ
て、システムの信頼性向上や性能アップを図ることがで
きる。
【００２５】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
【００２６】図１は本発明をクロックに同期して動作す
るＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム
・アクセス・メモリ）に適用した場合の一実施例の概略
構成を示す。なお、図１に示されている回路ブロックは
すべて、単結晶シリコンのような１個の半導体チップ上
に形成される。○印で示されているのは、当該半導体チ
ップに設けられる外部端子としてのパッドであり、図示
されている外部端子の他に外部から供給される電源電圧
が印加される電源電圧端子が設けられている。
【００２７】図１のＳＤＲＡＭは、複数のメモリセルが
マトリックス状に配置された例えば４つのバンクからな
るメモリセルアレイ１１と、外部から入力されるアドレ
スデータ（以下、アドレスと略す）をマルチプレックス
方式で内部に取り込むアドレスバッファ１２と、前記ア
ドレスバッファ１２により取り込まれた行アドレスをデ
コードしてメモリアレイ１１内の対応するワード線を選
択する行アドレスデコーダ１３と、前記アドレスバッフ
ァ１２により取り込まれた列アドレスをデコードしてメ
モリアレイ１１内の対応するカラム（ビット線）を選択
する列アドレスデコーダ１４と、選択されたビット線の
電位を増幅するセンスアンプ回路１５と、外部から入力
されるチップセレクト信号／ＣＳなどの制御信号を受け
てコマンドを解釈するコマンドデコーダ１６と、入力さ
れたコマンドに応じて動作モードが設定されるモードレ
ジスタ１７と、入力されたコマンドおよび前記モードレ
ジスタ１７の状態に応じて内部の制御信号を生成する制
御回路１８と、前記メモリセルアレイ１１から読み出さ
れたデータを外部に出力したり外部から入力されるデー
タを取り込んで前記センスアンプ回路へ渡したりするデ
ータ入出力回路１９と、ＥＥＰＲＯＭのような不揮発性
記憶素子やヒューズを用いて欠陥アドレスを記憶し該欠
陥アドレスと外部より入力されたアドレスとを比較し一
致した場合にメモリアレイ１１内の予備のメモリ行１１
ａもしくは予備メモリ列１１ｂを選択させるためのアド
レス比較回路２０と、外部から供給される一定周波数の
クロック信号ＣＬＫおよびクロックが有効であることを
示すクロックイネーブル信号ＣＫＥに基づいて内部回路
を動作させるクロック信号を生成するクロック生成回路
２１とを備えている。欠陥アドレスは１つではなく各メ
モリバンクごとに、予備のメモリ行１１ａもしくは予備
メモリ列１１ｂの数に応じて複数個（例えば４個）設定
できるように構成される。
【００２８】前記コマンドデコーダ１６に外部から入力
される制御信号としては、チップを選択状態にする前記
チップセレクト信号／ＣＳの他、行アドレスストローブ
信号／ＲＡＳ（以下、ＲＡＳ信号と称する）、列アドレ
スストローブ信号／ＣＡＳ（以下、ＣＡＳ信号と称す
る）、データの書込み動作を指示するライトイネーブル
信号／ＷＥなどがある。これらの信号のうち符号の前に
“／”が付されているものは、ロウレベルが有効レベル
であることを意味している。コマンドデコーダ１６はこ
れらの制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥと
アドレス信号の一部をデコードして、入力コマンドを解
釈する。かかるコマンド方式は、ＳＤＲＡＭにおいては
一般的である。さらに、本実施例のＳＤＲＡＭにおける
コマンドとしては、読出しを指示するＲＥＡＤコマン
ド、書込みを指示するＷＲＩＴＥコマンド、モードレジ
スタ１７への動作モードの設定を指示するＭＲＳコマン
ドなどがある。コマンドの種類とそれによるメモリ内部
の制御に関しては、後に詳しく説明する。
【００２９】また、ＣＡＳレイテンシ（カラムアドレス
が取り込まれてからリードデータが出力されるまでのク
ロックサイクル数）等を設定できるように構成されるＳ
ＤＲＡＭでは、前記コマンドデコーダ１６もしくはモー
ドレジスタ１７内に、ＭＲＳコマンドの入力に応じて設
定されるＣＡＳレイテンシの値ＣＬ等を保持するレジス
タが設けられる。外部により供給されるアドレスは、メ
モリアレイ１１のバンクを指定するバンクアドレスＢＡ
０，ＢＡ１と、バンク内のメモリセルを指定するアドレ
スＡ０〜Ａ１２がある。前記データ入出力回路１９は、
外部から供給される制御信号ＤＱＭに基づいて例えば１
６ビットのデータＤＱ０〜ＤＱ１５をマスク（有効）す
るかしないかを決定するように構成される。
【００３０】また、特に制限されるものでないが、この
実施例においては、前記アドレス比較回路２０内に欠陥
アドレス情報を設定するためのＥＥＰＲＯＭセルと、設
定されたアドレスと入力アドレスとを比較し一致したか
否か判定する第１欠陥アドレス設定＆比較回路２０Ａ
と、欠陥アドレス情報を設定するためのヒューズを含む
第２欠陥アドレス設定＆比較回路２０Ｂとが設けられて
おり、パッケージ封入前に検出された欠陥アドレスはヒ
ューズを含む欠陥アドレス設定＆比較回路２０Ｂに、ま
たパッケージ封入後に検出された欠陥アドレスはＥＥＰ
ＲＯＭを含む欠陥アドレス設定＆比較回路２０Ａに設定
できるように構成されている。アドレス比較により一致
が検出された場合に予備メモリ行１１ａまたは予備メモ
リ列１１ｂを選択させる切換え制御信号を発生しアドレ
スデコーダ１３または１４に供給する回路が、制御回路
１８に設けられている。
【００３１】ヒューズによる欠陥アドレスの設定はレー
ザ等による切断で、また欠陥アドレス設定＆比較回路２
０Ａにおける欠陥アドレスの設定は、ＥＥＰＲＯＭ書込
みモード時にアドレスバッファ１２により取り込まれた
データが、欠陥アドレス設定＆比較回路２０ＡへＥＥＰ
ＲＯＭセルの書込みデータとして入力されることで行な
えるように構成されている。これにより、パッケージ封
入後においても不良ビットの救済が可能にされるととも
に、ＥＥＰＲＯＭセルを含む欠陥アドレス設定回路のみ
の場合に比べて回路規模が増大するのを抑制することが
できる。また、特に制限されるものでないが、欠陥アド
レス設定＆比較回路２０ＡのＥＥＰＲＯＭセルから読み
出された記憶データをデータ入出力回路１９よりチップ
外部へ出力できるように構成しても良い。これにより、
内部のＥＥＰＲＯＭセルをチップ自身の情報（ＩＤ）な
どを記憶する手段として利用することができるようにな
る。
【００３２】さらに、本実施例においては、ＳＤＲＡＭ
用に設けられているコマンド方式を利用して欠陥アドレ
ス設定＆比較回路２０Ａに含まれるＥＥＰＲＯＭに対す
る書込みや読出しを行なうように構成されている。具体
的には、ＥＥＰＲＯＭセルの書込みや消去モードへの移
行は、ＳＤＲＡＭのＭＲＳコマンド（モードレジスタ設
定コマンド）を用いて行なうことを第１の特徴としてい
る。また、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥとアド
レス信号の一部との組合せにより決定されるＭＲＳコマ
ンドの一部を変更した新たなコマンドを定義し、コマン
ドデコーダ１６がそのコマンドを理解してＥＥＰＲＯＭ
アクセス開始のアイドル状態へ移行し、その後ＳＤＲＡ
Ｍと共通のコマンドを用いて書込みや消去を実行するこ
とを第２の特徴としている。
【００３３】図２には、本実施例のＳＤＲＡＭにおける
各種コマンド等による制御状態の変化すなわち状態遷移
の様子が示されている。図２を参照しながら各種コマン
ドの内容とＳＤＲＡＭの動作を説明する。図２におい
て、丸で囲まれている符号はそれぞれの状態を表してお
り、各状態から他の状態への移行は矢印の方向へのみ可
能にされている。また、図２中、細い線の矢印はそれに
付記されているコマンドが入力されることで生じる遷移
を、太線の矢印はコマンドの入力なしに自動的に生じる
遷移を意味している。
【００３４】具体的には、図２の左下に示されているよ
うに、電源が投入されると“POWERON”状態からチップ
内の所定のノード（ビット線を含む）の電位を充電する
プリチャージ状態“PRECHARGE”へ移行する。プリチャ
ージが終了すると自動的に待機状態“IDLE”（以下、ア
イドル状態と称する）へ移行する。アイドル状態でリフ
レッシュコマンドＲＥＦが入力されると内部アドレスカ
ウンタ（図示省略）を使用してＳＤＲＡＭ全体を自動的
にリフレッシュするリフレッシュ状態“AUTO REFRESH”
へ移行し、それが終了すると自動的にプリチャージ状態
を経て再びアイドル状態“IDLE”へ移行する。
【００３５】なお、このアイドル状態には、モードレジ
スタ１７により設定される各種動作モードでのアイドル
状態がある。電源投入後最初に移行するアイドル状態
は、通常動作モードでのアイドル状態である。アイドル
状態“IDLE”でモードレジスタ設定コマンドＭＲＳが入
力されると、モードレジスタ１７にそのときのアドレス
入力端子の状態に応じてＥＥＰＲＯＭの書込み、消去や
テストモードなどの動作モードに設定するモード設定状
態“MODE REGISTER SET”へ移行し、モード設定後に自
動的にアイドル状態へ戻る。
【００３６】図２においては、下側半分にＳＤＲＡＭの
動作モードにおける状態遷移が、上側半分にＥＥＰＲＯ
Ｍの動作モードにおける状態遷移が示されている。ＳＤ
ＲＡＭのリード・ライトは、モードレジスタ１７が通常
動作モードに設定されている状態で動作開始を指示する
アクティブコマンドＡＣＴＶが入力されることで開始さ
れ、先ずロウアドレスを取り込むロウ系アクティブ状態
“ROW ACTIVE”へ移行する。その後、読出しコマンドＲ
ＥＡＤまたは書込みコマンドＷＲＩＴＥが入力される
と、読出し状態“READ”または書込み状態“WRITE”へ
移行する。アクティブ状態“ROW ACTIVE”でクロックイ
ネーブル信号ＣＫＥがロウレベルに変化されると、次入
力クロックを無効化しアクティブ状態を継続するサスペ
ンド状態“ACTIVE CLOCK SUSPEND”へ移行し、クロック
イネーブル信号ＣＫＥがハイレベルに変化されることで
元の状態へ戻る。
【００３７】また、ＭＲＳコマンドで設定されたバース
ト長がフルページにおいて読出し状態“READ”または書
込み状態“WRITE”中にバーストストップコマンドＢＳ
Ｔが入力されると、内部アドレスカウンタを利用してカ
ラムアドレスを更新しながら連続して読出しまたは書込
みを中断するバースト制御が行なわれる。なお、読出し
状態“READ”または書込み状態“WRITE”中にクロック
イネーブル信号ＣＫＥがロウレベルに変化されると、次
入力クロックを無効化し読出しまたは書込み状態を中断
するサスペンド状態“READ SUSPEND”または“WRITE SU
SPEND”へ移行し、クロックイネーブル信号ＣＫＥがハ
イレベルに変化されることで元の状態へ戻る。オートプ
リチャージ付読出しコマンドＲＥＡＤまたはオートプリ
チャージ付書込みコマンドＷＲＩＴＥＡが入力される
と、バースト長で指定された回数だけ各状態を繰り返し
た後、内部で自動的にプリチャージコマンドが実行され
アイドル状態“IDLE”へ戻る。なお、コマンドＲＥＡＤ
ＷＩＴＨ ＡＰとコマンドＲＥＡＤの識別およびコマ
ンドＷＲＩＴＥ ＷＩＴＨ ＡＰとコマンドＷＲＩＴＥ
との識別は、アドレス Ａ１０ ＝“１”によって行な
われる。
【００３８】また、アイドル状態“IDLE”でクロックイ
ネーブル信号ＣＫＥがロウレベルに変化されると低電力
動作状態“IDEL POWER DOWN”へ移行し、アイドル状態
“IDLE”でセルフリフレッシュ開始コマンドＳＲ ＥＮ
ＴＲＹが入力されると、セルフリフレッシュ実行状態へ
移行する。これら各状態からは、クロックイネーブル信
号／ＣＫＥがロウレベルに変化され、あるいはセルフリ
フレッシュ終了コマンドＳＲ ＥＸＩＴが入力されるこ
とでアイドル状態“IDLE”へ戻る。
【００３９】表１に、前記ＳＤＲＡＭの動作で使用され
る制御コマンドの一例を示す。表１は、制御信号ＣＳ，
ＲＡＳ，ＣＡＳ，ＷＥが、表１のようなロウレベル
“Ｌ”またはハイレベル“Ｈ”の所定の組合せ状態をと
るときに、各コマンドが発行されることを表わしてい
る。“Address”はアドレス入力端子の内容を表わして
おり、“ＢＡ”はバンクアドレスを、“ＣＡ”はカラム
アドレスを、“ＲＡ”はロウアドレスを、“Ａ１０”は
アドレスビットＡ１０を、“Ｘ”はアドレスが無関係で
あることを、それぞれ意味している。なお、表１に示さ
れている制御コマンドは、図２の状態遷移図に表れてい
るコマンドであり、すべてではない。表１にないコマン
ドとしては、例えば制御信号ＣＳがハイレベル“Ｈ”に
されることによりチップが非選択の状態にあることを表
わすコマンドなどがある。
【００４０】
【表１】 具体的には、例えば制御信号ＣＳが“Ｌ”、ＲＡＳが
“Ｈ”、ＣＡＳが“Ｌ”、ＷＥが“Ｈ”のときは、読出
しコマンドＲＥＡＤが発行されたとみなされるととも
に、そのときのバンクアドレスＢＡによりメモリアレイ
の選択バンクが指定され、カラムアドレスＣＡにより選
択ビット線（カラム）が指定される。なお、Ａ１０は、
アドレスの下位から１１番目のビットであり、このビッ
トはメモリアレイを全てプリチャージするのか指定され
たメモリアレイのみをプリチャージするのか指示した
り、リード，ライト動作後自動的にプリチャージ動作を
行うか指示するために使用される。
【００４１】制御信号ＣＳが“Ｌ”、ＲＡＳが“Ｌ”、
ＣＡＳが“Ｌ”、ＷＥが“Ｌ”のときは、モードレジス
タ設定コマンド“ＭＲＳ”が発行されたとみなされると
ともに、そのとき入力されているアドレスがモードレジ
スタに取り込まれて、取り込まれたコード全体もしくは
所定のビットの状態に応じて動作モードＭＯＤＥが決定
される。
【００４２】次に、ＥＥＰＲＯＭの状態遷移について説
明する。
【００４３】ＥＥＰＲＯＭのアクセスモードに移行した
い場合には、アイドル状態“IDLE”で所定のコマンドを
入力することで移行が可能になる。なお、モードレジス
タ設定コマンドＭＲＳを発行してモードレジスタに通常
のＳＤＲＡＭに設けられているＳＤＲＡＭの動作モード
を設定すると、同時にＥＥＰＲＯＭは書込データの読出
しを行う。そして、モードレジスタ設定コマンドＭＲＳ
によるモードレジスタへの設定が終了すると自動的にア
イドル状態“IDLE”に戻る。
【００４４】この実施例においては、アイドル状態“ID
LE”で、本実施例において新たに用意されたＥＥＰＲＯ
Ｍ書込みコマンドＥＰＰＲＧまたはＥＥＰＲＯＭ消去コ
マンドＥＰＥＲＳが発行されたとみなされると、ＥＥＰ
ＲＯＭ書込みアイドル状態“PROGRAM IDEL”またはＥＥ
ＰＲＯＭ消去アイドル状態“ERASE IDEL”へ移行するよ
うに構成されている。しかも、これらのＥＥＰＲＯＭ書
込みコマンドＥＰＰＲＧまたはＥＥＰＲＯＭ消去コマン
ドＥＰＥＲＳは、モードレジスタ設定コマンドＭＲＳを
変形したコード、すなわちモードレジスタ設定コマンド
ＭＲＳで参照されるアドレスの一部のビットを通常のモ
ードレジスタ設定コマンドＭＲＳの場合と異ならしめた
コードとした。これにより、全く新たにコマンドコード
を用意する必要がなくなる。
【００４５】さらに、この実施例においては、ＥＥＰＲ
ＯＭ書込みアイドル状態“PROGRAMIDEL”またはＥＥＰ
ＲＯＭ消去アイドル状態“ERASE IDEL”で、ＳＤＲＡＭ
と共通のアクティブコマンドＡＣＴＶが入力されるとＥ
ＥＰＲＯＭセルに対する書込みまたは消去を開始するプ
ログラム状態“PROGRAM”または消去状態“ERASE”へ移
行する。そして、プログラム状態“PROGRAM”または消
去状態“ERASE”で、ＳＤＲＡＭと共通のプリチャージ
コマンドＰＲＥが入力されるとＥＥＰＲＯＭセルに対す
る書込みまたは消去動作を終了して、ＥＥＰＲＯＭ書込
みアイドル状態“PROGRAM IDEL”またはＥＥＰＲＯＭ消
去アイドル状態“ERASE IDEL”へ戻るように構成されて
いる。
【００４６】しかも、ＥＥＰＲＯＭプログラム状態“PR
OGRAM”またはＥＥＰＲＯＭ消去状態“ERASE”では、何
の動作も伴なわない無操作コマンドＮＯＰが入力される
と、クロック１サイクル分だけ前の状態を維持するよう
に構成されている。この無操作コマンドＮＯＰは、ＥＥ
ＰＲＯＭ書込みアイドル状態“PROGRAM IDEL”またはＥ
ＥＰＲＯＭ消去アイドル状態“ERASE IDEL”でも有為で
ある。これによって、ＥＥＰＲＯＭ書込みアイドル状態
“PROGRAM IDEL”またはＥＥＰＲＯＭ消去アイドル状態
“ERASE IDEL”では、書込みまたは消去に必要な制御信
号の生成などの準備時間を確保することが、またＥＥＰ
ＲＯＭプログラム状態“PROGRAM”またはＥＥＰＲＯＭ
消去状態“ERASE”では、ＥＥＰＲＯＭセルに書込み電
圧または消去電圧を印加する所要時間を確保することが
できる。
【００４７】さらに、この実施例では、ＥＥＰＲＯＭ書
込みアイドル状態“PROGRAM IDEL”またはＥＥＰＲＯＭ
消去アイドル状態“ERASE IDEL”、ＥＥＰＲＯＭプログ
ラム状態“PROGRAM”、ＥＥＰＲＯＭ消去状態“ERASE”
で、それぞれモードレジスタ設定コマンドＭＲＳが入力
されることでモードレジスタ設定状態“MODE REGISTER
SET”へ移行して、ここで通常のＳＤＲＡＭに設けられ
ているＳＤＲＡＭの動作モード（ＳＤＲＡＭをアクセス
可能）が設定されると、ＥＥＰＲＯＭは書込データの読
出しを行い、ＳＤＲＡＭは動作モードが設定されるよう
に構成されている。なお、モードレジスタに動作モード
が設定されるとチップは、自動的にアイドル状態“IDE
L”へ移行する。
【００４８】表２に、前記ＥＥＰＲＯＭの動作で使用さ
れる制御コマンドの構成例を示す。
【００４９】
【表２】 表２に示されているように、制御信号ＣＳ，ＲＡＳ，Ｃ
ＡＳ，ＷＥがすべてロウレベル“Ｌ”のときはモードレ
ジスタ設定コマンドＭＲＳが発行されたとみなされ、そ
のときアドレス入力端子に入力されている信号が所定の
動作モードを示すコードの場合、その動作モードがモー
ドレジスタに設定される。これにより、ＳＤＲＡＭは設
定された動作モードで待機状態となるとともに、ＥＥＰ
ＲＯＭはデータ読出し動作を行う。
【００５０】制御信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥが前
記モードレジスタ設定コマンドＭＲＳと同じくすべてロ
ウレベル“Ｌ”にされているときにアドレス入力端子に
入力されている信号Ａ０が“０”Ａ７が“１”、Ａ５が
“１”の場合は、ＥＥＰＲＯＭ書込みコマンドＥＰＰＲ
Ｇが発行されたとみなされ、ＥＥＰＲＯＭ書込みアイド
ル状態“PROGRAM IDEL”へ移行する。一方、制御信号Ｃ
Ｓ，ＲＡＳ，ＣＡＳ，ＷＥが前記モードレジスタ設定コ
マンドＭＲＳと同じくすべてロウレベル“Ｌ”にされて
いるときにアドレス入力端子に入力されている信号Ａ０
が“１” Ａ７が“１”、Ａ５が“１”の場合は、ＥＥ
ＰＲＯＭ消去コマンドＥＰＥＲＳが発行されたとみなさ
れ、ＥＥＰＲＯＭ消去アイドル状態“ERASE IDEL”へ移
行する。ＥＰＰＲＧ，ＥＰＥＲＳ発行時のその他アドレ
スには、書込み、消去対象となるＥＥＰＲＯＭを選択す
るＥＥＰＲＯＭ ＡＤＤＲＥＳＳが小力される。
【００５１】ＥＥＰＲＯＭ書込みアイドル状態“PROGRA
M IDEL”で、ＳＤＲＡＭのアクティブコマンドＡＣＴＶ
と同じコマンドコードが入力されると、アドレス入力端
子に入力されている信号がＥＥＰＲＯＭの書込みデータ
とみなされて取り込まれ、ＥＥＰＲＯＭ消去アイドル状
態“ERASE IDEL”ではアドレス入力端子に入力されてい
る信号は無意味な情報（don't care）として無視され、
書込みまたは消去が実行される。また、制御信号ＣＳが
“Ｌ”でそれ以外の信号ＲＡＳ，ＣＡＳ，ＷＥがすべて
ロウレベル“Ｈ”のときは無操作コマンドＮＯＰが発行
されたとみなされ、前の状態を維持する。さらに、ＥＥ
ＰＲＯＭ書込み状態“PROGRAM”またはＥＥＰＲＯＭ消
去状態“ERASE”で、ＳＤＲＡＭのプリチャージコマン
ドＰＲＥと同じコマンドコードが入力されると、ＥＥＰ
ＲＯＭ書込みアイドル状態“PROGRAM IDEL”またはＥＥ
ＰＲＯＭ消去アイドル状態“ERASE IDEL”へ戻る。
【００５２】図３に、前記ＥＥＰＲＯＭの動作で使用さ
れる制御コマンドとアドレス入力との関連を示す。図３
において、（Ａ）はＥＥＰＲＯＭ書込みコマンドＥＰＰ
ＲＧ、（Ｂ）はＥＥＰＲＯＭ消去コマンドＥＰＥＲＳ、
（Ｃ）はモードレジスタ設定コマンドＭＲＳ、（Ｄ）は
アクティブコマンドＡＣＴＶ、（Ｅ）はプリチャージコ
マンドＰＲＥ、（Ｆ）は無操作コマンドＮＯＰの構成を
それぞれ示したものである。
【００５３】（Ａ）のＥＥＰＲＯＭ書込みコマンドＥＰ
ＰＲＧと、（Ｂ）のＥＥＰＲＯＭ消去コマンドＥＰＥＲ
Ｓと、（Ｃ）のモードレジスタ設定コマンドＭＲＳは、
制御信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥの状態が共通（す
べてロウレベル“Ｌ”）とされ、アドレスＡ７が“０”
のときは（Ｃ）のモードレジスタ設定コマンドＭＲＳ、
アドレスＡ７が“１”でＡ１０が“０”，Ａ５が“１”
のときは（Ａ）のＥＥＰＲＯＭ書込みコマンドＥＰＰＲ
Ｇまたは（Ｂ）はＥＥＰＲＯＭ消去コマンドＥＰＥＲＳ
が発行されたとみなされる。（Ａ）のＥＥＰＲＯＭ書込
みコマンドＥＰＰＲＧと、（Ｂ）のＥＥＰＲＯＭ消去コ
マンドＥＰＥＲＳの識別はアドレスＡ０で行なわれると
ともに、アドレスＡ１〜Ａ４が書込み対象または消去対
象となるＥＥＰＲＯＭのセット（１つのメモリバンクに
対応して設けられている複数の欠陥アドレス設定用ＥＥ
ＰＲＯＭセルの組）の１つを指定する情報とみなされ
る。このコマンドでは、Ａ１〜Ａ４の４ビットの情報で
あるので最大１６セットまで選択可能である。
【００５４】（Ｃ）のモードレジスタ設定コマンドＭＲ
Ｓの場合、アドレスＡ０〜Ａ２がバースト長を、アドレ
スＡ４〜Ａ６がＣＡＳレイテンシを指示するため使用さ
れるとともに、アドレスＡ８〜Ａ１２とバンクアドレス
ＢＡ０，ＢＡ１はオペコードとみなされる。ここで、オ
ペコードは、指定されたバースト長のもとで動作すべき
カラムコマンド（ＲＥＡＤ，ＷＲＩＴＥ等）を指示する
ためのものである。このモードレジスタ設定コマンドＭ
ＲＳは、図３に示されている他のコマンドと異なりＥＥ
ＰＲＯＭの動作と直接関係するコマンドではなく、ＳＤ
ＲＡＭの同さモード（ＣＡＳレイテンシ、バースト長
等）の設定やＥＥＰＲＯＭの書込み、消去動作が終了し
た後にＥＥＰＲＯＭ読出し動作を経て待機状態“ＩＤＬ
Ｅ”（ＳＤＲＡＭのアクセス可能）に移行する際に使用
されるコマンドである。なお、このモードレジスタ設定
コマンドＭＲＳでは、例えばアドレスＡ５が“０”、Ａ
７が“１”のときにテストモードへ移行するように構成
することができる。
【００５５】（Ｄ）のアクティブコマンドＡＣＴＶで
は、アドレスＡ０〜Ａ９のビットが書込みデータとみな
され、バンクアドレスＢＡ０，ＢＡ１はＥＥＰＲＯＭの
選択アドレスとみなされる。このアクティブコマンドＡ
ＣＴＶは、書込みも消去も同一であり、前の状態すなわ
ち直前に入力されたコマンドがＥＰＰＲＧかＥＰＥＲＳ
かに応じて実行内容が変わる。（Ｅ）のプリチャージコ
マンドＰＲＥでは、バンクアドレスＢＡ０，ＢＡ１のみ
が有効であり、ＢＡ０，ＢＡ１がＥＥＰＲＯＭの選択ア
ドレスすなわちいずれのメモリバンクに対応されている
欠陥アドレス設定用ＥＥＰＲＯＭを指定する情報とみな
される。
【００５６】このプリチャージコマンドＰＲＥも、書込
みと消去で同一であり、前の状態すなわち直前のアクテ
ィブコマンドＡＣＴＶの入力前に入力されたコマンドが
ＥＰＰＲＧかＥＰＥＲＳかに応じて実行内容が変わる。
（Ｆ）の無操作コマンドＮＯＰは、アドレスと全く無関
係であり、制御信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥの状態
のみで決定される。無操作コマンドＮＯＰを連続して何
サイクル挿入するかで、書込みまたは消去時間が決定さ
れる。
【００５７】図４には、ＥＥＰＲＯＭアクセスのため前
記実施例とは異なるコマンド体系とした場合におけるチ
ップ内部の状態遷移を示す。
【００５８】この実施例では、前記実施例のコマンド体
系におけるＥＥＰＲＯＭ書込みコマンドＥＰＰＲＧとＥ
ＥＰＲＯＭ消去コマンドＥＰＥＲＳはなく、代わりにＥ
ＥＰＲＯＭのアクセスモードへ移行することを指示する
コマンドＥＰＭＯＤが設けられている。このコマンドＥ
ＰＭＯＤが入力されると第１のＥＥＰＲＯＭアイドル状
態“EPIDLE1”へ移行し、ここでさらにアクティブコマ
ンドＡＣＴＶが入力されると第２のＥＥＰＲＯＭアイド
ル状態“EPIDLE2”へ移行する。そして、この状態でコ
マンドＷＲＩＴＥが入力されるとＥＥＰＲＯＭの書込み
状態へ、またコマンドＲＥＡＤが入力されるとＥＥＰＲ
ＯＭの消去状態へそれぞれ移行する。
【００５９】また、各書込み状態と消去状態では、第１
の実施例と同様に無操作コマンドＮＯＰが所定回数入力
されることで、書込みまたは消去に必要な時間が確保さ
れるようにされる。さらに、第１の実施例のコマンド体
系と同様に、ＥＥＰＲＯＭモードでモードレジスタ設定
コマンドＭＲＳが入力されると、モードレジスタ設定状
態“MODE REGISTER SET”へ移行する。そして、ここで
ＳＤＲＡＭの動作モード（ＳＤＲＡＭをアクセス可能）
が設定されると、ＥＥＰＲＯＭではデータの読出しを行
なう。ＳＤＲＡＭの状態遷移は、図２に示されている第
１の実施例と同じである。
【００６０】図５に、図４に示すような状態遷移を可能
にするコマンドの構成例を示す。図３と比較すると明ら
かなように、プリチャージコマンドＰＲＥと無操作コマ
ンドＮＯＰは第１の実施例のコマンド体系におけるプリ
チャージコマンドＰＲＥと無操作コマンドＮＯＰと構成
が全く同じであり、意味も同じである。ＥＥＰＲＯＭア
クセスモード移行コマンドＥＰＭＯＤは、第１の実施例
のコマンド体系におけるＥＥＰＲＯＭ書込みコマンドＥ
ＰＰＲＧとＥＥＰＲＯＭ消去コマンドＥＰＥＲＳと同様
に、制御信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥで規定される
コマンド主要部がモードレジスタ設定コマンドと共通
（すべてロウレベル“Ｌ”）とされ、アドレスＡ７が
“１”、Ａ５が“１”、Ａ１０，Ａ４〜Ａ０が“０”の
ときにＥＥＰＲＯＭアクセスモード移行コマンドＥＰＭ
ＯＤとみなされる。
【００６１】アクティブコマンドＡＣＴＶは、第１の実
施例のコマンド体系と同様に、モードレジスタ設定コマ
ンドと制御信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥで規定され
るコマンド主要部がＳＤＲＡＭのアクティブコマンドＡ
ＴＣＶと共通（ＣＳ，ＲＡＳがロウレベル“Ｌ”、ＣＡ
Ｓ，ＷＥがハイレベル“Ｈ”）とされ、アドレスＡ０〜
Ａ１２およびＢＡ０，ＢＡ１がＥＥＰＲＯＭの選択アド
レスとバンクを指定する情報とみなされる。
【００６２】ＥＥＰＲＯＭモードのコマンドＷＲＩＴＥ
とＲＥＡＤは、第１の実施例のコマンド体系にはないコ
マンドであり、それぞれ制御信号ＣＳ，ＲＡＳ，ＣＡ
Ｓ，ＷＥで規定されるコマンド主要部がＳＤＲＡＭにお
ける書込みコマンドＷＲＩＴＥと読出しコマンドＲＥＡ
Ｄと共通とされる。ただし、アドレス部の意味が第１の
実施例のコマンド体系と異なり、ＥＥＰＲＯＭモードの
書込みコマンドＷＲＩＴＥでは、アドレスＡ０〜Ａ１２
およびＢＡ０，ＢＡ１が書込みデータとみなされる。バ
ンクアドレスが含まれていないのは、アクティブコマン
ドＡＴＣＶで予め指定されるためである。ＥＥＰＲＯＭ
モードの消去コマンドＲＥＡＤでは、アドレスＡ０〜Ａ
１２およびＢＡ０，ＢＡ１は無意味な情報（DON'T CAR
E）とみなされる。
【００６３】以上説明したように、この第２のコマンド
体系においても、ＥＥＰＲＯＭをアクセスできるように
するのに、ＳＤＲＡＭと共通のコマンド体系を用いてい
るので、第１の実施例におけるコマンド体系と同様に、
新たな制御信号入力端子等を設けることなくＥＥＰＲＯ
Ｍへの書込みや消去を行なうことができる。
【００６４】また、従来のＲＡＭにおけるヒューズを用
いた欠陥アドレスの設定は、チップをパッケージに封入
する前のウェーハ状態で行なうのが一般的であるが、前
記コマンド体系を利用したＥＥＰＲＯＭセルへの欠陥ア
ドレスの設定は、チップをパッケージに封入する前は勿
論、図１７（Ａ）に示すように、チップをパッケージに
封入した後にテスタ装置３００などを用いて行なうこと
ができる。そして、チップをパッケージに封入する前と
後でそれぞれ欠陥アドレスの設定を行なうことで歩留ま
りをさらに向上させることができる。
【００６５】しかも、前記実施例を適用したＳＤＲＡＭ
にあっては、図１７（Ｂ）に示すように、チップをパッ
ケージに封入したメモリ１００をボード４００上に実装
してシステムを構成した後においても欠陥アドレスの設
定が可能である。具体的には、ＣＰＵ４１０とＣＰＵの
起動用プログラム等が格納されたプログラムＲＯＭ４２
０と周辺ＬＳＩ４３０とメモリ１００などで構成された
システムにおいて、ケーブル６００を介してボード４０
０と接続されたホストコンピュータ５００などからボー
ド４００に対してメモリ１００内のＥＥＰＲＯＭセルに
対する欠陥アドレスの書込み等を行なうプログラムを与
え、ＣＰＵ４１０がそのプログラムを実行して、ＥＥＰ
ＲＯＭ書込みコマンドＥＰＰＲＧやアクティブコマンド
ＡＣＴＶ等をバス４４０を介して所定の順序に従ってメ
モリ１００に入力することで欠陥アドレスの設定を行な
うことができる。
【００６６】さらに、プログラムＲＯＭ４２０（フラッ
シュメモリを内蔵したＣＰＵではフラッシュメモリ）に
格納される起動用プログラムの一部に、メモリ１００を
テストするプログラムと、テストにより欠陥アドレスが
発見された場合には、それを欠陥アドレスとしてメモリ
１００内のＥＥＰＲＯＭセルに書込むコマンド列を転送
するプログラムを入れておくことで、電源投入毎に欠陥
アドレスの再設定を行なうシステムを構成することも可
能である。
【００６７】次に、図１の実施例に示されているＥＥＰ
ＲＯＭセルを含む第１の欠陥アドレス設定＆比較回路２
０Ａの構成例を、図６を用いて説明する。
【００６８】図６に示すように、欠陥アドレス設定＆比
較回路２０Ａは、メモリアレイ１１の例えば４つのバン
クのそれぞれに対応して各々４つの欠陥アドレスを設定
可能なＥＥＰＲＯＭアレイ２１０と、該ＥＥＰＲＯＭア
レイ２１０に書込みデータを入力する入力制御回路２２
０と、ＥＥＰＲＯＭアレイ２１０に設定されている欠陥
アドレスとアドレスバッファ１２より供給される入力ア
ドレスとを比較する出力制御回路２３０とから構成され
る。
【００６９】特に制限されるものでないが、ＥＥＰＲＯ
Ｍアレイ２１０には１０ビットの欠陥アドレスと設定さ
れたアドレスの有効／無効ビットを記憶する１１個のＥ
ＥＰＲＯＭセルＥＣからなるＥＥＰＲＯＭセット２１１
が１バンクに対して４つ設けられており、各ＥＥＰＲＯ
Ｍセット２１１には１１ビットの情報が並列に入力され
て同時に書き込まれるとともに、同時に全バンク、全Ｅ
ＥＰＲＯＭセルが一括して読み出せるように構成されて
いる。
【００７０】入力制御回路２２０には、入力されたバン
クアドレスＢＡ０，ＢＡ１に基づいていずれのＥＥＰＲ
ＯＭセット２１１に書込みデータ（アドレスＡ０〜Ａ
９）を供給するか選択するセレクタと、書込みを行なう
際に選択したセットの有効／無効ビットに書込むべき有
効状態情報を生成する回路と、制御回路１８からの内部
制御信号に基づいてＳＤＲＡＭ動作時はＥＥＰＲＯＭ書
込みデータと入力アドレスＡ０〜Ａ１２の一致／不一致
を判定するためにＡ０〜Ａ１２をそのまま出力制御回路
２３０へ供給する回路とが設けられており、データの書
込みまたは消去をセット単位で行なうように構成され
る。なお、ＥＥＰＲＯＭセルの消去動作は、書込みデー
タすなわちＥＥＰＲＯＭセルに注入された電荷を抜き取
る動作とみることができる。したがって、入力制御回路
２２０に消去時にはＡ０〜Ａ９の書込みデータやすでに
ＥＥＰＲＯＭに書込まれたデータに関わらず、ＥＥＰＲ
ＯＭセルに注入された電荷を抜き取る電圧を発生する回
路を設けてやれば良い。
【００７１】出力制御回路２３０には、ＥＥＰＲＯＭア
レイ２１０に設定されている各欠陥アドレスと入力アド
レスとを比較して一致／不一致を検出するアドレス比較
回路とが設けられており、アドレスの比較は選択された
バンクの全セットについて同時に行なうように構成され
ている。出力制御回路２３０でアドレスの一致が検出さ
れた場合には、図１の制御回路１８に一致検出信号が供
給され、制御回路１８からアドレスデコーダ１３または
１４に対して予備メモリ列または予備メモリ行を選択さ
せる切換え信号（もしくは置換アドレス）が出力され
る。
【００７２】図７には、図６の欠陥アドレス設定＆比較
回路２０Ａを構成するＥＥＰＲＯＭセルＥＣの回路例が
示されている。
【００７３】図７に示されているように、ＥＥＰＲＯＭ
セルＥＣは、書込み回路２４１と読出し回路２４２とコ
ントロールゲート回路２４３とデータラッチ回路２４４
とから構成されている。特に制限されるものでないが、
この実施例においては、フローティングゲートとコント
ロールゲートとを有するゲート２重構造のＭＯＳＦＥＴ
ではなく、コントロールゲートのみ有する通常のＭＯＳ
ＦＥＴと同一構造でゲート絶縁膜が若干厚いＭＯＳＦＥ
Ｔを記憶素子として利用しており、その記憶素子のコン
トロールゲートに電荷を蓄積するか否かでしきい値を変
化させてデータを記憶する構成を備えている。以下、そ
の構成を詳しく説明する。なお、図７において、ＭＯＳ
ＦＥＴを表わす記号に外向きの矢印が付されているもの
はＰチャネルＭＯＳＦＥＴであり、内向きの矢印が付さ
れているものはＮチャネルＭＯＳＦＥＴである。
【００７４】図７においては、符号Ｍep0，Ｍer0，Ｍg0
が付されている３個のＭＯＳＦＥＴが１ビットのデータ
を記憶するセルであり、データの信頼性を高めるためも
う１組のＭＯＳＦＥＴ Ｍep1，Ｍer1，Ｍg1からなるセ
ルが設けられ、同一のデータを書き込めるように構成さ
れている。そして、各セルを構成する組をなす３個のＭ
ＯＳＦＥＴは、それぞれのコントロールゲートが互いに
結合され、その共通ゲートＦｇ０，Ｆｇ１が電位的にフ
ローティングにされており、これらの共通ゲートＦｇ
０，Ｆｇ１に電荷を蓄積するか否かでＭep0，Ｍer0，Ｍ
ep1，Ｍer1のしきい値を変化させてデータを記憶するよ
うに制御される。
【００７５】具体的には前記セルを構成する６個のＭＯ
ＳＦＥＴ Ｍep0，Ｍer0，Ｍg0，Ｍep1，Ｍer1，Ｍg1は
回路を構成する他のＭＯＳＦＥＴよりもゲート酸化膜が
厚い高耐圧の素子とされ、そのうちＭg0とＭg1はソース
およびドレイン並びに基体（ウェル）が互いに結合され
て制御端子ＣＧに接続されることで、素子全体として２
層ゲートを有する本来のＥＥＰＲＯＭ素子におけるコン
トロールゲートの機能を果たすように構成されている。
【００７６】前記セルを構成するＭＯＳＦＥＴ Ｍep0
とＭep1は、ソースが共通接続されて高電圧の書込み消
去電圧Ｖｅｐが印加されるソース端子ＳＬに接続されて
いるとともに、ＭＯＳＦＥＴ Ｍep0とＭep1のドレイン
端子は各々通常のＭＯＳＦＥＴＱ０，Ｑ１を介して書込
みデータが印加される書込みデータ端子ＰＲＧに接続さ
れおり、Ｑ０とＱ１はそのゲートに電源電圧Ｖｃｃが印
加され定電流素子として機能する。
【００７７】一方、前記セルを構成するＭＯＳＦＥＴ
Ｍer0とＭer1は、チャネルが直列となるように接続さ
れ、このうちＭer1のソース端子は接地電位ＧＮＤに接
続されているとともに、Ｍer0のドレイン端子（ノード
Ｎ１）は読出し制御用ＭＯＳＦＥＴ Ｔｒ２を介してプ
リチャージノードＮ２に接続されている。そして、この
プリチャージノードＮ２と電源電圧端子Ｖｃｃとの間に
はプリチャージ用ＭＯＳＦＥＴ Ｔｒ１が、またプリチ
ャージノードＮ２と接地電位ＧＮＤとの間にはディスチ
ャージ用ＭＯＳＦＥＴ Ｔｒ０が接続されている。ま
た、プリチャージノードＮ２にはこのノードの電位を判
別して論理状態をラッチする一対のインバータからなる
ラッチ回路２４４が接続されている。なお、前記回路に
示されている各種端子ＳＬ，ＣＧ，ＰＲＧに印加される
電圧や制御信号ＰＳＧ，ＰＵＳ，ＰＵは前記入力制御回
路２２０において、入力コマンドや書込みデータなどに
基づいて生成される。
【００７８】次に、図７のＥＥＰＲＯＭセルの書込み動
作を図８のタイミングチャートを参照しながら説明す
る。なお、使用するコマンド体系は図２および図３に示
す第１実施例で説明したコマンド体系である。
【００７９】ＥＥＰＲＯＭセルの書込みに際しては、先
ず、ＥＥＰＲＯＭセットを選択するアドレスを伴った書
込み開始コマンドＥＰＰＲＧを入力する（図８のサイク
ルＣ１）。これによって、欠陥アドレス設定＆比較回路
２０Ａでは、書込み対象となるＥＥＰＲＯＭセットが選
択される。次のサイクルＣ２では、バンクアドレスおよ
び書込みデータを伴なったアクティブコマンドＡＣＴＶ
を入力する。すると、ＥＥＰＲＯＭセルＥＣでは、書込
み回路２４１のソース端子ＳＬとコントロール端子ＣＧ
に例えば４．１Ｖのような高電圧Ｖｅｐが印加されると
ともに、書込みデータ端子ＰＲＧには、書込みデータが
“０”のときは電源電圧Ｖｃｃ（１．８Ｖ）が、また書
込みデータが“１”のときは接地電位（０Ｖ）が印加さ
れる。また、このとき読出し回路２４２では、制御信号
ＰＳＧ，ＰＵＳ，ＰＵがハイレベルとされることによ
り、ＭＯＳＦＥＴ Ｔｒ２とＴｒ０がオン、Ｔｒ１がオ
フされてＭＯＳＦＥＴ Ｍer0，Ｍer1のソース、ドレイ
ン端子は接地電位に固定され、非活性化状態とされる。
その後、無操作コマンドＮＯＰが所定サイクル以上入力
されると、コマンドＮＯＰが入力されている間（図８の
サイクルそ３〜Ｃｎ）、前記バイアス状態が維持され
る。
【００８０】その結果、書込みデータ端子ＰＲＧに書込
みデータ“０”に対応してＶｃｃが印加された場合はＭ
ＯＳＦＥＴ Ｍep0，Ｍep1のソース・ドレイン間に電流
は流れず、書込みデータ“１”に対応して０Ｖが印加さ
れた場合はＭＯＳＦＥＴ Ｍep0，Ｍep1のソース・ドレ
イン間に電流が流れて、発生したホットエレクトロンが
正電圧（Ｖｅｐ）にバイアスされているフローティング
ゲートＦｇ０，Ｆｇ１に注入される。これによって、Ｍ
ＯＳＦＥＴ Ｍep0，Ｍep1およびＭer0，Ｍer1はしきい
値が高い状態にされる。そして、最後にプリチャージコ
マンドＰＲＥが入力される（サイクルＣｎ＋１）と、書
込み回路２４１のソース端子ＳＬとコントロール端子Ｃ
Ｇおよび書込みデータ端子ＰＲＧが接地電位に変化さ
れ、書込み動作が終了する。
【００８１】次に、図７のＥＥＰＲＯＭセルの消去動作
を図９のタイミングチャートを参照しながら説明する。
【００８２】ＥＥＰＲＯＭセルの消去に際しては、先
ず、ＥＥＰＲＯＭセットを選択するアドレスを伴った消
去開始コマンドＥＰＥＲＳを入力する（図９のサイクル
Ｃ１）。これによって、欠陥アドレス設定＆比較回路２
０Ａでは、書込み対象となるＥＥＰＲＯＭセットが選択
される。次のサイクルＣ２では、バンクアドレスを伴な
ったアクティブコマンドＡＣＴＶを入力する。ＥＥＰＲ
ＯＭセルＥＣでは、書込み回路２４１のソース端子ＳＬ
に高電圧Ｖｅｐが、またコントロール端子ＣＧに接地電
位が印加されるとともに、書込みデータ端子ＰＲＧには
電源電圧Ｖｃｃが印加される。また、このとき読出し回
路２４２では、制御信号ＰＳＧ，ＰＵＳ，ＰＵがハイレ
ベルとされることにより、ＭＯＳＦＥＴ Ｔｒ２とＴｒ
０がオン、Ｔｒ１がオフされてＭＯＳＦＥＴ Ｍer0，
Ｍer1のソース、ドレイン端子は接地電位に固定され、
非活性化状態とされる。その後、無操作コマンドＮＯＰ
が所定サイクル以上入力されると、コマンドＮＯＰが入
力されている間（サイクルＣ３〜Ｃｎ）、前記バイアス
状態が維持される。
【００８３】その結果、ソース端子ＳＬに高電圧Ｖｅｐ
が、また書込みデータ端子ＰＲＧにはＶｃｃが印加さ
れ、コントロール端子ＣＧに接地電位が印加されるた
め、ＭＯＳＦＥＴ Ｍep0，Ｍep1のゲート絶縁膜を通し
て、フローティングゲートＦｇ０，Ｆｇ１に蓄積されて
いたエレクトロンがトンネル現象でソース端子ＳＬ側に
引き抜かれる。これによって、ＭＯＳＦＥＴ Ｍep0，
Ｍep1およびＭer0，Ｍer1はしきい値が低い状態にされ
る。そして、最後にプリチャージコマンドＰＲＥが入力
される（サイクルＣｎ＋１）と、書込み回路２４１のソ
ース端子ＳＬと書込みデータ端子ＰＲＧが接地電位に変
化され、消去動作が終了する。
【００８４】次に、図７のＥＥＰＲＯＭセルの読出し動
作を図１０のタイミングチャートを参照しながら説明す
る。
【００８５】ＥＥＰＲＯＭデータの読出しに際しては、
モードレジスタ設定コマンドＭＲＳを入力する。これに
よって、欠陥アドレス設定＆比較回路２０Ａでは、すべ
てのバンクのすべてのＥＥＰＲＯＭセットのＥＥＰＲＯ
ＭセルＥＣにおいて、書込み回路２４１のソース端子Ｓ
Ｌおよび書込みデータ端子ＰＲＧに接地電位が印加され
るとともに、コントロール端子ＣＧには電源電圧Ｖｃｃ
が印加される。また、このとき読出し回路２４２では、
先ず制御信号ＰＵがロウレベルに変化されてＭＯＳＦＥ
Ｔ Ｔｒ０がオフされた状態で負の制御パルスＰＵＳが
印加されてＭＯＳＦＥＴ Ｔｒ１がオンされてノードＮ
２がプリチャージされる。
【００８６】そして、最後に正の制御パルスＰＳＧが印
加されることよりＭＯＳＦＥＴ Ｔｒ２がオンされる。
このとき、ＭＯＳＦＥＴ Ｍer0，Ｍer1のゲートにエレ
クトロンが注入されているとしきい値が高いためＭer
0，Ｍer1に電流は流れず、ノードＮ２の電位はＶｃｃを
保つためその論理状態の反転データがデータラッチ回路
２４４にラッチされ、データ“０”が読み出される。一
方、ＭＯＳＦＥＴ Ｍer0，Ｍer1のゲートにエレクトロ
ンが注入されていない場合にはしきい値が低い状態であ
るためＭer0，Ｍer1に電流が流れ、ノードＮ２の電位は
接地電位まで下がりその論理状態の反転データがデータ
ラッチ回路２４４にラッチされ、データ“１”が読み出
される。
【００８７】なお、図７のＥＥＰＲＯＭセルでは、デー
タの読出しを、電源投入後等のＭＲＳコマンド発行時に
１度だけ行なってデータラッチ回路２４４にラッチして
おくことで、その後はデータラッチ回路２４４からデー
タを出力させるように構成されている。これによって、
ＥＥＰＲＯＭの読出し動作回数を減らし、フローティン
グゲートからの電荷のリークすなわち記憶情報の劣化を
防止することができる。
【００８８】ところで、前記実施例においては、ＥＥＰ
ＲＯＭ書込み時間と消去時間を、無操作コマンドＮＯＰ
を挿入するサイクル数で制御するようにした場合を説明
したが、チップ内部にクロックＣＬＫを計数するタイマ
カウンタを設けて書込み時間と消去時間を制御するよう
に構成しても良い。図１１には、タイマカウンタを用い
て書込み時間と消去時間を制御する場合のタイミングを
示す。このタイマカウンタは例えば図１における制御回
路１８などに設けられる。
【００８９】この実施例では、先ず、ＥＥＰＲＯＭセッ
トを選択するアドレスを伴った書込み開始コマンドＥＰ
ＰＲＧを入力する（図１１のサイクルＣ１）。これによ
って、欠陥アドレス設定＆比較回路２０Ａでは、書込み
対象となるＥＥＰＲＯＭセットが選択される。次のサイ
クルＣ２では、バンクアドレスおよび書込みデータを伴
なったアクティブコマンドＡＣＴＶを入力する。する
と、ＥＥＰＲＯＭセルＥＣでは、書込み回路２４１のソ
ース端子ＳＬとコントロール端子ＣＧに高電圧Ｖｅｐが
印加されるとともに、書込みデータ端子ＰＲＧには書込
みデータに応じて“０”のときは電源電圧Ｖｃｃが、ま
た書込みデータが“１”のときは接地電位（０Ｖ）が印
加される。
【００９０】また、タイマカウンタでは、クロック／Ｃ
ＬＫのパルスを計数してカウンタ値が上昇する。そし
て、カウンタ値が所定の値ｎになったところでタイマカ
ウンタからオーバーフロー信号が出力されて、制御回路
１８は書込み回路２４１のソース端子ＳＬとコントロー
ル端子ＣＧおよび書込みデータ端子ＰＲＧを接地電位に
変化させ、書込み動作を終了させる。消去動作もほぼ同
様である。なお、タイマカウンタが計数する値は予め設
計において定めておくようにする。その場合、タイマカ
ウンタは書込み用と消去用に２つ設けてもよい。また、
タイマカウンタが計数する値をコマンドにより調整でき
るように、別途タイマカウンタ設定用のコマンドと設定
回路（レジスタ）を用意しておくようにしても良い。さ
らに、タイマカウンタが計数する値をコマンドにより調
整（設定）できるようにする代わりに、ヒューズを含む
設定回路を別個に設けて行なうように構成することも可
能である。
【００９１】さらに、前記タイマカウンタも無操作コマ
ンドＮＯＰも用いずにＥＥＰＲＯＭ書込み時間および消
去時間を保証する方法として、例えば、ＳＤＲＡＭのリ
フレッシュを制御するＣＰＵもしくはメモリコントロー
ラからのリフレッシュコマンドを利用する方法も考えら
れる。この場合、ＣＰＵやメモリコントローラはリフレ
ッシュタイマを備えているので、ＥＥＰＲＯＭの書込み
コマンド入力時にＣＰＵ側のリフレッシュタイマを起動
するとともに、予めタイマの設定値として書込みもしく
は消去の所要時間を設定しておいて、リフレッシュタイ
マがタイムアップしたならばリフレッシュコマンドを入
力するようにＣＰＵ側を構成しておく。
【００９２】一方、ＥＥＰＲＯＭを制御する入力制御回
路２２０は、書込み開始コマンドＥＰＰＲＧおよびアク
ティブコマンドＡＣＴＶの入力後、リフレッシュコマン
ドＲＥＦが入力されたなら書込みを終了するように構成
しておく。消去も同様である。かかる書込みもしくは消
去の所要時間設定方法は、チップがパッケージに封入さ
れ、ボードに実装された後でＥＥＰＲＯＭの書込みもし
くは消去を行なえるようにする場合に有効である。ま
た、この場合、コマンドデコーダ１６もしくは入力制御
回路２２０は、アクティブコマンドＡＣＴＶ等により書
込みまたは消去が開始された後は、リフレッシュコマン
ドＲＥＦが入力されるまで、他のコマンドが入力されて
も動作を中断しないように構成されるのが望ましい。
【００９３】図１２および図１３には、前記ＥＥＰＲＯ
Ｍセルに対して供給される高電圧の具体的な給電の仕方
を示すものである。このうち図１２は、チップ内に外部
電源Ｖｄｄを受けて昇圧するチャージポンプなどの昇圧
回路からなるＥＥＰＲＯＭ用電源電圧Ｖｅｐの生成回路
３０を設けるようにした実施例である。この実施例に従
うと、ＥＥＰＲＯＭ専用の電源端子を設ける必要がな
く、外部端子数を節約できるという利点がある。
【００９４】図１３は、チップに未使用の外部端子すな
わちＮＣピン４０がある場合に、それを利用してＥＥＰ
ＲＯＭ用電源電圧Ｖｅｐを外部から供給するようにした
実施例である。この場合、チップ内部にＥＥＰＲＯＭに
高電圧を印加するタイミングを制御する回路５０を設け
ることで、チップ外部からは高電圧を印加したままとす
ることができる。この実施例に従うと、内部に昇圧回路
を設ける必要がないのでチップサイズの増大を抑えるこ
とができる。また、もともとある外部端子を利用するの
で、新たな端子を設ける必要もないという利点がある。
【００９５】さらに、前記実施例のＳＤＲＡＭのような
半導体メモリにおいては、ボード実装前に通常の電源端
子に高電圧を印加して動作させるバーンイン試験が行な
われるので、そのバーンイン用の高電圧と同一の電圧を
印加しかつテストモードを利用してＥＥＰＲＯＭセルの
書込み消去を行なえるように構成することも可能であ
る。このようにすれば、ＳＤＲＡＭ動作時はバーンイン
用の高電圧を用いないように構成されている半導体メモ
リにおいて、内部昇圧回路も新たな外部端子も設けるこ
となく、ＥＥＰＲＯＭセルの書込み消去を行なうことが
できるという利点がある。
【００９６】以上、ＥＥＰＲＯＭセルを用いてＳＤＲＡ
Ｍの欠陥アドレスを設定するようにした場合の実施例に
ついて説明したが、次に、本発明の他の実施例として、
ＳＤＲＡＭなどの揮発性メモリのチップ上に、外部から
読出しおよび書込みが可能な不揮発性メモリとしてＥＥ
ＰＲＯＭを設けた場合の実施例を、図１４を用いて説明
する。
【００９７】図１４のメモリは図１のメモリとほぼ同一
の構成を有しており、１１はＲＡＭセルなどからなる揮
発性のメモリアレイで、２５は図６に示されているＥＥ
ＰＲＯＭアレイ２１０からなる不揮発性のＥＥＰＲＯＭ
部である。また、２０Ｂは図１と同様にメモリアレイ１
１の欠陥アドレスを設定するためのヒューズを含む欠陥
アドレス設定＆アドレス比較回路である。図１の実施例
と図１４の実施例の相違は、図１４の実施例において
は、ＥＥＰＲＯＭ部２５のデータをメモリアレイ１１の
所定の領域（以下、キャッシュ領域と称する）１１Ａへ
転送して記憶させるとともに、逆にメモリアレイ１１の
キャッシュ領域１１ＡのデータをＥＥＰＲＯＭ部２５へ
転送して記憶させることができる構成が設けられている
点にある。
【００９８】かかるデータの転送は、前記実施例で説明
したコマンド体系を利用し、ＥＥＰＲＯＭ書込みコマン
ドＥＰＰＲＧやアクティブコマンドＡＣＴＶ等を用いる
ことで行なうことができる。この場合、最初のデータの
書込みは第１の実施例と同様にアドレスの一部を利用し
て行なっても良いが、メモリアレイ１１のキャッシュ領
域１１Ａに書込みデータを入れておいてからＥＥＰＲＯ
Ｍ部２５へ転送、記憶させるようにしても良い。
【００９９】この実施例のメモリは、ＥＥＰＲＯＭ部２
５の記憶データを頻繁に参照したり書き換えたりしたい
場合に有効であり、特にデータの書換えが多いシステム
では電源投入時にＥＥＰＲＯＭ部２５の記憶データをキ
ャッシュ領域１１Ａへ転送して記憶させておいて、通常
のアクセスはキャッシュ領域１１Ａに対して行ない、電
源遮断すなわちシステム終了時にキャッシュ領域１１Ａ
のデータをＥＥＰＲＯＭ部２５へ転送して一括して記憶
させるようにすることができる。すなわち、通常時のＥ
ＥＰＲＯＭへの書込み、読出しは、ＳＤＲＡＭのメモリ
セルを用いたキャッシュ領域で行なわれて、外部からの
アクセスはＳＤＲＡＭへのアクセスと全く同様であるこ
とを可能とする。これにより、ＥＥＰＲＯＭ部２５のデ
ータの読出し書込み時間を短くするとともにＥＥＰＲＯ
Ｍ部２５の書換え回数を減らして特性劣化を抑制するこ
とができる。
【０１００】また、ＥＥＰＲＯＭ部２５をデータ入出力
回路１９に接続させ、外部からＥＥＰＲＯＭ部２５へデ
ータを直接書き込むことができるとともにデータ端子よ
り外部へＥＥＰＲＯＭ部２５のデータを直接読み出せる
ように構成しても良い。
【０１０１】次に、本発明の第３の実施例として、ＥＰ
ＲＯＭセルを用いてＲＡＭの動作タイミングを調整でき
るようにしたメモリについて説明する。
【０１０２】図１５には、ＲＡＭの具体的な構成例が示
されている。この実施例のＲＡＭ１１０は、複数のメモ
リセルＭＣがマトリックス状に配置されたメモリアレイ
１１１、入力されたアドレス信号をラッチするアドレス
ラッチ回路１１２、行アドレス信号をデコードしてこれ
に対応したメモリアレイ内の１本のワード線ＷＬを選択
する行アドレスデコーダ１１３、入力された列アドレス
信号をデコードしてメモリアレイ内のビット線ＢＬ，／
ＢＬを選択する列アドレスデコーダ１１４、書込みパル
スなどを生成するパルス生成回路１１５、パルス生成回
路１１５により生成された信号を遅延してメモリアレイ
内のセンスアンプの活性化信号φｓａを生成するタイミ
ング回路１１６、パルス生成回路１１５やタイミング回
路１１６に対するタイミング調整情報を設定するタイミ
ング設定回路１１７ａ，１１７ｂ、パルス生成回路１１
５により生成された信号に基づいてメモリアレイ内のコ
モンデータ線ＣＤＬ，／ＣＤＬのプリチャージ信号φｐ
を生成するタイミング回路１１９などから構成されてい
る。
【０１０３】メモリアレイ１１１は、メモリアレイ内の
選択された一対のビット線をコモンデータ線ＣＤＬ，／
ＣＤＬに接続させるカラムスイッチＣＳＷ、メモリセル
からコモンデータ線ＣＤＬ，／ＣＤＬ上に読み出された
データ信号を増幅するセンスアンプＳＡ、センスアンプ
ＳＡにより増幅されたリードデータをラッチするデータ
ラッチ回路ＤＬＴ、リード・ライト制御信号ＷＥとライ
トデータＷＤに基づいて選択メモリセルへのデータ書込
みを行なうためのライトアンプＷＡ、ライトデータＷＤ
やリード・ライト制御信号ＷＥを取り込む入力回路ＩＢ
Ｆなどから構成されている。
【０１０４】前記タイミング回路１１６は、例えば可変
遅延回路ＤＬＹを備え、タイミング設定回路１１７ｂか
らの信号により可変遅延段回路ＤＬＹにおける遅延量が
決定されることによりセンスアンプ活性化信号φｓａの
タイミングを調整できるように構成される。また、パル
ス生成回路１１５も、可変遅延回路を有するワンショッ
トパルス生成回路などからなり、タイミング設定回路１
１７ａからの信号により可変遅延回路における遅延量が
決定されることにより書込みパルス幅を調整できるよう
に構成される。
【０１０５】図１５に示すようなＲＡＭにおいては、図
１６（Ａ）に示すように、ワード線ＷＬを選択レベルに
立ち上げるとビット線ＢＬ，／ＢＬの電位差が広がり始
め、適当なタイミングで活性化信号φｓａを立ち上げて
センスアンプＳＡの動作を開始させるとビット線ＢＬ，
／ＢＬの電位差が増幅され、“０”または“１”のデー
タが確定する。実際のデバイスでは、素子の特性ばらつ
きによりセンスアンプＳＡにオフセット電圧やオフセッ
ト電流が生じ、これによってビット線ＢＬ，／ＢＬの電
位差が小さいときすなわちワード線立上げ後の時間が早
いうちにセンスアンプＳＡを活性化させると逆方向に電
位差が増幅されるような誤動作が発生するおそれがあ
る。一方、かかる誤動作を確実に回避するためセンスア
ンプＳＡを活性化させるタイミングを遅くしてマージン
を大きくすると読出し時間の劣化につながる。
【０１０６】従って、それぞれのＲＡＭの実力に応じて
センスアンプＳＡの活性化タイミングを調整するのが望
ましい。本実施例のＲＡＭマクロセルにおいては、前述
したように、そのようなセンスアンプ活性化信号φｓａ
タイミングの調整を、ＥＥＰＲＯＭを含むタイミング設
定回路１１７ｂを用いて行なえるように構成されてい
る。具体的な調整の仕方は、例えば先ずタイミング設定
回路１１７ｂに適当な調整信号ＴＣ２を生成させるため
のデータを書込んでテストを行ない、これを何回かタイ
ミングをずらして繰り返すことで最適のタイミングを検
出して、そのようなタイミングが得られるデータをタイ
ミング設定回路１１７ｂに設定することで自動的にセン
スアンプ活性化信号φｓａのタイミング調整を行なわせ
ることができる。
【０１０７】次に、書込みパルス幅の調整について説明
する。ライトアンプＷＡによる選択メモリセルへのデー
タの書込みはワード線ＷＬが選択レベルにされている間
に終了しなければならない。図１６（Ｂ）を参照すると
分かり易いように、仮に書込みパルス幅が短くてライト
アンプＷＡによる選択メモリセルへのデータの書込みが
終了する前にワード線ＷＬが非選択レベルに変化されて
しまうと、記憶データを反転させたい場合に反転する前
に選択メモリセルのデータ入力端子が閉じてしまい後書
込みが生じるおそれがある。また、逆に書込みパルスを
長くしてマージンを大きくし過ぎると、サイクル時間は
クロックによって決まっているため次の動作開始までの
時間が短くなって、タイミング回路１１９によるプリチ
ャージ時間が短くなってビット線が所望のレベルまで回
復しないうちに次の動作が開始され、誤動作を起こして
しまう。これを回避するためクロックの周期を延ばして
サイクル時間を長く設定するとＲＡＭの性能が低下する
こととなる。
【０１０８】従って、それぞれのＲＡＭの実力に応じて
書込みパルス幅を調整するのが望ましい。本実施例のＲ
ＡＭにおいては、前述したように、そのような書込みパ
ルス幅の調整を、タイミング設定回路１１７ａを用いて
行なえるように構成されている。具体的な調整の仕方
は、前述のセンスアンプの活性化信号φｓａのタイミン
グ調整と同様であるので詳細な説明は省略する。
【０１０９】なお、前記実施例においてはタイミング調
整の対象としてセンスアンプの活性化信号φｓａのタイ
ミングと書込みパルス幅を例にとって説明したが、調整
する対象となるメモリ内部の信号のタイミングとして
は、それ以外にも例えば（１）カラムスイッチ等Ｙ系選
択信号の非選択タイミング、（２）ビット線、センスア
ンプ、センスアンプの後段のデータパス等のイコライズ
開始タイミング、（３）ビット線、センスアンプ、セン
スアンプの後段のデータパス等のイコライズ終了タイミ
ング、（４）書き込み後及び読み出し後のそれぞれにお
ける（４）、（５）のタイミング、（５）アドレスラッ
チ回路１１２のセットアップ、ホールド時間、（６）出
力データラッチＤＬＴのラッチタイミングなどがあり、
これらの全てあるいは幾つかを調整可能とすることによ
り、さらにメモリセルアクセス時間やサイクル時間の短
縮によるメモリの高速化を図ることができる。
【０１１０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、欠
陥アドレス設定回路やセンスアンプ回路の活性化タイミ
ング等を調整する設定回路を構成する回路として、図７
に示すような構成のＥＥＰＲＯＭセルの代わりに、フロ
ーティングゲートとコントロールゲートを有する２層ゲ
ート構造のＭＯＳＦＥＴからなる一般的な不揮発性記憶
素子を用いるようにしてもよい。
【０１１１】また、本発明は、欠陥アドレスの設定回路
やタイミングの設定回路の他に、例えばＳＤＲ（シング
ルデータレート）方式とＤＤＲ（ダブルデータレート）
方式のいずれでも動作可能に構成されたＳＤＲＡＭにお
ける方式の設定など、従来はボンディングオプション等
として用意され不可逆的とされていたチップの持つ大き
な機能もしくは仕様の切換えのようなハードウェアの設
定回路としても利用することができる。さらに、実施例
においては、ＳＤＲＡＭとＥＥＰＲＯＭという互いに異
なる構成のメモリセルからなる２種類の記憶部を有する
半導体メモリに適用した場合を説明したが、本発明は各
々構成の異なるメモリからなる３種類以上の記憶部を有
する場合にも適用することができる。
【０１１２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＤＲ
ＡＭのような揮発性半導体メモリにＥＥＰＲＯＭのよう
な不揮発性メモリを設けたものに適用した場合について
説明したが、本発明はそれに限定されるものでなく、２
種類以上のメモリ回路を内蔵した半導体集積回路全般に
利用することができる。
【０１１３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【０１１４】すなわち、互いに異なる構成のメモリセル
からなる２以上の記憶部が同一のコマンドでアクセス可
能であるため、新たな外部制御端子を設けることなく複
数の記憶部を別々に動作させることができる。また、Ｒ
ＡＭのようなメモリ回路を内蔵している場合に、チップ
をパッケージに封入しさらにボードやモジュールなどに
実装した状態でも容易に欠陥アドレス情報を書き込むこ
とができ、それによってメモリ回路の不良ビットを救済
して歩留まりを向上させることができるとともに、回路
の動作タイミングを調整して動作マージンを高めかつよ
り高速に回路を動作させることができる半導体集積回路
が得られる。
【図面の簡単な説明】
【図１】本発明をＳＤＲＡＭ（シンクロナス・ダイナミ
ック・ランダム・アクセス・メモリ）に適用した場合の
一実施例の概略構成を示すブロック図である。
【図２】実施例のＳＤＲＡＭにおける各種コマンド等に
よる制御状態の変化の様子を示す状態遷移図である。
【図３】ＥＥＰＲＯＭの動作で使用される制御コマンド
の構成例を示すコマンド構成図である。
【図４】ＥＥＰＲＯＭアクセスのための第２のコマンド
体系を用いた場合におけるチップ内部の制御状態の変化
の様子を示す状態遷移図である。
【図５】図４に示すような状態遷移を可能にするコマン
ドの構成例を示すコマンド構成図である。
【図６】欠陥アドレス設定＆比較回路の概略構成を示す
ブロック図である。
【図７】欠陥アドレス設定＆比較回路を構成するＥＥＰ
ＲＯＭセルＥＣの具体例を示す回路図である。
【図８】ＥＥＰＲＯＭセルの書込み動作の順序を示すタ
イミングチャートである。
【図９】ＥＥＰＲＯＭセルの消去動作の順序を示すタイ
ミングチャートである。
【図１０】ＥＥＰＲＯＭセルの読出し動作の順序を示す
タイミングチャートである。
【図１１】タイマカウンタを用いて書込み時間と消去時
間を制御する場合の動作順序を示すタイミングチャート
である。
【図１２】ＥＥＰＲＯＭセルに対して供給される高電圧
の具体的な給電の仕方の一例を示すブロック図である。
【図１３】ＥＥＰＲＯＭセルに対して供給される高電圧
の具体的な給電の仕方の他の例を示すブロック図であ
る。
【図１４】本発明の他の実施例として、ＳＤＲＡＭなど
の揮発性メモリの一部に外部から読出し書込み可能な不
揮発性メモリとしてＥＥＰＲＯＭを設けた場合の実施例
を示すブロック図である。
【図１５】本発明の第３の実施例として、ＥＰＲＯＭセ
ルを用いてＲＡＭの動作タイミングを調整できるように
したメモリ回路の一例を示す回路構成図である。
【図１６】メモリ回路の動作タイミングを示すタイミン
グチャートである。
【図１７】本発明を適用した半導体メモリを搭載したシ
ステムの例を示すブロック図である。
【符号の説明】
１１ メモリアレイ １６ コマンドレジスタ １７ モードレジスタ １８ 制御回路 １９ データ入出力回路 ２０ アドレス設定＆比較回路メモリコントロールバス ４０ メモリテスト回路 ２１０ ＥＥＰＲＯＭアレイ ２２０ ＥＥＰＲＯＭ入力制御回路 ２３０ ＥＥＰＲＯＭ出力制御回路 ２４１ ＥＥＰＲＯＭ書込み回路 ２４２ ＥＥＰＲＯＭ読出し回路 ２４３ ＥＥＰＲＯＭコントロールゲート回路 ２４４ ＥＥＰＲＯＭ出力データラッチ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 継雄 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 藤澤 宏樹 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 礒田 正典 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B024 AA04 AA15 BA21 BA29 CA07 CA11 CA15 CA17 5L106 AA01 CC04 CC05 CC09 CC13 CC17 CC21 CC32 GG07

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 第１構成のメモリセルを有する第１の記
    憶部と、 第２構成のメモリセルを有する第２の記憶部と、 外部からの複数の制御信号を受けるための複数の制御端
    子と、 前記第１の記憶部内のメモリセルを選択するための複数
    のアドレス信号を受けるための複数のアドレス端子とを
    備え、 前記制御端子に入力される信号と前記アドレス端子に入
    力される信号の少なくとも一部との第１の組合せに応じ
    て前記第１の記憶部の動作内容が指示され、前記制御端
    子に入力される信号と前記アドレス端子に入力される信
    号の少なくとも一部との第２の組合せに応じて前記第２
    の記憶部の動作内容が指示されるように構成されている
    ことを特徴とする半導体集積回路。
  2. 【請求項２】 前記第１の組合せと第２の組合せは、前
    記制御端子に入力される信号が同一であり、前記アドレ
    ス端子に入力される信号が異なることを特徴とする請求
    項１に記載の半導体集積回路。
  3. 【請求項３】 第１構成のメモリセルを有する第１の記
    憶部と、 第２構成のメモリセルを有する第２の記憶部と、 外部からの複数の制御信号を受けるための複数の制御端
    子と、 前記第１の記憶部内のメモリセルを選択するための複数
    のアドレス信号を受けるための複数のアドレス端子とを
    備え、 前記第１の記憶部の動作または前記第２の記憶部の動作
    が指示された後に前記制御端子に入力される制御信号の
    組合せにより規定され前記第１の記憶部の動作内容を指
    示するコマンドと前記第２の記憶部の動作内容を指示す
    るコマンドは同一のコードであることを特徴とする半導
    体集積回路。
  4. 【請求項４】 第１構成のメモリセルを有する第１の記
    憶部と、 第２構成のメモリセルを有する第２の記憶部と、 外部からの複数の制御信号を受けるための複数の制御端
    子と、 前記第１の記憶部内のメモリセルを選択するための複数
    のアドレス信号を受けるための複数のアドレス端子とを
    備え、 前記制御端子に入力される信号と前記アドレス端子に入
    力される信号の少なくとも一部との第１の組合せに応じ
    て前記第１の記憶部の動作内容が指示され、前記制御端
    子に入力される信号と前記アドレス端子に入力される信
    号の少なくとも一部との第２の組合せに応じて前記第２
    の記憶部の動作内容が指示されるとともに、 前記第１の記憶部の動作または前記第２の記憶部の動作
    が指示された後に前記制御端子に入力される制御信号の
    組合せにより規定され前記第１の記憶部の動作内容を指
    示するコマンドと前記第２の記憶部の動作内容を指示す
    るコマンドは同一のコードであることを特徴とする半導
    体集積回路。
  5. 【請求項５】 前記第１の組合せと第２の組合せは、前
    記制御端子に入力される信号が同一であり、前記アドレ
    ス端子に入力される信号が異なることを特徴とする請求
    項４に記載の半導体集積回路。
  6. 【請求項６】 前記第２の記憶部に記憶される情報は、
    前記第１の記憶部の欠陥アドレス情報であることを特徴
    とする請求項４または５に記載の半導体集積回路。
  7. 【請求項７】 前記第２の記憶部に記憶される情報は、
    前記第１の記憶部の動作タイミングに関する情報である
    ことを特徴とする請求項４または５に記載の半導体集積
    回路。
  8. 【請求項８】 前記第２構成のメモリセルは不揮発性の
    メモリセルであり、通常の電源電圧を昇圧して前記不揮
    発性メモリに対する書込みに際して使用される高電圧を
    発生する昇圧回路を備えることを特徴とする請求項４〜
    ７に記載の半導体集積回路。
  9. 【請求項９】 前記不揮発性メモリに対する書込みまた
    は消去に際しては、新たな動作を起こさないコマンドの
    繰返し回数により、書込みまたは消去に要する時間が決
    定されることを特徴とする請求項８に記載の半導体集積
    回路。
  10. 【請求項１０】 外部より入力される信号により指定さ
    れる動作モードを設定するモードレジスタを備え、前記
    第１の組合せと第２の組合せの前記制御端子に入力され
    る信号で決定されるコマンドは、前記モードレジスタへ
    の設定を指示するコマンドであることを特徴とする請求
    項４〜９に記載の半導体集積回路。
  11. 【請求項１１】 請求項１〜１０のいずれかに記載の半
    導体集積回路と、該半導体集積回路に含まれる前記第１
    の記憶部へのアクセスが可能な第２の半導体集積回路と
    が一枚のプリント配線基板上に搭載され、 前記制御端子に入力される制御信号の組合せにより規定
    され前記第１の記憶部の動作内容を指示するコマンドと
    前記第２の記憶部の動作内容を指示するコマンドの体系
    が共通であり、該共通のコマンド体系を用いて前記第２
    の半導体集積回路が前記第２の記憶部へ指示を与えるこ
    とを特徴とする半導体集積回路システム。
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