JP4284154B2 - マルチチップパッケージ型メモリシステム - Google Patents

Description

本発明は、コンピュータシステムに使われるメモリシステムに係り、特にマルチチップパッケージ(Multi-Chip-Package; MCP)型メモリシステムに関するもので、メモリ実装体積の小型化が要求される携帯機器等の分野で使用されるものである。

最近のコンピュータシステムにおいては、外部メモリとして複数種類のメモリ集積回路(LSI) からなるメモリシステムが接続される場合がある。上記メモリシステムは、機器の小型化が強く要求される携帯端末などのコンピュータシステムに使用される場合には小型化が求められており、近年では、単一パッケージ内に複数のメモリLSI チップ（以下、メモリLSI と記す）を収納するMCP 型メモリシステムが用いられるようになっている。

図１０は、MCP 型メモリシステムの構成を概略的に示している。

このMCP 型メモリシステムにおいて、複数のメモリLSI 100 は、外部のアドレスバスと信号線101を介して共通接続されている。また、複数のメモリLSI 100 は、外部のデータバスと信号線102を介して共通接続されている。さらに、複数のメモリLSI 100 は、外部の制御バスと信号線103を介して共通接続されている。そして、複数のメモリLSI 100 に対応して外部からチップ選択信号を供給するためのチップ選択線104 が接続されている。

各メモリLSI 100 は、本来のメモリセル領域105 のほかに、不良領域救済用の冗長メモリセル領域106 、および不良アドレス記憶素子、例えば切断型フューズ(Fuse)107 などを搭載している。

図１１は、図１０中のメモリLSI 100 における不良救済の仕組み（不良セルを冗長メモリセルに置き換える様子）を説明するために一部の構成を模式的に示している。

不良救済用の冗長メモリセル領域106 を搭載しているメモリLSI 100 に対するパッケージング前の製品テスト工程において本来のメモリセル領域105 に不良領域が存在することが判明すると、不良領域に対応する不良アドレスを切断型フューズ107 に記憶させておく。この後、アドレス入力が不良アドレスに一致した場合には、本来のメモリセル領域105 の不良領域を選択しないで、予め設けてある冗長メモリセル領域106 の正常領域を選択することにより不良領域を置換することによって不良救済を実現する。

この際、一般には、不良アドレス情報を記憶するための切断型フューズ107 をメモリLSI 内に多数設けておき、フューズ107 の切断制御によって不良アドレスを記憶させる方法が多く用いられている。

ところで、MCP 型メモリシステムは、単一パッケージ内に複数のメモリLSI を組み込むので、内蔵するメモリLSI の１つにでも不良があると、それを除いた他のメモリLSI が良品であっても、MCP 製品としては不良品となる。したがって、MCP 製品の歩留りは、搭載製品のそれぞれの歩留り率を積算したものとなり、必然的に、単体製品より、大幅に歩留りが低下することとなる。

従来、MCP 製品の歩留りを向上させるためには、個々の製品の全ての歩留りを向上させる以外に有効な手段はなく、また、互いに異なる機能を有する製品の全ての歩留りを向上させることは大変困難であった。

なお、特許文献１には、それぞれ不良アドレスを救済する冗長記憶回路を搭載した複数のメモリLSI をMCP 型メモリシステムに組み込んだ後の製品不良を救済するために、メモリシステム間で不良救済データをシリアル転送するための専用信号線を配設する技術が提案されているが、その技術の実現コストが高いことや、安定した結果が得られないこと等の理由により、実際上、上記技術の採用は困難であった。
特開２００３−５９２８８号公報

上記したように従来のMCP 型メモリシステムにおいて、MCP 製品の歩留りを向上させるために製品の全ての歩留りを向上させることは大変困難であるという問題があった。また、メモリシステム間で不良救済データをシリアル転送するための専用信号線を配設することは、その実現コストが高いという問題があった。

本発明は上記の問題点を解決すべくなされたもので、それぞれ不良アドレスを救済する冗長記憶回路を搭載した複数のメモリLSI をMCP 型メモリシステムに組み込んだ後の製品歩留りを向上させることが可能なマルチチップパッケージ型メモリシステムを提供することを目的とする。

本発明のマルチチップパッケージ型メモリシステムは、アドレスバスおよびデータバスを含む内部バスと、この内部バスにそれぞれ共通接続され、それぞれ冗長記憶回路を有する不揮発性メモリLSI および揮発性メモリLSI とを備えたマルチチップパッケージ型メモリシステムであって、前記不揮発性メモリLSI は、予め前記冗長回路に格納されている前記揮発性メモリLSI に対応するチップ指定信号および不良救済情報を電源投入後に読み出して前記内部バスに出力する手段を有し、前記揮発性メモリLSI は、電源投入後に前記不揮発性メモリLSI から前記内部バスを介して転送された不良救済情報を格納する揮発性の記憶回路部を有し、かつチップ指定識別用のパッドを有し、所望のチップ指定情報に応動するようにマルチチップパッケージに実装する際に前記チップ指定識別用のパッドが電源電位もしくは接地電位に接続されることを特徴とする。

本発明のMCP 型メモリシステムによれば、搭載するメモリLSI に小規模な回路を追加することによって、メモリLSI の不良を救済することが可能となり、システム生産上の不良率を低減させることが可能となる。

＜第１の実施形態＞
図１は、コンピュータシステムの外部メモリの一部として接続された本発明のMCP 型メモリシステムの第１の実施形態を概略的に示すブロック図である。

このMCP 型メモリシステム10は、図示しない中央処理装置(CPU) 、通常のメモリLSI などとともにコンピュータシステムのシステムバスに共通に接続されている。このMCP 型メモリシステム10内には、複数種類のメモリLSI （不揮発性メモリLSI 11および揮発性メモリLSI 12を含む）が組み込まれている。これらのメモリLSI は、それぞれ製品歩留りを向上させることを目的として、本来必要とされる記憶領域（メモリセル領域）15以外に、不良領域救済用の冗長記憶回路として冗長メモリセル領域16を備えている。

ここで、不揮発性メモリLSI 11は、電気的再書き込み可能な読み出し専用メモリ(EEPROM)であり、例えば一括消去可能なノアフラッシュ(NOR Flash) メモリ、ナンドフラッシュ(NAND Flash)メモリなどである。揮発性メモリLSI 12は、大容量、高性能のスタティックメモリ(Static Random Access Memory: SRAM)、ダイナミックメモリ(Dynamic Random Access Memory: DRAM) のうちの少なくとも一方である。ここで、SRAMは擬似SRAM(Pseudo SRAM: PSRAM) も含む広い意味を有し、DRAMは同期型ダイナミックメモリ(Synchronous DRAM: SDRAM)も含む広い意味を有する。

上記MCP 型メモリシステム10の内部には、コンピュータシステムのシステムバスに接続される内部バス13として、アドレスバス（ローカルアドレスバス）131 、データバス（ローカルデータバス）132 、制御バス（ローカル制御バス）133 を備えており、これらの内部バスには、本例では、１個の不揮発性メモリLSI 11と２個の揮発性メモリLSI 12が共通に接続されている。つまり、各メモリLSI は、アドレスバス131 およびデータバス132 を共有している。

そして、各メモリLSI は、それぞれ対応してパッケージ外部からチップ選択信号を供給するためのチップ選択線14が接続されており、チップ選択信号によりチップ選択が行われることによって任意の特定のメモリLSI に対してアクセス動作が可能である。この場合、SRAM,DRAM に対するアクセス動作は読み出し(Read)／書き込み(Write) であり、EEPROMに対するアクセス動作はRead／Write ／消去(Erase) である。

ここで、揮発性メモリLSI 12に搭載する不良アドレス記憶素子として切断型フューズを用いると、フューズ切断後にその記憶内容を変更させることができない。この変更を可能にするために、上記不良アドレス記憶素子を切断型フューズから不揮発性メモリLSI 11と同様の不揮発性メモリ素子に変更すると、揮発性メモリLSI 12の製造工程に従来とは異なる別の工程（不揮発性メモリ素子の形成工程）を追加することが必要になるので、製造コストが上昇することになる。

そこで、本実施形態のMCP 型メモリシステム10においては、不揮発性メモリLSI 11内に、通常の不揮発性のメモリセル領域（アレイ）15、冗長メモリセル領域16、アドレスデコーダ17、内部バス13との間でデータを授受する入力／出力回路18のほかに、小規模な制御回路部を設けている。

上記制御回路部は、電源投入後に、揮発性メモリLSI 12に対するチップ指定情報、チップ指定／チップ指定解除（不良救済情報入力動作の開始／終了指定）情報および不良救済情報を内部バス13を介して転送する機能を有するものである。この場合、揮発性メモリLSI 12の不良救済情報は、予め前記冗長メモリセル領域16に格納しておく。

本例では、上記制御回路部として、電源投入後にコマンドを発行するコマンド発行回路19を備えている。そして、このコマンド発行回路19で発行されたコマンドがアドレスデコーダ17でデコードされることによって、冗長メモリセル領域16からチップ指定／チップ指定解除情報（コード情報）および不良救済情報（揮発性メモリLSI の本来メモリセル領域15で置換する必要のある不良領域を示す不良アドレスと置換される冗長メモリセル領域16のアドレスを示す冗長回路アドレス情報）が読み出される。

このように読み出されたチップ指定情報および不良救済情報は、入力／出力回路18を経て内部バス13に転送される。この場合、チップ指定／チップ指定解除情報の転送はアドレスバス131 、不良救済情報の転送はデータバス132 を用いて転送される。

一方、揮発性メモリLSI 12は、通常の揮発性のメモリセル領域（アレイ）15、冗長メモリセル領域16、アドレスデコーダ17、入力／出力回路18のほかに、内部バス13から転送されてくるチップ指定情報によってチップ選択を行うチップ選択手段（後述）と、不良救済情報を取り込んで保持する揮発性の不良情報保持回路（レジスタや揮発性メモリLSI と同じ製造方法を用いた揮発性メモリセルなど）20と、チップ選択された場合に命令入力をデコードして不良情報保持回路20を活性化するコマンドデコーダー回路30を有し、保持された不良救済情報に基づいて揮発性メモリLSI 12の不良救済を行う。

図２は、図１中の揮発性メモリLSI 12におけるチップ選択手段の一例を示している。

揮発性メモリLSI 内のパッド(PAD) 列として、電源パッド21、接地(GND) パッド22、信号パッド23などの他に、チップ指定識別用のパッド24を設けている。そして、この揮発性メモリLSI をMCP に組み込むアセンブリ時にチップ指定識別用のパッド24を電源電位VDDもしくは接地電位GND にボンディングしておき、このチップ指定識別用のパッド24の電位に応じて所望のチップ指定情報に応動するように制御するように構成しておく。

図３は、図１に示したMCP 型メモリシステムにおける電源投入後の動作シーケンスの一例を示すタイミング波形図である。なお、図３において、データ中の「※１」は冗長回路のアドレス情報を示し、「※２」は冗長救済アドレス情報を示している。

図１に示したMCP 型メモリシステムは、電源投入後、不揮発性メモリLSI 11が揮発性メモリLSI 12を選択指定して不良救済情報を出力する動作を行い、選択指定された揮発性メモリLSI 12が不良救済情報を入力する動作を行う。

この場合、まず、揮発性メモリLSI 12、例えば第１の揮発性メモリLSI 121 に情報を書き込むための第１のコマンド（命令1-1 、命令1-2 ）を順次に発行し、アドレスバス131 へ出力する。この時、第１の揮発性メモリLSI 121 は、命令1-1 と命令1-2 によってチップ選択されて不良救済情報の入力動作を開始し、他の揮発性メモリLSI 122 はチップ選択されないので動作しない。

不揮発性メモリLSI 11は、命令1-1 と命令1-2 を順次に発行すると同時に、第１の揮発性メモリLSI 121 に対応する不良救済情報（冗長記憶回路アドレス、不良アドレス）をデータバス132 へ順次に出力する。この時、第１の揮発性メモリLSI 121 は、データバス132 から転送されてきた不良救済情報を取り込んで内部の不良情報保持回路20に書き込む。

次に、不揮発性メモリLSI 11は、例えば第２の揮発性メモリLSI 122 に情報を書き込むための第２のコマンド（命令2-1 、命令2-2 ）を順次に発行し、アドレスバス131 へ出力する。この時、第２の揮発性メモリLSI 122 は、命令2-1 と命令2-2 によってチップ選択されて不良救済情報の入力動作を開始し、他の揮発性メモリLSI 121 はチップ選択されないので動作しない。

不揮発性メモリLSI 11は、命令2-1 と命令2-2 を順次に発行すると同時に、第２の揮発性メモリLSI 122 に対応する不良救済情報（冗長記憶回路アドレス、不良アドレス）をデータバス132 へ順次に出力する。この時、第２の揮発性メモリLSI 122 は、データバス132 から転送されてきた不良救済情報を取り込んで内部の不良情報保持回路20に書き込む。

その後、不揮発性メモリLSI 11が第１の終了命令1 と第２の終了命令2 を順次に発行し、アドレスバス131 へ出力する。この時、第１の揮発性メモリLSI 121 は、第１の終了命令1 を受けてチップ指定が解除され、不良救済情報の入力動作を終了し、通常動作が可能となる。この後、第１の揮発性メモリLSI 121 は、仮に命令1-1 、命令1-2 と同じアドレスが転送されてきても、不良救済情報の書き込み機能は動作しないので、通常動作時の誤動作を防ぐことが可能になっている。また、第２の揮発性メモリLSI 122は、第２の終了命令2 を受けて不良救済情報の入力動作を終了し、通常動作が可能となる。この後、第２の揮発性メモリLSI 122 は、命令2-1 、命令2-2 と同じアドレスが転送されてきても、不良救済情報の書き込み機能は動作しないので、通常動作時の誤動作を防ぐことが可能になっている。

＜第１の実施形態の変形例１＞
前述した第１の実施形態において、電源投入直後に不揮発性メモリLSI 11が揮発性メモリLSI 12を選択指定して不良救済情報を出力し、終了命令を発行する機能を必要としない場合には、これらの機能を無効にすることにより、不揮発性メモリLSI 11を汎用製品として動作させることが可能になる。

このように電源投入直後に不揮発性メモリLSI 11が揮発性メモリLSI 12を選択指定して不良救済情報を出力した後に終了命令を発行する機能の有効・無効を切り換え制御するためには、例えば図２に示した構成に準じて、不揮発性メモリLSI 11に専用パッドを設け、これを電源電位VDD もしくは接地電位GND にボンディング接続しておき、上記専用パッドの電位を用いるようにすればよい。

＜第１の実施形態の変形例２＞
前述した第１の実施形態において、電源投入直後に揮発性メモリLSI 12が不揮発性メモリLSI からの追加の不良救済情報を入力する動作を行う機能を必要としない場合には、この機能を無効にすることにより、揮発性メモリLSI を汎用製品として動作させることが可能になる。

このように電源投入直後に揮発性メモリLSI が不揮発性メモリLSI からの追加の不良救済情報を入力する動作を行う機能の有効・無効を切り換え制御するために、図２に示した構成に準じて、揮発性メモリLSI に専用パッドを設け、これを電源電位VDD もしくは接地電位GND にボンディング接続しておき、上記専用パッドの電位を用いることができる。

また、上記した機能の有効・無効を切り換え制御するために、揮発性メモリLSI に搭載されている切断型フューズの切断／非切断の状態を用いることができる。

＜第２の実施形態＞
前述した第１の実施形態またはその変形例では、電源投入後に不揮発性メモリLSI 11から揮発性メモリLSI 12の不良救済情報の全てを転送するようにしたが、揮発性メモリLSI 12の不良救済情報の一部を転送するように変更した第２の実施形態を以下に説明する。

図４は、本発明のMCP 型メモリシステムの第２の実施形態に搭載される揮発性メモリLSI を概略的に示すブロック図である。

第２の実施形態のMCP 型メモリシステムは、前述した第１の実施形態のMCP 型メモリシステムと比べて、次の点が異なる。即ち、揮発性メモリLSI 12a をMCP に実装する前に検出された不良の救済情報を揮発性メモリLSI 12a の内部に搭載されている切断型フューズ41によって保持し、この切断型フューズ41によって保持された救済情報を用いて冗長メモリセル領域16の大部分の領域を使用する。そして、冗長メモリセル領域16の未使用部分の領域を、前記揮発性メモリLSI 12a をMCP に実装した後に検出された不良の救済に割り当てるものとし、この冗長メモリセル領域16の未使用部分のみに対応して第１の実施形態またはその変形例と同様に不揮発性メモリLSI 11から転送されてくる情報を追記できるレジスタ等からなる不良情報保持回路20で保持し、この不良情報保持回路20によって保持された救済情報を用いて冗長メモリセル領域16の未使用部分の領域を使用する。

上記した第２の実施形態のMCP 型メモリシステムでは、揮発性メモリLSI の不良のうちの大多数はパッケージング前のテストにおいて検出されることに鑑みて、揮発性メモリLSI のパッケージング前に検出された不良の救済情報は内部の切断型フューズによって保持する。これによって、不揮発性メモリLSI から転送する不良救済情報の量を少なくすることができる。

＜第３の実施形態＞
前述した第１の実施形態および第２の実施形態では、揮発性メモリLSI をMCP に実装した後に検出された不良を救済するために既存の冗長記憶回路の未使用領域を使用した。

一般に、揮発性メモリLSI をMCP に実装した後に検出される不良の大多数は、１ビット(bit) または１カラム(Col) 等のように救済単位としては１アドレス単位の不良であり、冗長記憶回路が少ない容量であっても不良救済は可能であることに鑑みて、以下に説明する第３の実施形態では、実装後に検出された不良を救済するために新規に冗長記憶回路を追加するように変更した。

図５は、本発明のMCP 型メモリシステムの第３の実施形態に搭載される揮発性メモリLSI 52を概略的に示すブロック図である。また、図６は、図５のMCP 型メモリシステムにおける電源投入後の動作シーケンスの一例を示すタイミング波形図である。

図５のMCP 型メモリシステムは、前述した第１の実施形態および第２の実施形態のMCP型メモリシステムと比べて、次の点が異なる。即ち、揮発性メモリLSI 52をMCP に実装した後に検出された不良を救済するために、既存の冗長メモリセル領域16に対して新規に例えば１アドレスに対応した専用の追記可能な冗長メモリセル領域16a を追加した。

上記した第３の実施形態に係るMCP 型メモリシステムでは、揮発性メモリLSI 52をMCPに実装する前に検出された不良は、従来通り既存の冗長メモリセル領域16を使用して救済するように切断型フューズ41によって制御する。これに対して、揮発性メモリLSI 52をMCP に実装した後に検出された不良は、新規に追加された冗長メモリセル領域16a を使用して救済する。

これによって、図６に示すように、電源投入後に不揮発性メモリLSI 11から揮発性メモリLSI 52に不良救済チップ指定情報および不良アドレス情報を転送するだけでよく、冗長記憶回路アドレス情報を転送する必要がなくなる。したがって、不揮発性メモリLSI 11内に記憶させておく不良救済情報および内部バス13を介して転送する不良救済情報を削減することができる。

＜第４の実施形態＞
前述した第１乃至第３の実施形態では、不揮発性メモリLSI 11からアドレスバス131 を介して揮発性メモリLSI 12を選択するためにチップ指定信号を転送した。以下に説明する第４の実施形態では、チップ選択信号の転送方法を変更した。

図７は、本発明のMCP 型メモリシステムを概略的に示すブロック図である。また、図８は、図７のMCP 型メモリシステムにおける電源投入後の動作シーケンスの一例を示すタイミング波形図である。

第４の実施形態のMCP 型メモリシステムは、前述した第１乃至第３の実施形態のMCP 型メモリシステムと比べて、次の点が異なる。即ち、このMCP 型メモリシステムでは、不揮発性メモリLSI 11と第1、第２の揮発性メモリLSI 121 ,122 との間にそれぞれ専用信号線134を接続しておき、不揮発性メモリLSI 11から２本の専用信号線134を介して各揮発性メモリLSI 12にチップ指定信号を転送する。

この場合、不揮発性メモリLSI 11は、図８に示すように、所望の情報転送先の揮発性メモリLSI 12に接続されている専用信号線134上の一方の専用信号1 または専用信号2 を例えば"L" レベルにした時、アドレスバス131 に冗長記憶回路アドレス情報を出力し、データバス132に不良アドレス情報を出力する。これにより、前述した第１乃至第３の実施形態で必要とした命令1-1 と命令1-2 、命令2-1 と命令2-2 、終了命令1 、終了命令2 など情報や、これらの情報を各揮発性メモリLSI 12で識別する仕組み（チップ選択のためのボンディングやフューズ等）は不要となり、揮発性メモリLSI 12の通常動作時の誤動作を防ぐことが可能になる。

＜第５の実施形態＞
前述した第４の実施形態では、不揮発性メモリLSI から揮発性メモリLSI へ冗長記憶回路アドレス情報を転送するためにアドレスバス131 を用い、不良アドレス情報を転送するためにデータバス132 を用いている。以下に説明する第５の実施形態では、アドレスバス131 を用いることなく、データバス132 のみで冗長記憶回路アドレス情報および不良アドレス情報を転送するように変更した。

図９は、第５の実施形態のMCP 型メモリシステムにおける電源投入後の動作シーケンスの一例を示すタイミング波形図である。なお、図３と同様に、図９において、データ中の「※１」は冗長回路のアドレス情報を示し、「※２」は冗長救済アドレス情報を示している。

第５の実施形態のMCP 型メモリシステムは、図７を参照して前述した第４の実施形態のMCP 型メモリシステムと比べて、冗長記憶回路アドレス情報、不良アドレス情報の転送方式が異なる。即ち、このMCP 型メモリシステムでは、不揮発性メモリLSI 11から所望の揮発性メモリLSI 12に接続されているチップ指定用の専用信号線134に最初のクロック信号（例えば"L" レベル）を出力している期間に冗長記憶回路アドレス情報をデータバス132 に転送し、次のクロック信号を出力している期間に不良アドレス情報をデータバス132 に転送するようにしている。これによって、アドレスバス131 を用いることなく、データバス132 のみで所要の不良救済情報を転送することが可能となる。

コンピュータシステムの外部メモリの一部として接続された本発明のマルチチップパッケージ型メモリシステムの第１の実施形態を概略的に示すブロック図。 図１中の揮発性メモリLSI におけるチップ選択手段の一例を示す平面図。 図１に示したMCP 型メモリシステムにおける電源投入後の動作シーケンスの一例を示すタイミング波形図。 本発明のMCP 型メモリシステムの第２の実施形態に搭載される揮発性メモリLSI を概略的に示すブロック図。 本発明のMCP 型メモリシステムの第３の実施形態に搭載される揮発性メモリLSI を概略的に示すブロック図。 図５のMCP 型メモリシステムにおける電源投入後の動作シーケンスの一例を示すタイミング波形図。 本発明のMCP 型メモリシステムの第４の実施形態に搭載される揮発性メモリLSI を概略的に示すブロック図。 図７のMCP 型メモリシステムにおける電源投入後の動作シーケンスの一例を示すタイミング波形図。 第５の実施形態のMCP 型メモリシステムにおける電源投入後の動作シーケンスの一例を示すタイミング波形図。 MCP 型メモリシステムの構成を概略的に示す図。 図１０中のメモリLSI における不良救済の仕組みを説明するために一部の構成を示す模式図。

符号の説明

10…MCP 型メモリシステム、11…不揮発性メモリLSI 、12…揮発性メモリLSI 、121 …第１の揮発性メモリLSI 、122 …第２の揮発性メモリLSI 、13…内部バス、131 …アドレスバス、132 …データバス、133 …制御バス、14…チップ選択線、15…メモリセル領域、16…冗長メモリセル領域、17…アドレスデコーダ、18…入力／出力回路、19…コマンド発行回路（制御回路部）、20…不良情報保持回路、30…コマンドデコーダー回路。

Claims (4)

1. アドレスバスおよびデータバスを含む内部バスと、この内部バスにそれぞれ共通接続され、それぞれ冗長記憶回路を有する不揮発性メモリLSIおよび揮発性メモリLSIとを備えたマルチチップパッケージ型メモリシステムであって、
   前記不揮発性メモリLSIは、予め前記冗長回路に格納されている前記揮発性メモリLSIに対応するチップ指定信号および不良救済情報を電源投入後に読み出して前記内部バスに出力する手段を有し、
   前記揮発性メモリLSIは、電源投入後に前記不揮発性メモリLSIから前記内部バスを介して転送された不良救済情報を格納する揮発性の記憶回路部を有し、かつチップ指定識別用のパッドを有し、所望のチップ指定情報に応動するようにマルチチップパッケージに実装する際に前記チップ指定識別用のパッドが電源電位もしくは接地電位に接続される
   ことを特徴とするマルチチップパッケージ型メモリシステム。
2. 前記不揮発性メモリLSI は、電源投入後にチップ指定信号、不良救済情報およびチップ指定解除信号を出力する機能の有効・無効を切り換え制御する手段を具備し、前記揮発性メモリLSI は、電源投入後に前記不揮発性メモリLSI から転送されてくる不良救済情報を入力する動作を行う機能の有効・無効を切り換え制御する手段を具備することを特徴とする請求項１記載のマルチチップパッケージ型メモリシステム。
3. 前記揮発性メモリLSI は、マルチチップパッケージに実装する前に検出された不良の救済情報を記憶する切断型フューズによって記憶された不良救済情報に基づいて前記冗長記憶回路の一部が不良救済に使用されており、
   前記冗長記憶回路の残りの部分はマルチチップパッケージに実装した後に検出された不良結果に応じて前記揮発性の記憶回路部に保持した不良救済情報に基づいて不良救済に使用されていることを特徴とする請求項１または２記載のマルチチップパッケージ型メモリシステム。
4. 前記不揮発性メモリLSI と揮発性メモリLSI との間に接続され、チップ指定信号が伝送される専用信号配線をさらに具備し、
   前記不揮発性メモリLSI は、前記チップ指定信号を前記専用信号配線を介して転送し、前記不良救済情報を前記アドレスバスおよびデータバスを介して転送することを特徴とする請求項１記載のマルチチップパッケージ型メモリシステム。

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