JPH09282900A - メモリモジュール - Google Patents

メモリモジュール

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JPH09282900A
JPH09282900A JP8089137A JP8913796A JPH09282900A JP H09282900 A JPH09282900 A JP H09282900A JP 8089137 A JP8089137 A JP 8089137A JP 8913796 A JP8913796 A JP 8913796A JP H09282900 A JPH09282900 A JP H09282900A
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memory module
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JP8089137A
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Yoichi Ushida
陽一 牛田
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Oki Electric Industry Co Ltd
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    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
    • G11C29/883—Masking faults in memories by using spares or by reconfiguring with partially good memories using a single defective memory device with reduced capacity, e.g. half capacity
    • G—PHYSICS
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    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports

Abstract

(57)【要約】 【課題】 製造コストを低減させることができるメモリ
モジュールを提供する。 【解決手段】 各メモリ素子１〜３の端子ＤＱ０’〜Ｄ
Ｑ２’に対応するビットに欠陥がないときは各々ジャン
パーチップ搭載パッド５の被選択パッド５ａ〜５ｃと選
択パッド５ｄ〜５ｆをそれぞれジャンパーチップ６によ
り接続し、各メモリ素子１〜３の端子ＤＱ０’〜ＤＱ
２’を外部基板端子４に接続し、いずれかのビットに欠
陥があるときは欠陥のあるビットに対応する端子ＤＱ
０’〜ＤＱ２’が接続されている選択パッド５ｄ〜５ｆ
の代わりに、対応する選択パッド５ｇ〜５ｉを被選択パ
ッド５ａ〜５ｃに接続して、対応するメモリ素子１〜３
の端子ＤＱ３’を外部基板端子に接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、外部に接続する各
種信号端子と回路形成を行った印刷配線板上に複数のメ
モリ素子（ＤＲＡＭ、ＳＲＡＭ等）を実装して構成され
るメモリモジュールに関し、特に欠陥ビットを有するメ
モリ素子を用いて構成することができるメモリモジュー
ルに関する。
【０００２】
【従来の技術】従来より、パーソナルコンピュータ、ワ
ークステーション等の情報処理機器では、メモリ構成
（容量、ビット構成等）を容易に変更するために、複数
のメモリ素子をプリント基板等に実装したメモリモジュ
ールが用いられている。このようなメモリモジュールに
は多くの種類があり、例えば米国特許第４，６５６，６
０５号に一辺に３０本の端子を有する矩形のプリント基
板上に８乃至９個のメモリ素子を実装したＳＩＭＭ（Si
ngle Inline Memory Module ）が記載されている。
【０００３】また、一辺に３０乃至７２ピンのカードエ
ッジコネクタを形成した矩形のプリント基板上にメモリ
素子を実装したＳＩＭＭ、一辺に１６８ピンの両面カー
ドエッジコネクタを形成したプリント基板上にメモリ素
子を実装したＤＩＭＭ（DualInline Memory Module ）
あるいはクレジットカード大のカード内にメモリ素子を
実装したメモリカードといったメモリモジュール等も一
般的に用いられている。
【０００４】このようなメモリモジュール等に使用され
ているメモリ素子は年々高集積化が進み、大容量、高機
能化が著しい。このため、このようなメモリ素子の製造
時に要求される技術的条件が厳しくなっている。このよ
うなメモリ素子は、一般的に、Ｎワード（Ｎを２の累
乗、例えば２５６キロワード（２18）、１メガワード
（２20）等とすることが多い。）×Ｉビットの構成のメ
モリとして用いることが前提となっているため、１ビッ
トでも欠陥があるとＮワード×Ｉビットの情報を記憶す
ることができず、不完全動作品とされる。
【０００５】このため、予めメモリ素子に冗長ビットを
設けておき、製造時に切り換え回路による切り換えある
いはヒューズの切断等により欠陥が生じたビットを冗長
ビットに置き換え得る構成としたメモリ素子が知られて
いる。このようなメモリ素子では、製造時に欠陥ビット
の検出を行い。検出された欠陥ビットを冗長ビットに置
き換えるようになっている。これにより、欠陥ビットの
生じたメモリ素子を良品化し、メモリ素子の歩留まりを
向上させることが行われている。
【０００６】しかしながら、上述のように欠陥ビットを
冗長ビットに置き換えを行う場合には、メモリ素子をパ
ッケージ化した後では、外部から切り換え回路による切
り換えを行うことができない。
【０００７】しかしながら、このように冗長ビットを設
けておき欠陥ビットを冗長ビットに置き換え得る構成と
しておいても、切り換え回路による切り換えを制御する
ための制御端子は一般にパッケ−ジ外には接続されない
ため、メモリ素子をパッケージ化した後では、外部から
切り換え回路による切り換えを行うことができない。従
って、パッケージ化した後にメモリ素子内のビットの欠
陥を見つけた場合では、切り換えによる許容範囲の欠陥
であっても修復することができない。
【０００８】このような欠陥を生じたメモリ素子を単品
で修復することは難しいが、プリント基板上に複数のメ
モリ素子を実装して構成されるメモリモジュールに用い
る場合であれば、多少欠陥ビットがあるメモリ素子でも
プリント基板上に設けた切り換え回路等により欠陥ビッ
トを使用しないようにすれば使用することができる。メ
モリモジュールは、ワード長、ワード数等のメモリモジ
ュールとしての機能、特性さえ満足できれば欠陥ビット
があるメモリ素子及び切り換え回路等の付加回路を搭載
することができるので、欠陥ビットが生じたメモリ素子
を有効利用できる製品の一つである。
【０００９】
【発明が解決しようとする課題】メモリモジュールでは
プリント基板上の実装スペース等の関係から切り換え回
路を複雑な構成とすることが難しいため、プリント基板
上に印刷された配線パターンによる簡単な切り換え回路
が用いられる。このような切り換え回路は、例えば４ビ
ット構成の１ワード中の特定の１ビットに欠陥を有する
メモリ素子の欠陥が生じていない３ビット分の入出力端
子をメモリモジュールの入出力端子に接続するようにな
っている。
【００１０】しかしながら、ランダムな位置に欠陥を有
する複数のメモリ素子を用いてメモリモジュールを構成
する場合に、このような配線パターンによる切り換え回
路を用いると、メモリ素子の欠陥発生位置の組み合わせ
毎に配線パターンを用意する必要があるため、実現が困
難である。
【００１１】このため、同一のビットに欠陥があるメモ
リ素子のみを用いてメモリモジュールを構成することが
行われる。このように、同一の場所に欠陥が生じている
メモリ素子だけを集めてメモリモジュールを構成するこ
とにより、ランダムに組み合わせた場合に比較してメモ
リ素子の欠陥発生位置の組み合わせ数を減少させること
ができ、配線パターンの種類を減少させることができ
る。
【００１２】しかし、このような切り換え回路を用いる
場合には、メモリ素子を欠陥の生じた場所によって分類
し、分類したメモリ素子毎にプリント基板を変更して製
造を行う必要があるため製造効率が悪い。
【００１３】本発明は、上述のような問題点に鑑みてな
されたものであり、欠陥のあるメモリ素子を用いて構成
することができ、製造コストを低減することができるメ
モリモジュールを提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明に係るメモリモジ
ュールは、複数のビットで１ワードが構成され、該１ワ
ード分の入出力端子を有する複数のメモリ素子と、各メ
モリ素子の入出力端子の合計数より少ない数のデータを
入出力するためのデータ入出力端子と、メモリ素子の入
出力端子とデータ入出力端子との接続を切り換える切り
換え手段を備え、各メモリ素子の入出力端子の内、欠陥
のないビットが接続されている入出力端子のみをデータ
入出力端子に接続する。
【００１５】切り換え手段は、各メモリ素子の入力端子
に接続されたプリントパターンとデータ入出力端子に接
続されたプリントパターンを接続する導電性の部材から
構成してもよい。
【００１６】また、さらに、外部の機器からの切り換え
指示を入力するための入力端子を備え、切り換え手段が
入力端子を介して入力される切り換え指示に基づいてメ
モリ素子の入出力端子とデータ入出力端子との接続を切
り換える構成としてもよく、さらに、切り換え指示を入
力する際に入力端子と切り換え手段を接続すると共に、
メモリモジュールに対する通常の書き込み・読み出し動
作時に入力端子と切り換え手段を切り離す接続切り換え
手段を備える構成としてもよい。
【００１７】
【発明の実施の形態】図１は本発明の第１の実施形態に
係るメモリモジュールの構成を示すブロック図である。
このメモリモジュールは、同図中にその要部を示すよう
に、メモリ素子１、２、３と、メモリモジュールと外部
の機器との間でデータを入出力するための外部基板端子
４と、該外部基板端子４とメモリ１〜３の間の接続関係
を変更するためのジャンパーチップ搭載パッド５と、該
ジャンパーチップ搭載パッド５による切り換えを行うた
めのジャンパーチップ６とを備えている。
【００１８】このようなメモリモジュールは、例えば一
辺に３０ピンのカードエッジコネクタを形成した矩形の
プリント基板上にメモリ素子１〜３を実装して形成され
ており、１ワードが９ビットの構成となっており、全体
として９ビット×ｎワード（例えば２５６キロワード、
１乃至４メガワード）となっている。外部基板端子４は
カードエッジコネクタの３０ピンの内の９ピン分（ＤＱ
０〜ＤＱ８）の入出力端子に相当する。
【００１９】各々のメモリ素子１〜３は、各々１ワード
が４ビットで構成されており、４ビット×ｎワード（例
えば２５６キロワード、１乃至４メガワード）の記憶容
量を有する。また、これらのメモリ素子１〜３は１ワー
ド（４ビット）の内の任意の１ビットのみが欠陥ビット
となっており、その表面にどのビットが欠陥ビットであ
るのかを示す表示７が設けられている。なお、この表示
は、製造時に表示しておき、製造終了後に消去されるよ
うにしてもよい。
【００２０】これらのメモリ素子１〜３では、全てのワ
ードにおいて表示７によって示された特定の１ビット以
外には欠陥が存在しないため、３ビット×ｎワードのメ
モリとしてならば使用することができる。このため、メ
モリ素子１の入出力端子ＤＱ０’〜ＤＱ３’の内の欠陥
ビット以外の３ビット分の入出力端子は、ジャンパーチ
ップ搭載パッド５を介して外部基板端子４の３ビット分
の端子ＤＱ０〜ＤＱ２に接続され、同様に、メモリ素子
２、３の欠陥ビット以外の３ビット分の入出力端子も、
各々ジャンパーチップ搭載パッド５を介して外部基板端
子４の端子ＤＱ３〜ＤＱ５、ＤＱ６〜ＤＱ８に接続され
る。
【００２１】各ジャンパーチップ搭載パッド５は、上述
のプリント基板の配線面上に形成されており、各々外部
基板端子４の３ビット分の端子ＤＱ０〜ＤＱ２、ＤＱ３
〜ＤＱ５あるいはＤＱ６〜ＤＱ８に接続されている被選
択パッド５ａ、５ｂ、５ｃと、各々被選択パッド５ａ、
５ｂ、５ｃに近接して設けられ、各々メモリ素子１〜３
の入出力端子ＤＱ０’〜ＤＱ２’に接続されている選択
パッド５ｄ、５ｅ、５ｆと、各々被選択パッド５ａ、５
ｂ、５ｃに近接して設けられ、各々メモリ１〜３の入出
力端子ＤＱ３’に共通に接続された選択パッド５ｇ、５
ｈ、５ｉとを備えている。なお、この共通に接続された
選択パッド５ｇ、５ｈ、５ｉは、同一メモリ素子内であ
れば入出力端子ＤＱ０’〜ＤＱ３’のいずれに設けても
よい。
【００２２】ジャンパーチップ６は各々被選択パッド５
ａ〜５ｃと選択パッド５ｄ〜５ｆあるいは被選択パッド
５ａ〜５ｃと選択パッド５ｇ〜５ｉをショートするに至
る長さの矩形の導電性の部材からなる。このジャンパー
チップ６はいわゆるチップ抵抗程度乃至それ以下の大き
さである。このようなジャンパーチップ６により、各ジ
ャンパーチップ搭載パッド５の被選択パッド５ａと選択
パッド５ｄをショートさせることにより、メモリ素子１
〜３の入出力端子ＤＱ０’が各々端子ＤＱ０、ＤＱ３、
ＤＱ６に接続され、同様に、被選択パッド５ｂと選択パ
ッド５ｅをショートさせることにより、メモリ素子１〜
３の入出力端子ＤＱ１’が各々端子ＤＱ１、ＤＱ４、Ｄ
Ｑ７に接続され、あるいは被選択パッド５ｃと選択パッ
ド５ｆをショートさせることにより、メモリ素子１〜３
の入出力端子ＤＱ２’が各々端子ＤＱ２、ＤＱ５、ＤＱ
８に接続されるようになっている。
【００２３】また、各ジャンパーチップ搭載パッド５の
被選択パッド５ａと選択パッド５ｇをショートさせるこ
とにより、メモリ素子１〜３の入力端子ＤＱ３’が各々
端子ＤＱ０、ＤＱ３、ＤＱ６に接続され、被選択パッド
５ｂと選択パッド５ｈをショートさせることにより、メ
モリ素子１〜３の入力端子ＤＱ３’が各々端子ＤＱ１、
ＤＱ４、ＤＱ７に接続され、被選択パッド５ｂと選択パ
ッド５ｈをショートさせることにより、メモリ素子１〜
３の入力端子ＤＱ３’が各々端子ＤＱ２、ＤＱ５、ＤＱ
８に接続されるようになっている。
【００２４】なお、各ジャンパーチップ搭載パッド５に
おいてパッド５ａ〜５ｉ間をショートさせる位置は、各
メモリ素子１〜３の欠陥がないビットに対応する入出力
端子ＤＱ０’〜ＤＱ３’の位置によって決めるようにな
っている。
【００２５】上述のような構成のメモリモジュールを製
造する際には、まず、各メモリ素子１〜３の欠陥位置を
検出し、この欠陥位置を示す表示７を各メモリ素子１〜
３のパッケージの表面に表示する。この表示７は図１に
示すような欠陥位置を示す文字でなくともよく、例えば
バーコード等の機械的に読み取り可能な表示であっても
よい。
【００２６】次に、各メモリ素子１〜３の表面の表示を
目視あるいはバーコードリーダ等の機械を用いて読み取
り、各メモリ素子１〜３の配置を決め、さらに、読み取
った各メモリ素子１〜３の表示に基づいて各ジャンパー
チップ搭載パッド５におけるパッド５ａ〜５ｉの配置を
決める。
【００２７】例えば図１に示すメモリ素子２のように、
ＤＱ３’が不良であるときは、ＤＱ０’、ＤＱ１’、Ｄ
Ｑ２’に接続されたパッド５ｄ、５ｅ、５ｆとパッド５
ａ、５ｂ、５ｃの間にそれぞれジャンパーチップ６を配
置する。また、同図中に示すメモリ素子１のようにＤＱ
２’に対応するビットに欠陥がある場合には、パット５
ａとパッド５ｄ、パッド５ｂとパッド５ｅ、パッド５ｃ
とパッド５ｉの間にそれぞれジャンパーチップ６を配置
させる。これにより、メモリ素子１の入出力端子ＤＱ
０’、ＤＱ１’、ＤＱ３’が外部基板端子４の端子ＤＱ
０、ＤＱ１、ＤＱ２に接続される。すなわち、このメモ
リモジュールメモリ素子の入出力端子ＤＱ０’〜ＤＱ
２’に対応するビットに欠陥がある場合にはこれらの端
子と入出力端子ＤＱ３’を置き換えるようになってい
る。
【００２８】最後に、ジャンパーチップ及びメモリ素子
を実装すると、上述の図１に示すような１ワードが９ビ
ットの構成のメモリモジュールが形成される。
【００２９】このメモリモジュールでは、各々のメモリ
素子１〜３の欠陥ビットの位置に応じて、ジャンパーチ
ップ搭載パッド５上のパッド５ａ〜５ｉ間をショートさ
せる位置を変更することにより、外部基板端子４に接続
する各メモリ素子１〜３の入出力端子ＤＱ０’〜ＤＱ
３’を選択することができる。このメモリモジュールで
は、外部基板端子４に接続するメモリ素子の入出力端子
ＤＱ０’〜ＤＱ３’はジャンパーチップ選択パッド５に
おけるジャンパーチップ６の配置によって切り換えるこ
とができるため、メモリ素子１〜３の欠陥位置によら
ず、１種類のプリント基板を用いて構成することができ
る。
【００３０】従って、このメモリモジュールは、４ビッ
ト構成の１ワード中の任意の１ビットに欠陥を有するメ
モリ素子を用いて構成することができ、また、１種類の
プリント基板により構成することができるため、製造コ
ストを低減させることができる。
【００３１】なお、上述の図１に示す構成では、１ワー
ドが９ビットで構成されたメモリモジュールに本発明を
適用したが、例えば、４ビット構成の１ワードのうち１
ビットが欠陥であるメモリ素子を１１個乃至１２個用
い、これらのメモリ素子に対応させてジャンパーチップ
搭載パッド及びジャンパーチップを設けることにより１
ワードが３２ビット乃至３６ビットのメモリモジュール
を構成することができる。
【００３２】また、上述のように表示７を機械的に読み
取り可能な表示とした場合、製造時に各メモリ素子の表
示を機械的に読み取り、この読み取り結果に基づいて、
ジャンパーチップを実装するチップマウンタ等の装置の
動作を制御することにより、ジャンパーチップの実装を
自動化することができる。
【００３３】図２は本発明の第２の実施形態に係るメモ
リモジュールの構成を示すブロック図である。同図中に
その要部を示すように、このメモリモジュールは上述の
図１に示すメモリモジュールと同様に、メモリ素子１〜
３と、外部基板端子４とを備えている。各メモリ素子１
〜３には上述の図１に示すメモリ素子１〜３と同様に、
欠陥ビットの位置を示す表示７が表示されている。
【００３４】また、このメモリモジュールは上述の図１
中のジャンパーチップ搭載パッド５とジャンパーチップ
６の代わりに各メモリ素子１〜３に対応した集合ジャン
パーチップ搭載パッド１５と集合ジャンパーチップ１６
を備えている。集合ジャンパーチップ搭載パッド１５
は、各々３つのパッドが直線上に配置されてなり、略正
方形状に配置された４つのパッド部１５ｅ、１５ｆ、１
５ｇ、１５ｈを備えている。３つのパッド部１５ｅ、１
５ｆ、１５ｇの３つのパッドの中央のパッドは共に各メ
モリ素子の入出力端子ＤＱ３’に接続されており、この
中央のパッドの両側のパッドは、それぞれ外部基板端子
４とメモリ素子の各入出力端子ＤＱ０’、ＤＱ１’、Ｄ
Ｑ２’に接続されている。
【００３５】集合ジャンパーチップ１６は、図３に示す
ように略正方形の絶縁性の板状体の４辺に沿って設けら
れた４つのジャンパーチップ１６ａ、１６ｂ、１６ｃ、
１６ｄを備えている。これらの４つのジャンパーチップ
のうち、３つのジャンパーチップ１６ｂ〜１６ｄは同一
の形状の略コ字状の導電性部材からなり、各々パッド部
１５ｅ〜１５ｈの３つのパッドのうちの両端のパッド間
をショートするように構成されている。残る１つのジャ
ンパーチップ１６ａは、両端の直線状の部材を連結する
直線部の長さがジャンパーチップ１６ｂ〜１６ｄより短
い略コ字状の導電性部材からなりパッド,１５ｅ〜１５
ｈの３つのパッドのうちの中央のパッドとＤＱ端子に接
続されたパッドの間をショートするように構成されてい
る。
【００３６】この集合ジャンパーチップ１６は各ジャン
パーチップ１６ａ〜１６ｄの両端部が各パッド部１５ｅ
〜１５ｈに接続されるように実装されるようになってお
り、その向きを９０度毎に変更して実装することができ
るようになっている。
【００３７】このような構成のメモリモジュールを製造
する際には、各メモリ素子１〜３の表示７により欠陥ビ
ットの位置を判定し、メモリ素子の欠陥ビットがメモリ
素子の入出力端子ＤＱ３’に対応するビットであるとき
は、図２中のメモリ素子２に対応する集合ジャンパーチ
ップ１６のように、各ジャンパーチップ１６ｂ、１６
ｃ、１６ｄがそれぞれパッド部１５ｅ、１５ｆ、１５ｇ
に接続される向きとして集合ジャンパーチップ１６を実
装する。これにより、各々のパッド部１５ｅ、１５ｆ、
１５ｇの両端のパッド間がショートされ、メモリ素子の
入出力端子ＤＱ０’〜ＤＱ２’が外部基板端子４の端子
に接続される。このとき、メモリ素子の入出力端子ＤＱ
３’は外部基板端子４には接続されない。
【００３８】また、メモリ素子の入出力端子ＤＱ０’〜
ＤＱ２’に対応するビットに欠陥がある場合には、欠陥
が生じたビットに対応する入力端子ＤＱ０’〜ＤＱ２’
が接続されているパッド部１５ｅ〜１５ｇにジャンパー
チップ１６ａが接続される向きとして集合ジャンパーチ
ップ１６を実装する。これにより、欠陥が生じたビット
の入力端子ＤＱ０’〜ＤＱ２’の代わりに入出力端子Ｄ
Ｑ３’が外部基板端子４に接続される。
【００３９】各々のメモリ素子１〜３に対して同様な集
合ジャンパーチップ１６の向きを調整して実装すること
により、各々のメモリ素子１〜３の欠陥が生じていない
ビットの入出力端子が外部基板端子４の端子ＤＱ０〜Ｄ
Ｑ８に接続され、上述の図２に示す１ワードが９ビット
の構成のメモリモジュールが形成される。
【００４０】この第２の実施形態のメモリ素子は、集合
ジャンパーチップ１６を実装する向きを変えることによ
り、上述の図１に示す第１の実施形態のメモリ素子と同
様に外部基板端子４に接続する入出力端子ＤＱ０’〜Ｄ
Ｑ３’を選択することができる。従って、この第２の実
施形態のメモリモジュールは、上述の第１の実施形態の
メモリモジュールと同様に、４ビット構成の１ワードの
うち１ビットが欠陥であるメモリ素子を構成することが
できる。
【００４１】また、この第２の実施形態のメモリモジュ
ールは、第１の実施形態のメモリモジュールと同様な効
果を有し、さらに、各々のメモリ素子に対応するジャン
パーチップを１つのみとしたためさらに製造効率を向上
させることができる。
【００４２】図４は本発明の第３の実施形態に係るメモ
リモジュールの構成を示すブロック図である。同図中に
その要部を示すように、このメモリモジュールは上述の
図１及び図２に示すメモリモジュールと同様に、メモリ
素子１〜３と、外部基板端子４とを備えている。上述の
図１及び図２に示すメモリモジュールでは、各メモリ素
子１〜３の表面に欠陥ビットの位置を示す表示７を設け
ていたが、このメモリモジュールではこのような表示を
設けていない。
【００４３】また、このメモリモジュールは、上述の図
１及び図２のジャンパーチップ搭載パッド５、１５、ジ
ャンパーチップ６、１６の代わりに各メモリ素子１〜３
の入出力端子ＤＱ０’〜ＤＱ３’と外部基板端子４の間
の接続を切り換える切り換え部１７と、該切り換え部１
７による切り換えを制御する切り換え制御部１８と、該
切り換え制御部１８による切り換え条件をプログラムす
る際に切り換えデータ、ゲート信号等を入力するための
プログラム端子１９とを備えている。このプログラム端
子１９は切り換えデータを入力する端子１９ａとゲート
信号を入力する端子１９ｂ、クロックを入力する端子１
９ｃからなる。
【００４４】各切り換え部１７は、メモリ素子の各入出
力端子ＤＱ０’、ＤＱ１’、ＤＱ２’を各々対応する外
部基板端子４の端子に接続するための双方向バッファ又
は半導体で構成されたアナログスイッチ回路２１、２
２、２３と、メモリ素子の入出力端子ＤＱ３’を対応す
る外部基板端子４の端子に接続するための双方向バッフ
ァ２７、２８、２９と、各双方向バッファ２１〜２３、
２７〜２９の動作を制御するためのゲート２４、２５、
２６と、切り換え制御部１８からの制御に応じてゲート
２４〜２６による切り換えを制御するレコーダ２０の論
理回路を備えている。
【００４５】各レコーダ２０は２ビットのデコーダ乃至
セレクタから構成されており、図５に真理値表を示すよ
うに、切り換え制御部１８からの切り換え指示（Ａ、
Ｂ）、ゲート信号（Ｇ）に基づいて選択出力Ｙ１、Ｙ
２、Ｙ３を出力するようになっている。各ゲート２４、
２５、２６は、図６に真理値表を示すように、各々入力
Ａとして供給されるレコーダ２０の選択出力Ｙ１、Ｙ
２、Ｙ３とゲート信号（Ｇ）に基づいて各双方向バッフ
ァ２１〜２３、２７〜２９の動作を制御する。
【００４６】切り換え制御部１８は、ＥＥＰＲＯＭ（El
ectrically Erasable ProgramableROM ）等の電気的に
書き換え可能な不揮発性の記憶素子１８ａを備えてい
る。この記憶素子１８ａは、プログラム端子１９ｂから
ハイレベルの信号が供給されたときにデータの書き込み
モードとなり、ローレベルの信号が供給されたときにデ
ータの読み出しモードとなるもので、６ビットの記憶容
量を有し、この６ビット分の読み出し出力は切り換え指
示として２ビットずつ各切り換え部１７のレコーダ２０
に供給されている。
【００４７】このような構成のメモリモジュールは、上
述の第１及び第２のメモリモジュールとは異なり、組み
立て時に切り換え処理のための工程を必要とせず、組み
立てが終了した後、メモリモジュールを検査／プログラ
ミング用の機器（以下、単に検査装置という）に装着し
て切り換え処理のためのプログラミングを行うようにな
っている。この検査装置は図４に示す外部基板端子４及
びプログラム端子１９等を介してメモリモジュールに対
する書き込み、読み出し、プログラミング等を行うこと
ができるようになっている。
【００４８】このような検査装置はメモリモジュールが
接続され、プログラミングが指示されると図７に示すフ
ローチャートのステップＳ１に進み、不揮発性記憶素子
１８ａの６ビットに全て０を書き込みステップＳ２に進
む。具体的には、端子１９ａに供給するデータを全て０
（ローレベル）とし、端子１９ｂに供給しているゲート
信号を一定期間ハイレベルとする。ゲート信号は記憶素
子１８ａにデータの書き込みと読み出しを選択する選択
信号として供給されているため、記憶素子１８ａはゲー
ト信号がハイレベルとされたときに端子１９ｃから供給
されるクロック信号により、端子１９ａを介して供給さ
れるデータを記憶する。
【００４９】記憶素子１８ａの６ビットに全て０が書き
込まれ、ゲート信号がローレベルとなると、記憶素子１
８ａは記憶しているデータを読み出して出力する。この
場合は、記憶素子の読み出し出力は全て０であるため、
各レコーダ２０に供給される切り換え指示Ａ、Ｂは共に
０となり、レコーダ２０の出力Ｙ１、Ｙ２、Ｙ３は、上
述の図５に示すように、全て０（ローレベル）となり、
双方向バッファ２１〜２３がバッファとして機能すると
共に、双方向バッファ２７〜２９がバッファとして機能
せず、各メモリ素子１〜３の入出力端子ＤＱ’０〜ＤＱ
２’が外部基板端子４に接続される。
【００５０】検査装置はステップＳ２においてメモリモ
ジュールの全ての記憶領域に対してデータの書き込み・
読み出しのテストを行い、ステップＳ３において全ての
記憶領域において欠陥が存在するかを判定し、欠陥がな
いときは終了し、欠陥があるときはステップＳ４に進
む。
【００５１】ステップＳ４において検査装置は外部基板
端子４を介してメモリモジュールに記憶されているデー
タを読み出し、続くステップＳ５において欠陥の存在す
る場所すなわち各メモリ素子１〜３のどのビットに欠陥
が存在するかを検出し、検出した欠陥の場所に基づいて
６ビットの切り換えデータを発生し、この切り換えデー
タを端子１９ａを介して記憶素子１８ａに供給し、ステ
ップＳ５に進む。
【００５２】具体的には、記憶素子１８ａに記憶された
切り換えデータは、上位２ビット、次の２ビット、下位
２ビットがそれぞれメモリ素子１、２、３に対応してお
り、各々の２ビットは各切り換え回路１７のレコーダ２
０に切り換え指示Ａ、Ｂとして供給されるため、各切り
換え部１７の切り換え状態を示している。すなわち、上
述のように各々の２ビットが共に０であるときは、対応
するレコーダ２０の出力Ｙ１、Ｙ２、Ｙ３が全てローレ
ベルとなり、対応するメモリ素子の入出力端子ＤＱ’０
〜ＤＱ２’が外部基板端子４に接続される。また、各々
の２ビットが０１であるときは、図５に示すように、レ
コーダ２０の出力Ｙ１のみが１（ハイレベル）となり、
対応する双方向バッファ２７がバッファとして機能する
と共に対応する双方向バッファ２１がバッファとして機
能せず、対応するメモリ素子の入出力端子ＤＱ０’が入
出力端子ＤＱ３’に置き換えられる。同様に、各々の２
ビットが１０、１１であるときは、図５に示すように、
それぞれレコーダ２０の出力Ｙ２、Ｙ３のみがハイレベ
ルとなり、それぞれ対応する双方向バッファ２８、２９
がバッファとして機能すると共に対応する双方向バッフ
ァ２２、２３がバッファとして機能せず、対応するメモ
リ素子の入出力端子ＤＱ１’、ＤＱ２’が入出力端子Ｄ
Ｑ３’に置き換えられる。
【００５３】従って、検査装置が検出した欠陥の存在位
置に基づいて切り換えデータを発生して記憶素子１８ａ
に書き込むことにより、これらの切り換えデータに応じ
て各々のメモリ素子の指示された入出力端子ＤＱ０’〜
ＤＱ３’が外部基板端子４に接続される。
【００５４】さらに、検査装置は、ステップＳ６におい
て再度メモリモジュールの全ての記憶領域に対してデー
タの書き込み・読み出しのテストを行い、ステップＳ７
において全ての記憶領域において欠陥が存在するか否か
を判定し、欠陥がないときは終了し、欠陥があるときは
補正が不可能な欠陥であるとしてエラーの発生を出力し
て終了する。このステップＳ７においてエラーの発生が
出力された場合には、いずれかのメモリ素子に２ビット
以上の欠陥が存在していると考えられるため、このよう
なメモリモジュールは破棄し、ステップＳ３及びステッ
プＳ７においてエラーが検出されなかったメモリモジュ
ールを良品とする。
【００５５】このように形成されたメモリモジュールは
通常の動作においては、図８に示すようなフローチャー
トに従って動作する。すなわち電源が投入されると切り
換え制御部１８はステップＳ１０において端子１９ｂに
ハイレベルの電圧が供給されているか否かを判定し、該
当するときはゲート信号がハイレベルとなっているため
上述の図７に示すフローチャートのステップＳ１に進
み、該当しないときはステップＳ１１において記憶素子
１８ａに記憶されている６ビットのデータを読み出して
各切り換え部１７のレコーダ２０に２ビットずつ供給す
る。各レコーダ２０は供給された２ビットのデータに基
づいて対応するメモリ素子１〜３の入出力端子ＤＱ０’
〜ＤＱ３’の切り換えを行う。これにより、このメモリ
モジュールは当該メモリモジュールを使用する情報処理
装置等からみて通常のメモリモジュールと同様に動作す
る。
【００５６】この第３の実施形態のメモリモジュール
は、上述の第１の実施形態の効果に加えて、外部の機器
から電気的に切り換え状態を制御することができる切り
換え部１７と切り換えを制御部１８を備えているため、
ジャンパーチップ等の部品の実装を間違えることにより
不良品が発生することを防止することができる。また、
このメモリモジュールは、メモリモジュールを製造した
後、切り換え状態を設定することができるため、製造時
に発生するメモリ素子のビット不良をも補正することが
できる。従って、メモリモジュールの歩留まりをさらに
向上させることができる。また、このメモリモジュール
では各メモリ素子に表示を設ける必要がないため、これ
らの表示を取り除く工程等を不要とすることができる。
【００５７】また、電気的に切り換え状態を制御するこ
とができる切り換え部１７と切り換え制御部１８を備え
ているため、例えばメモリモジュールを使用している間
に、特定のビットに欠陥が生じた場合等においても、対
応する冗長ビットが未使用であれば、欠陥が生じたビッ
トに置き換えを行うことができる。また、このような冗
長ビットを切り換える機能をパーソナルコンピュータ、
ワークステーション等に実装することにより、これらの
機器の記憶部の信頼性を向上させることができる。な
お、上述の図４に示す構成では、１ワードが９ビットで
構成されたメモリモジュールに本発明を適用したが、例
えば４ビット構成の１ワードのうち１ビットが欠陥であ
るメモリ素子を１２個用い、これらのメモリ素子に対応
させて、記憶素子１８ａの数、切り換え部１７の数を増
加させることにより、１ワードが３２ビット乃至３６ビ
ットのメモリモジュール等の多ビットに構成することが
できる。
【００５８】図９は本発明の第４の実施形態に係るメモ
リモジュールの要部の構成を示すブロック図である。こ
のメモリモジュールは上述の第１〜第３の実施形態と異
なり、１つのメモリ素子に複数の欠陥があっても欠陥が
あるビットを冗長ビットに置き換えることができるよう
になっている。
【００５９】このメモリモジュールは図９に示すように
２つのメモリ素子３１、３２と、メモリモジュールと外
部の機器との間でデータを入出力するための外部基板端
子３３と、該外部基板端子３３とメモリ３１、３２の間
の接続関係を変更するための８つの選択回路４１〜４８
と、各選択回路４１〜４８による選択を制御するための
切り換え制御部３４と、該切り換え制御部３４による切
り換え条件を設定するための制御信号、プログラムデー
タ等が供給されるプログラム専用制御端子１９とを備え
ている。
【００６０】各メモリ素子３１、３２は、例えば８ビッ
トで１ワードが構成された８ビット×ｎワード（例えば
１メガワード）のメモリ素子からなり、各々１ワード中
に４ビットの欠陥があるとする。なお、各々のメモリ素
子３１、３２の欠陥のビット数は、２つのメモリ素子３
１、３２の正常動作するビットの数が８以上となればい
くつでもよく、例えばメモリ素子３１の全てのビットに
欠陥があり、メモリ素子３２の全てのビットが正常動作
する組み合わせでもよい。
【００６１】各選択回路４１〜４８には、各々対応する
メモリ素子３１の入出力端子ＤＱ０’〜ＤＱ７’が接続
されており、また、全ての選択回路４１〜４８にはメモ
リ素子３２の全ての入出力端子ＤＱ０’〜ＤＱ７’が共
通に接続されている。また、各選択回路４１〜４８に
は、ぞれぞれ対応する切り換え制御部３４からの選択信
号Ｂ１〜Ｂ８の各々ｔ１からｔ４の４本の信号がが供給
されている。また、各選択回路４１〜４８にはゲート信
号Ｇが共通に供給されている。これらの選択回路４１〜
４８は、切り換え制御部３４からの選択信号Ｂ１〜Ｂ
８、ゲート信号Ｇに基づいてメモリ素子３１、３２の入
出力端子ＤＱ０’〜ＤＱ７’と外部基板端子３３の端子
ＤＱ０〜ＤＱ７の接続を切り換えるようになっている。
【００６２】各選択回路４１〜４８は各々図１０の例に
示すような論理回路で、各々入力端子Ａ１〜Ａ４を介し
て切り換え選択部３４から供給される選択信号Ｂ１〜Ｂ
８のｔ１〜ｔ４の信号をデコードするゲートＥ０〜Ｅ８
と、該ゲートＥ０〜Ｅ８の出力Ｙ０〜Ｙ８によって制御
される双方向バッファ又は半導体で構成されたアナログ
スイッチ回路Ｆ０〜Ｆ８を備えている。以下、選択回路
４１の場合について説明する。
【００６３】選択回路４１のバッファＦ０の一方の入出
力端はメモリ素子３１の入出力端子ＤＱ０’に接続され
ており、バッファＦ１〜Ｆ８の一方の入出力端はそれぞ
れメモリ素子３２の入出力端子ＤＱ０’〜ＤＱ７’に接
続されている。バッファＦ０〜Ｆ８の他方の入出力端は
メモリモジュールの外部基板端子３３の端子ＤＱ０に共
通に接続されている。また、各双方向バッファＦ０〜Ｆ
８の制御入力には各ゲートＥ０〜Ｅ８の出力Ｙ０〜Ｙ８
が供給されており、これらの出力Ｙ０〜Ｙ８がローレベ
ルであるときに、２つの入出力端の間を接続するように
なっている。
【００６４】各ゲートＥ０〜Ｅ８の出力Ｙ０〜Ｙ８は、
図１１に示すように、入力端子Ａ１〜Ａ４に入力された
データを１０進数に変換した値ｎ（各入力端子Ａ１〜Ａ
４に供給されたデータをＡ１〜Ａ４とすると、ｎ＝Ａ４
×８＋Ａ３×４＋Ａ２×２＋Ａ１）が０、１、２、・・
・、８のときにＹ０、Ｙ１、Ｙ２、・・・、Ｙ８のみが
ローレベルとなるようになっている。なお、ゲート信号
Ｇがハイレベルであるときは各ゲートＥ０〜Ｅ８の出力
Ｙ０〜Ｙ８がすべてハイレベルとなり、外部基板端子３
３の端子ＤＱ０にはメモリ素子３１、３２のいずれの入
出力端子も接続されない。
【００６５】入力端子Ａ１〜Ａ４に供給されたデータｎ
が０のときには、バッファＦ０のみが接続状態となっ
て、メモリ素子３１の入出力端子ＤＱ０’が外部基板端
子３３の端子ＤＱ０に接続され、ｎが１〜８のときに
は、それぞれバッファＦ１〜Ｆ８のみが接続状態とな
り、メモリ素子３２の入出力端子ＤＱ０’〜ＤＱ７’が
端子ＤＱ０に接続される。従って、この選択回路４１
は、メモリ素子３１の入出力端子ＤＱ０’をメモリ素子
３２の入出力端子ＤＱ０’〜ＤＱ７’の内の選択信号Ｂ
１から出力されるｔ１〜ｔ４のデータによって指示され
たものに置き換え得る構成となっている。
【００６６】選択回路４２〜４８についても、切り換え
制御部３４から供給される選択信号がＢ２〜Ｂ８とな
り、双方向バッファＦ０の両端に接続される端子が、外
部基板端子３３の端子ＤＱ０からそれぞれ端子ＤＱ１〜
ＤＱ７、メモリ素子３１の入出力端子ＤＱ０’からそれ
ぞれＤＱ１’〜ＤＱ７’に変更されるだけで、その動作
は本質的に選択回路４１と同じである。従って、これら
の選択回路４２〜４８は、メモリ素子３１の入出力端子
ＤＱ１’〜ＤＱ７’をメモリ素子３２の入出力端子ＤＱ
０’〜ＤＱ７’の内の対応する選択信号Ｂ２〜Ｂ８によ
って指示されたものに置き換え得る構成となっている。
【００６７】また、切り換え制御部３４は、各選択回路
の切り換え状態を記憶する不揮発性記憶素子３４ａと該
不揮発性記憶素子３４ａに対する書き込み・読み出しを
制御する冗長ビット書き込み読み出し回路３４ｂとを備
えている。さらに具体的には、図１２に示すように、不
揮発性記憶素子３４ａは８個の不揮発性レジスタ５１〜
５８から構成されており、冗長ビット書き込み・読み出
し回路３４ｂはゲート信号Ｇのプルダウン抵抗６０、各
不揮発性レジスタ５１〜５８に対応する双方向バッファ
６１〜６８、シフトレジスタ６９等から構成されてい
る。
【００６８】また、この図１２に示すように、プログラ
ム専用制御端子１９はゲート信号Ｇが供給されるプログ
ラム端子１９ｂ、シフトレジスタ６９に対してデータを
入出力するためのシリアルデータ入出力端子１９ａ、シ
フトレジスタに書き込み・読み出しクロックを供給する
ためのクロック端子１９ｃとから構成される。これらの
端子１９ａ〜１９ｃは、図１３中に破線で示すように、
メモリモジュールを構成するプリント基板の外部基板端
子３３が形成されていない周縁部に形成することができ
る。
【００６９】図１２に示すように構成された冗長ビット
書き込み・読み出し回路３４の不揮発性レジスタに冗長
ビットの切り換えを指示するためのデータを書き込む際
には、図１４（Ａ）に示すように、プログラム端子１９
ｂにハイレベルの電圧を印可した状態で、クロック端子
１９ｃに書き込みクロックを供給すると共に、この書き
込みクロックに同期させたシリアルデータをシリアルデ
ータ入出力端子１９ａに供給する。これにより、シリア
ルデータがシフトレジスタ６９により書き込みクロック
に応じて順次転送（シフト）され、シフトされたデータ
がバッファ６１〜６８を介して各不揮発性レジスタ５１
〜５８に供給される。
【００７０】また、不揮発性レジスタからデータを読み
出す際には、図１４（Ｂ）に示すように、プログラム端
子１９ｂにローレベルの電圧を印可した状態で、クロッ
ク端子１９ｃに読み出しクロックを供給する。これによ
り、各不揮発性レジスタ５１〜５８に記憶されているデ
ータが双方向バッファ６１〜６８を介してシフトレジス
タ６９に供給され、このデータが読み出しクロックに同
期して順次転送（シフト）されてシリアルデータ入出力
端子１９ａに出力される。
【００７１】通常のメモリモジュールとしての使用時に
は、プログラム端子１９ｂ及びクロック端子１９ｃには
何も接続されない。このため、図１４（Ｃ）に示すよう
に、プルダウン抵抗６０によりゲート信号Ｇがローレベ
ルとなって、各不揮発性レジスタ５１〜５８に対する書
き込みは行われない。また、双方向バッファ６１〜６８
を介して各不揮発性レジスタ５１〜５８に記憶されてい
るデータがシフトレジスタ６９に供給されるが、読み出
しクロックが供給されていないためシフトレジスタ６９
による転送は行われず、シリアルデータ入出力端子１９
ａからはハイレベルあるいはローレベルの信号が出てい
るだけである。
【００７２】上述のような構成のメモリモジュールを製
造する際には、初期値として各不揮発性レジスタ５１〜
５８の値を全て０にセットしておく。この状態では、上
述の図９に示す各選択回路４１〜４８は各々メモリ素子
３１の入出力端子ＤＱ０’〜ＤＱ７’を各々外部基板端
子３３の端子ＤＱ０〜ＤＱ７に接続している。
【００７３】このようなメモリモジュールの製造が終了
すると、メモリモジュールを上述の第３の実施形態で用
いた検査／プログラム用の機器（検査装置）と同様な機
器に接続し、外部基板端子３３、プログラミング専用制
御端子１９を介してプログラミングを行う。このような
プログラミングでは、まず、各メモリ素子３１、３２の
動作チェックを行って欠陥ビットの位置を検出し、次
に、検出した欠陥ビットの位置に基づいて各選択回路４
１〜４８による切り換えを設定して冗長ビットの置き換
えをおこなうようになっている。
【００７４】各メモリ素子３１、３２の動作チェック
は、図１５に示すフローチャートに従って行われる。す
なわち、検査装置は、各メモリ素子３１、３２のチェッ
クが指示されると、図１５のステップＳ２０に進み、上
述の図１４（Ｂ）に示すように、図１２に示すクロック
端子１９ｃを介してシフトレジスタ６９に読み出しクロ
ックを供給し、不揮発性レジスタ５１〜５８から読み出
され、各バッファ６１〜６８、シフトレジスタ６９、シ
リアルデータ入出力端子１９ａを介して出力されるデー
タを取り込み、ステップＳ２１に進む。
【００７５】ステップＳ２２において、検査装置は、取
り込んだデータが全て０であるか否かを判定し、該当す
るときはステップＳ２９に進み、該当しないときは既に
プログラミングを行ったメモリモジュールである可能性
があるため、ステップＳ２２に進んでユーザの指示によ
り冗長ビットの切り換えを実行するか否かを確認し、切
り換えを実行しないときはステップＳ２３において確認
処理を行った後終了し、切り換えを実行するときは、ス
テップＳ２４に進む。
【００７６】ステップＳ２４において、検査装置は、上
述の図１４（Ａ）に示すように、図１２に示すクロック
端子１９ｃを介してシフトレジスタ６９に書き込みクロ
ックを供給する共に、このクロックに同期させてシリア
ルデータ入出力端子１９ａに３２ビット（各４ビット×
８レジスタ分）の”０”を供給し、ステップＳ２５に進
む。これにより、シフトレジスタ６９、各バッファ６１
〜６８を介して不揮発性レジスタ５１〜５８に全て”
０”が書き込まれる。
【００７７】ステップＳ２５において、検査装置は、上
述のステップＳ２０と同様に各不揮発性不揮発性レジス
タ５１〜５８のデータを読み出し、読み出したデータを
ステップＳ２６において書き込んだ３２ビットの”０”
と比較し、ステップＳ２７において比較結果を判定し、
同じであるときはステップＳ２９に進み、同じでないと
きは、切り換え制御部３４の各不揮発性レジスタ５１〜
５８、バッファ６１〜６８、シフトレジスタ６９等の動
作が不良であるため、その旨を表示する等の不良処理を
行って終了する。
【００７８】ステップＳ２９において、検査装置は、メ
モリ素子３１の機能テストを行い、欠陥ビットを検出し
てステップＳ３０に進む。上述のように各不揮発性レジ
スタ５１〜５８に全て”０”が書き込まれているとき
は、メモリ素子３１の入出力端子ＤＱ０’〜ＤＱ７’は
外部基板端子３３の端子ＤＱ０〜ＤＱ７に接続されてい
る。このため、外部基板端子３３を介してメモリモジュ
ールに書き込み・読み出しを行い、書き込んだデータと
読み出したデータの比較等を行うことによりメモリ素子
３１の機能テストを行うことができる。
【００７９】ステップＳ３０において、検査装置は、メ
モリ素子３１が良品すなわち全てのビットに欠陥が無い
状態であるか否かを判定し、良品であるときは、冗長ビ
ットの切り換えを行う必要がないため、ステップＳ３１
においてその旨を表示する等の処理を行った後終了し、
良品でないときは、ステップＳ３２に進む。
【００８０】ステップＳ３２において、検査装置は、上
述のステップＳ２９で機能テストを行う際に検出したメ
モリ素子３１の欠陥ビットの位置を、図１６（Ａ）に示
すような第１の欠陥位置テーブル（テーブル１）として
記憶し、ステップＳ３３に進む。
【００８１】ステップＳ３３において、検査装置は、ゲ
ート信号Ｇをハイレベルとし、書き込みクロックをクロ
ック端子１９ｃに供給すると共に、書き込みクロックに
同期させて、”８”、”７”、”６”、”５”、”
４”、”３”、”２”、”１”をそれぞれ２進化したデ
ータをシリアル入出力端子１９ａに供給し、ステップＳ
３４に進む。シリアル入出力端子１９ａに供給されたデ
ータは、シフトレジスタ６９により書き込みクロックに
同期して順次転送（シフト）され、バッファ６１〜６８
を介して各不揮発性レジスタ５１〜５８に供給される。
これにより、各不揮発性レジスタ５１〜５８には、それ
ぞれ”１”、”２”、・・・、”７”、”８”を２進化
したデータが書き込まれる。これにより、各選択回路４
１〜４８は各々メモリ素子３２の入出力端子ＤＱ０’〜
ＤＱ７’を外部基板端子３３の端子ＤＱ０〜ＤＱ７に接
続する。
【００８２】ステップＳ３４〜ステップＳ３７におい
て、検査装置は、上述のステップＳ２５〜Ｓ２８と同様
に各不揮発性レジスタ５１〜５８のデータを読み出し、
読み出したデータを書き込んだデータと比較し、読み出
したデータが書き込んだデータと同じでないときは、切
り換え制御部３４の各不揮発性レジスタ５１〜５８、バ
ッファ６１〜６８、シフトレジスタ６９等の動作が不良
であるため、ステップＳ３７においてその旨を表示する
等の不良処理を行って終了する。また、読み出したデー
タが書き込んだデータと同じであるときはステップＳ３
８に進む。
【００８３】ステップＳ３８において、検査装置は、メ
モリ素子３２の機能テストを行い、欠陥ビットを検出し
てステップＳ３９に進み、メモリ素子３２の全てのビッ
トに欠陥が無いときには、このままメモリ素子３２の入
出力端子ＤＱ０’〜ＤＱ７’を外部基板端子３３の端子
ＤＱ０〜ＤＱ７に接続しておけばよいため、ステップＳ
３１に進み、冗長ビットの切り換えを行う必要がない旨
を表示する等の処理を行った後終了し、良品でないとき
はステップＳ４０に進み、ステップＳ３８で機能テスト
を行う際に検出したメモリ素子３２の欠陥ビットの位置
を、図１６（Ｂ）に示すような第２の欠陥位置テーブル
（テーブル２）として記憶し、ステップＳ４１に進む。
【００８４】ステップＳ４１において、検査装置は、第
１及び第２の欠陥位置テーブルを参照し、メモリ素子３
１、３２に欠陥のないビットが合計で８ビット以上存在
するか否か、すなわち、冗長切り換えによって１ワード
が８ビットの構成のメモリモジュールを構成し得るか否
かを判定し、該当しないときはステップＳ４２におい
て、メモリモジュールが不良である旨を表示する等のエ
ラー処理を行い、該当するときは図１７に示すフローチ
ャートのステップＳ５０に進み、冗長ビットの置き換え
を開始する。
【００８５】ステップＳ５０において、検査装置は、カ
ウンタＭをリセットし、続くステップＳ５１においてカ
ウンタＮをリセットすると共に、インデックスＬにテー
ブル２の最初の欠陥の無いビットに対応する番号、例え
ば図１６（Ｂ）に示す場合では２をセットしてステップ
Ｓ５２に進む。
【００８６】検査装置はステップＳ５２においてカウン
タＮの値に１を加え、続くステップＳ５３において図１
６（Ａ）に示すテーブル１を参照してメモリ素子３１の
Ｎ番目のビットが良品であるか否かを検出し、ステップ
Ｓ５４において検出結果に基づいて判定を行う。Ｎ番目
のビットが良品であるときはこのステップＳ５４からス
テップＳ５５に進み、図１６（Ｃ）に示すテーブル３の
Ａ（Ｎ）に０を記憶してステップＳ５８に進み、Ｎ番目
のビットが良品であるときはステップＳ５６に進み、ス
テップＳ５６においてＡ（Ｎ）にインデックスＬの内容
を記憶し、ステップＳ５７においてインデックスＬの値
をメモリ素子３２の次の欠陥の無いビットに対応する番
号に更新してステップＳ５８に進む。例えばＮ＝１であ
るときは、図１６（Ａ）に示すように、メモリ素子３１
のＮ（＝１）番目のビットが良品であるため、テーブル
３のＡ（１）を０とし、Ｎ＝２であるときは、メモリ素
子３１のＮ（＝２）番目のビットが不良であるため、Ａ
（２）をＬ（＝２）とした後、インデックスＬの値をメ
モリ素子３２の次の欠陥の無いビット３に対応する４と
する。
【００８７】ステップＳ５８において、検査装置は、カ
ウンタＮの値がメモリ素子３１の最後の入出力端子ＤＱ
７’に対応する８であるか否かを検出し、Ｓ５９におい
て検出結果に応じて判定を行い、Ｎが８であるときはス
テップＳ６０に進み、Ｎが８より小さいときは、ステッ
プＳ５２に戻り、ステップＳ５２〜ステップＳ５８まで
の処理を繰り返す。これにより、カウンタＮの値が１ず
つ増加されて、順次Ａ（Ｎ）が求められ、Ｎ＝８となる
と、図１６（Ｃ）に示すテーブル３のように各々のＮに
対応するＡ（Ｎ）が求められる。
【００８８】そして、ステップＳ６０において、検査装
置は０以外のＡ（Ｎ）の値が重複しているか否かを検出
し、重複していないときは図１８のステップＳ７０に進
み、重複しているときはステップＳ６２においてカウン
タＭの値に１を加え、ステップＳ６３においてエラーの
上限の回数と比較してステップＳ６４に進む。検査装置
はステップＳ６４において比較結果の判定を行い、０以
外のＡ（Ｎ）の値が重複している場合にはステップＳ５
１に戻り、再度ステップＳ５１〜ステップＳ６０の処理
を行ってＡ（Ｎ）の設定を行う。通常の動作では、各メ
モリ素子３１、３２の欠陥の無いビットの総数が８ビッ
ト異常であればＳ６０においてＡ（Ｎ）の重複は検出さ
れないが、何らかのエラーによりＡ（Ｎ）の設定を失敗
した場合を想定してステップＳ６１〜ステップＳ６５ま
での処理を行い、エラー回数の上限以上の回数の異常が
発生した場合に終了するようにしている。これにより、
誤ったＡ（Ｎ）により冗長ビットの切り換えを誤ること
を防止することができるようになっている。
【００８９】Ａ（Ｎ）の設定が終了すると検査装置は図
１８に示すステップＳ７０に進み、Ａ（Ｎ）のデータを
図１２に示すシリアル入出力端子１９ａ、シフトレジス
タ６９等を介して各不揮発性レジスタ５１〜５８に書き
込みステップＳ７１に進む。これにより、例えば図１６
（Ｃ）に示すＡ（Ｎ）の場合では、各不揮発性レジスタ
５１〜５８にそれぞれ０、２、４、０、０、５、６、０
が書き込まれる。このようなデータに応じて、図９に示
す各選択回路４１、４４、４５、４８は各々対応するメ
モリ素子３１の入出力端子ＤＱ０’、ＤＱ３’、ＤＱ
４’、ＤＱ７’を外部基板端子３３の端子ＤＱ０、ＤＱ
３、ＤＱ４、ＤＱ７に接続し、選択回路４２、４３、４
６、４７は各々供給されたデータ”２”、”４”、”
５”、”６”に対応するメモリ素子３２の入出力端子Ｄ
Ｑ１’、ＤＱ３’、ＤＱ４’、ＤＱ５’を外部基板端子
３３の端子ＤＱ１、ＤＱ２、ＤＱ５、ＤＱ６に接続す
る。これにより、メモリ素子３１の欠陥ビットの入出力
端子ＤＱ１’、ＤＱ２’、ＤＱ５’、ＤＱ６’が冗長ビ
ットであるメモリ素子３２の欠陥の無いビットの入出力
端子ＤＱ１’、ＤＱ３’〜ＤＱ５’に置き換えられ、外
部基板端子３３の端子ＤＱ０〜ＤＱ７にメモリ素子３
１、３２の欠陥のないビットのみが接続され、通常のメ
モリモジュールとして使用可能な状態となる。
【００９０】ステップＳ７１〜ステップＳ７４では上述
のステップＳ２５〜Ｓ２８と同様に各不揮発性レジスタ
５１〜５８のデータを読み出し、読み出したデータを書
き込んだデータと比較し、読み出したデータが書き込ん
だデータと同じでないときは、ステップＳ７４において
その旨を表示する等の不良処理を行って終了する。ま
た、読み出したデータが書き込んだデータと同じである
ときはステップＳ７５に進む。
【００９１】ステップＳ７５において、検査装置はステ
ップＳ７０において冗長ビットの切り換えが終了したメ
モリモジュールに対してデータの書き込み・読み出しの
テストを行い、ステップＳ７６においてテスト結果を判
定し、メモリモジュールの動作が良好であれば冗長切り
換えを終了し、メモリモジュールの動作が不良であれば
ステップＳ７７に進み、ステップＳ７７〜ステップＳ８
６において再度の冗長ビットの切り換えを行う。
【００９２】すなわち、検査装置はステップＳ７７にお
いて、再度の切り換えの回数を行った回数をカウントす
るカウンタＪの値に１を加算し、ステップＳ７８におい
て再切り換え回数の上限値と比較し、ステップＳ７９に
おいて比較結果を判定し、カウンタＪの値が再切り換え
回数の上限値より大きいときは、ステップＳ８０におい
てエラーの発生を示す表示等の処置を行って終了する。
カウンタＪの値が再切り換え回数の上限値以下であると
きは、ステップＳ８１に進む。
【００９３】ステップＳ８１において、検査装置はステ
ップＳ７５においてメモリのテストを行ったとき動作が
不良であったビットの位置を不良位置テーブルとして記
憶し、ステップＳ８２においてカウンタＮの値を不良ビ
ットの位置を示す値とし、ステップＳ８３において上述
のテーブル１、テーブル２を参照してメモリ素子３２に
未使用の冗長ビットが残っていれば、この冗長ビットの
位置を示す値をＡ（Ｎ）としてテーブル３に書き込んで
ステップＳ８４に進む。このとき、メモリ素子３２に未
使用の冗長ビットが残っていなければ、ステップＳ８７
で判断し、ステップＳ８８においてエラー表示等の処理
を行って終了する。
【００９４】ステップＳ８４において、検査装置は、テ
ーブル３において０以外のＡ（Ｎ）の値が重複している
か否かを確認し、ステップＳ８５において判定を行い、
Ａ（Ｎ）の値が重複しているときは、ステップＳ８６に
おいて現在検査しているメモリモジュールが不良である
旨の表示等のエラー処理を行って終了する。また、Ａ
（Ｎ）の値が重複していないときは、このステップ８５
から上述のステップＳ７０に戻り上述のステップＳ７０
〜ステップＳ７５までの処理を繰り返す。
【００９５】このように、再度の切り換え処理を行うこ
とにより、一旦割り当てたビットに欠陥があった場合等
においても、メモリ素子３２の冗長ビットの数に余裕が
あれば、良好に動作するメモリモジュールを構成するこ
とができるため、このような再度の切り換え処理を行わ
ない場合に比較してメモリモジュールの歩留まりを向上
させることができる。
【００９６】上述したように、この第４の実施形態のメ
モリモジュールは、上述のように、メモリ素子３１の各
入出力端子ＤＱ０’〜ＤＱ７’にメモリ素子３２の任意
の入力端子ＤＱ０’〜ＤＱ７’を置き換え得る構成とな
っているため、メモリ素子３１に複数の欠陥ビットがあ
った場合でも、メモリ素子３２にメモリ素子３１の欠陥
ビット以上の数の欠陥のないビット（冗長ビット）があ
れば、欠陥ビットを冗長ビットに置き換えて、良好に動
作するメモリモジュールを構成することができる。従っ
て、このようなメモリモジュールは、従来は破棄してい
た複数の欠陥が生じたメモリ素子を用いて構成すること
ができ、製造コストを低減させることができる。
【００９７】ところで、上述の切り換え制御部３４は、
図１２に示す構成でなくともよく、３４ａの不揮発性記
憶素子に冗長データの書き込み・読み出しを行うことが
できる回路構成であって、電源投入時に、不揮発性記憶
素子３４ａより冗長データが出力され、上述の選択回路
４１〜４８が作動して、通常のメモリモジュールとして
問題無く動作できる回路方式であればどのようなもので
もよく、例えば図１９に示すように構成してもよい。
【００９８】この図１９に示す切り換え制御部３４’
は、図１２に示す切り換え制御部３４と同様に、不揮発
性記憶素子５１〜５８、双方向バッファ６１〜６８を備
えている。図１２に示す冗長書き込み読み出し回路３４
は、シリアル入出力端子１９ａから入力したデータをシ
フトレジスタ６９によりシフトさせ、各双方向バッファ
６１〜６８を介して不揮発性記憶素子５１〜５８に供給
する構成となっていたが、この図１９に示す切り換え制
御部３４’は、プログラム専用制御端子１９の数を減ら
すために、上述の外部基板端子３３に設けられているア
ドレス入力端子、データ入出力端子（上述の端子ＤＱＯ
〜ＤＱ７に相当）等を介して入力されるアドレスＡＤＯ
〜ＡＤｎ、データＤＴＯ〜ＤＴｍに基づいて各不揮発性
記憶素子５１〜５８のデータを設定する構成となってい
る。
【００９９】すなわち、この切り換え制御部３４’は、
アドレス入力端子を介して入力されるアドレスＡＤＯ〜
ＡＤｎの信号を外部基板端子３３に設けられているロウ
アドレスストローブ（ＲＡＳ：Raw Address strobe）信
号入力端子より入力されるライトイネーブル（ＲＥ）信
号によりデータを取り込み、アドレスＡＤＯ〜ＡＤｎの
信号構成より選択信号を出力する選択回路７２と、ライ
トイネーブル（ＷＥ）信号入力端子より入力されるＷＲ
信号により不揮発性記憶素子５１〜５８、双方向バッフ
ァ６１〜６８に書き込み・読み出し動作を指示する切り
換え回路７３と、プログラム端子からー定時間ハイレベ
ルの信号を供給しないとハイレベルの信号を出力しない
回路７１とを備えている。
【０１００】この図の１９に示す切り換え制御部３４’
ではアドレス入力端子、データ入出力端子を介して各不
揮発性記憶素子５１〜５８のデータを設定する構成とな
っているために、シリアルデータを入出力するためのシ
リアル入出力端子１９ａ、クロックを入力するためのク
ロック入力端子１９ｃを必要とせず、プログラム専用端
子１９’がゲート信号Ｇを入力する為のプログラム端子
１９ｂのみで構成されている。
【０１０１】このような構成の切り換え制御部３４’で
は、上述の検査装置等が各不揮発性記憶素子５１〜５８
の値を設定する際には、図２０（Ａ）に示すように、プ
ログラム端子１９ｂ’に供給するゲート信号Ｇをハイレ
ベルとした状態で、アドレス入力端子及びデータ入力端
子からデータを供給し、ＷＲ信号、ＲＥ信号を有効（ロ
ーレベル）とすると、選択回路７２より双方向バッファ
６１〜６８及び不揮発性記憶素子５１〜５８の内の一つ
が選択され、この選択されたバッファ６１〜６８に、バ
ス７５を介して入力データＤＴＯ〜ＤＴｍが供給され、
バッファ６１〜６８に接続されている不揮発性記憶素子
５１〜５８にデータが書き込まれる。
【０１０２】また、検査装置等が各不揮発性記憶素子５
１〜５８に記憶されたデータを読み出す際には、図２０
（Ｂ）に示すように、ゲート信号Ｇをハイレベルとした
状態で、アドレス入力端子にデータを供給し、ＷＲ信号
を有効（ハイレベル）とし、ＲＥ信号を有効（ロウレベ
ル）とすると、選択回路７２より双方向バッファ６１〜
６８及び不揮発性記憶素子５１〜５８の内の一つが選択
され双方向バッファ６１〜６８に接続されている不揮発
性記憶素子５１〜５８からデータが出力され、バス７５
を介してデータ入出力端子に供給される。
【０１０３】このようなメモリモジュールが情報装置に
取り付けられ、通常の書き込み・読み出し動作が行われ
る際には、プログラム端子１９ｂには何も接続されず、
電圧が供給されないため、図２０（Ｃ）に示すように、
プルダウン抵抗６０によりゲート信号Ｇがローレベルに
なり、選択回路７２は双方向バッファを全て非選択状態
にし、書き込み・読み出し回路７３は不揮発性記憶素子
５１〜５８を全て冗長データを出力できる状態に設定す
る。これにより、バス７５を介したデータの書き込み・
読み出し行い得ない状態となり、通常のメモリモジュー
ルと同様に動作する。
【０１０４】このような切り換え制御部３４’では、上
述のように、メモリモジュールに一般的に設けられてい
るアドレス入力端子、データ入出力端子等を介して各不
揮発性レジスタ５１〜５８に書き込むデータを等を入出
力する構成としたため、上述の図１２に示す構成の切り
換え制御部３４に比較して、プログラム専用制御端子１
９の端子数を減少させることができる。
【０１０５】また、この切り換え制御部３４’では、デ
ータ入出力端子を介してパラレルに各不揮発性レジスタ
５１〜５８に対する書き込み・読み出しデータの入出力
を行っている。このため、上述の図１２に示すように、
各不揮発性レジスタ５１〜５８に書き込むデータをシリ
アル信号として入力する場合に比較してデータの入出力
に要する時間を短縮することができる。
【０１０６】ところで、上述の図１９に示す構成では、
プログラム専用制御端子１９’の数が１個であるが、こ
のようにプログラム専用制御端子１９’の数が少数（例
えば１〜４個程度）である場合には、図２１に示すよう
に、メモリモジュールに設けられている外部基板端子３
３の内、通常の動作では使用されないノンコネクト（Ｎ
Ｃ）端子をプログラム専用制御端子１９’とすることが
できる。この場合、これらのＮＣ端子をプログラム専用
端子１９’として常時切り換え制御部３４’に接続して
おいてもよいが、通常使用時における誤動作等を防止す
るために、プログラミングが終了した後は、ＮＣ端子を
切り換え制御部３４’から切り離しておくことが望まし
い。
【０１０７】この場合、例えば図２１に示すように、プ
リント基板上の配線パターンに外部基板端子３３のＮＣ
端子に接続されたパッド８０と、このパッド８０に近接
させて、切り換え制御部３４’に接続されたパッド８１
を設けておき、プログラミングを行う際には、上述の第
１の実施形態で用いたジャンパーチップ６等と同様な導
電性の部材８２により、パッド８０、８１間をショート
させてＮＣ端子を切り換え制御部３４’に接続し、プロ
グラミングが終了した後、導電性の部材８２を取り除い
てＮＣ端子を切り換え制御部３４’から切り離す。
【０１０８】このようにプログラミングを行う際に、切
り換え制御部３４’を外部基板端子３３のＮＣ端子に接
続しておき、プログラミングが終了した後、切り換え制
御部３４’を切り離すことにより、通常の書き込み・読
み出し時にノイズ等の影響により誤動作する可能性を低
減させることができる。
【０１０９】ところで、外部基板端子が７２ピン以上の
メモリモジュールでは、このようなメモリモジュールを
使用する機器がメモリモジュールのアクセス速度、容量
等の構成を示す情報を確認するためのプレゼンスディフ
ェクト端子が設けられている。これらのプレゼンスディ
フェクト端子では、各々の端子をプリントパターン等に
よってメモリモジュールの接地電位に接続してグランド
電位とするか、オープンとするかによって情報を設定す
るようになっている。
【０１１０】これらのプレゼンス端子は、これらのメモ
リモジュールを使用する情報処理装置等が取り付けられ
たメモリモジュールのアクセス速度、容量等を自動認識
するために用いられるため、切り換え制御部３４’のプ
ログラミングを行う際には使用されない。このため、プ
ログラミングを行う際に、これらの端子を上述のプログ
ラム専用制御端子１９の端子１９ａ〜１９ｃとしてもよ
い。具体的には、図２２に示すように、メモリモジュー
ルを構成するプリント基板上に本来のプレゼンスディフ
ェクト端子用のパッド８５ａ（８５ｂ）〜８８ａ（８８
ｂ）に近接させて外部基板端子３３と切り換え制御部３
４を接続するためのパッド９０ａ（９０ｂ）〜９３ａ
（９３ｂ）を設けておく。
【０１１１】プログラミングを行う際には、図２２中に
破線で示すように、上述の第１の実施形態で用いたジャ
ンパーチップ６等と同様な導電性の部材により各パッド
９０ａ〜９３ａとパッド９０ｂ〜９３ｂ間を接続する。
これにより、外部基板端子３３のプレゼンスディフェク
ト端子に相当する部分がプログラム専用制御端子１９の
端子１９ａ〜１９ｃと同等に機能する。
【０１１２】プログラミングが終了した後、各パッド９
０ａ〜９３ａとパッド９０ｂ〜９３ｂ間の導電性の部材
を除去し、プレゼンスディフェクト端子用のパッド８５
ａ〜８８ａとパッド８５ｂ〜８８ｂの内、所定のパッド
間を導電性の部材によって接続すると、これらのパッド
８５ｂ〜８８ｂが接続されている端子がプレゼンスディ
フェクト端子として機能する。
【０１１３】このように、一般的に設けられているプレ
ゼンスディフェクト端子を、プログラミング時にプログ
ラミング専用制御端子として用いる構成とすることによ
り、プログラミング専用制御端子を別個に設ける必要を
無くし、メモリモジュールの端子数を減少させることが
できる。
【０１１４】あるいは、プレゼンスディフェクト端子か
ら識別コードを並列に読み出す代わりに、メモリモジュ
ール上に識別コードの記憶、入出力制御を行うシリアル
ＥＥＰＲＯＭ（シリアル入出力可能で電気的消去可能な
ＰＲＯＭ）等の半導体記憶素子を設け、シリアル入出力
端子等を介して当該メモリモジュールを使用する情報処
理機器等から供給される動作制御指示等に基づいて識別
コードの読み出し／書き込み等の制御を行うようにして
もよい。この場合、シリアル入出力端子からのデータの
入出力は、例えば上述のクロック入力端子１９ｃと同様
な端子を介して入力されるクロックに同期させて行うよ
うにする。
【０１１５】このような構成とした場合、シリアル入出
力端子から情報処理機器等から動作制御指示、識別コー
ド以外の特殊なコードが供給されたときに、上述の切り
換え制御部３４にデータを入出力できるようにする切り
換え回路を設けてもよい。
【０１１６】また、さらにプログラム端子１９ｂと同等
な端子を設けておき、このプログラム端子を介して入力
される切り換え信号に応じて、上述のシリアル入出力端
子又はクロック入力端子等を介して切り換え制御部３４
にデータを入出力し得る状態とする切り換え回路を設け
てもよい。
【０１１７】
【発明の効果】本発明に係るメモリモジュールは、切り
換え手段により、各メモリ素子の入出力端子の内、欠陥
のないビットが接続されている入出力端子のみをデータ
入出力端子に接続して構成されるため、従来は使用する
ことができなかった欠陥を有するメモリ素子を用いて構
成することができ、メモリモジュールのコストを低減さ
せることができる。
【０１１８】また、切り換え手段を各メモリ素子の入力
端子に接続されたプリントパターンとデータ入出力端子
に接続されたプリントパターンを接続する導電性の部材
から構成することにより、切り換え手段の構成を簡略化
してメモリモジュールのコストをさらに低減させること
ができる。
【０１１９】また、さらに、外部の機器からの切り換え
指示を入力するための入力端子を備え、切り換え手段が
入力端子を介して入力される切り換え指示に基づいてメ
モリ素子の入出力端子とデータ入出力端子との接続を切
り換える構成とすることにより、メモリモジュールを製
造した後、切り換え手段の切り換えを外部の機器から制
御することができ、製造時に発生するメモリ素子の不良
をも補正することができる。従って、メモリモジュール
の歩留まりを向上させることができる。
【０１２０】さらに、切り換え指示を入力する際に入力
端子と切り換え手段を接続すると共に、メモリモジュー
ルに対する通常の書き込み・読み出し動作時に入力端子
と切り換え手段を切り離す構成とすることにより通常の
書き込み・読み出し時の誤動作の可能性を低減させるこ
とができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るメモリモジュ
ールの要部の構成を示すブロック図である。
【図２】 本発明の第２の実施形態に係るメモリモジュ
ールの要部の構成を示すブロック図である。
【図３】 上記メモリモジュールを構成する集合ジャン
パーチップの構成を示す平面図である。
【図４】 本発明の第３の実施形態に係るメモリモジュ
ールの要部の構成を示すブロック図である。
【図５】 上記メモリモジュールの切り換え部を構成す
るレコーダの動作を示す真理値表である。
【図６】 上記切り換え部を構成するゲートの動作を示
す真理値表である。
【図７】 上記メモリモジュールの切り換え制御部のプ
ログラミング手順を示すフローチャートである。
【図８】 上記メモリモジュールの切り換え制御部の動
作を示すフローチャートである。
【図９】 本発明の第４の実施形態に係るメモリモジュ
ールの要部の構成を示すブロック図である。
【図１０】 上記メモリモジュールを構成する選択回路
の構成を示す図である。
【図１１】 上記選択回路の動作を示す真理値表であ
る。
【図１２】 上記メモリモジュールを構成する切り換え
制御部の構成を示すブロック図である。
【図１３】 上記メモリモジュールを構成するプログラ
ム専用制御端子の構成を示す図である。
【図１４】 上記切り換え制御部を構成する冗長ビット
書き込み・読み出し回路の動作を示す波形図である。
【図１５】 上記メモリモジュールを構成する各メモリ
素子の動作チェックを示すフローチャートである。
【図１６】 上記動作チェックにより作成される欠陥ビ
ットの位置を示すテーブルである。
【図１７】 上記メモリモジュールの冗長ビットの置き
換えを示すフローチャートである。
【図１８】 上記メモリモジュールの冗長ビットの置き
換えを示すフローチャートである。
【図１９】 上記メモリモジュールを構成する切り換え
制御部の他の構成例を示すブロック図である。
【図２０】 上記切り換え制御部を構成する冗長ビット
書き込み・読み出し回路の動作を示す波形図である。
【図２１】 上記メモリモジュールを構成するプログラ
ム専用制御端子の構成を示す図である。
【図２２】 上記プログラム専用制御端子の他の構成例
を示す図である。
【符号の説明】
１、２、３、３１、３２ メモリ素子、４、３３ 外部
基板端子、５ ジャンパーチップ搭載パッド、６ ジャ
ンパーチップ、７ 表示、１５ 集合ジャンパーチップ
搭載パッド、１６ 集合ジャンパーチップ、１７ 切り
換え部、１８、３４ 切り換え制御部、１９ プログラ
ム専用制御端子、４１〜４８ 選択回路、５１〜５８
不揮発性レジスタ、６１〜６８ 双方向バッファ、６９
シフトレジスタ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数のビットで１ワードが構成され、該
    １ワード分の入出力端子を有する複数のメモリ素子と、 上記各メモリ素子の入出力端子の合計数より少ない数の
    データを入出力するためのデータ入出力端子と、 上記メモリ素子の入出力端子とデータ入出力端子との接
    続を切り換える切り換え手段を備え、 上記各メモリ素子の入出力端子の内、欠陥のないビット
    が接続されている入出力端子のみを上記データ入出力端
    子に接続したことを特徴とするメモリモジュール。
  2. 【請求項２】 上記切り換え手段が上記各メモリ素子の
    入力端子に接続されたプリントパターンと上記データ入
    出力端子に接続されたプリントパターンを接続する導電
    性の部材からなることを特徴とする請求項１に記載のメ
    モリモジュール。
  3. 【請求項３】 さらに、外部の機器からの切り換え指示
    を入力するための入力端子を備え、 上記切り換え手段が該入力端子を介して入力される切り
    換え指示に基づいて上記メモリ素子の入出力端子とデー
    タ入出力端子との接続を切り換えることを特徴とする請
    求項１に記載のメモリモジュール。
  4. 【請求項４】 さらに、上記切り換え指示を入力する際
    に上記入力端子と切り換え手段を接続すると共に、メモ
    リモジュールに対する通常の書き込み・読み出し動作時
    に入力端子と切り換え手段を切り離す接続切り換え手段
    を備えることを特徴とする請求項３に記載のメモリモジ
    ュール。
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