JP2009266258A - 半導体装置 - Google Patents

Abstract

【課題】 高信頼動作の大容量相変化メモリ・モジュールを実現する。
【解決手段】 本発明による半導体装置は、カルコゲナイド材料を用いた記憶層とダイオードで構成されたメモリセルを積層した構造のメモリアレイを有し、選択されたメモリセルが位置する層に応じて、初期化条件及び書き換え条件が変更されるものである。カレントミラー回路を動作に応じて選択するとともに、電圧選択回路とカレントミラー回路におけるリセット電流の制御機構により、初期化条件及び書き換え条件（ここでは、リセット条件）を動作に応じて変更する。
【選択図】 図１

Description

本発明は半導体装置に関し、記憶情報に対応して抵抗値に差ができる素子から成るメモリセルを含む記憶装置、特に、カルコゲナイド材料の状態変化を利用して情報を記憶し、カルコゲナイド材料の状態に応じた抵抗値の差を検出して情報を弁別するメモリセルを用いた相変化メモリを含む記憶装置に適用して有効な技術に関する。

本発明者が検討した技術として、例えば、相変化メモリを含む半導体装置においては、以下の技術が考えられる。記憶素子は、少なくともアンチモン（Ｓｂ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ系などのカルコゲナイド材料（または、相変化材料）を記録層の材料として用いている。また、選択素子はダイオードを用いている。カルコゲナイド材料とダイオードを用いた相変化メモリのアレイ構成は、例えば、非特許文献１で述べられている。

図２は、非特許文献１のFigure 26.1.2に記載されたメモリコア構成からローカル・セル・アレイＬＣＡを抜粋した図である。（ｎ＋１）本のローカル・ビット線ＬＢＬ０〜ＬＢＬｎと、（ｎ＋１）本のワード線ＷＬ０〜ＷＬｎとの交点に、相変化材料を用いた抵抗性記憶素子Ｒと選択用ダイオードＤとが直列接続されたメモリセルＭＣ００〜ＭＣｎｎが配置される。ローカル・ビット線ＬＢＬ０〜ＬＢＬｎの各々は、ＮＭＯＳトランジスタＭＮＹＳ０〜ＭＮＹＳｎを介してグローバル・ビット線ＧＢＬ０に接続される。トランジスタＭＮＹＳ０〜ＭＮＹＳｎは、夫々のゲート電極に接続されたローカル・カラム選択信号ＬＹ０〜ＬＹｎによって制御される。すなわち、トランジスタＭＮＹＳ０〜ＭＮＹＳｎの何れか一つが活性化されて導通することにより、ローカル・ビット線ＬＢＬ０〜ＬＢＬｎの何れか一つがグローバル・ビット線ＧＢＬ０に電気的に接続される。なお、ローカル・ビット線ＬＢＬ０〜ＬＢＬｎと接地電極ＶＳＳとの間には、ＮＭＯＳトランジスタＭＮＤ０〜ＭＮＤｎが夫々挿入される。トランジスタＭＮＤ０〜ＭＮＤｎは、夫々のゲート電極に接続されたローカル・ビット線放電信号ＬＢＬＤＩＳにより制御される。

非特許文献２には、記憶情報を１０年間保持できる温度条件が記載されている。同文献によれば、カルコゲナイド材料にインジウム（Ｉｎ）を添加することにより、動作可能な温度範囲が８５℃〜１０５℃から１５０℃にまで拡大される。動作可能な温度範囲が拡がることにより、相変化メモリの適用範囲が拡がる。

「アイ・イー・イー・イー、インターナショナル・ソリッド・ステート・サーキット・カンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ-Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ, Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）」、（米国）、２００７年、ｐ．４７２−４７３ 「アイ・イー・イー・イー、インターナショナル・エレクトロン・デバイス・ミーティング、ダイジェスト・オブ・テクニカル・ペーパーズ（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ, Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）」、（米国）、２００７年、ｐ．３０７−３１０

本願発明者等は、本願に先立ち、カルコゲナイド材料からなる記録層とダイオードを用いた相変化メモリの大容量化を検討した。特に、ＮＡＮＤフラッシュ・メモリで採用されているＭｏｓｔｌｙ Ｇｏｏｄ Ｍｅｍｏｒｙ方式と呼ばれるアーキテクチャを相変化メモリに適用することを検討した。始めに、Ｍｏｓｔｌｙ Ｇｏｏｄ Ｍｅｍｏｒｙ方式について、以下に簡単に説明する。

Ｍｏｓｔｌｙ Ｇｏｏｄ Ｍｅｍｏｒｙ方式とは、チップ・ベンダがメモリ・チップの検査を行い、任意の領域毎に、該当する領域が有効か無効かの情報を記録した状態でメモリ・チップをパッケージングして出荷する方式である。ここで、任意の領域とは消去動作が行われる領域、すなわちブロックである。例えば８ギガ・ビットＮＡＮＤフラッシュ・メモリは、図３に示したように、２０４８個のブロックを有し、１１ビットのブロック・アドレス信号ＢＡ［１６：６］で選択される。各ブロックは、６４個のページで構成され、６ビットのページ・アドレス信号ＰＡ［５：０］で選択される。これらのページは、記憶情報が書込まれる２キロ・バイトのメイン領域ＭＦＤと、誤り訂正符号のチェック・ビット等が書込まれる６４バイトのスペア領域ＳＦＤとで夫々構成される。各ページ内のビットには、１２ビットのカラム・アドレス信号ＣＡ［１１：０］を用いてバイト単位でアクセス可能である。したがって、ブロック毎のメモリ容量は、１３２キロ・バイト（＝１２８キロ・バイト＋４キロ・バイト）である。チップ・ベンダは、領域情報（以下では、ブロック情報と呼ぶ。）をメイン領域と同じ形状のメモリセルで形成されたスペア領域、より具体的には、１ページ目と２ページ目のカラム・アドレス２０４８で選択される領域に書き込む。エンド・ユーザーはシステム起動時に、このような領域情報を確認することによって、無効領域（以下では、バッド・ブロック＝Ｂａｄ Ｂｌｏｃｋ）を破棄し、有効領域（以下では、グッド・ブロック＝Ｇｏｏｄ Ｂｌｏｃｋ）のみを使用することができる。

図４は、製造時の初期不良による無効ブロックの確認手順を具体的に示している。ブロックを選択するためのアドレス信号ＢＡを順に遷移させながら、１ページ目と２ページ目のカラム・アドレス２０４８で選択されるスペア領域に書込まれた情報を読出し、当該ブロックの状態を確認する。無効を示す情報（ここでは、２バイトの全てがデータ‘０’）が書込まれていた場合、初期無効ブロック・テーブル（Ｉｎｉｔｉａｌ Ｉｎｖａｌｉｄ Ｂｌｏｃｋ Ｔａｂｌｅ）にその旨を記録する。システム稼動中は、このブロック・テーブルを参照しながら、グッド・ブロックのビットに選択的にアクセスする。

このようなバッド・ブロックの確認と選択的なメモリ・アクセスを行うＭｏｓｔｌｙ Ｇｏｏｄ Ｍｅｍｏｒｙ方式ことにより、エンド・ユーザーは不良ビットを含む相変化メモリを、誤動作なく使用することが可能となる。また、チップ・ベンダは、メイン領域と同じ形状の小面積メモリセルで形成されたスペア領域に領域情報を書き込むことにより、高集積な大容量ＮＡＮＤフラッシュ・メモリを安定的に供給することが可能となる。さらに、モジュール・ベンダは、高集積かつ高信頼な大容量ＮＡＮＤフラッシュ・メモリ・モジュールを供給することが可能となる。

しかし、カルコゲナイド材料で構成された抵抗性記憶素子を用いた相変化メモリにＭｏｓｔｌｙ Ｇｏｏｄ Ｍｅｍｏｒｙ方式を適用することを検討したところ、次の問題を見出した。すなわち、相変化メモリをモジュール化する顧客が行う半田リフローにおいて、相変化メモリは２００℃以上の状態に晒される。このような熱負荷によって、ブロック情報が失われてしまう虞があることが判明した。ブロック情報が消失された場合、エンド・ユーザーは不良ビットを含むバッド・ブロックを認識することができないので、システムの誤動作を引き起こす虞がある。仮に耐熱性の優れたフラッシュ・メモリを用いてブロック情報を記憶しようとすると、フラッシュ・メモリの製造工程が追加されるので、製造コストが増加する。また、ポリシリコン抵抗を用いた光学的フューズを適用した場合、相変化メモリの大容量化に応じてフューズの数が増加するので、セル占有率を低下させてしまう。したがって、相変化メモリのブロック情報は、半田リフロー後に書込まれることが望まれる。

このような製造工程における熱負荷に関する課題は、相変化メモリだけに限定されず、固体電解質メモリ、ＲｅＲＡＭ、ＭＲＡＭなどの抵抗値により記憶情報を保持する他の素子にも想定される。

そこで、本発明の目的は、このような問題を鑑み、抵抗値により記憶情報を保持する不揮発メモリにおいて、熱負荷を受ける製造工程後にブロック情報を書き込む不揮発メモリ・モジュール製造方法を提供することにある。本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

複数の第１メモリセルで構成され第１及び第２の領域を有する複数の不揮発メモリ・チップを、基板に実装し不揮発メモリ・モジュールとする第１の工程と、第１の工程の後に、第１の領域における前記複数の第１メモリセルの不良ビット情報である第１の情報を前記第２の領域に書きこむ第２の工程とを有することを特徴とする不揮発メモリ・モジュールの製造方法である。

または、複数の第１メモリセルで構成される第１及び第２の領域と第２メモリセルで構成される第３の領域とを有する複数の不揮発メモリ・チップのそれぞれに対し、不良ビットの位置を抽出するための検査を行う第１の工程と、不揮発メモリ・チップを基板に実装する際に第２の領域に書き込まれる検査の結果を、複数の不揮発メモリの外部の記憶媒体に保存する第２の工程と、複数のメモリセルのそれぞれについて、デバイスＩＤを第３の領域に書き込む第３の工程とを有することを特徴とする不揮発メモリの製造方法である。

さらには、複数のメモリセルを有する不揮発メモリにおいて、第１の記憶素子を有する複数の第１メモリセルで構成され、不揮発メモリの外部から供給される第１の情報を保存するための第１の領域と、複数の第１メモリセルで構成され、第１の領域における複数の第１メモリセルの不良ビット情報である第２の情報を記憶するための第２の領域と、第２の記憶素子を有する複数の第２メモリセルで構成され、第１の領域における複数のデバイスＩＤである第３の情報を記憶するための第３の領域とを有し、第２の記憶素子が記憶情報を保持できる温度は、第１の記憶素子が記憶情報を保持できる温度よりも高温であることを特徴とする不揮発メモリである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、高信頼な大容量不揮発メモリを実現することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。

なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに矢印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
（実施の形態１）
本実施の形態は、記憶素子にカルコゲナイド材料を用いた相変化メモリを用いたモジュール製造方法を提供する。本製造方法は具体的には、メモリを検査してから半田リフローを行ってモジュール化した後に、先の検査結果に基づくブロック情報をデータ記憶領域（ここでは、図３に示したメイン領域）と同じメモリセルで構成された冗長領域（ここでは、図３に示したスペア領域）に書き込むような工程を辿る。
《メモリアレイの構成》
まず、本実施の形態における相変化メモリのアレイ構成と、その相変化メモリを用いたモジュール製造方法を説明する。図１は、本発明による実施の形態１の半導体装置において、それに含まれる抵抗性記憶素子を用いた相変化メモリのアレイの構成例を示す図である。本相変化メモリアレイは、ユーザー領域ＵＦＤとベンダ領域ＢＦＤの二つの領域で構成される。ユーザー領域ＵＦＤは図２に示したように、カルコゲナイド材料からなる記録層とセル選択用のダイオードで構成されたメモリセルがアレイ状に配置された構成である。図３に示したように、メイン領域ＭＦＤとスペア領域ＳＦＤからなる複数のページを用いて、ブロックＢＬＫが形成される。本ユーザー領域ＵＦＤは、８本の入出力線ＩＯ０〜ＩＯ７を介して外部装置との間で記憶情報の授受を行う。一方のベンダ領域ＢＦＤは、半田リフロー時に２００℃以上の熱負荷を受けても記憶情報が保持されるようなメモリセルで構成される。このメモリセルは、例えば、フローティング・ゲート型もしくはチャージ・トラップ型のフラッシュ・メモリセル、ポリシリコン配線の断線やゲート酸化膜の絶縁破壊を利用したフューズなどで構成される。本ベンダ領域ＢＦＤも、ユーザー領域ＵＦＤと同様に８本の入出力線ＩＯ０〜ＩＯ７を介して外部装置との間で記憶情報の授受を行う。

ここで、メイン領域ＭＦＤは、外部装置からの情報を記憶するための領域である。また、スペア領域は、メイン領域ＭＦＤのメモリセルについてのバッド・ブロック情報を書き込むための領域であり、ベンダ領域はメモリ・チップのデバイスＩＤを書き込むための領域である。

以上のメモリアレイの構成には、次に挙げるような特徴がある。
第１の特徴は、バッド・ブロック情報が書き込まれるスペア領域ＳＦＤが、メイン領域ＭＦＤと同じ素子である、相変化メモリで構成されているという点である。このため、スペア領域ＳＦＤをフラッシュ・メモリで構成する場合と比較して、製造コストを増大することなくバッド・ブロック情報を記憶することが可能である。また、ポリシリコンを用いた光学的フューズを用いた場合と比較して、セル占有率を低下させることなくバッド・ブロック情報を記憶できるという効果がある。

第２の特徴は、メモリ・チップのデバイスＩＤが書き込まれる領域であるベンダ領域ＢＦＤが、製造工程における熱負荷によっても記憶情報を保持する素子により構成されるという点である。この素子の特徴により、製造工程中で熱負荷を受けてもデバイスＩＤを保持することが可能となるため、熱負荷によるデバイスＩＤの情報の喪失を防止することができる。このように、メイン領域ＭＦＤ、スペア領域ＳＦＤを同一の記憶素子で構成し、ベンダ領域をメイン領域及びスペア領域より高温まで記憶情報を保持できる素子で構成することで、スペア領域を高温まで記憶情報を保持できる素子にしなくても良いため、素子の小面積化又は製造工程の簡略化が可能であるという効果がある。

デバイスＩＤに基づいてバッド・ブロック情報をスペア領域ＳＦＤに書き込む方法については、後述する。
《メモリ・モジュールの製造工程》
図５は、図１に示したメモリアレイを用いた相変化メモリ・モジュールの製造工程を示している。同図では、チップ・ベンダ側の工程とモジュール・ベンダ側の工程が夫々示されている。まず、チップ・ベンダは、前工程にてシリコン・ウェハ上に図１に示したメモリアレイを作成し、ウェハ状態のメモリとする。

その後、ウェハ状態のメモリを検査する。この検査は、３つの工程からなる。第１に、全ビットの動作を確認し、不良ビットを含むバッド・ブロックを同定する動作検査が行われる。第２に、動作検査によって得られた、不良ビットを含むバッド・ブロックの情報を保存するブロック情報保存が行われる。この、バッド・ブロックの情報は、後述するようにハード・ディスク・ドライブ等の外部の記憶媒体に保存され、後にモジュール・ベンダがスペア領域ＳＦＤにバッド・ブロック情報を書き込む際に利用される。最後に、メモリに固有のＩＤであるデバイスＩＤが、図１に示したベンダ領域ＢＦＤに書込まれる。

以上の検査工程の終了後、シリコン・ウェハはチップに分割する工程においてメモリ・チップ状態とされ、その後パッケージに封入される。パッケージに封入する工程までを、チップ・ベンダが行う。以上の製造工程には、次に挙げる特徴がある。

第１の特徴は、動作検査で得られたバッド・ブロック情報を、メモリの外部の記憶媒体に保存する工程を有する点である。この特徴により、後にモジュール・ベンダにより半田リフロー等の工程が行われても、この時点ではスペア領域ＳＦＤにバッド・ブロック情報が記憶されていないので、熱負荷によりバッド・ブロック情報が消失しないというという効果がある。

第２の特徴は、デバイスＩＤをベンダ領域ＢＦＤに記憶する工程を有する点である。この特徴により、デバイスＩＤは後の半田リフロー等の工程でも失われない領域に記憶されるので、デバイスＩＤを参照することで、スペア領域に書き込むバッド・ブロック情報を外部の記憶媒体から得ることができるという効果がある。

上記の検査からブロック情報保存までの工程と、デバイスＩＤの保存とは、順不同に行うことが可能である。

また、パッケージ封入もブロック情報の保存及びデバイスＩＤの保存を行う前に行うことも可能である。但し、本実施例のようにブロック情報の保存及びデバイスＩＤの保存をした後で行うことで、パッケージ封入後に書き込みの工程を設ける必要がないため、工程が煩雑にならないという効果がある。

次に、モジュール・ベンダ側の工程に移る。モジュール・ベンダはまず、前述のパッケージに封入されたメモリ・チップを基板に実装し、メモリ・モジュールの組み立てを行う。この工程内において、半田リフローを行う工程があるため、相変化素子に記憶された記憶情報は、半田リフローの熱負荷で消失するおそれがある。その後、ベンダ領域ＢＦＤに記憶されたデバイスＩＤと、前述の記憶媒体に記憶されたバッド・ブロック情報とを照合し、先にチップ・ベンダが検査したバッド・ブロック情報を取得する。最後に、取得したバッド・ブロック情報を、図１に示したスペア領域に書き込む。

以上の製造工程には、次に挙げるような特徴がある。

第１の特徴は、バッド・ブロック情報の書き込みが組み立て工程の後に行われる点である。この特徴により、熱負荷を受ける工程の後でバッド・ブロック情報が書き込まれるため、熱負荷による情報の消失のおそれが無く、確実にバッド・ブロック情報を記憶することができる。

第２の特徴は、ベンダ領域ＢＦＤに記憶されたデバイスＩＤを照合して、記憶媒体に記憶されたバッド・ブロック情報を取得する点にある。このように、熱負荷を受けても記憶情報を保持できるベンダ領域ＢＦＤにデバイスＩＤが記憶されていることにより、組み立て工程の後にバッド・ブロック情報とデバイスＩＤとを照合することが可能となる。また、バッド・ブロック情報を全てベンダ領域ＢＦＤに記憶する場合と比較して、デバイスＩＤのみをベンダ領域に記憶する方が情報量が少なく、ベンダ領域によるセル面積の増加を抑えることができて有利である。

第３の特徴は、バッド・ブロック情報がメモリ・モジュールの外部に記憶されている点にある。外部にバッド・ブロック情報を記憶することで、熱負荷による記憶情報の消失を防ぎ、かつベンダ領域にバッド・ブロック情報を記憶する場合と比較してセル面積の増大を抑えることが可能となる。
《チップ・ベンダにおける相変化メモリの検査》
次に、チップ・ベンダにおける相変化メモリの検査システム及び検査方法を説明する。図６は、本実施の形態における相変化メモリの検査システムの例を示している。本検査システムは、相変化メモリＰＣＭ０、テスト装置ＴＤ０、データ・ベースＤＢで構成される。相変化メモリＰＣＭ０は、図１に示したようにユーザー領域ＵＦＤとベンダ領域ＢＦＤの二つの領域からなるメモリアレイで構成される。テスト装置ＴＤ０は、ウェハ状態で検査を行うための半導体検査装置であり、半導体プローバーや半導体テスター、これらを制御するパーソナル・コンピュータなどで構成される。データ・ベースＤＢは、相変化メモリＰＣＭ０の検査結果を保存するためのものであり、例えばハード・ディスク・ドライブ（Ｈａｒｄ Ｄｉｓｃ Ｄｒｉｖｅ、ＨＤＤ）などで構成され、ベンダ領域ＢＦＤに記憶されるデバイスＩＤと照合することで、メイン領域ＭＦＤのそれぞれのメモリセルについての不良ビット情報を取り出すことが可能となるように、バッド・ブロック情報が保存される。

このように、ベンダ領域にデバイスＩＤを記憶する工程によって、ハード・ディスク・ドライブからバッド・ブロック情報を参照し、スペア領域ＳＦＤに書き込むことができるので、ベンダ領域にバッド・ブロック情報を記憶する場合と比べて、セル面積の増大を防ぎつつ、製造工程による熱負荷によるバッド・ブロック情報の喪失を防止できる相変化メモリを実現できる。

テスト装置は、入出力線ＩＯ［７：０］及び制御信号群ＣＭＤを介して相変化メモリＰＣＭ０と接続されている。制御信号群ＣＭＤは、コマンド・ラッチ起動信号ＣＬＥ、チップ起動信号ＣＥＢ、アドレス・ラッチ起動信号ＡＬＥ、ライト起動信号ＷＥＢ、レディー／ビジー信号ＲＢＢなどで構成される。これらの信号の詳細は、相変化メモリの動作と共に後述する。テスト装置は、さらにシステム・バスＳＹＳＢＵＳ０を介して、データ・ベースＤＢとも接続される。

図７は、図６に示した相変化メモリの検査システムで実行される検査シーケンスを示している。ここでは、説明を簡単のため、一つのチップ当たりの検査シーケンスが示されている。まず、ブロック・アドレスＢＡを０に設定する。次に、ページ・アドレスＰＡを０に設定する。続いて、図１に示したユーザー領域におけるメイン領域とスペア領域に情報‘１’を書き込み、書き込み動作が完了したか否かを確認する。この確認作業は、例えば図９で説明するように、相変化メモリ内部レジスタの値の読出し動作である。正確を期すために、図１０で説明するように書込んだ情報を直接読み出すことも可能である。期待通りに書き込み動作を行うことができれば、情報‘０’の書き込み動作も同様に確認する。両方の情報を正しく書き込むことができれば、ページ・アドレスを１つ繰り上げて、同様の検査を繰り返す。最終ページまで期待通りに記憶情報を書込めた場合は、当該ブロックのビットは全て動作可能である旨を、すなわちグッド・ブロック情報を図６に示したデータ・ベースＤＢに保存する。一方、期待通りに記憶情報を書込めなかった場合は、当該ブロックに不良ビットが含まれる旨を、すなわちバッド・ブロック情報をデータ・ベースＤＢに保存する。以上の検査を、最終ブロックまで繰り返す。

なお、図７では、全ビット‘１’或いは‘０’のデータ・パターンを用いて動作確認する場合の例を説明したが、データ・パターンは種々の変形が可能である。例えば、情報‘１’と情報‘０’が交互に並ぶ所謂チェッカー・パターンを用いて動作確認することも可能である。この場合、隣接セル間に生じる干渉の影響も検出できるので、精度の高い検査を行うことができる。

図８は、図６に示したデータ・ベースＤＢに保存される検査結果の例を示している。保存される内容は、デバイスＩＤ、ブロック・アドレス、ブロックの状態である。図７で説明したように、ブロック・アドレス毎に全ビット動作可能（Ｇｏｏｄ）か、不良ビットが含まれている（Ｂａｄ）かが保存される。
《相変化メモリの動作》
まず、図９に従い、書き込み動作の例を説明する。ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップ起動信号ＣＥＢ及びアドレス・ラッチ起動信号ＡＬＥをロウ・レベルに駆動する。この後、第一の書き込みコマンド信号ＰＲＧ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライト起動信号ＷＥＢの立ち上がりエッジによって、第一の書き込みコマンド信号ＰＲＧ１が相変化メモリに取り込まれる。次に、また、ハイ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをロウ・レベル、ロウ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリに取り込まれ、チップ内部ではアドレスのデコードが順次行われる。さらに、ハイ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをロウ・レベルに駆動して、記憶情報Ｄｉｎ（Ｎ）〜Ｄｉｎ（Ｍ）を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力する。続いて、ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに駆動して、第二の書き換えコマンド信号ＰＲＧ２を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）に入力する。この第二の初期化コマンド信号ＰＲＧ２は、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリに取り込まれて、チップ内部で書き換え動作が行われる。なお、書き換え動作において、ハイ・レベルとなっているレディー／ビジー信号ＲＢＢはロウ・レベルに駆動される。書き換え動作を終えて、ロウ・レベルとなっているレディー／ビジー信号ＲＢＢがハイ・レベルに駆動されてから、状態読み出しコマンド信号ＲＤＳを入力する。状態読み出しコマンド信号ＲＤＳは、書き込み起動信号ＷＥＢの立ち上がりエッジにてチップ内部に取り込まれる。さらに、読み出し起動信号ＲＤＢに同期して、チップ内部のレジスタに一時記憶された書き込み後の状態ＲＩＯ０が入出力線Ｉ／Ｏｘ（ｘ＝０〜７）から出力される。

次に、図１０に従い、読み出し動作の例を説明する。ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップ起動信号ＣＥＢ及びアドレス・ラッチ起動信号ＡＬＥをロウ・レベルに駆動する。この後、第一の読み出しコマンド信号ＲＤ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライト起動信号ＷＥＢの立ち上がりエッジによって、第一の読み出しコマンド信号ＲＤ１が相変化メモリに取り込まれる。次に、また、ハイ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをロウ・レベル、ロウ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリに取り込まれ、チップ内部ではアドレスのデコードが順次行われる。さらに、ハイ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをロウ・レベル、ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに夫々駆動して、第二の読み出しコマンド信号ＲＤ２を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）に入力する。この第二の読み出しコマンド信号ＲＤ２は、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリに取り込まれて、読み出し動作が行われる。なお、読み出し動作において、ハイ・レベルとなっているレディー／ビジー信号ＲＢＢはロウ・レベルに駆動される。メモリアレイから読み出された記憶情報はチップ内部を転送されて、ロウ・レベルとなっているレディー／ビジー信号ＲＢＢがハイ・レベルに駆動されてから、読み出し起動信号ＲＥＢの立ち上がりエッジに同期してＤｏｕｔ（Ｎ）〜Ｄｏｕｔ（Ｍ）の順に出力される。
《モジュール・ベンダにおけるブロック情報の書き込み方法》
次にモジュール・ベンダにおける相変化メモリのブロック情報の書き込み方法を説明する。図１１は、本実施の形態における相変化メモリのブロック情報書き込みシステムの例を示している。本書き込みシステムは、チップ・ベンダ側のデータ・ベースＤＢとネットワークＮＷを介して接続されており、テスト装置ＴＤ１と相変化メモリ・モジュールＰＣＭＭＤＬ０とで構成される。テスト装置ＴＤ１は、システム・バスＳＹＳＢＵＳ１を介して相変化メモリ・モジュールＰＣＭＭＤＬ０と接続される。また、テスト装置ＴＤ１は、プリント基板に半田付けされてモジュール化された相変化メモリの検査を行うための半導体検査装置であり、検査専用ボードや半導体テスター、これらを制御するパーソナル・コンピュータ、システム・バスＳＹＳＢＵＳ１の仕様に応じたインタフェイス回路ブロックなどで構成される。

図１２は、相変化メモリ・モジュールＰＣＭＭＤＬ０の構成を示している。相変化メモリ・モジュールＰＣＭＭＤＬ０は、制御回路ＣＴＬ０に、図６に示した構成の相変化メモリＰＣＭ００〜ＰＣＭ０ｎを接続した構成である。制御回路ＣＴＬ０は、システム・バスＳＹＳＢＵＳ１の仕様に応じたインタフェイス回路ブロックと、マイクロプロセッサーやプログラマブル・ロジック・デバイス、フィールド・プログラマブル・ゲート・アレイＦＰＧＡ、アプリケーション・シペシフィック集積回路（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などで構成され、半導体検査装置から受信した情報に基づいてコマンドや入力データを生成して、ブロック情報を相変化メモリＰＣＭ００〜ＰＣＭ０ｎに書き込む。

図１１及び図１２に示したシステム・バスＳＹＳＢＵＳ１は、例えばシリアルＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）やインター・インテグレイテッド・サーキッド（Ｉｎｔｅｒ‐Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、またはＩ２Ｃ）、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスなどの仕様に準拠した入出力ペン構成及び電気特性を有する。テスト装置ＴＤ１は図１１に示したように、ネットワークＮＷから検査結果Ｄ１を受信すると、システム・バスＳＹＳＢＵＳ１の仕様に応じた形式の情報Ｄ２に変換して、相変化メモリ・モジュールＰＣＭＭＤＬ０に転送する。情報Ｄ２は、例えば検査結果Ｄ１の他に、ＳＹＳＢＵＳ１の仕様に応じたヘッダＨＤを有する。図１２に示した制御回路ＣＴＬ０は、このような検査結果Ｄ２を受信すると、その内容を解読して、相変化メモリＰＣＭ００〜ＰＣＭ０ｎの仕様に合致する入力信号を生成して、各メモリに転送する。なお、検査結果Ｄ２は、書き込み動作に合わせて適宜分割しても良い。

図１３は、図５に示した製造工程における半田リフロー後の工程を示している。同図の工程は、説明を簡単にするために、一つの相変化メモリの処理である。まず、図１に示したベンダ領域ＢＦＤに記憶されているデバイスＩＤを読出し、図１１に示したネットワークＮＷを介してチップ・ベンダ側にあるデータ・ベースＤＢに保管されている情報との照合を行う。次に、当該デバイスの検査結果をデータ・ベースＤＢから取得して、ブロック情報を書き込む。始めに、ブロック・アドレスＢＡが０（１０進数）の領域に状態を書き込む。すなわち、カラム・アドレス２０４８、ブロック・アドレス０、ページ・アドレス０で選択される１バイトの領域にブロック情報を書き込む。この領域は、図１に示したユーザー領域ＵＦＤ内にありスペア領域であり、メイン領域と小面積のメモリセルで構成されている。同じ当該ブロックのビットが全て動作する場合は、グッド・ブロック情報（ここでは、全ビット１）を書き込む。一方、当該ブロックに不良ビットが含まれる場合は、バッド・ブロック情報を書き込む。バッド・ブロック情報は、全ビット０以外のデータ・パターンであれば良いが、例えば、全ビット０である。同様の情報を、カラム・アドレス２０４８、ブロック・アドレス０、ページ・アドレス１で選択される１バイトの領域に書き込む。このような動作を、ブロック・アドレスを１つ繰り上げながら、全ブロックに行う。図１４は、ブロック情報を記録する際の書き込み動作におけるタイミング・チャートを示している。同図は図９に示したタイミング・チャートに準拠しており、１バイトのデータの書き込む動作が行われている。

以上のような、ネットワークを介してチップベンダ側のデータベースＤＢにアクセスし、デバイスＩＤを参照してバッド・ブロック情報を読み出すことを可能とする相変化メモリ構成とモジュール製造方法により、次の三つの効果が得られる。第一の効果は、チップ・ベンダがＭｏｓｔｌｙ Ｇｏｏｄ Ｍｅｍｏｒｙ方式を用いた高集積の大容量相変化メモリを実現することができる点にある。すなわち、チップ・ベンダが不良検査を行い、モジュール・ベンダがバッド・ブロック情報を、半田リフロー後にメイン領域と同じ小面積のメモリセルで形成されたスペア領域に書き込むことにより、大容量相変化メモリの高集積化が可能となる。第二の効果は、モジュール・ベンダがＭｏｓｔｌｙ Ｇｏｏｄ Ｍｅｍｏｒｙ方式による相変化メモリを用いた相変化メモリ・モジュールを実現することができる点にある。すなわち、モジュール・ベンダは熱耐性に優れたメモリセルで構成されたベンダ領域に書込まれたデバイスＩＤに基づいて、検査結果をチップ・ベンダからバッド・ブロック情報を確実に取得することが可能となる。また、半田リフロー後に先の検査結果に基づくブロック情報を当該相変化メモリに書き込むことにより、モジュール化された相変化メモリのブロック状態を識別することが可能となる。また、ブロック情報がメイン領域と同じ小面積のメモリセルで構成されたスペア領域に書込まれた相変化メモリを用いることにより、小面積かつ大容量の相変化メモリ・モジュールを実現することも可能となる。第三の効果は、相変化メモリ・モジュールを使用するエンド・ユーザーが、短時間で確実な書き込み動作を実行できる点にある。すなわち、本製造方法による相変化メモリ・モジュールを用いることにより、動作の度に不良ビットの有無を確認することなく、全ビット動作可能な領域、すなわちグッド・ブロック領域に直ちに書き込み動作を実行することが可能となる。また、小面積の相変化メモリ・モジュールを用いることにより、システムの小面積化も可能となる。
（実施の形態２）
本実施の形態では、チップ・ベンダにおける相変化メモリの検査システムの別の構成を説明する。図１５は、その構成例を示している。同図に示した構成の特徴は図６に示した構成と比べると、検査結果を記憶する媒体がハード・ディスク・ドライブ（ＨＤＤ）で構成される据え置き型のデータ・ベースＤＢから、取り外しが可能なリムーバブル・メディア（Ｒｅｍｏｖａｂｌｅ ｍｅｄｉａ）ＲＭに置き換えられている点にある。

テスト装置ＴＤ２は、図６に示したテスト装置ＴＤ０と同様にウェハ状態で検査を行うための半導体検査装置であり、半導体プローバーや半導体テスター、これらを制御するパーソナル・コンピュータなどの他に、リムーバブル・メディアＲＭの駆動装置で構成される。このようなテスト装置ＴＤ２は、リムーバル・メディアＲＭの形態に応じたリムーバル・メディア・インタフェイスＲＭＩＦを介して、リムーバブル・メディアＲＭと接続されている。リムーバブル・メディアＲＭは、フロッピー・ディスクや光磁気ディスク（Ｍａｇｎｅｔ Ｏｐｔｉｃａｌ Ｄｉｓｋ、ＭＯ）、コンパクト・ディスク（Ｃｏｍｐａｃｔ Ｄｉｓｋ、ＣＤ）、デジタル・ビデオ・ディスク（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄｉｓｃ、ＤＶＤ）などである。

このように、検査結果の記憶媒体をデータ・ベースＤＢからリムーバブル・メディアＲＭに置き換えることにより、チップ・ベンダは巨大なデータ・ベースＤＢが不要となり、検査システムの設備投資を抑制することができる。一方、モジュール・ベンダは検査結果を図１１に示したようなネットワークＮＷを介さずに、パーソナル・コンピュータなどを介してリムーバブル・メディアＲＭから取得して、ブロック情報を相変化メモリに書き込むことができる。したがって、モジュール・ベンダ側の設備投資も抑制することが可能となる。
（実施の形態３）
本実施の形態では相変化メモリの検査と、ブロック情報の書き込みにおける別のシーケンスを説明する。図１６及び図１７は、これらのシーケンスの例を夫々示している。これらのシーケンスの特徴は図７及び図１３に示したシーケンスと比べると、有効領域をページ毎に判別して、その結果（以下では、ページ情報と呼ぶ）を記憶する点にある。
本検査シーケンスは、従来のＮＡＮＤフラッシュ・メモリのように複数のページで構成される領域（ここでは、ブロック）を一括して消去する必要のない、上書き可能な相変化メモリに有効である。不良ビットが特定のページのみに集中して発生しているような場合、当該ページのみを無効化することにより、動作可能なページを有効活用することができる。したがって、有効なビット数を増加することが可能となる。
（実施の形態４）
本実施の形態４では検査結果の内容と、その検査結果に応じたブロック情報を相変化メモリに記録する際の書き込み動作シーケンスの別の例を示す。図１８は、本実施の形態による検査結果の内容の例を示している。本内容の特徴は図８に示した内容と比べると、不良ビットを含むブロック・アドレスのみを記録する点にある。

図１９は、図１８に示した検査結果の内容を相変化メモリに記録する際の書き込み動作シーケンスの例を示している。本シーケンスの特徴は図１３に示したシーケンスと比べると、初期化動作を行ってからバッド・ブロック情報のみを書き込む点にある。ここで、初期化動作は、メモリセルを低抵抗化する動作である。本実施の形態に用いられる相変化メモリは、半田リフローによって記憶情報が消失される虞があるので、メモリセルの抵抗値が予期せぬ値になっている可能性がある。そこで、一旦全ビットを低抵抗化、すなわち、全ビットに情報‘１’を書込んでから、図１８に示した検査結果の内容に従ってバッド・ブロック情報（例えば、全ビット‘０’）を書き込む。

以上のような検査結果の内容によって、データ・ベースに保存する情報量を低減することができる。一般に、不良ビットを含むブロック数は、全ビット動作可能なブロック数よりも少ないので、歩留りが高くなる程、情報量の低減効果は大きい。また、本書き込み動作シーケンスによって、ブロック情報を確実に書き込むことができる。さらに、モジュール化された相変化メモリ・チップの初期状態を確定することが可能となる。
（実施の形態５）
本実施の形態５では相変化メモリと、検査システム及び書き込みシステムの別の構成を説明する。図２０は、相変化メモリと検査システムの構成例を示している。本相変化メモリＰＣＭ１は、図６に示した構成の相変化メモリＰＣＭ０にテスト用制御回路ＣＴＬ１を追加した構成である。テスト用制御回路ＣＴＬ１はテスト信号線ＴＳＩＧを介してテスト装置ＴＤ３と接続されて、制御コマンドやデータの授受、チップ内部制御信号の生成などを行う。ここで、テスト用制御回路ＣＴＬ１やテスト信号群ＴＳＩＧは、チップ・ベンダ独自の仕様や既に標準化されている仕様である。同様に、テスト装置ＴＤ３はテスト仕様に対応した制御回路やインタフェイスを有する。

図２１は、モジュール・ベンダ側における相変化メモリの検査及びブロック情報書き込みシステムの例を示している。本システムは図１１と同様に、テスト装置ＴＤ４と相変化メモリ・モジュールＰＣＭＭＤＬ１で構成される。本システムの特徴は、システム・バスＳＹＳＢＵＳ１に加えてテスト信号群ＴＳＩＧを介してテスト装置ＴＤ４と相変化メモリ・モジュールＰＣＭＭＤＬ１を接続している点にある。ここで、テスト装置ＴＤ４は、テスト仕様に対応した制御回路やインタフェイスを有する。

図２２は、相変化メモリ・モジュールＰＣＭＭＤＬ１の構成を示している。相変化メモリ・モジュールＰＣＭＭＤＬ１は、図１２と同様の制御回路ＣＴＬ０に、図２０に示した構成の相変化メモリＰＣＭ１０〜ＰＣＭ１ｎを接続した構成である。本モジュールの特徴は、さらにテスト信号群ＴＳＩＧを有し、前述のテスト装置ＴＤ４と相変化メモリＰＣＭ１０〜ＰＣＭ１ｎが接続されている点にある。

次に、標準化されたテスト仕様の一例として、ＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）を適用した場合の構成を説明する。ＪＴＡＧのテスト信号群ＴＳＩＧは、テスト用入力データ信号ＴＤＩ、テスト用出力データ信号ＴＤＯ、テスト・モード選択信号ＴＭＣ、テスト用クロック信号ＴＣＫで構成される。相変化メモリＰＣＭ１０〜ＰＣＭ１ｎに搭載されたテスト用制御回路ＣＴＬ１は、相変化メモリ内の制御回路と連携してＪＴＡＧ仕様の入出力信号処理を行う。このようなテスト専用信号とテスト用制御回路ＣＴＬ１によって、相変化メモリＰＣＭ１０〜ＰＣＭ１ｎの検査とブロック情報の書き込み動作を高速に行なうことが可能となる。
（実施の形態６）
本実施の形態６では、モジュール製造方法の別の工程を説明する。本工程の特徴は図２３に示すように、モジュール・ベンダが半田リフロー後に相変化メモリの全ビットの動作確認（検査）と、ブロック情報の書き込みを行う点にある。図２４は、モジュール・ベンダ側における相変化メモリの検査及びブロック情報書き込みシステムの例を示している。本システムは図１１と同様に、テスト装置ＴＤ５と相変化メモリ・モジュールＰＣＭＭＤＬ０で構成される。本テスト装置ＴＤ５の特徴は、テスト装置ＴＤ５は図６に示したテスト装置ＴＤ０と同様に相変化メモリ・チップの検査を行う機能と、図１１に示したテスト装置ＴＤ１と同様にブロック情報を書き込む機能を兼ね備えている点にある。

図２５は、図２３に示した製造工程における半田リフロー後の工程を示している。同図の工程は、説明を簡単にするために、一つの相変化メモリ・チップの処理である。まず、ブロック・アドレスＢＡが０番地の領域の動作を確認する。始めに、ブロック・アドレスを０に設定する。次に、ページ・アドレスＰＡを０番地に設定する。続いて、図１に示したユーザー領域におけるメイン領域とスペア領域に情報‘１’を書き込み、書き込み動作が完了したか否かを確認する。また、正確を期すために、図１０で説明するように書込んだ情報を直接読み出すことも可能である。期待通りに書き込み動作を行うことができれば、情報‘０’の書き込み動作も同様に確認する。両方の情報を正しく書き込むことができれば、ページ・アドレスＰＡを１つ繰り上げて、同様の検査を繰り返す。最終ページまで期待通りに書き込み動作を行うことができた場合は、当該ブロックのビットは全て動作可能である旨を、すなわちグッド・ブロック情報を、図１３に示したシーケンスと同様にページ・アドレス０と１のカラム・アドレス２０４８の領域に書き込む。一方、期待通りに書き込み動作を行うことができなかった場合は、当該ブロックに不良ビットが含まれる旨を、すなわちバッド・ブロック情報を前述の領域に書き込む。以上の検査と書き込みを、最終ブロックまで繰り返す。

このようなモジュール製造方法により、チップ・ベンダは検査結果を何らかの記憶媒体に保管する必要がなくなる。また、モジュール・ベンダはネットワークに繋がれた特殊な環境でのグッド・ブロック情報及びバッド・ブロック情報の書き込み工程から解放される。すなわち、チップ・ベンダとモジュール・ベンダの双方とも設備投資を抑制することができる。したがって、相変化メモリ・モジュールの製造コストを抑制することが可能となる。
（実施の形態７）
本実施の形態７では、相変化メモリのさらに別の構成を説明する。図２６は、本相変化メモリＰＣＭ２における要部ブロック図を示している。本相変化メモリは図１と同様に、カルコゲナイド材料を用いたメモリセルで構成されて、ユーザー領域ＵＦＤに用いられるメモリアレイと、耐熱性に優れたメモリセルで構成されて、ベンダ領域ＢＦＤに用いられるメモリアレイを持つ。本相変化メモリには、さらに入出力バッファＢＵＦ、組込み自己テスト回路ＢＩＳＴ、アレイ制御回路ＡＲＹＣＴＬが追加されている。

入出力バッファＢＵＦは、入出力線ＩＯ［７：０］を介して外部装置とデータやアドレス信号、コマンド信号の授受を行うと共に、チップ内部バスＩＢＵＳを介してユーザー領域ＵＦＤ、ベンダ領域ＢＦＤ、組込み自己テスト回路ＢＩＳＴ回路の夫々とも授受を行う。組込み自己テスト回路ＢＩＳＴは、チップ内部バスＩＢＵＳを介して受け取ったコマンドを応じてメモリアレイの動作確認やブロック情報を書き込むために、データ・パターンやアドレス信号、コマンド信号の生成及び解析を行う。データは、チップ内部バスＩＢＵＳを介してメモリアレイと授受される。アドレス信号やコマンド信号は、テスト用チップ内部バスＴＩＢＵＳ及びアレイ制御回路ＡＲＹＣＴＬからユーザー領域制御信号バスＵＣＢＵＳ、ベンダ領域制御信号バスＢＣＢＵＳを介して各領域と夫々授受される。

図２７は、本実施の形態における相変化メモリの検査及びブロック情報書き込みシーケンスを示している。組込み自己テスト回路ＢＩＳＴ起動コマンドが投入されると、組込み自己テスト回路ＢＩＳＴが起動されて、図２５に示したシーケンスがチップ内部で実行される。メモリアレイの動作確認とブロック情報の書き込みが最終ブロックまで実行されると、検査終了情報を出力する。

以上のような相変化メモリの構成により、図２３に示した製造工程を容易に実現することができる。すなわち、組込み自己テスト回路ＢＩＳＴによって、メモリアレイの動作確認とブロック情報の書き込みが行われるので、モジュール・ベンダは特殊なテスト装置が不要となる。よって、モジュール・ベンダの設備投資を抑制することができる。また、組込み自己テスト回路ＢＩＳＴによる検査は、装置間における信号の授受を削減することが出来るので、テスト時間を短縮することができる。よって、相変化メモリ・モジュールの製造コストを抑制することが可能となる。
（実施の形態８）
本実施の形態７では、相変化メモリを組み込んだ機器を操作するエンド・ユーザーにおける検査シーケンスを説明する。図２８は、その検査シーケンスを示している。本検査シーケンスは図２５に示したシーケンス準拠したものであるが、バッド・ブロック領域の検査を選択的に実施し、不良ビットが検出されなかったブロックを有効化する、すなわち当該ブロックにグッド・ブロック情報を書き込む点に特徴がある。

このような検査は、相変化メモリ・モジュールが搭載されたシステムの電源投入時や、タイマを用いて周期的に実施される。アプリケーションによっては、外部コマンドを投入することにより、強制的に実施される。このような動作シーケンスにより、モジュール製造時には不良ビットを判断されたメモリセルに電気信号が印加されて、その性能が改善されることが期待される。すなわち、所謂“試書き動作”によって、性能が改善されたメモリセルを検出、有効化することにより、グッド・ブロックを新たに補充することができる。すなわち、メモリセルの有効活用が可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、複数の実施の形態を組み合わせることにより、各々の効果を一度に得ることができる。また、例えば、記憶素子にカルコゲナイド材料を用いた相変化メモリを前提にしていたが、記憶素子の材料はカルコゲナイド材料に限定されず、製造工程における熱負荷によって記憶情報が消失してしまう虞のある不揮発メモリ全般に適用可能である。また、熱負荷も半田リフローよるものに限定されず、ＩＣカードへのカード圧着工程における熱負荷等の半田リフロー以外の熱負荷に対しても、同様の効果を発揮することが可能である。

本発明の実施の形態１の相変化メモリ・モジュール製造方法において、相変化メモリ・モジュールに含まれる抵抗性記憶素子を用いた相変化メモリのアレイの構成例を示す図である。 相変化材料を用いた抵抗性記憶素子で構成された不揮発メモリのアレイ構成を示す図である。 ＮＡＮＤ型フラッシュ・メモリにおけるメモリマップの例を示す図である。 ＮＡＮＤ型フラッシュ・メモリにおける初期不良ブロックテーブル作成フローの例を示す図である。 本発明の実施の形態１の相変化メモリ・モジュール製造方法において、工程の例を示す図である。 本発明の実施の形態１の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの検査システムの例を示す図である。 本発明の実施の形態１の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの検査シーケンスの例を示す図である。 本発明の実施の形態１の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの検査結果の内容の例を示す図である。 本発明の実施の形態１の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの書込み動作の例を示す図である。 本発明の実施の形態１の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの読出し動作の例を示す図である。 本発明の実施の形態１の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリにブロック情報を書込むためのシステムの例を示す図である。 本発明の実施の形態１の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリを用いた相変化メモリ・モジュールの構成の例を示す図である。 本発明の実施の形態１の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリにブロック情報を書込むシーケンスの例を示す図である。 本発明の実施の形態１の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリにブロック情報を記録する際の書込み動作の例を示す図である。 本発明の実施の形態２の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの検査システムの別の例を示す図である。 本発明の実施の形態３の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの検査シーケンスの別の例を示す図である。 本発明の実施の形態３の相変化メモリ・モジュール製造方法において、図１に記載の不揮発メモリのブロック情報を書込むシーケンスの別の例を示す図である。 本発明の実施の形態４の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの検査結果の内容の別の例を示す図である。 本発明の実施の形態４の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリのブロック情報を記憶する際の書込み動作シーケンスの別の例を示す図である。 本発明の実施の形態５の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリアレイ及び検査システムの別の例を示す図である。 本発明の実施の形態５の相変化メモリ・モジュール製造方法において、図１に記載の不揮発メモリアレイのブロック情報を記録するための書込みシステムの別の例を示す図である。 本発明の実施の形態５の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリを用いた相変化メモリ・モジュールの構成の別の例を示す図である。 本発明の実施の形態６の相変化メモリ・モジュール製造方法において、工程の別の例を示す図である。 本発明の実施の形態６の相変化メモリ・モジュール製造方法において、モジュール・ベンダにおける検査及びブロック情報書込みシステムの例を示す図である。 本発明の実施の形態６の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの検査シーケンスの別の例を示す図である。 本発明の実施の形態７の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの要部回路ブロックの構成の例を示す図である。 本発明の実施の形態７の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの検査及びブロック情報書込みシーケンスの別の例を示す図である。 本発明の実施の形態８の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリのエンド・ユーザーにおける検査シーケンスの例を示す図である。

符号の説明

ＬＣＡ ローカル・セル・アレイ
ＬＢＬ０〜ＬＢＬｎ ローカル・ビット線
ＷＬ０〜ＷＬｎ ワード線
Ｒ 抵抗性記憶素子
Ｄ 選択用ダイオード
ＭＣ００〜ＭＣｎｎ メモリセル
ＰＣＭ０、ＰＣＭ００〜ＰＣＭ０ｎ、ＰＣＭ１、ＰＣＭ１０〜ＰＣＭ１ｎ、ＰＣＭ２ 相変化メモリ
ＰＣＭＭＤＬ０、ＰＣＭＭＤＬ１ 相変化メモリ・モジュール
ＭＮＹＳ０〜ＭＮＹＳｎ、ＭＮＤ０〜ＭＮＤｎ ＮＭＯＳトランジスタ
ＧＢＬ０ グローバル・ビット線
ＬＹ０〜ＬＹｎ ローカル・カラム選択信号
ＬＢＬＤＩＳ ローカル・ビット線放電信号
ＢＡ［１６：６］ ブロック・アドレス信号
ＰＡ［５：０］ ページ・アドレス信号ＰＡ
ＣＡ［１１：０］ カラム・アドレス信号
ＭＦＤ メイン領域
ＳＦＤ スペア領域
ＵＦＤ ユーザー領域
ＢＦＤ ベンダ領域
ＢＬＫ ブロック
ＩＯ［７：０］ 入出力線、
ＴＤ０、ＴＤ１、ＴＤ２、ＴＤ３、ＴＤ４、ＴＤ５ テスト装置
ＤＢ データ・ベース
ＣＭＤ 制御信号群
ＮＷ ネットワーク
ＳＹＳＢＵＳ１ システム・バス
ＣＴＬ０、ＣＴＬ１ 制御回路
Ｄ１、Ｄ２ 検査結果
ＨＤ ヘッダ
ＲＭ リムーバル・メディア
リムーバル・メディア・インタフェイス ＲＭＩＦ
ＣＬＥ コマンド・ラッチ起動信号、
ＡＬＥ アドレス・ラッチ起動信号、
ＣＥＢ チップ起動信号、
ＲＥＢ 読み出し起動信号、
ＷＥＢ 書き込み起動信号、
ＷＰＢ 書き込み保護信号、
ＲＢＢ レディ／ビジー信号、
ＴＳＩＧ テスト信号線
ＴＤＩ テスト用入力データ信号
ＴＤＯ テスト用出力データ信号
ＴＭＣ テスト・モード選択信号
ＴＣＫ テスト用クロック信号
ＢＵＦ 入出力バッファ
ＢＩＳＴ 組込み自己テスト回路
ＡＲＹＣＴＬ アレイ制御回路
ＩＢＵＳ チップ内部バス
ＵＣＢＵＳ ユーザー領域制御信号バス
ＢＣＢＵＳ ベンダ領域制御信号バス

Claims (20)

1. 複数の第１メモリセルで構成され第１及び第２の領域を有する複数の不揮発メモリ・チップを基板に実装し不揮発メモリ・モジュールとする第１の工程と、
   前記第１の工程の後に、前記第１の領域における前記複数の第１メモリセルの不良ビット情報である第１の情報を前記第２の領域に書きこむ第２の工程とを有することを特徴とする不揮発メモリ・モジュールの製造方法。
2. 請求項１記載の不揮発メモリ・モジュールの製造方法において、
   前記第１の工程は、前記複数の不揮発メモリ・チップを基板に実装するための半田リフローを行う第３の工程をさらに有することを特徴とする不揮発メモリ・モジュールの製造方法。
3. 請求項１記載の不揮発メモリ・モジュールの製造方法において、
   前記複数の不揮発メモリ・チップのそれぞれは、デバイスＩＤを有し、
   前記第１の工程と前記第２の工程の間に、前記第１の領域内に設けられた前記複数の第１メモリセルの動作結果によって抽出された第２の情報から、前記デバイスＩＤに基づいて前記第１の情報を得る第４の工程をさらに有することを特徴とする不揮発メモリ・モジュールの製造方法。
4. 請求項３記載の不揮発メモリ・モジュールの製造方法において、
   前記第２の情報は、前記不揮発メモリ・モジュールの外部の記憶媒体から得られる情報であることを特徴とする不揮発メモリ・モジュールの製造方法。
5. 請求項３記載の不揮発メモリ・モジュールの製造方法において、
   前記デバイスＩＤは、前記複数の不揮発メモリ・チップのそれぞれが有する複数の第２メモリセルで構成された第３の領域に記憶された情報であることを特徴とする不揮発メモリ・モジュールの製造方法。
6. 請求項１記載の不揮発メモリ・モジュールの製造方法において、
   前記複数の第１メモリセルは、カルコゲナイド材料を用いた記憶素子を有することを特徴とする不揮発メモリ・モジュールの製造方法。
7. 請求項５記載の不揮発メモリ・モジュールの製造方法において、
   前記複数の第２メモリセルは、前記第１の工程における熱負荷を受けても記憶が保持される記憶素子を有することを特徴とする不揮発メモリ・モジュールの製造方法。
8. 複数の第１メモリセルで構成される第１及び第２の領域と第２メモリセルで構成される第３の領域とを有する複数の不揮発メモリ・チップのそれぞれに対し、不良ビットの位置を抽出するための検査を行う第１の工程と、
   前記不揮発メモリ・チップを基板に実装する際に前記第２の領域に書き込まれる前記検査の結果を、前記複数の不揮発メモリの外部の記憶媒体に保存する第２の工程と、
   前記複数のメモリセルのそれぞれについて、デバイスＩＤを前記第３の領域に書き込む第３の工程とを有することを特徴とする不揮発メモリの製造方法。
9. 請求項８記載の不揮発メモリの製造方法において、
   前記複数の不揮発メモリをパッケージに封入する第４の工程をさらに有し、
   前記第１の工程の終了後に前記第２の工程が行われ、
   前記第２の工程及び前記第３の工程の終了後に、前記第４の工程が行われることを特徴とする不揮発メモリの製造方法。
10. 請求項８記載の不揮発メモリの製造方法において、
    前記記憶媒体はハード・ディスク・ドライブであり、
    前記第２の工程中に、前記ハード・ディスク・ドライブに、前記検査の結果を、前記デバイスＩＤから参照できる状態で保存する第５の工程をさらに有することを特徴とする不揮発メモリの製造方法。
11. 請求項１０記載の不揮発メモリの製造方法において、
    前記第５の工程において、前記検査の結果は、ネットワークを介して前記ハード・ディスク・ドライブの外部に送信可能であることを特徴とする不揮発メモリの製造方法。
12. 請求項８記載の不揮発メモリの製造方法において、
    前記記憶媒体はリムーバブル・メディアであることを特徴とする不揮発メモリの製造方法。
13. 請求項８記載の不揮発メモリの製造方法において、
    前記複数の第１メモリセルは、カルコゲナイド材料を用いた記憶素子を有することを特徴とする不揮発メモリの製造方法。
14. 請求項８記載の不揮発メモリの製造方法において、
    前記第２メモリセルは、前記不揮発メモリを基板に実装する際の熱負荷を受けても記憶が保持される素子を有することを特徴とする不揮発メモリの製造方法。
15. 複数のメモリセルを有する不揮発メモリにおいて、
    第１の記憶素子を有する複数の第１メモリセルで構成され、前記不揮発メモリの外部から供給される第１の情報を保存するための第１の領域と、
    前記複数の第１メモリセルで構成され、前記第１の領域における前記複数の第１メモリセルの不良ビット情報である第２の情報を記憶するための第２の領域と、
    第２の記憶素子を有する複数の第２メモリセルで構成され、前記第１の領域における前記複数のデバイスＩＤである第３の情報を記憶するための第３の領域とを有し、
    前記第２の記憶素子が記憶情報を保持できる温度は、前記第１の記憶素子が記憶情報を保持できる温度よりも高温であることを特徴とする不揮発メモリ。
16. 請求項１５記載の不揮発メモリにおいて、
    前記第２の記憶素子は、前記不揮発メモリの製造工程における熱負荷を受けても記憶情報を保持することを特徴とする不揮発メモリ。
17. 請求項１６記載の不揮発メモリにおいて、
    前記製造工程は、前記不揮発メモリを基板に実装するための半田リフローであることを特徴とする不揮発メモリ。
18. 請求項１５記載の不揮発メモリにおいて、
    前記第１の記憶素子は、抵抗値により記憶情報を記憶する素子であることを特徴とする不揮発メモリ。
19. 請求項１５記載の不揮発メモリにおいて、
    前記第１の記憶素子は、カルコゲナイド材料を用いた記憶素子を有することを特徴とする不揮発メモリ。
20. 請求項１５記載の不揮発メモリにおいて、
    前記第２の記憶素子は、ゲート酸化膜が絶縁されているか否かで情報を記憶することを特徴とする不揮発メモリ。

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