WO2011158887A1 - 半導体装置及びその動作方法 - Google Patents

半導体装置及びその動作方法 Download PDF

Info

Publication number
WO2011158887A1
WO2011158887A1 PCT/JP2011/063756 JP2011063756W WO2011158887A1 WO 2011158887 A1 WO2011158887 A1 WO 2011158887A1 JP 2011063756 W JP2011063756 W JP 2011063756W WO 2011158887 A1 WO2011158887 A1 WO 2011158887A1
Authority
WO
WIPO (PCT)
Prior art keywords
switch element
electrode
electrically connected
type mis
wiring
Prior art date
Application number
PCT/JP2011/063756
Other languages
English (en)
French (fr)
Inventor
宗弘 多田
信 宮村
波田　博光
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to JP2012520484A priority Critical patent/JP5783174B2/ja
Priority to US13/704,225 priority patent/US9059082B2/en
Publication of WO2011158887A1 publication Critical patent/WO2011158887A1/ja
Priority to US14/709,699 priority patent/US9754998B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Definitions

  • the present invention relates to a semiconductor device and an operation method thereof, and more particularly, to a semiconductor device mounted with a variable resistance nonvolatile element and an operation method thereof.
  • MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • the soaring lithography process is, for example, a soaring apparatus price and mask set price.
  • the physical limit of the device dimension is, for example, an operation limit or a variation limit.
  • a rewritable programmable logic device called FPGA has recently been developed as an intermediate position between a gate array and a standard cell.
  • This FPGA is configured so that a customer can arbitrarily electrically connect wiring after chip manufacture to configure a circuit. It is expected to further reduce power by mounting a resistance change element inside the multilayer wiring layer of the FPGA.
  • the resistance change element include ReRAM (Resistance Random Access Memory) using a transition metal oxide and NanoBridge (registered trademark of NEC) using an ionic conductor.
  • Patent Document 1 and Non-Patent Document 1 disclose resistance change elements using movement of metal ions and an electrochemical reaction in a solid in which ions can freely move by application of an electric field or the like.
  • a solid in which ions can move freely by application of an electric field or the like is an ion conductor.
  • the resistance change element disclosed in Patent Literature 1 and Non-Patent Literature 1 includes an ion conductive layer, and a first electrode and a second electrode provided on an opposing surface in contact with the ion conductive layer. Metal ions are supplied from the first electrode to the ion conductive layer, and metal ions are not supplied from the second electrode.
  • the resistance value of the ion conductor is changed by changing the polarity of the applied voltage, and the conduction state between the two electrodes is controlled.
  • Patent Document 1 and Non-Patent Document 1 disclose a crossbar switch that uses this variable resistance element for ULSI (Ultra-Large Scale Integration).
  • the resistance change elements described in Patent Document 1 and Non-Patent Document 1 have the following problems. That is, when the two-terminal variable resistance element described in Patent Document 1 and Non-patent Document 1 is applied to a crossbar switch that uses a ULSI signal line, a signal propagated by a variable resistance element in a high resistance state to an adjacent switch. There arises a problem that erroneous writing is caused by the amplitude of. That is, OFF disturb occurs. In particular, when the programming voltage of the variable resistance element is lowered in order to approach the operating voltage of the logic LSI, the disturb problem becomes more prominent. As a result, there has been a problem that it is impossible to achieve both a low programming voltage and an improved disturbance tolerance. In other words, there has been a problem that it is impossible to achieve both low programming voltage and high reliability. An object of the present invention is to solve the above-described problems and provide a semiconductor device capable of achieving high reliability and low voltage and an operation method thereof.
  • a semiconductor device includes cells including first and second switch elements and at least one third switch element, and the third switch element includes first and second switch elements.
  • the first and second switching elements are provided in contact with the ion conductor, the first electrode for supplying metal ions to the ion conductor, and the ion conductor, respectively.
  • a second electrode provided in contact with and less ionizable than the first electrode, (A) In the cell, the first electrode of the first switch element, the first electrode of the second switch element, and the first terminal of the third switch element are electrically connected to each other.
  • the second electrode of the first switch element, the second electrode of the second switch element, and the first terminal of the third switch element are electrically connected to each other. It is set as the structure.
  • the first and second switch elements, and at least one third switch element, the third switch element includes first and second terminals, and the first and second switch elements are respectively ion-conducting.
  • the semiconductor device is electrically connected only to the second electrodes, and is a method for operating a semiconductor device, In the case of (a), the voltage applied to the first electrodes of the first and second switch elements via the third switch element is higher than the voltage applied to the second electrodes of the first and second switch elements.
  • the voltage applied to the first electrodes of the first and second switch elements via the third switch element is higher than the voltage applied to the second electrodes of the first and second switch elements.
  • a method of operating a semiconductor device is provided that applies a low predetermined voltage.
  • the semiconductor device is electrically connected only to the second electrodes, and is a method for operating a semiconductor device, In the case of (a), the voltage applied to the first electrodes of the first and second switch elements via the third switch element is higher than the voltage applied to the second electrodes of the first and second switch elements.
  • a semiconductor device capable of achieving high reliability and low voltage can be obtained.
  • FIG. 1 It is a figure which shows the operating characteristic of a unipolar type switch element. It is a figure which shows the operating characteristic of a bipolar type switch element.
  • (A) is a circuit diagram which shows a part of semiconductor device in embodiment of this invention
  • (B) is sectional drawing which shows a part of semiconductor device in embodiment of this invention.
  • (A) is a circuit diagram showing an example of a semiconductor device in an embodiment of the present invention
  • (B) is a cross-sectional view showing an example of a semiconductor device in an embodiment of the present invention. It is sectional drawing which shows an example of the semiconductor device in embodiment of this invention. It is a circuit diagram which shows an example of the semiconductor device in embodiment of this invention.
  • FIG. 1 It is a circuit diagram which shows an example of the semiconductor device in embodiment of this invention. It is a circuit diagram which shows an example of the semiconductor device in embodiment of this invention.
  • (A) is a circuit diagram which shows a part of semiconductor device in embodiment of this invention
  • (B) is sectional drawing which shows a part of semiconductor device in embodiment of this invention.
  • (A) is a circuit diagram showing an example of a semiconductor device in an embodiment of the present invention
  • (B) is a cross-sectional view showing an example of a semiconductor device in an embodiment of the present invention. It is sectional drawing which shows an example of the semiconductor device in embodiment of this invention. It is a circuit diagram which shows an example of the semiconductor device in embodiment of this invention.
  • a unipolar switch element is a switch element that switches between an OFF state and an ON state depending on the level of applied voltage.
  • the OFF state is a high resistance state.
  • the ON state is a low resistance state.
  • FIG. 1 is a diagram schematically showing operating characteristics of a unipolar switch element. For example, in the case of a unipolar variable resistance element composed of a first electrode, a switch element, and a second electrode, when a positive voltage is applied to the first electrode (FIG.
  • the desired set voltage is set to the threshold voltage. Transition from the OFF state to the ON state. That is, the high resistance state transitions to the low resistance state. At this time, the threshold voltage depends on the film thickness, composition, density, and the like of the resistance change layer. Subsequently, when a positive voltage is applied again to the first electrode in the switch element in the ON state (FIG. 1B), the transition is made from the ON state to the OFF state with the desired reset voltage as the threshold voltage. When the positive voltage is further applied, the set voltage is reached, and the transition from the OFF state to the ON state is made again. On the other hand, when a negative voltage is applied to the first electrode (FIG.
  • a transition is made from the OFF state to the ON state using a desired set voltage as a threshold voltage. That is, the high resistance state transitions to the low resistance state. Subsequently, when a negative voltage is applied again to the first electrode in the switch element in the ON state (FIG. 1D), the transition is made from the ON state to the OFF state using the desired reset voltage as a threshold voltage.
  • FIGS. 1A to 1B are symmetrical to the operations of FIGS. 1C to 1D, and the voltage level does not depend on the voltage application direction, that is, the polarity of the voltage.
  • An element that exhibits resistance change characteristics depending only on the unipolar switching element is defined.
  • a bipolar switch element is a switch element that switches between an OFF state and an ON state depending on the polarity of an applied voltage.
  • the OFF state is a high resistance state.
  • the ON state is a low resistance state.
  • FIG. 2 is a diagram schematically showing the operating characteristics of the bipolar switch element. For example, in the case of a bipolar switch element composed of a first electrode, an ionic conductor, and a second electrode, when a positive voltage is applied to the first electrode (FIG. 2A), the desired set voltage is set to the threshold voltage. Transition from the OFF state to the ON state.
  • variable resistance element in the ON state when a positive voltage is applied again to the first electrode (FIG. 2B), ohmic current-voltage characteristics are shown. Subsequently, when a negative voltage is applied to the first electrode (FIG. 2C), a transition is made from the ON state to the OFF state using a desired reset voltage as a threshold voltage. That is, a transition from the low resistance state to the high resistance state. Further, when a positive voltage is applied again to the first electrode in the variable resistance element in the OFF state (FIG. 2D), the transition from the OFF state to the ON state occurs at a desired threshold voltage (set voltage).
  • an element that switches between the OFF state and the ON state depending on the polarity of the applied voltage is defined as a bipolar switch element.
  • an element that switches between a high resistance state and a low resistance state depending on the polarity of the applied voltage is defined as a bipolar switch element.
  • an electrode used for the bipolar switch element is defined. As described with reference to FIG. 2, an electrode that transitions from an OFF state to an ON state when a positive voltage is applied is defined as a first electrode or an active electrode. On the other hand, an electrode that transitions from an ON state to an OFF state when a positive voltage is applied is defined as a second electrode or an inactive electrode.
  • FIG. 3A is a diagram schematically illustrating a configuration of the semiconductor device according to the first embodiment.
  • FIG. 3A is a diagram schematically illustrating a configuration of the semiconductor device according to the first embodiment.
  • FIG. 3B is a diagram showing the circuit diagram notation of FIG.
  • the semiconductor device in FIG. 3A includes first and second switch elements 1 and 2 and at least one third switch element 3.
  • the third switch element 3 includes first and second terminals 31 and 32.
  • the first and second switch elements 1 and 2 are provided in contact with the ion conductors 13 and 23 and the ion conductors 13 and 23, respectively, and supply first metal ions to the ion conductors 13 and 23.
  • Electrodes 11 and 21 and second electrodes 12 and 22 provided in contact with the ion conductors 13 and 23 and less ionized than the first electrodes 11 and 21 are provided.
  • the semiconductor device in FIG. 3A has such a structure.
  • a material containing any of organic substances, organosiloxane, silicon carbide oxide, silicon tantalum oxide, tantalum oxide, zirconium oxide, hafnium oxide, silicon oxide, and titanium oxide can be used.
  • the material which has Cu as a main component can be used for a 1st electrode.
  • a material containing Ru or Pt can be used for the second electrode.
  • Cu as a main component means that the Cu content is 95% or more. Generally, when the Cu content is less than this, the wiring resistance increases.
  • the operation of the semiconductor device according to the first embodiment will be described below.
  • the states of the first switch element 1 and the second switch element 2 of the semiconductor device according to the present embodiment are programmed to a high resistance state.
  • the high resistance state is a state in which ion conduction is not performed from the first electrodes 11 and 21 of the first and second switch elements 1 and 2 to the ion conductors 13 and 23.
  • the positive voltage below a threshold voltage (set voltage) is applied to the 2nd electrode 12 of the 1st switch element 1, and the 2nd electrode 22 of the 2nd switch element 2 is earth
  • a voltage is applied to both ends of each of the switch elements 1 and 2, while a voltage is applied to the second switch element 2 in the direction of transition from the OFF state to the ON state, whereas the first switch element 1 Is applied with a voltage in the direction of transition from the ON state to the OFF state. That is, since the second switch element 2 is a direction in which the voltage application direction is shifted to the ON state, there is a possibility that the second switch element 2 may malfunction and transition to the ON state when a voltage equal to or lower than the threshold voltage is applied. Since the voltage application direction transits to the OFF state, no malfunction occurs even if a voltage lower than the threshold voltage is applied.
  • transition to the ON state refers to ion conduction from the first electrode 21 to the ion conductor 23.
  • a positive voltage equal to or lower than a threshold voltage (set voltage) is applied to the second electrode 22 of the second switch element 2 and the second electrode 12 of the first switch element 1 is grounded.
  • the voltage is applied to the first switch element 1 in the direction of transition from the OFF state to the ON state, while the voltage is applied to the second switch element 2 in the direction of transition from the ON state to the OFF state. ing.
  • the first switch element 1 is a direction in which the voltage application direction is shifted to the ON state, there is a possibility that the first switch element 1 may malfunction and transition to the ON state when a voltage equal to or lower than the threshold voltage is applied. Since the voltage application direction transits to the OFF state, no malfunction occurs even if a voltage lower than the threshold voltage is applied.
  • transitioning to the ON state means conducting ions from the first electrode 11 to the ion conductor 13.
  • the configuration according to the present embodiment can maintain the OFF state of either the first switch element or the second switch element when any signal form is transmitted. Therefore, it is possible to prevent a malfunction that makes a transition from the OFF state to the ON state, that is, a disturb failure.
  • FIG. 4A illustrates a modified example of the semiconductor device in FIG.
  • FIG. 4B is a diagram showing the circuit diagram notation of FIG.
  • the first electrode 11 of the first switch element 1 and the first electrode 21 of the second switch element 2 can be integrated. With this configuration, the semiconductor device can be miniaturized and transmission loss of the control signal can be reduced.
  • FIG. 6 is a schematic diagram of the semiconductor device according to the second embodiment. As shown in FIG. 6, the first electrodes of the first switch element 1 and the second switch element 2 are electrically connected to the drain of the first transistor 63. Here, the first electrodes 11 and 21 of the first switch element 1 and the second switch element 2 are active electrodes.
  • the drain of the second transistor 61 is electrically connected to the second electrode 12 of the first switch element 1.
  • the second electrode 12 of the first switch element 1 is an inactive electrode.
  • the drain of the third transistor 65 is electrically connected to the second electrode 22 of the second switch element 2. For example, when an electric signal is transmitted from the terminal 51 to the terminal 52, both the first switch element 1 and the second switch element 2 need to be changed to the ON state, that is, the low resistance state.
  • the terminal V1 and the terminal V3 are grounded, and a predetermined voltage, that is, a positive voltage higher than the threshold voltage (set voltage) of the switch element is applied to the terminal V2, and the second transistor 61, the first transistor 63, and the first transistor
  • the transition to the desired ON state can be realized by setting the three transistors 65 to the low resistance state.
  • the terminal V2 is grounded, and a positive voltage equal to or higher than the threshold voltage (reset voltage) of the switch element is applied to the terminals V1 and V3 so that the second transistor 61, the first transistor 63, and the third transistor 65 are low.
  • the transition to the desired OFF state can be realized by setting the resistance state.
  • the predetermined voltage is not necessarily a voltage higher than the threshold voltage.
  • the state of the switch element may be changed over time by applying a voltage lower than the threshold voltage for a long time.
  • FIG. 7 is a schematic diagram of a semiconductor device according to the third embodiment.
  • the first electrodes of the first switch element 1 and the second switch element 2 the drain of the first P-type MIS (Metal Insulator Semiconductor) transistor 43, and the drain of the first N-type MIS transistor 44 are connected. Electrically connected.
  • the first electrodes 11 and 21 of the first switch element 1 and the second switch element 2 are active electrodes.
  • the drains of the second P-type MIS transistor 41 and the second N-type MIS transistor 42 are electrically connected to the second electrode 12 of the first switch element 1.
  • the second electrode 12 of the first switch element 1 is an inactive electrode.
  • the second electrode 22 of the second switch element 2 is electrically connected to the drain of the third P-type MIS transistor 45 and the drain of the third N-type MIS transistor 46.
  • the operation will be described below.
  • a positive voltage equal to or lower than the threshold voltage (set voltage) is applied from the terminal 51, and the terminal 52 is grounded.
  • a MOS (Metal Oxide Semiconductor) transistor can be used as the MIS transistor.
  • desired performance can be obtained by connecting the P-type MOS transistor to the power source and grounding the N-type MOS transistor. For example, when an N-type MOS transistor is connected to a power source, the source floats and performance is degraded. (Rewrite circuit 2 using P-type MIS and N-type MIS) The semiconductor device of FIG.
  • the drain of the second P-type MIS transistor 41 is connected to both the second electrode 12 of the first switch element 1 and the second electrode 22 of the second switch element 2.
  • the second electrode 12 of the first switch element 1 is electrically connected to the drain of the second P-type MIS transistor 41 and the drain of the second N-type MIS transistor 42.
  • the drain of the third N-type MIS transistor 46 is electrically connected to the second electrode 22 of the second switch element 2.
  • the number of transistors is smaller than that of the semiconductor device illustrated in FIG. 7, and a fine and simple semiconductor device can be realized.
  • the second P-type MIS transistor 41 is omitted, and the drain of the third P-type MIS transistor 45 is electrically connected to both the second electrode 12 of the first switch element 1 and the second electrode 22 of the second switch element 2.
  • a MOS (Metal Oxide Semiconductor) transistor can be used as the MIS transistor.
  • FIG. 9A is a diagram schematically illustrating a configuration of the semiconductor device according to the fourth embodiment.
  • FIG. 9B is a diagram showing the circuit diagram notation of FIG. 9A with a structural notation.
  • the semiconductor device in FIG. 9A includes first and second switch elements 1 and 2 and at least one third switch element 3.
  • the third switch element 3 includes first and second terminals 31 and 32.
  • the first and second switch elements 1 and 2 are provided in contact with the ion conductors 13 and 23 and the ion conductors 13 and 23, respectively, and supply first metal ions to the ion conductors 13 and 23.
  • Electrodes 11 and 21 and second electrodes 12 and 22 provided in contact with the ion conductors 13 and 23 and less ionized than the first electrodes 11 and 21 are provided.
  • the semiconductor device in FIG. 9A has such a structure.
  • the operation of the semiconductor device according to the fourth embodiment will be described below.
  • the states of the first switch element 1 and the second switch element 2 of the semiconductor device according to the present embodiment are programmed to a high resistance state.
  • the positive voltage below a threshold voltage (set voltage) is applied to the 1st electrode 11 of the 1st switch element 1, and the 1st electrode 21 of the 2nd switch element 2 is earth
  • the first switch element 1 is a direction in which the voltage application direction transitions to the ON state, there is a possibility that the first switch element 1 malfunctions and transitions to the ON state when a voltage equal to or lower than the threshold voltage is applied. Since 2 is a voltage application direction for transition to the OFF state, no malfunction occurs even when a voltage equal to or lower than the threshold voltage is applied.
  • transitioning to the ON state means conducting ions from the first electrode 11 to the ion conductor 13.
  • a positive voltage equal to or lower than the threshold voltage (set voltage) is applied to the first electrode 21 of the second switch element 2 and the first electrode 11 of the first switch element 1 is grounded.
  • transition to the ON state refers to ion conduction from the first electrode 21 to the ion conductor 23.
  • FIG. 10A illustrates a modified example of the semiconductor device in FIG.
  • FIG. 10B is a diagram showing the circuit diagram notation of FIG. 10A with a structural notation.
  • the second electrode 12 of the first switch element 1 and the second electrode 22 of the second switch element 2 can be integrated.
  • FIG. 12 is a schematic diagram of a semiconductor device according to the fifth embodiment.
  • the semiconductor device according to FIG. 12 is a mode in which the second electrodes are electrically connected to each other instead of the first electrodes of the first and second switch elements in the semiconductor device according to FIG. As shown in FIG.
  • FIG. 13 is a schematic diagram of a semiconductor device according to the sixth embodiment.
  • the semiconductor device according to FIG. 13 is a mode in which the second electrodes are electrically connected to each other instead of the first electrodes of the first and second switch elements in the semiconductor device according to FIG. As shown in FIG.
  • the second electrodes of the first switch element 1 and the second switch element 2, and the drain of the first P-type MIS transistor 43 and the drain of the first N-type MIS transistor 44 are electrically connected. ing.
  • the drain of the second P-type MIS transistor 41 and the drain of the second N-type MIS transistor 42 are electrically connected to the first electrode 11 of the first switch element 1.
  • the first electrode 21 of the second switch element 2 is electrically connected to the drain of the third P-type MIS transistor 45 and the drain of the third N-type MIS transistor 46.
  • a MOS (Metal Oxide Semiconductor) transistor can be used as the MIS transistor.
  • desired performance can be obtained by connecting the P-type MOS transistor to the power source and grounding the N-type MOS transistor. For example, when an N-type MOS transistor is connected to a power source, the source floats and performance is degraded.
  • the semiconductor device shown in FIG. 14 is the same as the semiconductor device shown in FIG. 13 except that the third N-type MIS transistor 46 is omitted and the drain of the second N-type MIS transistor 42 is connected to the first electrode 11 and the second switch of the first switch element 1. In this embodiment, both the first electrodes 21 of the element 2 are electrically connected.
  • the second electrodes of the first switch element 1 and the second switch element 2, and the drain of the first P-type MIS transistor 43 and the drain of the first N-type MIS transistor 44 are electrically connected. ing.
  • the drain of the second N-type MIS transistor 42 is connected to both the first electrode 11 of the first switch element 1 and the first electrode 12 of the second switch element 2. Further, the drain 41 of the second P-type MIS transistor and the drain of the second N-type MIS transistor 42 are electrically connected to the first electrode 11 of the first switch element 1.
  • the drain of the third P-type MIS transistor 45 is electrically connected to the first electrode 22 of the second switch element 2.
  • FIG. 15 is a circuit configuration diagram of a crossbar switch using the semiconductor device of the present invention.
  • FIG. 16 is a layout diagram of a crossbar switch using the semiconductor device of the present invention, and is a schematic diagram showing a top view. Here, a cell in the present invention is defined.
  • the cell in the present invention has a unit structure periodically arranged in a semiconductor integrated circuit, and includes first and second switch elements and a first transistor as a third switch element.
  • the crossbar switch of FIG. 15 has a configuration in which a plurality of first and second wirings 71 and 72 are further provided.
  • One first wiring 71 selected from the plurality of first wirings is electrically connected to the switching transistor, for example, the drain of the second transistor 61 in the second embodiment.
  • One second wiring 72 selected from the plurality of second wirings and a switching transistor, for example, the drain of the third transistor 65 in the second embodiment are electrically connected.
  • each of the plurality of cells 100 constituting one column of the matrix the second electrode of the first switch element and the first first wiring are electrically connected, and a plurality of cells constituting one row of the matrix In each of the cells 100, the second electrode of the second switch element and one second wiring are electrically connected.
  • one third wiring selected from the plurality of third wirings and a switching transistor for example, implementation
  • the gate of the first transistor 63 in the second embodiment is electrically connected.
  • a plurality of wirings extending in the column direction are first wirings
  • a plurality of wirings extending in the row direction are second wirings.
  • a plurality of wirings extending in the row direction are first wirings.
  • a plurality of wires extending in the column direction may be used as the first wires.
  • P-type MIS transistors 41, 43, and 45 and N-type MIS transistors 42, 44, and 46 may be used as switching transistors. With this configuration, a crossbar switch that can achieve high reliability and low voltage can be realized. Further, by using the crossbar switch having such a configuration, it is possible to arbitrarily change the signal transmission path without consuming standby power after manufacturing the semiconductor chip.
  • the switch part of the crossbar switch in the multilayer wiring layer, it can be provided in a small area, so the charge / discharge current at the time of signal transmission can be reduced, which is advantageous for reducing the operating power. is there. Furthermore, once programmed crossbar switches can transmit signals with the operating voltage of the logic, the voltage can be reduced. Further, as shown in FIGS. 19 to 21, even when the second electrodes of the first and second switch elements are electrically connected to each other, the same crossbar switch structure as when the first electrodes are connected to each other It can be.
  • FIG. 22 is a cross-sectional view schematically showing the semiconductor device of the present embodiment.
  • the semiconductor device of FIG. 22 is configured such that the two switch elements described in the first embodiment are provided in a multilayer wiring layer provided on a semiconductor substrate.
  • Each switch element has a first electrode 105, a second electrode 110, and an ion conductor 109 interposed between the first electrode 105 and the second electrode 110.
  • the first electrodes of the two switch elements are integrated to form a single first electrode 105.
  • the first electrode 105 is a wiring also serving as a lower electrode, and the ion conductor 109 is in contact with the lower electrode / wiring 105 at the opening of the barrier film 107.
  • the second electrode 110 is an upper electrode and is electrically connected to the two independent wirings 114a and 114b via the two independent plugs 115a and 115b.
  • the first electrode can be made of a material that is a source of metal ions, such as Cu.
  • the ion conductive layer is made of a material capable of conducting metal ions, for example, organic matter, organosiloxane, silicon carbide oxide, silicon tantalum oxide, tantalum oxide, zirconium oxide, hafnium oxide, silicon oxide, titanium oxide. A material including any of them can be used.
  • Cu as a main component means that the Cu content is 95% or more. Generally, when the Cu content is less than this, the wiring resistance increases.
  • FIG. 23 is a cross-sectional view schematically showing the semiconductor device of the present embodiment.
  • the semiconductor device of FIG. 23 is configured such that the two switch elements described in the fifth embodiment are provided in a multilayer wiring layer provided on a semiconductor substrate.
  • the 23 includes the interlayer insulating film 102, the barrier insulating film 103, the interlayer insulating film 104, the second electrodes 105a and 105b, the barrier metals 106a and 106b, the insulating barrier film 107, the protective insulating film 108, and the ion conduction.
  • Each switch element includes first electrodes 105 a and 105 b, a second electrode 110, and an ion conductor 109 interposed between the first electrodes 105 a and 105 b and the second electrode 110.
  • the second electrodes of the two switch elements are integrated to form a single second electrode 110.
  • the first electrodes 105a and 105b are wirings also serving as lower electrodes.
  • the ion conductor 109 is in contact with two independent lower electrode / wirings 105 a and 105 b in the two openings of the barrier film 107.
  • the integrated second electrode 110 is an upper electrode, and is electrically connected to the wiring 114 via two independent plugs 115a and 115b.
  • the first electrode can be made of a material that is a source of metal ions, such as Cu.
  • a material that is less ionizable than the second electrode such as Ru or Pt, can be used for the second electrode.
  • the ion conductive layer is made of a material capable of conducting metal ions, for example, organic matter, organosiloxane, silicon carbide oxide, silicon tantalum oxide, tantalum oxide, zirconium oxide, hafnium oxide, silicon oxide, titanium oxide. A material including any of them can be used.
  • FIG. 24 is a diagram schematically showing a modification of the semiconductor device of FIG.
  • the semiconductor device of FIG. 24 is configured such that the ion conductor 109 is in contact with two independent lower electrode / wirings 105a and 105b in one opening of the barrier film 107 in the semiconductor device of FIG.
  • the second electrode 110 that is an integrated upper electrode is electrically connected to the wiring 114 through one plug 115.
  • the first and second wirings are provided in the same layer. However, the first and second wirings may be provided in different layers in the multilayer wiring layer.
  • FIG. 25 is a cross-sectional view schematically showing the semiconductor device of this example.
  • the semiconductor device of FIG. 25 has a configuration in which two switch elements are provided in a copper multilayer wiring layer provided on a semiconductor substrate.
  • Each switch element has a first electrode 105a, 105b, a second electrode 110, and an ion conductor 109 interposed between the first electrode 105a, 105b and the second electrode 110, and two switch elements.
  • the second electrodes are integrated.
  • the first electrodes 105a and 105b are wirings also serving as lower electrodes.
  • the ion conductor 109 is configured to be in contact with two independent lower electrode / wirings 105 a and 105 b in one opening of the barrier film 107.
  • the first electrode was mainly composed of Cu
  • Ru was used as the second electrode
  • PSE polymer solid electrolyte
  • Cu as a main component means that the Cu content is 95% or more.
  • FIG. 26 shows voltage-current characteristics when a voltage is applied to each terminal. Since the switch element is in a high resistance state in the initial state, the resistance value between the source and drain is 10 8 ⁇ (FIG. 26C, OFF1). Subsequently, a voltage is applied between the gate and the drain and between the gate and the source in order to shift the switch element to the low resistance state. At this time, when Gate is fixed to the ground, a forming operation can be performed by applying a positive voltage to Source and Drain (FIG. 26A, Igs, Igd). At this time, the threshold voltage is 2V. The set current is controlled to 100 ⁇ A by the transistor.
  • the voltage-current characteristic between the source and drain was measured and found to be about 600 ⁇ . (FIG. 26 (C), ON).
  • a voltage is applied between the gate and the drain and between the gate and the source in order to shift the switch element to the high resistance state.
  • a reset operation can be performed by applying a positive voltage to Gate (FIG. 26B, Igs, Igd).
  • Igs, Igd a positive voltage to Gate
  • FIG. 26 shows current-voltage characteristics of the switch element in a high resistance state at 125 ° C.
  • FIG. 27A shows current values (Ids) when a voltage is applied between the drain and the source.
  • FIG. 27B shows a current value (Igs) when a voltage is applied between Gate and Source. It turns out that it has changed to the low resistance state at around 2V. From the above, it can be seen that the reliability between the drain and source is improved because the breakdown voltage between the drain and source is larger than the programming voltage.
  • the insulation resistance between the gate and the source and between the gate and the drain is as much as possible.
  • the insulation resistance is an OFF resistance.
  • FIG. 28 is a diagram comparing the operating characteristics of the two-terminal element of the background art with the operating characteristics of the semiconductor device according to this example.
  • the two-terminal element of the background art is a semiconductor device having one switch element. When the operating characteristics of the two-terminal element of the background art are compared with the operating characteristics of the semiconductor device according to this example, it can be seen that the lifetime prediction at 1 V has increased from just over 10 years to over 1 million years.
  • the present invention can also be applied to the bonding of electronic circuit devices, optical circuit devices, quantum circuit devices, micromachines, MEMS (Micro Electro Mechanical Systems), and the like to semiconductor devices.
  • the example of the switch function has been mainly described.
  • the present invention can be used for a memory element using both non-volatility and resistance change characteristics.
  • this invention is not necessarily limited to this.
  • the third switch element includes first and second terminals, and the first and second switch elements are provided in contact with the ion conductor and the ion conductor, respectively, and include a first electrode mainly composed of Cu.

Abstract

　第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、上記第三スイッチ素子は第一及び第二端子を備え、上記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、上記イオン伝導体に接して設けられ、上記イオン伝導体に金属イオンを供給する第一電極と、上記イオン伝導体に接して設けられ、上記第一電極よりもイオン化しにくい第二電極と、を備え、（ａ）上記第一スイッチ素子の上記第一電極と、上記第二スイッチ素子の上記第一電極とが相互に電気的に接続され、上記第三スイッチ素子の第一端子は、上記相互に接続された第一電極同士のみに電気的に接続されており、又は、（ｂ）上記第一スイッチ素子の上記第二電極と、上記第二スイッチ素子の上記第二電極とが相互に電気的に接続され、上記第三スイッチ素子の第一端子は、上記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置とされる。

Description

半導体装置及びその動作方法
　本発明は、半導体装置及びその動作方法に関し、特に抵抗変化型不揮発素子を搭載した半導体装置及びその動作方法に関する。
　半導体デバイス、特にシリコンデバイスは、微細化（スケーリング則：Ｍｏｏｒｅの法則）によってデバイスの集積化・低電力化が進められ、３年４倍のペースで開発が進められてきた。近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）のゲート長は２０ｎｍ以下となり、リソグラフィプロセスの高騰、及びデバイス寸法の物理的限界により、これまでのスケーリング則とは異なるアプローチでのデバイス性能の改善が求められている。リソグラフィプロセスの高騰とは、例えば、装置価格及びマスクセット価格の高騰である。デバイス寸法の物理的限界とは、例えば動作限界やばらつき限界である。
　その改善策として、近年、ゲートアレイとスタンダードセルの中間的な位置づけとしてＦＰＧＡと呼ばれる再書き換え可能なプログラマブルロジックデバイスが開発されている。このＦＰＧＡは、チップ製造後に顧客自身が任意に配線の電気的接続をして回路を構成できるようにしたものである。ＦＰＧＡの多層配線層内部に抵抗変化素子を搭載することで、いっそうの低電力化を図ることが期待されている。抵抗変化素子としては、遷移金属酸化物を用いたＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）や、イオン伝導体を用いたＮａｎｏＢｒｉｄｇｅ（ＮＥＣ社の登録商標）などがある。特許文献１及び非特許文献１には、電界などの印加によってイオンが自由に動くことのできる固体中における金属イオンの移動と電気化学反応とを利用した抵抗変化素子が開示されている。電界などの印加によってイオンが自由に動くことのできる固体とは、イオン伝導体である。特許文献１及び非特許文献１に開示された抵抗変化素子は、イオン伝導層、このイオン伝導層に接して対向面に設けられた第一電極及び第二電極から構成されている。第一電極からイオン伝導層に金属イオンが供給され、第二電極からは金属イオンは供給されない。特許文献１及び非特許文献１に開示された抵抗変化素子では、印加電圧極性を変えることでイオン伝導体の抵抗値を変化させ、二つの電極間の導通状態を制御する。また、特許文献１及び非特許文献１には、この抵抗変化素子をＵＬＳＩ（Ｕｌｔｒａ−Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）に用いるクロスバースイッチが開示されている。
特開２００５−１０１５３５号公報
Ｓｈｕｎｉｃｈｉ　Ｋａｅｒｉｙａｍａ　ｅｔ　ａｌ．，″Ａ　Ｎｏｎｖｏｌａｔｉｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｓｏｌｉｄ−Ｅｌｅｃｔｒｏｌｙｔｅ　Ｎａｎｏｍｅｔｅｒ　Ｓｗｉｔｃｈ″，ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．４０，Ｎｏ．１，ｐｐ．１６８−１７６，Ｊａｎｕａｒｙ　２００５．
　しかしながら、特許文献１及び非特許文献１に記載の抵抗変化素子には、以下のような課題が存在する。即ち、特許文献１及び非特許文献１に記載の２端子型抵抗変化素子をＵＬＳＩの信号線に用いるクロスバースイッチに適用した場合、高抵抗状態の抵抗変化素子が、隣接するスイッチに伝播する信号の振幅によって誤書き込みされてしまう課題が発生する。すなわち、ＯＦＦディスターブが発生する。特に、ロジックＬＳＩの動作電圧に近づけるために抵抗変化素子のプログラミング電圧を低電圧化した場合には、前述のディスターブ問題はより顕著となる。その結果、プログラミング電圧の低電圧化とディスターブ耐性の向上を両立することができないという問題点があった。言い換えると、プログラミング電圧の低電圧化と高信頼化とを両立することができないという問題点があった。
　本発明の目的は、上述した課題を解決し、高信頼化且つ低電圧化が可能な半導体装置及びその動作方法を提供することである。
　上述した課題を解決するため、本発明にかかる半導体装置は、第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を含むセルを有し、上記第三スイッチ素子は第一及び第二端子を備え、上記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、上記イオン伝導体に接して設けられ、上記イオン伝導体に金属イオンを供給する第一電極と、上記イオン伝導体に接して設けられ、上記第一電極よりもイオン化しにくい第二電極と、を備え、
　（ａ）上記セル内において、上記第一スイッチ素子の上記第一電極と、上記第二スイッチ素子の上記第一電極と、上記第三スイッチ素子の第一端子とが相互に電気的に接続されており、又は、
　（ｂ）上記セル内において、上記第一スイッチ素子の上記第二電極と、上記第二スイッチ素子の上記第二電極と、上記第三スイッチ素子の第一端子とが相互に電気的に接続されている構成とされる。
　また、第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、上記第三スイッチ素子は第一及び第二端子を備え、上記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、上記イオン伝導体に接して設けられ、上記イオン伝導体に金属イオンを供給する第一電極と、上記イオン伝導体に接して設けられ、上記第一電極よりもイオン化しにくい第二電極と、を備え、
　（ａ）上記第一スイッチ素子の上記第一電極と、上記第二スイッチ素子の上記第一電極とが相互に電気的に接続され、上記第三スイッチ素子の第一端子は、上記相互に接続された第一電極同士のみに電気的に接続されており、又は、
　（ｂ）上記第一スイッチ素子の上記第二電極と、上記第二スイッチ素子の上記第二電極とが相互に電気的に接続され、上記第三スイッチ素子の第一端子は、上記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置の動作方法であって、
　上記（ａ）の場合は、上記第三スイッチ素子を介して、上記第一及び第二スイッチ素子の第一電極に、上記第一及び第二スイッチ素子の第二電極に印加される電圧よりも高い所定の電圧を印加し、
　上記（ｂ）の場合は、上記第三スイッチ素子を介して、上記第一及び第二スイッチ素子の第一電極に、上記第一及び第二スイッチ素子の第二電極に印加される電圧よりも低い所定の電圧を印加する、半導体装置の動作方法が提供される。
　さらに、第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、上記第三スイッチ素子は第一及び第二端子を備え、上記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、上記イオン伝導体に接して設けられ、上記イオン伝導体に金属イオンを供給する第一電極と、上記イオン伝導体に接して設けられ、上記第一電極よりもイオン化しにくい第二電極と、を備え、
　（ａ）上記第一スイッチ素子の上記第一電極と、上記第二スイッチ素子の上記第一電極とが相互に電気的に接続され、上記第三スイッチ素子の第一端子は、上記相互に接続された第一電極同士のみに電気的に接続されており、又は、
　（ｂ）上記第一スイッチ素子の上記第二電極と、上記第二スイッチ素子の上記第二電極とが相互に電気的に接続され、上記第三スイッチ素子の第一端子は、上記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置の動作方法であって、
　上記（ａ）の場合は、上記第三スイッチ素子を介して、上記第一及び第二スイッチ素子の第一電極に、上記第一及び第二スイッチ素子の第二電極に印加される電圧よりも低い所定の電圧を印加し、
　上記（ｂ）の場合は、上記第三スイッチ素子を介して、上記第一及び第二スイッチ素子の第一電極に、上記第一及び第二スイッチ素子の第二電極に印加される電圧よりも高い所定の電圧を印加する、半導体装置の動作方法、が提供される。
　本発明によれば、高信頼化且つ低電圧化が可能な半導体装置とすることができる。
ユニポーラ型スイッチ素子の動作特性を示す図である。 バイポーラ型スイッチ素子の動作特性を示す図である。 （Ａ）は、本発明の実施の形態における半導体装置の一部を示す回路図であり、（Ｂ）は、本発明の実施の形態における半導体装置の一部を示す断面図である。 （Ａ）は、本発明の実施の形態における半導体装置の一例を示す回路図であり、（Ｂ）は、本発明の実施の形態における半導体装置の一例を示す断面図である。 本発明の実施の形態における半導体装置の一例を示す断面図である。 本発明の実施の形態における半導体装置の一例を示す回路図である。 本発明の実施の形態における半導体装置の一例を示す回路図である。 本発明の実施の形態における半導体装置の一例を示す回路図である。 （Ａ）は、本発明の実施の形態における半導体装置の一部を示す回路図であり、（Ｂ）は、本発明の実施の形態における半導体装置の一部を示す断面図である。 （Ａ）は、本発明の実施の形態における半導体装置の一例を示す回路図であり、（Ｂ）は、本発明の実施の形態における半導体装置の一例を示す断面図である。 本発明の実施の形態における半導体装置の一例を示す断面図である。 本発明の実施の形態における半導体装置の一例を示す回路図である。 本発明の実施の形態における半導体装置の一例を示す回路図である。 本発明の実施の形態における半導体装置の一例を示す回路図である。 本発明の実施の形態における半導体装置の一例を示す回路図である。 本発明の実施の形態における半導体装置の一例を示す模式図である。 本発明の実施の形態における半導体装置の一例を示す回路図である。 本発明の実施の形態における半導体装置の一例を示す回路図である。 本発明の実施の形態における半導体装置の一例を示す回路図である。 本発明の実施の形態における半導体装置の一例を示す回路図である。 本発明の実施の形態における半導体装置の一例を示す回路図である。 本発明の実施の形態における半導体装置の一例を示す断面図である。 本発明の実施の形態における半導体装置の一例を示す断面図である。 本発明の実施の形態における半導体装置の一例を示す断面図である。 本発明の実施例における半導体装置の一例を示す断面図である。 本発明の実施例における半導体装置の動作特性を示す図である。 本発明の実施例における半導体装置の動作特性を示す図である。 背景技術における半導体装置の動作特性と本発明の実施例における半導体装置の動作特性とを示す図である。
　本発明を詳細に説明する前に、本発明に関連する用語の意味を説明する。
（バイポーラ型スイッチ素子とユニポーラ型スイッチ素子の説明）
（ユニポーラ型スイッチ素子）
　ユニポーラ型スイッチ素子とは、印加電圧のレベルによりＯＦＦ状態とＯＮ状態を切り替えるスイッチ素子である。ＯＦＦ状態とは、高抵抗状態のことである。ＯＮ状態とは、低抵抗状態のことである。図１を用いて、ユニポーラ型スイッチ素子の動作特性を説明する。図１は、ユニポーラ型スイッチ素子の動作特性を模式的に示す図である。
　例えば、第一電極、スイッチ素子、第二電極から構成されるユニポーラ型抵抗変化素子の場合には、第一電極に正電圧を印加すると（図１（Ａ））、所望のセット電圧を閾値電圧として、ＯＦＦ状態からＯＮ状態へ遷移する。すなわち、高抵抗状態から低抵抗状態へ遷移する。このとき、閾値電圧は、抵抗変化層の膜厚や組成、密度などに依存する。続いて、ＯＮ状態のスイッチ素子において再び第一電極に正電圧を印加すると（図１（Ｂ））、所望のリセット電圧を閾値電圧としてＯＮ状態からＯＦＦ状態へ遷移する。さらに正電圧の印加を続けるとセット電圧に達し、再びＯＦＦ状態からＯＮ状態へ遷移する。
　一方、第一電極に負電圧を印加すると（図１（Ｃ））、所望のセット電圧を閾値電圧としてＯＦＦ状態からＯＮ状態へ遷移する。すなわち、高抵抗状態から低抵抗状態へ遷移する。続いて、ＯＮ状態のスイッチ素子において再び第一電極に負電圧を印加すると（図１（Ｄ））、所望のリセット電圧を閾値電圧としてＯＮ状態からＯＦＦ状態へ遷移する。このように図１（Ａ）−（Ｂ）の動作と図１（Ｃ）−（Ｄ）の動作が対称であり、電圧の印加方向、すなわち電圧の極性、には依存せず、電圧のレベルにのみ依存して抵抗変化特性を示す素子をユニポーラ型スイッチ素子と定義する。
（バイポーラ型スイッチ素子）
バイポーラ型スイッチ素子とは、印加電圧の極性によりＯＦＦ状態とＯＮ状態を切り替えるスイッチ素子である。ＯＦＦ状態とは、高抵抗状態のことである。ＯＮ状態とは、低抵抗状態のことである。図２を用いて、バイポーラ型スイッチ素子の動作特性を説明する。図２は、バイポーラ型スイッチ素子の動作特性を模式的に示す図である。
　例えば、第一電極、イオン伝導体、第二電極から構成されるバイポーラ型スイッチ素子の場合には、第一電極に正電圧を印加すると（図２（Ａ））、所望のセット電圧を閾値電圧としてＯＦＦ状態からＯＮ状態へ遷移する。続いて、ＯＮ状態の抵抗変化素子において、再び第一電極に正電圧を印加した場合には（図２（Ｂ））、オーミックな電流−電圧特性を示す。続いて、第一電極に負電圧を印加すると（図２（Ｃ））、所望のリセット電圧を閾値電圧としてＯＮ状態からＯＦＦ状態へ遷移する。すなわち、低抵抗状態から高抵抗状態へ遷移する。さらに、ＯＦＦ状態の抵抗変化素子において再び第一電極に正電圧を印加すると（図２（Ｄ））、所望の閾値電圧（セット電圧）においてＯＦＦ状態からＯＮ状態へ遷移する。このように、印加電圧の極性によりＯＦＦ状態とＯＮ状態とを切り替える素子をバイポーラ型スイッチ素子と定義する。言い換えると、印加電圧の極性により高抵抗状態と低抵抗状態とを切り替える素子を、バイポーラ型スイッチ素子と定義する。
（バイポーラ型抵抗変化素子における電極の定義）
ここで、バイポーラ型スイッチ素子に用いられる電極を定義する。図２で説明したように、正電圧を印加した場合にＯＦＦ状態からＯＮ状態に遷移する電極を第一電極、或いは活性電極と定義する。一方、正電圧を印加した場合にＯＮ状態からＯＦＦ状態に遷移する電極を第二電極、或いは不活性電極と定義する。第一電極はイオン伝導体にイオンを供給し、第二電極は第一電極よりもイオン化しにくい。
　二つの異なるスイッチ素子を接続する場合、電極同士を電気的に接続することになる。そこで、二つの異なるスイッチ素子の活性電極同士又は不活性電極同士が電気的に接続されている、或いは一体化していることを同一極性同士の電極の接続と定義する。一方、二つの異なるスイッチ素子の一方の活性電極と他方の不活性電極が接続されている場合を異種極性での電極の接続と定義する。
　以下に、本発明の好ましい実施の形態及び実施例について、スイッチ素子としてバイポーラ型スイッチ素子を用いて、詳細に説明する。
＜実施の形態１＞
　図３（Ａ）は、実施の形態１にかかる半導体装置の構成を模式的に示す図である。図３（Ｂ）は、図３（Ａ）の回路図表記を構造上の表記で示した図である。図３（Ａ）の半導体装置は、第一及び第二スイッチ素子１、２、並びに少なくとも一つの第三スイッチ素子３を有する。上記第三スイッチ素子３は、第一及び第二端子３１、３２を備える。上記第一及び第二スイッチ素子１、２はそれぞれ、イオン伝導体１３、２３と、このイオン伝導体１３、２３に接して設けられ、このイオン伝導体１３、２３に金属イオンを供給する第一電極１１、２１と、このイオン伝導体１３、２３に接して設けられ、この第一電極１１、２１よりもイオン化しにくい第二電極１２、２２と、を備える。上記第一スイッチ素子１の上記第一電極１１と、上記第二スイッチ素子２の上記第一電極２１とが相互に電気的に接続され、上記第三スイッチ素子３の第一端子３１は、上記相互に接続された第一電極同士１１、２１のみに電気的に接続されている。図３（Ａ）の半導体装置はこのような構成とされる。
　イオン伝導体には、有機物、有機シロキサン、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタン、のいずれかを含む材料を用いることができる。また、第一電極には、Ｃｕを主成分とする材料を用いることができる。第二電極には、Ｒｕ又はＰｔを含む材料を用いることができる。ここで、Ｃｕを主成分とするとは、Ｃｕ含有率が９５％以上であることをいう。一般にこれ以下のＣｕ含有率になると、配線抵抗が増加する。
　以下に、実施の形態１にかかる半導体装置の動作を説明する。本実施の形態にかかる半導体装置の第一スイッチ素子１及び第二スイッチ素子２の状態を高抵抗状態にプログラミングする。ここで、高抵抗状態とは、第一及び第二スイッチ素子１、２の第一電極１１、２１からイオン伝導体１３、２３へとイオン伝導していない状態である。そして、第一スイッチ素子１の第二電極１２に閾値電圧（セット電圧）以下の正電圧を印加し、第二スイッチ素子２の第二電極２２を接地する。すると、各スイッチ素子１、２の両端に電圧が印加されるが、第二スイッチ素子２にはＯＦＦ状態からＯＮ状態へ遷移する方向に電圧が印加されているのに対し、第一スイッチ素子１にはＯＮ状態からＯＦＦ状態へ遷移する方向に電圧が印加されている。即ち、第二スイッチ素子２は電圧の印加方向がＯＮ状態へ遷移する方向なので閾値電圧以下の電圧が印加されると誤動作してＯＮ状態へ遷移する可能性があるが、第一スイッチ素子１はＯＦＦ状態へ遷移する電圧印加方向なので閾値電圧以下の電圧が印加されても誤動作しない。ここで、ＯＮ状態へ遷移するとは、第一電極２１からイオン伝導体２３へとイオン伝導することである。一方、第二スイッチ素子２の第二電極２２に閾値電圧（セット電圧）以下の正電圧を印加し、第一スイッチ素子１の第二電極１２を接地する場合を考える。この場合は、第一スイッチ素子１はＯＦＦ状態からＯＮ状態へ遷移する方向に電圧が印加されているのに対し、第二スイッチ素子２はＯＮ状態からＯＦＦ状態へ遷移する方向に電圧が印加されている。即ち、第一スイッチ素子１は電圧の印加方向がＯＮ状態へ遷移する方向なので閾値電圧以下の電圧が印加されると誤動作してＯＮ状態へ遷移する可能性があるが、第二スイッチ素子２はＯＦＦ状態へ遷移する電圧印加方向なので閾値電圧以下の電圧が印加されても誤動作しない。ここで、ＯＮ状態へ遷移するとは、第一電極１１からイオン伝導体１３へとイオン伝導することである。
　以上のように、本実施の形態にかかる構成により、いずれの信号形態が伝達された場合においても、第一スイッチ素子及び第二スイッチ素子のうちどちらか一方のＯＦＦ状態を維持することができるため、ＯＦＦ状態からＯＮ状態へ遷移してしまう誤動作、すなわちディスターブ不良、を防ぐことができる。よって、半導体回路の誤動作による不良をなくし、高信頼化且つ低電圧化が可能な半導体装置を実現することができる。また、第一及び第二スイッチ素子に印加される電圧は、第一及び第二スイッチ素子それぞれの抵抗値によって抵抗分割され半分程度になることからも、ディスターブ不良を防ぐことができる。
（実施の形態１の変形例）
　図４（Ａ）は、図３（Ａ）の半導体装置の変形例である。また、図４（Ｂ）は、図４（Ａ）の回路図表記を構造上の表記で示した図である。図４（Ａ）に示すように、第一スイッチ素子１の第一電極１１と第二スイッチ素子２の第一電極２１を一体化することができる。かかる構成により、半導体装置の微細化が可能となり、また制御信号の伝送損失を減らすことができる。また、第一及び第二スイッチ素子の第一電極同士が電気的に接続されていれば、例えば図５に示すように、第一スイッチ素子１のイオン伝導体１３と第二スイッチ素子２のイオン伝導体２３を一体化してもよい。
＜実施の形態２＞
（スイッチ素子のプログラミング方法）
　実施の形態１におけるスイッチ素子のプログラミング方法を説明する。図６は、実施の形態２にかかる半導体装置を模式的に示す図である。図６に示すように、第一スイッチ素子１と第二スイッチ素子２の第一電極同士と第一トランジスタ６３のドレインが電気的に接続されている。ここで、第一スイッチ素子１と第二スイッチ素子２の第一電極１１，２１は、活性電極である。そして、第一スイッチ素子１の第二電極１２には第二トランジスタ６１のドレインが電気的に接続されている。ここで、第一スイッチ素子１の第二電極１２は、不活性電極である。また、第二スイッチ素子２の第二電極２２には第三トランジスタ６５のドレインが電気的に接続されている。
　例えば、端子５１から端子５２へ電気信号を伝達する場合には、第一スイッチ素子１と第二スイッチ素子２の双方をＯＮ状態、すなわち低抵抗状態、へ遷移させる必要がある。この場合は、端子Ｖ１と端子Ｖ３を接地し、端子Ｖ２に所定の電圧、即ちスイッチ素子の閾値電圧（セット電圧）以上の正電圧を印加して、第二トランジスタ６１、第一トランジスタ６３及び第三トランジスタ６５を低抵抗状態とすることで所望のＯＮ状態への遷移を実現することができる。一方、端子５１から端子５２への電気信号を遮断したい場合には、第一スイッチ素子１と第二スイッチ素子２の双方をＯＦＦ状態、すなわち高抵抗状態、へ遷移させる必要がある。この場合は、端子Ｖ２を接地し、端子Ｖ１と端子Ｖ３にスイッチ素子の閾値電圧（リセット電圧）以上の正電圧を印加して、第二トランジスタ６１、第一トランジスタ６３及び第三トランジスタ６５を低抵抗状態とすることで所望のＯＦＦ状態への遷移を実現することができる。
　所定の電圧とは、必ずしも閾値電圧より高い電圧でなくてもよい。例えば、閾値電圧より低い電圧を長時間印加することにより、時間をかけてスイッチ素子の状態を遷移させてもよい。
＜実施の形態３＞
（Ｐ型ＭＩＳ、Ｎ型ＭＩＳを使った書き換え回路１）
　実施の形態３にかかる半導体装置は、スイッチ素子のプログラミング方法が異なること以外は実施の形態２にかかる半導体装置と同様である。図７は、実施の形態３にかかる半導体装置を模式的に示す図である。図７に示すように、第一スイッチ素子１及び第二スイッチ素子２の第一電極同士、並びに第一Ｐ型ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ４３のドレイン及び第一Ｎ型ＭＩＳトランジスタ４４のドレインが電気的に接続されている。ここで、第一スイッチ素子１及び第二スイッチ素子２の第一電極１１、２１は、活性電極である。そして、第一スイッチ素子１の第二電極１２には、第二Ｐ型ＭＩＳトランジスタ４１及び第二Ｎ型ＭＩＳトランジスタ４２のドレインが電気的に接続されている。ここで、第一スイッチ素子１の第二電極１２は、不活性電極である。第二スイッチ素子２の第二電極２２には、第三Ｐ型ＭＩＳトランジスタ４５のドレイン、第三Ｎ型ＭＩＳトランジスタ４６のドレインが電気的に接続されている。
　以下に、動作を説明する。ＭＩＳトランジスタ４１、４２、４５及び４６を低抵抗状態、４３及び４４を高抵抗状態とすることで、第一スイッチ素子１と第二スイッチ素子２の双方を高抵抗状態にする。そして、第２の実施形態と同様、端子５１から閾値電圧（セット電圧）以下の正電圧を印加し、端子５２を接地する。すると、各スイッチ素子１、２の両端に電圧が印加されるが、第一スイッチ素子１はＯＦＦ状態へ遷移する電圧印加方向なので、閾値電圧以下の電圧が印加された場合であっても誤動作しない。一方、端子５２に閾値電圧（セット電圧）以下の正電圧が印加され、端子５１を接地した場合は、第二スイッチ素子２がＯＦＦ状態へ遷移する電圧印加方向なので閾値電圧以下の電圧が印加された場合であっても誤動作しない。
　以上のように、かかる構成により、いずれの信号形態が伝達された場合においても、第一スイッチ素子及び第二スイッチ素子のうちどちらか一方のＯＦＦ状態を維持することができるため、ＯＦＦ状態からＯＮ状態へ遷移してしまう誤動作、すなわちディスターブ不良、を防ぐことができる。よって、かかる構成により、半導体回路の誤動作による不良をなくし、高信頼化且つ低電圧化が可能な半導体装置を実現することができる。ＭＩＳトランジスタとして、典型的には、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いることができる。また、Ｐ型ＭＯＳトランジスタは電源に接続、Ｎ型ＭＯＳトランジスタは接地されることで所望の性能を得ることができる。例えば、Ｎ型ＭＯＳトランジスタを電源接続すると、ソースが浮いてしまい性能が落ちる。
（Ｐ型ＭＩＳ、Ｎ型ＭＩＳを使った書き換え回路２）
　図８の半導体装置は、図７に示す半導体装置において、第三Ｐ型ＭＩＳトランジスタ４５を省略した態様である。
　図８に示すように、第一スイッチ素子１及び第二スイッチ素子２の第一電極同士、並びに第一Ｐ型ＭＩＳトランジスタ４３のドレイン及び第一Ｎ型ＭＩＳトランジスタ４４のドレインが電気的に接続されている。第二Ｐ型ＭＩＳトランジスタ４１のドレインは、第一スイッチ素子１の第二電極１２及び第二スイッチ素子２の第二電極２２、の両方に接続されている。第一スイッチ素子１の第二電極１２には、第二Ｐ型ＭＩＳトランジスタ４１のドレイン及び第二Ｎ型ＭＩＳトランジスタ４２のドレインが電気的に接続されている。第二スイッチ素子２の第二電極２２には、第三Ｎ型ＭＩＳトランジスタ４６のドレインが電気的に接続されている。
　かかる構成により、図７に示す半導体装置よりもトランジスタの数が少なくなり、微細且つ単純な半導体装置を実現することができる。
　同様にして、第二Ｐ型ＭＩＳトランジスタ４１を省略し、第三Ｐ型ＭＩＳトランジスタ４５のドレインを第一スイッチ素子１の第二電極１２及び第二スイッチ素子２の第二電極２２の両方に電気的に接続することもできる。ＭＩＳトランジスタとして、典型的には、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いることができる。
＜実施の形態４＞
　実施の形態４に示す半導体装置は、実施の形態１に示す半導体装置において、第一及び第二スイッチ素子の第一電極同士ではなく、第二電極同士を電気的に接続した態様とされる。図９（Ａ）は、実施の形態４にかかる半導体装置の構成を模式的に示す図である。図９（Ｂ）は、図９（Ａ）の回路図表記を構造上の表記で示した図である。図９（Ａ）の半導体装置は、第一及び第二スイッチ素子１、２、並びに少なくとも一つの第三スイッチ素子３を有する。上記第三スイッチ素子３は、第一及び第二端子３１、３２を備える。上記第一及び第二スイッチ素子１、２はそれぞれ、イオン伝導体１３、２３と、このイオン伝導体１３、２３に接して設けられ、このイオン伝導体１３、２３に金属イオンを供給する第一電極１１、２１と、このイオン伝導体１３、２３に接して設けられ、この第一電極１１、２１よりもイオン化しにくい第二電極１２、２２と、を備える。上記第一スイッチ素子１の上記第二電極１２と、上記第二スイッチ素子２の上記第二電極２２とが相互に電気的に接続され、上記第三スイッチ素子３の第一端子３１は、上記相互に接続された第二電極同士１２、２２のみに電気的に接続されている。図９（Ａ）の半導体装置は、このような構成とされる。
　以下に、実施の形態４にかかる半導体装置の動作を説明する。本実施の形態にかかる半導体装置の第一スイッチ素子１及び第二スイッチ素子２の状態を高抵抗状態にプログラミングする。そして、第一スイッチ素子１の第一電極１１に閾値電圧（セット電圧）以下の正電圧を印加し、第二スイッチ素子２の第一電極２１を接地する。この場合は、第一スイッチ素子１は電圧の印加方向がＯＮ状態へ遷移する方向なので閾値電圧以下の電圧が印加されると誤動作してＯＮ状態へ遷移する可能性があるが、第二スイッチ素子２はＯＦＦ状態へ遷移する電圧印加方向なので閾値電圧以下の電圧が印加されても誤動作しない。ここで、ＯＮ状態へ遷移するとは、第一電極１１からイオン伝導体１３へとイオン伝導することである。一方、第二スイッチ素子２の第一電極２１に閾値電圧（セット電圧）以下の正電圧を印加し、第一スイッチ素子１の第一電極１１を接地する場合を考える。この場合は、第二スイッチ素子２は電圧の印加方向がＯＮ状態へ遷移する方向なので閾値電圧以下の電圧が印加されると誤動作してＯＮ状態へ遷移する可能性があるが、第一スイッチ素子１はＯＦＦ状態へ遷移する電圧印加方向なので閾値電圧以下の電圧が印加されても誤動作しない。ここで、ＯＮ状態へ遷移するとは、第一電極２１からイオン伝導体２３へとイオン伝導することである。
　以上のように、第二電極同士が接続された構成においても、第一電極同士が接続された構成と同様の効果が得られる。即ち、いずれの信号形態が伝達された場合においても、第一スイッチ素子及び第二スイッチ素子のうちどちらか一方のＯＦＦ状態を維持することができるため、ディスターブ不良を防ぐことができる。さらに、第二電極同士が接続された構成においては、このような構成を多層配線層内で実現する際に第一電極と配線層とを一体化することができるため、半導体装置の微細化が可能となる。
（実施の形態４の変形例）
　図１０（Ａ）は、図９（Ａ）の半導体装置の変形例である。また、図１０（Ｂ）は、図１０（Ａ）の回路図表記を構造上の表記で示した図である。図１０（Ａ）に示すように、第一スイッチ素子１の第二電極１２と第二スイッチ素子２の第二電極２２を一体化することができる。かかる構成により、半導体装置の微細化が可能となり、また制御信号の伝送損失を減らすことができる。また、第二電極同士が電気的に接続されていれば、例えば図１１に示すように、第一スイッチ素子１のイオン伝導体１３と第二スイッチ素子２のイオン伝導体２３を一体化してもよい。
＜実施の形態５＞
（スイッチ素子のプログラミング方法）
　実施の形態４におけるスイッチ素子のプログラミング方法を説明する。図１２は、実施の形態５にかかる半導体装置を模式的に示す図である。図１２にかかる半導体装置は、図６にかかる半導体装置において、第一及び第二スイッチ素子の第一電極同士ではなく、第二電極同士が電気的に接続されている態様とされる。図１２に示すように、第一スイッチ素子１と第二スイッチ素子２の第二電極同士と第一トランジスタ６３のドレインが電気的に接続されている。そして、第一スイッチ素子１の第一電極１１には第二トランジスタ６１のドレインが電気的に接続されている。また、第二スイッチ素子２の第一電極２１には第三トランジスタ６５のドレインが電気的に接続されている。スイッチ素子のプログラミング方法は、図６で説明した方法と同様である。
＜実施の形態６＞
（Ｐ型ＭＩＳ、Ｎ型ＭＩＳを使った書き換え回路１）
　図１３は、実施の形態６にかかる半導体装置を模式的に示す図である。図１３にかかる半導体装置は、図７にかかる半導体装置において、第一及び第二スイッチ素子の第一電極同士ではなく、第二電極同士が電気的に接続されている態様とされる。図１３に示すように、第一スイッチ素子１及び第二スイッチ素子２の第二電極同士、並びに第一Ｐ型ＭＩＳトランジスタ４３のドレイン及び第一Ｎ型ＭＩＳトランジスタ４４のドレインが電気的に接続されている。そして、第一スイッチ素子１の第一電極１１には、第二Ｐ型ＭＩＳトランジスタ４１のドレイン及び第二Ｎ型ＭＩＳトランジスタ４２のドレインが電気的に接続されている。第二スイッチ素子２の第一電極２１には、第三Ｐ型ＭＩＳトランジスタ４５のドレイン及び第三Ｎ型ＭＩＳトランジスタ４６のドレインが電気的に接続されている。第二電極同士が接続された構成においても、第一電極同士が接続された構成と同様ディスターブ不良を改善し、高信頼化且つ低電圧化が可能な半導体装置を実現することができる。
　ＭＩＳトランジスタとして、典型的には、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いることができる。また、Ｐ型ＭＯＳトランジスタは電源に接続、Ｎ型ＭＯＳトランジスタは接地されることで所望の性能を得ることができる。例えば、Ｎ型ＭＯＳトランジスタを電源接続すると、ソースが浮いてしまい性能が落ちる。
（Ｐ型ＭＩＳ、Ｎ型ＭＩＳを使った書き換え回路２）
　図１４の半導体装置は、図１３に示す半導体装置において、第三Ｎ型ＭＩＳトランジスタ４６を省略し、第二Ｎ型ＭＩＳトランジスタ４２のドレインを第一スイッチ素子１の第一電極１１及び第二スイッチ素子２の第一電極２１、の両方に電気的に接続した態様である。
　図１４に示すように、第一スイッチ素子１及び第二スイッチ素子２の第二電極同士、並びに第一Ｐ型ＭＩＳトランジスタ４３のドレイン及び第一Ｎ型ＭＩＳトランジスタ４４のドレインが電気的に接続されている。第二Ｎ型ＭＩＳトランジスタ４２のドレインは、第一スイッチ素子１の第一電極１１及び第二スイッチ素子２の第一電極１２、の両方に接続されている。さらに、第一スイッチ素子１の第一電極１１には、第二Ｐ型ＭＩＳトランジスタのドレイン４１及び第二Ｎ型ＭＩＳトランジスタ４２のドレインが電気的に接続されている。第二スイッチ素子２の第一電極２２には、第三Ｐ型ＭＩＳトランジスタ４５のドレインが電気的に接続されている。
　かかる構成により、図１３に示す半導体装置よりもトランジスタの数が少なくなり、微細且つ単純な半導体装置を実現することができる。
　同様にして、第二Ｎ型ＭＩＳトランジスタ４２を省略し、第三Ｎ型ＭＩＳトランジスタ４６のドレインを第一スイッチ素子１の第一電極１１及び第二スイッチ素子２の第一電極２１、の両方に電気的に接続することもできる。
　ＭＩＳトランジスタとして、典型的には、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いることができる。
＜実施の形態７＞
（クロスバースイッチ構造）
　図１５は、本発明の半導体装置を用いたクロスバースイッチの回路構成図である。図１６は、本発明の半導体装置を用いたクロスバースイッチのレイアウト図であり、トップビューを示す模式図である。ここで、本発明におけるセルを定義する。本発明におけるセルは、半導体集積回路において周期的に配置される一単位の構造であり、第一及び第二スイッチ素子と、第三スイッチ素子としての第一トランジスタを含む。図１５のクロスバースイッチは、複数の第一及び第二配線７１、７２がさらに設けられる構成とされる。複数の第一配線から選択された一の第一配線７１とスイッチング用トランジスタ、例えば、実施の形態２における第二トランジスタ６１、のドレインとが電気的に接続される。複数の第二配線から選択された一の第二配線７２とスイッチング用トランジスタ、例えば、実施の形態２における第三トランジスタ６５、のドレインとが電気的に接続される。そして、行列の一の列を構成する複数のセル１００の各々において、第一スイッチ素子の第二電極と一の第一配線とが電気的に接続され、行列の一の行を構成する複数のセル１００の各々において、第二スイッチ素子の第二電極と一の第二配線とが電気的に接続される。さらに、複数の第三配線を有し、一の行又は列を構成する上記複数のセル１００の各々において、複数の第三配線から選択された一の第三配線とスイッチング用トランジスタ、例えば、実施の形態２における第一トランジスタ６３、のゲートとが電気的に接続される。
　本実施の形態では、列方向に複数延設される配線を第一配線とし、行方向に複数延設される配線を第二配線としたが、行方向に複数延設される配線を第一配線とし、列方向に複数延設される配線を第一配線としてもよいことは、言うまでもない。また、スイッチング用トランジスタとして、図１７及び図１８に示したように、Ｐ型ＭＩＳトランジスタ４１、４３、４５、及びＮ型ＭＩＳトランジスタ４２、４４、４６を用いてもよい。
　かかる構成により、高信頼化且つ低電圧化が可能なクロスバースイッチを実現することができる。また、かかる構成のクロスバースイッチを用いることで、半導体チップの製造後に待機電力を消費することなく、信号の伝達経路を任意に変更することができるようになる。また、クロスバースイッチのスイッチ部を多層配線層内に設けることにより、小面積にて設けることができるため、信号伝達時の充放電電流を低減することができ、動作電力の低減にも有利である。さらに、一度プログラミングされたクロスバースイッチはロジックの動作電圧で信号伝達が可能なので、低電圧化が可能である。
　さらに、図１９乃至図２１に示したように、第一及び第二スイッチ素子の第二電極同士を電気的に接続した場合においても、第一電極同士を接続した場合と同様のクロスバースイッチ構造とすることができる。
＜実施の形態８＞
（第一電極（活性電極）同士が接続されたデバイス構造）
　本実施の形態においては、実施の形態１における半導体装置を多層配線層内で実現するための構造、即ち、二つスイッチ素子の第一電極（活性電極）同士が電気的に接続された半導体装置の構造を説明する。ここで、二つスイッチ素子の第一電極は、活性電極である。
　図２２は、本実施の形態の半導体装置を模式的に示す断面図である。図２２の半導体装置は、半導体基板上に設けられた多層配線層内に、実施の形態１に記載の二つのスイッチ素子が設けられている構成とされる。すなわち、図２２の半導体装置は、層間絶縁膜１０２、バリア絶縁膜１０３、層間絶縁膜１０４、第二電極１０５、バリアメタル１０６、絶縁性バリア膜１０７、保護絶縁膜１０８、イオン伝導体１０９、第一電極１１０、層間絶縁膜１１１、１１２、配線１１４ａ、１１４ｂ、プラグ１１５ａ、１１５ｂ、バリアメタル１１６、及びバリア絶縁膜１１７を備える。
　それぞれのスイッチ素子は、第一電極１０５と、第二電極１１０と、第一電極１０５と第二電極１１０の間に介在するイオン伝導体１０９を有している。二つのスイッチ素子の第一電極同士が一体化し、単一の第一電極１０５を構成している。また、多層配線層内において、第一電極１０５は下部電極を兼ねた配線であり、イオン伝導体１０９は、バリア膜１０７の開口部において下部電極兼配線１０５と接している。第二電極１１０は上部電極であり、独立した二本のプラグ１１５ａ、１１５ｂを介して、独立した二本の配線１１４ａ、１１４ｂと電気的に接続されている。
　かかる構成により、実施の形態にて説明した通り、半導体回路の誤動作による不良をなくし、高信頼化且つ低電圧化が可能な半導体装置を実現することができる。本実施の形態において、第一電極には金属イオンの供給源となる材料、例えばＣｕ、を主成分とする材料を用いることができる。本実施の形態において、第二電極には第二電極よりもイオン化しにくい材料、例えばＲｕ又はＰｔ、を用いることができる。本実施の形態において、イオン伝導層には金属イオンを伝導可能である材料、例えば有機物、有機シロキサン、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタン、のいずれかを含む材料、を用いることができる。ここで、Ｃｕを主成分とするとは、Ｃｕ含有率が９５％以上であることをいう。一般にこれ以下のＣｕ含有率になると、配線抵抗が増加する。
＜実施の形態９＞
（不活性電極（第二電極）同士が接続されたデバイス構造１）
　本実施の形態においては、実施の形態４における半導体装置を多層配線層内で実現するための構造、即ち、第二電極同士が電気的に接続された半導体装置の構造を詳説明する。ここで、第二電極は不活性電極である。
　図２３は、本実施の形態の半導体装置を模式的に示す断面図である。図２３の半導体装置は、半導体基板上に設けられた多層配線層内に、実施の形態５に記載の二つのスイッチ素子が設けられている構成とされる。すなわち、図２３の半導体装置は、層間絶縁膜１０２、バリア絶縁膜１０３、層間絶縁膜１０４、第二電極１０５ａ、１０５ｂ、バリアメタル１０６ａ、１０６ｂ、絶縁性バリア膜１０７、保護絶縁膜１０８、イオン伝導体１０９、第一電極１１０、層間絶縁膜１１１、１１２、層間絶縁膜用ハードマスク１１３、配線１１４、プラグ１１５ａ、１１５ｂ、バリアメタル１１６、及びバリア絶縁膜１１７を備える。
　それぞれのスイッチ素子は、第一電極１０５ａ、１０５ｂと、第二電極１１０と、第一電極１０５ａ、１０５ｂと第二電極１１０の間に介在するイオン伝導体１０９を有している。二つのスイッチ素子の第二電極同士が一体化し、単一の第二電極１１０を構成している。また、多層配線層内において、第一電極１０５ａ、１０５ｂは下部電極を兼ねた配線である。イオン伝導体１０９は、バリア膜１０７の二つの開口部において、それぞれに独立した二つの下部電極兼配線１０５ａ、１０５ｂと接している。一体化した第二電極１１０は上部電極であり、独立した二つのプラグ１１５ａ、１１５ｂを介して配線１１４と電気的に接続されている。かかる構成により、半導体回路の誤動作による不良をなくし、高信頼化且つ低電圧化が可能な半導体装置を実現することができる。
　本実施の形態において、第一電極には金属イオンの供給源となる材料、例えばＣｕ、を主成分とする材料を用いることができる。本実施の形態において、第二電極には第二電極よりもイオン化しにくい材料、例えばＲｕ又はＰｔ）、を用いることができる。本実施の形態において、イオン伝導層には金属イオンを伝導可能である材料、例えば有機物、有機シロキサン、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタン、のいずれかを含む材料、を用いることができる。ここで、Ｃｕを主成分とするとは、Ｃｕ含有率が９５％以上であることをいう。一般にこれ以下のＣｕ含有率になると、配線抵抗が増加する。
（不活性電極同士が接続されたデバイス構造２）
　図２４は、図２３の半導体装置の変形例を模式的に示す図である。図２４の半導体装置は、図２３の半導体装置において、イオン伝導体１０９が、バリア膜１０７の一つの開口部において、独立した二つの下部電極兼配線１０５ａ、１０５ｂと接している構成とされる。また、一体化した上部電極である第二電極１１０は、一つのプラグ１１５を介して配線１１４と電気的に接続されている。かかる構成により、半導体回路の誤動作による不良をなくし、高信頼化且つ低電圧化が可能な半導体装置を実現することができる。さらに、図２３の半導体装置よりも微細な半導体装置を実現することができる。本実施の形態では、第一及び第二配線が同一層内に設けられる例を示したが、第一及び第二配線を多層配線層内の異なる層内に設けることもできる。
　上述した実施の形態にかかる半導体装置を多層配線層内で実施し、電圧−電流特性を測定した結果を示す。
＜実施例１＞
　図２５は、本実施例の半導体装置を模式的に示す断面図である。図２５の半導体装置は、半導体基板上に設けられた銅多層配線層内に、二つのスイッチ素子が設けられている構成とされる。それぞれのスイッチ素子は、第一電極１０５ａ、１０５ｂと、第二電極１１０と、第一電極１０５ａ、１０５ｂと第二電極１１０の間に介在するイオン伝導体１０９を有しており、二つのスイッチ素子の第二電極同士が一体化している。また、多層配線層内において、第一電極１０５ａ、１０５ｂは下部電極を兼ねた配線である。イオン伝導体１０９は、バリア膜１０７の一つの開口部において、独立した二つの下部電極兼配線１０５ａ、１０５ｂと接している構成とされる。
　本実例において、第一電極はＣｕを主成分とし、第二電極にはＲｕ、イオン伝導体にはポリマー固体電解質（Ｐｏｌｙｍｅｒ　Ｓｏｌｉｄ　Ｅｌｅｃｔｒｏｌｙｔｅ；ＰＳＥ）を用いた。ここで、Ｃｕを主成分とするとは、Ｃｕ含有率が９５％以上であることをいう。図２５に記載の各端子と図１２に記載の書き込み回路とを対応させた場合、端子５１がＳｏｕｒｃｅ、端子５２がＤｒａｉｎ、制御用電圧端子Ｖ２がＧａｔｅに相当する。ここで、制御用電圧端子Ｖ２は、制御用トランジスタ６３は常にＯＮ状態に対応する。
　図２６は、各端子に電圧を印加した場合の電圧−電流特性を示す。初期状態においてスイッチ素子は高抵抗状態であるため、Ｓｏｕｒｃｅ−Ｄｒａｉｎ間の抵抗値は１０８Ωを示す（図２６（Ｃ）、ＯＦＦ１）。続いて、スイッチ素子を低抵抗状態へ遷移させるため、Ｇａｔｅ−Ｄｒａｉｎ間及びＧａｔｅ−Ｓｏｕｒｃｅ間に電圧を印加する。このとき、Ｇａｔｅをグラウンドに固定した場合には、Ｓｏｕｒｃｅ及びＤｒａｉｎに正電圧を印加することでフォーミング動作を行うことができる（図２６（Ａ）、Ｉｇｓ、Ｉｇｄ）。このとき、閾値電圧は２Ｖである。セット電流はトランジスタによって１００μＡに制御されている。
　続いて、スイッチ素子が低抵抗状態へ遷移したかを確認するため、Ｓｏｕｒｃｅ−Ｄｒａｉｎ間の電圧−電流特性を測定すると約６００Ωであった。（図２６（Ｃ）、ＯＮ）。続いて、スイッチ素子を高抵抗状態へ遷移させるため、Ｇａｔｅ−Ｄｒａｉｎ間及びＧａｔｅ−Ｓｏｕｒｃｅ間に電圧を印加する。このとき、Ｓｏｕｒｃｅ及びＤｒａｉｎをグラウンドに固定した場合には、Ｇａｔｅに正電圧を印加することでリセット動作を行うことができる（図２６（Ｂ）、Ｉｇｓ、Ｉｇｄ）。電圧が印加されると１Ｖ付近から電流が減少、すなわち抵抗値が増加、する。
　続いて、スイッチ素子が高抵抗状態へ遷移したかを確認するため、Ｓｏｕｒｃｅ−Ｄｒａｉｎ間の電圧−電流特性を測定すると約１０８Ωであった。（図２６（Ｃ）、ＯＦＦ２）。以上に示したように、Ｇａｔｅへの電圧を印加することで、高抵抗状態（図２６（Ｃ）、ＯＦＦ１、ＯＦＦ２）及び低抵抗状態（図２６（Ｃ）、ＯＮ）への変化を不揮発で行えることを確認することができる。
　続いて、信頼性、すなわちディスターブ特性、を測定した。図２７は、１２５℃での高抵抗状態のスイッチ素子における電流−電圧特性を示す。図２７（Ａ）はＤｒａｉｎ−Ｓｏｕｒｃｅ間に電圧を印加した場合の電流値（Ｉｄｓ）である。４Ｖ付近で絶縁破壊が生じていることがわかる。図２７（Ｂ）はＧａｔｅ−Ｓｏｕｒｃｅ間に電圧を印加した場合の電流値（Ｉｇｓ）である。２Ｖ付近で低抵抗状態へ遷移していることがわかる。以上より、Ｄｒａｉｎ−Ｓｏｕｒｃｅ間の耐圧はプログラミング電圧よりも大きくなることから、信頼性が改善できていることがわかる。
　ここで、信頼性、すなわちディスターブ特性、を改善するために注意すべき点について述べる。Ｄｒａｉｎ−Ｓｏｕｒｃｅ間の絶縁信頼性を確保するためには、Ｇａｔｅ−Ｓｏｕｒｃｅ間及びＧａｔｅ−Ｄｒａｉｎ間の双方の絶縁抵抗ができるだけ同じであることが好ましい。ここで、絶縁抵抗とはＯＦＦ抵抗である。抵抗値が異なると、印加される電圧配分が不均衡になり、一方にだけ高い電圧が印加される可能性があるためである。即ち、開口部はできるだけＤｒａｉｎ−Ｓｏｕｒｃｅ間の中央に形成することが好ましい。
　図２８は、背景技術の２端子型素子の動作特性と本実施例にかかる半導体装置の動作特性とを比較した図である。背景技術の２端子型素子とは、スイッチ素子が一つの半導体装置である。背景技術の２端子型素子の動作特性と本実施例にかかる半導体装置の動作特性とを比較した場合、１Ｖでの寿命予測が１０年強から１００万年以上に増加していることがわかる。幾つかの好適な実施例に関連付けして本発明を説明したが、これら実施形態及び実施例は単に実例を挙げて本発明を説明するためのものであって、限定することを意味するものではない。
　本発明の詳細な説明では、半導体基板上の銅多層配線内部にスイッチ素子を有する例について説明したが、本発明の思想はそれに限定されるものではなく、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、フラッシュメモリ、ＦＲＡＭ（Ｆｅｒｒｏ　Ｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、或いはそれらを同時に掲載したボードやパッケージの銅配線上へも適用することができる。
　また、本発明は半導体装置への、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）などの接合にも適用することができる。また、本発明ではスイッチ機能での実施例を中心に説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子などに用いることもできる。
　なお、上記の実施形態又は実施例の一部又は全部は、以下の付記のようにも記載されうるが、本発明は必ずしもこれに限定されるものではない。
（付記１）
　第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、
　前記第三スイッチ素子は第一及び第二端子を備え、前記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、前記イオン伝導体に接して設けられ、Ｃｕを主成分とする第一電極と、前記イオン伝導体に接して設けられ、Ｒｕ又はＰｔからなる第二電極と、を備え、
（ａ）前記第一スイッチ素子の前記第一電極と、前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続されており、又は、
（ｂ）前記第一スイッチ素子の前記第二電極と、前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置。
　本明細書を読んだ後であれば、当業者にとって等価な構成要素や技術による数多くの変更及び置換が容易であることが明白であるが、このような変更及び置換は、添付の請求項の真の範囲及び精神に該当するものであることは明白である。
　この出願は２０１０年６月１６日に出願された日本特許出願特願２０１０−１３６９８８を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　１　第一スイッチ素子
　２　第二スイッチ素子
　３　第一トランジスタ
　１１、２１　第一電極
　１２、２２　第二電極
　１３、２３　イオン伝導体
　４１　第二Ｐ型ＭＩＳトランジスタ
　４２　第二Ｎ型ＭＩＳトランジスタ
　４３　第一Ｐ型ＭＩＳトランジスタ
　４４　第一Ｎ型ＭＩＳトランジスタ
　４５　第三Ｐ型ＭＩＳトランジスタ
　４６　第三Ｎ型ＭＩＳトランジスタ
　５１、５２　入出力端子
　６１　第二トランジスタ
　６３　第一トランジスタ
　６５　第三トランジスタ
　７１　第一配線
　７２　第二配線
　７３　第三配線
　７４　第四配線
　８１　上層配線
　８２　下層配線
　８３　ビアプラグ
　８４　コンタクトプラグ
　８５　上部電極
　１００　セル
　１０２　層間絶縁膜
　１０３　バリア絶縁膜
　１０４　層間絶縁膜
　１０５、１０５ａ、１０５ｂ　第二電極（配線、下部電極）
　１０６、１０６ａ、１０６ｂ　バリアメタル
　１０７　絶縁性バリア膜
　１０８　保護絶縁膜
　１０９　イオン伝導体
　１１０　第一電極（上部電極）
　１１１、１１２　層間絶縁膜
　１１３　層間絶縁膜用ハードマスク
　１１４、１１４ａ、１１４ｂ　配線
　１１５、１１５ａ、１１５ｂ　プラグ
　１１６　バリアメタル
　１１７　バリア絶縁膜

Claims (29)

  1. 　第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、
    　前記第三スイッチ素子は第一及び第二端子を備え、
    　前記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、前記イオン伝導体に接して設けられ、前記イオン伝導体に金属イオンを供給する第一電極と、前記イオン伝導体に接して設けられ、前記第一電極よりもイオン化しにくい第二電極と、を備え、
    　（ａ）前記第一スイッチ素子の前記第一電極と、前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続されており、又は、
    　（ｂ）前記第一スイッチ素子の前記第二電極と、前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、
    　前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置。
  2. 　前記第一スイッチ素子の第一電極と前記第二スイッチ素子の第一電極とが電気的に接続される、請求項１に記載の半導体装置。
  3. 　前記第一スイッチ素子の第一電極と前記第二スイッチ素子の第一電極とが一体化している、請求項２に記載の半導体装置。
  4. 　前記第一スイッチ素子の前記イオン伝導体と前記第二スイッチ素子の前記イオン伝導体とが一体化している、請求項２又は３のいずれか一項に記載の半導体装置。
  5. 　前記第三スイッチ素子は、第一トランジスタであり、
    　前記第一トランジスタは、ソース、ドレイン及びゲートを有し、
    　前記第三スイッチ素子の第一端子が前記第一トランジスタのドレインであり、
    　前記第三スイッチ素子の第二端子が前記第一トランジスタのソースである、請求項２乃至４に記載の半導体装置。
  6. 　第一乃至第三トランジスタを有し、
    　前記第三スイッチ素子は前記第一トランジスタであり、
    　前記第一乃至第三トランジスタはそれぞれソース、ドレイン及びゲートを有し、
    　前記第三スイッチ素子の第一端子が前記第一トランジスタのドレインであり、
    　前記第三スイッチ素子の第二端子が前記第一トランジスタのソースであり、
    　前記第一トランジスタのドレインは、前記第一及び第二スイッチ素子の第一電極のみに電気的に接続され、
    　前記第二トランジスタのドレインと前記第一スイッチ素子の第二電極とが電気的に接続され、
    　前記第三トランジスタのドレインと前記第二スイッチ素子の第二電極とが電気的に接続され、
    　前記第一乃至第三トランジスタのソースは電源に接続されるか又は接地され、
    　前記第一乃至第三トランジスタのゲートに制御信号が入力される、請求項２乃至４のいずれか一項に記載の半導体装置。
  7. 　前記第三スイッチ素子を二つ有し、
    　第一乃至第三Ｐ型ＭＩＳトランジスタ、並びに第一乃至第三Ｎ型ＭＩＳトランジスタを有し、
    　前記第三スイッチ素子の一方は、前記第一Ｐ型ＭＩＳトランジスタであり、
    　前記第三スイッチ素子の他方は、前記第一Ｎ型ＭＩＳトランジスタであり、
    　前記一方の第三スイッチ素子の第一端子が前記第一Ｐ型ＭＩＳトランジスタのドレインであり、前記一方の第三スイッチ素子の第二端子が前記第一Ｐ型ＭＩＳトランジスタのソースであり、
    　前記他方の第三スイッチ素子の第一端子が前記第一Ｎ型ＭＩＳトランジスタのドレインであり、前記他方の第三スイッチ素子の第二端子が前記第一Ｎ型ＭＩＳトランジスタのソースであり、
    　前記第二Ｐ型ＭＩＳトランジスタ及び前記第二Ｎ型ＭＩＳトランジスタのドレインと前記第一スイッチの第二電極とが電気的に接続され、前記第三Ｐ型ＭＩＳトランジスタ及び前記第三Ｎ型ＭＩＳトランジスタのドレインと前記第二スイッチ素子の第二電極とが電気的に接続され、前記第一乃至第三Ｐ型ＭＩＳトランジスタのソースは電源に接続され、前記第一乃至第三Ｎ型ＭＩＳトランジスタのソースは接地され、
    　前記第一乃至第三Ｐ型ＭＩＳトランジスタ及び前記第一乃至第三Ｎ型ＭＩＳトランジスタのゲートに制御信号が入力される、請求項２乃至４のいずれか一項に記載の半導体装置。
  8. 　前記第三スイッチ素子を二つ有し、
    　第一及び第二Ｐ型ＭＩＳトランジスタ、並びに第一乃至第三Ｎ型ＭＩＳトランジスタを有し、
    　前記第三スイッチ素子の一方は、前記第一Ｐ型ＭＩＳトランジスタであり、前記第三スイッチ素子の他方は、前記第一Ｎ型ＭＩＳトランジスタであり、
    　前記一方の第三スイッチ素子の第一端子が前記第一Ｐ型ＭＩＳトランジスタのドレインであり、前記一方の第三スイッチ素子の第二端子が前記第一Ｐ型ＭＩＳトランジスタのソースであり、
    　前記他方の第三スイッチ素子の第一端子が前記第一Ｎ型ＭＩＳトランジスタのドレインであり、前記他方の第三スイッチ素子の第二端子が前記第一Ｎ型ＭＩＳトランジスタのソースであり、
    　前記第二Ｎ型ＭＩＳトランジスタのドレインと前記第一スイッチ素子の第二電極とが電気的に接続され、前記第三Ｎ型ＭＩＳトランジスタのドレインと前記第二スイッチ素子の第二電極とが電気的に接続され、前記第二Ｐ型ＭＩＳトランジスタのドレインは前記第一スイッチ素子の第二電極及び前記第二スイッチ素子の第二電極に電気的に接続され、前記第一及び第二Ｐ型ＭＩＳトランジスタのソースは電源に接続され、前記第一乃至第三Ｎ型ＭＩＳトランジスタのソースは接地され、
    　前記第一及び第二Ｐ型ＭＩＳトランジスタ、並びに前記第一乃至第三Ｎ型ＭＩＳトランジスタのゲートに制御信号が入力される、請求項２乃至４のいずれか一項に記載の半導体装置。
  9. 　前記第一及び第二スイッチ素子、並びに第三スイッチ素子を含むセルを有し、
    　前記セル内において、前記第一スイッチ素子の前記第一電極と前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続され、
    　複数の第一及び第二配線をさらに有し、
    　前記セルが複数、行列状に配設され、前記複数の第一配線から選択された一の第一配線と前記第二トランジスタの前記ドレインとが電気的に接続され、前記複数の第二配線から選択された一の第二配線と前記第三トランジスタの前記ドレインとが電気的に接続され、
    　前記行列の一の列を構成する前記複数のセルの各々において、前記第一スイッチ素子の第二電極と前記一の第一配線とが電気的に接続され、
    　前記行列の一の行を構成する前記複数のセルの各々において、前記第二スイッチ素子の第二電極と前記一の第二配線とが電気的に接続され、
    　複数の第三配線をさらに有し、
    　一の行又は列を構成する前記複数のセルの各々において、前記複数の第三配線から選択された一の第三配線と前記第一トランジスタのゲートとが電気的に接続される、請求項６に記載の半導体装置。
  10. 　前記第一及び第二スイッチ素子、並びに第三スイッチ素子を含むセルを有し、
    　前記セル内において、前記第一スイッチ素子の前記第一電極と前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続され、
    　複数の第一及び第二配線をさらに有し、
    　前記セルが複数、行列状に配設され、
    　前記複数の第一配線から選択された一の第一配線の一端と前記第二Ｎ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記一の第一配線の他端と前記第二Ｐ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記複数の第二配線から選択された一の第二配線の一端と前記第三Ｎ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記一の第二配線の他端と前記第三Ｐ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記行列の一の列を構成する前記複数のセルの各々において、前記第一スイッチ素子の第二電極と前記一の第一配線とが電気的に接続され、前記行列の一の行を構成する前記複数のセルの各々において、前記第二スイッチ素子の第二電極と前記一の第二配線とが電気的に接続され、
    　複数の第三及び第四配線をさらに有し、
    　一の行又は列を構成する前記複数のセルの各々において、前記複数の第三配線から選択された一の第三配線と前記第一Ｎ型ＭＩＳトランジスタのゲートとが電気的に接続され、前記複数の第四配線から選択された一の第四配線と前記第一Ｐ型ＭＩＳトランジスタのゲートとが電気的に接続されている、請求項７に記載の半導体装置。
  11. 　前記第一及び第二スイッチ素子、並びに第三スイッチ素子を含むセルを有し、
    前記セル内において、前記第一スイッチ素子の前記第一電極と前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続され、
    　複数の第一及び第二配線をさらに有し、
    　前記セルが複数、行列状に配設され、
    　前記複数の第一配線から選択された一の第一配線の一端と前記第二Ｎ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記一の第一配線の他端と前記第二Ｐ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記複数の第二配線から選択された一の第二配線の一端と前記第三Ｎ型ＭＩＳトランジスタのドレインとが電気的に接続され、
    　前記行列の一の列を構成する前記複数のセルの各々において、前記第一スイッチ素子の第二電極と、前記一の第一配線及び前記一の第二配線とが電気的に接続され、前記行列の一の行を構成する前記複数のセルの各々において、前記第二スイッチ素子の第二電極と前記一の第二配線とが電気的に接続され、
    　複数の第三及び第四配線をさらに有し、
    　一の行又は列を構成する前記複数のセルの各々において、前記複数の第三配線から選択された一の第三配線と前記第一Ｎ型ＭＩＳトランジスタのゲートとが電気的に接続され、前記複数の第四配線から選択された一の第四配線と前記第一Ｐ型ＭＩＳトランジスタのゲートとが電気的に接続されている、請求項８に記載の半導体装置。
  12. 　前記第一スイッチ素子の前記第二電極と前記第二スイッチ素子の第二電極とが電気的に接続される、請求項１に記載の半導体装置。
  13. 　前記第一スイッチ素子の前記第二電極と前記第二スイッチ素子の第二電極とが一体化している、請求項１２に記載の半導体装置。
  14. 　前記第一スイッチ素子の前記イオン伝導体と前記第二スイッチ素子の前記イオン伝導体とが一体化している、請求項１２又は１３に記載の半導体装置。
  15. 　第一及び第二配線をさらに有し、
    　前記第一スイッチ素子の第一電極と前記第一配線、及び前記第二スイッチ素子の第一電極と前記第二配線、の少なくとも一方が一体化して接続されている、請求項１２乃至１４のいずれか一項に記載の半導体装置。
  16. 　前記第三スイッチ素子は、第一トランジスタであり、前記第一トランジスタは、ソース、ドレイン及びゲートを有し、前記第三スイッチ素子の第一端子が前記第一トランジスタのドレインであり、前記第三スイッチ素子の第二端子が前記第一トランジスタのソースである、請求項１２乃至１５に記載の半導体装置。
  17. 　第一乃至第三トランジスタを有し、前記第三スイッチ素子は前記第一トランジスタであり、前記第一乃至第三トランジスタはそれぞれソース、ドレイン及びゲートを有し、前記第三スイッチ素子の第一端子が前記第一トランジスタのドレインであり、前記第三スイッチ素子の第二端子が前記第一トランジスタのソースであり、前記第一トランジスタのドレインは、前記第一及び第二スイッチ素子の第二電極のみに電気的に接続され、前記第二トランジスタのドレインと前記第一スイッチ素子の第一電極とが電気的に接続され、前記第三トランジスタのドレインと前記第二スイッチ素子の第一電極とが電気的に接続され、前記第一乃至第三トランジスタのソースは電源に接続されるか又は接地され、前記第一乃至第三トランジスタのゲートに制御信号が入力される、請求項１２乃至１５のいずれか一項に記載の半導体装置。
  18. 　前記第三スイッチ素子を二つ有し、第一乃至第三Ｐ型ＭＩＳトランジスタ、並びに第一乃至第三Ｎ型ＭＩＳトランジスタを有し、前記第三スイッチ素子の一方は、前記第一Ｐ型ＭＩＳトランジスタであり、前記第三スイッチ素子の他方は、前記第一Ｎ型ＭＩＳトランジスタであり、前記一方の第三スイッチ素子の第一端子が前記第一Ｐ型ＭＩＳトランジスタのドレインであり、前記一方の第三スイッチ素子の第二端子が前記第一Ｐ型ＭＩＳトランジスタのソースであり、前記他方の第三スイッチ素子の第一端子が前記第一Ｎ型ＭＩＳトランジスタのドレインであり、前記他方の第三スイッチ素子の第二端子が前記第一Ｎ型ＭＩＳトランジスタのソースであり、前記第二Ｐ型ＭＩＳトランジスタ及び前記第二Ｎ型ＭＩＳトランジスタのドレインと前記第一スイッチ素子の第一電極とが電気的に接続され、前記第三Ｐ型ＭＩＳトランジスタ及び前記第三Ｎ型ＭＩＳトランジスタのドレインと前記第二スイッチ素子の第一電極とが電気的に接続され、前記第一乃至第三Ｐ型ＭＩＳトランジスタのソースは電源に接続され、前記第一乃至第三Ｎ型ＭＩＳトランジスタのソースは接地され、前記第一乃至第三Ｐ型ＭＩＳトランジスタ及び前記第一乃至第三Ｎ型ＭＩＳトランジスタのゲートに制御信号が入力される、請求項乃至１２乃至１５のいずれか一項に記載の半導体装置。
  19. 　前記第三スイッチ素子を二つ有し、第一乃至第三Ｐ型ＭＩＳトランジスタ、並びに第一及び第二Ｎ型ＭＩＳトランジスタを有し、前記第三スイッチ素子の一方は、前記第一Ｐ型ＭＩＳトランジスタであり、前記第三スイッチ素子の他方は、前記第一Ｎ型ＭＩＳトランジスタであり、前記一方の第三スイッチ素子の第一端子が前記第一Ｐ型ＭＩＳトランジスタのドレインであり、前記一方の第三スイッチ素子の第二端子が前記第一Ｐ型ＭＩＳトランジスタのソースであり、前記他方の第三スイッチ素子の第一端子が前記第一Ｎ型ＭＩＳトランジスタのドレインであり、前記他方の第三スイッチ素子の第二端子が前記第一Ｎ型ＭＩＳトランジスタのソースであり、前記第二Ｐ型ＭＩＳトランジスタのドレインと前記第一スイッチ素子の第一電極とが電気的に接続され、前記第三Ｐ型ＭＩＳトランジスタのドレインと前記第二スイッチ素子の第一電極とが電気的に接続され、前記第二Ｎ型ＭＩＳトランジスタのドレインは前記第一スイッチ素子の第一電極及び前記第二スイッチ素子の第一電極に電気的に接続され、前記第一乃至第三Ｐ型ＭＩＳトランジスタのソースは電源に接続され、前記第一及び第二Ｎ型ＭＩＳトランジスタのソースは接地され、前記第一乃至第三Ｐ型ＭＩＳトランジスタ、並びに前記第一及び第二Ｎ型ＭＩＳトランジスタのゲートに制御信号が入力される、請求項１２乃至１５のいずれか一項に記載の半導体装置。
  20. 　前記第一及び第二スイッチ素子、並びに第三スイッチ素子を含むセルを有し、前記セル内において、前記第一スイッチ素子の前記第二電極と前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続され、
    　複数の第一及び第二配線をさらに有し、
    　前記セルが複数、行列状に配設され、前記複数の第一配線から選択された一の第一配線と前記第二トランジスタの前記ドレインとが電気的に接続され、前記複数の第二配線から選択された一の第二配線と前記第三トランジスタの前記ドレインとが電気的に接続され、前記行列の一の列を構成する前記複数のセルの各々において、前記第一スイッチ素子の第一電極と前記一の第一配線とが電気的に接続され、前記行列の一の行を構成する前記複数のセルの各々において、前記第二スイッチ素子の第一電極と前記一の第二配線とが電気的に接続され、
    　複数の第三配線をさらに有し、
    　一の行又は列を構成する前記複数のセルの各々において、前記複数の第三配線から選択された一の第三配線と前記第一トランジスタのゲートとが電気的に接続される、請求項１７に記載の半導体装置。
  21. 　前記第一及び第二スイッチ素子、並びに第三スイッチ素子を含むセルを有し、前記セル内において、前記第一スイッチ素子の前記第二電極と前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続され、
    　複数の第一及び第二配線をさらに有し、
    　前記セルが複数、行列状に配設され、前記複数の第一配線から選択された一の第一配線の一端と前記第二Ｎ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記一の第一配線の他端と前記第二Ｐ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記複数の第二配線から選択された一の第二配線の一端と前記第三Ｎ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記一の第二配線の他端と前記第三Ｐ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記行列の一の列を構成する前記複数のセルの各々において、前記第一スイッチ素子の第一電極と前記一の第一配線とが電気的に接続され、前記行列の一の行を構成する前記複数のセルの各々において、前記第二スイッチ素子の第一電極と前記一の第二配線とが電気的に接続され、
    　複数の第三及び第四配線をさらに有し、
    　一の行又は列を構成する前記複数のセルの各々において、前記複数の第三配線から選択された一の第三配線と前記第一Ｎ型ＭＩＳトランジスタのゲートとが電気的に接続され、前記複数の第四配線から選択された一の第四配線と前記第一Ｐ型ＭＩＳトランジスタのゲートとが電気的に接続されている、請求項１８に記載の半導体装置。
  22. 　前記第一及び第二スイッチ素子、並びに第三スイッチ素子を含むセルを有し、前記セル内において、前記第一スイッチ素子の前記第二電極と前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続され、
    　複数の第一及び第二配線をさらに有し、
    　前記セルが複数、行列状に配設され、前記複数の第一配線から選択された一の第一配線の一端と前記第二Ｎ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記一の第一配線の他端と前記第二Ｐ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記複数の第二配線から選択された一の第二配線の一端と前記第三Ｐ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記行列の一の列を構成する前記複数のセルの各々において、前記第一スイッチ素子の第一電極と、前記一の第一配線及び前記一の第二配線とが電気的に接続され、前記行列の一の行を構成する前記複数のセルの各々において、前記第二スイッチ素子の第一電極と前記一の第二配線とが電気的に接続され、
    　複数の第三及び第四配線をさらに有し、
    　一の行又は列を構成する前記複数のセルの各々において、前記複数の第三配線から選択された一の第三配線と前記第一Ｎ型ＭＩＳトランジスタのゲートとが電気的に接続され、前記複数の第四配線から選択された一の第四配線と前記第一Ｐ型ＭＩＳトランジスタのゲートとが電気的に接続されている、請求項１９に記載の半導体装置。
  23. 　第一及び第二配線をさらに有し、
    　前記（ａ）の場合は、前記第一スイッチ素子の第二電極と前記第一配線とが電気的に接続され、前記第二スイッチ素子の第二電極と前記第二配線とが電気的に接続され、
    　前記（ｂ）の場合は、前記第一スイッチ素子の第一電極と前記第一配線とが電気的に接続され、前記第二スイッチ素子の第一電極と前記第二配線とが電気的に接続され、
    　半導体の多層配線の一の配線層に前記第一及び第二配線が設けられ、
    　前記第一及び第二スイッチ素子は、前記多層配線層内であって前記一の配線層と前記一の配線層の直上又は直下の配線層との間に設けられる、請求項１乃至８、１２乃至１９のいずれか一項に記載の半導体装置。
  24. 　半導体の多層配線の一の配線層に前記第一及び第二配線が設けられ、前記第一及び第二スイッチ素子は、前記多層配線層内であって前記一の配線層と前記一の配線層の直上又は直下の配線層との間に設けられる、請求項９乃至１１、２０乃至２２のいずれか一項に記載の半導体装置。
  25. 　第一及び第二配線をさらに有し、
    　前記（ａ）の場合は、前記第一スイッチ素子の第二電極と前記第一配線とが電気的に接続され、前記第二スイッチ素子の第二電極と前記第二配線とが電気的に接続され、
    　前記（ｂ）の場合は、前記第一スイッチ素子の第一電極と前記第一配線とが電気的に接続され、前記第二スイッチ素子の第一電極と前記第二配線とが電気的に接続され、
    　半導体の多層配線層の一の配線層に前記第一配線が設けられ、
    　前記一の配線層の直上又は直下の配線層に前記第二配線が設けられ、前記第一及び第二スイッチ素子は、前記多層配線層内であって前記一の配線層と前記一の配線層の直上又は直下の配線層との間に設けられる、請求項１乃至８、１２乃至１９のいずれか一項に記載の半導体装置。
  26. 　半導体の多層配線層の一の配線層に前記第一配線が設けられ、前記一の配線層の直上又は直下の配線層に前記第二配線が設けられ、
    　前記第一及び第二スイッチ素子は、前記多層配線層内であって前記一の配線層と前記一の配線層の直上又は直下の配線層との間に設けられる、請求項９乃至１１、２０乃至２２のいずれか一項に記載の半導体装置。
  27. 　前記イオン伝導体は、有機物、有機シロキサン、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタン、のいずれかからなり、
    　前記第一電極はＣｕを主成分とし、
    　前記第二電極はＲｕ又はＰｔからなる、請求項１乃至２６のいずれか一項に記載の半導体装置。
  28. 　第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、
    　前記第三スイッチ素子は第一及び第二端子を備え、
    　前記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、前記イオン伝導体に接して設けられ、前記イオン伝導体に金属イオンを供給する第一電極と、前記イオン伝導体に接して設けられ、前記第一電極よりもイオン化しにくい第二電極と、を備え、
    　（ａ）前記第一スイッチ素子の前記第一電極と、前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続されており、又は、
    　（ｂ）前記第一スイッチ素子の前記第二電極と、前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、
    　前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置の動作方法であって、
    　前記（ａ）の場合は、前記第三スイッチ素子を介して、前記第一及び第二スイッチ素子の第一電極に、前記第一及び第二スイッチ素子の第二電極に印加される電圧よりも高い所定の電圧を印加し、
    　前記（ｂ）の場合は、前記第三スイッチ素子を介して、前記第一及び第二スイッチ素子の第一電極に、前記第一及び第二スイッチ素子の第二電極に印加される電圧よりも低い所定の電圧を印加する、半導体装置の動作方法。
  29. 　第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、
    　前記第三スイッチ素子は第一及び第二端子を備え、
    　前記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、前記イオン伝導体に接して設けられ、前記イオン伝導体に金属イオンを供給する第一電極と、前記イオン伝導体に接して設けられ、前記第一電極よりもイオン化しにくい第二電極と、を備え、
    　（ａ）前記第一スイッチ素子の前記第一電極と、前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続されており、又は、
    　（ｂ）前記第一スイッチ素子の前記第二電極と、前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置の動作方法であって、
    　前記（ａ）の場合は、前記第三スイッチ素子を介して、前記第一及び第二スイッチ素子の第一電極に、前記第一及び第二スイッチ素子の第二電極に印加される電圧よりも低い所定の電圧を印加し、
    　前記（ｂ）の場合は、前記第三スイッチ素子を介して、前記第一及び第二スイッチ素子の第一電極に、前記第一及び第二スイッチ素子の第二電極に印加される電圧よりも高い所定の電圧を印加する、半導体装置の動作方法。
PCT/JP2011/063756 2010-06-16 2011-06-09 半導体装置及びその動作方法 WO2011158887A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012520484A JP5783174B2 (ja) 2010-06-16 2011-06-09 半導体装置及びその動作方法
US13/704,225 US9059082B2 (en) 2010-06-16 2011-06-09 Semiconductor device and operation method for same
US14/709,699 US9754998B2 (en) 2010-06-16 2015-05-12 Semiconductor device and operation method for same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010136988 2010-06-16
JP2010-136988 2010-06-16

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US13/704,225 A-371-Of-International US9059082B2 (en) 2010-06-16 2011-06-09 Semiconductor device and operation method for same
US14/709,699 Continuation US9754998B2 (en) 2010-06-16 2015-05-12 Semiconductor device and operation method for same

Publications (1)

Publication Number Publication Date
WO2011158887A1 true WO2011158887A1 (ja) 2011-12-22

Family

ID=45348282

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/063756 WO2011158887A1 (ja) 2010-06-16 2011-06-09 半導体装置及びその動作方法

Country Status (3)

Country Link
US (2) US9059082B2 (ja)
JP (1) JP5783174B2 (ja)
WO (1) WO2011158887A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014038984A (ja) * 2012-08-20 2014-02-27 Nec Corp 抵抗変化素子、および抵抗変化素子の形成方法
DE102013200615A1 (de) * 2013-01-16 2014-07-17 Helmholtz-Zentrum Dresden - Rossendorf E.V. Komplementärer Widerstandsschalter, dessen Herstellung und Verwendung
WO2016042750A1 (ja) * 2014-09-18 2016-03-24 日本電気株式会社 クロスバースイッチ、これを用いた論理集積回路および半導体装置
US9583704B2 (en) 2013-01-16 2017-02-28 Helmholtz-Zentrum Dresden-Rossendorf E.V. Complementary resistance switch, contact-connected polycrystalline piezo- or ferroelectric thin-film layer, method for encrypting a bit sequence
JPWO2016163120A1 (ja) * 2015-04-06 2018-02-01 日本電気株式会社 スイッチング素子、半導体装置及びその製造方法
US10490743B2 (en) 2015-09-24 2019-11-26 Nec Corporation Crossbar switch and method of manufacturing the same and semiconductor device
JP2020521265A (ja) * 2017-05-12 2020-07-16 日本電気株式会社 相補型抵抗スイッチのための書き込み装置及び方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013136798A1 (ja) * 2012-03-16 2013-09-19 日本電気株式会社 抵抗変化素子、その抵抗変化素子を有する半導体装置、その半導体装置の製造方法およびその抵抗変化素子を用いたプログラミング方法
US9865798B2 (en) * 2015-02-24 2018-01-09 Qualcomm Incorporated Electrode structure for resistive memory device
JP6856032B2 (ja) * 2016-01-20 2021-04-07 日本電気株式会社 再構成可能回路、再構成可能回路システム、および再構成可能回路の動作方法
US10090840B1 (en) * 2017-06-29 2018-10-02 Intel Corporation Integrated circuits with programmable non-volatile resistive switch elements

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032867A (ja) * 2004-07-21 2006-02-02 Sony Corp 記憶素子及びその駆動方法
JP2007514265A (ja) * 2003-12-26 2007-05-31 松下電器産業株式会社 記憶素子、メモリ回路、半導体集積回路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7385219B2 (en) * 2000-02-11 2008-06-10 A{umlaut over (x)}on Technologies Corporation Optimized solid electrolyte for programmable metallization cell devices and structures
US7209378B2 (en) * 2002-08-08 2007-04-24 Micron Technology, Inc. Columnar 1T-N memory cell structure
US7400522B2 (en) * 2003-03-18 2008-07-15 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element formed of a first and second composite compound for storing a cation
JP4356542B2 (ja) 2003-08-27 2009-11-04 日本電気株式会社 半導体装置
JP5135797B2 (ja) * 2004-12-28 2013-02-06 日本電気株式会社 スイッチング素子、スイッチング素子の製造方法、書き換え可能な論理集積回路、およびメモリ素子
JP5066918B2 (ja) * 2004-12-28 2012-11-07 日本電気株式会社 スイッチング素子、書き換え可能な論理集積回路、およびメモリ素子
JP2006319028A (ja) * 2005-05-11 2006-11-24 Nec Corp スイッチング素子、書き換え可能な論理集積回路、およびメモリ素子
JPWO2007023569A1 (ja) * 2005-08-26 2009-03-26 富士通株式会社 不揮発性半導体記憶装置及びその書き込み方法
US7391639B2 (en) * 2006-02-14 2008-06-24 Infineon Technologies Ag Memory device and method for reading data
US7423906B2 (en) * 2006-03-14 2008-09-09 Infineon Technologies Ag Integrated circuit having a memory cell
US7888228B2 (en) * 2007-04-05 2011-02-15 Adesto Technology Corporation Method of manufacturing an integrated circuit, an integrated circuit, and a memory module
US20080273370A1 (en) * 2007-05-02 2008-11-06 Jan Keller Integrated Circuit, Method of Operating an Integrated Circuit, Memory Cell Array, and Memory Module
WO2009084514A1 (ja) * 2007-12-27 2009-07-09 Nec Corporation 記憶素子、半導体記憶装置、および情報読み出し方法
JP2009266258A (ja) * 2008-04-22 2009-11-12 Hitachi Ltd 半導体装置
US8107273B1 (en) * 2008-07-28 2012-01-31 Adesto Technologies Corporation Integrated circuits having programmable metallization cells (PMCs) and operating methods therefor
US8274842B1 (en) * 2008-09-25 2012-09-25 Adesto Technologies Corporation Variable impedance memory device having simultaneous program and erase, and corresponding methods and circuits
US8063394B2 (en) * 2008-10-08 2011-11-22 Qimonda Ag Integrated circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007514265A (ja) * 2003-12-26 2007-05-31 松下電器産業株式会社 記憶素子、メモリ回路、半導体集積回路
JP2006032867A (ja) * 2004-07-21 2006-02-02 Sony Corp 記憶素子及びその駆動方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014038984A (ja) * 2012-08-20 2014-02-27 Nec Corp 抵抗変化素子、および抵抗変化素子の形成方法
DE102013200615A1 (de) * 2013-01-16 2014-07-17 Helmholtz-Zentrum Dresden - Rossendorf E.V. Komplementärer Widerstandsschalter, dessen Herstellung und Verwendung
US9583704B2 (en) 2013-01-16 2017-02-28 Helmholtz-Zentrum Dresden-Rossendorf E.V. Complementary resistance switch, contact-connected polycrystalline piezo- or ferroelectric thin-film layer, method for encrypting a bit sequence
US9812640B2 (en) 2013-01-16 2017-11-07 Helmholtz-Zentrum Dresden-Rossendorf E.V Complementary resistance switch, contact-connected polycrystalline piezo- or ferroelectric thin-film layer, method for encrypting a bit sequence
WO2016042750A1 (ja) * 2014-09-18 2016-03-24 日本電気株式会社 クロスバースイッチ、これを用いた論理集積回路および半導体装置
JPWO2016042750A1 (ja) * 2014-09-18 2017-07-27 日本電気株式会社 クロスバースイッチ、これを用いた論理集積回路および半導体装置
US10424617B2 (en) 2014-09-18 2019-09-24 Nec Corporation Crossbar switch with an arrangement of wires, logic integrated circuit using the same, and semiconductor device
JPWO2016163120A1 (ja) * 2015-04-06 2018-02-01 日本電気株式会社 スイッチング素子、半導体装置及びその製造方法
US10490743B2 (en) 2015-09-24 2019-11-26 Nec Corporation Crossbar switch and method of manufacturing the same and semiconductor device
JP2020521265A (ja) * 2017-05-12 2020-07-16 日本電気株式会社 相補型抵抗スイッチのための書き込み装置及び方法

Also Published As

Publication number Publication date
JP5783174B2 (ja) 2015-09-24
US20130092895A1 (en) 2013-04-18
US9754998B2 (en) 2017-09-05
JPWO2011158887A1 (ja) 2013-08-19
US20150318473A1 (en) 2015-11-05
US9059082B2 (en) 2015-06-16

Similar Documents

Publication Publication Date Title
JP5783174B2 (ja) 半導体装置及びその動作方法
US8816312B2 (en) Semiconductor device
US9502424B2 (en) Integrated circuit device featuring an antifuse and method of making same
JP6112106B2 (ja) 抵抗変化素子、その抵抗変化素子を有する半導体装置、その半導体装置の製造方法およびその抵抗変化素子を用いたプログラミング方法
JP2006319028A (ja) スイッチング素子、書き換え可能な論理集積回路、およびメモリ素子
US10312288B2 (en) Switching element, semiconductor device, and semiconductor device manufacturing method
JP5135797B2 (ja) スイッチング素子、スイッチング素子の製造方法、書き換え可能な論理集積回路、およびメモリ素子
WO2013190741A1 (ja) 半導体装置およびプログラミング方法
US9842802B2 (en) Integrated circuit device featuring an antifuse and method of making same
JP5417709B2 (ja) スイッチング素子、書き換え可能な論理集積回路、およびメモリ素子
JP5477687B2 (ja) スイッチング素子、スイッチング素子の動作方法、スイッチング素子の製造方法、書き換え可能な論理集積回路およびメモリ素子
WO2020158531A1 (ja) 記憶装置およびプログラミング方法
JP2012216724A (ja) 抵抗記憶装置およびその書き込み方法
JP7165976B2 (ja) 抵抗変化素子、および抵抗変化素子の製造方法
US10446564B2 (en) Non-volatile memory allowing a high integration density
JP2013026389A (ja) 電気化学素子および電気化学素子を用いた相補型回路
JPWO2018123678A1 (ja) 抵抗変化素子と半導体装置および製造方法
WO2015148944A1 (en) Integrated circuit device featuring an antifuse and method of making same
Tada et al. Opportunities and Challenges of Atom Switch for Low-Power Programmable Logic
JPWO2018181019A1 (ja) 半導体装置およびその製造方法
Tada et al. Atom Switch Technology for Low-Power Nonvolatile Logic Application

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11795789

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 13704225

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2012520484

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11795789

Country of ref document: EP

Kind code of ref document: A1