WO2020158531A1 - 記憶装置およびプログラミング方法 - Google Patents

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WO2020158531A1
WO2020158531A1 PCT/JP2020/002069 JP2020002069W WO2020158531A1 WO 2020158531 A1 WO2020158531 A1 WO 2020158531A1 JP 2020002069 W JP2020002069 W JP 2020002069W WO 2020158531 A1 WO2020158531 A1 WO 2020158531A1
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transistor
electrode
voltage
resistance change
change element
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PCT/JP2020/002069
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宗弘 多田
竜介 根橋
阪本　利司
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日本電気株式会社
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    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices

Definitions

  • the present invention relates to a memory device including a resistance change element and a programming method.
  • a storage device (also called a non-volatile storage device) that can hold a memory without supplying power is applied to electronic devices such as personal computers, smartphones, tablets, and digital cameras.
  • the non-volatile storage device is promising as a device for storing data such as voice and image, which requires a large capacity and high speed operation.
  • a flash memory is an example of a non-volatile storage device.
  • a high voltage is applied to the flash memory to control the entry and exit of charges accumulated in the floating gate on the gate oxide film to store data.
  • the flash memory includes a mixed flash memory and a NAND flash memory (NAND: Not AND).
  • the embedded flash memory is formed on the same chip as a CPU (Central Processing Unit) and the like.
  • the NAND flash memory is used for storing a large amount of data.
  • CMOS Complementary Metal-Oxide-Semiconductor
  • the High-k/Metal-gate technology is used for the gate stack of logic transistors of 28 nm or more.
  • the High-k/Metal-gate technology it is extremely difficult to fabricate a floating gate structure and an ONO gate structure of an embedded flash together with a logic transistor.
  • Patent Document 1 discloses a semiconductor device having a switch element (also referred to as a switching element) in which a first wiring layer and a second wiring layer which are different from each other are connected by a via including a member having a variable conductivity. It is disclosed.
  • the semiconductor device of Patent Document 1 has a two-terminal switching element in which two electrodes are arranged via a solid electrolyte in which ions can move by application of an electric field or the like, and which controls a conduction state between the electrodes.
  • Non-Patent Document 1 discloses a switching element utilizing metal ion movement and an electrochemical reaction in a solid electrolyte. It has a structure in which a solid electrolyte is sandwiched between a first electrode that supplies metal ions to the solid electrolyte and a second electrode that does not supply metal ions to the solid electrolyte.
  • Non-Patent Document 1 when the second electrode is grounded and a positive voltage is applied to the first electrode, the metal of the first electrode becomes metal ions and dissolves in the solid electrolyte. Then, metal ions in the solid electrolyte are deposited as metal in the solid electrolyte, and a metal bridge (also called a filament or a conductive path) that electrically connects the first electrode and the second electrode by the deposited metal is formed. It is formed.
  • the switching element is turned on.
  • the switching element in the ON state when the first electrode is grounded and a positive voltage is applied to the second electrode, a part of the metal bridge is broken.
  • the electrical connection between the first electrode and the second electrode is cut off, and the switching element is turned off.
  • the electrical characteristics change due to an increase in the resistance between the first electrode and the second electrode or a change in the inter-electrode capacitance from the stage before the electrical connection is completely cut off.
  • the electrical connection is cut off. Further, if the second electrode is grounded again and a positive voltage is applied to the first electrode, the switching element changes from the off state to the on state.
  • the switching element of Non-Patent Document 1 has a smaller size than a semiconductor switch such as a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor), and has a small resistance value (also called ON resistance) in the ON state. Therefore, the switching element of Non-Patent Document 1 is promising for application to a programmable logic device. Further, in the switching element of Non-Patent Document 1, its conductive state (on state or off state) is maintained as it is without applying an applied voltage, and therefore, it can be applied as a non-volatile memory element.
  • MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • a memory cell including one selection element such as a transistor and one switching element is used as a basic unit, and a plurality of memory cells are arranged in a vertical direction and a horizontal direction to realize a crossbar circuit.
  • any memory cell can be selected from the plurality of memory cells via the word line and the bit line.
  • Patent Document 2 a resistance change film, a first electrode that is arranged as a wiring on one surface of the resistance change film, and has a curved end portion, and an inactive electrode on the other surface of the resistance change film are provided.
  • a variable resistance element including a second electrode is disclosed.
  • the variable resistance element of Patent Document 2 has a shape in which the electric field is likely to be concentrated at the corners of the first electrode, so that the switching voltage and its variation are reduced.
  • the nonvolatile memory device is also expected to be applied to electronic terminals of IoT (Internet of Things).
  • IoT Internet of Things
  • IoT terminals there is an application for processing data sensed from the outside world on the IoT terminal side and then transmitting the data to the cloud side. It is desirable that an IoT terminal used for such a purpose be equipped with a low power consumption non-volatile storage device.
  • an IoT chip equipped with a sensor function is composed of a high voltage transistor for sensing, which is driven at about 3 to 10 volts, and a core transistor for CPU arithmetic processing, which is driven at about 1 volt.
  • a resistance change element is added to the IoT chip having this configuration, a resistance change type memory circuit can be designed by suitably combining a high breakdown voltage transistor and a core transistor.
  • the switching voltage of the resistance change element is 1 volt or more
  • the peripheral circuit is composed of high breakdown voltage transistors, malfunction may occur in the peripheral circuit of the memory when the operating voltage of the core transistor is lowered to control the program current.
  • An object of the present invention is to solve the above-mentioned problems and to provide a storage device in which a peripheral circuit does not malfunction even if the operating voltage of a cell transistor is lowered.
  • a memory device of one embodiment of the present invention includes a variable resistance element whose resistance state changes in accordance with a voltage applied between electrodes and a first transistor, and a diffusion layer is connected to one electrode of the variable resistance element.
  • Cell transistor and a selection transistor which is composed of a second transistor and whose diffusion layer is connected to the other electrode of the resistance change element.
  • the first transistor and the second transistor have diffusion layers which are mutually different. Separated and different substrate voltages are applied.
  • a programming method of one embodiment of the present invention includes a resistance change element whose resistance state changes according to a voltage applied between electrodes and a first transistor, and a diffusion layer is connected to one electrode of the resistance change element.
  • Cell transistor and a selection transistor which is composed of a second transistor and has a diffusion layer connected to the other electrode of the resistance change element, and the diffusion layers of the first transistor and the second transistor are separated from each other.
  • a method of programming a memory device wherein the substrate bias voltage of the second transistor is larger than the substrate bias voltage of the first transistor when changing the resistance state of the variable resistance element from the high resistance state to the low resistance state. Set to the value.
  • FIG. 3 is a conceptual diagram for explaining a substrate bias effect used by the memory device according to the first embodiment of the present invention.
  • 6 is a graph for explaining a substrate bias effect used by the memory device according to the first embodiment of the present invention.
  • FIG. 3 shows an example of a structure of the resistance change element contained in the memory device concerning the 1st Embodiment of this invention.
  • 4 is a table for explaining changes in the resistance state of the resistance change element included in the memory device according to the first embodiment of the present invention.
  • 6 is a table for explaining a programming operation of the resistance change element included in the memory device according to the first embodiment of the present invention.
  • It is a conceptual diagram for explaining the structure of the nonvolatile memory device that realizes the memory device according to the first embodiment of the present invention.
  • It is a conceptual diagram which shows an example of a structure of the memory
  • It is a block diagram which shows an example of a structure of the peripheral circuit of the memory
  • 6 is a table for explaining set program conditions of a memory cell array of the memory device according to the second embodiment of the present invention. 6 is a table for explaining reset program conditions of a memory cell array of the memory device according to the second embodiment of the present invention. It is a conceptual diagram which shows an example of a structure of the memory
  • FIG. 1 is a conceptual diagram showing an example of the configuration of the storage device 1 of this embodiment.
  • the memory device 1 includes a resistance change element 12, a cell transistor 13, and a selection transistor 14.
  • the resistance change element 12 and the cell transistor 13 are connected in series to form a series circuit (memory cell 10).
  • a memory cell array is actually configured by arranging a plurality of memory cells 10 in a grid pattern.
  • the selection transistor 14 that selects a row of the memory cell array configured by the memory cells 10 arranged in a grid is described as an example, but the same applies to the selection transistor that selects a column of the memory cell array. Can be configured to.
  • the resistance change element 12 is an element whose resistance value changes according to an electric pulse applied to both ends.
  • the resistance change element 12 includes a first electrode 121, a second electrode 122, and a resistance change layer 123.
  • the resistance change element 12 has a structure in which a resistance change layer 123 is sandwiched between a first electrode 121 and a second electrode 122 which face each other.
  • the first electrode 121 is an active electrode and the second electrode 122 is an inactive electrode.
  • the resistance change element 12 is a switching element capable of switching the resistance state by changing the electric resistance of the resistance change layer 123 according to the voltage applied between the first electrode 121 and the second electrode 122. ..
  • the metal forming the first electrode 121 bridges inside the variable resistance layer 123, and the resistance state of the variable resistance element 12 changes from the OFF state (high resistance state) to the ON state (low resistance). State). Conversely, when a positive voltage is applied to the second electrode 122, the resistance state of the resistance change element 12 transits from the ON state (low resistance state) to the OFF state (high resistance state).
  • the resistance change element 12 is realized by a metal bridge type element that utilizes metal bridge formed inside the resistance change layer 123 according to the voltage applied between the first electrode 121 and the second electrode 122. To be done.
  • a metal bridge type element As an example of the metal bridge type element, NanoBridge (registered trademark) can be cited.
  • the resistance change element 12 can also be realized by an element such as MRAM (Magnetic RAM), PRAM (Phase change Random Access Memory), and ReRAM (Resistive Random Access Memory).
  • the cell transistor 13 is an element for selecting the resistance change element 12.
  • the cell transistor 13 is composed of a field effect transistor whose gate oxide film thickness is T 1 (T 1 is positive).
  • the cell transistor 13 is also called a first transistor.
  • one of the diffusion layers is connected to the second electrode 122 of the resistance change element 12, and the other of the diffusion layers is connected to the bit line BL.
  • the gate of the cell transistor 13 is connected to the select line SL.
  • the gate voltage V GBL is applied to the gate of the cell transistor 13. When the gate voltage V GBL applied to the gate of the cell transistor 13 exceeds the threshold voltage, the cell transistor 13 becomes conductive.
  • the cell transistor 13 has a role of selecting an arbitrary variable resistance element 12 that constitutes the memory cell 10 and a role of controlling a program current of the variable resistance element 12 as a load resistance. It should be noted that two or more cell transistors 13 may be configured in the memory cell 10, or the positional relationship between the resistance change element 12 and the cell transistor 13 may be configured opposite to that in FIG. 1.
  • the selection transistor 14 is an element for selecting the program line PL to which the resistance change element 12 is connected.
  • the selection transistor 14 is composed of a field effect transistor whose gate oxide film thickness is T 2 (T 2 is positive).
  • the selection transistor 14 is also called a second transistor.
  • the gate oxide film thickness T 2 of the second transistor is larger than the gate oxide film thickness T 1 of the first transistor. That is, the second transistor has higher withstand voltage than the first transistor and is also called a high withstand voltage transistor.
  • the gate oxide film thickness T 1 of the first transistor can be set to 1 nanometer and the gate oxide film thickness T 2 of the second transistor can be set to 4 nanometer.
  • the relationship of the following Expression 1 is established between the gate oxide film thickness T 1 and the gate oxide film thickness T 2 .
  • the selection transistor 14 is arranged on the program line PL, one of the diffusion layers is connected to the first electrode 121 of the resistance change element 12, and the other of the diffusion layers is connected to a selection driver circuit (not shown).
  • the gate voltage V GPL is applied to the gate of the selection transistor 14. When the gate voltage V GPL exceeds the threshold voltage, the selection transistor 14 becomes conductive.
  • the selection transistor 14 makes it possible to selectively apply the electric pulse of the first applied voltage and the electric pulse of the second applied voltage to the memory cell 10.
  • the second applied voltage is an electric pulse having a polarity different from that of the first applied voltage.
  • the substrate bias V sub1 cell transistor 13 independently from each other from the substrate bias V sub2 selection transistor 14. Therefore, the substrate bias V sub1 cell transistor 13, the a substrate bias V sub2 selection transistor 14 can be set to different voltages.
  • FIG. 2 is a conceptual diagram for explaining the structure of the storage device 1.
  • nMOS negative-channel metal-oxide-semiconductor
  • the first N well 130 forming the diffusion layer of the cell transistor 13 and the second N well 140 forming the diffusion layer of the selection transistor 14 reach the deep P well 150 formed inside the substrate. It is separated by the element separation region 160. That is, since the diffusion layer of the cell transistor 13 and the diffusion layer of the selection transistor 14 are separated, different substrate biases can be applied to the cell transistor 13 and the selection transistor 14.
  • the switching voltage of a general resistance change element is 1 volt (V) or more. Therefore, it is preferable to configure the peripheral circuit of the non-volatile memory with high breakdown voltage transistors and use the core transistor as a cell transistor in order to reduce the size of the memory cell.
  • V volt
  • the core transistor when the operating voltage of the core transistor is lowered to control the program current, malfunction may occur in the peripheral circuit of the memory. Such a malfunction occurs when the operating voltage of the core transistor is equal to or lower than the threshold voltage of the high breakdown voltage transistor that constitutes the peripheral circuit.
  • a malfunction occurs in a level shifter circuit (not shown) that applies a program voltage to the resistance change element.
  • the cell transistor 13 and the selection transistor 14 are separated by the element isolation region 160, different substrate biases can be applied to the cell transistor 13 and the selection transistor 14. Therefore, even if the operating voltage of the cell transistor 13 is lowered, it does not affect the high breakdown voltage transistor that constitutes the level shifter circuit (not shown) connected to the variable resistance element 12 via the program line PL. Therefore, according to the configuration of the memory device 1 of FIG. 2, it is possible to suppress the malfunction of the peripheral circuit caused by the reduction of the operating voltage of the cell transistor.
  • FIG. 3 is a conceptual diagram for explaining a substrate bias effect in a transistor 170 having a structure of an nMOSFET (negative-channel metal-oxide-semiconductor field-effect transistor).
  • the transistor 170 includes an n-type channel 171, a depletion layer 172, and a p-type substrate 173. Note that FIG. 3 is a cross-sectional view of the transistor 170, but hatching is omitted.
  • depletion layer charges As shown in FIG. 3, when a negative substrate bias V sub ( ⁇ 2.5 V) is applied to the transistor 170, a reverse bias is applied to the PN junction between the channel 171 and the substrate 173 formed by inverting the surface of the diffusion layer. It will be in the state of being covered (right figure). In this state, as compared with the case where the negative substrate bias V sub is not applied (left figure), the bending of the band on the surface of the diffusion layer becomes large, so that the depletion layer 172 extends on the substrate 173 side and the depletion layer 172 is extended. The amount of electric charges (hereinafter, referred to as depletion layer charges) increases.
  • FIG. 4 is a graph for explaining the relationship between the gate voltage V G and the drain current Id due to the difference in the substrate bias V sub of the transistor 170.
  • the gate voltage V G is increased in order to pass the same drain current I d as compared with the case where the substrate bias V sub is 0 V. become.
  • the drain current I d that flows when the same gate voltage V G is applied is smaller than that when the substrate bias V sub is 0 V.
  • the threshold voltage is increased, so that the driving force of the transistor 170 during operation is reduced. That is, it is not preferable to use the substrate bias effect during an operation requiring a large driving force. Therefore, the substrate bias effect is used exclusively for the purpose of reducing the leak current during standby. In this embodiment, the malfunction of the circuit is prevented by using the threshold voltage increased by applying the negative substrate bias V sub to the cell transistor.
  • FIG. 5 is a conceptual diagram for explaining the variable resistance element 12.
  • the first terminal TR1 is provided on the first electrode 121 side and the second terminal TR2 is provided on the second electrode 122 side.
  • the variable resistance element includes a unipolar variable resistance element and a bipolar variable resistance element.
  • the unipolar resistance change element is a switching element that can be switched between a high resistance state (OFF state) and a low resistance state (ON state) by an applied voltage.
  • the unipolar variable resistance element can be used in ReRAM.
  • the bipolar resistance change element is a switching element that can switch between a high resistance state and a low resistance state according to the polarity of the applied voltage.
  • the bipolar resistance change element can be used in ReRAM or NanoBridge. In the present embodiment, an example using the bipolar resistance change element 12 will be described.
  • FIG. 6 is a table summarizing the voltages applied to the first terminal TR1 and the second terminal TR2 when the resistance state of the resistance change element 12 is changed.
  • the applied voltage of the first terminal TR1 on the first electrode 121 side is increased to increase the voltage applied to the second electrode 122.
  • the voltage applied to the second terminal TR2 on the side is lowered.
  • the resistance change element 12 is changed from the ON state (low resistance state) to the OFF state (high resistance state)
  • the applied voltage of the first terminal TR1 on the first electrode 121 side is lowered to reduce the second electrode.
  • the voltage applied to the second terminal TR2 on the 122 side is increased.
  • FIG. 7 is a diagram showing operating characteristics of the bipolar resistance change element 12. Note that the operation characteristics of FIG. 7 are examples, and the operation characteristics of the variable resistance element 12 of the present embodiment are not limited.
  • the resistance state of the resistance change element 12 is set using the set voltage V s as the threshold voltage, as shown in FIG. Changes from the OFF state to the ON state.
  • the resistance state of the bipolar variable resistance element 12 changes from the OFF state to the ON state when a positive voltage is applied to the first electrode 121, and when the negative voltage is applied to the first electrode 121. , Transition from the ON state to the OFF state.
  • variable resistance element 12 The above is the description of the variable resistance element 12.
  • FIG. 8 is a cross-sectional view for explaining the configuration of the nonvolatile memory device 100 that is an example of the memory device 1.
  • the nonvolatile memory device 100 has a structure in which a plurality of elements are formed in a structure in which a plurality of insulating layers are stacked.
  • names of insulating layers and wirings included in the nonvolatile memory device 100 may be omitted.
  • FIG. 8 shows a cross-sectional structure of the nonvolatile memory device 100, hatching is omitted for some layers.
  • those having the same functions as those of the constituent elements of the memory device 1 use the same names and symbols as those of the memory device 1.
  • a deep P well 150 is formed on a substrate (not shown) at the bottom layer of the nonvolatile memory device 100. Above the deep P well 150, the first N well 130 and the second N well 140 separated by the element isolation region 160 are formed. The channel of the cell transistor 13 is formed on the surface of the first N well 130. The channel of the selection transistor 14 is formed on the surface of the second N well 140.
  • the cell transistor 13 is formed above the first N well 130.
  • the channel of the cell transistor 13 is formed on the upper surface of the first N well 130.
  • One end of the channel of the cell transistor 13 is connected to the wiring 131 forming the bit line BL.
  • the other end of the channel of the cell transistor 13 is connected to the wiring 132 forming the bit line BL.
  • the selection transistor 14 is formed above the second N well 140.
  • the channel of the selection transistor 14 is formed on the upper surface of the second N well 140.
  • One end of the channel of the selection transistor 14 is connected to the wiring 141 forming the program line PL.
  • the other end of the channel of the selection transistor 14 is connected to the wiring 142 that forms the program line PL.
  • At least one wiring including the first wiring 125 is embedded in the insulating layer on which the cell transistor 13 and the selection transistor 14 are formed.
  • the first wiring 125 has a structure embedded inside the insulating layer via a barrier metal.
  • the upper part of the first wiring 125 is the first electrode 121.
  • the resistance change element 12 is formed above the first wiring 125.
  • the resistance change element 12 extends over the inner surface of the opening of the barrier insulating layer 126 formed on the insulating layer in which the first wiring 125 is embedded and the upper surface of the barrier insulating layer 126 in the peripheral portion of the opening. It is formed.
  • the resistance change element 12 includes a first electrode 121, a second electrode 122, and a resistance change layer 123.
  • the resistance change layer 123 is formed on the upper surface of the first electrode 121.
  • a second electrode is formed on the upper surface of the resistance change layer 123.
  • An upper electrode 127 is formed on the upper surface of the second electrode 122. The upper surface of the upper electrode 127 and the lateral end of the variable resistance element 12 are covered with a protective insulating layer 128.
  • a second wiring 129 is embedded in the insulating layer above the resistance change element 12 via a barrier metal.
  • the second wiring 129 is electrically connected to the upper electrode 127.
  • the second wiring 129 is electrically connected to the other end of the diffusion layer of the cell transistor 13 via the wiring 131. That is, the second wiring 129 electrically connects the second electrode 122 of the resistance change element 12 and the other end of the diffusion layer of the cell transistor 13.
  • the upper surface of the insulating layer in which the second wiring 129 is embedded is covered with the barrier insulating layer. Note that detailed description of other insulating layers and wirings configuring the nonvolatile memory device 100 will be omitted.
  • the above is the description of the configuration of the nonvolatile memory device 100.
  • the nonvolatile memory device 100 is characterized in that the first N well 130 of the cell transistor 13 and the second N well of the selection transistor 14 are separated. Since the first N well 130 and the second N well are separated in the nonvolatile memory device 100, different substrate biases can be applied to the cell transistor 13 and the selection transistor 14, respectively.
  • the memory device of this embodiment includes the resistance change element, the cell transistor, and the selection transistor.
  • the resistance change element changes its resistance state according to the voltage applied between the electrodes.
  • the cell transistor is composed of the first transistor and is connected to one electrode of the resistance change element.
  • the selection transistor is composed of a second transistor and is connected to the other electrode of the resistance change element. Diffusion layers of the first transistor and the second transistor are separated from each other, and different substrate voltages are applied.
  • the second transistor has a thicker gate oxide film than the first transistor.
  • a substrate voltage higher than that of the first transistor is applied to the second transistor.
  • the diffusion layers of the cell transistor and the selection transistor are separated from each other, different substrate biases can be applied to the cell transistor and the selection transistor. Therefore, even if the operating voltage of the cell transistor is lowered, it does not affect the high breakdown voltage transistor constituting the peripheral circuit connected to the variable resistance element via the program line. Therefore, according to the present embodiment, it is possible to prevent the malfunction of the peripheral circuit caused by reducing the operating voltage of the cell transistor.
  • the threshold voltage of the first transistor forming the cell transistor is higher than the threshold voltage of the second transistor forming the level shifter circuit while increasing the threshold voltage of the cell transistor and keeping the program current small. Increase the voltage.
  • the substrate bias terminals of the first transistor and the second transistor are independently controlled to suitably change the threshold voltage of the first transistor according to the program condition of the resistance change element. You can That is, according to the present embodiment, the operating voltage of the cell transistor can be set to be equal to or lower than the threshold voltage of the high breakdown voltage transistor forming the selection transistor.
  • the memory device of this embodiment includes a memory cell array in which the memory cells included in the memory device of the first embodiment are arranged in a grid pattern.
  • FIG. 9 is a conceptual diagram showing the configuration of the storage device 2 of this embodiment.
  • the storage device 2 includes a memory cell array 21, a first selection driver circuit 25, and a second selection driver circuit 26.
  • the memory cell array 21 has a plurality of memory cells 20, a plurality of selection transistors 24-1, and a plurality of selection transistors 24-2.
  • the selection transistor 24-1 and the selection transistor 24-2 are not distinguished from each other, they are referred to as the selection transistor 24.
  • Each memory cell 20 includes a set of resistance change element 22 and a cell transistor 23. That is, the memory device 2 has a memory cell array 21 in which a plurality of memory cells 20 are arranged in a grid.
  • peripheral circuits such as a control circuit and a read circuit are omitted.
  • the reference numerals are omitted for the same components.
  • the resistance change element 22 includes a first electrode 221, a second electrode 222, and a resistance change layer 223.
  • the resistance change element 22 has a structure in which the resistance change layer 223 is sandwiched by the first electrode 221 and the second electrode 222 which face each other.
  • the first electrode 221 is an active electrode and the second electrode 222 is an inactive electrode.
  • the resistance change element 22 is a switching element that can switch the resistance state by changing the electric resistance of the resistance change layer 223 according to the voltage applied between the first electrode 221 and the second electrode 222. ..
  • the first electrode 221 is connected to the program line PL.
  • the second electrode 222 is connected to one end of the diffusion layer of the cell transistor 23.
  • the metal forming the first electrode 221 bridges inside the resistance change layer 223, and the resistance state of the resistance change element 22 changes from the OFF state (high resistance state) to the ON state (low resistance state). Resistance state).
  • the resistance state of the resistance change element 22 transits from the ON state (low resistance state) to the OFF state (high resistance state).
  • the first electrodes 221 of the resistance change elements 22 of the plurality of memory cells 20 arranged in the same column of the memory cell array 21 are connected to the same selection transistor 24-1 by the common program line PL.
  • the selection transistor 24-1 arranged on one of the program lines PL becomes conductive, a voltage is applied to the first electrode 221 connected to the program line PL.
  • the second electrodes 222 of the resistance change elements 22 of the plurality of memory cells 20 arranged in the same column of the memory cell array 21 are connected to the common bit line BL via the cell transistors 23 of the respective memory cells 20. Further, the gates of the cell transistors 23 of the plurality of memory cells 20 arranged in the same row of the memory cell array 21 are connected to the second selection driver circuit 26 by the common selection line SL. When the selection transistor 24-2 connected to one of the bit lines BL becomes conductive and the cell transistor 23 connected to that bit line BL becomes conductive, the second electrode 222 connected to the cell transistor 23. The voltage is applied to.
  • the cell transistor 23 is composed of a field effect transistor whose gate oxide film thickness is T 1 (T 1 is positive).
  • the cell transistor 23 is also called a first transistor.
  • one of the diffusion layers is connected to the second electrode 222 of the resistance change element 22, and the other of the diffusion layers is connected to the bit line BL.
  • the gate of the cell transistor 23 is connected to the select line SL and the gate voltage V GBL is applied. When the gate voltage V GBL applied to the gate of the cell transistor 23 exceeds the threshold voltage, the cell transistor 23 becomes conductive.
  • the cell transistor 23 has a role of selecting an arbitrary variable resistance element 22 that constitutes the memory cell 20, and a role of controlling the program current of the variable resistance element 12 as a load resistance. Note that two or more cell transistors 23 may be configured in the memory cell 20, or the positional relationship between the resistance change element 22 and the cell transistor 23 may be configured opposite to that in FIG. 9.
  • the selection transistor 24 is composed of a field effect transistor whose gate oxide film thickness is T 2 (T 2 is positive).
  • the selection transistor 24 is also called a second transistor.
  • the gate oxide film thickness T 2 of the selection transistor 24 (second transistor) is larger than the gate oxide film thickness T 1 of the cell transistor 23 (first transistor). That is, the selection transistor 24 (second transistor) is a high breakdown voltage transistor having higher breakdown voltage than the cell transistor 23 (first transistor).
  • the selection transistor 24 is arranged on the program line PL, one of the diffusion layers is connected to the first electrode 221 of the resistance change element 22, and the other of the diffusion layers is connected to the first selection driver circuit 25.
  • the gate voltage V GPL is applied to the gate of the selection transistor 24. When the gate voltage V GPL exceeds the threshold voltage, the selection transistor 24 becomes conductive.
  • the selection transistor 24-1, which is one of the selection transistors 24, has one of the diffusion layers connected to the first selection driver circuit 25 and the other end of the diffusion layer connected to the program line PL.
  • the selection transistor 24-1 is connected to the first electrode 221 of the resistance change element 22 via the program line PL.
  • the selection transistor 24-1 becomes conductive when the gate voltage exceeds the threshold voltage.
  • the selection transistor 24-2 which is one of the selection transistors 24, has one of the diffusion layers connected to the first selection driver circuit 25 and the other end of the diffusion layer connected to the bit line BL.
  • the selection transistor 24-2 is connected to the other of the diffusion layers of the cell transistor 23 via the bit line BL.
  • the selection transistor 24-2 becomes conductive when the gate voltage exceeds the threshold voltage.
  • the selection transistor 24 makes it possible to selectively apply the electric pulse of the first applied voltage and the electric pulse of the second applied voltage to the memory cell 20.
  • the second applied voltage is an electric pulse having a polarity different from that of the first applied voltage.
  • the first selection driver circuit 25 is connected to the program line PL and the bit line BL.
  • the first selection driver circuit 25 is connected to one of the diffusion layers of the selection transistor 24-1 via the program line PL and to one of the diffusion layers of the selection transistor 24-2 via the bit line BL. Further, the first selection driver circuit 25 is connected to a peripheral circuit (not shown) including a control circuit and a read circuit.
  • the first selection driver circuit 25 is configured such that, when one of the selection transistors 24-1 is in the conductive state, the first electrode of the resistance change element 22 connected to the program line PL in which the selection transistor 24-1 in the conductive state is arranged. The connection with 221 is established.
  • the first selection driver circuit 25 in the case where any one of the selection transistors 24-2 is in the conductive state, includes the diffusion layer of the cell transistor 23 connected to the bit line BL in which the selection transistor 24-2 in the conductive state is arranged. The connection with the other is established. Further, when the cell transistor 23 having the connection with the first selection driver circuit 25 becomes conductive, the first selection driver circuit 25 causes the second electrode of the resistance change element 22 via the cell transistor 23 in the conductive state. The connection with is established.
  • the second selection driver circuit 26 is connected to the selection line SL.
  • the second selection driver circuit 26 is connected to the gate of the cell transistor 23 via the selection line SL. Further, the second selection driver circuit 26 is connected to a peripheral circuit (not shown) including a control circuit and a read circuit. The second selection driver circuit 26 sets the gate voltage of the cell transistor 23 to be selected.
  • the above is a description of the configuration of the storage device 2.
  • the configuration of the storage device 2 of FIG. 9 is an example, and the configuration of the storage device 2 of the present embodiment is not limited to the same form.
  • FIG. 10 is a circuit diagram showing an example of the peripheral circuit 200 of the memory cell array 21. Note that, in FIG. 10, the same names and reference numerals may be used for components having the same functions as those of the storage device 2 of FIG. 9.
  • the peripheral circuit 200 includes a first selection driver circuit 25, a second selection driver circuit 26, a latch circuit 27, a Schmitt trigger 28, and a Schmitt trigger 29.
  • the peripheral circuit 200 is composed of a high breakdown voltage transistor (second transistor).
  • the first selection driver circuit 25 includes a column decoder 251 and a level shifter 252.
  • the column decoder 251 is connected to the Schmitt trigger 28 and the Schmitt trigger 29. Further, the column decoder 251 is connected to the level shifter 252. The column decoder 251 outputs a signal for selecting a column of the memory cell array 21 to the level shifter 252 based on the signals input from the Schmitt trigger 28 and the Schmitt trigger 29. In the example of FIG. 10, the column decoder 251 processes a 7-bit signal.
  • the level shifter 252 is connected to the column decoder 251.
  • the level shifter 252 is connected to the memory cell array 21.
  • the level shifter 252 converts the voltage of the signal input from the column decoder 251 into the gate voltage V GPL and outputs the voltage-converted signal to the memory cell array 21.
  • the second selection driver circuit 26 includes a row decoder 261 and a level shifter 262.
  • the row decoder 261 is connected to the Schmitt trigger 29.
  • the row decoder 261 is also connected to the level shifter 262.
  • the row decoder 261 outputs a signal for selecting a row of the memory cell array 21 to the level shifter 262 based on the signal input from the Schmitt trigger 29. In the example of FIG. 10, the row decoder 261 processes a 7-bit signal.
  • the level shifter 262 is connected to the row decoder 261.
  • the level shifter 262 is connected to the memory cell array 21.
  • the level shifter 262 converts the voltage of the signal input from the row decoder 261 into the gate voltage V GBL , and outputs the voltage-converted signal to the memory cell array 21.
  • the latch circuit 27 is connected to the Schmitt trigger 28.
  • the latch circuit 27 is connected to the row decoder 261.
  • the latch circuit 27 holds the signal input from the Schmitt trigger 28 and outputs the held signal to the row decoder 261.
  • the Schmitt trigger 28 is connected to a control circuit (not shown).
  • the Schmitt trigger 28 is connected to the latch circuit 27 and the column decoder 251.
  • the signal ADD is input to the Schmitt trigger 28 from the control circuit.
  • the Schmitt trigger 28 is set with a first threshold and a second threshold having a lower potential than the first threshold with respect to the input signal. When the potential of the input signal exceeds the first threshold value, the Schmitt trigger 28 outputs High. When the potential of the input signal is below the second threshold value, the Schmitt trigger 28 outputs Low. When the potential of the input signal is between the first threshold value and the second threshold value, the Schmitt trigger 28 maintains the immediately preceding output potential.
  • the Schmitt trigger 29 is connected to a control circuit (not shown).
  • the Schmitt trigger 29 is connected to the column decoder 251 and the row decoder 261.
  • a signal WE is input to the Schmitt trigger 29 from the control circuit.
  • the Schmitt trigger 29 is set with a first threshold and a second threshold having a lower potential than the first threshold with respect to the input signal. When the potential of the input signal exceeds the first threshold value, the Schmitt trigger 29 outputs High. When the potential of the input signal is lower than the second threshold value, the Schmitt trigger 29 outputs Low. When the potential of the input signal is between the first threshold value and the second threshold value, the Schmitt trigger 29 maintains the immediately preceding output potential.
  • the memory cell array 21 has a structure in which a plurality of memory cells 20 are arranged in a grid of 128 rows ⁇ 128 columns.
  • the memory cell array 21 is composed of core transistors (first transistors).
  • the diffusion layers of the transistors forming the memory cell array 21 are separated from the diffusion layers of the transistors forming the peripheral circuit 200. Therefore, different substrate biases can be applied to the transistors forming the memory cell array 21 and the transistors forming the peripheral circuit 200.
  • peripheral circuit 200 of the memory cell array 21 of the storage device 2 The above is the description of the peripheral circuit 200 of the memory cell array 21 of the storage device 2.
  • the configuration of the peripheral circuit 200 of FIG. 10 is an example, and the configuration of the peripheral circuit 200 of the memory cell array 21 of the storage device 2 of the present embodiment is not limited to the same form.
  • FIG. 11 is a table (set operation result table 210) summarizing the set operation results of the memory cell arrays of Related Techniques 1 to 3 and the set operation results of the memory cell array 21 of the storage device 2 of the present embodiment.
  • the core transistor of 1V operation (first transistor) is used for the cell transistor, and the high voltage transistor of 4V operation (second transistor) is used for the transistor of the peripheral circuit. I was there.
  • the threshold voltage V th of the high breakdown voltage transistor is 0.9V.
  • Requirement specifications are that the set current is 200 microamperes (uA), the level shifter for cell selection operates normally, and the reset current is 400 uA.
  • the reset current is larger than the set current, so the driving power of the cell transistor is determined by the reset current. Therefore, in the related technologies 1 and 2 and this embodiment, the gate width W of the cell transistor is set to 0.6 ⁇ m. For comparison, in Related Art 3, the gate width W of the cell transistor is set to 0.3 ⁇ m. In general, it is preferable that the cell transistors of the memory cell array are manufactured according to the smallest manufacturing rule in order to obtain the largest memory capacity.
  • the set current could not be controlled if voltage control was not performed at the time of setting, and the set current increased to 400 uA.
  • the driving force of the cell transistor is reduced from 1V to 0.8V by lowering the gate voltage of the cell transistor at the time of setting.
  • the set current could be controlled to 200 uA.
  • the level shifter needs to output a voltage lower than the threshold voltage V th of the high breakdown voltage transistor, which causes a problem that the level shifter malfunctions.
  • the gate width W of the core transistor was reduced. Specifically, the gate width W of the core transistor is changed from 0.6 ⁇ m to 0.3 ⁇ m. With the method of Related Technique 3, both the control of the set current and the normal operation of the level shifter could be achieved, but there was a new problem that the reset current became small.
  • the gate width W is set to 0.6 ⁇ m in order to secure the reset current.
  • the gate voltage V G is lowered in order to set the set current to 200 uA, the level shifter may malfunction. Therefore, a negative substrate bias is applied to the core transistor to set the effective threshold voltage Vg of the cell transistor high.
  • the set current could be maintained at 200 uA even when a voltage higher than the threshold voltage Vg of the high breakdown voltage transistor was applied to the gate of the cell transistor.
  • the set current could be controlled to 200 uA even when 1 V was applied to the gate voltage.
  • the substrate bias V Sub1_set core transistors during the set pulse (first transistor) -2.5 V, to 0V substrate bias V Sub2_set of the high voltage transistor (second transistor) Set that is, in this embodiment, than the substrate bias V Sub1_set core transistors during the set pulse (first transistor), and setting the substrate bias V Sub2_set of the high voltage transistor (second transistor) increases.
  • the gate voltage V G (1 V) applied to the cell transistor at the time of applying the set pulse is set higher than the threshold voltage V th (0.9 V) of the high breakdown voltage transistor.
  • the level shifter operates normally.
  • the reset current could be set to 400 uA by stopping the application of the substrate bias applied at the time of setting. That is, according to the method of this embodiment, all required specifications could be satisfied.
  • FIG. 12 is a table (reset operation result table 220) summarizing the reset operation results of the memory cell array 21 of the storage device 2 of the present embodiment.
  • a 1V-operation core transistor (first transistor) is used as a cell transistor, and a 4V-operation high breakdown voltage transistor (second transistor) is used as a peripheral circuit transistor.
  • the threshold voltage V th of the high breakdown voltage transistor is 0.9V.
  • the reset operation result table 220 of FIG. 12 shows a memory device (modification 1) in which the gate width W of the memory device 2 of the present embodiment is reduced, and a case where a positive bias is applied to the substrate in the memory device of modification 1.
  • the results of three reset operations are summarized. Specifically, the gate width W of the storage device of Modification 1 was set to 0.5 ⁇ m, and in Modification 2, a substrate bias of 0.3 V was applied to the substrate of the storage device of Modification 1.
  • Requirement specifications are that the set current is 200 microamperes (uA), the level shifter for cell selection operates normally, and the reset current is 400 uA.
  • the level shifter may malfunction. Therefore, a negative substrate bias is applied to the core transistor to set the effective threshold voltage V g of the cell transistor high. As a result, the set current could be maintained at 200 uA even when a voltage higher than the threshold voltage V g of the high breakdown voltage transistor was applied to the gate of the cell transistor.
  • the set current can be controlled to 200uA even when 1.1V is applied to the gate voltage. It was In the first modification, since the gate width W of the cell transistor is smaller than that in the second embodiment, a desired set current can be obtained by applying a large gate voltage V G.
  • the substrate bias V sub1_set of the core transistor (first transistor) at the time of the set pulse is ⁇ 2.5 V
  • the substrate of the high breakdown voltage transistor (second transistor) is Bias V sub2 — set was set to 0V. That is, in this embodiment, than the substrate bias V Sub1_set the core transistor (a first transistor), and setting the substrate bias V Sub2_set of the high voltage transistor (second transistor) increases.
  • the gate voltage V G (1.1 V) applied to the cell transistor when the set pulse is applied is set higher than the threshold voltage V th (0.9 V) of the high breakdown voltage transistor.
  • the level shifter operates normally.
  • the reset current is reduced by the amount that the gate width W is reduced from 0.6 ⁇ m to 0.5 ⁇ m.
  • the threshold voltage of the cell transistor was set low by applying a positive bias to the substrate of the cell transistor at the time of reset, the reset current increased, and the reset current could be set to 400 uA. That is, according to the method of the modified example 2, all required specifications could be satisfied.
  • the second modification setting the substrate bias V Sub1_set the core transistor when the reset pulse (first transistor) -2.5 V, the substrate bias V Sub2_set of the high voltage transistor (second transistor) to + 0.3V did. That is, in the modified example 2, than the substrate bias V Sub1_reset the core transistor when the reset pulse (first transistor), and setting the substrate bias V Sub2_reset of the high voltage transistor (second transistor) increases.
  • the memory device of one embodiment of this embodiment includes a plurality of memory cells each including a resistance change element and a cell transistor, and a memory cell array in which the plurality of memory cells are arranged in a grid pattern. And a transistor.
  • Each of the plurality of selection transistors connects each of the plurality of memory cells to each of the plurality of memory cells included in the memory cell array via the wiring commonly connected to the plurality of memory cells arranged in the same row or column. It is connected to the other electrode of the variable resistance element.
  • the substrate bias can be controlled for each of the plurality of memory cells, it is possible to prevent malfunction of the level shifter.
  • the substrate bias voltage of the second transistor when changing the resistance state of the variable resistance element from the high resistance state to the low resistance state, is set to a value larger than the substrate bias voltage of the first transistor. Set to. Further, in the programming method according to one aspect of this embodiment, when the resistance state of the variable resistance element is changed from the high resistance state to the low resistance state, the second transistor is applied to the second transistor more than the gate voltage applied to the first transistor. Set the applied gate voltage to a small value. In the programming method according to one aspect of the present embodiment, when changing the resistance state of the variable resistance element from the low resistance state to the high resistance state, the substrate of the first transistor is higher than the substrate bias voltage of the second transistor. Set the bias voltage to a large value. According to the programming method of the present embodiment, the program current (set current) can be kept small during the set program, and the program current (reset current) can be kept large during the reset program.
  • the programming mechanism using the programming method of this embodiment can be implemented as a writing tool such as an FPGA (Field-Programmable Gate Array) in which a resistance change element is implemented.
  • FPGA Field-Programmable Gate Array
  • FIG. 13 is a conceptual diagram for explaining the configuration of the storage device 3 of this embodiment.
  • the storage device 3 has a configuration surrounded by a broken line in FIG.
  • the memory device 3 includes a memory cell array 31, a column switch circuit 35, and a row decoder circuit 36. As shown in FIG. 13, the adjacent memory devices 3 are connected to each other by the global bit line GBL.
  • FIG. 14 is a block diagram for explaining the configuration and connection relationship of the memory cell array 31, the column switch circuit 35, and the row decoder circuit 36 that form the storage device 3.
  • FIG. 14 illustrates a control circuit 300 that controls the column switch circuit 35 and the row decoder circuit 36.
  • the control circuit 300 (also referred to as a control device) is directly or indirectly connected to the column switch circuit 35 and the row decoder circuit 36.
  • the control circuit 300 has a central processing unit, a memory, an input/output port, etc., and outputs a signal for controlling the column switch circuit 35 and the row decoder circuit 36 based on the configuration information of the circuit configured in the memory cell array 31.
  • the resistance state of the resistance change element is switched to a desired state.
  • the memory cell array 31 is connected to the column switch circuit 35 and the row decoder circuit 36.
  • the memory cell array 31 has the same configuration as the memory cell array 21 of the second embodiment.
  • the column switch circuit 35 is connected to the memory cell array 31.
  • the column switch circuit 35 includes a column decoder 351 and a column switch 355.
  • the column decoder 351 includes a first column decoder 352 and a second column decoder 353.
  • the column switch 355 includes a first column switch 356 and a second column switch 357.
  • the first column decoder 352 is connected to the first column switch 356 by a plurality of wirings.
  • the second column decoder 353 is connected to the second column switch 357 by a plurality of wirings.
  • the first column switch 356 and the second column switch 357 are connected to each other by a plurality of wirings.
  • the first column switch 356 is connected to the memory cell array 31 by a plurality of wirings.
  • the second column switch 357 is connected to the first column switch 356 by a plurality of wirings and is connected to the second column switch 357 by a plurality of wirings.
  • the row decoder circuit 36 is connected to the memory cell array 31.
  • the row decoder circuit 36 includes a first row decoder 361, a second row decoder 362, and a partial row decoder group 363.
  • the first row decoder 361 is connected to the partial row decoder group 363 by a plurality of wirings.
  • the second row decoder 362 is connected to the partial row decoder group 363 by a plurality of wirings.
  • the partial row decoder group 363 is connected to the memory cell array 31 by a plurality of wirings.
  • FIG. 15 is a circuit diagram showing a circuit configuration example of the memory cell array 31.
  • the memory cell array 31 has a configuration in which the memory cells 30 are arranged at positions where the plurality of word lines WL and the plurality of bit lines BL intersect. Note that description of some of the configurations illustrated in FIG. 15 is omitted.
  • the memory cell 30 has a first resistance change element 321, a second resistance change element 322, a first cell transistor 331, and a second cell transistor 332.
  • the memory cell 30 includes a first resistance change element 321 and a unit of the first cell transistor 331 (also called a first unit), a second resistance change element 322 and a unit of a second cell transistor 332 (also called a second unit). To form a storage element.
  • each memory cell 30 has a word line for controlling the gate voltage of the first cell transistor 331 of the first unit and a second cell of the second unit. It is connected to a word line that controls the gate voltage of transistor 332.
  • the first variable resistance element 321 and the second variable resistance element 322 are assumed to have the same configuration as the variable resistance element 12 of the first exemplary embodiment. Further, the first cell transistor 331 and the second cell transistor 332 are configured by core transistors (first transistors).
  • the first variable resistance element 321 has a structure in which a variable resistance layer is sandwiched between a first electrode which is an active electrode and a second electrode which is an inactive electrode.
  • the first electrode of the first resistance change element 321 is connected to the bit line BL.
  • the second electrode of the first resistance change element 321 is connected to one end of the diffusion layer of the first cell transistor 331.
  • the second variable resistance element 322 has a structure in which the variable resistance layer is sandwiched between the first electrode that is an active electrode and the second electrode that is an inactive electrode.
  • the first electrode of the second resistance change element 322 is connected to the bit line BL common to the first resistance change element 321 of the same memory cell 30.
  • the second electrode of the second resistance change element 322 is connected to one end of the diffusion layer of the second cell transistor 332.
  • the first cell transistor 331 is a core transistor (first transistor). One end of the diffusion layer of the first cell transistor 331 is connected to the second electrode of the first resistance change element 321. The other end of the diffusion layer of the first cell transistor 331 is connected to the other end of the diffusion layer of the second cell transistor 332. The gate of the first cell transistor 331 is connected to the word line WL.
  • the second cell transistor 332 is a core transistor (first transistor). One end of the diffusion layer of the second cell transistor 332 is connected to the second electrode of the second resistance change element 322. The other end of the diffusion layer of the second cell transistor 332 is connected to the other end of the diffusion layer of the first cell transistor 331. The gate of the second cell transistor 332 is connected to the word line WL.
  • An intermediate node is formed at a portion where the other end of the diffusion layer of the first cell transistor 331 and the other end of the diffusion layer of the second cell transistor 332 are connected.
  • the intermediate node is connected to the selection line SL.
  • FIG. 16 is a circuit diagram showing a circuit configuration example of the column switch circuit 35. Note that description of some of the configurations illustrated in FIG. 16 is omitted.
  • the first column decoder 352 includes a plurality of units of a decoder 372 and a level shifter 382.
  • the decoder 372 and the level shifter 382 which form a unit are connected to each other.
  • the level shifter 382 is connected to any of the plurality of switches 391 and 392 that form the first column switch 356 via the wiring CAD An .
  • the second column decoder 353 includes a plurality of units of a decoder 373 and a level shifter 383.
  • the decoder 373 and the level shifter 383 which form a unit are connected to each other.
  • the level shifter 383 is connected to any of the plurality of switches 393 and 394 of the second column switch 357 via either the wiring CAD BRn or the wiring CAD BRn .
  • the first column switch 356 includes a plurality of units of a switch 391 and a switch 392. In the example of FIG. 16, the first column switch 356 includes a total of 32 units of the switch 391 and the switch 392.
  • the switch 391 includes two transistors and one NOT circuit.
  • the NOT circuit has an input side connected to the wiring CAD An and an output side connected to one gate of the two transistors.
  • the two transistors are composed of high breakdown voltage transistors (second transistors). In one of the two transistors, both ends of the diffusion layer are connected to the bit line BL, and the gate is connected to the output side of the NOT circuit.
  • One of the two transistors is connected to the memory cell array 31 via the bit line BL. In the other of the two transistors, one end of the diffusion layer is connected to the bit line BL and the gate is connected to the wiring CAD An .
  • the diffusion layers of the two transistors are connected to the common bit line BL.
  • the switch 392 includes two transistors and one NOT circuit.
  • the NOT circuit has an input side connected to the wiring CAD An and an output side connected to one gate of the two transistors.
  • the input side of the NOT circuit is connected to the wiring CAD An common to the NOT circuit of the switch 391 forming the unit.
  • the two transistors are composed of high breakdown voltage transistors (second transistors). In one of the two transistors, both ends of the diffusion layer are connected to the selection line SL, and the gate is connected to the output side of the NOT circuit.
  • One of the two transistors is connected to the memory cell array 31 via the select line SL. In the other of the two transistors, one end of the diffusion layer is connected to the selection line SL and the gate is connected to the wiring CAD An .
  • the other gate of the two transistors is connected to the select line SL common to the one gate.
  • the diffusion layers of the two transistors are connected to the common select line SL.
  • the second column switch 357 includes a plurality of units of a switch 393 and a switch 394.
  • the second column switch 357 includes a total of 16 units of the switch 393 and the switch 394.
  • one set of 16 sets is connected to the first column switch 356.
  • the switch 393 includes two transistors and one NOT circuit.
  • the NOT circuit has an input side connected to the wiring CAD BFn and an output side connected to one gate of the two transistors.
  • the two transistors are composed of high breakdown voltage transistors (second transistors).
  • One of the two transistors has both ends of the diffusion layer connected to the bit line BL, a gate connected to the output side of the NOT circuit, and a global bit line GBL connected via the bit line BL.
  • one end of the diffusion layer is connected to the bit line BL and the gate is connected to the wiring CAD BFn .
  • the diffusion layers of the two transistors are connected to the common bit line BL.
  • the other of the two transistors is connected to the global bit line GBL via the bit line BL common to the other transistor with the other transistor interposed therebetween. Further, the two transistors are connected to one transistor included in the plurality of switches 391 via the common bit line BL.
  • the switch 394 like the switch 393, includes two transistors and one NOT circuit.
  • the NOT circuit has an input side connected to the wiring CAD BRn and an output side connected to one gate of the two transistors.
  • the input side of the NOT circuit is connected to the wiring CAD BRn connected to the level shifter 383 common to the NOT circuit of the switch 393 forming the unit.
  • the two transistors are composed of high breakdown voltage transistors (second transistors). In one of the two transistors, both ends of the diffusion layer are connected to the selection line SL, the gate is connected to the output side of the NOT circuit, and the selection line SL is connected to the global selection line GSL.
  • one end of the diffusion layer is connected to the selection line SL and the gate is connected to the wiring CAD BRn . It is connected to the wiring CAD BRn connected to the level shifter 383 common to the switch 393 forming the unit.
  • the other of the two transistors is connected to the global selection line GSL via the selection line SL common to the other transistor with the other transistor sandwiched therebetween. Further, the two transistors are connected to one of the transistors included in the plurality of switches 392 via the common selection line SL.
  • FIG. 17 is a circuit diagram showing a circuit configuration example of the row decoder circuit 36. Note that description of some of the configurations illustrated in FIG. 17 is omitted.
  • the first row decoder 361 is a main row decoder.
  • the first row decoder 361 includes a plurality of units of a decoder 374 and a level shifter 384.
  • the first row decoder 361 includes a total of 128 units of the decoder 374 and the level shifter 384.
  • the decoder 374 and the level shifter 384 which form a unit are connected to each other.
  • the level shifter 384 is connected to any of the partial row decoders 364 forming the partial row decoder group 363.
  • the second row decoder 362 is a sub row decoder.
  • the second row decoder 362 includes a plurality of units of a decoder 375 and a level shifter 385.
  • the decoder 375 and the level shifter 385 that form a unit are connected to each other.
  • the plurality of decoders 375 are connected to the common power supply V DD .
  • the plurality of level shifters 385 are connected to the common power supply V WL .
  • the level shifter 385 is connected to the transistor unit 365 that constitutes any of the partial row decoders 364 via either the wiring SEL or the wiring SELn.
  • the partial row decoder group 363 includes a plurality of partial row decoders 364.
  • Each partial row decoder 364 includes a plurality of transistor units 365.
  • the partial row decoder 364 includes eight sets of transistor units 365.
  • Each transistor unit 365 includes a transistor pair in which both ends of diffusion layers of two transistors are connected to each other, and a single transistor.
  • the two transistors forming the transistor pair included in the transistor unit 365 are arranged on the word line WL.
  • One ends of diffusion layers of two transistors included in a plurality of transistor pairs included in the same partial row decoder 364 are connected to the same level shifter 384.
  • the other ends of the diffusion layers of the two transistors forming the plurality of transistor pairs included in the partial row decoder 364 are connected to the memory cell array 31 via the word line WL.
  • One of the gates of the two transistors forming the transistor pair is connected to the wiring SEL and the other gate is connected to the wiring SELn.
  • the wiring SEL and the wiring SELn to which the two transistors included in the transistor pair are connected are connected to the same level shifter 385.
  • the gates of transistor pairs included in different transistor units 365 of the same partial row decoder 364 are connected to different wirings SEL and SELn.
  • the gates of the transistor pairs included in the transistor units 365 of the different partial row decoders 364 are connected to the common wiring SEL and the common wiring SELn, respectively.
  • a single transistor included in the transistor unit 365 has one end of the diffusion layer connected to the word line WL and the gate connected to the wiring SELn. One end of the diffusion layer of a single transistor included in the transistor unit 365 is connected to the same word line WL as the transistor pair included in the transistor unit 365. The gate of a single transistor included in the transistor unit 365 is connected to the same wiring SELn as the transistor pair included in the transistor unit 365.
  • FIG. 18 is a circuit configuration example (level shifter 38) of the level shifter 382 of FIG. Note that description of some of the configurations illustrated in FIG. 18 is omitted.
  • the level shifter 38 has a timing circuit 80, a flip-flop 83, and output inverters 84 to 85.
  • the level shifter 38 is composed of a plurality of MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors).
  • the timing circuit 80 includes a first inverter 81 and a second inverter 82.
  • the first inverter 81 is a CMOS (Complementary Metal-Oxide-Semiconductor) including a pair of pMOSFETs and nMOSFETs.
  • the source and substrate electrode of the pMOSFET are connected to the VDDL terminal.
  • the power supply voltage V DD is applied to the source and substrate electrode of the pMOSFET.
  • the source of the nMOSFET is connected to the V SSH terminal (GND).
  • the gates of the pMOSFET and nMOSFET are connected to the IN terminal.
  • the drains of the pMOSFET and the nMOSFET are connected to each other, and are connected to the gates of the MOSFET and the nMOSFET forming the first inverter 81 in the subsequent stage. Further, the drains of the pMOSFET and the nMOSFET are connected to the gate of the nMOSFET (MN1) forming the flip-flop 83.
  • the second inverter 82 is a CMOS including a pair of pMOSFET and nMOSFET.
  • the source and substrate electrode of the pMOSFET are connected to the VDDL terminal.
  • the power supply voltage V DD is applied to the source and substrate electrode of the pMOSFET.
  • the source of the nMOSFET is connected to the V SSH terminal (GND).
  • the gates of the pMOSFET and nMOSFET are connected to the drains of the pMOSFET and nMOSFET of the second inverter 82 at the preceding stage.
  • the drains of the pMOSFET and the nMOSFET are connected to each other, and the drains of the pMOSFET and the nMOSFET are connected to the gate of the nMOSFET (MN0) forming the flip-flop 83.
  • the flip-flop 83 is composed of two pMOSFETs (hereinafter referred to as MP0 and MP1) and two nMOSFETs (hereinafter referred to as MN0 and MN1).
  • the transistor forming the flip-flop 83 is a high breakdown voltage transistor (second transistor).
  • the source of MP0 and the substrate electrode are connected to the V DDH terminal.
  • the drain of MP0 is connected to the drain of MN0 and the gate of MP1.
  • the drain of MP0 is connected to the gates of the pMOSFET and nMOSFET of the output inverter 84.
  • the source of MP1 and the substrate electrode are connected to the V DDH terminal.
  • the drain of MP1 is connected to the drain of MN1 and the gate of MP0.
  • the drain of MP1 is connected to the gates of the pMOSFET and nMOSFET of the output inverter 85.
  • the source of MN0 is connected to the V SSH terminal.
  • the drain of MN0 is connected to the drain of MP0.
  • the drain of MN0 is connected to the gates of the pMOSFET and nMOSFET of the output inverter 84.
  • the source of MN1 is connected to the V SSH terminal.
  • the drain of MN1 is connected to the drain of MP1.
  • the drain of MN1 is connected to the gates of the pMOSFET and nMOSFET of the output inverter 85.
  • the output inverter 84 is a CMOS composed of a pair of pMOSFET and nMOSFET.
  • the transistor forming the output inverter 84 is a high breakdown voltage transistor (second transistor).
  • the source and substrate electrode of the pMOSFET are connected to the V DDH terminal.
  • a gate voltage V G is applied to the source and substrate electrode of the pMOSFET.
  • the source of the nMOSFET is connected to the V SSH terminal (GND).
  • the gates of the pMOSFET and nMOSFET are connected to the drains of MP0 and MN0 of the flip-flop 83, and are connected to the gate of MP1.
  • the drains of the pMOSFET and nMOSFET are connected to each other and to the OUT terminal.
  • the output of the output inverter 84 is output to the word line WL via the OUT terminal.
  • the output inverter 85 is a CMOS composed of a pair of pMOSFET and nMOSFET.
  • the transistor forming the output inverter 85 is a high breakdown voltage transistor (second transistor).
  • the source and substrate electrode of the pMOSFET are connected to the V DDH terminal.
  • a gate voltage V G is applied to the source and substrate electrode of the pMOSFET.
  • the source of the nMOSFET is connected to the V SSH terminal (GND).
  • the gates of the pMOSFET and nMOSFET are connected to the drains of MP1 and MN1 of the flip-flop 83, and are connected to the gate of MP0.
  • the drains of the pMOSFET and the nMOSFET are connected to each other and to the OUTn terminal.
  • the output of the output inverter 85 is output to the global bit line GBL via the OUTn terminal.
  • the output of the level shifter 38 is connected to the gate of either the first cell transistor 331 or the second cell transistor 332 of the memory cell array 31 via the word line WL.
  • the level shifter 38 adjusts the output voltage of the word line WL to an arbitrary voltage under the control of the control circuit 300. Further, the level shifter 38 adjusts the gate voltage V GBL under the control of the control circuit 300.
  • the transistors included in level shifter 38 are associated with the programming voltage. Therefore, a high breakdown voltage transistor is used for the level shifter 38.
  • a high breakdown voltage transistor having a threshold voltage of 0.8V is used as a transistor included in the level shifter 38.
  • the gate voltage V G applied to the word line WL is input from the V DDH terminal.
  • the timing of applying the gate voltage V G to the word line WL and the pulse width are controlled by the input from the IN terminal.
  • the timing circuit 80 operates with the power supply voltage V DD from the V DDL terminal.
  • V DD power supply voltage
  • the output inverter 84 is prevented from malfunctioning by reducing the current value of the cell transistor while normally operating the level shifter 38 without lowering the output voltage of the word line WL.
  • FIGS. 13 to 18 are examples, and the configuration of the storage device 3 of the present embodiment is not limited to the same form.
  • the memory device of this embodiment has the level shifter including the second transistor.
  • the level shifter converts a voltage applied to a wiring commonly connected to a plurality of memory cells arranged in the same row or column among a plurality of memory cells included in a memory cell array into a desired voltage value.
  • the memory device according to one embodiment of this embodiment includes a decoder including the second transistor. The decoder is connected to the level shifter and selects a wiring connected to a row or a column including a memory cell to be selected from a plurality of memory cells included in the memory cell array. According to this embodiment, it is possible to preferably control the threshold voltage of the cell transistor that controls the program current of the resistance change element.
  • the example of using the resistance change element formed on the copper wiring of the semiconductor substrate has been described in the field of semiconductor devices having a CMOS circuit.
  • the memory devices of the first to third embodiments are applicable to a semiconductor product having a memory circuit, a semiconductor product having a logic circuit such as a microprocessor, or a copper wiring of a board or a package on which these semiconductor products are simultaneously mounted.
  • the memory circuit include a RAM (Random Access Memory), a resistance change memory, and a bipolar transistor.
  • RAM Random Access Memory
  • RAM Random Access Memory
  • SRAM SRAM
  • flash memory FeRAM (Ferro Electric RAM)
  • MRAM Magnetic Tunneloresistive RAM
  • the storage devices of the first to third embodiments can be mounted on chips for various applications for IoT (Internet of Things).
  • IoT Internet of Things

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Abstract

セルトランジスタの動作電圧を下げても周辺回路で誤動作が生じない記憶装置を提供するために、電極間に印加される電圧に応じて抵抗状態が変化する抵抗変化素子と、第１のトランジスタによって構成され、抵抗変化素子の一方の電極に拡散層が接続されるセルトランジスタと、第２のトランジスタによって構成され、抵抗変化素子の他方の電極に拡散層が接続される選択トランジスタとを備え、第１のトランジスタと第２のトランジスタとは、拡散層が互いに分離され、異なる基板電圧が印加される記憶装置とする。

Description

記憶装置およびプログラミング方法
　本発明は、抵抗変化素子を含む記憶装置およびプログラミング方法に関する。
　パーソナルコンピュータやスマートフォン、タブレット、デジタルカメラなどの電子機器には、電源を供給しなくても記憶を保持できる記憶装置（不揮発性記憶装置とも呼ぶ）が適用されている。不揮発性記憶装置は、大容量かつ高速動作が求められる音声や画像などのデータを記憶する装置として有望である。
　不揮発性記憶装置の一例として、フラッシュメモリが挙げられる。フラッシュメモリには、高電圧を印加することによって、ゲート酸化膜上のフローティングゲートに蓄積する電荷の出入りを制御してデータを記憶させる。例えば、フラッシュメモリには、混載フラッシュメモリやＮＡＮＤフラッシュメモリがある（ＮＡＮＤ：Not AND）。混載フラッシュメモリは、ＣＰＵ（Central Processing Unit）などと同一のチップ上に形成される。ＮＡＮＤフラッシュメモリは、大容量のデータ蓄積に用いられる。
　混載フラッシュメモリは、混載されるＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）の微細化世代に応じて開発する必要がある。ＣＭＯＳ世代の微細化が進んだ２８ナノメートル世代以降では、ＣＭＯＳ側の仕様を満たす製造プロセスと、混載フラッシュメモリの仕様を満たす製造プロセスとの両立が難しく、微細化に限界があった。例えば、２８ナノメートル以降のロジックトランジスタのゲートスタックには、Ｈｉｇｈ－ｋ／Ｍｅｔａｌ－ｇａｔｅ技術が用いられる。しかしながら、Ｈｉｇｈ－ｋ／Ｍｅｔａｌ－ｇａｔｅ技術では、混載フラッシュのフローティングゲート構造やＯＮＯゲート構造をロジックトランジスタと同時に作りこむことは極めて困難である。
　特許文献１には、互いに層の異なる第１の配線層と第２の配線層とを、導電率の可変な部材を含むビアで接続させたスイッチ素子（スイッチング素子とも呼ぶ）を有する半導体装置について開示されている。特許文献１の半導体装置は、電界などの印加によってイオンが移動できる固体電解質を介して２個の電極が配置され、それらの電極間の導通状態を制御する２端子型のスイッチング素子を有する。
　非特許文献１には、固体電解質中における金属イオン移動と電気化学反応とを利用したスイッチング素子について開示されている。固体電解質に金属イオンを供給する第１電極と、固体電解質に金属イオンを供給しない第２電極とによって固体電解質を挟み込んだ構造を有する。
　非特許文献１のスイッチング素子では、第２電極を接地して第１電極に正電圧を印加すると、第１電極の金属が金属イオンになって固体電解質に溶解する。そして、固体電解質中の金属イオンが固体電解質中に金属になって析出し、析出した金属により第１電極と第２電極とを電気的に接続する金属架橋（フィラメントや導電性パスとも呼ばれる）が形成される。第１電極と第２電極とが金属架橋によって電気的に接続されると、スイッチング素子がオン状態になる。一方、オン状態のスイッチング素子において、第１電極を接地して第２電極に正電圧を印加すると、金属架橋の一部が切れる。固体電解質中の金属架橋の一部が切れると、第１電極と第２電極との電気的接続が切れ、スイッチング素子がオフ状態になる。実際には、電気的接続が完全に切れる前の段階から第１電極と第２電極との間の抵抗が大きくなったり、電極間容量が変化したりすることによって電気特性が変化し、最終的に電気的接続が切れる。また、再び第２電極を接地して第１電極に正電圧を印加すれば、スイッチング素子はオフ状態からオン状態になる。
　非特許文献１のスイッチング素子は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）などの半導体スイッチよりもサイズが小さく、ＯＮ状態の抵抗値（オン抵抗とも呼ぶ）が小さい。そのため、非特許文献１のスイッチング素子は、プログラマブルロジックデバイスへの適用が有望である。また、非特許文献１のスイッチング素子では、その導通状態（オン状態またはオフ状態）は印加電圧を与えなくてもそのまま維持されるので、不揮発性のメモリ素子としても応用できる。例えば、トランジスタなどの選択素子とスイッチング素子とを１個ずつ含むメモリセルを基本単位とし、複数のメモリセルを縦方向と横方向とに配列することによってクロスバ回路を実現できる。このように構成したクロスバ回路では、ワード線およびビット線を介して、複数のメモリセルの中から任意のメモリセルを選択できる。選択したメモリセルのスイッチング素子の導通状態をセンスすれば、スイッチング素子のオンまたはオフの状態から情報「１」または「０」のいずれの情報が格納されているのかを読み取ることが可能な不揮発性メモリを実現できる。
　特許文献２には、抵抗変化膜と、抵抗変化膜の一方の面に配線として配置され、湾曲した端部を有する第１電極と、抵抗変化膜の他方の面に不活性電極として配置される第２電極と、を備える抵抗変化素子について開示されている。特許文献２の抵抗変化素子は、第１電極の角部に電界が集中しやすい形状であるため、スイッチング電圧とそのばらつきが低減される。
　不揮発性記憶装置は、ＩｏＴ（Internet of Things）の電子端末への適用も期待されている。例えば、ＩｏＴの分野では、外部世界からセンシングされたデータをＩｏＴ端末側で処理した後に、クラウド側へデータ送信する用途がある。そのような用途で用いられるＩｏＴ端末には、低消費電力の不揮発性記憶装置が搭載されることが望ましい。
　例えば、センサー機能を搭載するＩｏＴチップでは、３～１０ボルト程度で駆動するセンシング用の高耐圧トランジスタと、１ボルト程度で駆動するＣＰＵ演算処理用のコアトランジスタとによって構成される。この構成のＩｏＴチップに抵抗変化素子を追加する場合、高耐圧トランジスタとコアトランジスタとを好適に組み合わせることによって抵抗変化型メモリ回路を設計できる。
特開２００５－１０１５３５号公報 特許第６１１２１０６号公報
M. Tada et al., "Polymer Solid-Electrolyte (PSE) Switch Embedded on CMOS for Nonvolatile Crossbar Switch", IEEE Transactions on Electron Devices, Vol.58, No.12, pp.4398-4405, (2011).
　一般に、抵抗変化素子のスイッチング電圧は１ボルト以上であるため、不揮発性メモリの周辺回路を高耐圧トランジスタで構成し、メモリのセルのサイズを小さくするためにコアトランジスタをセルトランジスタとして用いることが好ましい。しかしながら、一般的な方式では、周辺回路を高耐圧トランジスタで構成すると、プログラム電流を制御するためにコアトランジスタの動作電圧を下げた場合、メモリの周辺回路で誤動作が生じることがあった。
　本発明の目的は、上述した課題を解決し、セルトランジスタの動作電圧を下げても周辺回路で誤動作が生じない記憶装置を提供することにある。
　本発明の一態様の記憶装置は、電極間に印加される電圧に応じて抵抗状態が変化する抵抗変化素子と、第１のトランジスタによって構成され、抵抗変化素子の一方の電極に拡散層が接続されるセルトランジスタと、第２のトランジスタによって構成され、抵抗変化素子の他方の電極に拡散層が接続される選択トランジスタとを備え、第１のトランジスタと第２のトランジスタとは、拡散層が互いに分離され、異なる基板電圧が印加される。
　本発明の一態様のプログラミング方法は、電極間に印加される電圧に応じて抵抗状態が変化する抵抗変化素子と、第１のトランジスタによって構成され、抵抗変化素子の一方の電極に拡散層が接続されるセルトランジスタと、第２のトランジスタによって構成され、抵抗変化素子の他方の電極に拡散層が接続される選択トランジスタとを備え、第１のトランジスタと第２のトランジスタの拡散層が互いに分離された記憶装置のプログラミング方法であって、抵抗変化素子の抵抗状態を高抵抗状態から低抵抗状態に変化させる際に、第１のトランジスタの基板バイアス電圧よりも第２のトランジスタの基板バイアス電圧を大きな値に設定する。
　本発明によれば、セルトランジスタの動作電圧を下げても周辺回路で誤動作が生じない記憶装置を提供することが可能になる。
本発明の第１の実施形態に係る記憶装置の構成の一例を示す概念図である。 本発明の第１の実施形態に係る記憶装置の構造の一例を示す概念図である。 本発明の第１の実施形態に係る記憶装置が利用する基板バイアス効果について説明するための概念図である。 本発明の第１の実施形態に係る記憶装置が利用する基板バイアス効果について説明するためのグラフである。 本発明の第１の実施形態に係る記憶装置に含まれる抵抗変化素子の構成の一例を示す概念図である。 本発明の第１の実施形態に係る記憶装置に含まれる抵抗変化素子の抵抗状態の変化について説明するための表である。 本発明の第１の実施形態に係る記憶装置に含まれる抵抗変化素子のプログラミング動作について説明するための表である。 本発明の第１の実施形態に係る記憶装置を実現する不揮発性記憶装置の構造について説明するための概念図である。 本発明の第２の実施形態に係る記憶装置の構成の一例を示す概念図である。 本発明の第２の実施形態に係る記憶装置の周辺回路の構成の一例を示すブロック図である。 本発明の第２の実施形態に係る記憶装置のメモリセルアレイのセットプログラム条件について説明するための表である。 本発明の第２の実施形態に係る記憶装置のメモリセルアレイのリセットプログラム条件について説明するための表である。 本発明の第３の実施形態に係る記憶装置の構成の一例を示す概念図である。 本発明の第３の実施形態に係る記憶装置の構成の詳細の一例を示す概念図である。 本発明の第３の実施形態に係る記憶装置のメモリセルアレイの回路構成の一例を示す概念図である。 本発明の第３の実施形態に係る記憶装置のカラムデコーダ回路の回路構成の一例を示す概念図である。 本発明の第３の実施形態に係る記憶装置のローデコーダ回路の回路構成の一例を示す概念図である。 本発明の第３の実施形態に係る記憶装置に含まれるレベルシフタの回路構成の一例を示す概念図である。
　以下に、本発明を実施するための形態について図面を用いて説明する。ただし、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。なお、以下の実施形態の説明に用いる全図においては、特に理由がない限り、同様箇所には同一符号を付す。また、以下の実施形態において、同様の構成・動作に関しては繰り返しの説明を省略する場合がある。また、図面中の矢印の向きは、一例を示すものであり、ブロック間の信号の向きを限定するものではない。
　（第１の実施形態）
　まず、本発明の第１の実施形態に係る記憶装置について図面を参照しながら説明する。図１は、本実施形態の記憶装置１の構成の一例を示す概念図である。図１のように、記憶装置１は、抵抗変化素子１２、セルトランジスタ１３、および選択トランジスタ１４を備える。抵抗変化素子１２とセルトランジスタ１３は、直列に接続され、直列回路（メモリセル１０）を構成する。なお、図１にはメモリセル１０を一つしか図示していないが、実際には複数のメモリセル１０を格子状に配置することによってメモリセルアレイを構成する。また、以下においては、格子状に配置されたメモリセル１０によって構成されるメモリセルアレイの行を選択する選択トランジスタ１４を一例に挙げて説明するが、メモリセルアレイの列を選択する選択トランジスタについても同様に構成できる。
　抵抗変化素子１２は、両端に印加される電気パルスによって抵抗値が変化する素子である。抵抗変化素子１２は、第１電極１２１、第２電極１２２、および抵抗変化層１２３を含む。抵抗変化素子１２は、対向し合う第１電極１２１と第２電極１２２によって抵抗変化層１２３が挟み込まれた構造を有する。第１電極１２１は活性電極であり、第２電極１２２は不活性電極である。抵抗変化素子１２は、第１電極１２１と第２電極１２２との間に印加された電圧に応じて抵抗変化層１２３の電気抵抗を変化させることによって、抵抗状態を切り替えることができるスイッチング素子である。
　第１電極１２１に正電圧を印加すると、第１電極１２１を構成する金属が抵抗変化層１２３内部で架橋し、抵抗変化素子１２の抵抗状態はＯＦＦ状態（高抵抗状態）からＯＮ状態（低抵抗状態）に遷移する。逆に、第２電極１２２に正電圧を印加すると、抵抗変化素子１２の抵抗状態はＯＮ状態（低抵抗状態）からにＯＦＦ状態（高抵抗状態）遷移する。
　例えば、抵抗変化素子１２は、第１電極１２１と第２電極１２２との間に印加された電圧に応じて抵抗変化層１２３の内部に形成される金属架橋を利用する金属架橋型の素子によって実現される。金属架橋型の素子の一例として、ＮａｎｏＢｒｉｄｇｅ（登録商標）を挙げることができる。また、抵抗変化素子１２は、ＭＲＡＭ（Magnetic RAM）や、ＰＲＡＭ（Phase change Random Access Memory）、ＲｅＲＡＭ（Resistive Random Access Memory）などの素子によっても実現できる。
　セルトランジスタ１３は、抵抗変化素子１２を選択するための素子である。セルトランジスタ１３は、ゲート酸化膜厚がＴ1の電界効果トランジスタによって構成される（Ｔ1は正）。セルトランジスタ１３は、第１のトランジスタとも呼ばれる。
　セルトランジスタ１３は、拡散層の一方が抵抗変化素子１２の第２電極１２２に接続され、拡散層の他方がビット線ＢＬに接続される。セルトランジスタ１３のゲートは、選択線ＳＬに接続される。セルトランジスタ１３のゲートには、ゲート電圧ＶGBLが印加される。セルトランジスタ１３のゲートに印加されるゲート電圧ＶGBLが閾値電圧を超えると、セルトランジスタ１３は導通状態になる。
　セルトランジスタ１３は、メモリセル１０を構成する任意の抵抗変化素子１２を選択する役割と、負荷抵抗として抵抗変化素子１２のプログラム電流を制御する役割とを兼ねる。なお、二つ以上のセルトランジスタ１３をメモリセル１０に構成したり、抵抗変化素子１２とセルトランジスタ１３との位置関係が図１とは反対に構成したりしてもよい。
　選択トランジスタ１４は、抵抗変化素子１２が接続されたプログラム線ＰＬを選択するための素子である。選択トランジスタ１４は、ゲート酸化膜厚がＴ2の電界効果トランジスタによって構成される（Ｔ2は正）。選択トランジスタ１４は、第２のトランジスタとも呼ばれる。
　第２のトランジスタのゲート酸化膜厚Ｔ2は、第１のトランジスタのゲート酸化膜厚Ｔ1よりも大きい。すなわち、第２のトランジスタは、第１のトランジスタと比べて耐圧性の高いトランジスタであり、高耐圧トランジスタとも呼ばれる。例えば、第１のトランジスタのゲート酸化膜厚Ｔ1を１ナノメートル、第２のトランジスタのゲート酸化膜厚Ｔ2を４ナノメートルに設定できる。ゲート酸化膜厚Ｔ1とゲート酸化膜厚Ｔ2との間には以下の式１の関係が成り立つ。
Ｔ2＞Ｔ1・・・（１）
　選択トランジスタ１４は、プログラム線ＰＬに配置され、拡散層の一方が抵抗変化素子１２の第１電極１２１に接続され、拡散層の他方は選択ドライバ回路（図示しない）に接続される。選択トランジスタ１４のゲートには、ゲート電圧ＶGPLが印加される。ゲート電圧ＶGPLが閾値電圧を超えると、選択トランジスタ１４は導通状態になる。
　選択トランジスタ１４は、第１印加電圧の電気パルスと、第２印加電圧の電気パルスとをメモリセル１０に選択的に印加することを可能とする。第２印加電圧は、第１印加電圧とは極性の異なる電気パルスである。
　また、セルトランジスタ１３の基板バイアスＶsub1と、選択トランジスタ１４の基板バイアスＶsub2とは互いに独立する。そのため、セルトランジスタ１３の基板バイアスＶsub1と、選択トランジスタ１４の基板バイアスＶsub2とには、互いに異なる電圧に設定できる。
　ここで、メモリセル１０の基板バイアスを互いに独立にするための構造について図面を参照しながら説明する。図２は、記憶装置１の構造について説明するための概念図である。図２の例では、Ｐ型基板（図示しない）にｎＭＯＳ（negative-channel Metal-Oxide-Semiconductor）トランジスタを形成する例について説明する。
　図２のように、セルトランジスタ１３の拡散層を形成する第１Ｎウェル１３０と、選択トランジスタ１４の拡散層を形成する第２Ｎウェル１４０とは、基板内部に形成されたディープＰウェル１５０まで到達する素子分離領域１６０によって分離される。すなわち、セルトランジスタ１３の拡散層と選択トランジスタ１４の拡散層とが分離されるので、セルトランジスタ１３と選択トランジスタ１４に異なる基板バイアスを印加できる。
　一般的な抵抗変化素子のスイッチング電圧は１ボルト（Ｖ）以上である。そのため、不揮発性メモリの周辺回路を高耐圧トランジスタで構成し、メモリのセルのサイズを小さくするためにコアトランジスタをセルトランジスタとして用いることが好ましい。しかしながら、一般的な方式では、プログラム電流を制御するためにコアトランジスタの動作電圧を下げた場合に、メモリの周辺回路で誤動作が生じることがある。このような誤動作は、コアトランジスタの動作電圧が、周辺回路を構成する高耐圧トランジスタの閾値電圧以下となる場合に生じる。特に、抵抗変化素子にプログラム電圧を印加するレベルシフタ回路（図示しない）において誤動作が発生する。
　図２の記憶装置１の構成では、セルトランジスタ１３と選択トランジスタ１４が素子分離領域１６０によって分離されるため、セルトランジスタ１３と選択トランジスタ１４に異なる基板バイアスを印加できる。そのため、セルトランジスタ１３の動作電圧を下げても、プログラム線ＰＬを介して抵抗変化素子１２に接続されるレベルシフタ回路（図示しない）を構成する高耐圧トランジスタに影響が及ばない。そのため、図２の記憶装置１の構成によれば、セルトランジスタの動作電圧を低下させることによって生じる周辺回路の誤動作を抑制することができる。
　〔基板バイアス効果〕
　ここで、本実施形態の記憶装置１における基板バイアス効果について図面を参照しながら説明する。図３は、ｎＭＯＳＦＥＴ（negative-channel Metal-Oxide-Semiconductor Field-Effect Transistor）の構造を有するトランジスタ１７０における基板バイアス効果について説明するための概念図である。トランジスタ１７０は、ｎ型のチャネル１７１、空乏層１７２、ｐ型の基板１７３を含む。なお、図３は、トランジスタ１７０の断面図であるがハッチングは省略する。
　図３のように、トランジスタ１７０に負の基板バイアスＶsub（－２．５ボルト）を加えると、拡散層の表面に反転してできたチャネル１７１と基板１７３との間のＰＮ接合に逆バイアスが掛かった状態となる（右図）。この状態では、負の基板バイアスＶsubを加えていないとき（左図）と比べて、拡散層の表面におけるバンドの曲がりが大きくなるため、基板１７３の側で空乏層１７２が伸び、空乏層１７２の電荷（以下、空乏層電荷と呼ぶ）の量が増大する。増えた空乏層電荷を電界によって終端するためには、より大きなゲート電圧が必要となるため、閾値電圧が増大する。基板１７３に負の基板バイアスＶsubを印加することは、ソース電圧を正に大きくすることと等価である。そのため、ソース電圧を正に大きくすることによっても基板バイアス効果を得ることができる。
　図４は、トランジスタ１７０の基板バイアスＶsubの違いによるゲート電圧ＶGとドレイン電流Ｉdとの関係について説明するためのグラフである。図４のように、基板バイアスＶsubを－２．５Ｖに設定すると、基板バイアスＶsubが０Ｖの場合と比較して、同じドレイン電流Ｉdを流すためにはゲート電圧ＶGを大きくすることになる。言い換えると、基板バイアスＶsubを－２．５Ｖに設定すると、基板バイアスＶsubが０Ｖの場合と比較して、同じゲート電圧ＶGを印加した際に流れるドレイン電流Ｉdが小さくなる。
　一般に、基板１７３に負のバイアスを印加すると閾値電圧が高くなるため、トランジスタ１７０の動作時の駆動力が低下する。すなわち、大きな駆動力の必要な動作時においては、基板バイアス効果を用いることは好ましくない。そのため、専ら待機時のリーク電流を下げる目的で基板バイアス効果が用いられる。本実施形態においては、セルトランジスタに負の基板バイアスＶsubを印加することによって上昇した閾値電圧を利用して回路の誤動作を防ぐ。
　〔抵抗変化素子〕
　ここで、記憶装置１が備える抵抗変化素子１２について図面を参照しながら説明する。図５は、抵抗変化素子１２について説明するための概念図である。図５の例では、第１電極１２１の側に第１端子ＴＲ１を設け、第２電極１２２の側に第２端子ＴＲ２を設ける。
　抵抗変化素子には、ユニポーラ型抵抗変化素子とバイポーラ型抵抗変化素子がある。ユニポーラ型抵抗変化素子は、印加電圧により高抵抗状態（ＯＦＦ状態）と低抵抗状態（ＯＮ状態）とが切り替えられるスイッチング素子である。例えば、ユニポーラ型抵抗変化素子は、ＲｅＲＡＭで用いることが可能である。バイポーラ型抵抗変化素子は、印加電圧の極性に応じて高抵抗状態と低抵抗状態とが切り替えられるスイッチング素子である。例えば、バイポーラ型抵抗変化素子は、ＲｅＲＡＭやＮａｎｏＢｒｉｄｇｅで用いることが可能である。本実施形態においては、バイポーラ型の抵抗変化素子１２を用いる例について説明する。
　図６は、抵抗変化素子１２の抵抗状態を変化させる際に第１端子ＴＲ１および第２端子ＴＲ２に印加する電圧をまとめた表である。抵抗変化素子１２をＯＦＦ状態（高抵抗状態）からＯＮ状態（低抵抗状態）に変化させる際には、第１電極１２１の側の第１端子ＴＲ１の印加電圧を高くし、第２電極１２２の側の第２端子ＴＲ２の印加電圧を低くする。一方、抵抗変化素子１２をＯＮ状態（低抵抗状態）からＯＦＦ状態（高抵抗状態）に変化させる際には、第１電極１２１の側の第１端子ＴＲ１の印加電圧を低くし、第２電極１２２の側の第２端子ＴＲ２の印加電圧を高くする。
　図７は、バイポーラ型の抵抗変化素子１２の動作特性を示す図である。なお、図７の動作特性は一例であって、本実施形態の抵抗変化素子１２の動作特性を限定するものではない。
　ＯＦＦ状態の抵抗変化素子１２の第１電極１２１に正電圧を印加すると、図７の（ａ）のように、セット電圧Ｖsを閾値電圧として、抵抗変化素子１２の抵抗状態はＯＦＦ状態（高抵抗状態）からＯＮ状態（低抵抗状態）に遷移する。
　ＯＮ状態の抵抗変化素子１２の第１電極１２１に正電圧を印加すると、図７の（ｂ）のように、抵抗状態が変化せず、抵抗変化素子１２の抵抗状態はＯＮ状態を維持してオーミックな電流－電圧特性を示す。
　一方、ＯＮ状態の抵抗変化素子の第１電極１２１に負電圧を印加すると、図７の（ｃ）のように、リセット電圧Ｖrを閾値電圧として、抵抗変化素子１２の抵抗状態はＯＮ状態（低抵抗状態）からＯＦＦ状態（高抵抗状態）に遷移する。
　そして、ＯＦＦ状態に遷移した抵抗変化素子１２の第１電極１２１に再び正電圧を印加すると、図７の（ｄ）のように、セット電圧Ｖsを閾値電圧として、抵抗変化素子１２の抵抗状態はＯＦＦ状態からＯＮ状態へ遷移する。
　このように、バイポーラ型の抵抗変化素子１２の抵抗状態は、第１電極１２１に正電圧を印加した場合に、ＯＦＦ状態からＯＮ状態へ遷移し、第１電極１２１に負電圧を印加した場合に、ＯＮ状態からＯＦＦ状態へ遷移する。
　以上が抵抗変化素子１２についての説明である。
　〔不揮発性記憶装置〕
　次に、本実施形態の記憶装置１の一例である不揮発性記憶装置について図面を参照しながら説明する。図８は、記憶装置１の一例である不揮発性記憶装置１００の構成について説明するための断面図である。不揮発性記憶装置１００は、複数の絶縁層を積層させた構造の中に複数の素子を形成させた構造を有する。以下においては、不揮発性記憶装置１００に含まれる絶縁層や配線の名称を省略する場合がある。また、図８は不揮発性記憶装置１００の断面の構成を示すが、一部の層に関してはハッチングを省略する。また、不揮発性記憶装置１００の構成要素の名称のうち、記憶装置１の構成要素と同様の機能を有するものに関しては、記憶装置１と同じ名称および符号を用いる。
　図８のように、不揮発性記憶装置１００の最下層には、図示しない基板にディープＰウェル１５０が形成される。ディープＰウェル１５０の上方には、素子分離領域１６０によって分離された第１Ｎウェル１３０と第２Ｎウェル１４０とが形成される。セルトランジスタ１３のチャネルは、第１Ｎウェル１３０の表面に形成される。選択トランジスタ１４のチャネルは、第２Ｎウェル１４０の表面に形成される。
　セルトランジスタ１３は、第１Ｎウェル１３０の上方に形成される。セルトランジスタ１３のチャネルは、第１Ｎウェル１３０の上面に形成される。セルトランジスタ１３のチャネルの一端は、ビット線ＢＬを構成する配線１３１に接続される。セルトランジスタ１３のチャネルの他端は、ビット線ＢＬを構成する配線１３２に接続される。
　選択トランジスタ１４は、第２Ｎウェル１４０の上方に形成される。選択トランジスタ１４のチャネルは、第２Ｎウェル１４０の上面に形成される。選択トランジスタ１４のチャネルの一端は、プログラム線ＰＬを構成する配線１４１に接続される。選択トランジスタ１４のチャネルの他端は、プログラム線ＰＬを構成する配線１４２に接続される。
　セルトランジスタ１３および選択トランジスタ１４が形成された絶縁層の上の絶縁層には、第１配線１２５を含む少なくとも一つの配線が埋め込まれる。第１配線１２５は、バリアメタルを介して絶縁層の内部に埋め込まれた構造を有する。第１配線１２５の上部が第１電極１２１である。
　第１配線１２５の上方には、抵抗変化素子１２が形成される。抵抗変化素子１２は、第１配線１２５が埋め込まれた絶縁層の上に形成されたバリア絶縁層１２６の開口部の内側面と、その開口部の周辺部分のバリア絶縁層１２６の上面に亘って形成される。
　抵抗変化素子１２は、第１電極１２１、第２電極１２２、抵抗変化層１２３を含む。第１電極１２１の上面には抵抗変化層１２３が形成される。抵抗変化層１２３の上面には第２電極が形成される。第２電極１２２の上面には上部電極１２７が形成される。上部電極１２７の上面と抵抗変化素子１２の側方端部は、保護絶縁層１２８によって被覆される。
　抵抗変化素子１２の上方の絶縁層には、バリアメタルを介して第２配線１２９が埋め込まれる。第２配線１２９は、上部電極１２７と電気的に接続される。また、第２配線１２９は、配線１３１を介して、セルトランジスタ１３の拡散層の他端に電気的に接続される。すなわち、第２配線１２９は、抵抗変化素子１２の第２電極１２２と、セルトランジスタ１３の拡散層の他端とを電気的に接続する。
　第２配線１２９が埋め込まれた絶縁層の上面は、バリア絶縁層によって被覆される。なお、不揮発性記憶装置１００を構成するその他の絶縁層や配線については詳細な説明は省略する。
　以上が、不揮発性記憶装置１００の構成についての説明である。不揮発性記憶装置１００は、セルトランジスタ１３の第１Ｎウェル１３０と、選択トランジスタ１４の第２Ｎウェルとが分離されていることを特徴とする。不揮発性記憶装置１００では、第１Ｎウェル１３０と第２Ｎウェルとが分離されていることにより、セルトランジスタ１３および選択トランジスタ１４のそれぞれに異なる基板バイアスを印加することができる。
　以上のように、本実施形態の記憶装置は、抵抗変化素子と、セルトランジスタと、選択トランジスタとを備える。抵抗変化素子は、電極間に印加される電圧に応じて抵抗状態が変化する。セルトランジスタは、第１のトランジスタによって構成され、抵抗変化素子の一方の電極に接続される。選択トランジスタは、第２のトランジスタによって構成され、抵抗変化素子の他方の電極に接続される。第１のトランジスタと第２のトランジスタは、拡散層が互いに分離され、互いに異なる基板電圧が印加される。本実施形態の一態様の記憶装置は、第２のトランジスタは、第１のトランジスタよりもゲート酸化膜が厚い。また、本実施形態の一形態の記憶装置は、第２のトランジスタには、第１のトランジスタよりも大きな基板電圧が印加される。
　本実施形態の記憶装置の構成では、セルトランジスタと選択トランジスタの拡散層が互いに分離されるため、セルトランジスタと選択トランジスタに異なる基板バイアスを印加できる。そのため、セルトランジスタの動作電圧を下げても、プログラム線を介して抵抗変化素子に接続される周辺回路を構成する高耐圧トランジスタに影響が及ばない。そのため、本実施形態によれば、セルトランジスタの動作電圧を低下させることによって生じる周辺回路の誤動作を防ぐことができる。
　また、本実施形態においては、セルトランジスタの閾値電圧を高くし、プログラム電流を小さく維持しつつ、レベルシフタ回路を構成する第２のトランジスタの閾値電圧よりもセルトランジスタを構成する第１のトランジスタの閾値電圧を高くする。本実施形態によれば、第１のトランジスタと第２のトランジスタの基板バイアス端子を独立に制御することによって、第１のトランジスタの閾値電圧を抵抗変化素子のプログラム条件に応じて好適に変化させることができる。すなわち、本実施形態によれば、セルトランジスタの動作電圧は、選択トランジスタを構成する高耐圧トランジスタの閾値電圧以下に設定できる。
　（第２の実施形態）
　次に、本発明の第２の実施形態に係る記憶装置について図面を参照しながら説明する。本実施形態の記憶装置は、第１の実施形態の記憶装置に含まれるメモリセルを格子状に配置したメモリセルアレイを備える。
　図９は、本実施形態の記憶装置２の構成を示す概念図である。図９のように、記憶装置２は、メモリセルアレイ２１、第１選択ドライバ回路２５、および第２選択ドライバ回路２６を備える。メモリセルアレイ２１は、複数のメモリセル２０、複数の選択トランジスタ２４－１、複数の選択トランジスタ２４－２を有する。以下において、選択トランジスタ２４－１と選択トランジスタ２４－２を区別しないときは、選択トランジスタ２４と記載する。それぞれのメモリセル２０は、一組の抵抗変化素子２２およびセルトランジスタ２３を含む。すなわち、記憶装置２は、複数のメモリセル２０が格子状に配置されたメモリセルアレイ２１を有する。なお、図９においては、制御回路や読み出し回路などの周辺回路は省略している。また、図９においては、同様の構成要素については符号を付すことを省略する。
　抵抗変化素子２２は、第１電極２２１、第２電極２２２、抵抗変化層２２３を含む。抵抗変化素子２２は、対向し合う第１電極２２１と第２電極２２２によって抵抗変化層２２３が挟み込まれた構造を有する。第１電極２２１は活性電極であり、第２電極２２２は不活性電極である。抵抗変化素子２２は、第１電極２２１と第２電極２２２との間に印加された電圧に応じて抵抗変化層２２３の電気抵抗を変化させることによって、抵抗状態を切り替えることができるスイッチング素子である。
　第１電極２２１は、プログラム線ＰＬに接続される。第２電極２２２は、セルトランジスタ２３の拡散層の一端に接続される。第１電極２２１に正電圧を印加すると、第１電極２２１を構成する金属が抵抗変化層２２３の内部で架橋し、抵抗変化素子２２の抵抗状態はＯＦＦ状態（高抵抗状態）からＯＮ状態（低抵抗状態）に遷移する。逆に、第２電極２２２に正電圧を印加すると、抵抗変化素子２２の抵抗状態はＯＮ状態（低抵抗状態）からＯＦＦ状態（高抵抗状態）に遷移する。
　メモリセルアレイ２１の同じ列に配置された複数のメモリセル２０の抵抗変化素子２２の第１電極２２１は、共通のプログラム線ＰＬによって同じ選択トランジスタ２４－１に接続される。いずれかのプログラム線ＰＬに配置された選択トランジスタ２４－１が導通状態になると、そのプログラム線ＰＬに接続された第１電極２２１に電圧が印加された状態になる。
　メモリセルアレイ２１の同じ列に配置された複数のメモリセル２０の抵抗変化素子２２の第２電極２２２は、それぞれのメモリセル２０のセルトランジスタ２３を介して共通のビット線ＢＬに接続される。また、メモリセルアレイ２１の同じ行に配置された複数のメモリセル２０のセルトランジスタ２３のゲートは、共通の選択線ＳＬによって第２選択ドライバ回路２６に接続される。いずれかのビット線ＢＬに接続された選択トランジスタ２４－２が導通状態になり、そのビット線ＢＬに接続されたセルトランジスタ２３が導通状態になると、そのセルトランジスタ２３に接続された第２電極２２２に電圧が印加された状態になる。
　セルトランジスタ２３は、ゲート酸化膜厚がＴ1の電界効果トランジスタによって構成される（Ｔ1は正）。セルトランジスタ２３は、第１のトランジスタとも呼ばれる。
　セルトランジスタ２３は、拡散層の一方が抵抗変化素子２２の第２電極２２２に接続され、拡散層の他方がビット線ＢＬに接続される。セルトランジスタ２３のゲートには、選択線ＳＬに接続され、ゲート電圧ＶGBLが印加される。セルトランジスタ２３のゲートに印加されたゲート電圧ＶGBLが閾値電圧を超えると、セルトランジスタ２３は導通状態になる。
　セルトランジスタ２３は、メモリセル２０を構成する任意の抵抗変化素子２２を選択する役割と、負荷抵抗として抵抗変化素子１２のプログラム電流を制御する役割とを兼ねる。なお、二つ以上のセルトランジスタ２３をメモリセル２０に構成したり、抵抗変化素子２２とセルトランジスタ２３との位置関係を図９とは反対に構成したりしてもよい。
　選択トランジスタ２４は、ゲート酸化膜厚がＴ2の電界効果トランジスタによって構成される（Ｔ2は正）。選択トランジスタ２４は、第２のトランジスタとも呼ばれる。選択トランジスタ２４（第２のトランジスタ）のゲート酸化膜厚Ｔ2は、セルトランジスタ２３（第１のトランジスタ）のゲート酸化膜厚Ｔ1よりも大きい。すなわち、選択トランジスタ２４（第２のトランジスタ）は、セルトランジスタ２３（第１のトランジスタ）と比べて耐圧性の高い高耐圧トランジスタである。
　選択トランジスタ２４は、プログラム線ＰＬに配置され、拡散層の一方が抵抗変化素子２２の第１電極２２１に接続され、拡散層の他方は第１選択ドライバ回路２５に接続される。選択トランジスタ２４のゲートには、ゲート電圧ＶGPLが印加される。ゲート電圧ＶGPLが閾値電圧を超えると、選択トランジスタ２４は導通状態になる。
　選択トランジスタ２４の一つである選択トランジスタ２４－１は、拡散層の一方が第１選択ドライバ回路２５に接続され、拡散層の他端がプログラム線ＰＬに接続される。選択トランジスタ２４－１は、プログラム線ＰＬを介して、抵抗変化素子２２の第１電極２２１に接続される。選択トランジスタ２４－１は、ゲート電圧が閾値電圧を超えると導通状態になる。
　選択トランジスタ２４の一つである選択トランジスタ２４－２は、拡散層の一方が第１選択ドライバ回路２５に接続され、拡散層の他端がビット線ＢＬに接続される。選択トランジスタ２４－２は、ビット線ＢＬを介して、セルトランジスタ２３の拡散層の他方に接続される。選択トランジスタ２４－２は、ゲート電圧が閾値電圧を超えると導通状態になる。
　選択トランジスタ２４は、第１印加電圧の電気パルスと、第２印加電圧の電気パルスとをメモリセル２０に選択的に印加することを可能とする。第２印加電圧は、第１印加電圧とは極性の異なる電気パルスである。
　セルトランジスタ２３の基板バイアスＶsub1と、選択トランジスタ２４の基板バイアスＶsub2とは互いに独立する。そのため、セルトランジスタ２３の基板バイアスＶsub1と、選択トランジスタ２４の基板バイアスＶsub2とには、互いに異なる電圧を設定できる。
　第１選択ドライバ回路２５は、プログラム線ＰＬおよびビット線ＢＬに接続される。第１選択ドライバ回路２５は、プログラム線ＰＬを介して選択トランジスタ２４－１の拡散層の一方に接続され、ビット線ＢＬを介して選択トランジスタ２４－２の拡散層の一方に接続される。また、第１選択ドライバ回路２５は、制御回路や読み出し回路を含む図示しない周辺回路に接続される。
　第１選択ドライバ回路２５は、いずれかの選択トランジスタ２４－１が導通状態の場合、その導通状態の選択トランジスタ２４－１が配置されたプログラム線ＰＬに接続された抵抗変化素子２２の第１電極２２１との接続が確立される。
　また、第１選択ドライバ回路２５は、いずれか選択トランジスタ２４－２が導通状態の場合、その導通状態の選択トランジスタ２４－２が配置されたビット線ＢＬに接続されたセルトランジスタ２３の拡散層の他方との接続が確立される。さらに、第１選択ドライバ回路２５との接続が確立されたセルトランジスタ２３が導通状態になると、第１選択ドライバ回路２５は、導通状態のセルトランジスタ２３を介して、抵抗変化素子２２の第２電極との接続が確立される。
　第２選択ドライバ回路２６は、選択線ＳＬに接続される。第２選択ドライバ回路２６は、選択線ＳＬを介してセルトランジスタ２３のゲートに接続される。また、第２選択ドライバ回路２６は、制御回路や読み出し回路を含む図示しない周辺回路に接続される。第２選択ドライバ回路２６は、選択対象のセルトランジスタ２３のゲート電圧を設定する。
　以上が、記憶装置２の構成についての説明である。なお、図９の記憶装置２の構成は一例であって、本実施形態の記憶装置２の構成をそのままの形態に限定するものではない。
　〔周辺回路〕
　次に、記憶装置２のメモリセルアレイ２１の周辺回路の一例について図面を参照しながら説明する。図１０は、メモリセルアレイ２１の周辺回路２００の一例を示す回路図である。なお、図１０においては、図９の記憶装置２と同様の機能を有する構成要素には同じ名称と符号を用いる場合がある。
　図１０のように、周辺回路２００は、第１選択ドライバ回路２５、第２選択ドライバ回路２６、ラッチ回路２７、シュミットトリガ２８、およびシュミットトリガ２９によって構成される。周辺回路２００は、高耐圧トランジスタ（第２のトランジスタ）によって構成される。
　第１選択ドライバ回路２５は、カラムデコーダ２５１とレベルシフタ２５２を含む。
　カラムデコーダ２５１は、シュミットトリガ２８およびシュミットトリガ２９に接続される。また、カラムデコーダ２５１は、レベルシフタ２５２に接続される。カラムデコーダ２５１は、シュミットトリガ２８およびシュミットトリガ２９から入力された信号に基づいて、メモリセルアレイ２１の列を選択するための信号をレベルシフタ２５２に出力する。図１０の例では、カラムデコーダ２５１は、７ビットの信号を処理する。
　レベルシフタ２５２は、カラムデコーダ２５１に接続される。また、レベルシフタ２５２は、メモリセルアレイ２１に接続される。レベルシフタ２５２は、カラムデコーダ２５１から入力された信号の電圧をゲート電圧ＶGPLに変換し、電圧が変換された信号をメモリセルアレイ２１に出力する。
　第２選択ドライバ回路２６は、ローデコーダ２６１とレベルシフタ２６２を含む。
　ローデコーダ２６１は、シュミットトリガ２９に接続される。また、ローデコーダ２６１は、レベルシフタ２６２に接続される。ローデコーダ２６１は、シュミットトリガ２９から入力された信号に基づいて、メモリセルアレイ２１の行を選択するための信号をレベルシフタ２６２に出力する。図１０の例では、ローデコーダ２６１は、７ビットの信号を処理する。
　レベルシフタ２６２は、ローデコーダ２６１に接続される。また、レベルシフタ２６２は、メモリセルアレイ２１に接続される。レベルシフタ２６２は、ローデコーダ２６１から入力された信号の電圧をゲート電圧ＶGBLに変換し、電圧が変換された信号をメモリセルアレイ２１に出力する。
　ラッチ回路２７は、シュミットトリガ２８に接続される。また、ラッチ回路２７は、ローデコーダ２６１に接続される。ラッチ回路２７は、シュミットトリガ２８から入力される信号を保持し、保持した信号をローデコーダ２６１に出力する。
　シュミットトリガ２８は、図示しない制御回路に接続される。また、シュミットトリガ２８は、ラッチ回路２７およびカラムデコーダ２５１に接続される。シュミットトリガ２８には、制御回路から信号ＡＤＤが入力される。シュミットトリガ２８には、入力信号に対して、第１の閾値と、第１の閾値よりも電位が低い第２の閾値とが設定される。入力信号の電位が第１の閾値を超える場合、シュミットトリガ２８は、Ｈｉｇｈを出力する。入力信号の電位が第２の閾値を下回る場合、シュミットトリガ２８は、Ｌｏｗを出力する。入力信号の電位が第１の閾値と第２の閾値の間の場合、シュミットトリガ２８は、直前の出力電位を維持する。
　シュミットトリガ２９は、図示しない制御回路に接続される。また、シュミットトリガ２９は、カラムデコーダ２５１およびローデコーダ２６１に接続される。シュミットトリガ２９には、制御回路から信号ＷＥが入力される。シュミットトリガ２９には、入力信号に対して、第１の閾値と、第１の閾値よりも電位が低い第２の閾値とが設定される。入力信号の電位が第１の閾値を超える場合、シュミットトリガ２９は、Ｈｉｇｈを出力する。入力信号の電位が第２の閾値を下回る場合、シュミットトリガ２９は、Ｌｏｗを出力する。入力信号の電位が第１の閾値と第２の閾値の間の場合、シュミットトリガ２９は、直前の出力電位を維持する。
　図１０の構成において、メモリセルアレイ２１は、複数のメモリセル２０を１２８行×１２８列の格子状に配置した構造を有する。メモリセルアレイ２１は、コアトランジスタ（第１のトランジスタ）によって構成される。
　メモリセルアレイ２１を構成するトランジスタの拡散層と、周辺回路２００を構成するトランジスタの拡散層とは分離されている。そのため、メモリセルアレイ２１を構成するトランジスタと、周辺回路２００を構成するトランジスタとには異なる基板バイアスを印加できる。
　以上が、記憶装置２のメモリセルアレイ２１の周辺回路２００についての説明である。なお、図１０の周辺回路２００の構成は一例であって、本実施形態の記憶装置２のメモリセルアレイ２１の周辺回路２００の構成をそのままの形態に限定するものではない。
　〔セットプログラム条件〕
　次に、メモリセルアレイ２１のセットプログラム条件について一例を挙げて説明する。図１１は、関連技術１～３のメモリセルアレイのセット動作結果と、本実施形態の記憶装置２のメモリセルアレイ２１のセット動作結果とをまとめた表（セット動作結果テーブル２１０）である。
　関連技術１～３および本実施形態の記憶装置２には、セルトランジスタに１Ｖ動作のコアトランジスタ（第１のトランジスタ）、周辺回路のトランジスタに４Ｖ動作の高耐圧トランジスタ（第２のトランジスタ）を用いた。高耐圧トランジスタの閾値電圧Ｖthは０．９Ｖである。
　関連技術１の記憶装置は、セルトランジスタと選択トランジスタの拡散層が分離されていない。関連技術２は、関連技術１の記憶装置においてゲート電圧ＶGを小さくした場合である。関連技術２は、関連技術１の記憶装置のチャネル幅を小さくした場合である。
　要求仕様は、セット電流が２００マイクロアンペア（ｕＡ）であり、セル選択のためのレベルシフタが正常動作し、リセット電流が４００ｕＡである。
　要求仕様では、セット電流よりもリセット電流の方が大きいため、セルトランジスタの駆動力はリセット電流で決まる。そのため、関連技術１～２と本実施形態においては、セルトランジスタのゲート幅Ｗを０．６ｕｍに設定した。比較のため、関連技術３においては、セルトランジスタのゲート幅Ｗを０．３ｕｍに設定した。一般に、メモリセルアレイのセルトランジスタは、できるだけ大きなメモリ容量を得るためにできるだけ小さな製造ルールで製造することが好ましい。
　関連技術１では、セット時に電圧制御を行わない場合、セット電流を制御することができず、セット電流が４００ｕＡにまで増大した。
　関連技術２では、関連技術１の課題を解決するために、セット時のセルトランジスタのゲート電圧を低くすることによって、セルトランジスタの駆動力を１Ｖから０．８Ｖに低減させた。その結果、セット電流を２００ｕＡに制御することができた。しかしながら、セルトランジスタのゲート電圧を０．８Ｖまで下げると、高耐圧トランジスタの閾値電圧Ｖthよりも低い電圧をレベルシフタが出力する必要が生じ、レベルシフタが誤動作するという課題を生じた。
　関連技術３では、コアトランジスタのゲート幅Ｗを小さくした。具体的には、コアトランジスタのゲート幅Ｗを０．６ｕｍから０．３ｕｍに変更した。関連技術３の手法では、セット電流の制御とレベルシフタの正常動作を両立することができたが、リセット電流が小さくなるという新たな課題を生じた。
　次に、本実施形態の手法に関して、セット動作時における基板バイアス効果を用いた抵抗変化素子２２のプログラミング方法について説明する。
　本実施形態では、リセット電流を確保するために、ゲート幅Ｗを０．６ｕｍに設定した。この場合、セット電流を２００ｕＡにするためにゲート電圧ＶGを下げると、レベルシフタに誤動作が生じる可能性がある。そのため、コアトランジスタに負の基板バイアスを印加して、実効的なセルトランジスタの閾値電圧Ｖgを高く設定した。その結果、高耐圧トランジスタの閾値電圧Ｖg以上の電圧をセルトランジスタのゲートに印加しても、セット電流を２００ｕＡに維持できた。具体的には、本実施形態においては、セルトランジスタに－２．５Ｖの基板バイアスを印加することで、ゲート電圧に１Ｖを印加した場合であってもセット電流を２００ｕＡに制御できた。
　以上のように、本実施形態では、セットパルス時のコアトランジスタ（第１のトランジスタ）の基板バイアスＶsub1_setを－２．５Ｖ、高耐圧トランジスタ（第２のトランジスタ）の基板バイアスＶsub2_setを０Ｖに設定した。すなわち、本実施形態では、セットパルス時のコアトランジスタ（第１のトランジスタ）の基板バイアスＶsub1_setよりも、高耐圧トランジスタ（第２のトランジスタ）の基板バイアスＶsub2_setを大きく設定した。
　本実施形態の手法では、セットパルス印加時においてセルトランジスタに印加するゲート電圧ＶG（１Ｖ）を高耐圧トランジスタの閾値電圧Ｖth（０．９Ｖ）よりも高く設定した。その結果、本実施形態の手法においては、レベルシフタが正常動作した。
　また、本実施形態の手法では、セット時に印加した基板バイアスの印加を止めることによってリセット電流を４００ｕＡにすることができた。すなわち、本実施形態の手法によれば、全ての要求仕様を満たすことができた。
　〔リセットプログラム条件〕
　次に、メモリセルアレイ２１のリセットプログラム条件について一例を挙げて説明する。図１２は、本実施形態の記憶装置２のメモリセルアレイ２１のリセット動作結果をまとめた表（リセット動作結果テーブル２２０）である。
　本実施形態の記憶装置２には、セルトランジスタに１Ｖ動作のコアトランジスタ（第１のトランジスタ）、周辺回路のトランジスタに４Ｖ動作の高耐圧トランジスタ（第２のトランジスタ）を用いた。高耐圧トランジスタの閾値電圧Ｖthは０．９Ｖである。
　図１２のリセット動作結果テーブル２２０には、本実施形態の記憶装置２のゲート幅Ｗを小さくした記憶装置（変形例１）、変形例１の記憶装置において基板に正のバイアスを印加した場合の３つのリセット動作結果をまとめた。具体的には、変形例１の記憶装置のゲート幅Ｗは０．５ｕｍに設定し、変形例２においては変形例１の記憶装置の基板に０．３Ｖの基板バイアスを印加した。
　要求仕様は、セット電流が２００マイクロアンペア（ｕＡ）であり、セル選択のためのレベルシフタが正常動作し、リセット電流が４００ｕＡである。
　次に、本実施形態の手法に関して、リセット動作時における基板バイアス効果を用いた抵抗変化素子２２のプログラミング方法について説明する。
　セット電流を２００ｕＡにするためにゲート電圧ＶGを下げると、レベルシフタに誤動作が生じる可能性がある。そのため、コアトランジスタに負の基板バイアスを印加して、実効的なセルトランジスタの閾値電圧Ｖgを高く設定した。その結果、高耐圧トランジスタの閾値電圧Ｖg以上の電圧をセルトランジスタのゲートに印加しても、セット電流を２００ｕＡに維持できた。具体的には、変形例１～２においては、セルトランジスタに－２．５Ｖの基板バイアスを印加することで、ゲート電圧に１．１Ｖを印加した場合であってもセット電流を２００ｕＡに制御できた。変形例１では、第２の実施形態と比較してセルトランジスタのゲート幅Ｗが小さいので、大きなゲート電圧ＶGを印加することによって所望のセット電流が得られる。
　以上のように、本実施形態および変形例１～２では、セットパルス時のコアトランジスタ（第１のトランジスタ）の基板バイアスＶsub1_setを－２．５Ｖ、高耐圧トランジスタ（第２のトランジスタ）の基板バイアスＶsub2_setは０Ｖに設定した。すなわち、本実施形態では、コアトランジスタ（第１のトランジスタ）の基板バイアスＶsub1_setよりも、高耐圧トランジスタ（第２のトランジスタ）の基板バイアスＶsub2_setを大きく設定した。
　変形例１～２の手法では、セットパルス印加時においてセルトランジスタに印加するゲート電圧ＶG（１．１Ｖ）を高耐圧トランジスタの閾値電圧Ｖth（０．９Ｖ）よりも高く設定した。その結果、本実施形態の手法においては、レベルシフタが正常動作した。
　変形例１では、ゲート幅Ｗを０．６ｕｍから０．５ｕｍに小さくした分だけ、リセット電流が小さくなった。変形例２では、リセット時にセルトランジスタの基板に正のバイアスを印加することによってセルトランジスタの閾値電圧を低く設定したところ、リセット電流が増加し、リセット電流を４００ｕＡにすることができた。すなわち、変形例２の手法によれば、全ての要求仕様を満たすことができた。
　すなわち、変形例２は、リセットパルス時のコアトランジスタ（第１のトランジスタ）の基板バイアスＶsub1_setを－２．５Ｖ、高耐圧トランジスタ（第２のトランジスタ）の基板バイアスＶsub2_setは＋０．３Ｖに設定した。すなわち、変形例２では、リセットパルス時のコアトランジスタ（第１のトランジスタ）の基板バイアスＶsub1_resetよりも、高耐圧トランジスタ（第２のトランジスタ）の基板バイアスＶsub2_resetを大きく設定した。
　以上のように、本実施形態の一態様の記憶装置は、抵抗変化素子とセルトランジスタによって構成される複数のメモリセルを含み、複数のメモリセルが格子状に配置されたメモリセルアレイと、の選択トランジスタとを備える。複数の選択トランジスタのそれぞれは、メモリセルアレイに含まれる複数のメモリセルのうち同一の行または列に配置された複数のメモリセルに共通に接続された配線を介して、複数のメモリセルのそれぞれを構成する抵抗変化素子の他方の電極に接続される。本実施形態によれば、複数のメモリセルの各々に対して基板バイアスを制御できるため、レベルシフタの誤動作を防ぐことができる。
　本実施形態のプログラミング方法においては、抵抗変化素子の抵抗状態を高抵抗状態から低抵抗状態に変化させる際に、第１のトランジスタの基板バイアス電圧よりも第２のトランジスタの基板バイアス電圧を大きな値に設定する。また、本実施形態の一態様のプログラミング方法においては、抵抗変化素子の抵抗状態を高抵抗状態から低抵抗状態に変化させる際に、第１のトランジスタに印加するゲート電圧よりも第２のトランジスタに印加するゲート電圧を小さな値に設定する。また、本実施形態の一態様のプログラミング方法においては、抵抗変化素子の抵抗状態を低抵抗状態から高抵抗状態に変化させる際に、第２のトランジスタの基板バイアス電圧よりも第１のトランジスタの基板バイアス電圧を大きな値に設定する。本実施形態のプログラミング方法によれば、セットプログラム時にはプログラム電流（セット電流）を小さく維持し、リセットプログラム時にはプログラム電流（リセット電流）を大きく維持することができる。
　例えば、本実施形態のプログラミング方法を用いるプログラミング機構は、抵抗変化素子を実装したＦＰＧＡ（Field-Programmable Gate Array）などの書き込みツールとして実装することも可能である。
　（第３の実施形態）
　次に、本発明の第３の実施形態に係る記憶装置について図面を参照しながら説明する。本実施形態では、記憶装置に含まれる回路構成を具体的に示す。
　図１３は、本実施形態の記憶装置３の構成について説明するための概念図である。図１３において破線で囲った範囲内の構成が記憶装置３である。記憶装置３は、メモリセルアレイ３１、カラムスイッチ回路３５、ローデコーダ回路３６を備える。図１３のように、隣接し合う記憶装置３は、グローバルビット線ＧＢＬによって互いに接続される。
　図１４は、記憶装置３を構成するメモリセルアレイ３１、カラムスイッチ回路３５、ローデコーダ回路３６の構成や接続関係について説明するためのブロック図である。図１４には、カラムスイッチ回路３５やローデコーダ回路３６を制御する制御回路３００を図示する。制御回路３００（制御装置とも呼ぶ）は、カラムスイッチ回路３５やローデコーダ回路３６に直接または間接的に接続される。制御回路３００は、中央演算装置やメモリ、入出力ポートなどを有し、メモリセルアレイ３１に構成される回路の構成情報に基づいてカラムスイッチ回路３５やローデコーダ回路３６を制御する信号を出力し、抵抗変化素子の抵抗状態を所望の状態に切り替える。
　メモリセルアレイ３１は、カラムスイッチ回路３５およびローデコーダ回路３６に接続される。メモリセルアレイ３１は、第２の実施形態のメモリセルアレイ２１と同様の構成を有する。
　カラムスイッチ回路３５は、メモリセルアレイ３１に接続される。カラムスイッチ回路３５は、カラムデコーダ３５１およびカラムスイッチ３５５を有する。カラムデコーダ３５１は、第１カラムデコーダ３５２および第２カラムデコーダ３５３を含む。カラムスイッチ３５５は、第１カラムスイッチ３５６および第２カラムスイッチ３５７を含む。
　第１カラムデコーダ３５２は、複数の配線によって第１カラムスイッチ３５６に接続される。第２カラムデコーダ３５３は、複数の配線によって第２カラムスイッチ３５７に接続される。第１カラムスイッチ３５６と第２カラムスイッチ３５７は、複数の配線によって互いに接続される。第１カラムスイッチ３５６は、複数の配線によってメモリセルアレイ３１に接続される。第２カラムスイッチ３５７は、複数の配線によって第１カラムスイッチ３５６に接続されるとともに、複数の配線によって第２カラムスイッチ３５７に接続される。
　ローデコーダ回路３６は、メモリセルアレイ３１に接続される。ローデコーダ回路３６は、第１ローデコーダ３６１、第２ローデコーダ３６２、および部分ローデコーダ群３６３を有する。
　第１ローデコーダ３６１は、複数の配線によって部分ローデコーダ群３６３に接続される。第２ローデコーダ３６２は、複数の配線によって部分ローデコーダ群３６３に接続される。部分ローデコーダ群３６３は、複数の配線によってメモリセルアレイ３１に接続される。
　〔メモリセルアレイ〕
　次に、メモリセルアレイ３１の具体的な回路構成例について図面を参照しながら説明する。図１５は、メモリセルアレイ３１の回路構成例を示す回路図である。メモリセルアレイ３１は、複数のワード線ＷＬと複数のビット線ＢＬとの交差する位置にメモリセル３０が配置された構成を有する。なお、図１５に図示した構成のうちいくつかについては説明を省略する。
　メモリセル３０は、第１抵抗変化素子３２１、第２抵抗変化素子３２２、第１セルトランジスタ３３１、第２セルトランジスタ３３２を有する。メモリセル３０は、第１抵抗変化素子３２１と第１セルトランジスタ３３１のユニット（第１ユニットとも呼ぶ）と、第２抵抗変化素子３２２と第２セルトランジスタ３３２のユニット（第２ユニットとも呼ぶ）とを１組にした記憶素子を構成する。第１ユニットと第２ユニットとを独立して制御するために、各メモリセル３０には、第１ユニットの第１セルトランジスタ３３１のゲート電圧を制御するワード線と、第２ユニットの第２セルトランジスタ３３２のゲート電圧を制御するワード線とに接続される。
　なお、本実施形態において、第１抵抗変化素子３２１および第２抵抗変化素子３２２は、第１の実施形態の抵抗変化素子１２と同様の構成を有するものとする。また、第１セルトランジスタ３３１および第２セルトランジスタ３３２は、コアトランジスタ（第１のトランジスタ）によって構成される。
　第１抵抗変化素子３２１は、活性電極である第１電極と、不活性電極である第２電極とによって抵抗変化層を挟み込んだ構造を有する。第１抵抗変化素子３２１の第１電極は、ビット線ＢＬに接続される。第１抵抗変化素子３２１の第２電極は、第１セルトランジスタ３３１の拡散層の一端に接続される。
　第２抵抗変化素子３２２は、活性電極である第１電極と、不活性電極である第２電極とによって抵抗変化層を挟み込んだ構造を有する。第２抵抗変化素子３２２の第１電極は、同じメモリセル３０の第１抵抗変化素子３２１と共通のビット線ＢＬに接続される。第２抵抗変化素子３２２の第２電極は、第２セルトランジスタ３３２の拡散層の一端に接続される。
　第１セルトランジスタ３３１は、コアトランジスタ（第１のトランジスタ）である。第１セルトランジスタ３３１の拡散層の一端は、第１抵抗変化素子３２１の第２電極に接続される。第１セルトランジスタ３３１の拡散層の他端は、第２セルトランジスタ３３２の拡散層の他端に接続される。第１セルトランジスタ３３１のゲートは、ワード線ＷＬに接続される。
　第２セルトランジスタ３３２は、コアトランジスタ（第１のトランジスタ）である。第２セルトランジスタ３３２の拡散層の一端は、第２抵抗変化素子３２２の第２電極に接続される。第２セルトランジスタ３３２の拡散層の他端は、第１セルトランジスタ３３１の拡散層の他端に接続される。第２セルトランジスタ３３２のゲートは、ワード線ＷＬに接続される。
　第１セルトランジスタ３３１の拡散層の他端と、第２セルトランジスタ３３２の拡散層の他端とが接続された部分には中間ノードが形成される。中間ノードは、選択線ＳＬに接続される。
　〔カラムデコーダ回路〕
　次に、カラムスイッチ回路３５の具体的な回路構成例について図面を参照しながら説明する。図１６は、カラムスイッチ回路３５の回路構成例を示す回路図である。なお、図１６に図示した構成のうちいくつかについては説明を省略する。
　第１カラムデコーダ３５２は、デコーダ３７２とレベルシフタ３８２のユニットを複数含む。ユニットを構成するデコーダ３７２とレベルシフタ３８２は互いに接続される。レベルシフタ３８２は、配線ＣＡＤＡｎを介して第１カラムスイッチ３５６を構成する複数のスイッチ３９１およびスイッチ３９２のいずれかに接続される。
　第２カラムデコーダ３５３は、デコーダ３７３とレベルシフタ３８３のユニットを複数含む。ユニットを構成するデコーダ３７３とレベルシフタ３８３は互いに接続される。複数のデコーダ３７３は、共通の電源ＶDDに接続される（ＶDD＝１．２Ｖ）。複数のレベルシフタ３８３は、共通の電源ＶCOLに接続される（ＶCOL＝１．８～２．８Ｖ）。レベルシフタ３８３は、配線ＣＡＤＢＲｎおよび配線ＣＡＤＢＲｎのいずれかを介して第２カラムスイッチ３５７の複数のスイッチ３９３およびスイッチ３９４のいずれかに接続される。
　第１カラムスイッチ３５６は、スイッチ３９１とスイッチ３９２のユニットを複数含む。図１６の例では、第１カラムスイッチ３５６は、スイッチ３９１とスイッチ３９２のユニットを合計で３２セット含む。
　スイッチ３９１は、２つのトランジスタと１つのＮＯＴ回路を含む。ＮＯＴ回路は、入力側が配線ＣＡＤAnに接続され、出力側が２つのトランジスタのうち一方のゲートに接続される。２つのトランジスタは、高耐圧トランジスタ（第２のトランジスタ）によって構成される。２つのトランジスタのうち一方は、拡散層の両端がビット線ＢＬに接続され、ゲートがＮＯＴ回路の出力側に接続される。２つのトランジスタのうち一方は、ビット線ＢＬを介してメモリセルアレイ３１に接続される。２つのトランジスタのうち他方は、拡散層の一端がビット線ＢＬに接続され、ゲートが配線ＣＡＤAnに接続される。２つのトランジスタの拡散層は、共通のビット線ＢＬに接続される。
　スイッチ３９２は、スイッチ３９１と同様に、２つのトランジスタと１つのＮＯＴ回路を含む。ＮＯＴ回路は、入力側が配線ＣＡＤAnに接続され、出力側が２つのトランジスタのうち一方のゲートに接続される。ＮＯＴ回路の入力側は、ユニットを構成するスイッチ３９１のＮＯＴ回路と共通の配線ＣＡＤAnに接続される。２つのトランジスタは、高耐圧トランジスタ（第２のトランジスタ）によって構成される。２つのトランジスタのうち一方は、拡散層の両端が選択線ＳＬに接続され、ゲートがＮＯＴ回路の出力側に接続される。２つのトランジスタのうち一方は、選択線ＳＬを介してメモリセルアレイ３１に接続される。２つのトランジスタのうち他方は、拡散層の一端が選択線ＳＬに接続され、ゲートが配線ＣＡＤAnに接続される。２つのトランジスタのうち他方のゲートは、一方のゲートと共通の選択線ＳＬに接続される。２つのトランジスタの拡散層は、共通の選択線ＳＬに接続される。
　第２カラムスイッチ３５７は、スイッチ３９３とスイッチ３９４のユニットを複数含む。図１６の例では、第２カラムスイッチ３５７は、スイッチ３９３とスイッチ３９４のユニットを合計で１６セット含む。なお、本実施形態では、１６セットのうち１セットのユニットが第１カラムスイッチ３５６に接続される。
　スイッチ３９３は、２つのトランジスタと１つのＮＯＴ回路を含む。ＮＯＴ回路は、入力側が配線ＣＡＤBFnに接続され、出力側が２つのトランジスタのうち一方のゲートに接続される。２つのトランジスタは、高耐圧トランジスタ（第２のトランジスタ）によって構成される。２つのトランジスタのうち一方は、拡散層の両端がビット線ＢＬに接続され、ゲートがＮＯＴ回路の出力側に接続され、ビット線ＢＬを介してグローバルビット線ＧＢＬに接続される。２つのトランジスタのうち他方は、拡散層の一端がビット線ＢＬに接続され、ゲートが配線ＣＡＤBFnに接続される。２つのトランジスタの拡散層は、共通のビット線ＢＬに接続される。２つのトランジスタのうち他方は、もう一方のトランジスタを挟んで、もう一方のトランジスタと共通のビット線ＢＬを介してグローバルビット線ＧＢＬに接続される。また、２つのトランジスタは、共通のビット線ＢＬを介して、複数のスイッチ３９１に含まれる一方のトランジスタに接続される。
　スイッチ３９４は、スイッチ３９３と同様に、２つのトランジスタと１つのＮＯＴ回路を含む。ＮＯＴ回路は、入力側が配線ＣＡＤBRnに接続され、出力側が２つのトランジスタのうち一方のゲートに接続される。ＮＯＴ回路の入力側は、ユニットを構成するスイッチ３９３のＮＯＴ回路と共通のレベルシフタ３８３に接続された配線ＣＡＤBRnに接続される。２つのトランジスタは、高耐圧トランジスタ（第２のトランジスタ）によって構成される。２つのトランジスタのうち一方は、拡散層の両端が選択線ＳＬに接続され、ゲートがＮＯＴ回路の出力側に接続され、選択線ＳＬを介してグローバル選択線ＧＳＬに接続される。２つのトランジスタのうち他方は、拡散層の一端が選択線ＳＬに接続され、ゲートが配線ＣＡＤBRnに接続される。ユニットを構成するスイッチ３９３と共通のレベルシフタ３８３に接続された配線ＣＡＤBRnに接続される。２つのトランジスタのうち他方は、もう一方のトランジスタを挟んで、もう一方のトランジスタと共通の選択線ＳＬを介してグローバル選択線ＧＳＬに接続される。また、２つのトランジスタは、共通の選択線ＳＬを介して、複数のスイッチ３９２に含まれる一方のトランジスタに接続される。
　〔ローデコーダ回路〕
　次に、ローデコーダ回路３６の具体的な回路構成例について図面を参照しながら説明する。図１７は、ローデコーダ回路３６の回路構成例を示す回路図である。なお、図１７に図示した構成のうちいくつかについては説明を省略する。
　第１ローデコーダ３６１は、メインのローデコーダである。第１ローデコーダ３６１は、デコーダ３７４とレベルシフタ３８４のユニットを複数含む。図１７の例では、第１ローデコーダ３６１は、デコーダ３７４とレベルシフタ３８４のユニットを合計で１２８セット含む。ユニットを構成するデコーダ３７４とレベルシフタ３８４は互いに接続される。レベルシフタ３８４は、部分ローデコーダ群３６３を構成するいずれかの部分ローデコーダ３６４に接続される。複数のデコーダ３７４は、共通の電源ＶDDに接続される（ＶDD＝１．２Ｖ）。複数のレベルシフタ３８４は、共通の電源ＶWL（ＶWL＝３．５～４．５Ｖ）に接続される。
　第２ローデコーダ３６２は、サブのローデコーダである。第２ローデコーダ３６２は、デコーダ３７５とレベルシフタ３８５のユニットを複数含む。ユニットを構成するデコーダ３７５とレベルシフタ３８５は互いに接続される。複数のデコーダ３７５は、共通の電源ＶDDに接続される。複数のレベルシフタ３８５は、共通の電源ＶWLに接続される。レベルシフタ３８５は、配線ＳＥＬおよび配線ＳＥＬｎのいずれかを介して、いずれかの部分ローデコーダ３６４を構成するトランジスタユニット３６５に接続される。
　部分ローデコーダ群３６３は、複数の部分ローデコーダ３６４を含む。それぞれの部分ローデコーダ３６４は、複数のトランジスタユニット３６５を含む。図１７の例では、部分ローデコーダ３６４は、８セットのトランジスタユニット３６５を含む。それぞれのトランジスタユニット３６５は、２つのトランジスタの拡散層の両端が互いに接続されたトランジスタペアと、単一のトランジスタとを含む。
　トランジスタユニット３６５に含まれるトランジスタペアを構成する２つのトランジスタはワード線ＷＬに配置される。同じ部分ローデコーダ３６４に含まれる複数のトランジスタペアを構成する２つのトランジスタの拡散層の一端は、同じレベルシフタ３８４に接続される。部分ローデコーダ３６４に含まれる複数のトランジスタペアを構成する２つのトランジスタの拡散層の他端は、ワード線ＷＬを介してメモリセルアレイ３１に接続される。トランジスタペアを構成する２つのトランジスタのうち一方のゲートは配線ＳＥＬに接続され、他方のゲートは配線ＳＥＬｎに接続される。トランジスタペアを構成する２つのトランジスタが接続される配線ＳＥＬおよび配線ＳＥＬｎは同じレベルシフタ３８５に接続される。同じ部分ローデコーダ３６４の異なるトランジスタユニット３６５に含まれるトランジスタペアのゲートは、互いに異なる配線ＳＥＬおよび配線ＳＥＬｎに接続される。また、異なる部分ローデコーダ３６４のトランジスタユニット３６５に含まれるトランジスタペアのうち１つずつは、共通の配線ＳＥＬおよび配線ＳＥＬｎにゲートが接続される。
　トランジスタユニット３６５に含まれる単一のトランジスタは、拡散層の一端がワード線ＷＬに接続され、ゲートが配線ＳＥＬｎに接続される。トランジスタユニット３６５に含まれる単一のトランジスタの拡散層の一端は、そのトランジスタユニット３６５に含まれるトランジスタペアと同じワード線ＷＬに接続される。トランジスタユニット３６５に含まれる単一のトランジスタのゲートは、そのトランジスタユニット３６５に含まれるトランジスタペアと同じ配線ＳＥＬｎに接続される。
　〔レベルシフタ〕
　次に、記憶装置３に含まれるレベルシフタの具体的な回路構成例について図面を参照しながら説明する。図１８は、図１７のレベルシフタ３８２の回路構成例（レベルシフタ３８）である。なお、図１８に図示した構成のうちいくつかについては説明を省略する。
　レベルシフタ３８は、タイミング回路８０、フリップフロップ８３、出力インバータ８４～８５を有する。レベルシフタ３８は、複数のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）によって構成される。
　タイミング回路８０は、第１インバータ８１と第２インバータ８２を含む。
　第１インバータ８１は、一組のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとによって構成されるＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）である。ｐＭＯＳＦＥＴのソースと基板電極は、ＶDDL端子に接続される。ｐＭＯＳＦＥＴのソースと基板電極には、電源電圧ＶDDが印加される。ｎＭＯＳＦＥＴのソースは、ＶSSH端子（ＧＮＤ）に接続される。ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのゲートは、ＩＮ端子に接続される。ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのドレインは、互いに接続され、後段の第１インバータ８１を構成するＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのゲートに接続される。また、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのドレインは、フリップフロップ８３を構成するｎＭＯＳＦＥＴ（ＭＮ１）のゲートに接続される。
　第２インバータ８２は、一組のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとによって構成されるＣＭＯＳである。ｐＭＯＳＦＥＴのソースと基板電極は、ＶDDL端子に接続される。ｐＭＯＳＦＥＴのソースと基板電極には、電源電圧ＶDDが印加される。ｎＭＯＳＦＥＴのソースは、ＶSSH端子（ＧＮＤ）に接続される。ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのゲートは、前段の第２インバータ８２のｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのドレインに接続される。ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのドレインは、互いに接続され、また、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのドレインは、フリップフロップ８３を構成するｎＭＯＳＦＥＴ（ＭＮ０）のゲートに接続される。
　フリップフロップ８３は、２つのｐＭＯＳＦＥＴ（以下、ＭＰ０、ＭＰ１と記載する）と２つのｎＭＯＳＦＥＴ（以下、ＭＮ０、ＭＮ１と記載する）とによって構成される。フリップフロップ８３を構成するトランジスタは、高耐圧トランジスタ（第２のトランジスタ）である。
　ＭＰ０のソースと基板電極は、ＶDDH端子に接続される。ＭＰ０のドレインは、ＭＮ０のドレインとＭＰ１のゲートに接続される。また、ＭＰ０のドレインは、出力インバータ８４のｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのゲートに接続される。ＭＰ１のソースと基板電極とは、ＶDDH端子に接続される。ＭＰ１のドレインは、ＭＮ１のドレインとＭＰ０のゲートに接続される。また、ＭＰ１のドレインは、出力インバータ８５のｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのゲートに接続される。
　ＭＮ０のソースは、ＶSSH端子に接続される。ＭＮ０のドレインは、ＭＰ０のドレインに接続される。また、ＭＮ０のドレインは、出力インバータ８４のｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのゲートに接続される。ＭＮ１のソースは、ＶSSH端子に接続される。ＭＮ１のドレインは、ＭＰ１のドレインに接続される。また、ＭＮ１のドレインは、出力インバータ８５のｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのゲートに接続される。
　出力インバータ８４は、一組のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとによって構成されるＣＭＯＳである。出力インバータ８４を構成するトランジスタは、高耐圧トランジスタ（第２のトランジスタ）である。ｐＭＯＳＦＥＴのソースと基板電極は、ＶDDH端子に接続される。ｐＭＯＳＦＥＴのソースと基板電極には、ゲート電圧ＶGが印加される。ｎＭＯＳＦＥＴのソースは、ＶSSH端子（ＧＮＤ）に接続される。ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのゲートは、フリップフロップ８３のＭＰ０およびＭＮ０のドレインに接続され、ＭＰ１のゲートに接続される。ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのドレインは、互いに接続され、ＯＵＴ端子に接続される。出力インバータ８４の出力は、ＯＵＴ端子を介してワード線ＷＬに出力される。
　出力インバータ８５は、一組のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとによって構成されるＣＭＯＳである。出力インバータ８５を構成するトランジスタは、高耐圧トランジスタ（第２のトランジスタ）である。ｐＭＯＳＦＥＴのソースと基板電極は、ＶDDH端子に接続される。ｐＭＯＳＦＥＴのソースと基板電極には、ゲート電圧ＶGが印加される。ｎＭＯＳＦＥＴのソースは、ＶSSH端子（ＧＮＤ）に接続される。ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのゲートは、フリップフロップ８３のＭＰ１およびＭＮ１のドレインに接続され、ＭＰ０のゲートに接続される。ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのドレインは、互いに接続され、ＯＵＴｎ端子に接続される。出力インバータ８５の出力は、ＯＵＴｎ端子を介してグローバルビット線ＧＢＬに出力される。
　レベルシフタ３８の出力は、ワード線ＷＬを介して、メモリセルアレイ３１の第１セルトランジスタ３３１および第２セルトランジスタ３３２のいずれかのゲートに接続される。レベルシフタ３８は、制御回路３００の制御に応じて、ワード線ＷＬの出力電圧を任意の電圧に調整する。また、レベルシフタ３８は、制御回路３００の制御に応じて、ゲート電圧ＶGBLを調整する。
　レベルシフタ３８に含まれるトランジスタは、プログラミング電圧と関係する。そのため、レベルシフタ３８には、高耐圧トランジスタが用いられる。例えば、レベルシフタ３８に含まれるトランジスタには、閾値電圧が０．８Ｖの高耐圧トランジスタが用いられる。ワード線ＷＬに印加されるゲート電圧ＶGは、ＶDDH端子から入力される。ワード線ＷＬにゲート電圧ＶGが印加されるタイミングやパルスの幅は、ＩＮ端子からの入力によって制御される。
　タイミング回路８０は、ＶDDL端子からの電源電圧ＶDDで動作させる。ワード線ＷＬの出力電圧を０．８Ｖに制御する場合には、ＶDDH端子の電圧を０．８Ｖに設定する必要がある。しかし、ＶDDH端子の電圧を０．８Ｖに設定すると、ＭＰ０とＭＮ０のドレインと、出力インバータ８４のゲートとの間（図１８のＡＡｎ）における電圧が０．８Ｖになる。この場合、高耐圧トランジスタの閾値電圧よりも低い電圧をレベルシフタ３８が出力する必要が生じ、ワード線ＷＬの出力に接続される出力インバータ８４や出力インバータ８５が誤動作する可能性がある。そのため、本実施形態においては、ワード線ＷＬの出力電圧を下げずに、レベルシフタ３８を正常動作させつつ、セルトランジスタの電流値を下げることによって、出力インバータ８４が誤動作することを防ぐ。
　以上が、本実施形態の記憶装置３の構成についての説明である。なお、図１３～図１８の構成は一例であって、本実施形態の記憶装置３の構成をそのままの形態に限定するものではない。
　以上のように、本実施形態の記憶装置は、第２のトランジスタを含むレベルシフタを有する。レベルシフタは、メモリセルアレイに含まれる複数のメモリセルのうち同一の行または列に配置された複数のメモリセルに共通に接続される配線に印加される電圧を所望の電圧値に変換する。また、本実施形態の一形態の記憶装置は、第２のトランジスタを含むデコーダを有する。デコーダは、レベルシフタに接続され、メモリセルアレイに含まれる複数のメモリセルのうち選択対象のメモリセルを含む行または列に接続された配線を選択する。本実施形態によれば、抵抗変化素子のプログラム電流を制御するセルトランジスタの閾値電圧を好適に制御することができる。
　第１～第３の実施形態においては、ＣＭＯＳ回路を有する半導体装置の分野に関し、半導体基板の銅配線に形成した抵抗変化素子を用いる例について説明した。例えば、第１～第３の実施形態の記憶装置は、メモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、あるいはそれらの半導体製品を同時に搭載したボードやパッケージの銅配線にも適用できる。メモリ回路の一例としては、ＲＡＭ（Random Access Memory）や抵抗変化型メモリ、バイポーラトランジスタ等が挙げられる。ＲＡＭの一例としては、ＤＲＡＭ（Dynamic RAM）、ＳＲＡＭ（Static RAM）、フラッシュメモリ、ＦｅＲＡＭ（Ferro Electric RAM）、ＭＲＡＭ（Magnetoresistive RAM）などが挙げられる。
　第１～第３の実施形態の記憶装置は、ＩｏＴ（Internet of Things）向けの様々な用途のチップに搭載できる。センシングやパワーマネジメントなどの回路で用いられる様々な電圧に対応したトランジスタと、第１～第３の実施形態の記憶装置とを組み合わせれば、安定性や信頼性が向上した半導体装置を提供できる。
　以上、実施形態を参照して本発明を説明してきたが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０１９年１月３０日に出願された日本出願特願２０１９－０１４５２０を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　１、２、３　　記憶装置
　１０、２０　　メモリセル
　１２、２２　　抵抗変化素子
　１３、２３　　セルトランジスタ
　１４、２４　　選択トランジスタ
　２１、３１　　メモリセルアレイ
　２５　　第１選択ドライバ回路
　２６　　第２選択ドライバ回路
　２７　　ラッチ回路
　２８　　シュミットトリガ
　２９　　シュミットトリガ
　３５　　カラムスイッチ回路
　３６　　ローデコーダ回路
　３８　　レベルシフタ
　１００　　不揮発性記憶装置
　１２１、２２１　　第１電極
　１２２、２２２　　第２電極
　１２３、２２３　　抵抗変化層
　１２５　　第１配線
　１２６　　バリア絶縁層
　１２７　　上部電極
　１２８　　保護絶縁層
　１２９　　第２配線
　１３０　　第１Ｎウェル
　１３１、１３２、１４１、１４２　　配線
　１４０　　第２Ｎウェル
　１５０　　ディープＰウェル
　１６０　　素子分離領域
　１７０　　トランジスタ
　１７１　　チャネル
　１７２　　空乏層
　１７３　　基板
　２５１　　カラムデコーダ
　２５２、２６２　　レベルシフタ
　２６１　　ローデコーダ
　３２１　　第１抵抗変化素子
　３２２　　第２抵抗変化素子
　３３１　　第１セルトランジスタ
　３３２　　第２セルトランジスタ
　３５１　　カラムデコーダ
　３５２　　第１カラムデコーダ
　３５３　　第２カラムデコーダ
　３５５　　カラムスイッチ
　３５６　　第１カラムスイッチ
　３５７　　第２カラムスイッチ
　３６１　　第１ローデコーダ
　３６２　　第２ローデコーダ
　３６３　　部分ローデコーダ群
　３６４　　部分ローデコーダ
　３６５　　トランジスタユニット
　３７２、３７３、３７４、３７５　　デコーダ
　３８２、３８３、３８４、３８５　　レベルシフタ
　３９１、３９２、３９３、３９４　　スイッチ

Claims (10)

  1. 　電極間に印加される電圧に応じて抵抗状態が変化する抵抗変化素子と、
    　第１のトランジスタによって構成され、前記抵抗変化素子の一方の電極に接続されるセルトランジスタと、
    　第２のトランジスタによって構成され、前記抵抗変化素子の他方の電極に接続される選択トランジスタとを備え、
    　前記第１のトランジスタと前記第２のトランジスタは、拡散層が互いに分離され、互いに異なる基板電圧が印加される記憶装置。
  2. 　前記第２のトランジスタのゲート酸化膜は、前記第１のトランジスタのゲート酸化膜よりも厚い請求項１に記載の記憶装置。
  3. 　前記第２のトランジスタには、前記第１のトランジスタよりも大きな基板電圧が印加される請求項１または２に記載の記憶装置。
  4. 　前記抵抗変化素子と前記セルトランジスタによって構成される複数のメモリセルを含み、前記複数のメモリセルが格子状に配置されたメモリセルアレイと、
    　複数の前記選択トランジスタとを備え、
    　前記複数の選択トランジスタのそれぞれは、
    　前記メモリセルアレイに含まれる前記複数のメモリセルのうち同一の行または列に配置された前記複数のメモリセルに共通に接続された配線を介して、前記複数のメモリセルのそれぞれを構成する前記抵抗変化素子の前記他方の電極に接続される請求項１乃至３のいずれか一項に記載の記憶装置。
  5. 　前記第２のトランジスタを含み、前記メモリセルアレイに含まれる前記複数のメモリセルのうち同一の行または列に配置された前記複数のメモリセルに共通に接続される前記配線に印加される電圧を所望の電圧値に変換するレベルシフタを有する請求項４に記載の記憶装置。
  6. 　前記第２のトランジスタを含み、前記レベルシフタに接続され、前記メモリセルアレイに含まれる前記複数のメモリセルのうち選択対象の前記メモリセルを含む行または列に接続された前記配線を選択するデコーダを有する請求項５に記載の記憶装置。
  7. 　前記抵抗変化素子は、
    　活性電極である第１電極と、
    　不活性電極である第２電極と、
    　前記第１電極と前記第２電極との間に配置され、前記第１電極の構成元素が拡散可能な固体電解質を含む抵抗変化層とによって構成され、
    　前記第１電極は、
    　前記選択トランジスタの拡散層に接続され、
    　前記第２電極は、
    　前記セルトランジスタの拡散層に接続される請求項１乃至６のいずれか一項に記載の記憶装置。
  8. 　電極間に印加される電圧に応じて抵抗状態が変化する抵抗変化素子と、第１のトランジスタによって構成され、前記抵抗変化素子の一方の電極に拡散層が接続されるセルトランジスタと、第２のトランジスタによって構成され、前記抵抗変化素子の他方の電極に拡散層が接続される選択トランジスタとを備え、前記第１のトランジスタと前記第２のトランジスタの拡散層が互いに分離された記憶装置のプログラミング方法であって、
    　制御回路が、
    　前記抵抗変化素子の抵抗状態を高抵抗状態から低抵抗状態に変化させる際に、前記第１のトランジスタの基板バイアス電圧よりも前記第２のトランジスタの基板バイアス電圧を大きな値に設定するプログラミング方法。
  9. 　前記制御回路が、
    　前記抵抗変化素子の抵抗状態を高抵抗状態から低抵抗状態に変化させる際に、前記第１のトランジスタに印加するゲート電圧よりも前記第２のトランジスタに印加するゲート電圧を小さな値に設定する請求項８に記載のプログラミング方法。
  10. 　前記制御回路が、
    　前記抵抗変化素子の抵抗状態を低抵抗状態から高抵抗状態に変化させる際に、前記第２のトランジスタの基板バイアス電圧よりも前記第１のトランジスタの基板バイアス電圧を大きな値に設定する請求項８または９に記載のプログラミング方法。
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