WO2010047068A1 - 不揮発性記憶装置及びそのメモリセルへの書き込み方法 - Google Patents

不揮発性記憶装置及びそのメモリセルへの書き込み方法 Download PDF

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transistor
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高木剛
村岡俊作
飯島光輝
河合賢
島川一彦
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パナソニック株式会社
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Definitions

  • the present invention relates to a nonvolatile memory device having a memory cell including a so-called resistance change element and a transistor whose resistance value reversibly changes based on an electrical signal.
  • the resistance change element has a property that a resistance state reversibly changes between a low resistance state and a high resistance state by an electrical signal, and further, information corresponding to the resistance state is stored in a nonvolatile manner. It is an element that can be memorized.
  • a MOS transistor and a resistance change element are connected in series at the intersection of a bit line, a word line, and a source line arranged orthogonal to each other.
  • a non-volatile memory device configured by arranging memory cells called a so-called 1T1R (one transistor and one resistor) type array in a matrix is generally known.
  • Patent Document 1 discloses a nonvolatile memory device including 1T1R memory cells using an oxide having a perovskite crystal structure as a resistance change element.
  • FIG. 18 is a schematic view showing a cross section of a conventional memory cell disclosed in Patent Document 1.
  • the memory cell 1011 includes a source region 1002 which is a first diffusion layer region and a drain region 1003 which is a second diffusion layer region formed over the semiconductor substrate 1001, and a gate electrode 1005 which is formed on the gate oxide film 1004.
  • a resistance change element 1010 in which a resistance change material 1008 whose resistance value is changed by voltage application is sandwiched between a lower electrode 1007 and an upper electrode 1009.
  • the drain region 1003 and the lower electrode 1007 that are electrically connected are connected in series via a conductive via.
  • the upper electrode 1009 is connected to the metal wiring 1012 serving as the bit line via a conductive via, and the source region 1002 is connected to the metal wiring 1013 serving as the source line via the conductive via.
  • the gate electrode 1005 is connected to the word line.
  • Pr 1-x Ca x MnO 3 PCMO
  • La 1-x Sr x MnO 3 LSMO
  • variable resistance material 1008 can be changed from a low resistance state to a high resistance state.
  • a Vss voltage pulse is applied to the upper electrode 1009
  • a Vpp voltage pulse is applied to the source region 1002
  • a predetermined Vwe voltage pulse is applied to the gate electrode.
  • the resistance change material 1008 can be changed from the high resistance state to the low resistance state.
  • variable resistance element In the case of the nonvolatile memory device using the variable resistance element as described above, it is necessary to change the resistance value of the variable resistance element surely in order to realize a stable operation. In order to reliably change the resistance value of the variable resistance element, it may be necessary to temporarily apply a voltage higher than the voltage used in normal writing to the variable resistance element.
  • the present invention has been made in view of such circumstances, and a main object of the present invention is to provide a nonvolatile memory device capable of realizing stable operation without increasing the size of a selection transistor constituting each memory cell. It is to provide.
  • a semiconductor substrate having a first conductivity type region, a resistance change element formed on the semiconductor substrate, and a transistor are connected in series.
  • a substrate bias circuit for applying a first bias voltage to the semiconductor substrate, the resistance change element comprising: One electrode, a second electrode, and a resistance state reversibly based on a voltage pulse applied between the first electrode and the second electrode, interposed between the first electrode and the second electrode.
  • a variable resistance layer that changes between a low resistance state and a high resistance state, wherein the transistor is formed in the region of the first conductivity type of the semiconductor substrate and is opposite to the first conductivity type.
  • a memory cell selected by the selection circuit comprising: a first diffusion region of a second conductivity type of polarity; a gate; and a second diffusion region of the second conductivity type.
  • the present invention can be realized not only as a nonvolatile memory device but also as a method for writing to a memory cell in the nonvolatile memory device.
  • the resistance value of the resistance change element can be changed reliably without increasing the size of the selection transistor constituting the memory cell, a stable operation can be realized. Can do.
  • FIG. 1 is a cross-sectional view showing a configuration of a variable resistance element included in a nonvolatile memory device in Embodiment 1 of the present invention.
  • 2 (a) to 2 (c) are cross-sectional views showing the steps of manufacturing the variable resistance element included in the nonvolatile memory device in the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view showing the configuration of the nonvolatile memory device according to Embodiment 1 of the present invention.
  • FIG. 4 shows the relationship between the voltage effectively applied to the variable resistance element (element applied voltage) and the resistance value of the variable resistance element (element resistance value) when a predetermined voltage is applied across the memory cell. It is a graph to show.
  • FIG. 1 is a cross-sectional view showing a configuration of a variable resistance element included in a nonvolatile memory device in Embodiment 1 of the present invention.
  • 2 (a) to 2 (c) are cross-sectional views showing the steps of manufacturing the variable resistance element included in
  • FIG. 5 is a block diagram showing a configuration of the nonvolatile memory device according to Embodiment 1 of the present invention.
  • FIG. 6 is a cross-sectional view showing a configuration (configuration corresponding to 2 bits) of a portion C in FIG.
  • FIG. 7A to FIG. 7C are timing charts showing an operation example of the nonvolatile memory device according to Embodiment 1 of the present invention.
  • FIG. 8 is a flowchart showing an operation example of the nonvolatile memory device according to Embodiment 1 of the present invention.
  • FIG. 9A and FIG. 9B are timing charts showing an operation example of the nonvolatile memory device according to Embodiment 2 of the present invention.
  • FIG. 10 is a flowchart showing an operation example of the nonvolatile memory device according to Embodiment 3 of the present invention.
  • FIG. 11A and FIG. 11B are graphs showing changes in the resistance state of the variable resistance element included in the nonvolatile memory device in Embodiment 3 of the present invention.
  • 12 (a) and 12 (b) are graphs showing the distribution of resistance values when the resistance change element is rewritten 100 times in the fourth embodiment of the present invention.
  • FIG. 13 is a flowchart showing an operation example of the nonvolatile memory device according to Embodiment 4 of the present invention.
  • 14 (a) and 14 (b) are timing charts showing an operation example of the nonvolatile memory device according to Embodiment 4 of the present invention.
  • FIG. 11A and FIG. 11B are graphs showing changes in the resistance state of the variable resistance element included in the nonvolatile memory device in Embodiment 3 of the present invention.
  • 12 (a) and 12 (b) are graphs showing the distribution of
  • FIG. 15 is a graph showing a change in resistance state due to additional writing of a single variable resistance element in the fifth embodiment of the present invention.
  • FIG. 16A is a flowchart showing an operation example of the nonvolatile memory device according to Embodiment 5 of the present invention
  • FIG. 16B is a detailed write step (S41) in FIG. It is a flowchart which shows a procedure.
  • FIG. 17 is a flowchart showing an operation example of the nonvolatile memory device according to Embodiment 6 of the present invention.
  • FIG. 18 is a schematic diagram showing a cross section of a conventional memory cell.
  • One form of the nonvolatile memory device is a memory cell configured by connecting a semiconductor substrate having a first conductivity type region, a resistance change element formed on the semiconductor substrate, and a transistor in series.
  • a plurality of memory cell arrays, and at least one memory cell is selected by applying a voltage pulse to the gate of the transistor constituting at least one memory cell among the plurality of memory cells included in the memory cell array
  • a selection circuit that applies a write voltage pulse to a resistance change element that constitutes the memory cell via the transistor that constitutes the memory cell selected by the selection circuit, and a first that is applied to the semiconductor substrate.
  • a substrate bias circuit for applying a bias voltage of the first and second resistance change elements.
  • the resistance state is reversibly changed between a low resistance state and a high resistance state based on a voltage pulse that is interposed between the first electrode and the second electrode and applied between the first electrode and the second electrode.
  • the transistor is formed in the region of the first conductivity type of the semiconductor substrate and has a second conductivity type opposite in polarity to the first conductivity type. 1 diffusion region, a gate, and a second diffusion region of the second conductivity type, and the substrate bias circuit includes the variable resistance element that constitutes the memory cell selected by the selection circuit.
  • writing to a non-volatile memory device means, strictly speaking, writing to a resistance change element included in a memory cell ( Including both a transition from a low resistance state to a high resistance state and a transition from a high resistance state to a low resistance state).
  • the “select transistor” is also simply referred to as “transistor”.
  • the magnitude of the bias voltage may be any voltage that is lower than the threshold voltage at which current flows from the bonded P-type semiconductor to the N-type semiconductor.
  • the substrate bias circuit applies a voltage pulse to the resistance value of the resistance change layer included in the resistance change element constituting the memory cell selected by the selection circuit after the resistance change element is manufactured.
  • a configuration may be adopted in which the first bias voltage is applied when the initial resistance value is a resistance value when the resistance is not applied. That is, the writing to the memory cell that performs the substrate bias may be limited to the case of initializing the memory cell. As a result, in the initialization process that requires a larger voltage than normal writing, the ON resistance of the selection transistor is reduced due to the substrate bias effect, and a larger voltage is applied to the resistance change element by that amount, and more reliably. Initialization processing is performed.
  • the substrate bias circuit is configured to change the resistance state of the variable resistance layer included in the variable resistance element included in the memory cell selected by the selection circuit from a low resistance state to a high resistance state. 1 may be applied.
  • the writing to the memory cell that performs the substrate bias may be limited to a case where the variable resistance element transitions from the low resistance state to the high resistance state (that is, “high resistance”, “HR” for short). Good.
  • the ON resistance of the selection transistor is reduced due to the substrate bias effect in HR conversion, and a large voltage is applied to the resistance change element accordingly, so that the resistance in the unstable high resistance state compared to the low resistance state Variation in the resistance value of the change element is suppressed.
  • the substrate bias circuit has failed after writing to change the resistance state of the resistance change layer included in the resistance change element constituting the memory cell selected by the selection circuit, and the resistance change element
  • the first bias voltage may be applied.
  • the writing to the memory cell that performs the substrate bias may be limited to the case of performing additional writing to the memory cell.
  • the ON resistance of the selection transistor is reduced due to the substrate bias effect, and a larger voltage is applied to the resistance change element correspondingly, and more reliably ( Alternatively, additional writes are completed (with fewer times).
  • the substrate bias circuit may be configured to apply the first bias voltage when the number of times of writing to the resistance change element constituting the memory cell selected by the selection circuit reaches a predetermined number.
  • the writing to the memory cell that performs the substrate bias may be limited to a refresh process, that is, a case where writing is performed with a larger writing voltage when a certain number of times is reached.
  • the ON resistance of the selection transistor is reduced due to the substrate bias effect, and a larger voltage is applied to the resistance change element correspondingly, thereby refreshing more reliably. Processing is performed.
  • the first conductivity type region of the semiconductor substrate is a first conductivity type well formed in the semiconductor substrate, and the substrate bias circuit applies the first bias voltage to the well. It is good also as composition to do. That is, the selection transistor constituting the memory cell may be formed in a well formed in the semiconductor substrate. Accordingly, since the substrate bias can be performed by applying a bias voltage to the well, the substrate bias can be performed while the substrate body is fixed to another potential (for example, ground).
  • a source line bias circuit for applying a second bias voltage for suppressing a current flowing through the transistor to a source of a transistor constituting a memory cell not selected by the selection circuit is further provided. Good. As a result, when the substrate bias is performed on the selection transistor that constitutes the selected memory cell, the substrate bias effect on the selection transistor that constitutes the non-selected memory cell is suppressed. Current is suppressed.
  • FIG. 1 is a cross-sectional view showing a configuration of a variable resistance element included in the nonvolatile memory device according to Embodiment 1 of the present invention.
  • the variable resistance element 100 includes a substrate 101, an oxide layer 102 formed on the substrate 101, and a lower electrode 103 formed on the oxide layer 102 (according to the present invention).
  • the lower electrode 103 and the upper electrode 105 are electrically connected to the resistance change layer 104.
  • the resistance change element a layer (substrate 101, oxide layer 102) below the lower electrode 103 is shown.
  • the resistance change element according to the present invention at least the lower electrode 103 and The resistance change layer 104 and the upper electrode 105 may be provided.
  • the substrate 101 for example, a silicon single crystal substrate or a semiconductor substrate can be used. However, the present invention is not limited to this. Since the resistance change layer 104 can be formed at a relatively low substrate temperature, the resistance change layer 104 can be formed on a resin material or the like.
  • the lower electrode 103 and the upper electrode 105 may be, for example, one or more of Au (gold), Pt (platinum), Ir (iridium), Pd (palladium), Ag (silver), and Cu (copper). Constructed using materials.
  • the resistance change layer 104 is a layer including a metal oxide whose resistance state changes reversibly between a low resistance state and a high resistance state based on a voltage pulse applied between the lower electrode 103 and the upper electrode 105.
  • a stacked structure of a first metal oxide layer and a second metal oxide layer having an oxygen content higher than that of the first metal oxide layer is included.
  • the resistance change layer 104 includes a first tantalum oxide layer 104a that is an example of a first metal oxide layer and a second tantalum oxide layer that is an example of a second metal oxide layer.
  • 104b is laminated.
  • the oxygen content of the second tantalum oxide layer 104b is higher than the oxygen content of the first tantalum oxide layer 104a.
  • variable resistance element 100 configured as described above can be manufactured as follows.
  • 2 (a) to 2 (c) are cross-sectional views showing an example of a manufacturing process of the variable resistance element 100 included in the nonvolatile memory device according to Embodiment 1 of the present invention.
  • an oxide layer 102 having a thickness of 200 nm is formed on a substrate 101 made of single crystal silicon by a thermal oxidation method. Then, a Pt thin film having a thickness of 100 nm as the lower electrode 103 is formed on the oxide layer 102 by a sputtering method. Thereafter, a first tantalum oxide layer 104a is formed on the lower electrode 103 by a reactive sputtering method using a Ta target.
  • the deposition of the first tantalum oxide layer 104a can be performed under the conditions described below. That is, after setting the substrate in the sputtering apparatus, the inside of the sputtering apparatus is evacuated to about 8 ⁇ 10 ⁇ 6 Pa. Then, using tantalum as a target, the power is set to 1.6 kW, argon gas is supplied at 34 sccm, oxygen gas is supplied at 21 sccm, the pressure in the sputtering apparatus is maintained at 0.17 Pa, and sputtering is performed for 20 seconds. As a result, the first tantalum oxide layer 104a having a resistivity of 6 m ⁇ cm and an oxygen content of about 61 at% (TaO 1.6 ) can be deposited to 30 nm.
  • the outermost surface of the first tantalum oxide layer 104a is oxidized to modify its surface.
  • a second tantalum oxide layer 104b having a higher oxygen content than the first tantalum oxide layer 104a is formed.
  • the film thickness of the second tantalum oxide layer 104b is 5 nm.
  • a Pt thin film having a thickness of 150 nm as the upper electrode 105 is formed on the second tantalum oxide layer 104b by a sputtering method.
  • the upper electrode 105 is preferably formed immediately after the second tantalum oxide layer 104b is deposited.
  • a photoresist pattern 106 is formed by a photoresist process, and an element region 107 is formed by dry etching (see FIG. 2C).
  • the element region 107 may have a square shape with a side of 0.5 ⁇ m, for example.
  • FIG. 3 is a cross-sectional view showing a configuration of one memory cell 300 included in the memory cell array included in the nonvolatile memory device according to the first embodiment of the present invention including the variable resistance element manufactured as described above.
  • peripheral components connected to the memory cell 300 are also shown.
  • a memory cell is a memory element including a resistance change element and a selection transistor connected in series.
  • the semiconductor substrate 301 is an N-type silicon substrate, for example, and has a first conductivity type region (in this embodiment, a P-type well (P-type diffusion layer) 301a) for forming the transistor 317.
  • a first conductivity type region in this embodiment, a P-type well (P-type diffusion layer) 301a
  • a transistor 317 On a semiconductor substrate 301, a transistor 317 (first N-type diffusion layer region 302a, second N-type diffusion layer region 302b, gate insulating film 303a, gate electrode 303b), first via 304, first wiring layer 305, A second via 306, a second wiring layer 307, a third via 308, a resistance change element 309, a fourth via 310, and a third wiring layer 311 are formed in this order.
  • the first N-type diffusion layer region 302a and the second N-type diffusion layer region 302b included in the transistor 317 are respectively the second conductivity type first diffusion region and the second conductivity type according to the present invention. It is an example of the 2nd diffusion field.
  • the third wiring layer 311 connected to the fourth via 310 becomes the bit line BL0, and the first wiring layer 305 electrically connected to the first N-type diffusion layer region 302a of the transistor 317.
  • the second wiring layer 307 becomes the source line SL0.
  • the transistor 317 is an NMOS transistor formed in a P-type well 301 a formed in the semiconductor substrate 301.
  • a substrate terminal BB0 is connected to the P-type well 301a, and this substrate terminal BB0 is further connected to a substrate bias circuit (not shown).
  • a voltage is applied to the P-type well 301a via the substrate terminal BB0, whereby the source and drain diffusion regions (first N-type diffusion layer region 302a) of the transistor 317 are formed on the substrate region of the transistor 317.
  • a forward substrate bias voltage (first bias voltage according to the present invention) can be applied to the second N-type diffusion layer region 302b). Thereby, the substrate potential of the transistor 317 is controlled.
  • applying a forward substrate bias voltage refers to a first conductivity type substrate region (or well) in which a transistor is formed, and a second conductivity in which the source and drain of the transistor are formed. This means that a voltage is applied to the substrate region so that the diffusion region of the mold is forward-biased.
  • the substrate region of the first conductivity type is a P-type semiconductor and the second conductivity type
  • a positive voltage is applied to the first conductivity type substrate region with reference to the second conductivity type diffusion region, and vice versa.
  • the region is an N-type semiconductor and the second conductivity type diffusion region is a P-type semiconductor
  • a negative voltage is applied to the first conductivity type substrate region with reference to the second conductivity type diffusion region. is there.
  • the resistance change element 309 has a stacked structure of a lower electrode 309 a, a resistance change layer 309 b, and an upper electrode 309 c on the third via 308.
  • the lower electrode 309 a is connected to the third via 308 connected to the second wiring layer 307
  • the upper electrode 309 c is connected to the fourth via 310 connected to the third wiring layer 311.
  • the lower electrode 309a and the upper electrode 309c are made of the same material, in this embodiment Pt (platinum), and the lower electrode 309a is connected to the second N-type diffusion layer region 302b of the transistor through a via and a wiring layer.
  • the upper electrode 309c is connected to the third wiring layer 311 (bit line BL0) through a via.
  • the memory cell includes a transistor 317 and a resistance change element 309 connected in series, and more specifically includes a via and a wiring layer that connect them.
  • FIG. 4 illustrates a transistor in which a voltage sufficiently higher than the threshold voltage of the transistor 317 is applied to the gate electrode 303b of the transistor 317 of the memory cell configured by connecting the transistor 317 and the resistance change element 309 illustrated in FIG.
  • a voltage that is effectively applied to the resistance change element (“element applied voltage (V)” on the vertical axis)
  • a resistance value of the resistance change element (“element resistance value ( ⁇ )” on the horizontal axis).
  • the resistance change element is shifted from the low resistance state to the high resistance state (when a positive voltage is applied).
  • the relationship between the element applied voltage and the element resistance value is graph A1, and similarly, the relationship between the element applied voltage and the element resistance value when the variable resistance element is shifted from the high resistance state to the low resistance state (when a negative voltage is applied).
  • the relationship is graph A2.
  • the positive voltage is a voltage applied to the upper electrode when the lower electrode is used as a reference
  • the negative voltage is a voltage applied to the lower electrode when the upper electrode is used as a reference.
  • the gate length L of the transistor is 0.18 ⁇ m and the gate width W is 0.44 ⁇ m
  • the element applied voltage when the variable resistance element is shifted from the low resistance state to the high resistance state (when a positive voltage is applied).
  • the relationship between the element resistance value and the element resistance value is graph B1
  • the relationship between the element application voltage and the element resistance value when the variable resistance element is shifted from the high resistance state to the low resistance state (when a negative voltage is applied) is graphed. B2.
  • the gate width W of the transistor is the same as that in the graphs B1 and B2, the resistance change element in the low resistance state when the substrate bias is performed using the same bias voltage as in the present embodiment described above.
  • the relationship between the element applied voltage and the element resistance value when shifting from the high resistance state to the high resistance state (when applying a positive voltage) is represented by graph C1.
  • graph C2 The relationship between the element applied voltage and the element resistance value (when a negative voltage is applied) is shown as graph C2.
  • FIG. 4 showing the result of the simulation under the above conditions, as can be seen by comparing the graph A1 and the graph B1, even when the same voltage is applied to the memory cell, the gate width W of the transistor is small. In this case, the applied voltage is lower. This is the same when the graph A2 and the graph B2 are compared. This is because the resistance value (on-resistance) when the transistor is in an on state decreases in inverse proportion to the gate width W of the transistor, and when W is small, the on-resistance of the transistor increases. This is because the applied voltage increases, and the voltage distributed to the variable resistance element decreases.
  • the device applied voltage is increased by performing the substrate bias of this embodiment.
  • the threshold voltage of the transistor can be lowered and the on-resistance can be reduced, so that the voltage applied to the transistor is reduced and the voltage distributed to the resistance change element. This is because of the increase.
  • the device applied voltage can be increased without increasing the gate width W of the transistor, and as a result, the resistance value of the variable resistance element can be reliably changed. Can be made. Therefore, stable operation of the nonvolatile memory device can be realized.
  • the threshold voltage of the transistor When the substrate bias voltage is raised, the threshold voltage of the transistor is lowered. However, if the substrate bias voltage is raised too much, the PN junction diode formed in the P-type well and the N-type diffusion region of the transistor is turned on, and the resistance from the P-type well is increased. Current flows into the changing element. Since the diffusion potential of a silicon PN diode is usually about 0.7V, the threshold voltage must be set to 0.7V or less. More specifically, 0.5 V or less is desirable in order to more reliably prevent the phenomenon that current flows from the P-type well to the resistance change element.
  • the conductivity type of the diffusion region of the well or transistor has the opposite polarity to that of the N-channel MOS, and the polarity of the substrate bias applied to the well also has the opposite polarity.
  • FIG. 5 is a block diagram showing a configuration of the nonvolatile memory device according to Embodiment 1 of the present invention.
  • the nonvolatile memory device 200 includes a memory main body 201 on a semiconductor substrate.
  • the memory body 201 includes a memory cell array 202 having a plurality of 1T1R type memory cells arranged in a matrix, a row driver 207 including a row selection circuit 208, a word line driver WLD, and a source line driver SLD, A column selection circuit 203, a writing circuit 206 for writing information, a sense amplifier 204 for detecting the amount of current flowing through the selected bit line and determining data “1” or “0”, and a terminal DQ A data input / output circuit 205 for performing input / output processing of input / output data, and a substrate bias circuit 220 for biasing the substrate of the selection transistor provided in the memory cell array 202 in the forward direction.
  • the nonvolatile memory device 200 includes a low resistance (LR) power source 212 and a high resistance (HR) power source 213 as the write power source 211.
  • the low resistance (LR) means that the resistance change element is shifted from the high resistance state to the low resistance state
  • the high resistance (HR) means that the resistance change element is changed from the low resistance state to the high resistance state. It means to move to.
  • the output V2 of the LR power supply 212 is supplied to the row driver 207, and the output V1 of the HR power supply 213 is supplied to the write circuit 206.
  • the nonvolatile memory device 200 further includes an address input circuit 209 that receives an address signal input from the outside, and a control circuit 210 that controls the operation of the memory main body unit 201 based on a control signal input from the outside. ing.
  • the memory cell array 202 is formed by two-dimensionally arranging a plurality of memory cells in which resistance change elements and transistors are connected in series.
  • the memory cell array 202 is formed on a semiconductor substrate.
  • a plurality of NMOS transistors N11, N12, N13 provided corresponding to the intersections of the source lines SL0, SL2,... And the word lines WL0, WL1, WL2,. N21, N22, N23, N31, N32, N33,... (Hereinafter referred to as “transistors N11, N12,...”) And the transistor N , N12,...
  • Resistance change elements R11, R12, R13, R21, R22, R23, R31, R32, R33,... (Hereinafter referred to as “resistance change elements R11, R12,. ”). .., Bit lines BL0, BL1, BL2,..., Source lines SL0, SL02,..., Transistors N11, N12,.
  • a plurality of 1T1R type memory cells M11, M12, M13, M21, M22, M23, M31, M32, M33,... (Hereinafter referred to as “memory cells M11, M12,...”) Are configured. ing.
  • the gates of the transistors N11, N21, N31,... are on the word line WL0
  • the gates of the transistors N12, N22, N32, ... are on the word line WL1
  • Each is connected to the word line WL2.
  • the transistors N11, N21, N31,... And the transistors N12, N22, N32,... Are connected in common and connected to the source line SL0, and the transistors N13, N23, N33, and so on and the transistors N14, N24, N34,. Similarly, it is connected to the source line SL2.
  • each of the resistance change elements R11, R12, R13,... Is connected to the bit line BL0, and one terminal of each of the resistance change elements R21, R22, R23,.
  • variable resistance element is represented by a variable resistance symbol.
  • the direction of the arrow in the variable resistance symbol is that the resistance change element changes from a low resistance state to a high resistance when a positive voltage is applied in that direction (on the tip of the arrow with respect to the rear end of the arrow). It shows that it changes to a state.
  • the address input circuit 209 receives an address signal from an external circuit (not shown), outputs a row address signal to the row selection circuit 208 based on the address signal, and outputs a column address signal to the column selection circuit 203.
  • the address signal is a signal indicating the address of a specific memory cell selected from among the plurality of memory cells M11, M12,.
  • the row address signal is a signal indicating a row address among the addresses indicated by the address signal, and the column address signal is also a signal indicating a column address.
  • the row selection circuit 208 and the column selection circuit 203 apply voltage pulses to the gates of the transistors N11 and the like constituting at least one memory cell among the plurality of memory cells M11 and the like included in the memory cell array 202. 1 is an example of a selection circuit according to the present invention for selecting at least one memory cell.
  • control circuit 210 In the information write cycle, the control circuit 210 outputs a write signal instructing application of a write voltage to the write circuit 206 in accordance with the input data Din input to the data input / output circuit 205. On the other hand, in the information read cycle, the control circuit 210 outputs a read signal instructing a read operation to the sense amplifier 204.
  • the row selection circuit 208 receives the row address signal output from the address input circuit 209, and selects one of the plurality of word lines WL0, WL1, WL2,... According to the row address signal.
  • the row driver 207 applies a predetermined voltage to the word line selected by the row selection circuit 208 based on the output signal of the row selection circuit 208.
  • the row selection circuit 208 receives the row address signal output from the address input circuit 209, and selects one of the plurality of source lines SL0, SL2,... According to the row address signal.
  • the row driver 207 applies a predetermined voltage to the source line selected by the row selection circuit 208 based on the output signal of the row selection circuit 208.
  • the column selection circuit 203 receives the column address signal output from the address input circuit 209, selects one of the plurality of bit lines BL0, BL1, BL2,... According to the column address signal, A write voltage or a read voltage is applied to the selected bit line.
  • the write circuit 206 is a circuit that applies a write voltage pulse to the variable resistance element constituting the memory cell via the transistor constituting the memory cell selected by the selection circuit according to the present invention. Then, when the write signal output from the control circuit 210 is received, a signal instructing the column selection circuit 203 to apply the write voltage to the selected bit line is output. Note that in “write”, low resistance (LR) write (“0” write) in which the variable resistance element is changed from the high resistance state to the low resistance state, and conversely, the variable resistance element is changed from the low resistance state. High resistance (HR) writing (“1” writing) for changing to a high resistance state is included.
  • LR low resistance
  • HR High resistance
  • the sense amplifier 204 detects the amount of current flowing through the selected bit line to be read in the information read cycle, and determines data “1” or “0”.
  • the output data DO obtained as a result is output to an external circuit via the data input / output circuit 205.
  • the substrate bias circuit 220 can apply a substrate bias voltage to the transistors N11, N12,... Provided in the memory cell array 202 by controlling the potential of the P-type well 301a in which the memory cell array 202 is formed. Details of the operation will be described later.
  • FIG. 6 is a cross-sectional view showing the configuration (configuration corresponding to 2 bits) of part C in FIG.
  • the transistor 317 and the resistance change element 309 in FIG. 6 correspond to the transistors N11 and N12 and the resistance change elements R11 and R12 in FIG.
  • a transistor 317 (a first N-type diffusion layer region 302a, a second N-type diffusion layer region 302b, a gate insulating film 303a, a gate electrode 303b), a first via 304, A first wiring layer 305, a second via 306, a second wiring layer 307, a third via 308, a resistance change element 309, a fourth via 310, and a third wiring layer 311 are sequentially formed.
  • the third wiring layer 311 connected to the fourth via 310 corresponds to the bit line BL0 in FIG. 5, and the first wiring layer 305 and the first wiring layer 305 electrically connected to the first N-type diffusion layer region 302a of the transistor 317 are provided.
  • the two wiring layers 307 correspond to the source line SL0 in FIG.
  • the transistor 317 is formed in a P-type well 301a (a first conductivity type region according to the present invention, more specifically, a first conductivity type well) formed in the semiconductor substrate 301.
  • a substrate terminal BB0 is connected to the P-type well 301a, and this substrate terminal BB0 is further connected to a substrate bias circuit 220.
  • the substrate bias circuit 220 can apply a forward substrate bias voltage to the transistor 317 by applying a voltage to the P-type well 301a via the substrate terminal BB0. Thereby, the substrate potential of the transistor 317 is controlled.
  • a plurality of selection transistors constituting the memory cell array are formed in the same P-type well 301a, and the substrate potential of the plurality of selection transistors can be controlled using one substrate terminal BB0. .
  • the resistance change element 309 has a laminated structure of a lower electrode 309a, a resistance change layer 309b, and an upper electrode 309c on the third via 308.
  • the lower electrode 309 a is connected to the third via 308 connected to the second wiring layer 307
  • the upper electrode 309 c is connected to the fourth via 310 connected to the third wiring layer 311.
  • the resistance change layer 309b has a laminated structure of tantalum oxide layers as described above with reference to FIG.
  • the lower electrode 309a and the upper electrode 309c are made of the same material, which is Pt (platinum) in this embodiment, and the lower electrode 309a is connected to the second N-type diffusion layer region 302b of the transistor through a via. 309c is connected to the third wiring layer 311 (bit line BL0) through a via.
  • FIG. 7A to FIG. 7C are timing charts showing an operation example of the nonvolatile memory device 200 according to Embodiment 1 of the present invention.
  • the case where the variable resistance layer is in the high resistance state is assigned to information “1”
  • the case where the resistance change layer is in the low resistance state is assigned to information “0”
  • an operation example thereof will be described.
  • the memory cell M11 in FIG. 5 is selected, and only the case where information is written to and read from the selected memory cell M11 is shown.
  • V1 and V2 are voltages generated by the HR power supply 213 and the LR power supply 212, respectively, Vread is a read voltage generated by the sense amplifier 204, and VDD is a nonvolatile memory device.
  • 200 is a power supply voltage supplied to 200.
  • VB is a bias voltage generated by the substrate bias circuit 220.
  • the column selection circuit 203 and the row selection circuit 208 are respectively selected
  • the bit line BL0 and the source line SL0 are set to a voltage V2 (for example, 2.2V).
  • the row selection circuit 208 sets the selected word line WL0 to the voltage VDD (for example, 2.2 V) via the row driver 207, and turns on the NMOS transistor N11 of the selected memory cell M11.
  • the substrate bias circuit 220 sets the substrate terminal BB0 of the NMOS transistor N11 to the bias voltage VB (eg, 0.3V).
  • the write circuit 206 outputs a voltage pulse for writing by setting the selected bit line BL0 to the voltage 0V for a predetermined period and then setting the voltage V2 again through the column selection circuit 203.
  • a writing voltage is applied between the lower electrode 309a and the upper electrode 309c, and the resistance change element 309 (R11) shifts from the high resistance state to the low resistance state.
  • the row selection circuit 208 sets the word line WL0 to a voltage of 0 V via the row driver 207, turns off the transistor 317 (NMOS transistor N11), and the writing of the information “0” is completed.
  • the threshold voltage of the NMOS transistor N11 can be lowered.
  • the voltage applied to the resistance change element R11 can be increased.
  • the resistance change element R11 can be reliably shifted from the high resistance state to the low resistance state.
  • the column selection circuit 203 and the row selection circuit 208 (the row selection circuit 208 is connected via the row driver 207), The selected bit line BL0 and the source line SL0 are set to a voltage of 0V. Then, the row selection circuit 208 sets the selected word line WL0 to the voltage VDD (for example, 2.2 V) via the row driver 207, and turns on the NMOS transistor N11 of the selected memory cell M11. At the same time, the substrate bias circuit 220 sets the substrate terminal BB0 of the NMOS transistor N11 to the bias voltage VB (eg, 0.3V).
  • VDD for example, 2.2 V
  • the substrate bias circuit 220 sets the substrate terminal BB0 of the NMOS transistor N11 to the bias voltage VB (eg, 0.3V).
  • the write circuit 206 sets the selected bit line BL0 to the voltage V1 (for example, 2.2V) for a predetermined period via the column selection circuit 203, and sets the voltage to 0V again.
  • V1 for example, 2.2V
  • a write voltage is applied between the lower electrode 309a and the upper electrode 309c, and the resistance change element 309 (R11) shifts from the low resistance state to the high resistance state.
  • the row selection circuit 208 sets the word line WL0 to a voltage of 0 V via the row driver 207, turns off the transistor 317 (NMOS transistor N11), and the writing of the information “1” is completed.
  • the threshold voltage of the NMOS transistor N11 can be lowered by biasing the substrate of the NMOS transistor N11 in the forward direction by applying a bias voltage by the substrate bias circuit 220, as in the case of the information “0” write cycle. it can.
  • the voltage applied to the resistance change element R11 can be increased.
  • the resistance change element R11 can be reliably shifted from the low resistance state to the high resistance state.
  • the column selection circuit 203 and the row selection circuit 208 are respectively selected bit lines.
  • BL0 and source line SL0 are set to a voltage of 0V.
  • the row selection circuit 208 sets the selected word line WL0 to the voltage VDD via the row driver 207, and turns on the NMOS transistor N11 of the selected memory cell M11.
  • the sense amplifier 204 sets the selected bit line BL0 to the read voltage Vread only for a predetermined period via the column selection circuit 203, and detects the value of the current flowing in the selected memory cell M11. The information “1” is determined.
  • the row selection circuit 208 sets the word line WL0 to a voltage of 0 V via the row driver 207, turns off the transistor 317 (NMOS transistor N11), and completes the information reading operation.
  • FIG. 8 is a flowchart showing the procedure of the substrate bias, which is a characteristic operation of the nonvolatile memory device 200 in the present embodiment. Here, the procedure of the writing method of the nonvolatile memory device according to the present invention is shown.
  • the selection circuit (row selection circuit 208 and column selection circuit 203) selects at least one memory cell from the memory cell array 202 (S10). Then, the control circuit 210 determines whether to perform a write cycle or a read cycle for the selected memory cell (S11).
  • the substrate bias circuit 220 is determined.
  • the write circuit 206 is caused to perform the write cycle (application of the write voltage pulse) (S13), while the read cycle is performed. (No in S11), the sense amplifier 204 is caused to perform a read cycle without operating the substrate bias circuit 220 (S13).
  • variable resistance element constituting the memory cell selected in the selection step (S10)
  • the semiconductor substrate on which the transistor constituting the memory cell is formed (this embodiment)
  • a forward bias voltage (for example, 0.3 V) is applied to the P-type well 301a) to reduce the ON resistance of the transistor.
  • a larger voltage is applied to the variable resistance element.
  • a bias voltage is applied in the forward direction to the semiconductor substrate (well) on which the transistors constituting the memory cell are formed in the write cycle to the memory cell. Is applied to the resistance change element, and as a result, more stable writing is performed, and the nonvolatile memory device can be operated more stably without increasing the gate width of the transistor.
  • the voltage applied to the resistance change element is increased by biasing the transistor substrate in the forward direction with respect to the diffusion region of the source or drain by applying a bias voltage by the substrate bias circuit.
  • the resistance change element can be reliably changed in resistance.
  • a bias voltage is also applied to the transistor of the memory cell connected to the same bit line as the selected memory cell. The leakage current may be reduced. As a result, there may be a problem that the risk of erroneous writing increases.
  • the second embodiment is a nonvolatile memory device that can solve the above problems.
  • the basic configuration of the nonvolatile memory device according to the second embodiment is the same as that of the first embodiment shown in FIG.
  • the nonvolatile memory device according to the second embodiment performs a special operation on the non-selected memory cells in addition to the operation of the nonvolatile memory device according to the first embodiment in the write cycle.
  • description will be made with reference to FIG.
  • FIG. 9A and FIG. 9B are timing charts showing an operation example of the nonvolatile memory device according to Embodiment 2 of the present invention.
  • the operation in the selected memory cell M11 is the same as that in the first embodiment.
  • the column selection circuit 203 first sets the selected bit line BL0 to the voltage V2 ( For example, it is set to 2.2V. Since the memory cell M13 is not selected, the voltage VDD (for example, 2.2 V) is not applied to the word line WL2, and therefore the NMOS transistor N13 of the memory cell M13 remains off.
  • the substrate bias circuit 220 sets the substrate terminal BB0 of the NMOS transistor N13 to the bias voltage VB (for example, 0.3 V).
  • the row selection circuit 208 sets the source line SL2 to the bias voltage VB by the row driver 207 (source line driver SLD (source line bias circuit)).
  • source line driver SLD source line bias circuit
  • the source line SL2 becomes a signal line connected to the drain of the NMOS transistor N13.
  • a positive voltage here, the bias voltage VB
  • the bias voltage VB applied to the source line SL2 is applied to the source of the transistor constituting the unselected memory cell in order to suppress the current flowing through the transistor. Corresponds to the bias voltage.
  • the column selection circuit 203 first sets the selected bit line BL0 to Set the voltage to 0V. Also in this case, since the memory cell M13 is not selected, the NMOS transistor N13 remains off. On the other hand, the substrate bias circuit 220 sets the substrate terminal BB0 of the NMOS transistor N11 to the bias voltage VB (for example, 0.3 V). At this time, the row selection circuit 208 sets the source line SL2 to the bias voltage VB by the row driver 207 (source line driver SLD (source line bias circuit)).
  • the bias voltage VB applied to the source line SL2 is applied to the source of the transistor constituting the unselected memory cell in order to suppress the current flowing through the transistor. It corresponds to.
  • the resistance value of the resistance change element is the initial resistance value (the voltage is applied only after the resistance change element is manufactured).
  • the resistance value is, that is, the resistance value when the voltage change pulse is not yet applied after the variable resistance element is manufactured
  • a voltage higher than the voltage applied during normal writing is set.
  • an application process hereinafter referred to as “initialization process”.
  • a nonvolatile memory device that realizes the initialization process by biasing the substrate of the transistor in the forward direction by applying a bias voltage (first bias voltage according to the present invention) by the substrate bias circuit 220. It is.
  • the configuration of the nonvolatile memory device according to the third embodiment is the same as that of the first embodiment shown in FIG. Unlike the nonvolatile memory device according to the first embodiment in which the substrate bias is performed in the write cycle, the nonvolatile memory device according to the third embodiment performs the substrate bias only during the initialization process.
  • the substrate bias is performed in the write cycle
  • the nonvolatile memory device executes the substrate bias by the substrate bias circuit 220 in the initialization process. That is, in the initialization process, the write process in the first embodiment described above with reference to FIG. 5 is executed.
  • FIG. 10 is a flowchart showing a substrate bias procedure which is a characteristic operation of the nonvolatile memory device according to the present embodiment. Here, a procedure in a write cycle by the nonvolatile memory device according to the present invention is shown.
  • the selection circuit (the row selection circuit 208 and the column selection circuit 203) selects at least one memory cell to be written from the memory cell array 202 (S20). . Then, the control circuit 210 determines whether or not it is the first writing after manufacture (that is, initialization processing) (S21), and if it is determined that it is initialization processing (Yes in S21), the substrate
  • the substrate bias circuit 220 is made to perform the substrate bias (S22), and the writing circuit 206 is made to perform a writing cycle (application of a writing voltage pulse) (S23), while initialization is performed.
  • the writing circuit 206 is simply subjected to a writing cycle (application of a writing voltage pulse) without operating the substrate bias circuit 220. (S23).
  • a writing cycle application of a writing voltage pulse
  • the element application voltage in the initialization process can be increased more than the element application voltage in the normal writing process, and as a result, the subsequent resistance change can be stabilized.
  • FIG. 11A and FIG. 11B are graphs showing changes in the resistance state of the variable resistance element included in the nonvolatile memory device, and FIG. 11A is a nonvolatile memory according to Embodiment 3 of the present invention.
  • FIG. 11B shows a change in the resistance state of the variable resistance element included in the memory device, and FIG. 11B shows a change in the resistance state of the variable resistance element when the initialization process is not performed.
  • a voltage of ⁇ 1.5 V is applied to the resistance change element as a stimulation pulse only during the initialization process, and becomes LR.
  • +1.5 V is used as the voltage for HR conversion.
  • -1.0V is repeatedly applied alternately as a voltage for LR.
  • the application of the stimulation pulse is performed in a state where a forward substrate bias is performed by applying a bias voltage by the substrate bias circuit 220 as in the timing shown in FIG.
  • the initialization process is not performed, and 1.5V as the voltage for HR and ⁇ 1.1V as the voltage for LR are alternately and repeatedly applied to the variable resistance element. .
  • the nonvolatile memory device of this embodiment performs the substrate bias only during the initialization process, but in addition to the initialization process, the substrate bias is also performed in the normal write cycle as in the first embodiment. May be. At that time, it is preferable to perform treatment for the non-selected memory cell in the second embodiment (that is, application of a bias voltage to the source of the transistor of the non-selected memory cell).
  • Embodiment 4 is a nonvolatile memory device that performs forward substrate bias by applying a bias voltage by the substrate bias circuit 220 when shifting from a low resistance state to a high resistance state.
  • the basic configuration of the nonvolatile memory device according to the fourth embodiment is the same as that of the first embodiment shown in FIG.
  • the nonvolatile memory device according to the fourth embodiment is different from the nonvolatile memory device according to the first embodiment in which the substrate bias is performed in both LR (“0” write) and HR (“1” write) in the write cycle.
  • the substrate bias is performed only in the case of HR conversion.
  • FIGS. 11 (a) and 11 (b) are graphs showing the distribution of resistance values when the resistance change element is rewritten 100 times.
  • FIG. 12 (a) shows + 1.4V as the voltage for HR conversion.
  • FIG. 12B shows the resistance when +1.8 V is applied as the HR voltage and ⁇ 1.3 V is applied as the LR voltage.
  • the distribution of values is shown. That is, in FIGS. 11 (a) and 11 (b), the voltage for LR is the same, but only the voltage for HR is different, and FIG. 11 (b) is the same as FIG. 11 (a). ) Is higher than
  • the resistance value in the low resistance state is relatively stable in both cases.
  • the resistance values in the high resistance state are different from each other, and in FIG. 12A, there are variations and unstable, but FIG. 12B is stable as in the low resistance state. . From this, it can be seen that the higher the value of “voltage for HR / voltage for LR (voltage ratio)”, the resistance value in the high resistance state can be stabilized.
  • the substrate bias circuit 220 when a voltage for HR is applied, applies a forward substrate bias by applying a bias voltage, and the “HR voltage / LR conversion” is performed. By increasing the value of “voltage for use”, the resistance value in the high resistance state is stabilized.
  • FIG. 13 is a flowchart showing a substrate bias procedure which is a characteristic operation of the nonvolatile memory device according to the present embodiment. Here, a procedure in a write cycle by the nonvolatile memory device according to the present invention is shown.
  • the selection circuit (row selection circuit 208 and column selection circuit 203) selects at least one memory cell to be written from the memory cell array 202 (S30). . Then, the control circuit 210 determines whether or not the writing to be performed from now is HR (“1” writing) (S31). If it is determined that the writing is HR (Yes in S31), the control circuit 210 By instructing the bias circuit 220, the substrate bias circuit 220 is made to perform the substrate bias (S32), and the writing circuit 206 is made to perform the HR writing cycle (application of the writing voltage pulse) (S33). If it is determined that the HR is not changed (LR is changed) (No in S31), the write circuit 206 is simply subjected to the LR write cycle (application of the write voltage pulse) without operating the substrate bias circuit 220. (S33). *
  • FIG. 14 (a) and 14 (b) are timing charts showing an operation example of the nonvolatile memory device according to Embodiment 4 of the present invention.
  • the operation in the case of writing information “0” to the memory cell M11 (in the case of LR; FIG. 14A) and the case of writing information “1” (in the case of HR; FIG. 14B) An example is shown.
  • the operation when information “1” is written is the same as the operation in the first embodiment described above with reference to FIG. 7B.
  • the information “0” is written (in the case of LR)
  • the bias voltage VB is not applied to the transistor. That is, in the case of LR conversion, the same operation as the conventional operation is performed.
  • the substrate bias in the forward direction by the substrate bias circuit 220 is not performed when the LR is changed, but only when the substrate bias is changed to the HR, compared with a case where such a substrate bias is not performed at all.
  • the value of “voltage for HR / voltage for LR” can be increased. Thereby, the resistance value in the high resistance state can be stabilized, and the stable operation of the nonvolatile memory device can be realized.
  • a substrate bias at the time of initialization processing as described in the third embodiment may be performed.
  • the writing process may be completed by performing additional writing to write the same information again.
  • the substrate of the transistor in this additional writing process, is biased in the forward direction by applying a bias voltage by the substrate bias circuit 220, thereby changing the resistance. It stabilizes the change in the resistance state of the element.
  • FIG. 15 shows an example of the write characteristics of the variable resistance element alone. LR and HR by repeated alternating pulses of -1.5V and + 2.3V are repeated, but HR conversion has failed in the middle as shown by the location where the low resistance state continues. As shown in FIG. 15, even when +2.3 V, which is normally used for HR, is applied twice, it remains in the LR state, and even when +2.4 V is applied, it remains in the LR state, but when +2.5 V is applied HR is set as in the normal operation. After successful conversion to HR by applying + 2.5V, the resistance changes with alternating pulses of -1.5V and + 2.3V as usual. When the resistance change fails as described above, the resistance change can be stabilized by performing additional writing with an applied voltage slightly higher than usual.
  • the substrate bias circuit 220 applies the forward substrate bias by applying the bias voltage, thereby making the voltage higher than the voltage applied during normal writing. A high voltage is applied to stabilize the change in the resistance state of the variable resistance element.
  • the basic configuration of the nonvolatile memory device according to the fifth embodiment is the same as that of the first embodiment shown in FIG.
  • the nonvolatile memory device according to the fifth embodiment differs from the nonvolatile memory device according to the first embodiment in which the substrate bias is performed in a normal write cycle, and performs the substrate bias only in the case of additional writing.
  • description will be made with reference to FIG.
  • the nonvolatile memory device executes the substrate bias by the substrate bias circuit 220 in the additional writing process performed after the writing fails. That is, in the additional writing process, the writing process in the first embodiment described above with reference to FIGS. 7A and 7B is executed.
  • FIG. 16A is a flowchart showing a substrate bias procedure which is a characteristic operation of the nonvolatile memory device according to the present embodiment. Here, the procedure of the writing method of the nonvolatile memory device according to the present invention is shown.
  • the selection circuit (the row selection circuit 208 and the column selection circuit 203) selects at least one memory cell to be written from the memory cell array 202 (S40). .
  • the write circuit 206 transmits information (for example, “1” to the variable resistance element constituting the memory cell selected by the selection circuit (row selection circuit 208, column selection circuit 203). ”) Is written (S41).
  • the control circuit 210 reads information held in the memory cell by the sense amplifier 204, and determines whether the read information matches the previous write information (that is, verify) (S42). ).
  • the writing circuit 206 is prepared to increase the voltage for writing by a predetermined voltage (for example, 0.1 V) from the voltage for writing applied immediately before. (S43) After that, writing is again performed using the writing voltage (S41). Thereafter, the process of increasing the voltage for writing (S43) and the writing again (S41) are repeated until the writing succeeds (pass by verification).
  • a predetermined voltage for example, 0.1 V
  • FIG. 16B is a flowchart showing a detailed procedure of the writing step (S41) in FIG.
  • the control circuit 210 determines whether or not it is additional writing (S41a). If it is additional writing (Yes in S41a), the substrate bias circuit 220 is instructed by instructing the substrate bias circuit 220. After the substrate bias is performed (S41b), the write circuit 206 is caused to perform a write cycle (application of a write voltage pulse) (S41c). On the other hand, when it is not an additional write (first write) (S41a) No), the write circuit 206 is simply caused to perform a write cycle (application of a write voltage pulse) without operating the substrate bias circuit 220 (S41c).
  • the effective voltage applied to the resistance change element can be increased as shown in FIG. That is, as shown in FIG. 15, the same effect as that obtained by increasing the applied voltage at the time of additional writing can be obtained.
  • the additional write pulse obtained by applying the bias voltage by the substrate bias circuit 220 is applied to the variable resistance element, thereby changing the resistance state of the subsequent variable resistance element. Changes can be stabilized. As a result, a nonvolatile memory device capable of stable operation can be realized.
  • the nonvolatile memory device of this embodiment performs the substrate bias only at the time of additional writing, the substrate bias may also be performed at the time of initialization processing as in the third embodiment.
  • treatment for the non-selected memory cell in the second embodiment (that is, application of a bias voltage to the source of the transistor of the non-selected memory cell) may be performed.
  • the resistance change element may not change its resistance after a certain number of times. In order to prevent the occurrence of such a situation, it is preferable to apply a voltage higher than the voltage applied during normal writing when the writing process reaches a predetermined number of times. By performing such processing (hereinafter referred to as “refresh processing”), stable operation of the nonvolatile memory device can be realized.
  • Embodiment 6 is a nonvolatile memory device that performs a refresh process by applying a forward substrate bias by applying a bias voltage by the substrate bias circuit 220.
  • the basic configuration of the nonvolatile memory device according to the sixth embodiment is the same as that of the first embodiment shown in FIG.
  • the nonvolatile memory device according to the sixth embodiment differs from the nonvolatile memory device according to the first embodiment in which the substrate bias is performed in all the write cycles, and performs the substrate bias only during the refresh process.
  • the substrate bias is performed in all the write cycles, and performs the substrate bias only during the refresh process.
  • the nonvolatile memory device performs forward substrate bias by the substrate bias circuit 220 in the refresh process. That is, in the refresh process, the write process in the first embodiment described above with reference to FIG. 5 is executed. Such a refresh process is executed when a predetermined number of times of writing is performed, for example, when the writing process reaches 1 million times.
  • FIG. 17 is a flowchart showing a substrate bias procedure which is a characteristic operation of the nonvolatile memory device according to the present embodiment. Here, the procedure of the writing method of the nonvolatile memory device according to the present invention is shown.
  • the selection circuit (row selection circuit 208 and column selection circuit 203) selects at least one memory cell to be written from the memory cell array 202 (S50). . Then, the control circuit 210 determines whether or not the writing process has reached a predetermined number (for example, 1 million times) using an internal counter (S51), and the writing process has reached the predetermined number of times. (Yes in S51), the substrate bias circuit 220 is instructed to cause the substrate bias circuit 220 to perform a substrate bias (part of the refresh process) (S52), and then the writing circuit 206 is instructed. A write cycle (application of a write voltage pulse) is performed (S53).
  • a predetermined number for example, 1 million times
  • the substrate bias circuit 220 is not operated. Simply, the write circuit 206 is caused to perform a write cycle (application of a write voltage pulse) (S53). Note that after the refresh process (substrate bias and writing) is performed, the control circuit 210 resets the internal counter to zero and then performs the same process (S51 to S53).
  • the element application voltage in the refresh process can be made higher than the element application voltage in the normal write process, and as a result, the resistance It is possible to avoid a situation where the change element does not change in resistance. Thereby, a nonvolatile memory device capable of stable operation can be realized.
  • the nonvolatile memory device of this embodiment performs the substrate bias only during the refresh process, it may perform the substrate bias also during the initialization process as in the third embodiment.
  • the refresh process may be performed by counting and holding the number of times of writing for each memory cell, and may be performed only for the memory cell in which the number of times of writing has reached a predetermined value, Counting and holding may be performed for all the memory cells constituting the memory cell array 202 when the number of times of writing reaches a predetermined value.
  • an allowance for the non-selected memory cell in the second embodiment that is, application of a bias voltage to the source of the transistor of the non-selected memory cell. It is preferred to do so.
  • the variable resistance layer 104 has a laminated structure of tantalum oxide layers.
  • the layer 104 may be a layer that exhibits a resistance change by applying a voltage between the upper electrode 105 and the lower electrode 103. Therefore, for example, the resistance change layer 104 may be configured by a single layer of a tantalum oxide layer, and other metal oxides such as a hafnium oxide layer and a zirconium oxide layer are used instead of the tantalum oxide layer. It may be a layer or the like. As described above, even when a hafnium oxide layer or a zirconium oxide layer is used, the first oxide layer and the second oxide layer having different oxygen contents are the same as in the above-described embodiment. It is preferable to use a laminated structure.
  • the bias voltage may be applied by the substrate bias circuit 220 in both the initialization process and the refresh process by combining the third embodiment and the sixth embodiment. This makes it possible to realize a nonvolatile memory device that can maintain stable operation for a longer time.
  • the nonvolatile storage device of the present invention is useful as a storage device used in various electronic devices such as personal computers and portable telephones, and particularly as a nonvolatile memory having a large storage capacity.

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Abstract

　各メモリセルを構成する選択トランジスタのサイズを大きくすることなく、安定した動作を実現することができる不揮発性記憶装置を提供する。その不揮発性記憶装置（２００）は、第１導電型のＰ型ウェル（３０１ａ）を有する半導体基板（３０１）と、半導体基板（３０１）上に形成された抵抗変化素子（Ｒ１１）とトランジスタ（Ｎ１１）とが直列に接続されて構成されるメモリセル（Ｍ１１）等を複数個具備するメモリセルアレイ（２０２）と、選択されたメモリセル（Ｍ１１）等を構成する抵抗変化素子（Ｒ１１）に書き込み用の電圧パルスが印加されるときに、Ｐ型ウェル（３０１ａ）に、トランジスタ（Ｎ１１）のソース及びドレインに対して順方向となるように、バイアス電圧ＶＢを印加する基板バイアス回路（２２０）とを備える。

Description

不揮発性記憶装置及びそのメモリセルへの書き込み方法
　本発明は、電気的信号に基づいて可逆的に抵抗値が変化する、いわゆる抵抗変化素子とトランジスタとで構成されたメモリセルを有する不揮発性記憶装置に関する。
　近年、いわゆる抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。ここで抵抗変化素子とは、電気的信号によって抵抗状態が低抵抗状態と高抵抗状態との間で可逆的に変化する性質を有し、さらにはこの抵抗状態に対応した情報を、不揮発的に記憶することが可能な素子である。
　このような抵抗変化素子を用いた不揮発性記憶装置として、互いに直交するように配置されたビット線とワード線及びソース線との交点の位置に、ＭＯＳトランジスタ及び抵抗変化素子が直列に接続された、いわゆる１Ｔ１Ｒ（１トランジスタ１抵抗体）型と呼ばれるメモリセルをマトリクス状にアレイ配置することにより構成された不揮発性記憶装置が一般的に知られている。
　特許文献１には、ペロブスカイト型結晶構造の酸化物を抵抗変化素子として用いた１Ｔ１Ｒ型メモリセルで構成された不揮発性記憶装置が示されている。
　図１８は、特許文献１の中で示されている従来のメモリセルの断面を示す模式図である。メモリセル１０１１は、半導体基板１００１上に作製された第１の拡散層領域であるソース領域１００２及び第２の拡散層領域であるドレイン領域１００３と、ゲート酸化膜１００４上に形成されたゲート電極１００５からなる選択トランジスタ１００６と、電圧印加によって抵抗値が変化する抵抗変化材料１００８を下部電極１００７と上部電極１００９との間に挟持してなる抵抗変化素子１０１０とを備えている。ここで、電気的に接続されるドレイン領域１００３と下部電極１００７とは、導電性ビアを介して直列に接続されている。また、上部電極１００９はビット線となる金属配線１０１２に導電性ビアを介して、ソース領域１００２はソース線となる金属配線１０１３に導電性ビアを介してそれぞれ接続される。また、ゲート電極１００５はワード線に接続される。なお、特許文献１においては、抵抗変化材料１００８として、Ｐｒ1-xＣａxＭｎＯ3（ＰＣＭＯ）、Ｌａ1-xＳｒxＭｎＯ3（ＬＳＭＯ）などが開示されている。
　以上のように構成されたメモリセル１０１１において、上部電極１００９にＶｐｐの電圧パルスを、ソース領域１００２にＶｓｓの電圧パルスを、ゲート電極に所定の電圧振幅Ｖｗｐの電圧パルスをそれぞれ印加することにより、抵抗変化材料１００８を低抵抗状態から高抵抗状態に変化させることができ、他方、上部電極１００９にＶｓｓの電圧パルスを、ソース領域１００２にＶｐｐの電圧パルスを、ゲート電極に所定のＶｗｅの電圧パルスをそれぞれ印加することにより、抵抗変化材料１００８を高抵抗状態から低抵抗状態に変化させることができる。
特開２００５－２５９１４号公報
　上記のような抵抗変化素子を用いた不揮発性記憶装置の場合、安定した動作を実現するためには、抵抗変化素子の抵抗値を確実に変化させることが必要になる。そして、抵抗変化素子の抵抗値を確実に変化させるためには、通常の書き込みの際に用いられる電圧よりも高い電圧を抵抗変化素子に対して一時的に印加する必要がある場合がある。
　このように、通常の書き込みの際よりも高い電圧を抵抗変化素子に印加するためには、選択トランジスタのサイズを大きくすることが考えられるものの、セルのレイアウト面積の増大を招く等の不都合が生じるため、好ましくない。
　本発明は斯かる事情に鑑みてなされたものであり、その主たる目的は、各メモリセルを構成する選択トランジスタのサイズを大きくすることなく、安定した動作を実現することができる不揮発性記憶装置を提供することにある。
　上記課題を解決するための本発明の不揮発性記憶装置の一形態は、第１導電型の領域を有する半導体基板と、前記半導体基板上に形成された抵抗変化素子とトランジスタとが直列に接続されて構成されるメモリセルを複数個具備するメモリセルアレイと、前記メモリセルアレイが具備する複数のメモリセルの中から少なくとも一つのメモリセルを構成する前記トランジスタのゲートに電圧パルスを印加することで、少なくとも一つのメモリセルを選択する選択回路と、前記選択回路で選択されたメモリセルを構成する前記トランジスタを介して当該メモリセルを構成する抵抗変化素子に書き込み用の電圧パルスを印加する書き込み回路と、前記半導体基板に第１のバイアス電圧を印加する基板バイアス回路とを備え、前記抵抗変化素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、前記第１電極及び前記第２電極間に印加される電圧パルスに基づいて可逆的に抵抗状態が低抵抗状態と高抵抗状態との間で変化する抵抗変化層とを具備しており、前記トランジスタは、前記半導体基板の前記第１導電型の領域内に形成され、前記第１導電型と逆極性の第２導電型の第１の拡散領域と、ゲートと、前記第２導電型の第２の拡散領域とを具備しており、前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する前記抵抗変化素子が具備する前記第１電極及び前記第２電極間に前記書き込み回路によって書き込み用の電圧パルスが印加されるときに、前記半導体基板の前記第１導電型の領域に、前記第１の拡散領域及び前記第２の拡散領域に対して順方向となるように、前記第１のバイアス電圧を印加する。
　これにより、メモリセルへの書き込み時に、そのメモリセルを構成する選択トランジスタの基板に、その選択トランジスタに対して順方向となるようにバイアスが印加されるので、基板バイアス効果により、選択トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加されることになり、その結果、各メモリセルを構成する選択トランジスタのゲート幅を大きくすることなく、抵抗変化素子の抵抗値を確実に変化させることができる。なお、本発明は、不揮発性記憶装置として実現されるだけでなく、その不揮発性記憶装置におけるメモリセルへの書き込み方法として実現することもできる。
　本発明に係る不揮発性記憶装置によれば、メモリセルを構成する選択トランジスタのサイズを大きくすることなく、抵抗変化素子の抵抗値を確実に変化させることができるため、安定した動作を実現することができる。
　よって、不揮発性記憶装置の高集積化が可能となり、本発明の実用的意義は極めて高い。
図１は、本発明の実施の形態１において、不揮発性記憶装置が備える抵抗変化素子の構成を示す断面図である。 図２（ａ）～図２（ｃ）は、本発明の実施の形態１において、不揮発性記憶装置が備える抵抗変化素子の製造工程を示す断面図である。 図３は、本発明の実施の形態１に係る不揮発性記憶装置の構成を示す断面図である。 図４は、メモリセルの両端に所定の電圧を印加したときに、抵抗変化素子に実効的に印加される電圧（素子印加電圧）と抵抗変化素子の抵抗値（素子抵抗値）との関係を示すグラフである。 図５は、本発明の実施の形態１に係る不揮発性記憶装置の構成を示すブロック図である。 図６は、図５におけるＣ部の構成（２ビット分の構成）を示す断面図である。 図７（ａ）～図７（ｃ）は、本発明の実施の形態１に係る不揮発性記憶装置の動作例を示すタイミングチャートである。 図８は、本発明の実施の形態１に係る不揮発性記憶装置の動作例を示すフローチャートである。 図９（ａ）及び図９（ｂ）は、本発明の実施の形態２に係る不揮発性記憶装置の動作例を示すタイミングチャートである。 図１０は、本発明の実施の形態３に係る不揮発性記憶装置の動作例を示すフローチャートである。 図１１（ａ）及び図１１（ｂ）は、本発明の実施の形態３において、不揮発性記憶装置が備える抵抗変化素子の抵抗状態の変化を示すグラフである。 図１２（ａ）及び図１２（ｂ）は、本発明の実施の形態４において、抵抗変化素子を１００回書き換えた場合の抵抗値の分布を示すグラフである。 図１３は、本発明の実施の形態４に係る不揮発性記憶装置の動作例を示すフローチャートである。 図１４（ａ）及び図１４（ｂ）は、本発明の実施の形態４に係る不揮発性記憶装置の動作例を示すタイミングチャートである。 図１５は、本発明の実施の形態５において、抵抗変化素子単体の追加書き込みによる抵抗状態の変化を示すグラフである。 図１６（ａ）は、本発明の実施の形態５に係る不揮発性記憶装置の動作例を示すフローチャートであり、図１６（ｂ）は、図１６（ａ）における書き込みステップ（Ｓ４１）の詳細な手順を示すフローチャートである。 図１７は、本発明の実施の形態６に係る不揮発性記憶装置の動作例を示すフローチャートである。 図１８は、従来のメモリセルの断面を示す模式図である。
　本発明に係る不揮発性記憶装置の一形態は、第１導電型の領域を有する半導体基板と、前記半導体基板上に形成された抵抗変化素子とトランジスタとが直列に接続されて構成されるメモリセルを複数個具備するメモリセルアレイと、前記メモリセルアレイが具備する複数のメモリセルの中から少なくとも一つのメモリセルを構成する前記トランジスタのゲートに電圧パルスを印加することで、少なくとも一つのメモリセルを選択する選択回路と、前記選択回路で選択されたメモリセルを構成する前記トランジスタを介して当該メモリセルを構成する抵抗変化素子に書き込み用の電圧パルスを印加する書き込み回路と、前記半導体基板に第１のバイアス電圧を印加する基板バイアス回路とを備え、前記抵抗変化素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、前記第１電極及び前記第２電極間に印加される電圧パルスに基づいて可逆的に抵抗状態が低抵抗状態と高抵抗状態との間で変化する抵抗変化層とを具備しており、前記トランジスタは、前記半導体基板の前記第１導電型の領域内に形成され、前記第１導電型と逆極性の第２導電型の第１の拡散領域と、ゲートと、前記第２導電型の第２の拡散領域とを具備しており、前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する前記抵抗変化素子が具備する前記第１電極及び前記第２電極間に前記書き込み回路によって書き込み用の電圧パルスが印加されるときに、前記半導体基板の前記第１導電型の領域に、前記第１の拡散領域及び前記第２の拡散領域に対して順方向となるように、前記第１のバイアス電圧を印加する。これにより、メモリセルへの書き込み時に、そのメモリセルを構成する選択トランジスタの基板に、その選択トランジスタに対して順方向となるようにバイアスが印加されるので、基板バイアス効果により、選択トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加されることになり、その結果、各メモリセルを構成する選択トランジスタのゲート幅を大きくすることなく、抵抗変化素子の抵抗値を確実に変化させることができる。
　なお、本明細書において、「不揮発性記憶装置への書き込み」、「メモリセルへの書き込み」、あるいは、単に「書き込み」とは、厳密には、メモリセルを構成する抵抗変化素子への書き込み（低抵抗状態から高抵抗状態への遷移、及び、高抵抗状態から低抵抗状態への遷移の両方を含む）を意味する。また、「選択トランジスタ」を、単に、「トランジスタ」とも呼ぶ。また、バイアス電圧の大きさとしては、接合されたＰ型半導体からＮ型半導体に電流が流れるしきい値電圧よりも小さい電圧であればよい。
　ここで、前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する抵抗変化素子が具備する前記抵抗変化層の抵抗値が、当該抵抗変化素子が製造されてから未だ電圧パルスが印加されていないときの抵抗値である初期抵抗値である場合に、前記第１のバイアス電圧を印加する構成としてもよい。つまり、基板バイアスを実施するメモリセルへの書き込みとして、メモリセルを初期化するケースに限定してもよい。これにより、通常の書き込みよりも大きな電圧が必要とされる初期化処理において、基板バイアス効果により、選択トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加され、より確実に初期化処理が行われる。
　ここで、前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する抵抗変化素子が具備する前記抵抗変化層の抵抗状態を低抵抗状態から高抵抗状態へ変化させる場合に、前記第１のバイアス電圧を印加する構成としてもよい。つまり、基板バイアスを実施するメモリセルへの書き込みとして、抵抗変化素子を低抵抗状態から高抵抗状態に遷移（つまり、「高抵抗化」、略して「ＨＲ化」）させるケースに限定してもよい。これにより、ＨＲ化において、基板バイアス効果により、選択トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加されるので、低抵抗状態に比べて不安定な高抵抗状態における抵抗変化素子の抵抗値のばらつきが抑制される。
　ここで、前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する抵抗変化素子が具備する前記抵抗変化層の抵抗状態を変化させる書き込みに失敗した後であって、当該抵抗変化素子に対して追加書き込みを行う場合に、前記第１のバイアス電圧を印加する構成としてもよい。つまり、基板バイアスを実施するメモリセルへの書き込みとして、メモリセルに追加書き込みをするケースに限定してもよい。これにより、通常の書き込みよりも大きな電圧が必要とされる追加書き込みにおいて、基板バイアス効果により、選択トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加され、より確実に（あるいは、より少ない回数で）追加書き込みが完遂される。
　ここで、前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する抵抗変化素子に対する書き込みの回数が所定の回数に達した場合に、前記第１のバイアス電圧を印加する構成としてもよい。つまり、基板バイアスを実施するメモリセルへの書き込みとして、リフレッシュ処理、つまり、一定回数に達したときにより大きな書き込み電圧で書き込むケースに限定してもよい。これにより、通常の書き込みよりも大きな電圧が必要とされるリフレッシュ処理において、基板バイアス効果により、選択トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加され、より確実にリフレッシュ処理が行われる。
　ここで、前記半導体基板が有する前記第１導電型の領域は、前記半導体基板に形成された第１導電型のウェルであり、前記基板バイアス回路は、前記ウェルに前記第１のバイアス電圧を印加する構成としてもよい。つまり、メモリセルを構成する選択トランジスタは、半導体基板に形成されたウェル内に形成されてもよい。これにより、ウェルに対してバイアス電圧を印加することで基板バイアスを実施することができるので、基板本体を別の電位（例えば、グランド）に固定したまま、基板バイアスを実施することができる。
　ここで、前記選択回路によって選択されていないメモリセルを構成するトランジスタのソースに対して、当該トランジスタを流れる電流を抑制させるための第２のバイアス電圧を印加するソース線バイアス回路をさらに備えてもよい。これにより、選択メモリセルを構成する選択トランジスタに対して基板バイアスが実施された場合において、非選択メモリセルを構成する選択トランジスタへの基板バイアス効果が抑制されるので、非選択メモリセルに流れるリーク電流が抑制される。
　以下、本発明の好ましい実施の形態を、図面を参照しながら詳細に説明する。
　（実施の形態１）
　まず、本発明に係る実施の形態１における不揮発性記憶装置について説明する。
　［抵抗変化素子の構成］
　図１は、本発明の実施の形態１に係る不揮発性記憶装置が備える抵抗変化素子の構成を示す断面図である。図１に示すように、この抵抗変化素子１００は、基板１０１と、基板１０１の上に形成された酸化物層１０２と、酸化物層１０２の上に形成された下部電極１０３（本発明に係る第１電極又は第２電極の一例）と、下部電極１０３の上に形成された抵抗変化層１０４と、抵抗変化層１０４の上に形成された上部電極１０５（本発明に係る第２電極又は第１電極の一例）とを備えている。下部電極１０３及び上部電極１０５は、抵抗変化層１０４と電気的に接続されている。なお、本図では、抵抗変化素子として、下部電極１０３よりも下の層（基板１０１、酸化物層１０２）が図示されているが、本発明に係る抵抗変化素子としては、少なくとも下部電極１０３と、抵抗変化層１０４と、上部電極１０５とを具備していればよい。
　基板１０１としては、例えばシリコン単結晶基板または半導体基板を用いることができる。しかし、これに限定されるわけではない。抵抗変化層１０４は、比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に抵抗変化層１０４を形成することも可能である。
　また、下部電極１０３及び上部電極１０５は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）及びＣｕ（銅）のうちの１つまたは複数の材料を用いて構成される。
　抵抗変化層１０４は、下部電極１０３及び上部電極１０５間に印加される電圧パルスに基づいて可逆的に抵抗状態が低抵抗状態と高抵抗状態との間で変化する金属酸化物を含む層であり、本実施の形態では、第１の金属酸化物層と、当該第１の金属酸化物層よりも酸素含有率が高い第２の金属酸化物層との積層構造を含んでいる。具体的には、抵抗変化層１０４は、第１の金属酸化物層の一例である第１のタンタル酸化物層１０４ａと、第２の金属酸化物層の一例である第２のタンタル酸化物層１０４ｂとが積層されて構成されている。ここで、第２のタンタル酸化物層１０４ｂの酸素含有率は、第１のタンタル酸化物層１０４ａの酸素含有率よりも高くなっている。
　［抵抗変化素子の製造方法］
　上記のように構成される抵抗変化素子１００は、次のようにして製造することが可能である。
　図２（ａ）～図２（ｃ）は、本発明の実施の形態１に係る不揮発性記憶装置が備える抵抗変化素子１００の製造工程の一例を示す断面図である。
　まず、図２（ａ）に示すように、単結晶シリコンである基板１０１上に、厚さ２００ｎｍの酸化物層１０２を熱酸化法により形成する。そして、下部電極１０３としての厚さ１００ｎｍのＰｔ薄膜を、スパッタリング法により酸化物層１０２上に形成する。その後、下部電極１０３上に、第１のタンタル酸化物層１０４ａを、Ｔａターゲットを用いた反応性スパッタリング法で形成する。
　ここで、第１のタンタル酸化物層１０４ａの堆積は、以下に述べる条件で行うことが可能である。すなわち、スパッタリング装置内に基板を設置した後、スパッタリング装置内を８×１０-6Ｐａ程度まで真空引きする。そして、タンタルをターゲットとして、パワーを１．６ｋＷとし、アルゴンガスを３４ｓｃｃｍ、酸素ガスを２１ｓｃｃｍ流して、スパッタリング装置内の圧力を０．１７Ｐａに保ち、２０秒間スパッタリングを行う。これにより、抵抗率が６ｍΩｃｍで酸素含有率が約６１ａｔ％（ＴａＯ1.6）の第１のタンタル酸化物層１０４ａを３０ｎｍ堆積できる。
　次に、図２（ｂ）に示すように、第１のタンタル酸化物層１０４ａの最表面を酸化してその表面を改質する。この酸化処理により、第１のタンタル酸化物層１０４ａよりも酸素含有率の高い第２のタンタル酸化物層１０４ｂが形成される。ここで、第２のタンタル酸化物層１０４ｂの膜厚は５ｎｍである。
　その後、第２のタンタル酸化物層１０４ｂ上に、上部電極１０５としての厚さ１５０ｎｍのＰｔ薄膜をスパッタリング法により形成する。なお、第２のタンタル酸化物層１０４ｂが大気中で酸化されるのを避けるため、上部電極１０５の形成は、第２のタンタル酸化物層１０４ｂを堆積後速やかに行うことが好ましい。最後に、フォトレジスト工程によって、フォトレジストによるパターン１０６を形成し、ドライエッチングによって、素子領域１０７を形成する（図２（ｃ）参照）。ここで素子領域１０７は、例えば一辺が０．５μｍの四角形状とすることができる。
　［メモリセルの構成］
　図３は、上記のようにして製造された抵抗変化素子を備える本発明の実施の形態１の不揮発性記憶装置が備えるメモリセルアレイを構成する一つのメモリセル３００の構成を示す断面図である。ここでは、メモリセル３００に接続された周辺の構成要素も一緒に図示されている。なお、メモリセルとは、本実施の形態では、直列に接続された抵抗変化素子と選択トランジスタとから構成される記憶素子である。
　半導体基板３０１は、例えば、Ｎ型シリコン基板であり、トランジスタ３１７を形成するための第１導電型の領域（本実施の形態では、Ｐ型ウェル（Ｐ型拡散層）３０１ａ）を有する。
　半導体基板３０１上に、トランジスタ３１７（第１のＮ型拡散層領域３０２ａ、第２のＮ型拡散層領域３０２ｂ、ゲート絶縁膜３０３ａ、ゲート電極３０３ｂ）、第１ビア３０４、第１配線層３０５、第２ビア３０６、第２配線層３０７、第３ビア３０８、抵抗変化素子３０９、第４ビア３１０、及び第３配線層３１１が、順に形成されている。なお、トランジスタ３１７を構成する第１のＮ型拡散層領域３０２ａ及び第２のＮ型拡散層領域３０２ｂは、それぞれ、本発明に係る第２導電型の第１の拡散領域及び第２導電型の第２の拡散領域の一例である。
　図３に示すように、第４ビア３１０と接続される第３配線層３１１がビット線ＢＬ０となり、トランジスタ３１７の第１のＮ型拡散層領域３０２ａと電気的に接続された第１配線層３０５及び第２配線層３０７が、ソース線ＳＬ０となる。
　トランジスタ３１７は、半導体基板３０１内に形成されたＰ型ウェル３０１ａ内に形成されたＮＭＯＳトランジスタである。Ｐ型ウェル３０１ａへは基板端子ＢＢ０が接続されており、この基板端子ＢＢ０はさらに基板バイアス回路（図示せず）に接続されている。この基板バイアス回路は、基板端子ＢＢ０を介してＰ型ウェル３０１ａに電圧を印加することによって、トランジスタ３１７の基板領域に、トランジスタ３１７のソース、ドレインの拡散領域（第１のＮ型拡散層領域３０２ａ、第２のＮ型拡散層領域３０２ｂ）に対して順方向の基板バイアス電圧（本発明に係る第１のバイアス電圧）を印加することができる。これにより、トランジスタ３１７の基板電位が制御される。
　なお、「順方向の基板バイアス電圧を印加する」とは、トランジスタが形成されている第１導電型の基板領域（あるいは、ウェル）と、そのトランジスタのソース及びドレインが形成されている第２導電型の拡散領域とが順方向にバイアスされるように、基板領域に電圧を印加することを意味し、具体的には、第１導電型の基板領域がＰ型半導体であって第２導電型の拡散領域がＮ型半導体である場合には第１導電型の基板領域に第２導電型の拡散領域を基準に正の電圧を印加することであり、その逆に、第１導電型の基板領域がＮ型半導体であって第２導電型の拡散領域がＰ型半導体である場合には第１導電型の基板領域に第２導電型の拡散領域を基準に負の電圧を印加することである。
　図３における拡大図に示されるように、抵抗変化素子３０９は、第３ビア３０８上に下部電極３０９ａ、抵抗変化層３０９ｂ及び上部電極３０９ｃの積層構造で構成されている。ここで、下部電極３０９ａは、第２配線層３０７と接続される第３ビア３０８に接続され、上部電極３０９ｃは、第３配線層３１１と接続される第４ビア３１０に接続されている。
　抵抗変化層３０９ｂは、図１を参照して上述したとおり、本実施の形態では、タンタル酸化物層の積層構造で構成されている。より詳しく説明すると、本実施の形態では、ＴａＯx（但し、ｘ＝１．５４）で表される組成を有する導電性の第１の酸素不足型のタンタル酸化物層３０９ｂ－１と、ＴａＯy（但し、ｙ＝２．４７）で表される組成を有する導電性の第２の酸素不足型のタンタル酸化物層３０９ｂ－２とが積層された積層構造からなり、ＴａＯx（但し、ｘ＝１．５４）の膜厚＝２６．６ｎｍ、ＴａＯy（但し、ｙ＝２．４７）の膜厚＝２．４７ｎｍである。
　下部電極３０９ａ及び上部電極３０９ｃは同一の材料、本実施の形態ではＰｔ（白金）で構成され、下部電極３０９ａはビア及び配線層を介してトランジスタの第２のＮ型拡散層領域３０２ｂに接続され、上部電極３０９ｃはビアを介して第３配線層３１１（ビット線ＢＬ０）に接続されている。
　図３において、メモリセルは、直列に接続されたトランジスタ３１７と、抵抗変化素子３０９とから構成され、より詳しくは、それらを接続するビアおよび配線層を含む。
　［トランジスタのゲート幅Ｗについて］
　上記の通り、本実施の形態では、トランジスタの基板を順方向にバイアスすることによって、トランジスタのオン抵抗を低下させ、抵抗変化素子に対して印加する電圧を増大させ、その結果、抵抗変化を確実に行うことができる。この構成によれば、トランジスタのゲート幅Ｗを大きくすることなく、良好な記憶装置を実現することができる。以下では、トランジスタのゲート幅Ｗに着目した上で、本実施の形態の不揮発性記憶装置の特性について説明する。
　図４は、図３に示すトランジスタ３１７と抵抗変化素子３０９とが直列に接続されて構成されるメモリセルのトランジスタ３１７のゲート電極３０３ｂに、トランジスタ３１７の閾値電圧より十分高い電圧を印加してトランジスタ３１７をオンさせた後、ソース線ＳＬ０とビット線ＢＬ０の両端に所定の電圧を印加したときに、抵抗変化素子に実効的に印加される電圧（縦軸の「素子印加電圧（Ｖ）」）と抵抗変化素子の抵抗値（横軸の「素子抵抗値（Ω）」）との関係を示すグラフである。ここでは、コンピュータを用いたシミュレーションによって得られた結果がプロットされている。
　図４においては、トランジスタのゲート長Ｌが０．１８μｍ、ゲート幅Ｗが１０．９μｍの場合に、抵抗変化素子を低抵抗状態から高抵抗状態へ移行させるとき（正電圧を印加するとき）の素子印加電圧と素子抵抗値との関係をグラフＡ１とし、同じく、抵抗変化素子を高抵抗状態から低抵抗状態へ移行させるとき（負電圧を印加するとき）の素子印加電圧と素子抵抗値との関係をグラフＡ２としている。なお、ここでは、正電圧とは下部電極を基準にしたときの上部電極に印加する電圧とし、負電圧とは上部電極を基準にしたときの下部電極に印加する電圧とする。
　なお、これらのグラフＡ１及びグラフＡ２においては、本実施の形態のような基板バイアスを行っていない。
　また、トランジスタのゲート長Ｌが０．１８μｍ、ゲート幅Ｗが０．４４μｍの場合に、抵抗変化素子を低抵抗状態から高抵抗状態へ移行させるとき（正電圧を印加するとき）の素子印加電圧と素子抵抗値との関係をグラフＢ１とし、同じく、抵抗変化素子を高抵抗状態から低抵抗状態へ移行させるとき（負電圧を印加するとき）の素子印加電圧と素子抵抗値との関係をグラフＢ２としている。
　なお、これらのグラフＢ１及びグラフＢ２においても、本実施の形態のような基板バイアスを行っていない。
　さらに、トランジスタのゲート幅ＷはグラフＢ１及びグラフＢ２の場合と同様であるものの、上記の本実施の形態と同様のバイアス電圧を用いて基板バイアスを行った場合の、抵抗変化素子を低抵抗状態から高抵抗状態へ移行させるとき（正電圧を印加するとき）の素子印加電圧と素子抵抗値との関係をグラフＣ１とし、同じく、抵抗変化素子を高抵抗状態から低抵抗状態へ移行させるとき（負電圧を印加するとき）の素子印加電圧と素子抵抗値との関係をグラフＣ２としている。
　以上の条件にてシミュレーションを行った結果を示す図４において、グラフＡ１及びグラフＢ１を比較すると分かるように、メモリセルに対して同一の電圧を印加したとしても、トランジスタのゲート幅Ｗが小さい場合の方が素子印加電圧は低くなる。このことは、グラフＡ２とグラフＢ２とを比較した場合も同様である。これは、トランジスタがオン状態にある場合の抵抗値（オン抵抗）が、トランジスタのゲート幅Ｗに反比例して小さくなり、Ｗが小さい場合にはトランジスタのオン抵抗が高くなって、これによりトランジスタへの印加電圧が大きくなり、抵抗変化素子に分配される電圧が小さくなるためである。
　また、グラフＢ１とグラフＣ１とを比較すると、同一のトランジスタのゲート幅Ｗのメモリセルに同一の電圧を印加したとしても、本実施の形態の基板バイアスを行うことによって、素子印加電圧を増大させることができることが分かる。このことは、グラフＢ２とグラフＣ２とを比較した場合も同様である。これは、基板バイアス電圧を順方向に印加することにより、トランジスタのしきい値電圧が低下し、オン抵抗も低減できるため、トランジスタへの印加電圧が小さくなって、抵抗変化素子に分配される電圧が大きくなるためである。
　このように、本実施の形態の基板バイアスを行うことによって、トランジスタのゲート幅Ｗを大きくすることなく、素子印加電圧を増大させることができ、その結果、抵抗変化素子の抵抗値を確実に変化させることができる。したがって、不揮発性記憶装置の安定動作を実現することができる。
　なお、基板バイアス電圧を上げるとトランジスタのしきい値電圧は低下するが、上げすぎるとＰ型ウェル及びトランジスタのＮ型拡散領域で形成されるＰＮ接合ダイオードがオンしてしまい、Ｐ型ウェルから抵抗変化素子に電流が流れ込んでしまう。通常シリコンのＰＮダイオードの拡散電位は０．７Ｖ程度であるので、しきい値電圧は０．７Ｖ以下に設定する必要がある。より具体的には、Ｐ型ウェルから抵抗変化素子へ電流が流れ込んでしまう現象をより確実に防止するためには、０．５Ｖ以下が望ましい。
　以上はＮチャンネルＭＯＳトランジスタの場合について説明したが、本発明は、もちろんＰチャンネルＭＯＳトランジスタを用いてもよい。その場合、ウェルやトランジスタの拡散領域の導電型は、ＮチャンネルＭＯＳと逆の極性になり、ウェルに印加される基板バイアスの極性も逆の極性となる。
　［不揮発性記憶装置の構成例］
　以下、上述した本実施の形態の不揮発性記憶装置の構成例について、図５等を参照しながら説明する。
　図５は、本発明の実施の形態１に係る不揮発性記憶装置の構成を示すブロック図である。
　図５に示すように、本実施の形態に係る不揮発性記憶装置２００は、半導体基板上にメモリ本体部２０１を備えている。このメモリ本体部２０１は、マトリクス状に配置された複数の１Ｔ１Ｒ型のメモリセルを有するメモリセルアレイ２０２と、行選択回路２０８、ワード線ドライバＷＬＤ及びソース線ドライバＳＬＤから構成される行ドライバ２０７と、列選択回路２０３と、情報の書き込みを行うための書き込み回路２０６と、選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行うセンスアンプ２０４と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０５と、メモリセルアレイ２０２に設けられている選択トランジスタの基板を順方向にバイアスするための基板バイアス回路２２０とを具備している。
　また、不揮発性記憶装置２００は、書き込み用電源２１１として低抵抗（ＬＲ）化用電源２１２及び高抵抗（ＨＲ）化用電源２１３を備えている。ここで低抵抗（ＬＲ）化とは、抵抗変化素子を高抵抗状態から低抵抗状態へ移行させることを意味し、高抵抗（ＨＲ）化とは、抵抗変化素子を低抵抗状態から高抵抗状態へ移行させることを意味している。ＬＲ化用電源２１２の出力Ｖ２は行ドライバ２０７に供給され、ＨＲ化用電源２１３の出力Ｖ１は書き込み回路２０６に供給される。
　さらに、不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２１０とを備えている。
　メモリセルアレイ２０２は、抵抗変化素子とトランジスタとが直列に接続されて構成されるメモリセルが複数個、２次元状に配置されてなるものであり、本実施の形態では、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…間に設けられたソース線ＳＬ０，ＳＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してそれぞれ設けられた複数のＮＭＯＳトランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ２１，Ｎ２２，Ｎ２３，Ｎ３１，Ｎ３２，Ｎ３３，…（以下、「トランジスタＮ１１，Ｎ１２，…」と表す）と、トランジスタＮ１１，Ｎ１２，…と１対１に直列接続された複数の抵抗変化素子Ｒ１１，Ｒ１２，Ｒ１３，Ｒ２１，Ｒ２２，Ｒ２３，Ｒ３１，Ｒ３２，Ｒ３３、…（以下、「抵抗変化素子Ｒ１１，Ｒ１２，…」と表す）とを備えている。これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…、ソース線ＳＬ０，ＳＬ０２，…、トランジスタＮ１１，Ｎ１２，…、及び抵抗変化素子Ｒ１１，Ｒ１２，…のそれぞれによって、マトリクス状に配置された複数の１Ｔ１Ｒ型のメモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ３１，Ｍ３２，Ｍ３３，…（以下、「メモリセルＭ１１，Ｍ１２，…」と表す）が構成されている。
　図５に示すように、トランジスタＮ１１，Ｎ２１，Ｎ３１，…のゲートはワード線ＷＬ０に、トランジスタＮ１２，Ｎ２２，Ｎ３２，…のゲートはワード線ＷＬ１に、トランジスタＮ１３，Ｎ２３，Ｎ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。また、トランジスタＮ１１，Ｎ２１，Ｎ３１，…及びトランジスタＮ１２，Ｎ２２，Ｎ３２，…は互いに共通接続されてソース線ＳＬ０に接続され、トランジスタＮ１３，Ｎ２３，Ｎ３３，…及びトランジスタＮ１４，Ｎ２４，Ｎ３４，…は同じくソース線ＳＬ２に接続されている。
　また、抵抗変化素子Ｒ１１，Ｒ１２，Ｒ１３，…の一方の端子はビット線ＢＬ０に、抵抗変化素子Ｒ２１，Ｒ２２，Ｒ２３，…の一方の端子はビット線ＢＬ１にそれぞれ接続されている。同様にして、抵抗変化素子Ｒ３１，Ｒ３２，Ｒ３３，…の一方の端子はビット線ＢＬ２に接続されている。
　なお、図５では、抵抗変化素子は、可変抵抗の記号で表現されている。そして、その可変抵抗の記号における矢印の向きは、その向きに（矢印の後端を基準に矢印の先端に）正の電圧が印加されたときに、その抵抗変化素子が低抵抗状態から高抵抗状態に変化することを示している。
　アドレス入力回路２０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路２０８へ出力するとともに、列アドレス信号を列選択回路２０３へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１，Ｍ１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号はアドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は同じく列のアドレスを示す信号である。なお、これら行選択回路２０８及び列選択回路２０３は、メモリセルアレイ２０２が具備する複数のメモリセルＭ１１等の中から少なくとも一つのメモリセルを構成するトランジスタＮ１１等のゲートに電圧パルスを印加することで、少なくとも一つのメモリセルを選択する本発明に係る選択回路の一例である。
　制御回路２１０は、情報の書き込みサイクルにおいては、データ入出力回路２０５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０６へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２１０は、読み出し動作を指示する読み出し信号をセンスアンプ２０４へ出力する。
　行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択する。行ドライバ２０７は、行選択回路２０８の出力信号に基づいて、行選択回路２０８によって選択されたワード線に対して、所定の電圧を印加する。
　同様に、行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のソース線ＳＬ０，ＳＬ２，…のうちの何れかを選択する。行ドライバ２０７は、行選択回路２０８の出力信号に基づいて、行選択回路２０８によって選択されたソース線に対して、所定の電圧を印加する。
　また、列選択回路２０３は、アドレス入力回路２０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
　書き込み回路２０６は、本発明に係る選択回路で選択されたメモリセルを構成するトランジスタを介して当該メモリセルを構成する抵抗変化素子に書き込み用の電圧パルスを印加する回路であり、本実施の形態では、制御回路２１０から出力された書き込み信号を受け取った場合、列選択回路２０３に対し、選択されたビット線に対する書き込み用電圧の印加を指示する信号を出力する。なお、「書き込み」には、抵抗変化素子を高抵抗状態から低抵抗状態に変化させる低抵抗化（ＬＲ化）書き込み（「０」書き込み）と、その逆に、抵抗変化素子を低抵抗状態から高抵抗状態に変化させる高抵抗化（ＨＲ化）書き込み（「１」書き込み）とが含まれる。
　また、センスアンプ２０４は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行う。その結果得られた出力データＤＯは、データ入出力回路２０５を介して、外部回路へ出力される。
　基板バイアス回路２２０は、メモリセルアレイ２０２が形成されるＰ型ウェル３０１ａの電位を制御することによって、メモリセルアレイ２０２に設けられているトランジスタＮ１１，Ｎ１２，…に基板バイアス電圧を印加することができる。その動作の詳細については後述する。
　図６は、図５におけるＣ部の構成（２ビット分の構成）を示す断面図である。
　図６におけるトランジスタ３１７及び抵抗変化素子３０９はそれぞれ、図５におけるトランジスタＮ１１，Ｎ１２及び抵抗変化素子Ｒ１１，Ｒ１２に対応している。
　半導体基板（Ｎ型シリコン基板）３０１上に、トランジスタ３１７（第１のＮ型拡散層領域３０２ａ、第２のＮ型拡散層領域３０２ｂ、ゲート絶縁膜３０３ａ、ゲート電極３０３ｂ）、第１ビア３０４、第１配線層３０５、第２ビア３０６、第２配線層３０７、第３ビア３０８、抵抗変化素子３０９、第４ビア３１０、及び第３配線層３１１が、順に形成されている。
　第４ビア３１０と接続される第３配線層３１１が図５におけるビット線ＢＬ０に対応し、トランジスタ３１７の第１のＮ型拡散層領域３０２ａと電気的に接続された第１配線層３０５及び第２配線層３０７が、図５におけるソース線ＳＬ０に対応している。
　トランジスタ３１７は、半導体基板３０１内に形成されたＰ型ウェル３０１ａ（本発明に係る第１導電型の領域、より具体的には、第１導電型のウェル）内に形成されている。Ｐ型ウェル３０１ａへは基板端子ＢＢ０が接続されており、この基板端子ＢＢ０はさらに基板バイアス回路２２０に接続されている。この基板バイアス回路２２０は、基板端子ＢＢ０を介してＰ型ウェル３０１ａに電圧を印加することによって、トランジスタ３１７に順方向の基板バイアス電圧を印加することができる。これにより、トランジスタ３１７の基板電位が制御される。
　本実施の形態では、メモリセルアレイを構成する複数の選択トランジスタが同一のＰ型ウェル３０１ａ内に形成されており、１つの基板端子ＢＢ０を用いて複数の選択トランジスタの基板電位を制御することができる。このような構成にすることで、個々のトランジスタから基板端子を取り出す必要がなくなる。したがって、基板バイアスを行うように構成した場合であっても、セル面積の増大を最小限にとどめることができ、メモリセルアレイの高集積化が可能となる。
　図６における拡大図に示されるように、抵抗変化素子３０９は、第３ビア３０８上に下部電極３０９ａ、抵抗変化層３０９ｂ及び上部電極３０９ｃの積層構造で構成されている。ここで、下部電極３０９ａは、第２配線層３０７と接続される第３ビア３０８に接続され、上部電極３０９ｃは、第３配線層３１１と接続される第４ビア３１０に接続されている。
　なお、抵抗変化層３０９ｂは、図１を参照して上述したとおり、タンタル酸化物層の積層構造で構成されている。上記と同様、本実施の形態においても、ＴａＯx（但し、ｘ＝１．５４）で表される組成を有する導電性の第１の酸素不足型のタンタル酸化物層３０９ｂ－１と、ＴａＯy（但し、ｙ＝２．４７）で表される組成を有する導電性の第２の酸素不足型のタンタル酸化物層３０９ｂ－２とが積層された積層構造からなり、ＴａＯx（但し、ｘ＝１．５４）の膜厚＝２６．６ｎｍ、ＴａＯy（但し、ｙ＝２．４７）の膜厚＝２．４７ｎｍである。
　下部電極３０９ａ及び上部電極３０９ｃは同一の材料、本実施の形態ではＰｔ（白金）で構成され、下部電極３０９ａはビアを介してトランジスタの第２のＮ型拡散層領域３０２ｂに接続され、上部電極３０９ｃはビアを介して第３配線層３１１（ビット線ＢＬ０）に接続されている。
　［不揮発性記憶装置の動作］
　以下、上述したように構成された不揮発性記憶装置２００の動作について、情報を書き込む場合の書き込みサイクルと情報を読み出す場合の読み出しサイクルとに分けて説明する。
　図７（ａ）～図７（ｃ）は、本発明の実施の形態１に係る不揮発性記憶装置２００の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てると定義して、その動作例を説明する。また、以下の説明では、図５におけるメモリセルＭ１１が選択されたものとし、当該選択されたメモリセルＭ１１について情報の書き込み及び読み出しをする場合のみについて示す。
　なお、以下において、Ｖ１及びＶ２はそれぞれＨＲ化用電源２１３及びＬＲ化用電源２１２で発生される電圧であり、また、Ｖｒｅａｄはセンスアンプ２０４で発生される読み出し用電圧、ＶＤＤは不揮発性記憶装置２００に供給される電源電圧である。さらに、ＶＢは基板バイアス回路２２０で発生されるバイアス電圧である。
　図７（ａ）に示すメモリセルＭ１１に対する情報「０」書き込みサイクルにおいては、最初に、列選択回路２０３及び行選択回路２０８は（行選択回路２０８は行ドライバ２０７を介して）、それぞれ、選択ビット線ＢＬ０及びソース線ＳＬ０を電圧Ｖ２（例えば２．２Ｖ）に設定する。そして、行選択回路２０８は、行ドライバ２０７を介して、選択するワード線ＷＬ０を電圧ＶＤＤ（例えば２．２Ｖ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。これと同時に、基板バイアス回路２２０は、ＮＭＯＳトランジスタＮ１１の基板端子ＢＢ０をバイアス電圧ＶＢ（例えば０．３Ｖ）に設定する。この段階ではトランジスタ３１７（ＮＭＯＳトランジスタＮ１１）の第１のＮ型拡散層領域３０２ａ及び第２のＮ型拡散層領域３０２ｂにはともに電圧Ｖ２が印加されているので、電流は流れない。次に、書き込み回路２０６は、列選択回路２０３を介して、選択ビット線ＢＬ０を所定期間だけ電圧０Ｖに設定し、その後再度電圧Ｖ２に設定することで、書き込み用の電圧パルスを出力する。この段階で、下部電極３０９ａと上部電極３０９ｃとの間に書き込み用電圧が印加され、抵抗変化素子３０９（Ｒ１１）が高抵抗状態から低抵抗状態へ移行する。その後、行選択回路２０８は、行ドライバ２０７を介して、ワード線ＷＬ０を電圧０Ｖに設定し、トランジスタ３１７（ＮＭＯＳトランジスタＮ１１）をオフして、情報「０」の書き込みが完了する。
　このように、基板バイアス回路２２０によるバイアス電圧の印加によりＮＭＯＳトランジスタＮ１１の基板を順方向にバイアスすることによって、ＮＭＯＳトランジスタＮ１１の閾値電圧を下げることができる。これにより、抵抗変化素子Ｒ１１に対して印加する電圧を増大させることが可能となり、その結果、抵抗変化素子Ｒ１１を確実に高抵抗状態から低抵抗状態へと移行させることができる。
　また、図７（ｂ）に示すメモリセルＭ１１に対する情報「１」書き込みサイクルにおいては、最初に、列選択回路２０３及び行選択回路２０８は（行選択回路２０８は行ドライバ２０７を介して）、それぞれ、選択ビット線ＢＬ０及びソース線ＳＬ０を電圧０Ｖに設定する。そして、行選択回路２０８は、行ドライバ２０７を介して、選択するワード線ＷＬ０を電圧ＶＤＤ（例えば２．２Ｖ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。これと同時に、基板バイアス回路２２０は、ＮＭＯＳトランジスタＮ１１の基板端子ＢＢ０をバイアス電圧ＶＢ（例えば０．３Ｖ）に設定する。次に、書き込み回路２０６は、列選択回路２０３を介して、選択ビット線ＢＬ０を所定期間だけ電圧Ｖ１（例えば２．２Ｖ）に設定し、再度電圧０Ｖに設定する。この段階で、下部電極３０９ａと上部電極３０９ｃとの間に書き込み用電圧が印加され、抵抗変化素子３０９（Ｒ１１）が低抵抗状態から高抵抗状態へ移行する。その後、行選択回路２０８は、行ドライバ２０７を介して、ワード線ＷＬ０を電圧０Ｖに設定し、トランジスタ３１７（ＮＭＯＳトランジスタＮ１１）をオフして、情報「１」の書き込みが完了する。
　この場合も、情報「０」書き込みサイクルの場合と同様に、基板バイアス回路２２０によるバイアス電圧の印加によりＮＭＯＳトランジスタＮ１１の基板を順方向にバイアスすることによって、ＮＭＯＳトランジスタＮ１１の閾値電圧を下げることができる。これにより、抵抗変化素子Ｒ１１に対して印加する電圧を増大させることが可能となり、その結果、抵抗変化素子Ｒ１１を確実に低抵抗状態から高抵抗状態へと移行させることができる。
　図７（ｃ）に示すメモリセルＭ１１に対する情報の読み出しサイクルにおいては、最初に、列選択回路２０３及び行選択回路２０８は（行選択回路２０８は行ドライバ２０７を介して）、それぞれ、選択ビット線ＢＬ０及びソース線ＳＬ０を電圧０Ｖに設定する。次に、行選択回路２０８は、行ドライバ２０７を介して、選択するワード線ＷＬ０を電圧ＶＤＤに設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、センスアンプ２０４は、列選択回路２０３を介して、選択ビット線ＢＬ０を所定期間だけ読出し電圧Ｖｒｅａｄに設定し、選択メモリセルＭ１１に流れる電流値を検出することで、情報「０」または情報「１」の判別を行う。その後、行選択回路２０８は、行ドライバ２０７を介して、ワード線ＷＬ０を電圧０Ｖに設定し、トランジスタ３１７（ＮＭＯＳトランジスタＮ１１）をオフして、情報の読み出し動作を完了する。
　図８は、本実施の形態における不揮発性記憶装置２００の特徴的な動作である基板バイアスの手順を示すフローチャートである。ここでは、本発明に係る不揮発性記憶装置の書き込み方法の手順が示されている。
　まず、制御回路２１０による指示の下で、選択回路（行選択回路２０８及び列選択回路２０３）は、メモリセルアレイ２０２の中から、少なくとも一つのメモリセルを選択する（Ｓ１０）。そして、制御回路２１０は、選択されたメモリセルに対して、書き込みサイクル及び読み出しサイクルのいずれを行うかを判断し（Ｓ１１）、書き込みサイクルを行う場合には（Ｓ１１でＹｅｓ）、基板バイアス回路２２０に指示することで、基板バイアス回路２２０に基板バイアスを実施させた上で（Ｓ１２）、書き込み回路２０６に書き込みサイクル（書き込み電圧パルスの印加）を行わせ（Ｓ１３）、一方、読み出しサイクルを行う場合には（Ｓ１１でＮｏ）、基板バイアス回路２２０を動作させることなく、センスアンプ２０４に読み出しサイクルを行わせる（Ｓ１３）。
　これによって、選択ステップ（Ｓ１０）で選択されたメモリセルを構成する抵抗変化素子に書き込み用の電圧パルスが印加されるときに、そのメモリセルを構成するトランジスタが形成されている半導体基板（本実施の形態では、Ｐ型ウェル３０１ａ）に順方向にバイアス電圧（例えば、０．３Ｖ）が印加され、トランジスタのＯＮ抵抗が減少し、その結果、より大きな電圧が抵抗変化素子に印加される。
　このように、本実施の形態によれば、メモリセルへの書き込みサイクルにおいて、メモリセルを構成するトランジスタが形成された半導体基板（ウェル）に順方向にバイアス電圧が印加されるので、より大きな電圧が抵抗変化素子に印加され、その結果、より安定した書き込みが行われることになり、トランジスタのゲート幅を大きくすることなく、不揮発性記憶装置をより安定して動作させることができる。
　（実施の形態２）
　次に、本発明に係る実施の形態２における不揮発性記憶装置について説明する。
　上述したように、実施の形態１の場合、基板バイアス回路によるバイアス電圧の印加によりトランジスタの基板をソースまたはドレインの拡散領域に対して順方向にバイアスすることによって、抵抗変化素子に対する印加電圧を増大させることができ、その結果、抵抗変化素子を確実に抵抗変化させることができる。しかしながら、このような基板バイアスを行うことにより、選択されたメモリセルと同一のビット線に接続されているメモリセルのトランジスタにもバイアス電圧が印加されることになるため、当該トランジスタの閾値電圧が低下し、リーク電流が発生するおそれがある。その結果、誤書き込みのリスクが高くなるという問題が生じ得る。実施の形態２は、上記のような問題を解消することができる不揮発性記憶装置である。
　なお、実施の形態２の不揮発性記憶装置の基本構成については、図５に示される実施の形態１の場合と同様であるので、基本構成の説明を省略する。実施の形態２の不揮発性記憶装置は、書き込みサイクルにおいて、実施の形態１の不揮発性記憶装置の動作に加えて、非選択メモリセルに対する特殊な動作を行う。以下では、図５を随時参照しながら説明を行う。
　以下、実施の形態２の不揮発性記憶装置の動作について説明する。なお、情報を読み出す場合の読み出しサイクルについては実施の形態１の場合と同様であるため説明を省略し、以下では、情報を書き込む場合の書き込みサイクルにおける動作について説明する。
　図９（ａ）及び図９（ｂ）は、本発明の実施の形態２に係る不揮発性記憶装置の動作例を示すタイミングチャートである。ここでは、図５におけるメモリセルＭ１１に対して情報「０」及び「１」を書き込む場合における、そのメモリセルＭ１１と同一のビット線ＢＬ０に接続されている非選択のメモリセルＭ１３における動作例を示している。なお、選択されたメモリセルＭ１１における動作は、実施の形態１の場合と同様である。
　図９（ａ）に示すように、選択されたメモリセルＭ１１に対する情報「０」書き込みサイクルでは、非選択のメモリセルＭ１３において、最初に、列選択回路２０３は、選択ビット線ＢＬ０を電圧Ｖ２（例えば２．２Ｖ）に設定する。なお、メモリセルＭ１３は選択されていないため、ワード線ＷＬ２には電圧ＶＤＤ（例えば２．２Ｖ）が印加されず、したがって、メモリセルＭ１３のＮＭＯＳトランジスタＮ１３はオフのままである。一方、基板バイアス回路２２０によってＮＭＯＳトランジスタＮ１３の基板端子ＢＢ０はバイアス電圧ＶＢ（例えば０．３Ｖ）に設定される。このとき、行選択回路２０８は、行ドライバ２０７（ソース線ドライバＳＬＤ（ソース線バイアス回路））によって、ソース線ＳＬ２をバイアス電圧ＶＢに設定する。これにより、ＮＭＯＳトランジスタＮ１３の基板端子とソース線ＳＬ２との間の電位差がなくなるため、リーク電流の発生を防止することができる。そのため、誤書き込みを回避することができる。
　なお、この「０」書き込みサイクルにおいて、ソース線ＳＬ２は、ＮＭＯＳトランジスタＮ１３のドレインに接続される信号線になるが、ソース線ＳＬ２に正の電圧（ここでは、バイアス電圧ＶＢ）を印加することで、ソース線ＳＬ２に０Ｖが印加される場合に比べて、ＮＭＯＳトランジスタＮ１３のソース電位が上昇し、ＮＭＯＳトランジスタＮ１３の基板（Ｐ型ウェル３０１ａ）とソースとの間の電位差が減少し、ＮＭＯＳトランジスタＮ１３のリーク電流が抑制される。つまり、このソース線ＳＬ２に印加するバイアス電圧ＶＢは、選択されていないメモリセルを構成するトランジスタのソースに対して、当該トランジスタを流れる電流を抑制させるために印加する、本発明に係る第２のバイアス電圧に相当する。
　また、図９（ｂ）に示すように、選択されたメモリセルＭ１１に対する情報「１」書き込みサイクルの場合、非選択のメモリセルＭ１３において、最初に、列選択回路２０３は、選択ビット線ＢＬ０が電圧０Ｖに設定する。この場合も、メモリセルＭ１３は選択されていないため、ＮＭＯＳトランジスタＮ１３はオフのままである。一方、基板バイアス回路２２０によってＮＭＯＳトランジスタＮ１１の基板端子ＢＢ０はバイアス電圧ＶＢ（例えば０．３Ｖ）に設定される。このとき、行選択回路２０８は、行ドライバ２０７（ソース線ドライバＳＬＤ（ソース線バイアス回路））によって、ソース線ＳＬ２をバイアス電圧ＶＢに設定する。これにより、ＮＭＯＳトランジスタＮ１３の基板端子とソース線ＳＬ２（つまり、ＮＭＯＳトランジスタＮ１３のソース）との間の電位差がなくなるため、リーク電流の発生を防止することができる。そのため、誤書き込みを回避することができる。
　このソース線ＳＬ２に印加するバイアス電圧ＶＢは、選択されていないメモリセルを構成するトランジスタのソースに対して、当該トランジスタを流れる電流を抑制させるために印加する、本発明に係る第２のバイアス電圧に相当する。
　このように、選択されたメモリセルと同一のビット線に接続されているメモリセルにおいて、ソース線に対してバイアス電圧を印加することによって、リーク電流の発生を防止することができる。これにより、メモリセルアレイ中の複数のトランジスタの基板にバイアス電圧が印加される場合であっても、選択されていないメモリセルに対して誤書き込みが行われることを回避することができる。
　（実施の形態３）
　次に、本発明に係る実施の形態３における不揮発性記憶装置について説明する。
　抵抗変化素子を用いた不揮発性記憶装置の場合、抵抗変化素子の抵抗値を安定して繰り返し変化させるために、抵抗変化素子の抵抗値が初期抵抗値（抵抗変化素子を作製した後に初めて電圧印加するときの抵抗値、言い換えると、抵抗変化素子が製造されてから未だ電圧パルスが印加されていないときの抵抗値）にある場合において、通常の書き込みの際に印加される電圧よりも高い電圧を印加する処理（以下、「初期化処理」という）を行うときがある。実施の形態３は、基板バイアス回路２２０によるバイアス電圧（本発明に係る第１のバイアス電圧）の印加によりトランジスタの基板を順方向にバイアスすることによって、当該初期化処理を実現する不揮発性記憶装置である。
　なお、実施の形態３の不揮発性記憶装置の構成については、図５に示される実施の形態１の場合と同様であるので、基本構成の説明を省略する。実施の形態３の不揮発性記憶装置は、書き込みサイクルにおいて基板バイアスを行った実施の形態１の不揮発性記憶装置と異なり、初期化処理時にだけ基板バイアスを行う。以下では、図５を随時参照しながら説明を行う。
　上述したように、実施の形態３の不揮発性記憶装置は、初期化処理において、基板バイアス回路２２０による基板バイアスを実行する。すなわち、初期化処理において、図５を参照して上述した実施の形態１における書き込み処理を実行する。
　図１０は、本実施の形態における不揮発性記憶装置の特徴的な動作である基板バイアスの手順を示すフローチャートである。ここでは、本発明に係る不揮発性記憶装置による書き込みサイクルにおける手順が示されている。
　まず、制御回路２１０による指示の下で、選択回路（行選択回路２０８及び列選択回路２０３）は、メモリセルアレイ２０２の中から、書き込みの対象となる、少なくとも一つのメモリセルを選択する（Ｓ２０）。そして、制御回路２１０は、製造後の初めての書き込み（つまり、初期化処理）であるか否かを判断し（Ｓ２１）、初期化処理であると判断した場合には（Ｓ２１でＹｅｓ）、基板バイアス回路２２０に指示することにより、基板バイアス回路２２０に基板バイアスを実施させた上で（Ｓ２２）、書き込み回路２０６に書き込みサイクル（書き込み電圧パルスの印加）を行わせ（Ｓ２３）、一方、初期化処理でない（２回目以降の書き込みである）と判断した場合には（Ｓ２１でＮｏ）、基板バイアス回路２２０を動作させることなく、単に、書き込み回路２０６に書き込みサイクル（書き込み電圧パルスの印加）を行わせる（Ｓ２３）。これにより、初期化処理における素子印加電圧を、通常の書き込み処理における素子印加電圧よりも増大させることができ、その結果、その後の抵抗変化の安定化を実現することができる。
　図１１（ａ）及び図１１（ｂ）は、不揮発性記憶装置が備える抵抗変化素子の抵抗状態の変化を示すグラフであり、図１１（ａ）は本発明の実施の形態３に係る不揮発性記憶装置が備える抵抗変化素子の抵抗状態の変化を、図１１（ｂ）は初期化処理を行わない場合の抵抗変化素子の抵抗状態の変化をそれぞれ示している。
　図１１（ａ）においては、初期化処理のときのみ刺激パルスとして－１．５Ｖの電圧を抵抗変化素子に印加してＬＲ化し、その後の書き込み処理においては、ＨＲ化用の電圧として＋１．５Ｖを、ＬＲ化用の電圧として－１．０Ｖを交互に繰り返し印加している。この刺激パルスの印加は、図７（ａ）に示されるタイミングのように、基板バイアス回路２２０によるバイアス電圧の印加により順方向の基板バイアスを行った状態で、行われる。
　他方、図１１（ｂ）においては、初期化処理は行わず、ＨＲ化用の電圧として１．５Ｖを、ＬＲ化用の電圧として－１．１Ｖを抵抗変化素子に交互に繰り返し印加している。
　初期化処理において、基板バイアス回路２２０による順方向の基板バイアス下で刺激パルスを抵抗変化素子に与えた場合、図１１（ａ）に示すように、初期化処理の時点から高抵抗状態及び低抵抗状態の何れについても、その抵抗値は安定している。これに対し、そのような刺激パルスを与える初期化処理を行わない場合、図１１（ｂ）に示すように、高抵抗状態及び低抵抗状態の何れについても、その抵抗値が安定するまでに２０乃至３０程度繰り返し電圧パルスを与えなければならない。
　このように、初期化処理の際に、基板バイアス回路２２０を用いて順方向の基板バイアスを行うことによって、直ちに抵抗変化素子の抵抗変化を安定させることが可能になる。これにより、安定動作が可能な不揮発性記憶装置を実現することができる。
　なお、本実施の形態の不揮発性記憶装置は、初期化処理時にだけ基板バイアスを行ったが、初期化処理時に加えて、実施の形態１と同様に、通常の書き込みサイクルにおいても基板バイアスを行ってもよい。そのときには、実施の形態２における非選択メモリセルに対する手当（つまり、非選択メモリセルのトランジスタのソースに対するバイアス電圧の印加）を行うことが好ましい。
　（実施の形態４）
　次に、本発明に係る実施の形態４における不揮発性記憶装置について説明する。
　実施の形態４は、低抵抗状態から高抵抗状態へ移行させる場合に、基板バイアス回路２２０によるバイアス電圧の印加によって順方向の基板バイアスを行う不揮発性記憶装置である。
　なお、実施の形態４の不揮発性記憶装置の基本構成については、図５に示される実施の形態１の場合と同様であるので、説明を省略する。実施の形態４の不揮発性記憶装置は、書き込みサイクルにおけるＬＲ化（「０」書き込み）とＨＲ化（「１」書き込み）の両方において基板バイアスを行った実施の形態１の不揮発性記憶装置と異なり、ＨＲ化の場合にだけ基板バイアスを行う。以下では、図５を随時参照しながら説明を行う。
　図１２（ａ）及び図１２（ｂ）は、抵抗変化素子を１００回書き換えた場合の抵抗値の分布を示すグラフであり、図１２（ａ）はＨＲ化用の電圧として＋１．４Ｖを、ＬＲ化用の電圧として－１．３Ｖをそれぞれ印加した場合、図１２（ｂ）はＨＲ化用の電圧として＋１．８Ｖを、ＬＲ化用の電圧として－１．３Ｖをそれぞれ印加した場合の抵抗値の分布を示している。すなわち、図１１（ａ）及び図１１（ｂ）においては、ＬＲ化用の電圧は共通である一方、ＨＲ化用の電圧のみが異なっており、図１１（ｂ）の方が図１１（ａ）よりも電圧が高くなっている。
　図１２（ａ）及び図１２（ｂ）に示すように、低抵抗状態における抵抗値は何れの場合も比較的安定している。しかしながら、高抵抗状態における抵抗値は両者で異なっており、図１２（ａ）においてはばらつきがあって不安定であるが、図１２（ｂ）は低抵抗状態の場合と同様に安定している。このことから、「ＨＲ化用の電圧／ＬＲ化用の電圧（電圧の比）」の値が高い方が、高抵抗状態における抵抗値を安定させることができることがわかる。
　本実施の形態の不揮発性記憶装置は、ＨＲ化用の電圧を印加する場合に、基板バイアス回路２２０によるバイアス電圧の印加により順方向の基板バイアスを行って、「ＨＲ化用の電圧／ＬＲ化用の電圧」の値を増大させることにより、高抵抗状態における抵抗値を安定させる。
　図１３は、本実施の形態における不揮発性記憶装置の特徴的な動作である基板バイアスの手順を示すフローチャートである。ここでは、本発明に係る不揮発性記憶装置による書き込みサイクルにおける手順が示されている。
　まず、制御回路２１０による指示の下で、選択回路（行選択回路２０８及び列選択回路２０３）は、メモリセルアレイ２０２の中から、書き込みの対象となる、少なくとも一つのメモリセルを選択する（Ｓ３０）。そして、制御回路２１０は、いまから実施する書き込みがＨＲ化（「１」書き込み）であるか否かを判断し（Ｓ３１）、ＨＲ化であると判断した場合には（Ｓ３１でＹｅｓ）、基板バイアス回路２２０に指示することにより、基板バイアス回路２２０に基板バイアスを実施させた上で（Ｓ３２）、書き込み回路２０６にＨＲ化の書き込みサイクル（書き込み電圧パルスの印加）を行わせ（Ｓ３３）、一方、ＨＲ化でない（ＬＲ化）と判断した場合には（Ｓ３１でＮｏ）、基板バイアス回路２２０を動作させることなく、単に、書き込み回路２０６にＬＲ化の書き込みサイクル（書き込み電圧パルスの印加）を行わせる（Ｓ３３）。　
　図１４（ａ）及び図１４（ｂ）は、本発明の実施の形態４に係る不揮発性記憶装置の動作例を示すタイミングチャートである。ここでは、メモリセルＭ１１に対して情報「０」を書き込む場合（ＬＲ化する場合；図１４（ａ））及び情報「１」を書き込む場合（ＨＲ化する場合；図１４（ｂ））における動作例を示している。
　図１４（ｂ）に示すように、情報「１」を書き込む場合（ＨＲ化する場合）の動作は、図７（ｂ）を参照して上述した実施の形態１の場合の動作と同様である。他方、情報「０」を書き込む場合（ＬＲ化する場合）は、図１４（ａ）に示されるように、図７（ａ）と異なり、トランジスタに対するバイアス電圧ＶＢの印加が行われない。すなわち、ＬＲ化する場合においては、従来の動作と同様の動作を行うことになる。
　以上のように、基板バイアス回路２２０による順方向の基板バイアスを、ＬＲ化する場合には行わず、ＨＲ化する場合のみ行うことによって、このような基板バイアスをまったく行わない場合と比べて、「ＨＲ化用の電圧／ＬＲ化用の電圧」の値を増大させることができる。これにより、高抵抗状態における抵抗値を安定させることができ、不揮発性記憶装置の安定動作を実現することができる。
　なお、本実施の形態における基板バイアス時においても、実施の形態２における非選択メモリセルに対する手当（つまり、非選択メモリセルのトランジスタのソースに対するバイアス電圧の印加）を行うことが好ましい。
　さらに、本実施の形態における基板バイアスに加えて、実施の形態３で説明したような初期化処理時における基板バイアスを行ってもよい。
　（実施の形態５）
　次に、本発明に係る実施の形態５における不揮発性記憶装置について説明する。
　何らかの理由により書き込み処理に失敗した場合、同一の情報を改めて書き込む追加書き込みを行うことによって、書き込み処理を完了させることがある。実施の形態５は、抵抗変化素子を用いた不揮発性記憶装置の場合に、この追加書き込み処理において、基板バイアス回路２２０によるバイアス電圧の印加によりトランジスタの基板を順方向にバイアスすることによって、抵抗変化素子の抵抗状態の変化を安定させるものである。
　図１５は、抵抗変化素子単体の書き込み特性の一例を示している。－１．５Ｖ、＋２．３Ｖの交互パルスによるＬＲ化、ＨＲ化を繰り返しているが、低抵抗状態が連続する箇所が示されているように、途中でＨＲ化に失敗している。図１５に示すように、通常ＨＲ化に用いる＋２．３Ｖを二回印加してもＬＲ状態のままで、＋２．４Ｖを印加してもＬＲ状態のままであるが、＋２．５Ｖを印加すると通常動作時と同様にＨＲ化している。＋２．５Ｖ印加でＨＲ化に成功した後は、通常通りの－１．５Ｖ、＋２．３Ｖの交互パルスで抵抗変化している。このように抵抗変化に失敗した場合に、通常より少し高い印加電圧で追加書き込みすることで、抵抗変化を安定化することができる。
　そこで、実施の形態５では、追加書き込み処理を実行する際にだけ、基板バイアス回路２２０によるバイアス電圧の印加により順方向の基板バイアスを行うことによって、通常の書き込みの際に印加される電圧よりも高い電圧を印加し、抵抗変化素子の抵抗状態の変化を安定させる。
　なお、実施の形態５の不揮発性記憶装置の基本構成については、図５に示される実施の形態１の場合と同様であるので、説明を省略する。実施の形態５の不揮発性記憶装置は、通常の書き込みサイクルにおいて基板バイアスを行った実施の形態１の不揮発性記憶装置と異なり、追加書き込みの場合にだけ基板バイアスを行う。以下では、図５を随時参照しながら説明を行う。
　上述したように、実施の形態５の不揮発性記憶装置は、書き込みが失敗した後に行われる追加書き込み処理において、基板バイアス回路２２０による基板バイアスを実行する。すなわち、追加書き込み処理において、図７（ａ）及び図７（ｂ）を参照して上述した実施の形態１における書き込み処理を実行する。
　図１６（ａ）は、本実施の形態における不揮発性記憶装置の特徴的な動作である基板バイアスの手順を示すフローチャートである。ここでは、本発明に係る不揮発性記憶装置の書き込み方法の手順が示されている。
　まず、制御回路２１０による指示の下で、選択回路（行選択回路２０８及び列選択回路２０３）は、メモリセルアレイ２０２の中から、書き込みの対象となる、少なくとも一つのメモリセルを選択する（Ｓ４０）。そして、制御回路２１０による制御の下で、書き込み回路２０６は、選択回路（行選択回路２０８、列選択回路２０３）によって選択されたメモリセルを構成する抵抗変化素子に対して情報（例えば、「１」）を書き込むための電圧パルスを出力する（Ｓ４１）。次に、制御回路２１０は、センスアンプ２０４によってそのメモリセルに保持されている情報を読み出し、読み出された情報が直前の書き込み情報と一致するか否かを判断（つまり、ベリファイ）する（Ｓ４２）。
　その結果、読み出された情報が直前の書き込み情報と一致する場合には（Ｓ４２でＹｅｓ）、この書き込みを終了するが、読み出された情報が直前の書き込み情報と一致しない場合には（Ｓ４２でＮｏ）、制御回路２１０からの指示の下で、書き込み回路２０６は、直前に印加した書き込み用の電圧よりも予め定められた電圧（例えば、０．１Ｖ）だけ書き込み用の電圧を増加させる準備をした後に（Ｓ４３）、再び、その書き込み用電圧を用いて書き込みを行う（Ｓ４１）。以下、書き込みに成功する（ベリファイでパスする）まで、書き込み用の電圧を増加させる処理（Ｓ４３）と、再度の書き込み（Ｓ４１）とを繰り返す。
　図１６（ｂ）は、図１６（ａ）における書き込みステップ（Ｓ４１）の詳細な手順を示すフローチャートである。書き込みにおいては、制御回路２１０は、追加書き込みであるか否かを判断し（Ｓ４１ａ）、追加書き込みである場合には（Ｓ４１ａでＹｅｓ）、基板バイアス回路２２０に指示することにより、基板バイアス回路２２０に基板バイアスを実施させた上で（Ｓ４１ｂ）、書き込み回路２０６に書き込みサイクル（書き込み電圧パルスの印加）を行わせ（Ｓ４１ｃ）、一方、追加書き込みでない（初回の書き込みである）場合には（Ｓ４１ａでＮｏ）、基板バイアス回路２２０を動作させることなく、単に、書き込み回路２０６に書き込みサイクル（書き込み電圧パルスの印加）を行わせる（Ｓ４１ｃ）。
　これにより、選択ステップ（Ｓ４０）で選択されたメモリセルを構成する抵抗変化素子が具備する抵抗変化層の抵抗状態を変化させる書き込みに失敗した後であって、当該抵抗変化素子に対して追加書き込みを行う場合に、そのメモリセルを構成するトランジスタが形成された半導体基板（ウェル）に順方向にバイアス電圧が印加される。　
　追加書き込みの際に基板バイアスを実行すると、図４で示したように抵抗変化素子にかかる実効的な電圧を高くすることができる。すなわち図１５で示したように追加書き込み時の印加電圧を高くしたのと同じ効果が得られる。
　このように、書き込み処理に失敗した後に行う追加書き込み処理において、基板バイアス回路２２０によるバイアス電圧の印加により得られる追加書き込みパルスを抵抗変化素子に印加することによって、その後の抵抗変化素子の抵抗状態の変化を安定させることができる。その結果、安定動作が可能な不揮発性記憶装置を実現することができる。
　なお、本実施の形態の不揮発性記憶装置は、追加書き込み時にだけ基板バイアスを行ったが、実施の形態３と同様に、初期化処理時においても基板バイアスを行ってもよい。
　また、追加書き込み時において、実施の形態２における非選択メモリセルに対する手当（つまり、非選択メモリセルのトランジスタのソースに対するバイアス電圧の印加）を行ってもよい。
　（実施の形態６）
　次に、本発明に係る実施の形態６における不揮発性記憶装置について説明する。
　抵抗変化素子を用いた不揮発性記憶装置の場合、書き込み処理を繰り返し実行すると、ある回数以降から抵抗変化素子が抵抗変化しなくなることがある。このような状況を招くのを未然に防止するために、書き込み処理が所定の回数に達したときに、通常の書き込みの際に印加される電圧よりも高い電圧を印加することが好ましい。このような処理（以下、「リフレッシュ処理」という）を行うことによって、不揮発性記憶装置の安定動作を実現することができる。
　実施の形態６は、基板バイアス回路２２０によるバイアス電圧の印加により順方向の基板バイアスを行うことによって、リフレッシュ処理を実行する不揮発性記憶装置である。
　なお、実施の形態６の不揮発性記憶装置の基本構成については、図５に示される実施の形態１の場合と同様であるので、基本構成の説明を省略する。実施の形態６の不揮発性記憶装置は、全ての書き込みサイクルにおいて基板バイアスを行った実施の形態１の不揮発性記憶装置と異なり、リフレッシュ処理時にだけ基板バイアスを行う。以下では、図５を随時参照しながら説明を行う。
　上述したように、実施の形態６の不揮発性記憶装置は、リフレッシュ処理において、基板バイアス回路２２０による順方向の基板バイアスを実行する。すなわち、リフレッシュ処理において、図５を参照して上述した実施の形態１における書き込み処理を実行する。このようなリフレッシュ処理は、例えば書き込み処理が１００万回に達したとき等、所定の回数書き込みが行われた場合に実行される。
　図１７は、本実施の形態における不揮発性記憶装置の特徴的な動作である基板バイアスの手順を示すフローチャートである。ここでは、本発明に係る不揮発性記憶装置の書き込み方法の手順が示されている。
　まず、制御回路２１０による指示の下で、選択回路（行選択回路２０８及び列選択回路２０３）は、メモリセルアレイ２０２の中から、書き込みの対象となる、少なくとも一つのメモリセルを選択する（Ｓ５０）。そして、制御回路２１０は、内部の有するカウンタを用いて、書き込み処理が所定の回数（例えば、１００万回）に達したか否かを判断し（Ｓ５１）、書き込み処理が所定の回数に達したと判断した場合には（Ｓ５１でＹｅｓ）、基板バイアス回路２２０に指示することで、基板バイアス回路２２０に基板バイアス（リフレッシュ処理の一部）を実施させた上で（Ｓ５２）、書き込み回路２０６に書き込みサイクル（書き込み電圧パルスの印加）を行わせ（Ｓ５３）、一方、書き込み処理が所定の回数に達していないと判断した場合には（Ｓ５１でＮｏ）、基板バイアス回路２２０を動作させることなく、単に、書き込み回路２０６に書き込みサイクル（書き込み電圧パルスの印加）を行わせる（Ｓ５３）。なお、リフレッシュ処理（基板バイアスと書き込み）を行った後は、制御回路２１０は、内部のカウンタをゼロにリセットした上で、同様の処理（Ｓ５１～Ｓ５３）を行う。
　このように、リフレッシュ処理において基板バイアス回路２２０による順方向の基板バイアスを行うことにより、リフレッシュ処理における素子印加電圧を、通常の書き込み処理における素子印加電圧よりも増大させることができ、その結果、抵抗変化素子が抵抗変化しなくなる状況を回避することができる。これにより、安定動作が可能な不揮発性記憶装置を実現することができる。
　なお、本実施の形態の不揮発性記憶装置は、リフレッシュ処理時にだけ基板バイアスを行ったが、実施の形態３と同様に、初期化処理時においても基板バイアスを行ってもよい。
　また、リフレッシュ処理は、メモリセルごとに書き込み回数をカウントして保持し、書き込み回数が所定値に達したメモリセルだけに対して実施するようにしてもよいし、メモリセルアレイ２０２全体に対する書き込み回数をカウントして保持し、書き込み回数が所定値に達したときに、メモリセルアレイ２０２を構成する全メモリセルに対して実施するようにしてもよい。
　さらに、メモリセルの単位でリフレッシュ処理を実施する場合には、そのリフレッシュ処理において、実施の形態２における非選択メモリセルに対する手当（つまり、非選択メモリセルのトランジスタのソースに対するバイアス電圧の印加）を行うのが好ましい。
　（その他の実施の形態）
　上記の各実施の形態においては、抵抗変化層１０４がタンタル酸化物層の積層構造である場合について示したが、本発明はタンタル酸化物層の積層構造に限定されるわけではなく、抵抗変化層１０４は上部電極１０５と下部電極１０３間への電圧印加によって抵抗変化を示す層であればよい。したがって、例えば、抵抗変化層１０４がタンタル酸化物層の単層により構成されていてもよく、また、タンタル酸化物層ではなく、例えばハフニウム酸化物層やジルコニウム酸化物層などの他の金属酸化物層などであってもよい。なお、このように、ハフニウム酸化物層やジルコニウム酸化物層を用いた場合であっても、上述した実施形態と同様に、酸素含有率が異なる第１の酸化物層及び第２の酸化物層の積層構造にすることが好ましい。
　以上、各種の実施の形態について説明を行なったが、本発明の主旨を逸脱しない範囲で、各実施の形態に対して当業者が思いつく各種変形を施してもよいし、上記の各実施の形態における構成要素及び機能を適宜組み合わせてもよい。例えば、上述したように、実施の形態３と実施の形態６とを組み合わせて、初期化処理及びリフレッシュ処理の両処理において、基板バイアス回路２２０によるバイアス電圧の印加を行う等してもよい。これにより、安定動作をより長く保つことができる不揮発性記憶装置を実現すること等が可能になる。
　本発明の不揮発性記憶装置は、パーソナルコンピュータ及び携帯型電話機などの種々の電子機器に用いられる記憶装置などとして、特に、大きい記憶容量をもつ不揮発性のメモリとして、有用である。
　１００　　抵抗変化素子
　１０１　　基板
　１０２　　酸化物層
　１０３　　下部電極
　１０４　　抵抗変化層
　１０４ａ　　第１のタンタル酸化物層
　１０４ｂ　　第２のタンタル酸化物層
　１０５　　上部電極
　１０６　　パターン
　１０７　　素子領域
　２００　　不揮発性記憶装置
　２０１　　メモリ本体部
　２０２　　メモリセルアレイ
　２０３　　列選択回路
　２０４　　センスアンプ
　２０５　　データ入出力回路
　２０６　　書き込み回路
　２０７　　行ドライバ
　２０８　　行選択回路
　２０９　　アドレス入力回路
　２１０　　制御回路
　２１１　　書き込み用電源
　２１２　　ＬＲ化用電源
　２１３　　ＨＲ化用電源
　２２０　　基板バイアス回路
　３０１　　半導体基板
　３０１ａ　Ｐ型ウェル（Ｐ型拡散層）
　３０２ａ　　第１のＮ型拡散層領域
　３０２ｂ　　第２のＮ型拡散層領域
　３０３ａ　　ゲート絶縁膜
　３０３ｂ　　ゲート電極
　３０４　　第１ビア
　３０５　　第１配線層
　３０６　　第２ビア
　３０７　　第２配線層
　３０８　　第３ビア
　３０９　　抵抗変化素子
　３０９ａ　　下部電極
　３０９ｂ　　抵抗変化層
　３０９ｂ－１　　第１のタンタル酸化物層
　３０９ｂ－２　　第２のタンタル酸化物層
　３０９ｃ　　上部電極
　３１０　　第４ビア
　３１１　　第３配線層
　３１７　　トランジスタ
　ＢＬ０，ＢＬ１，…　　ビット線
　Ｎ１１，Ｎ１２，…　　トランジスタ
　Ｍ１１，Ｍ１２，…　　メモリセル
　ＳＬ０，ＳＬ２，…　　ソース線
　Ｒ１１，Ｒ１２，…　　抵抗変化素子
　ＷＬ０，ＷＬ１，…　　ワード線

Claims (15)

  1. 　第１導電型の領域を有する半導体基板と、
    　前記半導体基板上に形成された抵抗変化素子とトランジスタとが直列に接続されて構成されるメモリセルを複数個具備するメモリセルアレイと、
    　前記メモリセルアレイが具備する複数のメモリセルの中から少なくとも一つのメモリセルを構成する前記トランジスタのゲートに電圧パルスを印加することで、少なくとも一つのメモリセルを選択する選択回路と、
    　前記選択回路で選択されたメモリセルを構成する前記トランジスタを介して当該メモリセルを構成する抵抗変化素子に書き込み用の電圧パルスを印加する書き込み回路と、
    　前記半導体基板に第１のバイアス電圧を印加する基板バイアス回路とを備え、
    　前記抵抗変化素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、前記第１電極及び前記第２電極間に印加される電圧パルスに基づいて可逆的に抵抗状態が低抵抗状態と高抵抗状態との間で変化する抵抗変化層とを具備しており、
    　前記トランジスタは、前記半導体基板の前記第１導電型の領域内に形成され、前記第１導電型と逆極性の第２導電型の第１の拡散領域と、ゲートと、前記第２導電型の第２の拡散領域とを具備しており、
    　前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する前記抵抗変化素子が具備する前記第１電極及び前記第２電極間に前記書き込み回路によって書き込み用の電圧パルスが印加されるときに、前記半導体基板の前記第１導電型の領域に、前記第１の拡散領域及び前記第２の拡散領域に対して順方向となるように、前記第１のバイアス電圧を印加する
    　不揮発性記憶装置。
  2. 　前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する抵抗変化素子が具備する前記抵抗変化層の抵抗値が、当該抵抗変化素子が製造されてから未だ電圧パルスが印加されていないときの抵抗値である初期抵抗値である場合に、前記第１のバイアス電圧を印加する請求項１に記載の不揮発性記憶装置。
  3. 　前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する抵抗変化素子が具備する前記抵抗変化層の抵抗状態を低抵抗状態から高抵抗状態へ変化させる場合に、前記第１のバイアス電圧を印加する請求項１または請求項２に記載の不揮発性記憶装置。
  4. 　前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する抵抗変化素子が具備する前記抵抗変化層の抵抗状態を変化させる書き込みに失敗した後であって、当該抵抗変化素子に対して追加書き込みを行う場合に、前記第１のバイアス電圧を印加する請求項１～３の何れかに記載の不揮発性記憶装置。
  5. 　前記基板バイアス回路は、前記選択回路で選択されたメモリセルを構成する抵抗変化素子に対する書き込みの回数が所定の回数に達した場合に、前記第１のバイアス電圧を印加する請求項１～４の何れかに記載の不揮発性記憶装置。
  6. 　前記半導体基板が有する前記第１導電型の領域は、前記半導体基板に形成された第１導電型のウェルであり、
    　前記基板バイアス回路は、前記ウェルに前記第１のバイアス電圧を印加する請求項１～５の何れかに記載の不揮発性記憶装置。
  7. 　前記選択回路によって選択されていないメモリセルを構成するトランジスタのソースに対して、当該トランジスタを流れる電流を抑制させるための第２のバイアス電圧を印加するソース線バイアス回路をさらに備える請求項１～６の何れかに記載の不揮発性記憶装置。
  8. 　前記抵抗変化層は、前記第１電極及び前記第２電極間に印加される電圧パルスに基づいて可逆的に抵抗状態が低抵抗状態と高抵抗状態との間で変化する金属酸化物を含んでいる請求項１～７の何れかに記載の不揮発性記憶装置。
  9. 　前記金属酸化物は、前記金属酸化物として、第１の金属酸化物層と、当該第１の金属酸化物層よりも酸素含有率が高い第２の金属酸化物層との積層構造を含んでいる請求項８に記載の不揮発性記憶装置。
  10. 　前記金属酸化物は、前記第１の金属酸化物層としての第１のタンタル酸化物層と、当該第１のタンタル酸化物層よりも酸素含有率が高い、前記第２の金属酸化物層としての第２のタンタル酸化物層とが積層されて構成されている請求項９に記載の不揮発性記憶装置。
  11. 　不揮発性記憶装置におけるメモリセルへの書き込み方法であって、
    　第１導電型の領域を有する半導体基板上に形成された抵抗変化素子とトランジスタとが直列に接続されて構成されるメモリセルを複数個具備するメモリセルアレイの中から少なくとも一つのメモリセルを選択する選択ステップと、
    　前記選択ステップで選択されたメモリセルを構成する前記トランジスタを介して当該メモリセルを構成する抵抗変化素子に書き込み用の電圧パルスを印加する書き込みステップと、
    　前記半導体基板に第１のバイアス電圧を印加する基板バイアスステップとを含み、
    　前記基板バイアスステップでは、前記選択ステップで選択されたメモリセルを構成する前記抵抗変化素子が具備する前記第１電極及び前記第２電極間に前記書き込みステップによって書き込み用の電圧パルスが印加されるときに、前記トランジスタが形成されている前記半導体基板の前記第１導電型の領域に、前記トランジスタが具備する、前記第１導電型と逆極性の第２導電型の第１の拡散領域及び第２導電型の第２の拡散領域に対して順方向となるように、前記第１のバイアス電圧を印加する
    　書き込み方法。
  12. 　前記基板バイアスステップでは、前記選択ステップで選択されたメモリセルを構成する抵抗変化素子が具備する前記抵抗変化層の抵抗値が、当該抵抗変化素子が製造されてから未だ電圧パルスが印加されていないときの抵抗値である初期抵抗値である場合に、前記第１のバイアス電圧を印加する請求項１１に記載の書き込み方法。
  13. 　前記基板バイアスステップでは、前記選択ステップで選択されたメモリセルを構成する抵抗変化素子が具備する前記抵抗変化層の抵抗状態を低抵抗状態から高抵抗状態へ変化させる場合に、前記第１のバイアス電圧を印加する請求項１１または請求項１２に記載の書き込み方法。
  14. 　前記基板バイアスステップでは、前記選択ステップで選択されたメモリセルを構成する抵抗変化素子が具備する前記抵抗変化層の抵抗状態を変化させる書き込みに失敗した後であって、当該抵抗変化素子に対して追加書き込みを行う場合に、前記第１のバイアス電圧を印加する請求項１１～１３の何れかに記載の書き込み方法。
  15. 　前記基板バイアスステップでは、前記選択ステップで選択されたメモリセルを構成する抵抗変化素子に対する書き込みの回数が所定の回数に達した場合に、前記第１のバイアス電圧を印加する請求項１１～１４の何れかに記載の書き込み方法。
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