JP2008034057A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】 メモリセルアレイ20から1または複数のメモリセル10を選択して、記憶情報の書き込み、消去、読み出しの各動作を行うために、ワード線WL、ビット線BL、ソース線SLの夫々に対して所定の電圧を印加する電圧印加回路が、読み出し動作時に選択メモリセルの可変抵抗素子11の両端間に印加される電圧極性が、書き込み及び消去動作時に可変抵抗素子11の両端間に印加される各電圧の絶対値の大きい方の動作における電圧極性と同極性となるように、選択メモリセルに接続するビット線とソース線間に電圧を印加する。
【選択図】 図1
Description
本発明装置は、図1に示すように、メモリセル10を行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線WL1〜WLmと複数のビット線BL1〜BLnを配列し、更に行方向に延伸するソース線SLを配列してなるメモリセルアレイ20を、1または複数備えて構成してある。尚、図1では、ソース線SLは、ワード線WL1〜WLmと平行に行方向に延伸し、各行に1本ずつ設けてメモリセルアレイ20の外部で夫々を共通に接続する構成となっているが、隣接する2行間で1本のソース線SLを共有する構成であってもよく、また、行方向ではなく列方向に延伸する構成でも構わない。更に、1つのメモリセルアレイ20内に複数のソース線SLを設け、ワード線やビット線と同様に、所定のメモリセルまたはメモリセル群を選択するために選択可能に構成してもよい。
次に、本発明装置の第2実施形態を説明する。第2実施形態では、本発明装置は、図13に示すように、メモリセル16を行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線WL1〜WLmと複数のビット線BL1〜BLnを配列し、更に行方向に延伸するソース線SLを配列してなるメモリセルアレイ40を、1または複数備えて構成してある。尚、図13では、ソース線SLは、ワード線WL1〜WLmと平行に行方向に延伸し、各行に1本ずつ設けてメモリセルアレイ40の外部で夫々を共通に接続する構成となっているが、隣接する2行間で1本のソース線SLを共有する構成であってもよく、また、行方向ではなく列方向に延伸する構成でも構わない。更に、1つのメモリセルアレイ40内に複数のソース線SLを設け、ワード線やビット線と同様に、所定のメモリセルまたはメモリセル群を選択するために選択可能に構成してもよい。
次に、本発明装置の別実施形態について説明する。
11: 可変抵抗素子
12: 選択トランジスタ
13: 下部電極
14: 可変抵抗体
15: 上部電極
16: メモリセル(第2実施形態)
20: メモリセルアレイ(第1実施形態)
21: 列デコーダ
22: 行デコーダ
23: 電圧スイッチ回路
24: 読み出し回路
25: 制御回路
26: アドレス線
27: データ線
28: 制御信号線
30: 半導体基板
31: 素子分離膜
32: ゲート絶縁膜
33: ゲート電極
34: チャネル領域
35,36: 不純物拡散層(ソース、ドレイン)
37,37a,37b,38: コンタクトホール
40: メモリセルアレイ(第2実施形態)
M11:選択メモリセル
BL,BL1〜BLn: ビット線
SL,SL1,SL2: ソース線
WL,WL1〜WLm: ワード線
Vcc:電源電圧
Vss:接地電圧
Vr: 読み出し電圧
Vp: 書き込み動作用の供給電圧(第1電圧の絶対値)
Ve: 消去動作用の供給電圧(第2電圧の絶対値)
Vwr:読み出し動作用の選択ワード線電圧
Vwp:書き込み動作用の選択ワード線電圧
Vwe:消去動作用の選択ワード線電圧
Claims (7)
- 2端子構造の可変抵抗素子の一方端とMOSFET型の選択トランジスタのドレインまたはソースを接続した直列回路で構成されるメモリセルを行方向及び列方向に夫々複数配列し、同一行に配列した前記メモリセルの前記選択トランジスタのゲートを行方向に延伸する共通のワード線に接続し、同一列に配列した前記メモリセルの一方端を列方向に延伸する共通のビット線に接続し、前記メモリセルの他方端を行方向または列方向に延伸するソース線に接続してなるメモリセルアレイと、
前記メモリセルアレイから1または複数の前記メモリセルを選択して、選択された選択メモリセルの記憶情報の書き換え動作及び読み出し動作を行うために、前記ワード線、前記ビット線、及び、前記ソース線の夫々に対して所定の電圧を印加する電圧印加回路と、を備えてなり、
前記可変抵抗素子が、両端間に第1書き換え電圧を印加することで電気抵抗が第1状態から第2状態に変化し、両端間に前記第1書き換え電圧とは逆極性で絶対値の異なる第2書き換え電圧を印加することで電気抵抗を前記第2状態から前記第1状態へ変化することよって情報を電気的に書き換え可能に記憶する不揮発性記憶素子であり、
前記電圧印加回路が、
前記選択メモリセル内の前記可変抵抗素子の電気抵抗を前記第1状態から前記第2状態に変化させる第1書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ソース線を基準に正極性または負極性の第1電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第1書き換え電圧を印加し、
前記選択メモリセル内の前記可変抵抗素子の電気抵抗を前記第2状態から前記第1状態に変化させる第2書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ソース線を基準に前記第1電圧と逆極性の第2電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第2書き換え電圧を印加し、
前記読み出し動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ソース線を基準に、前記第1書き換え動作と前記第2書き換え動作の内の前記第1書き換え電圧と前記第2書き換え電圧の絶対値の大きい方の基準書き換え電圧に対応する書き換え動作と同じ電圧極性の第3電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、選択メモリセル内の前記可変抵抗素子の両端間に前記基準書き換え電圧より絶対値が低電圧の読み出し電圧を印加することを特徴とする半導体記憶装置。 - 前記メモリセルが、前記可変抵抗素子の一方端と前記選択トランジスタのソースを接続した直列回路で構成され、
前記メモリセルアレイにおいて、同一列に配列した前記メモリセルの前記選択トランジスタのドレインが共通の前記ビット線に接続し、前記メモリセルの前記可変抵抗素子の他方端が前記ソース線に接続し、
前記可変抵抗素子が、両端間に第1書き換え電圧を印加することで電気抵抗が第1状態から第2状態に変化し、両端間に前記第1書き換え電圧とは逆極性で絶対値のより小さい第2書き換え電圧を印加することで電気抵抗を前記第2状態から前記第1状態へ変化することよって情報を電気的に書き換え可能に記憶する不揮発性記憶素子であり、
前記電圧印加回路が、
前記第1書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ビット線を基準に正極性の第1電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第1書き換え電圧を印加し、
前記第2書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ソース線を基準に正極性の第2電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第2書き換え電圧を印加し、
前記読み出し動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ビット線を基準に正極性の第3電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、選択メモリセル内の前記可変抵抗素子の両端間に前記第1書き換え電圧より絶対値が低電圧の読み出し電圧を印加することを特徴とする請求項1に記載の半導体記憶装置。 - 前記電圧印加回路が、
前記第1書き換え動作と前記読み出し動作において前記ビット線に接地電圧を、前記第2書き換え動作において前記ソース線に接地電圧を、夫々印加することを特徴とする請求項2に記載の半導体記憶装置。 - 前記メモリセルが、前記可変抵抗素子の一方端と前記選択トランジスタのドレインを接続した直列回路で構成され、
前記メモリセルアレイにおいて、同一列に配列した前記メモリセルの前記選択トランジスタのソースが共通の前記ソース線に接続し、前記メモリセルの前記可変抵抗素子の他方端が前記ビット線に接続し、
前記可変抵抗素子が、両端間に第1書き換え電圧を印加することで電気抵抗が第1状態から第2状態に変化し、両端間に前記第1書き換え電圧とは逆極性で絶対値のより大きい第2書き換え電圧を印加することで電気抵抗を前記第2状態から前記第1状態へ変化することよって情報を電気的に書き換え可能に記憶する不揮発性記憶素子であり、
前記電圧印加回路が、
前記第1書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ビット線を基準に正極性の第1電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第1書き換え電圧を印加し、
前記第2書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ソース線を基準に正極性の第2電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第2書き換え電圧を印加し、
前記読み出し動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ソース線を基準に正極性の第3電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、選択メモリセル内の前記可変抵抗素子の両端間に前記第2書き換え電圧より絶対値が低電圧の読み出し電圧を印加することを特徴とする請求項1に記載の半導体記憶装置。 - 前記電圧印加回路が、
前記第1書き換え動作において前記ビット線に接地電圧を、前記第2書き換え動作と前記読み出し動作において前記ソース線に接地電圧を、夫々印加することを特徴とする請求項4に記載の半導体記憶装置。 - 前記選択トランジスタがエンハンスメント型のNチャネルMOSFETであることを特徴とする請求項1〜5の何れか1項に記載の半導体記憶装置。
- 前記選択トランジスタのゲート絶縁膜の膜厚と、前記電圧印加回路を含む周辺回路を構成するトランジスタのゲート絶縁膜の膜厚が同じであることを特徴とする請求項1〜6の何れか1項に記載の半導体記憶装置。
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