KR100692262B1 - 비휘발성 반도체 메모리장치 - Google Patents

비휘발성 반도체 메모리장치 Download PDF

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KR100692262B1 KR1020030087809A KR20030087809A KR100692262B1 KR 100692262 B1 KR100692262 B1 KR 100692262B1 KR 1020030087809 A KR1020030087809 A KR 1020030087809A KR 20030087809 A KR20030087809 A KR 20030087809A KR 100692262 B1 KR100692262 B1 KR 100692262B1
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Abstract

복수의 비휘발성 메모리셀(1)들을 행방향 및 열방향으로 각각 배열하고, 상기 배열된 비휘발성 메모리셀들 중에서 소정의 메모리셀 또는 메모리셀군을 선택하기 위해 복수의 워드선(WL)들과 복수의 비트선(BL)들을 행방향과 열방향으로 각각 배열함으로써 메모리셀 어레이가 구성되고, 상기 메모리셀(1)들은, 전기저항의 변화에 의해 정보를 저장하는 가변저항소자(2)의 일단과 선택 트랜지스터(3)의 소스를 접속시킴으로써 각각 구성되며, 상기 메모리셀 어레이에는, 상기 선택 트랜지스터(3)의 드레인이 상기 열방향을 따라 공통 비트선(BL)과 접속되어 있고, 상기 가변저항소자(2)의 타단이 소스선(SL)과 접속되어 있으며, 상기 선택 트랜지스터(3)의 게이트가 상기 행방향을 따라 공통 워드선(WL)과 접속되어 있다. 상기 메모리셀 어레이 구성에 따르면, 판독 및 기록동작시에 비선택 메모리셀의 가변저항소자에 인가되는 전압 스트레스를 감소시킬 수 있고, 보다 신뢰성이 높은 데이터 유지 특성을 확보할 수 있는 비휘발성 반도체 메모리장치를 제공할 수 있다.

Description

비휘발성 반도체 메모리장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 비휘발성 반도체 메모리장치의 실시예의 메모리셀을 나타내는 회로도;
도 2는 본 발명의 비휘발성 반도체 메모리장치의 실시예의 메모리셀 어레이를 나타내는 회로도;
도 3은 도 1에 도시된 메모리셀의 단면 구조를 나타내는 개략 단면도;
도 4는 본 발명의 비휘발성 반도체 메모리장치의 다른 실시예의 메모리셀을 나타내는 회로도;
도 5는 종래의 비휘발성 반도체 메모리장치의 메모리셀 구성을 나타내는 회로도;
도 6은 종래의 비휘발성 반도체 메모리장치의 다른 메모리셀의 구성을 나타내는 회로도;
도 7은 도 6에 도시된 메모리셀을 이용하는 종래의 비휘발성 반도체 메모리장치의 메모리셀 어레이 구성을 나타내는 회로도;
도 8은 종래기술에서의 인가 펄스수와 저항값의 관계를 나타내는 그래프;
도 9는 종래기술에서의 인가 펄스수와 저항값의 관계를 나타내는 그래프;
도 10은 종래기술에서의 인가 펄스의 극성과 저항값의 변화의 관계를 나타내 는 그래프;
도 11은 종래기술에서의 인가 펄스의 극성과 저항값의 변화의 관계를 나타내는 그래프;
도 12는 종래기술의 메모리 어레이 구성을 나타내는 사시도; 및
도 13은 종래의 비휘발성 반도체 메모리장치의 메모리 어레이 구성을 나타내는 회로도이다.
본 발명은, 복수의 비휘발성 메모리셀들을 행방향 및 열방향으로 각각 배열하고, 배열된 비휘발성 메모리셀들 중에서 소정의 메모리셀 또는 메모리셀군을 선택하기 위해 복수의 워드선들과 복수의 비트선들을 행방향과 열방향으로 각각 배열함으로써 구성되는 메모리셀 어레이들을 가지는 비휘발성 반도체 메모리장치에 관한 것이고, 보다 상세하게는, 메모리 셀이 전기저항의 변화에 의해 정보를 저장하는 가변저항소자를 가지는 비휘발성 반도체 메모리장치에 관한 것이다.
페로브스카이트(perovskite) 구조를 가지는 박막재료, 특히, 거대자기저항 (CMR)재료 또는 고온초전도(HTSC)재료에 의해 구성된 박막 또는 벌크(bulk)에 하나 이상의 짧은 전기 펄스를 인가하여, 박막 또는 벌크의 전기적 특성을 변화시키는 기술이 제안되어 있다. 전기 펄스에 의한 전기장의 강도와 전류밀도는, 재료의 물리적인 상태를 변화시키는데에는 충분히 크지만 재료를 파괴할 수 없는 충분히 작 은 에너지를 각각 가지고, 그 전기 펄스는 포지티브 또는 네거티브 극성을 가진다. 또한, 전기 펄스를 여러 번 반복적으로 인가함으로써, 재료특성을 더 변화시킬 수 있다.
상기 종래기술은 미국특허 제6,204,139호 명세서에 개시되어 있다. 도 8 및 도 9는 종래기술의 인가펄스수와 저항값의 관계를 각각 나타내는 그래프이다. 보다 상세하게는, 도 8 및 도 9는 금속 기판상에 형성된 CMR박막에 인가되는 펄스수와 저항의 관계를 각각 나타낸다. 도 8에서는, 32V의 진폭과 71㎱의 펄스폭에서 전압 펄스가 47회 인가되고 있다. 이러한 조건하에서는, 저항값이 1자리수 정도 변화한다는 것을 도 8로부터 알 수 있다.
도 10 및 도 11은 종래 기술의 인가펄스의 극성과 저항값의 관계를 각각 나타내는 그래프이다. 도 10은, +12V(포지티브 극성)와 -12V(네거티브 극성)의 전압 펄스를 인가한 경우의 저항변화 상태를 나타내고 있다. 도 11에서는, 인가전압이 +51V와 -51V이고, 각 극성의 펄스를 인가한 후에 저항이 측정된다. 도 10 및 도 11에 도시된 바와 같이, 포지티브 극성 펄스를 여러 번 인가함으로써 저항값을 감소시킨 후 네거티브 극성 펄스를 인가함으로써 저항값을 증가시킬 수 있다(결국에는, 포화상태로 됨). 이것은, 포지티브 극성 펄스를 인가한 상태를 리셋상태, 네거티브 극성 펄스를 인가한 상태를 기록상태로 함으로써 메모리장치에 적용되는 것이다.
상기 종래예에는 상기 특성을 가지는 CMR박막을 어레이 형상으로 배치하여 메모리 어레이를 구성하는 경우가 개시되어 있다. 도 12에 도시된 상기 메모리 어레이의 경우에는, 기판(25)상에 저면전극(26)을 형성하고, 저면전극(26)상에 1비트 를 각각 구성하는 가변저항소자(27) 및 상면전극(28)을 형성하고 있다. 상면전극(28)에는 1비트마다 배선(29)을 접속하여 기록펄스를 인가한다. 또한, 판독의 경우, 1비트마다 상면전극(28)에 접속된 배선(29)으로부터 가변저항소자(27)의 저항값에 대응하는 전류를 판독한다.
그러나, 도 10 및 도 11에 도시된 CMR박막의 저항변화는 2배 정도이기 때문에, 소자간의 변동을 고려하면 리셋상태와 기록상태를 원활하게 확인하기 위해서는 저항 변화가 보다 큰 것이 바람직하다. 또한, CMR박막에 인가하는 전압이 높고, 낮은 전압동작 및 낮은 전력소비가 요구되는 메모리장치에는 저항 변화가 적합하지 않다.
그러므로, 본원의 출원인은, 종래기술의 경우와 동일한 페로브스카이트 구조를 가지고 망간을 함유하는 산화물의 CMR재료인 PCMO(Pr0.7Ca0.3MnO3) 등을 이용하여, 하나 이상의 짧은 전기 펄스를 인가함으로써, 새로운 특성을 얻을 수 있었다. 구체적으로는, 약 ±5V의 저전압 펄스를 인가함으로써, 박막재료의 저항값이 수백Ω으로부터 약 1MΩ까지 변화하는 특성을 얻었다. 이하, 망간을 함유하는 페로브스카이트 구조의 산화물로 형성된 가변저항소자를 RRAM(Resistance control nonvolatile Random Access Memory)소자라고 칭한다.
또한, 상기 CMR박막 외에, 전기 펄스의 인가대신에 자기장 또는 열을 이용함으로써 전기저항을 변화시켜 정보를 저장하고, 변화된 저항값에 대응하는 정보를 판독하는 비휘발성 메모리를 실현하는 소자가 있다. 예를 들면, MRAM(Magnetic RAM), OUM(Ovonic Unified Memory), 및 MTJ(Magnetic Tunnel Junction) 등의 소자가 제안되어 있다. 상기 MTJ소자를 이용하는 메모리 어레이 소자 구성은, 일본특허 제2002-151661호 공보에 개시되어 있다. 도 5는 판독에 관한 신호만을 위한 종래예의 메모리셀 구성을 나타낸다.
그러나, 도 12에 도시된 메모리 어레이의 경우에는, 1비트마다 전극에 배선을 접속하고, 기록동작시에 배선을 통해 기록용 펄스를 인가한다. 또한, 판독시에도, 1비트마다 전극에 접속된 배선으로부터 전류를 판독하기 위해, 박막재료의 특성을 평가할 수는 있지만, 메모리장치의 집적도를 향상시킬 수 없다는 문제가 있다. 또한, 기록동작, 판독동작, 및 리셋동작을 수행하기 위해, 메모리장치의 외부로부터의 신호에 따라 모든 것을 제어한다. 따라서, 종래의 메모리장치와 같이, 메모리장치 내부에 있어서, 기록동작, 판독동작, 및 리셋동작을 제어할 수 있는 메모리장치를 구성하지는 않는다.
도 13은, 실제 장치에 가까운 메모리 어레이의 구성을 개략적으로 나타내는 회로도이다. 상기 PCMO재료를 사용하여 형성된 가변저항소자(Rc)가 4 ×4의 매트릭스 형상으로 배치된 메모리 어레이(10)가 구성되어 있다. 가변저항소자(Rc)의 한쪽 단자들은 워드선(W1∼W4)에 접속되어 있고, 나머지 한쪽 단자는 비트선(B1∼B4)에 접속되어 있다. 메모리 어레이(10)에는 주변회로(32)가 인접하여 설치되어 있다. 각 비트선(B1∼B4)에는 비트선 선택 트랜지스터(34)가 접속되어 인버터(38)로의 경로를 형성하고 있다. 비트선 선택 트랜지스터(34)와 인버터(38) 사이에는 부하 트랜지스터(36)가 접속되어 있다. 상기 구성에 따르면, 메모리 어레이(10)의 각 가변 저항소자(Rc)에 대해 데이터를 기록 및 판독할 수 있다.
종래의 메모리 어레이(10)의 경우에는, 메모리 동작이 저전압에서 수행될 수 있다. 그러나, 기록 및 판독방법의 경우에는, 액세스하는 메모리셀에 인접하는 메모리셀로의 누설전류가 발생하기 때문에, 판독동작시에는 정확한 전류값을 평가할 수 없다. 또한, 기록동작시에도, 인접하는 메모리셀로의 누설전류가 발생하기 때문에, 정확한 기록동작을 수행할 수 없다.
예를 들면, 판독동작의 경우에 있어서, 워드선(W3)에 전력공급전압(Vcc)을 접속시키고, 비트선(B2)을 접지전위(GND)로 하고, 그 외의 비트선(B1, B3, B4) 과 워드선(W1, W2, W4)을 개방하고, 비트선 선택 트랜지스터(34a)를 ON상태로 함으로써, 화살표(A1)로 나타낸 전류경로를 형성할 수 있다. 그러므로, 가변저항소자(Rca)의 저항값을 판독할 수 있다. 그러나, 가변저항소자(Rca)에 인접한 가변저항소자(Rc)에 대해, 화살표(A2, A3)로 표시된 전류경로가 발생한다. 그러므로, 선택된 메모리셀에서 가변저항소자(Rca)의 저항의 값만을 판독하는 것은 불가능하게 된다.
여기서, 일본특허 제2002-151661호 공보에 기재된 종래예와 같이, 가변저항소자를 선택 트랜지스터와 직렬로 접속시켜 메모리셀을 형성함으로써, 비선택 행에서의 비선택 메모리셀의 선택 트랜지스터를 OFF상태로 하면, 도 13에 형성된 비선택 가변저항소자를 통과하는 전류경로를 차단할 수 있고, 판독 및 기록시의 상기 문제점들이 해결될 수 있다.
이하, 가변저항소자로서 RRAM소자를 이용하는 경우의 메모리 어레이를 설명 한다. 도 6은, RRAM소자(2)와 선택 트랜지스터(3)를 직렬로 접속하여 형성한 메모리셀(11)의 회로도이고, 도 5에 도시된 일본특허 공개 제2002-151661호 공보의 메모리셀과 동일한 구성을 가진다. 도 7은, 메모리셀(11)을 이용하는 경우의 메모리 어레이 구성을 나타낸다. 비트선(BL1∼BL4)에는 각각 복수의 RRAM소자가 접속되어 있다.
우선, 판독동작을 설명한다. 선택된 RRAM소자에 접속된 비트선에 바이어스 전압을 인가할 수 있도록, 예를 들면, 비트선에 1.5V를 인가하기 위해, 비트선 선택 트랜지스터(4)를 동작시킨다. 동시에, 판독될 메모리셀의 RRAM소자(2)에 접속된 선택 트랜지스터(3)(셀 선택 트랜지스터)의 게이트에 접속되어 있는 워드선을 워드선 구동기(5)에 의해 고레벨(예를 들면, 7V)로 설정하여, 셀 선택 트랜지스터(3)를 ON상태로 한다. 또한, 셀 선택 트랜지스터(3)의 소스(공통 소스선(SL1, SL2)에 접속되어 있음)를 기준전압(예를 들면, 접지전위 0V)으로 설정함으로써, 비트선의 바이어스전압으로부터 RRAM소자와 셀 선택 트랜지스터(3)를 통과한 후 접지전위로의 전류경로가 생성된다. 그러나, 비선택 메모리셀에 대해서는, 워드선 구동기(5)에 의해 비선택 워드선의 레벨을 저레벨(예를 들면, 접지전압 0V)로 설정하고 비선택 비트선을 저레벨 또는 고임피던스(개방 상태)로 설정함으로써, 판독 비트선에 의해 선택된 메모리셀의 RRAM소자 이외의 경로를 통과하는 전류경로를 소멸시킨다. 상기 상태하에서, 선택된 RRAM소자의 저항의 변화만이, 비트선을 통해 순환하는 전류의 변화로서 나타난다. 그 전류변화를 판독회로에 의해 측정함으로써, 선택된 메모리 셀에 저장된 정보를 정확하게 판독할 수 있다. 그 결과, 메모리소자로서 RRAM소자 를 이용할 수 있다.
다음으로, 메모리 어레이의 기록동작을 설명한다. 이 경우에는, RRAM소자(2)의 저항값이 기준저항값보다 큰 경우를 기록상태로 가정하고, 저항값이 기준저항값보다 작은 경우를 소거상태로 한다. 이 경우, 선택된 RRAM소자(2)에 접속된 비트선에 바이어스전압을 인가할 수 있도록, 비트선 선택 트랜지스터(4)를 동작시켜, 예를 들면, 비트선에 3V를 인가한다. 동시에, 데이터가 기록되는 RRAM소자(2)에 접속된 셀 선택 트랜지스터(3)의 게이트에 접속되어 있는 워드선을 워드선 구동기(5)에 의해 고레벨(예를 들면, 7V)로 설정하여, 셀 선택 트랜지스터(3)를 ON상태로 한다. 또한, 셀 선택 트랜지스터(3)의 소스(공통 소스선(SL1, SL2)에 접속되어 있음)를 소정의 값(예를 들면, 접지전위 0V)으로 설정함으로써, 비트선의 바이어스 전압으로부터 발생되어 RRAM소자와 셀 선택 트랜지스터를 통과한 후 접지전위로의 전류경로가 생성되고, 선택된 메모리셀에 데이터가 기록된다. 그러나, 비선택 메모리셀에 대해서는, 비선택 워드선을 저레벨(예를 들면, 접지전위 0V)로 설정함으로써, 선택 비트선으로부터 접지전위로의 전류경로가 형성되지 않고 데이터가 기록되지 않는다.
다음으로, 메모리 어레이의 소거동작을, 블록마다 일괄적으로 데이터를 소거하는 블록 소거의 경우에 대해 설명한다. 블록에서의 RRAM소자에 접속된 모든 비트선에 바이어스 전압을 인가할 수 있도록, 비트선 선택 트랜지스터(4)를 동작시켜, 비트선에 접지전위 0V를 인가한다. 동시에, 모든 RRAM소자에 접속된 셀 선택 트랜지스터(3)의 게이트에 접속되어 있는 워드선을 고레벨(예를 들면, 7V)로 설정하여, 셀 선택 트랜지스터를 ON상태로 한다. 또한, 셀 선택 트랜지스터(3)의 소스(공통 소스선(SL1, SL2)에 접속되어 있음)를 3V 등의 기준전압으로 설정함으로써, 공통 소스선의 바이어스 전압으로부터 블록의 모든 셀 선택 트랜지스터와 RRAM소자를 통해, 접지전위 0V를 가지는 비트선으로의 전류경로가 생성된다. 상기 동작에 따르면, 블록내에 있는 모든 메모리셀의 소거동작이 가능해진다.
그러나, 상기 도 7의 구성에서는, 선택된 RRAM소자 뿐만 아니라, 비선택 RRAM소자도 선택된 비트선에 접속된다. 그러므로, 판독동작을 위해 판독되는 비트선에 바이어스 전압을 인가한 경우, 비선택 행의 워드선을 통해 저레벨로 유지되는 비선택의 RRAM소자에 전압 스트레스가 인가된다. 또한, 전압 스트레스가 1회의 판독동작에 대해서는 무시할 수 있을 정도로 미약해도, 상기 전압 스트레스는 동일한 메모리셀에 반복하여 발생할 수도 있다. 그러므로, RRAM소자의 저항상태가 장기간에 걸쳐 서서히 변화할 수도 있다. 또한, 기록동작시에 있어서, 판독동작의 경우와 동일한 문제가 일어날 수도 있다. 따라서, 보다 신뢰도가 높은 데이터 유지특성의 확립이 요구된다. RRAM소자는 전기적 스트레스에 의해 전기저항을 변화시켜 데이터를 저장하는 메모리소자이므로, RRAM소자가 자기장 또는 열에 의해 전기저항을 변화시키는 MRAM소자나 OUM소자의 경우에 비해 더욱 현저하기 때문에, 이러한 문제를 보다 확실하게 회피하는 방책이 요구된다.
본 발명은 상기 문제점들을 해결하기 위해 이루어진 것으로서, 판독 및 기록동작시에 비선택 메모리셀의 가변저항소자에 대한 전압 스트레스를 감소시킴으로써 보다 신뢰성이 높은 데이터 유지 특성을 확보할 수 있는 비휘발성 반도체 메모리장치를 제공하는 것을 목적으로 한다.
상기 목적을 이루기 위한 본 발명의 비휘발성 반도체 메모리장치의 제1특징적인 구성은, 복수의 비휘발성 메모리셀들을 행방향 및 열방향으로 각각 배열하고, 상기 배열된 비휘발성 메모리셀들 중에서 소정의 메모리셀 또는 메모리셀군을 선택하기 위해 복수의 워드선들과 복수의 비트선들을 행방향과 열방향으로 각각 배열함으로써 구성되는 메모리셀 어레이들을 가지는 반도체 메모리장치가 사용된다는 점에 있다. 상기 메모리셀은 전기저항의 변화에 의해 정보를 저장하는 가변저항소자의 일단과 선택 트랜지스터의 소스를 접속시킴으로써 구성되고, 상기 메모리셀 어레이에는, 상기 선택 트랜지스터의 드레인이 상기 열방향을 따라 공통 비트선과 접속되어 있고, 상기 가변저항소자의 타단이 소스선과 접속되어 있으며, 상기 선택 트랜지스터의 게이트가 상기 행방향을 따라 공통 워드선과 접속되어 있다.
상기 제1특징적인 구성에 따르면, 가변저항소자와 선택 트랜지스터를 직렬로 접속하여 메모리셀을 형성하고 있기 때문에, 선택 트랜지스터는 비선택 행의 메모리셀에 대해서 OFF상태로 되어있다. 그러므로, 선택 메모리셀 이외의 가변저항소자를 통과하는 전류경로를 차단할 수 있고, 판독 또는 기록동작시에 선택된 메모리셀이 올바르게 판독될 수 없다거나, 데이터의 기록 동작이 비선택의 메모리셀에 틀리게 기록되는 문제는 발생하지 않는다. 또한, 비트선과 가변저항소자 사이에 선택 트랜지스터가 배치되는 구성을 이용하기 때문에, 비선택의 메모리셀의 가변저항소자는 판독 및 기록동작시 소정의 판독 및 기록전압이 인가되어 있는 비트선으로부 터 전기적으로 절연된다. 그러므로, 일본특허 공개 제2002-151661호 공보에 개시되어 있는 종래의 메모리 셀의 구성에 의해서는 완전히 해결될 수 없었던, 가변저항소자에 대한 전압 스트레스의 문제가 해결되고, 보다 높은 신뢰도의 데이터 유지특성을 가질 수 있다.
상기 목적을 달성하기 위한 본 발명의 비휘발성 메모리장치의 제2특징적인 구성은, 복수의 비휘발성 메모리셀들을 행방향 및 열방향으로 각각 배열하고, 상기 배열된 비휘발성 메모리셀들 중에서 소정의 메모리셀 또는 메모리셀군을 선택하기 위해 복수의 워드선들과 복수의 비트선들을 행방향과 열방향으로 각각 배열함으로써 구성되는 메모리셀 어레이들을 가지는 반도체 메모리장치가 사용된다는 점이다. 상기 메모리셀들은, 전기저항의 변화에 의해 정보를 저장하는 가변저항소자의 일단과 제1선택 트랜지스터의 소스를 접속시키고, 또한, 상기 가변저항소자의 타단과 제2선택 트랜지스터의 드레인을 접속시킴으로써 구성되며, 상기 메모리셀 어레이에는, 상기 제1선택 트랜지스터의 드레인이 상기 열방향을 따라 공통 비트선과 접속되어 있고, 상기 제2선택 트랜지스터의 소스가 소스선과 접속되어 있고, 상기 제1 및 제2선택 트랜지스터의 게이트가 상기 행방향을 따라 공통 워드선과 접속되어 있다.
제2특징적인 구성에 따르면, 메모리셀이 가변저항소자와 2개의 선택 트랜지스터를 직렬로 접속하여 형성되어 있기 때문에, 선택 트랜지스터는 비선택 메모리셀에 대해 OFF상태로 된다. 그러므로, 선택된 메모리셀 이외의 가변저항소자를 통과하는 전류경로를 차단할 수 있다. 따라서, 판독동작시에 선택된 메모리셀이 올바 르게 판독될 수 없다거나, 데이터에 대한 기록동작이 비선택 메모리셀에서 틀리게 기록된다는 문제점이 발생하지 않는다. 또한, 비트선과 가변저항소자 사이에 선택 트랜지스터가 배치되어있는 구성을 이용하기 때문에, 비선택의 메모리셀의 가변저항소자는 판독 및 기록동작시에 소정의 판독 및 기록전압이 인가되는 비트선으로부터 전기적으로 절연된다. 그러므로, 일본특허 공개 제2002-151661호 공보에 개시되어 있는 종래의 메모리셀의 구성에 의해서는 완전히 해결될 수 없었던, 가변저항소자에 대한 전압 스트레스의 문제가 해결된다. 또한, 소스선과 가변저항소자 사이에 선택 트랜지스터가 배치되는 구성을 이용하기 때문에, 개별 소거 동작시 메모리셀 어레이의 일부의 메모리셀을 선택적으로 개별소거할 때 비선택의 메모리셀의 가변저항소자가 소정의 소거전압이 인가되는 소스선으로부터 전기적으로 절연된다. 그러므로, 개별소거시 가변저항소자에 대한 전압 스트레스가 해제되고, 보다 높은 신뢰도의 데이터 유지특성을 가질 수 있다.
상기 제1 또는 제2특징적인 구성에 부가하여, 상기 가변저항소자는, 전기적 스트레스에 의해 전기저항이 변화하는 가변저항소자인 것도 바람직한 특징적인 구성이다. 또한, 상기 가변저항소자는, 망간을 함유하는 페로브스카이트 구조의 산화물로 형성되어 있는 것도 바람직한 특징적인 구성이다.
이들 특징적인 구성에 따르면, 특히 전압 스트레스에 민감한 메모리셀 구조에 대해, 상기 제1 또는 제2특징적인 구성의 작용 및 이점이 발휘되어, 데이터 유지특성의 향상이 기대된다.
이하, 본 발명의 비휘발성 반도체 메모리장치(이하, "본 발명 장치"라 칭함)의 실시예를 도면에 기초하여 설명한다. 종래기술의 비휘발성 반도체 메모리장치와 중복되는 부분은 동일한 부호를 부여하여 설명한다.
도 1은 본 발명 장치의 메모리셀의 구성을 나타낸다. 도 1에 도시된 바와 같이, 메모리셀(1)은, 가변저항소자로서 기능하는 RRAM소자(2)의 일단과 N형 MOS트랜지스터로 구성되는 선택 트랜지스터(3)의 소스를 접속시킴으로써 구성되고, 선택 트랜지스터(3)의 드레인을 비트선(BL)에 접속시키고, RRAM소자(2)의 타단측을 소스선(SL)에 접속시키고, 선택 트랜지스터(3)의 게이트를 워드선(WL)에 접속시킴으로써 구성되어 있다. 메모리셀은, 가변저항소자(2)와 선택 트랜지스터(3)가 직렬로 접속되어 있다는 점에서 도 5 및 도 6에 도시된 종래의 메모리셀 구성과 유사한 구성을 가진다. 그러나, 이들 종래의 구성의 경우에는, 가변저항소자(2)로서 기능하는 MJT소자 또는 RRAM소자의 일단이 비트선(BL)에 접속되고, 선택 트랜지스터(3)의 소스가 소스선(SL)에 접속되어 있다. 그러나, 본 실시예의 경우에는, 도 1에 도시된 바와 같이, RRAM소자(2)의 일단이 소스선(SL)측에 접속되어 있고, 선택 트랜지스터(3)의 드레인측이 비트선(BL)측에 접속되어 있다.
이 경우, RRAM소자(2)는, 전기적 스트레스가 인가될 때 전기저항이 변화하고, 전기적 스트레스가 해제된 후에도 변화된 전기저항이 유지되기 때문에, 전기 저항의 변화에 의해 데이터를 저장할 수 있는 비휘발성 메모리장치이다. 예를 들면, 비휘발성 메모리장치는, Pr(1-x)CaxMnO3, La(1-x)Cax MnO3, 또는 La(1-x-y)CaxPbyMnO3(이 경우, x<1, y<1, x+y<1)로 표현되는 재료, 예를 들면, Pr0.7Ca0.3MnO3 , La0.65Ca0.35MnO3, 또는 La0.65Ca0.175Pb0.175 MnO3의 망간 산화막을 MOCVD법, 스핀코팅법, 레이저 융삭, 또는 스퍼터링법에 따라 막을 형성함으로써 제조된다.
도 2는, 도 1의 메모리셀을 적용한 본 발명 장치의 메모리 어레이의 구성을 나타낸다. 이하, 도 2의 메모리 어레이의 판독 동작을 설명한다. 선택된 메모리셀의 판독시, 선택된 메모리셀에 접속된 비트선 선택 트랜지스터(4)가 ON상태로 되고, 선택 비트선에 소정의 바이어스 전압(예를 들면, 1.5V)이 인가되는 동시에, 선택된 메모리셀의 RRAM소자(2)에 접속된 선택 트랜지스터(셀 선택 트랜지스터)(3)의 게이트에 접속되어 있는 워드선을 워드선 구동기(5)에 의해 고레벨(예를 들면, 7V)로 하고, 셀 선택 트랜지스터(3)를 ON상태로 한다. 또한, 선택된 메모리셀에 접속된 소스(공통 소스선(SL1, SL2)에 접속되어 있음)를 접지전위 0V 등의 기준전압으로 설정함으로써, 비트선(BL)의 바이어스 전압으로부터 셀 선택 트랜지스터(3)와 RRAM소자(2)를 경유하는 접지전위로의 전류경로가 발생된다.
그러나, 비선택 메모리셀에 대해서는, 비선택 메모리셀에 접속된 워드선(WL)을 워드선 구동기(5)에 의해 소정의 전위(예를 들면 0V)로 설정함으로써, 비선택 메모리셀의 RRAM소자(2)와 선택 비트선(BL)이 전기적으로 절연된다.
상기 상태에서, 선택된 메모리셀(1)의 RRAM소자(2)의 저항의 변화만이 비트선(BL)을 통해 흐르는 전류의 변화로서 나타나고, 그 전류변화를 판독회로에 의해 측정함으로써, 선택된 메모리셀로부터 정보를 정확하게 판독할 수 있다. 또한, 비 선택 메모리셀의 RRAM소자(2)와 선택 비트선(BL)이 전기적으로 절연되기 때문에, 동일한 비트선(BL)에 대해 반복적으로 판독동작을 행하는 경우에도 비선택 메모리셀의 RRAM소자(2)에는 비트선(BL)으로부터의 전압 스트레스가 직접적으로 인가되지 않는다. 결국, 전압 스트레스에 의한 RRAM소자(2)의 저항상태의 변화, 즉, 저장된 데이터 저항의 소실의 가능성이 대폭 감소된다.
이상, 판독동작을 설명했지만, 기록동작시에도 동일한 효과가 기대된다. 즉, 메모리셀(1)의 RRAM소자(2)에 기록동작을 반복적으로 행한 경우, 비트선(BL)으로부터 기록 RRAM소자(2)에 접속된 비트선(BL)에 접속되어 있는 다른 비선택 메모리셀의 RRAM소자(2)에 기록 바이어스 전압이 인가되지 않기 때문에 저장된 저항 상태가 불필요하게 변화한다. 그로 인해, RRAM소자(2)의 데이터 유지에 대한 신뢰성이 더욱 향상된다. 도 3은 도 1의 메모리셀(1)의 개략 단면도를 나타낸다.
또한, 도 2에 도시된 메모리 어레이 구성은 설명의 편의상 4 ×4의 구성이지만, 배열되는 메모리셀의 수는 상기 4 ×4에 한정되는 것은 아니다.
다음으로, 본 발명 장치의 제2실시예를 설명한다.
도 4는, RRAM소자(2)의 양측에 제1 및 제2선택 트랜지스터(3)를 직렬로 접속한 본 발명 장치의 제2메모리 셀 구성을 나타내고 있다.
제1실시예(도 1 및 도 2)의 메모리셀 구성의 경우에서는, 비선택 메모리셀의 RRAM소자(2)에 전압 스트레스가 반복적으로 인가됨으로써 야기된 비선택 메모리셀의 방해현상(저장된 데이터의 의도하지 않은 재기록)이 해소되고, 판독동작 및 기록동작시 데이터 유지특성이 향상될 수 있다. 소거동작시에, 공통 소스선(SL)에 접 속된 복수의 메모리셀을 하나의 블록으로서 가정함으로써 블록마다 일괄적으로 소거하는 경우는, 제1실시예의 메모리셀 구성이어도 문제가 되지 않는다. 그러나, 메모리셀마다 소거하는 경우에는, 비선택 메모리셀의 RRAM소자(2)에 방해현상이 일어날 수도 있다. 예를 들면, 소정의 선택된 메모리셀을 메모리셀마다 개별적으로 소거하는 경우, 선택열의 비트선에 0V를, 선택행의 워드선에, 예를 들면, 7V를, 선택된 메모리셀에 접속된 소스선에, 예를 들면, 3V를 인가함으로써, 소스선에 3V의 전압이 인가되기 때문에, 소거동작시 동일한 블록에서의 비선택 메모리셀에서도 방해현상이 일어날 수도 있다.
도 4에 도시된 제2실시예의 메모리셀 구조의 경우에서는, 가변저항소자(2)의 양단에 선택 트랜지스터(3)가 배치되어 있다. 그러므로, 메모리셀마다 개별적인 소거동작시의 방해현상을 방지할 수 있고, 판독동작, 기록동작, 및 소거동작 중 어떠한 경우에 있어서도 RRAM소자(2)에 전압 스트레스가 인가되는 것이 방지되고 데이터 유지 특성이 더욱 향상될 수 있다.
또한, 상기 각 실시예에 있어서, 판독동작, 기록동작, 및 소거동작의, 비트선, 워드선, 및 소스선에 인가되는 전압은, 사용하는 RRAM소자의 특성에 따라 결정되어야 한다. 또한, 상기 전압값은 예시이기 때문에, 상기 각 실시예의 전압값에 한정되는 것은 아니다.
본 발명은 바람직한 실시예의 관점에서 설명되었으며, 본 발명의 사상과 범위로부터 벗어나지 않고 당업자에 의해 수정과 변경이 이루어질 수도 있다. 그러므로, 본 발명은 이하 청구의 범위에 의해 정의된다.
본 발명의 제1실시예에 따르면, 메모리셀이 가변저항소자와 선택 트랜지스터를 직렬로 접속하여 형성되어 있기 때문에, 비선택 행의 메모리셀에 대해, 선택 트랜지스터가 OFF상태로 된다. 그러므로, 선택된 메모리셀 외의 가변저항소자를 통과하는 전류경로를 차단할 수 있기 때문에, 판독 또는 기록동작시 선택된 메모리셀이 올바르게 판독될 수 없다거나, 비선택의 메모리셀에 데이터가 틀리게 기록되는 문제가 발생하지 않는다. 또한, 비트선과 가변저항소자 사이에 선택 트랜지스터가 배치되는 구성으로 이루어져 있기 때문에, 동일한 비트선에서 데이터의 판독 또는 기록을 반복하는 경우에도, 비트선으로부터 비선택 메모리셀의 가변저항소자에는 전압 스트레스가 인가되지 않는다. 결국, 저항 상태의 변화에 의한 저장된 데이터의 재기록이 전압 스트레스에 의해 수행되지 않고, 가변저항소자의 데이터 유지에 대한 신뢰성이 향상된다. 또한, 본 발명 장치의 제2실시예에 따르면, 메모리셀마다의 개별적인 소거동작으로 소거할 때에도 방해현상을 방지할 수 있고, 판독동작, 기록동작, 및 소거동작 중 어떤 한 동작의 경우에도 비선택 메모리셀의 RRAM소자에 전압 스트레스가 인가되어 데이터가 재기록되는 것을 방지할 수 있다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 복수의 비휘발성 메모리셀들을 행방향 및 열방향으로 각각 배열하고, 상기 배열된 비휘발성 메모리셀들 중에서 소정의 메모리셀 또는 메모리셀군을 선택하기 위해 복수의 워드선들과 복수의 비트선들을 행방향과 열방향으로 각각 배열함으로써 구성되는 메모리셀 어레이들을 포함하고,
    상기 메모리셀들은, 전기저항의 변화에 의해 정보를 저장하는 가변저항소자의 일단과 제1선택 트랜지스터의 소스를 접속시키고, 또한, 상기 가변저항소자의 타단과 제2선택 트랜지스터의 드레인을 접속시킴으로써 각각 구성되며,
    상기 메모리셀 어레이에는, 상기 제1선택 트랜지스터의 드레인이 상기 열방향을 따라 공통 비트선과 접속되어 있고, 상기 제2선택 트랜지스터의 소스가 소스선과 접속되어 있고, 상기 제1 및 제2선택 트랜지스터의 게이트가 상기 행방향을 따라 공통 워드선과 접속되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리장치.
  5. 제4항에 있어서, 상기 가변저항소자는 전기적 스트레스에 의해 전기저항이 변화하는 가변저항소자인 것을 특징으로 하는 비휘발성 반도체 메모리장치.
  6. 제5항에 있어서, 상기 가변저항소자는 망간을 함유하는 페로브스카이트 구조의 산화물로 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리장치.
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