TWI581264B - 電阻式記憶體及其操作方法 - Google Patents

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電阻式記憶體及其操作方法
本發明是有關於一種記憶體，且特別是有關於一種電阻式記憶體及其操作方法。
請參照第14圖及第15圖，第14圖繪示係為程式化傳統電阻式記憶體之示意圖，第15圖繪示係為抹除傳統電阻式記憶體之示意圖。傳統電阻式記憶體3的基本結構是以一個電晶體T及一個電阻記憶胞Rcell所組成。電阻式記憶體3本身結構為金屬/絕緣層/金屬(MIM)結構。電阻式記憶體3藉由外加偏壓來改變電阻記憶胞Rcell之電阻值，以執行程式化與抹除的動作。
如第14圖所示，當程式化電阻記憶胞Rcell時，電晶體T之閘極及電阻記憶胞Rcell被施加偏壓+V，且電晶體T之源極被接地(即0V)，使得電晶體T導通。程式化電流Ip由電阻記憶胞Rcell流向電晶體T。亦即，程式化電流Ip由電晶體T之汲極流向電晶體T之源極。
如第15圖繪示，當抹除電阻記憶胞Rcell時，電晶體T之閘極及電晶體T之源極被施加偏壓+V，且電阻記憶胞Rcell 被接地(即0V)，使得電晶體T導通。抹除電流Ir由電晶體T流向電阻記憶胞Rcell。亦即，抹除電流Ir由電晶體T之源極流向電晶體T之汲極。然而，傳統電阻式記憶體被抹除時，電晶體的本體效應(Body Effect)將導致抹除電流Ir下降，進而影響傳統電阻式記憶體的操作效率，並容易造成抹除失敗的事故發生。
本發明係有關於一種電阻式記憶體及其操作方法。
根據本發明，提出一種電阻式記憶體。電阻式記憶體包括電阻記憶胞、主電晶體及輔助電晶體。主電晶體及輔助電晶體之汲極耦接電阻記憶胞之一端。當程式化電阻記憶胞時，主電晶體導通，且輔助電晶體截止。當抹除電阻記憶胞時，主電晶體及輔助電晶體導通。
根據本發明，提出一種電阻式記憶體之操作方法。電阻式記憶體包括電阻記憶胞、主電晶體及輔助電晶體。操作方法包括：當程式化電阻記憶胞時，控制與電阻記憶胞耦接之主電晶體導通，且控制與電阻記憶胞及主電晶體耦接之輔助電晶體截止；以及當抹除電阻記憶胞時，控制主電晶體及輔助電晶體導通。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
1、2‧‧‧電阻式記憶體
11‧‧‧記憶單元
Rcell‧‧‧電阻記憶胞
TM‧‧‧主電晶體
TA‧‧‧輔助電晶體
Ip‧‧‧程式化電流
Irm、Ira‧‧‧抹除電流
DL1~DL3‧‧‧汲極線
SL1~SL4‧‧‧源極線
GL1~GL3‧‧‧主閘極線
GL1A~GL3A‧‧‧輔助閘極線
+Vp_DL、+Vr_DL‧‧‧汲極偏壓
+Vp_GL、+Ve_GL、+Vr_GL‧‧‧閘極偏壓
+Ve_SL‧‧‧源極偏壓
+V‧‧‧偏壓
第1圖繪示係為依照第一實施例之電阻式記憶體之記憶單元 之示意圖。
第2圖繪示係為程式化電阻記憶胞之示意圖。
第3圖繪示係為抹除電阻記憶胞之示意圖。
第4圖繪示係為依照第一實施例之電阻式記憶體之電路圖。
第5圖繪示係為依照第一實施例之電阻式記憶體之電路佈局圖。
第6圖繪示係為對依照第一實施例之電阻式記憶體進行程式化之示意圖。
第7圖繪示係為對依照第一實施例之電阻式記憶體進行抹除之示意圖。
第8圖繪示係為對依照第一實施例之電阻式記憶體進行讀取之示意圖。
第9圖繪示係為依照第二實施例之電阻式記憶體之電路圖。
第10圖繪示係為依照第二實施例之電阻式記憶體之電路佈局圖。
第11圖繪示係為對依照第二實施例之電阻式記憶體進行程式化之示意圖。
第12圖繪示係為對依照第二實施例之電阻式記憶體進行抹除之示意圖。
第13圖繪示係為對依照第二實施例之電阻式記憶體進行讀取之示意圖。
第14圖繪示係為程式化傳統電阻式記憶體之示意圖。
第15圖繪示係為抹除傳統電阻式記憶體之示意圖。
第一實施例
請同時參照第1圖、第2圖及第3圖，第1圖繪示係為依照第一實施例之電阻式記憶體之記憶單元之示意圖，第2圖繪示係為程式化電阻記憶胞之示意圖，第3圖繪示係為抹除電阻記憶胞之示意圖。記憶單元11包括電阻記憶胞Rcell、主電晶體TM及輔助電晶體TA。主電晶體TM及輔助電晶體TA之汲極耦接至電阻記憶胞Rcell之一端。電阻記憶胞Rcell之另一端耦接至對應之汲極線。主電晶體TM之閘極耦接至對應之主閘極線，且輔助電晶體TA之閘極耦接至對應之輔助閘極線。施加於主閘極線的閘極電壓可隨主閘極線所在位置而調整。相似地，施加於輔助閘極線的閘極電壓可隨輔助閘極線所在位置而調整。主電晶體TM之源極耦接至對應之源極線，且輔助電晶體TA之源極耦接至對應之源極線。
如第2圖繪示，當程式化電阻記憶胞Rcell時，主電晶體TM導通且輔助電晶體TA截止。程式化電流Ip由電阻記憶胞Rcell流向主電晶體TM。如第3圖繪示，當抹除電阻記憶胞Rcell時，主電晶體TA及輔助電晶體TA導通。抹除電流Irm由主電晶體TM流向電阻記憶胞Rcell，且抹除電流Ira由輔助電晶體TA流向電阻記憶胞Rcell。如此一來，能提高流經電阻記憶胞Rcell上的抹除電流總和，進而補償電晶體的本體效應(Body Effect)。除此之外，當讀取電阻記憶胞Rcell時，主電晶體TM導通且輔助電晶 體TA截止。或者，當讀取電阻記憶胞Rcell時，主電晶體TA及輔助電晶體TA導通。
請同時參照第4圖及第5圖，第4圖繪示係為依照第一實施例之電阻式記憶體之電路圖，第5圖繪示係為依照第一實施例之電阻式記憶體之電路佈局圖。前述汲極線於第4圖係以汲極線DL1~DL3為例說明，且前述源極線於第4圖係以源極線SL1~SL3為例說明。前述主閘極線於第4圖係以主閘極線GL1~GL3為例說明，且前述輔助閘極線於第4圖係以輔助閘極線GL1A~GL3A為例說明。電阻式記憶體1包括記憶單元11、汲極線DL1~DL3、主閘極線GL1~GL3、輔助閘極線GL1A~GL3A及源極線SL1~SL3。汲極線DL1~DL3、主閘極線GL1~GL3、輔助閘極線GL1A~GL3A及源極線SL1~SL3耦接至對應之記憶單元11。汲極線DL1~DL3平行於源極線SL1~SL3，且垂直於主閘極線GL1~GL3及輔助閘極線GL1A~GL3A。
請同時參照第6圖及表1，第6圖繪示係為對依照第一實施例之電阻式記憶體進行程式化之示意圖，表1係為程式化、抹除及讀取電阻式記憶體時，汲極線、源極線、主閘極線及輔助閘極線所對應之電壓位準。
當選擇與汲極線DL2、源極線SL2、主閘極線GL2及輔助閘極線GL2A耦接之記憶單元11，並程式化其電阻記憶胞Rcell時，汲極線DL2、源極線SL2、主閘極線GL2及輔助閘極線GL2A如表1所示。其中，汲極線DL2被施加汲極偏壓+Vp_DL，主閘極線GL2被施加閘極偏壓+Vp_GL，源極線SL2及輔助閘極 線GL2A被接地(即0V)。閘極偏壓+Vp_GL可隨主閘極線GL2所在位置而調整。未被選擇之汲極線(如汲極線DL1及DL3)、未被選擇之源極線(如源極線SL1及SL3)、未被選擇之主閘極線(如主閘極線GL1及GL3)、未被選擇之輔助閘極線(如輔助閘極線GL1A及GL3A)及電晶體本體(或稱為井區)被接地。
請同時參照第7圖及表1，第7圖繪示係為對依照第一實施例之電阻式記憶體進行抹除之示意圖。當選擇與汲極線DL2、源極線SL2、主閘極線GL2及輔助閘極線GL2A耦接之記憶單元11，並抹除其電阻記憶胞Rcell時，汲極線DL2、源極線SL2、主閘極線GL2及輔助閘極線GL2A如表1所示。其中，汲極線DL2被接地，源極線SL2被施加源極偏壓+Ve_SL，主閘極線GL2及輔助閘極線GL2A被施加閘極偏壓+Ve_GL。閘極偏壓+Ve_GL可隨主閘極線GL2及輔助閘極線GL2A所在位置而調整。未被選擇之汲極線(如汲極線DL1及DL3)、未被選擇之源極線(如源極線SL1及SL3)、未被選擇之主閘極線(如主閘極線GL1及GL3)、未被選擇之輔助閘極線(如輔助閘極線GL1A及GL3A)及電晶體本體被接地。
請同時參照第8圖及表1，第8圖繪示係為對依照第一實施例之電阻式記憶體進行讀取之示意圖。當選擇與汲極線DL2、源極線SL2、主閘極線GL2及輔助閘極線GL2A耦接之記憶單元11，並讀取其電阻記憶胞Rcell時，汲極線DL2、源極線SL2、主閘極線GL2及輔助閘極線GL2A如表1所示。其中，汲 極線DL2被施加汲極電壓+Vr_DL，源極線SL2被接地，主閘極線GL2被施加閘極偏壓+Vr_GL，輔助閘極線GL2A被接地或被施加閘極偏壓+Vr_GL。閘極偏壓+Vr_GL可隨主閘極線GL2所在位置而調整。未被選擇之汲極線(如汲極線DL1及DL3)、未被選擇之源極線(如源極線SL1及SL3)、未被選擇之主閘極線(如主閘極線GL1及GL3)、未被選擇之輔助閘極線(如輔助閘極線GL1A及GL3A)及電晶體本體被接地。
第二實施例
請同時參照第9圖及第10圖，第9圖繪示係為依照第二實施例之電阻式記憶體之電路圖，第10圖繪示係為依照第二實施例之電阻式記憶體之電路佈局圖。前述汲極線於第9圖係以汲極線DL1~DL3為例說明，且前述源極線於第9圖係以源極線SL1~SL4為例說明。前述主閘極線於第9圖係以主閘極線GL1~GL3為例說明，且前述輔助閘極線於第9圖係以輔助閘極線GL1A~GL3A為例說明。電阻式記憶體2包括記憶單元11、汲極線DL1~DL3、主閘極線GL1~GL3、輔助閘極線GL1A~GL3A及源極線SL1~SL4。汲極線DL1~DL3、主閘極線GL1~GL3、輔助閘極線GL1A~GL3A及源極線SL1~SL4耦接至對應之記憶單元11。汲極線DL1~DL3垂直於源極線SL1~SL4、閘極線GL1~GL3及輔助閘極線GL1A~GL3A。
請同時參照第11圖及表2，第11圖繪示係為對依 照第二實施例之電阻式記憶體進行程式化之示意圖。表2係為程式化、抹除及讀取電阻式記憶體時，汲極線、源極線、主閘極線及輔助閘極線所對應之電壓位準。
當選擇與汲極線DL2、源極線SL2、源極線SL3、主閘極線GL2及輔助閘極線GL2A耦接之記憶單元11，並程式化其電阻記憶胞Rcell時，汲極線DL2、源極線SL2、源極線SL3、主閘極線GL2及輔助閘極線GL2A如表2所示。其中，汲極線DL2被施加汲極偏壓+Vp_DL，主閘極線GL2被施加閘極偏壓+Vp_GL，源極線SL2、源極線SL3及輔助閘極線GL2A被接地(即0V)。閘極偏壓+Vp_GL可隨主閘極線GL2所在位置而調整。未被選擇之汲極線(如汲極線DL1及DL3)、未被選擇之源極線(如源極線SL1及SL4)、未被選擇之主閘極線(如主閘極線GL1及GL3)、未被選擇之輔助閘極線(如輔助閘極線GL1A及GL3A)及電晶體本體被接地。
請同時參照第12圖及表2，第12圖繪示係為對依照第二實施例之電阻式記憶體進行抹除之示意圖。當選擇與汲極線DL2、源極線SL2、源極線SL3、主閘極線GL2及輔助閘極線GL2A耦接之記憶單元11，並抹除其電阻記憶胞Rcell時，汲極線DL2、源極線SL2、源極線SL3、主閘極線GL2及輔助閘極線GL2A如表2所示。其中，汲極線DL2被接地，源極線SL2及源極線SL3被施加源極偏壓+Ve_SL，主閘極線GL2及輔助閘極線GL2A 被施加閘極偏壓+Ve_GL。閘極偏壓+Ve_GL可隨主閘極線GL2及輔助閘極線GL2A所在位置而調整。未被選擇之汲極線(如汲極線DL1及DL3)被施加源極偏壓+Ve_SL。未被選擇之源極線(如源極線SL1及SL4)、未被選擇之主閘極線(如主閘極線GL1及GL3)、未被選擇之輔助閘極線(如輔助閘極線GL1A及GL3A)及電晶體本體被接地。
請同時參照第13圖及表2，第13圖繪示係為對依照第二實施例之電阻式記憶體進行讀取之示意圖。當選擇與汲極線DL2、源極線SL2、源極線SL3、主閘極線GL2及輔助閘極線GL2A耦接之記憶單元11，並讀取其電阻記憶胞Rcell時，汲極線DL2、源極線SL2、源極線SL3、主閘極線GL2及輔助閘極線GL2A如表2所示。其中，汲極線DL2被施加汲極電壓+Vr_DL，源極線SL2及源極線SL3被接地，主閘極線GL2被施加閘極偏壓+Vr_GL，輔助閘極線GL2A被接地或被施加閘極偏壓+Vr_GL。閘極偏壓+Vr_GL可隨主閘極線GL2所在位置而調整。未被選擇之汲極線(如汲極線DL1及DL3)、未被選擇之源極線(如源極線SL1及SL4)、未被選擇之主閘極線(如主閘極線GL1及GL3)、未被選擇之輔助閘極線(如輔助閘極線GL1A及GL3A)及電晶體本體被接地。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤 飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
11‧‧‧電阻記憶胞
Rcell‧‧‧電阻記憶胞
TM‧‧‧主電晶體
TA‧‧‧輔助電晶體

Claims (9)

  1. 一種電阻式記憶體，包括：一電阻記憶胞；一主電晶體；一輔助電晶體，該主電晶體及該輔助電晶體之汲極耦接該電阻記憶胞之一端，其中，該電阻式記憶體操作於一記憶胞兩電晶體架構下，當程式化該電阻記憶胞時，該主電晶體導通，且該輔助電晶體截止，當抹除該電阻記憶胞時，該主電晶體及該輔助電晶體導通；一汲極線，耦接至該電阻記憶胞之另一端；一主閘極線，耦接該主電晶體之一閘極；以及一輔助閘極線，耦接該輔助電晶體之一閘極，該主閘極線與該輔助閘極線被獨立控制。
  2. 如申請專利範圍第1項所述之電阻式記憶體，其中該主閘極線被施壓一閘極電壓時，該閘極電壓係隨該主閘極線所在位置而調整。
  3. 如申請專利範圍第1項所述之電阻式記憶體，更包括：一源極線，係耦接該主電晶體及該輔助電晶體之源極。
  4. 如申請專利範圍第3項所述之電阻式記憶體，其中該汲極線平行於該源極線，且垂直於該主閘極線及該輔助閘極線。
  5. 如申請專利範圍第2項所述之電阻式記憶體，更包括：一第一源極線，係耦接該主電晶體之源極；以及 一第二源極線，係耦接該輔助電晶體之源極。
  6. 如申請專利範圍第5項所述之電阻式記憶體，其中該汲極線垂直於該第一源極線、該第二源極線、該主閘極線及該輔助閘極線。
  7. 一種電阻式記憶體之操作方法，該電阻式記憶體包括一電阻記憶胞、一主電晶體、一輔助電晶體、一主閘極線與一輔助閘極線，該主電晶體及該輔助電晶體耦接該電阻記憶胞，該主閘極線耦接該主電晶體之一閘極，該輔助閘極線耦接該輔助電晶體之一閘極，該電阻式記憶體操作於一記憶胞兩電晶體架構下，該操作方法包括：當程式化該電阻記憶胞時，控制與該電阻記憶胞耦接之該主電晶體導通，且控制與該電阻記憶胞及該主電晶體耦接之該輔助電晶體截止；以及當抹除該電阻記憶胞時，控制該主電晶體及該輔助電晶體導通，其中，獨立控制該主閘極線與該輔助閘極線，以獨立控制該主電晶體與該輔助電晶體。
  8. 如申請專利範圍第7項所述之操作方法，其中當讀取該電阻記憶胞時，該主電晶體導通，且該輔助電晶體截止。
  9. 如申請專利範圍第7項所述之操作方法，其中當讀取該電阻記憶胞時，該主電晶體及該輔助電晶體導通。
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