JPWO2012176452A1 - 半導体記憶装置 - Google Patents

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Abstract

周辺温度が変化したときの読出しマージンの確保がしやすい半導体記憶装置を提供する。
電気抵抗が変化する第１の抵抗変化素子を含むメモリセル（９０１）と、メモリセルの電気抵抗の大きさの判定基準となり、電気抵抗が変化する第２の抵抗変化素子を含む第１のリファレンスセル（１０７）と、第１のリファレンスセルの電気抵抗の大きさの判定基準となる第２のリファレンスセル（１０８）と、を備え、第１の抵抗変化素子の温度係数と第２の抵抗変化素子の温度係数とが同じ極性である。

Description

本発明は、抵抗変化素子をメモリセルに用いた半導体記憶装置、特に、メモリセルの電気抵抗の判定基準となるリファレンスセルに関するものである。
近年、不揮発性、高集積性、低消費電力性、データ読出しの高速性に優れている記憶素子が求められており、その候補の一つとして抵抗変化素子が挙げられている。抵抗変化素子は、ペロブスカイト構造からなる酸化物からなり、電気的ストレスによって電気抵抗が変化し、電気的ストレス解除後も変化した電気抵抗が維持される特性を備えている。上述した特性を利用し、抵抗変化素子の抵抗値を検出する事で、抵抗変化素子が維持している抵抗値をデータとして読み出すことが可能である。抵抗変化素子の抵抗値を検出する際には、低抵抗状態あるいは高抵抗状態に設定された抵抗変化素子に電流を流すことで生じる電圧を検出して増幅する読出し方式が一般的に採用されている（例えば、特許文献１参照）。
特開２００４−２３４７０７号公報
メモリセルに用いられる抵抗変化素子の材料として、ペロブスカイト構造を備えた酸化物が知られ、リファレンスセルに用いられる抵抗固定素子の材料として、ポリシリコンが知られている。しかしながら、これらの材料で形成された抵抗変化素子では、周辺温度が変化したときに最適な読出しマージンの確保が困難である。
そこで、本発明は、従来よりも周辺温度が変化したときの読出しマージンの確保がしやすい半導体記憶装置を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係る半導体記憶装置は、電気抵抗が変化する第１の抵抗変化素子を含むメモリセルと、前記メモリセルの電気抵抗の大きさの判定基準となり、電気抵抗が変化する第２の抵抗変化素子を含む第１のリファレンスセルと、前記第１のリファレンスセルの電気抵抗の大きさの判定基準となる第２のリファレンスセルと、を備え、前記第１の抵抗変化素子の温度係数と前記第２の抵抗変化素子の温度係数の極性が同じである。
本発明に係る半導体記憶装置によれば、広い温度範囲において読出しマージンが確保される。
図１は、特許文献１に記載された半導体記憶装置の回路構成を示す図である。 図２は、ポリシリコンで形成されたリファレンスセルの抵抗とペロブスカイト構造を備えた酸化物で形成されたメモリセルの抵抗の温度変化を例示する図である。 図３は、本発明の第１の実施形態に係る半導体記憶装置の回路構成を示す図である。 図４は、第１のリファレンスセルの抵抗値を基準値に設定する際のフローを示す図である。 図５は、本発明の第１の実施形態の変形例を示す図である。 図６は、電流源Ｉｒｅｆを用いた第２のリファレンスセルの構成の一例を示す図である。 図７は、リファレンスセルの抵抗とメモリセルの抵抗の温度変化を例示する図である。 図８は、本発明の第２の実施形態に係る半導体記憶装置の回路構成を示す図である。 図９は、本発明の第３の実施形態に係る半導体記憶装置の回路構成を示す図である。
（発明の基礎となった知見）
抵抗変化素子の抵抗値を検出する際には、特許文献１に記載されているように、低抵抗状態あるいは高抵抗状態に設定された抵抗変化素子に電流を流すことで生じる電圧を検出して増幅する読出し方式が一般的に採用されている。
図１は、特許文献１に記載された半導体記憶装置の回路構成を示す図である。
メモリセル９０１は、抵抗変化素子Ｒ１１〜ＲｉｊとＭＯＳＦＥＴで構成される選択トランジスタＴ１１〜Ｔｉｊとを備える。メモリセル９０１はマトリックス状に配列されてメモリアレイを形成し、メモリアレイ内に配置されたメモリセル９０１は、行方向を選択するワード線セレクタ９０２と、列方向を選択するビット線セレクタ９０３およびソース線セレクタ９０４とにより選択される。
電圧発生回路９０５は抵抗変化素子のデータ読み出し時、および書き込み時に、抵抗変化素子に印加されるバイアス電圧Vppを生成する。トランジスタ９０６は制御信号Sb1に応じてノードnobのバイアス電圧Vpbをバイアス電圧Vppに設定する。トランジスタ９０７は、制御信号Sb2に応じてノードnobのバイアス電圧Vpbを０Ｖに設定する。トランジスタ９０８、９０９はバイアス電圧Vpbをビット線セレクタに供給する。トランジスタ９１０、９１１はバイアス電圧Vpbを供給する。バッファ９１２は制御信号Penをトランジスタ９１０、９１１に伝達する。インバータ９１３、９１４は、トランジスタ９０８、９０９のゲートにそれぞれ接続される。周辺回路９１５、９１６は、同じ回路構成となっている。周辺回路９１５は、固定抵抗素子Ｒｒｅｆ１〜Ｒｒｅｆ４とＭＯＳＦＥＴで構成される選択トランジスタＴ１〜Ｔ４とを備えてなるリファレンスセル９１７と、ノードno1とノードno2の電圧を比較増幅するセンスアンプ９１８と、センスアンプ９１８の出力をラッチするフリップフロップ９１９からなる。AND回路９２０は周辺回路９１５、９１６の出力を演算する。９２１は制御信号Ss1に応じてノードnosのバイアス電圧Vpsをバイアス電圧Vppに設定するトランジスタ、９２２は制御信号Ss2に応じてバイアス電圧Vpsを０Ｖに設定するトランジスタ、９２３、９２４は制御信号Ss3、Ss4に応じてバイアス電圧Vpsをソース線セレクタに供給するトランジスタである。この半導体記憶装置は、周辺回路を２セット備えるので、書き込み、消去、あるいは、読み出しを２ビット同時に行うことができる。
図１をもとに、半導体記憶装置９００の動作を簡単に説明する。なお、抵抗変化素子の抵抗値を高くすることを「書き込み」と表現し、抵抗変化素子の抵抗値を低くすることを「消去」と表現し、抵抗変化素子の抵抗値を検出することを「読み出し」と表現することとする。
＜書き込み＞
まず、書き込み動作について説明する。
抵抗変化素子にデータを書き込むためには、抵抗変化素子のビット線側に書込み電圧、ソース線側に０Ｖを印加する必要がある。そのため、電圧発生回路９０５が書込み電圧に用いられるバイアス電圧Vppを生成する。ビット線側にバイアス電圧Vppを印加するために、制御信号Sb1をH（ハイレベル）にしてトランジスタ９０６を導通状態にし、ノードnobのバイアス電圧Vpbをバイアス電圧Vppにする。また、初期状態における周辺回路９１５（９１６）の出力をL（ローレベル）に設定し、インバータ９１４（９１３）の出力をHにすることで、トランジスタ９０８（９０９）を導通状態にし、バイアス電圧Vpb（=Vpp）をビット線セレクタに供給する。
一方、ソース線側に０Ｖを印加するために、制御信号Ss2をHにしてトランジスタ９２２を導通状態にし、ノードnosのバイアス電圧Vpsを０Ｖにする。また制御信号Ss3、Ss4をHにしてトランジスタ９２３、９２４を導通状態にし、バイアス電圧Vps（=０Ｖ）をソース線セレクタに供給する。
次に、アドレス信号をワード線セレクタ９０２、ビット線セレクタ９０３、ソース線セレクタ９０４に与える事で、アドレス信号に応じたメモリセル９０１が選択され、選択されたメモリセル９０１の選択トランジスタが導通状態になる。これによって、選択されたメモリセル９０１、つまり抵抗変化素子のビット線側にはバイアス電圧Vps（=Vpp）、ソース線側にはバイアス電圧Vps（=０Ｖ）が印加され、データの書き込みが行われる。つまり抵抗変化素子の抵抗値が高くなっていく。
本構成においては、メモリセルの書き込み中に、制御信号PenをHにすることで、トランジスタ９１０、９１１、を導通状態にし、同時にリファレンスセル９１７のうち、書き込みレベルを判定する際に用いられる固定抵抗素子（仮にＲｅｆ２）の選択トランジスタＴ２を導通状態とすることで、ノードno1の電位とノードno2の電位を逐次比較することが可能になっている。メモリセルの抵抗変化素子の抵抗値が高くなっていくと、ノードno1の電位が徐々に高くなっていき、リファレンスセル９１７の固定抵抗素子（Ｒｅｆ２）の抵抗値よりも高くなると、センスアンプ９１８の出力がLからHに遷移し、同時にフリップフロップ９１９がLからHに遷移する。これによって、インバータ９１３の出力がHからLに遷移するため、トランジスタ９０８が導通状態から非導通状態にかわり、ビット線側へのバイアス電圧Vpbの供給が停止されることで、選択されたメモリセルへの書き込みが終了する。
選択されているメモリセル９０１すべての書き込みが十分になるとAND回路９２０を介してプログラム終了信号が出力される。
＜消去＞
次に、消去動作について説明する。
抵抗変化素子のデータを消去するためには、抵抗変化素子のビット線側に０Ｖ、ソース線側に消去電圧を印加する必要がある。ビット線側に０Ｖを印加するために、制御信号Sb2をHにしてトランジスタ９０７を導通状態にし、ノードnobのバイアス電圧Vpbを０Ｖにする。また、初期状態における周辺回路９１５（９１６）の出力をLに設定し、インバータ９１４（９１３）の出力をHにすることで、トランジスタ９０８（９０９）を導通状態にし、バイアス電圧Vpb（=０Ｖ）をビット線セレクタに供給する。
一方、ソース線側に消去電圧を印加するために、電圧発生回路９０５が消去電圧に用いられるバイアス電圧Vppを生成する。制御信号Ss1をHにしてトランジスタ９２１を導通状態にし、ノードnosのバイアス電圧Vpsをバイアス電圧Vppにする。また制御信号Ss3、Ss4をHにしてトランジスタ９２３、９２４を導通状態にし、バイアス電圧Vps（=Vpp）をソース線セレクタに供給する。
次に、アドレス信号をワード線セレクタ９０２、ビット線セレクタ９０３、ソース線セレクタ９０４に与える事で、アドレス信号に応じたメモリセル９０１が選択され、選択されたメモリセル９０１の選択トランジスタが導通状態になる。これによって、選択されたメモリセル９０１、つまり抵抗変化素子のビット線側にはバイアス電圧Vps（=０Ｖ）、ソース線側にはバイアス電圧Vps（=Vpp）が印加され、データの消去が行われる。つまり抵抗変化素子の抵抗値が低くなっていく。
＜読み出し＞
最後に、読み出し動作について説明する。
電圧発生回路９０５がバイアス電圧Vppを生成する。制御信号Sb1をHにすることでノードnobのバイアス電圧Vpbをバイアス電圧Vppに設定する。また、トランジスタ９０８、９０９、９１０、９１１を導通状態に設定することで、ノードno1、no2、no3、no4にノードnobのバイアス電圧Vpbを供給してプリチャージし、プリチャージ電圧に設定する。
一方、制御信号Ss2をHにすることで、バイアス電圧Vpsを０Ｖに設定し、トランジスタ９２３、９２４を導通状態にする事でバイアス電圧Vps（＝０Ｖ）をソース線セレクタに供給する。
上記状態において、アドレス信号をワード線セレクタ９０２、ビット線セレクタ９０３、ソース線セレクタ９０４に与える事で、メモリセル９０１が選択され、選択されたメモリセル９０１の選択トランジスタが導通状態になる。また、同時に読出し時に使用されるリファレンスセル９１７（例えば固定抵抗素子Ｒｒｅｆ１）の選択トランジスタＴ１を導通状態とする。これらによって、メモリセル９０１およびリファレンスセル９１７に電流が流れ始め、ノードno1〜no4に初期設定されたプリチャージ電圧は徐々に低下していく。ここで、メモリセル９０１の抵抗変化素子が高抵抗状態にあれば、メモリセル９０１に流れる電流はリファレンスセル９１７に流れる電流より少ないため、ノードno1の電圧低下はノードno2の電圧低下より小さい。したがって、ノードno1のセンス電圧Vno1がノードno2のセンス電圧Vno2よりも高くなり、センスアンプ９１８の出力がHとなる。一方、メモリセル９０１の抵抗変化素子が低抵抗状態にあれば、メモリセル９０１に流れる電流はリファレンスセル９１７に流れる電流より多いため、ノードno1の電圧低下はノードno2の電圧低下より大きい。したがって、ノードno1のセンス電圧Vno1がノードno2のセンス電圧Vno2よりも低くなり、センスアンプ９１８の出力がLとなる。
従来から、メモリセルに用いられる抵抗変化素子の材料として、ペロブスカイト構造を備えた酸化物が知られ、リファレンスセルに用いられる抵抗固定素子の材料として、ポリシリコンが知られている。しかしながら、以下に示すように、上記特許文献１にこれらの材料を適用すると、周辺温度が変化したときに最適な読出しマージンの確保が困難であるという課題が生じる。
図２は、ポリシリコンで形成されたリファレンスセルの抵抗とペロブスカイト構造を備えた酸化物で形成されたメモリセルの抵抗の温度変化を例示する図である。
リファレンスセルは温度が上昇したときに抵抗値が増加する傾向（温度係数が正）を示すが、メモリセルは温度依存性が小さい、あるいは温度が上昇したときに抵抗値が低減する傾向（温度係数が負）を示す。
室温において、高抵抗状態のメモリセル９０１の抵抗値とリファレンスセル９１７の抵抗値の差分が、リファレンスセル９１７の抵抗値と低抵抗状態のメモリセル９０１の抵抗値の差分とほぼ同等に設定され、読出しマージンを最適化したとする。
この場合、周辺温度が低温になると、高抵抗状態のメモリセル９０１の抵抗値とリファレンスセル９１７の抵抗値の差分が、リファレンスセル９１７の抵抗値と低抵抗状態のメモリセル９０１の抵抗値の差分より大きくなり、高抵抗状態のメモリセル９０１の読出しマージンは大きくなるが、低抵抗状態のメモリセル９０１の読出しマージンは小さくなる。
一方、周辺温度が高温になると、高抵抗状態のメモリセル９０１の抵抗値とリファレンスセル９１７の抵抗値の差分が、リファレンスセル９１７の抵抗値と低抵抗状態のメモリセル９０１の抵抗値の差分より小さくなり、低抵抗状態のメモリセル９０１の読出しマージンは大きくなるが、高抵抗状態のメモリセル９０１の読出しマージンは小さくなる。
以上のように、ある周辺温度では、メモリセルの高抵抗状態の抵抗値とリファレンスセルの抵抗値の差分と、リファレンスセルの抵抗値とメモリセルの低抵抗状態の抵抗値との差分がほぼ等しく、最適な読み出しマージンが確保できている。しかしながら、周辺温度が変化したとき、高抵抗状態か低抵抗状態かのどちらかの読出しマージンが減少することとなり、最適な読出しマージンの確保が困難という課題がある。また、書込みベリファイ、消去ベリファイにおける読出しマージンに関しても同様であり、書込みベリファイ、消去ベリファイにおける読出しマージン不足は、書き込みレベル不足、消去レベル不足となる恐れがあり、読み出し時の読出しマージンの確保を更に困難にする課題がある。
上記課題を解決するために、本発明の一態様に係る半導体記憶装置は、電気抵抗が変化する第１の抵抗変化素子を含むメモリセルと、前記メモリセルの電気抵抗の大きさの判定基準となり、電気抵抗が変化する第２の抵抗変化素子を含む第１のリファレンスセルと、前記第１のリファレンスセルの電気抵抗の大きさの判定基準となる第２のリファレンスセルと、を備え、前記第１の抵抗変化素子の温度係数と前記第２の抵抗変化素子の温度係数の極性が同じである。
温度係数（Temperature Coefficient）とは、周辺温度が変化したときに電気抵抗が変化する割合である。上記構成によれば、メモリセルの温度係数が正の場合は第１のリファレンスセルの温度係数も正であり、逆に、メモリセルの温度係数が負の場合は第１のリファレンスセルの温度係数も負である。即ち、周辺温度が変化した場合、第１のリファレンスセルの抵抗値は、メモリセルの抵抗値の変化と同じ傾向で変化する。したがって、メモリセルとリファレンスの温度係数が互いに逆の極性である従来技術に比べて、周辺温度が変化したときの読出しマージンの確保がしやすくなる。
また、本発明の一態様において、さらに、前記第１の抵抗変化素子の温度係数と前記第２の抵抗変化素子の温度係数とが同じ大きさであることとしてもよい。この場合、読出しマージンの確保が一層しやすくなる。なお、「同じ」とは製造誤差の範囲内で同じであることをいう。
また、本発明の一態様において、前記第１の抵抗変化素子と前記第２の抵抗変化素子は、同じプロセス工程で形成されていることとしてもよい。この場合、両者の温度係数の極性および大きさを一致させやすくなる。
また、本発明の一態様において、前記第１の抵抗変化素子が、多層配線構造における特定の配線層間に形成され、前記第２の抵抗変化素子が、前記特定の配線層間と同じ配線層間に形成されていることとしてもよい。この場合、両者を同じプロセス工程で形成することができ、そうすると両者の温度係数の極性および大きさを一致させやすくなる。
また、本発明の一態様において、前記第２のリファレンスセルは、抵抗固定素子を含むこととしてもよい。また、前記第２のリファレンスセルは、電流源を含むこととしてもよい。この第２のリファレンスセルを用いることで、第１のリファレンスセルの抵抗値を基準値に設定することができる。
また、本発明の一態様において、前記電流源は、複数の電流値に設定できることとしてもよい。これにより、第１のリファレンスセルに、例えば、書き込み用、消去用、読み出し用の３種類の抵抗変化素子が設けられている場合、それらの抵抗値を単一の電流源で別々の基準値に設定することができる。
また、本発明の一態様において、第１の入力端子と第２の入力端子を有し、前記第１の入力端子の入力電圧と前記第２の入力端子の入力電圧との差分を検出するセンスアンプを、さらに備え、前記第１の入力端子は、前記メモリセルと前記第２のリファレンスセルとに接続され、前記第２の入力端子は、前記第１のリファレンスセルに接続され、前記メモリセルは、さらに、前記第１の抵抗変化素子と前記第１の入力端子との間に接続された第１のスイッチ素子を含み、前記第２のリファレンスセルは、抵抗固定素子または電流源と、前記抵抗固定素子または電流源と前記第１の入力端子との間に接続された第２のスイッチ素子とを含むこととしてもよい。この構成では、第１のスイッチ素子をオンにし第２のスイッチ素子をオフにすると、第１の抵抗変化素子がセンスアンプに接続されることとなり、第１のスイッチ素子をオフにし第２のスイッチ素子をオンにすると抵抗固定素子または電流源がセンスアンプに接続されることとなる。即ち、メモリセルと第２のリファレンスセルとを選択的にセンスアンプに接続することができる。したがって、第１のリファレンスセルの抵抗値を基準値に設定する場合に、別途、専用のセンスアンプを設ける必要がなく、回路規模の増大を抑制することができる。
また、本発明の一態様において、前記メモリセルが、行列状に複数配置され、前記第１のリファレンスセルが、行列状に複数配置されていることとしてもよい。これにより、両者が類似の構造となるので、両者の温度係数の極性および大きさを一致させやすくなる。
また、本発明の一態様において、前記第１のリファレンスセルは、前記第２の抵抗変化素子を複数含み、それらが同じ大きさの電気抵抗に設定され、且つ、並列接続されていることとしてもよい。これにより、抵抗変化素子のアナログ的な抵抗値の設定が必要なくなる。そのため、第１のリファレンスセルの抵抗値を基準値に設定するときの誤差を小さくすることができる。
以下、この発明の実施の形態に関し、図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
（第１の実施形態）
＜構成＞
図３は、本発明の第１の実施形態に係る半導体記憶装置１００の回路構成を示す図である。
トランジスタ１０１、１０２は、制御信号Sbr1、Sbr2に応じてバイアス電圧Vpbを供給する。トランジスタ１０３、１０４は、制御信号Ssr1、Ssr2に応じてバイアス電圧Vpsを供給する。周辺回路１０５、１０６は同じ回路構成である。
第１のリファレンスセル１０７は抵抗変化素子Ｒｒ１〜Ｒｒ３と選択トランジスタＴｂ１〜Ｔｂ３からなり、メモリセル９０１を読み出す時に基準となる。抵抗変化素子Ｒｒ１〜Ｒｒ３は、メモリセル９０１に備えられている抵抗変化素子Ｒ１１〜Ｒｉｊと同様に、ペロブスカイト構造を備えた酸化物で形成されている。これにより、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１〜Ｒｒ３の温度係数と、メモリセル９０１の抵抗変化素子Ｒ１１〜Ｒｉｊの温度係数とが同じ極性かつ同じ大きさである。また、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１〜Ｒｒ３とメモリセル９０１の抵抗変化素子Ｒ１１〜Ｒｉｊとは同じプロセス工程で形成されており、多層配線層において同じ配線層間（例えば、第１配線層と第２配線層との間）に形成されている。抵抗変化素子Ｒｒ１は、読み出し用、Ｒｒ２はプログラム（書き込み）ベリファイ用、Ｒｒ３は消去ベリファイ用である。
第２のリファレンスセル１０８は抵抗固定素子Ｒａｎｃ１〜Ｒａｎｃ３と選択トランジスタＴｃ１〜Ｔｃ３からなり、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１〜Ｒｒ３の抵抗値を基準値に設定するために用いられる。Ｒａｎｃ１は読み出し用、Ｒａｎｃ２はプログラム（書き込み）ベリファイ用、Ｒａｎｃ３は消去ベリファイ用である。抵抗固定素子としては、例えば、ポリシリコン抵抗や拡散抵抗が利用可能である。
センスアンプ１０９はノードno1の電圧Vno1とノードno2の電圧Vno2を比較増幅する。フリップフロップ１１０はセンスアンプ１０９の出力をラッチする。
本実施形態では、同時に２ビットのデータを取り扱う（書き込み、消去、および、読み出し）ために、周辺回路等が２セット用意されている。同時にｊビット（ｊは整数）のデータを取り扱うには、周辺回路等をｊセット用意すればよい。
＜動作＞
本半導体記憶装置では、半導体記憶装置のプロセス工程終了後、メモリセル９０１を使用する前に、第１のリファレンスセル１０７の抵抗値を基準値に設定する必要がある。ここでは、まず図４を参照しつつ、上記第１のリファレンスの抵抗値の設定フローについて説明する。なお、ここでは、簡略化のために周辺回路１０５の動作のみを説明する。周辺回路１０６の動作を理解するためには、トランジスタ９０８、９２３、１０１、１０３をそれぞれトランジスタ９０９、９２４、１０２、１０４に読み替え、制御信号Sb3、Ss3、Sbr1、Ssr1をそれぞれ制御信号Sb4、Ss4、Sbr2、Ssr2に読み替え、ノードno1、no2、no5をそれぞれノードno3、no4、no6に読み替えればよい。
［第１ステップ］
第１ステップでは第１のリファレンスセル１０７のフォーミングを行う。
ペロブスカイト構造を備える酸化物を用いた抵抗変化素子の抵抗値を制御可能な状態にするために、まずフォーミング（軽い絶縁破壊）を行う。フォーミングの詳細フローについては割愛する。
［第２ステップ］
第２ステップでは、第１のリファレンスセル１０７を消去（低抵抗）状態に設定する。
第１のリファレンスセル１０７の抵抗変化素子（例えばＲｒ１）を消去状態にするためには、ノードno2に０Ｖ、ノードno5に消去電圧を与えて抵抗変化素子Ｒｒ１に印加する必要がある。ノードno2に０Ｖを印加するために、制御信号Sb2をHにしてトランジスタ９０７を導通状態にし、ノードnobのバイアス電圧Vpbを０Ｖにする。また、制御信号Sbr1をHにすることで、トランジスタ１０１を導通状態にし、バイアス電圧Vpb（=０Ｖ）をノードno2に供給する。
一方、ノードno5に消去電圧を印加するために、制御信号Ss1をHにしてトランジスタ９２１を導通状態にし、ノードnosのバイアス電圧Vpsをバイアス電圧Vppにする。また制御信号Ssr1をHにしてトランジスタ１０３を導通状態にし、バイアス電圧Vps（=Vpp）をノードno5に印加する。
さらに、制御信号B1をLからHにすることで選択トランジスタＴｂ１を導通状態にする。
これによって、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１には、ノードno2側にバイアス電圧Vps（=０Ｖ）、ノードno5側にバイアス電圧Vps（=Vpp）が印加され、データの消去が行われる。つまり抵抗変化素子Ｒｒ１の抵抗値が低くなっていく。
［第３ステップ］
第３ステップでは、第１のリファレンスセル１０７の抵抗変化素子（例えば、Ｒｒ１：読み出し用）に書き込みを行う。
第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１を書き込み状態にするためには、ノードno2に書き込み電圧、ノードno5に０Ｖを与えて抵抗変化素子Ｒｒ１に印加する必要がある。ノードno2に書き込み電圧を印加するために、制御信号Sb1をHにしてトランジスタ９０６を導通状態にし、ノードnobのバイアス電圧Vpbをバイアス電圧Vppにする。また、制御信号Sbr1をHにすることで、トランジスタ１０１を導通状態にし、バイアス電圧Vpb（=Vpp）をノードno2に供給する。
一方、ノードno5に０Ｖを印加するために、制御信号Ss2をHにしてトランジスタ９２２を導通状態にし、ノードnosのバイアス電圧Vpsを０Ｖにする。また制御信号Ssr1をHにしてトランジスタ１０３を導通状態にし、バイアス電圧Vps（=０ｖ）をノードno5に印加する。
さらに、制御信号B1をLからHにすることで選択トランジスタＴｂ１が導通状態になる。これによって、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１には、ノードno2側にバイアス電圧Vpb（=Vpp）、ノードno5側にバイアス電圧Vps（=０Ｖ）が印加され、書き込みが行われる。つまり抵抗変化素子の抵抗値が高くなっていく。
［第４ステップ］
第４ステップでは、第２のリファレンスセル１０８の抵抗固定素子Ｒａｎｃ１を用いて、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１のベリファイを実施する。
制御信号Sb1をHにすることでノードnobのバイアス電圧Vpbをバイアス電圧Vppに設定する。また、トランジスタ９０８、１０１を導通状態に設定することで、ノードno1、no2にノードnobのバイアス電圧Vpb（=Vpp）を供給してプリチャージし、プリチャージ電圧に設定する。
一方、制御信号Ss2をHにすることで、ノードnosのバイアス電圧Vpsを０Ｖに設定し、トランジスタ１０３を導通状態にする事で０Ｖをノードno5に印加する。
上記状態において、制御信号B1をHにして第１のリファレンスセル１０７の選択トランジスタＴｂ１を導通状態にする。また、同時に第１のリファレンスセル１０７の読み出し用抵抗変化素子Ｒｒ１の基準抵抗として用いられる第２のリファレンスセル１０８の抵抗固定素子Ｒａｎｃ１の選択トランジスタＴｃ１を導通状態とする。
これらによって、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１、および第２のリファレンスセル１０８の抵抗固定素子Ｒａｎｃ１に電流が流れはじめ、ノードno1、no2に初期設定されたプリチャージ電圧は徐々に低下していく。例えば、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１が低抵抗状態にあれば、抵抗変化素子Ｒｒ１に流れる電流は第２のリファレンスセル１０８の抵抗固定素子Ｒａｎｃ１に流れる電流Ｉａｎｃ１より多いため、ノードno2の電圧低下はノードno1の電圧低下より大きい。そうするとノードno2のセンス電圧Vno2がノードno1のセンス電圧Vno1よりも低くなり、センスアンプ１０９の出力がHとなる。これにより、抵抗変化素子Ｒｒ１の抵抗値が抵抗固定素子Ｒａｎｃ１より低い状態であることが分かる。したがって、第３ステップを再度実施することで、抵抗変化素子Ｒｒ１の抵抗値を高くする。
一方、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１が高抵抗状態にあれば、抵抗変化素子Ｒｒ１に流れる電流は第２のリファレンスセル１０８の抵抗固定素子Ｒａｎｃ１に流れる電流Ｉａｎｃ１より少ないため、ノードno2の電圧低下はノードno1の電圧低下より小さい。そうするとノードno2のセンス電圧Vno2がノードno1のセンス電圧Vno1よりも高くなり、センスアンプ１０９の出力がLとなる。これにより、抵抗変化素子Ｒｒ１の抵抗値が抵抗固定素子Ｒａｎｃ１まで到達していることが分かる。したがって、第１のリファレンスセル１０７の読み出し用抵抗変化素子Ｒｒ１の設定は終了となる。
なお、上記では、「抵抗変化素子Ｒｒ１の抵抗値が抵抗固定素子Ｒａｎｃ１の抵抗値よりも大きい」という条件のみを満足することで第１のリファレンスセル１０７の読み出し用抵抗変化素子Ｒｒ１の設定を終了としているが、抵抗変化素子Ｒｒ１の上限値を設定するために、上限設定用の固定抵抗素子（仮にRanc1_up）を設けて第３ステップ同様のベリファイを実施し、「抵抗変化素子Ｒｒ１の抵抗値が抵抗固定素子Ｒａｎｃ１＿ｕｐの抵抗値よりも小さい」という条件をさらに満たすことで、第１のリファレンスセル１０７の読み出し用抵抗変化素子Ｒｒ１の設定を完了とすることも、もちろん可能である。
［第５ステップ］
第５ステップでは、プログラムベリファイ用の抵抗変化素子Ｒｒ２、消去ベリファイ用の抵抗変化素子Ｒｒ３の抵抗値の設定も行う。
第１のリファレンスセル１０７のプログラムベリファイ用の抵抗変化素子Ｒｒ２の抵抗値の設定は、第２のリファレンスセル１０８の抵抗固定素子Ｒａｎｃ２を基準として第２ステップから第４ステップを実施することにより行われる。同様に、第１のリファレンスセル１０７の消去ベリファイ用の抵抗変化素子Ｒｒ３の抵抗値の設定は、第２のリファレンスセル１０８の抵抗固定素子Ｒａｎｃ３を基準として第２ステップから第４ステップを実施することにより行われる。
以上により、第５ステップまで実施することで、第１のリファレンスセル１０７の読み出し用抵抗変化素子Ｒｒ１、プログラムベリファイ用抵抗変化素子Ｒｒ２、消去ベリファイ用抵抗変化素子Ｒｒ３の抵抗値の設定が終了する。
なお、ここまで第１のリファレンスの設定基準として、抵抗固定素子からなる第２のリファレンスセルを用いて説明してきたが、第１のリファレンスの抵抗値を設定する基準となるものであれば、特に抵抗固定素子でなくてもよい。第２のリファレンスセルは、読出し時やベリファイ時に、電流Ｉａｎｃ１を流す事で第１のリファレンスセルの抵抗値の基準となっている。このことから、図５の半導体記憶装置２００に示すように、電流源Ｉｒｅｆと選択トランジスタＴ５を備えた第２のリファレンスセル２０１を用いてもよい。電流源Ｉｒｅｆを用いた第２のリファレンスセル２０１の構成の一例を図６に示す。参照電圧Vrefを差動アンプ２１１に入力し、トランジスタＴｐ１を制御する。ノードnorをアンプにフィードバックする事で、ノードnorの電圧Vnorが参照電圧Vrefに一致する。制御信号Trm1、Trm2をLとすると、抵抗Rt1,Rt2,Rt3に流れる電流Irは、Vref/（Rt1+Rt2+Rt3）となる。電流Irは、トランジスタＴｐ１、Ｔｐ２からなるカレントミラー回路とトランジスタＴｎ１、Ｔｎ２からなるカレントミラー回路を介して伝達され、選択トランジスタＴ５、ノードno1に電流Irが流れる。制御信号Trm1、Trm2のそれぞれのレベルを変える事で、トランジスタＴ５に流れる電流、つまりは第１のリファレンスセルの抵抗値を決定する基準電流をトリミングする事ができ、必要な電流値を設定する事が可能となる。また、第２のリファレンスセルとして、複数のメモリセル９０１を同時活性化させたときの抵抗値を用いる事もできる。
次に、抵抗値が設定された第１のリファレンスセル１０７の読み出し用抵抗変化素子Ｒｒ１、プログラムベリファイ用抵抗変化素子Ｒｒ２、消去ベリファイ用抵抗変化素子Ｒｒ３を用いたメモリセルの読み出し、書き込み、消去動作を説明する。
［消去動作］
メモリセル９０１の抵抗変化素子を消去状態にするためには、ビット線ＢＬｊに０Ｖ、ソース線ＳＬｊに消去電圧を与えて抵抗変化素子Ｒｉｊに印加する必要がある。ビット線ＢＬｊに０Ｖを印加するために、制御信号Sb2をHにしてトランジスタ９０７を導通状態にし、ノードnobのバイアス電圧Vpbを０Ｖにする。また、制御信号Sb3をHにすることで、トランジスタ９０８を導通状態にし、バイアス電圧Vpb（=０Ｖ）をビット線セレクタに供給する。
一方、ソース線ＳＬｊに消去電圧を印加するために、制御信号Ss1をHにしてトランジスタ９２１を導通状態にし、ノードnosのバイアス電圧Vpsをバイアス電圧Vppにする。また制御信号Ss3をHにしてトランジスタ９２３を導通状態にし、バイアス電圧Vps（=Vpp）をソース線セレクタに印加する。
次に、アドレス信号をワード線セレクタ９０２、ビット線セレクタ９０３、ソース線セレクタ９０４に与えることで、選択トランジスタＴｉｊが導通状態になる。これによって、選択されたメモリセル９０１の抵抗変化素子Ｒｉｊには、ビット線ＢＬｊ側にバイアス電圧Vps（=０Ｖ）、ソース線ＳＬｊ側にバイアス電圧Vps（=Vpp）が印加され、データの消去が行われる。つまり抵抗変化素子の抵抗値が低くなっていく。
次に、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ３を用いて消去ベリファイを実施する。
制御信号Sb1をHにすることでノードnobのバイアス電圧Vpbをバイアス電圧Vppに設定する。また、トランジスタ９０８、１０１を導通状態に設定することで、ノードno1、no2にノードnobのバイアス電圧Vpb（=Vpp）を供給してプリチャージし、プリチャージ電圧に設定する。
一方、制御信号Ss2をHにすることで、ノードnosのバイアス電圧Vpsを０Ｖに設定し、トランジスタ９２３、１０３を導通状態にする事で０Ｖをソース線セレクタ、およびノードno5に印加する。
上記状態において、アドレス信号がワード線セレクタ９０２、ビット線セレクタ９０３、ソース線セレクタ９０４に与えられ、メモリセル９０１の選択トランジスタＴｉｊが導通状態となる。また、同時に第１のリファレンスセル１０７の消去ベリファイ用抵抗変化素子Ｒｒ３の選択トランジスタＴｂ３が導通状態となる。
これらによって、メモリセル９０１の抵抗変化素子Ｒｉｊ、および第１のリファレンスセル１０７の抵抗変化素子Ｒｒ３に電流が流れはじめ、ノードno1、no2に初期設定されたプリチャージ電圧は徐々に低下していく。メモリセル９０１の抵抗変化素子Ｒｉｊが高抵抗状態にあれば、抵抗変化素子Ｒｉｊに流れる電流は第１のリファレンスセル１０７の抵抗変化素子Ｒｒ３に流れる電流より少ないため、ノードno1の電圧低下はノードno2の電圧低下より小さい。したがって、ノードno1のセンス電圧Vno1がノードno2のセンス電圧Vno2よりも高くなり、センスアンプ１０９の出力がHとなる。これによりメモリセル９０１の抵抗変化素子Ｒｉｊが十分に消去（低抵抗化）されていないことがわかる。したがって、再度消去動作および消去ベリファイが必要となる。
一方、メモリセル９０１の抵抗変化素子Ｒｉｊが低抵抗状態にあれば、抵抗変化素子Ｒｉｊに流れる電流は第１のリファレンスセル１０７の抵抗変化素子Ｒｒ３に流れる電流より多いため、ノードno1の電圧低下はノードno2の電圧低下より大きい。したがってノードno1のセンス電圧Vno1がノードno2のセンス電圧Vno2よりも小さくなり、センスアンプ１０９の出力がLとなる。これにより、メモリセル９０１の抵抗変化素子Ｒｉｊが十分に消去（低抵抗化）されていることが分かる。したがって、消去動作が終了となる。
上記動作において、メモリセル９０１と第１のリファレンスセル１０７は、同一プロセス工程によって製造されているため、図７に示すように低抵抗状態のメモリセル９０１と第１のリファレンス（消去用）は同じ傾向の温度依存を持っている。したがって、消去ベリファイ動作が実施される周辺温度に関わらず、メモリセル９０１の抵抗値を適切な消去レベル（低抵抗値）に設定することが可能である。
［書き込み動作］
メモリセル９０１の抵抗変化素子を書き込み状態にするためには、ビット線ＢＬｊに書き込み電圧、ソース線ＳＬｊに０Ｖを与えて抵抗変化素子Ｒｉｊに印加する必要がある。ビット線ＢＬｊに書き込み電圧を印加するために、制御信号Sb1をHにしてトランジスタ９０６を導通状態にし、ノードnobのバイアス電圧Vpbをバイアス電圧Vppにする。また、制御信号Sb3をHにすることで、トランジスタ９０８を導通状態にし、バイアス電圧Vpb（=Vpp）をビット線セレクタに供給する。
一方、ソース線ＳＬｊに０Ｖを印加するために、制御信号Ss2をHにしてトランジスタ９２２を導通状態にし、ノードnosのバイアス電圧Vpsを０Ｖにする。また制御信号Ss3をHにしてトランジスタ９２３を導通状態にし、バイアス電圧Vps（=０Ｖ）をソース線セレクタに印加する。
次に、アドレス信号をワード線セレクタ９０２、ビット線セレクタ９０３、ソース線セレクタ９０４に与えることで、選択トランジスタＴｉｊを導通状態にする。これによって、選択されたメモリセル９０１の抵抗変化素子Ｒｉｊには、ビット線ＢＬｊ側にバイアス電圧Vps（=Vpp）、ソース線ＳＬｊ側にバイアス電圧Vps（=０ｖ）が印加され、データの書き込みが行われる。つまり抵抗変化素子の抵抗値が高くなっていく。
次に、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ２を用いて書き込みベリファイを実施する。
制御信号Sb1をHにすることでノードnobのバイアス電圧Vpbをバイアス電圧Vppに設定する。また、トランジスタ９０８、１０１を導通状態に設定することで、ノードno1、no2にノードnobのバイアス電圧Vpb（=Vpp）を供給してプリチャージし、プリチャージ電圧に設定する。
一方、制御信号Ss2をHにすることで、ノードnosのバイアス電圧Vpsを０Ｖに設定し、トランジスタ９２３、１０３を導通状態にする事で０Ｖをソース線セレクタ、およびノードno5に印加する。
上記状態において、アドレス信号がワード線セレクタ９０２、ビット線セレクタ９０３、ソース線セレクタ９０４に与えられ、メモリセル９０１の選択トランジスタＴｉｊが導通状態となる。また、同時に第１のリファレンスセル１０７の書き込みベリファイ用抵抗変化素子Ｒｒ２の選択トランジスタＴｂ２が導通状態となる。
これらによって、メモリセル９０１の抵抗変化素子Ｒｉｊ、および第１のリファレンスセル１０７の抵抗変化素子Ｒｒ２に電流が流れはじめ、ノードno1、no2に初期設定されたプリチャージ電圧は徐々に低下していく。メモリセル９０１の抵抗変化素子Ｒｉｊが低抵抗状態にあれば、抵抗変化素子Ｒｉｊに流れる電流は第１のリファレンスセル１０７の抵抗変化素子Ｒｒ２に流れる電流より多いため、ノードno1の電圧低下はノードno2の電圧低下より大きい。したがってノードno1のセンス電圧Vno1がノードno2のセンス電圧Vno2よりも低くなり、センスアンプ１０９の出力がLとなる。これにより、メモリセル９０１の抵抗変化素子Ｒｉｊが十分に書き込み（高抵抗化）されていないことが分かる。したがって、再度書き込み動作および書き込みベリファイが必要となる。
一方、メモリセル９０１の抵抗変化素子Ｒｉｊが高抵抗状態にあれば、抵抗変化素子Ｒｉｊに流れる電流は第１のリファレンスセル１０７の抵抗変化素子Ｒｒ２に流れる電流より少ないため、ノードno1の電圧低下はノードno2の電圧低下より小さい。したがって、ノードno1のセンス電圧Vno1がノードno2のセンス電圧Vno2よりも高くなり、センスアンプ１０９の出力がHになる。これにより、メモリセル９０１の抵抗変化素子Ｒｉｊが十分に書き込み（高抵抗化）されていることがわかる。したがって、書き込み動作が終了となる。
上記動作において、メモリセル９０１と第１のリファレンスセル１０７は、同一プロセス工程によって製造されているため、図７に示すように高抵抗状態のメモリセル９０１と第１のリファレンス（書き込み用）は同じ傾向の温度依存を持っている。したがって、書込みベリファイ動作が実施される周辺温度に関わらず、メモリセル９０１の抵抗値を適切な書込みレベル（低抵抗値）に設定することが可能である。
［読み出し動作］
次に、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１を用いた読み出し動作を説明する。
制御信号Sb1をHにすることでノードnobのバイアス電圧Vpbをバイアス電圧Vppに設定する。また、トランジスタ９０８、１０１を導通状態に設定することで、ノードno1、no2にノードnobのバイアス電圧Vpb（=Vpp）を供給してプリチャージし、プリチャージ電圧に設定する。
一方、制御信号Ss2をHにすることで、ノードnosのバイアス電圧Vpsを０Ｖに設定し、トランジスタ９２３、１０３を導通状態にする事で０Ｖをソース線セレクタ、およびノードno5に印加する。
上記状態において、アドレス信号がワード線セレクタ９０２、ビット線セレクタ９０３、ソース線セレクタ９０４に与えられ、メモリセル９０１の選択トランジスタＴｉｊが導通状態となる。また、同時に第１のリファレンスセル１０７の読み出し用抵抗変化素子Ｒｒ１の選択トランジスタＴｂ１が導通状態となる。
これらによって、メモリセル９０１の抵抗変化素子Ｒｉｊ、および第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１に電流が流れはじめ、ノードno1、no2に初期設定されたプリチャージ電圧は徐々に低下していく。メモリセル９０１の抵抗変化素子Ｒｉｊが低抵抗状態にあれば、抵抗変化素子Ｒｉｊに流れる電流は第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１に流れる電流より多いため、ノードno1の電圧低下はノードno2の電圧低下より大きい。したがってノードno1のセンス電圧Vno1がノードno2のセンス電圧Vno2よりも低くなり、センスアンプ１０９の出力がLとなる。これにより、メモリセル９０１が低抵抗状態であることを知ることができる。
一方、メモリセル９０１の抵抗変化素子Ｒｉｊが高抵抗状態にあれば、抵抗変化素子Ｒｉｊに流れる電流は第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１に流れる電流より少ないため、ノードno1の電圧低下はノードno2の電圧低下より小さい。したがって、ノードno1のセンス電圧Vno1がノードno2のセンス電圧Vno2よりも高くなり、センスアンプ１０９の出力がHとなる。これにより、メモリセル９０１が高抵抗状態であることを知ることができる。
上記動作において、メモリセル９０１と第１のリファレンスセル１０７は、同一プロセス工程によって製造されているため、図７に示すように、第１のリファレンス（読出し用）は、周辺温度が変わった場合においても高抵抗状態と低抵抗状態のメモリセルの抵抗値に対して、常に中心付近の抵抗値となる。
したがって、周辺温度にかかわらず高抵抗状態のメモリセル９０１の抵抗値とリファレンスセル１０７の抵抗値の差分が、リファレンスセル１０７の抵抗値と低抵抗状態のメモリセル９０１の抵抗値の差分とほぼ同等に設定され、最適な読出しマージンを確保する事ができる。
以上のように、第２のリファレンスセル１０８を用いて第１のリファレンスセル１０７を予め初期設定することで、その後、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１〜Ｒｒ３を用いて、メモリセル９０１を読み出し、消去、消去ベリファイ、書込み、書込みベリファイなどの動作をさせることが可能である。
また、図７に示すように、周辺温度が変化した場合、第１のリファレンスセル１０７の抵抗値は、メモリセル９０１の抵抗値の変化と同じ傾向で変化する。したがって、メモリセルとリファレンスの温度係数が互いに逆の極性である従来技術に比べて、周辺温度が変化したときの読出しマージンの確保がしやすくなる。
さらに、図７に示すように、第１のリファレンスセル１０７の温度係数とメモリセル９０１の温度係数とが同じ大きさである。したがって、読出しマージンの確保が一層しやすくなる。
また、メモリセル９０１の抵抗変化素子Ｒ１１〜Ｒｉｊと第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１〜Ｒｒ３とを同じプロセス工程で形成しているので、図７に示すように、周辺温度が変化した場合においてもメモリセル９０１と第１のリファレンスセル１０７の抵抗値の差分を一定以上に保つことが容易になり、広範囲の温度条件において、最適な読み出しマージンを確保することができる。なお、第２のリファレンスセルを判定基準として第１のリファレンスセルの特性を予め合わせ込み、第１のリファレンスセルを判定基準としてメモリセルのデータを読み出すことは、磁化の方向によって抵抗値が変わるMRAM素子や熱による結晶状態の変化により抵抗値が変わるOUM素子をメモリセルと第１のリファレンスセルに用いた場合においても利用することができる。
（第２の実施形態）
＜構成＞
図８は、本発明の第２の実施形態に係る半導体記憶装置３００の回路構成を示す図である。
半導体記憶装置３００は、図３で示した第１のリファレンスセル１０７をリファレンスアレイ３０１として構成している。
第１のリファレンスセル（Rr1j：読み出し用、Rr2j：プログラムベリファイ用、Rr3j：消去ベリファイ用）を異なるワード線B1、B2、B3に対応させまた、それぞれの周辺回路１０５、１０６の第１のリファレンスセルを異なるビット線ＢＬｒ（ｒは整数）に割り当てている。第１のリファレンスセルは、リファレンスアドレス信号が、リファレンスワード線セレクタ３０２、リファレンスビット線セレクタ３０３、リファレンスソース線セレクタ３０４に与えられる事で選択を可能としている。
第１のリファレンスを用いる消去ベリファイ、プログラムベリファイ、読出し動作としては、第１の実施形態が基本となっており、第１のリファレンスの選択のみが異なる。リファレンスアドレス信号が、リファレンスワード線セレクタ３０２、リファレンスビット線セレクタ３０３、リファレンスソース線セレクタ３０４に与えられる事で、例えば、リファレンスワード線Ｂ１が活性化し、選択トランジスタＴｂ１ｊが導通状態になることで、第１のリファレンスの抵抗変化素子Ｒｒ１ｊが選択される。
以上のように、第１のリファレンスセルをリファレンスアレイとして構成することで、メモリセルアレイと類似の構成にすることが可能となり、両者の温度係数の極性および大きさを一致させやすくなり、その結果、更に読出し動作マージンを確保する事ができる。
（第３の実施形態）
＜構成＞
図９は、本発明の第３の実施形態に係る半導体記憶装置４００の回路構成を示す図である。
半導体記憶装置４００は、図８で示した第１のリファレンスアレイ３０１を第１のリファレンスアレイ４０１とし、１つの選択トランジスタに対して１つ以上の抵抗変化素子を並列に設けている。例えば、読み出し用抵抗変化素子Rm1jは２並列、プログラムベリファイ用抵抗変化素子Rm2jは１並列、消去ベリファイ用抵抗変化素子Rmj3は３並列とし、抵抗変化素子単体を、ある抵抗Ｒ（例えば高抵抗状態）に設定すると抵抗値は、Rmj3、Rm1j、Rm2jの順に高くなる。
このように抵抗の並列数で第１のリファレンスアレイ４０１の抵抗値を設定することも可能である。抵抗変化素子単体では、全ての抵抗変化素子の抵抗値を高抵抗状態に設定すればよく、アナログ的な抵抗値の設定が必要なくなる。そのため、第１のリファレンスセルの抵抗値を基準値に設定するときの誤差を小さくすることができる。
なお、第１の実施形態においても、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１、Ｒｒ２、Ｒｒ３をそれぞれ並列に接続した場合においても同様の効果を期待することができる。
なお、上記実施の形態では、第１のリファレンスセルとメモリセルとを同じプロセス工程で同じ材料で形成することとしているが、本発明は、温度係数の極性が同じであれば、別々のプロセス工程で形成してもよいし、異なる材料で形成してもよい。第１のリファレンスセルの温度係数が第２のリファレンスセルの温度係数よりもメモリセルの温度係数に近ければよい。
なお、本発明は、これらの実施の形態またはその変形例に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態またはその変形例に施したもの、あるいは異なる実施の形態またはその変形例における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
本発明にかかる半導体記憶装置は、抵抗変化素子を用いた不揮発性半導体記憶装置の広い温度範囲での動作マージン確保技術として有用である。また、初期設定が必要ではあるが、広範囲な仕様で使用できる第１のリファレンスセルを第２のリファレンスセルを用いて実施する思想は、MRAMやPRAMの用途にも応用できると考えられる。
１００、２００、３００、４００、９００ 半導体記憶装置
１０１、１０２、１０３、１０４ トランジスタ
１０５、１０６ 周辺回路
１０７ 第１のリファレンスセル
１０８、２０１ 第２のリファレンスセル
１０９ センスアンプ
１１０ フリップフロップ
２１１ 差動アンプ
３０１ リファレンスアレイ
３０２ リファレンスワード線セレクタ
３０３ リファレンスビット線セレクタ
３０４ リファレンスソース線セレクタ
４０１ リファレンスアレイ
９０１ メモリセル
９０２ ワード線セレクタ
９０３ ビット線セレクタ
９０４ ソース線セレクタ
９０５ 電圧発生回路
９０６、９０７、９０８、９０９、９１０ トランジスタ
９１３、９１４ インバータ
９１５ 周辺回路
９１７ リファレンスセル
９１８ センスアンプ
９１９ フリップフロップ
９２０ AND回路
９２１、９２２、９２３、９２４ トランジスタ

Claims (20)

  1. 電気抵抗が変化する第１の抵抗変化素子を含むメモリセルと、
    前記メモリセルの電気抵抗の大きさの判定基準となり、電気抵抗が変化する第２の抵抗変化素子を含む第１のリファレンスセルと、
    前記第１のリファレンスセルの電気抵抗の大きさの判定基準となる第２のリファレンスセルと、を備え、
    前記第１の抵抗変化素子の温度係数と前記第２の抵抗変化素子の温度係数の極性が同じである
    半導体記憶装置。
  2. さらに、前記第１の抵抗変化素子の温度係数と前記第２の抵抗変化素子の温度係数とが同じ大きさである
    請求項１に記載の半導体記憶装置。
  3. 前記第１の抵抗変化素子と前記第２の抵抗変化素子は、同じプロセス工程で形成されている
    請求項１に記載の半導体記憶装置。
  4. 前記第１の抵抗変化素子が、多層配線構造における特定の配線層間に形成され、
    前記第２の抵抗変化素子が、前記特定の配線層間と同じ配線層間に形成されている
    請求項１に記載の半導体記憶装置。
  5. 前記第２のリファレンスセルは、抵抗固定素子を含む
    請求項１に記載の半導体記憶装置。
  6. 前記第２の抵抗変化素子の温度係数は、前記抵抗固定素子の温度係数よりも前記第１の抵抗変化素子の温度係数に近い
    請求項５に記載の半導体記憶装置。
  7. 前記第２のリファレンスセルは、電流源を含む
    請求項１に記載の半導体記憶装置。
  8. 前記電流源は、複数の電流値に設定できる
    請求項７に記載の半導体記憶装置。
  9. 第１の入力端子と第２の入力端子を有し、前記第１の入力端子の入力電圧と前記第２の入力端子の入力電圧との差分を検出するセンスアンプを、さらに備え、
    前記第１の入力端子は、前記メモリセルと前記第２のリファレンスセルとに接続され、
    前記第２の入力端子は、前記第１のリファレンスセルに接続され、
    前記メモリセルは、さらに、前記第１の抵抗変化素子と前記第１の入力端子との間に接続された第１のスイッチ素子を含み、
    前記第２のリファレンスセルは、抵抗固定素子または電流源と、前記抵抗固定素子または電流源と前記第１の入力端子との間に接続された第２のスイッチ素子とを含む
    請求項１に記載の半導体記憶装置。
  10. 前記メモリセルが、行列状に複数配置され、
    前記第１のリファレンスセルが、行列状に複数配置されている
    請求項１に記載の半導体記憶装置。
  11. 前記第１のリファレンスセルは、前記第２の抵抗変化素子を複数含み、それらが同じ大きさの電気抵抗に設定され、且つ、並列接続されている
    請求項１に記載の半導体記憶装置。
  12. 電気抵抗が変化する第１の抵抗変化素子を含むメモリセルと、
    前記メモリセルの電気抵抗の大きさの判定基準となり、電気抵抗が変化する第２の抵抗変化素子を含む第１のリファレンスセルと、
    前記第１のリファレンスセルの電気抵抗の大きさの判定基準となる第２のリファレンスセルと、を備え、
    前記第２の抵抗変化素子の電気抵抗の大きさが、前記第２のリファレンスセルを用いて初期設定されている
    半導体記憶装置。
  13. 前記第１の抵抗変化素子と前記第２の抵抗変化素子は、同じプロセス工程で形成されている
    請求項１２に記載の半導体記憶装置。
  14. 前記第２のリファレンスセルは、抵抗固定素子を含む
    請求項１２に記載の半導体記憶装置。
  15. 前記第２のリファレンスセルは、電流源を含む
    請求項１２に記載の半導体記憶装置。
  16. 前記メモリセルが、行列状に複数配置され、
    前記第１のリファレンスセルが、行列状に複数配置されている
    請求項１２に記載の半導体記憶装置。
  17. 電気抵抗が変化する第１の抵抗変化素子を含むメモリセルと、
    前記メモリセルの電気抵抗の大きさの判定基準となり、電気抵抗が変化する第２の抵抗変化素子を含む第１のリファレンスセルと、を備え、
    前記第１の抵抗変化素子と前記第２の抵抗変化素子がペロブスカイト構造を備えた酸化物材料で形成されている
    半導体記憶装置。
  18. 前記第１の抵抗変化素子と前記第２の抵抗変化素子は、同じプロセス工程で形成されている
    請求項１７に記載の半導体記憶装置。
  19. 前記第１の抵抗変化素子が、多層配線構造における特定の配線層間に形成され、
    前記第２の抵抗変化素子が、前記特定の配線層間と同じ配線層間に形成されている
    請求項１７に記載の半導体記憶装置。
  20. 前記第１のリファレンスセルの電気抵抗の大きさの判定基準となる第２のリファレンスセルを、さらに備える
    請求項１８に記載の半導体記憶装置。
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