ITTO20080647A1 - Decodificatore di colonna per dispositivi di memoria non volatili, in particolare del tipo a cambiamento di fase - Google Patents

Description

DESCRIZIONE

del brevetto per invenzione industriale dal titolo:

“DECODIFICATORE DI COLONNA PER DISPOSITIVI DI MEMORIA NON VOLATILI, IN PARTICOLARE DEL TIPO A CAMBIAMENTO DI FASE”

La presente invenzione è relativa ad un decodificatore di colonna per dispositivi di memoria non volatili, in particolare del tipo a cambiamento di fase, a cui la seguente trattazione farà particolare riferimento, senza per questo perdere in generalità.

Sono note memorie non volatili a cambiamento di fase (cosiddette PCM, dall’inglese “Phase Change Memory”), in cui, per immagazzinare informazioni, si sfruttano le caratteristiche di materiali che hanno la proprietà di commutare fra fasi aventi caratteristiche elettriche diverse. Ad esempio, tali materiali possono commutare fra una fase amorfa, disordinata, ed una fase cristallina o policristallina, ordinata, e le due fasi sono associate a resistività di valore notevolmente differente, e conseguentemente ad un differente valore di un dato memorizzato. Ad esempio, gli elementi del VI gruppo della tavola periodica, quali Tellurio (Te), Selenio (Se), o Antimonio (Sb), chiamati calcogenuri o materiali calcogenici, sono utilizzabili vantaggiosamente per la realizzazione di celle di memoria a cambiamento di fase. I cambiamenti di fase vengono ottenuti aumentando localmente la temperatura delle celle di materiale calcogenico, attraverso elettrodi resistivi (generalmente noti come riscaldatori) disposti a contatto con rispettive regioni di materiale calcogenico. Dispositivi di selezione (ad esempio transistori MOSFET), sono collegati ai riscaldatori, ed abilitano il passaggio di una corrente elettrica di programmazione attraverso un rispettivo riscaldatore; tale corrente elettrica, per effetto Joule, genera le temperature necessarie per il cambiamento di fase. In lettura, lo stato del materiale calcogenico viene rilevato applicando una tensione sufficientemente bassa da non causare un sensibile riscaldamento, e quindi leggendo il valore della corrente che fluisce nella cella. Dato che la corrente è proporzionale alla conduttività del materiale calcogenico, è possibile determinare in quale stato si trovi il materiale, e quindi risalire al dato memorizzato nelle celle di memoria.

In modo noto, le memorie non volatili comprendono una matrice di celle di memoria organizzate in righe (linee di parola, o “word line”) e colonne (linee di bit, o “bit line”); ciascuna cella di memoria è realizzata, nel caso delle memorie PCM, da un elemento di memorizzazione a cambiamento di fase e da un transistore selettore, collegati in serie. Un decodificatore di colonna ed un decodificatore di riga permettono di selezionare, sulla base di segnali logici di indirizzo ricevuti in ingresso e schemi di decodifica più o meno complessi, le celle di memoria, ed in particolare le relative word line e bit line, di volta in volta indirizzate.

Il decodificatore di colonna comprende una pluralità di interruttori analogici di selezione (realizzati da transistori), riceventi ai rispettivi terminali di controllo i segnali di indirizzo; gli interruttori di selezione sono organizzati secondo una struttura ad albero in livelli gerarchici, ed il loro numero in ogni livello gerarchico è legato all’organizzazione ed alla dimensione della matrice di memoria. Gli interruttori di selezione, quando abilitati, permettono di portare la bit line selezionata ad un valore definito di tensione e/o corrente, a seconda delle operazioni che si desidera implementare; in particolare, un percorso di corrente viene creato tra uno stadio di programmazione o uno stadio di lettura e la bit line selezionata. Tale percorso di corrente è definito dalla serie di un certo numero di interruttori di selezione, ed è lo stesso (all’interno della matrice di memoria) sia per lo stadio di programmazione che per lo stadio di lettura; in particolare, a monte del cammino di corrente, è generalmente previsto un selettore per associare tale percorso alternativamente allo stadio di programmazione o allo stadio di lettura. Generalmente, le tensioni di polarizzazione di bit line per le operazioni di lettura vengono generate all’interno di amplificatori di lettura (sense amplifier) utilizzati per la lettura dei dati nello stadio di lettura, mentre le tensioni di polarizzazione di bit line per le operazioni di scrittura vengono generate all’interno di appositi driver di programmazione nello stadio di programmazione. In modo noto, gli amplificatori di lettura eseguono la lettura dei dati memorizzati nelle celle di memoria, confrontando la corrente che fluisce nella cella di memoria selezionata (o una quantità elettrica ad essa correlata) con una corrente di riferimento che scorre in una cella di riferimento avente contenuto noto.

Nel caso specifico delle memorie PCM, per effettuare la lettura sono richieste tensioni di valore molto basso (ad esempio comprese tra 300mV e 600mV) e correnti di valore standard (ad esempio dell’ordine di 10-20μA), mentre per effettuare la scrittura sono richieste tensioni di valore sensibilmente superiore (ad esempio di circa 2V superiori rispetto alle operazioni di lettura) e correnti elevate (ad esempio dell’ordine di 600μA); è inoltre richiesto, durante la lettura, un rapido assestamento nella codifica di colonna.

In modo noto, in memorie flash di tipo NOR, gli interruttori di selezione sono solitamente implementati con transistori NMOS di alta tensione (HV), in grado di sopportare sia le tensioni di lettura che quelle di programmazione (si veda ad esempio: “A 1.8V 64Mb 100MHz Flexible Read While Write Flash Memory”, ISSCC 2001, Session 2 – Non-Volatile Memories). Questa scelta permette di ottenere una maggiore semplicità circuitale (nessun substrato da polarizzare) ed un risparmio nell’occupazione di area. Nelle memorie PCM è stato anche proposto l’utilizzo di interruttori CMOS (si veda ad esempio: “A 0.1 μm 1.8V 256Mb Phase-Change Random Access Memory (PRAM) With 66 MHz Synchronous Burst-Read Operation”, Sangbeon Kang et al., IEEE JSSC, Vol. 42, No. 1, Jan. 2007).

Entrambe le soluzioni presentano degli svantaggi: una decodifica implementata completamente con interruttori NMOS richiede l’utilizzo di alte tensioni per il pilotaggio degli interruttori durante la fase di programmazione, a causa dell’effetto body sugli interruttori; mentre l’approccio con interruttori CMOS comporta una maggiore occupazione di area.

Inoltre, nel decodificatore di colonna precedentemente descritto l’effettiva tensione presente sulle bit line è influenzata da una serie di fattori non prevedibili a priori: le variazioni di processo nell’implementazione degli interruttori di selezione collegati in serie lungo il cammino di lettura/scrittura, e la conseguente variazione delle cadute di tensione sugli stessi interruttori di selezione; le variazioni di temperatura; la corrente richiesta dalla cella di memoria; e le variazioni della tensione di polarizzazione di lettura/scrittura. Di conseguenza, fluttuazioni possono verificarsi sulla tensione di bit line, e possono eventualmente provocare errori nelle operazioni di lettura/scrittura.

Scopo della presente invenzione è pertanto quello di fornire un decodificatore di colonna, in particolare per un dispositivo di memoria PCM, che consenta di risolvere, in tutto o in parte, i problemi associati ai decodificatori di tipo noto, e che risulti ottimizzato per quanto riguarda le caratteristiche elettriche, con particolare riguardo alle esigenze specifiche delle memorie PCM (si veda la discussione precedente).

Secondo la presente invenzione vengono pertanto forniti un decodificatore di colonna per una memoria a cambiamento di fase, ed una memoria a cambiamento di fase, come definiti rispettivamente nelle rivendicazioni 1 e 10.

Per una migliore comprensione della presente invenzione, ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo e con riferimento ai disegni allegati, nei quali:

- la figura 1 mostra un diagramma circuitale schematico di una porzione di un dispositivo di memoria non volatile, in particolare di tipo PCM, e di un relativo decodificatore di colonna, secondo una prima forma di realizzazione della presente invenzione;

- la figura 2 mostra una variante realizzativa del decodificatore di colonna di figura 1;

- la figura 3 mostra un diagramma circuitale schematico di una porzione di un dispositivo di memoria non volatile, in particolare di tipo PCM, e di un relativo decodificatore di colonna, in accordo con una seconda forma di realizzazione della presente invenzione; e

- la figura 4 è uno schema a blocchi di massima di un sistema elettronico incorporante il dispositivo di memoria non volatile in una forma di realizzazione della presente invenzione.

Come sarà descritto in dettaglio nel seguito, un aspetto della presente invenzione prevede di creare all’interno del decodificatore di colonna due distinti percorsi di corrente: un primo percorso, destinato alle operazioni di lettura delle celle di memoria e per questo definito nel seguito “percorso di lettura”; ed un secondo percorso, totalmente distinto e separato dal percorso di lettura, destinato alle operazioni di programmazione e per questo definito nel seguito “percorso di programmazione”.

Nella figura 1 è mostrato schematicamente, ed indicato nel suo complesso con il numero di riferimento 1, un dispositivo di memoria non volatile, in particolare di tipo PCM, limitatamente alle sole parti necessarie alla comprensione della presente invenzione.

In particolare, il dispositivo di memoria non volatile 1 comprende una matrice di memoria 2, costituita da una pluralità di celle di memoria 3, disposte secondo word line WL e bit line BL (in figura 1 sono mostrate a titolo esemplificativo due celle di memoria 3, due word line WL, indicate con WL<0> e WL<1>, ed una sola bit line BL, indicata con BL<0>). Le celle di memoria 3 sono tra loro identiche e comprendono un elemento a cambiamento di fase 3a ed un elemento selettore 3b, ad esso operativamente accoppiato. L’elemento a cambiamento di fase 3a include un materiale a cambiamento di fase (ad esempio un calcogenuro), ed è quindi in grado di immagazzinare dati sotto forma di livelli di resistenza associati alle differenti fasi assunte dal materiale a cambiamento di fase (in figura 1, l’elemento a cambiamento di fase 3a è mostrato come un resistore con resistenza variabile).

L’elemento selettore 3b, nella forma di realizzazione illustrata, è un transistore NMOS avente terminale di porta (gate) collegato alla word line WL, terminale di pozzo (drain) collegato all’elemento a cambiamento di fase 3a, e terminale di sorgente (source) collegato ad un potenziale di riferimento (ad esempio a massa). Come precedentemente descritto, l’elemento selettore 3b è controllato in modo da consentire, quando selezionato, il passaggio di una corrente di lettura/programmazione attraverso l’elemento a cambiamento di fase 3a durante rispettive operazioni di lettura/programmazione.

Il dispositivo di memoria non volatile 1 comprende inoltre un decodificatore di riga (qui non illustrato), atto a selezionare la word line corrispondente alla cella di memoria di volta involta da indirizzare, ed un decodificatore di colonna 5, atto a selezionare la bit line della cella di memoria da indirizzare. Il decodificatore di colonna 5 è interposto tra la matrice di memoria 2, ed uno stadio di lettura 6, di tipo per sé noto e dotato di un amplificatore di lettura e di un circuito di polarizzazione (non illustrati), ed uno stadio di programmazione 7, anch’esso di tipo per sé noto e dotato di driver di programmazione (non illustrati). In particolare, il decodificatore di colonna 5 riceve in ingresso segnali di selezione indirizzo DAS (Decoded Address Signal), generati in modo di per sé noto e per questo non illustrato in dettaglio, ed a bassa tensione (operanti cioè nel range di tensioni logiche [GND,VDD], dove VDD indica la tensione logica, ad esempio compresa tra 1V e 1.4V). Il decodificatore di colonna 5 è configurato in modo da generare un percorso di corrente tra la bit line BL selezionata e lo stadio di lettura 6 o, alternativamente, lo stadio di programmazione 7. Lo stadio di polarizzazione di lettura 6 e lo stadio di programmazione 7 operano nel range ad alta tensione [GND,VCC], dove VCC indica l’alta tensione, ad esempio compresa tra 2.5V e 3.5V) e generano rispettivi segnali di polarizzazione per le bit line indirizzate.

Secondo un aspetto particolare della presente invenzione, il decodificatore di colonna 5 comprende due circuiti di decodifica distinti, ed in particolare un decodificatore di lettura 5a ed un decodificatore di programmazione 5b, atti a generare un percorso di corrente verso lo stadio di lettura 6 e, rispettivamente, verso lo stadio di programmazione 7 (i percorsi di corrente così generati essendo completamente distinti e separati).

Il decodificatore di lettura 5a e il decodificatore di programmazione 5b presentano una struttura circuitale speculare e sono schematicamente rappresentati mediante una pluralità di interruttori di selezione, realizzati mediante transistori MOS, collegati fra loro in serie e riceventi sui loro terminali di controllo rispettivi segnali di decodifica di colonna. Il numero di interruttori di selezione formanti il decodificatore di colonna 5 dipende in modo noto dalla dimensione della matrice di memoria 2 o dei settori della matrice di memoria 2 e dall’organizzazione gerarchica dei selettori di colonna. Nella figura 1 sono a titolo di esempio illustrati un decodificatore di lettura 5a ed un decodificatore di programmazione 5b formati entrambi da tre interruttori di selezione, indicati rispettivamente con 11a, 12a, 13a (per il decodificatore di lettura 5a) e 11b, 12b, 13b (per il decodificatore di programmazione 5b), riceventi sui loro terminali di controllo rispettivi segnali di decodifica di colonna YM, YN, Y0 (per il decodificatore di lettura 5a) e YMp, YNp, Y0p (per il decodificatore di programmazione 5b). Il decodificatore di lettura 5a e il decodificatore di programmazione 5b comprendono inoltre una rispettiva pluralità di buffer 9a, 9b in numero pari agli interruttori di selezione, e fornenti ai terminali di controllo degli interruttori di selezione i segnali di decodifica di colonna YM, YN, Y0 e YMp, YNp, Y0p in funzione dei segnali di selezione indirizzo DAS ricevuti in ingresso. In particolare, gli interruttori di selezione 11a, 12a, 13a del decodificatore di lettura 5a sono formati da transistori NMOS per bassa tensione, aventi un terminale di controllo ricevente un rispettivo segnale di decodifica di colonna YM, YN, Y0, un segnale logico avente un range di tensione [GND, VDD]. Al contrario, gli interruttori di selezione 11b, 12b, 13b del decodificatore di programmazione 5b sono formati da transistori PMOS per alta tensione, aventi terminale di controllo ricevente un rispettivo segnale di decodifica di colonna YMp, YNp, Y0p, un segnale logico avente un range di alta tensione [GND, VCC].

Si definiscono inoltre i nodi intermedi A, B e C tra la bit line e lo stadio di lettura 6 o lo stadio di programmazione 7 (rispettivamente nel decodificatore di lettura 5a o nel decodificatore di programmazione 5b): in particolare, il nodo intermedio A è collegato al terminale di pozzo dell’interruttore di selezione 11a, 11b ricevente il segnale di decodifica di colonna YM, YMp; il nodo intermedio B è collegato al terminale di pozzo dell’interruttore di selezione 12a, 12b ricevente il segnale di decodifica di colonna YN, YNp; ed il nodo intermedio C è collegato al terminale di pozzo dell’interruttore di selezione 13a, 13b ricevente il segnale di decodifica di colonna YO, YOp.

In uso, in base al valore dei segnali di selezione indirizzo DAS, nel decodificatore di colonna 5 si genera alternativamente un percorso di corrente verso lo stadio di lettura 6 o verso lo stadio di programmazione 7 per la bit line BL selezionata, a seconda della natura dell’operazione da eseguire sulla cella di memoria indirizzata. In particolare, ai terminali di controllo degli interruttori di selezione NMOS vengono alimentati primi segnali di indirizzo DAS, ed ai terminali di controllo degli interruttori di selezione PMOS vengono alimentati secondi segnali di indirizzo DAS, aventi rispettivi valori di tensione e temporizzazione, specifici per l’operazione di lettura o programmazione da eseguire; quando un’operazione non è in corso, i rispettivi segnali di indirizzo sono disabilitati, interrompendo il rispettivo percorso di corrente. In particolare, il decodificatore di lettura 5a ed il decodificatore di programmazione 5b generano, rispettivamente in lettura e programmazione, due cammini di corrente distinti tra la bit line BL e gli stadi di lettura/programmazione, il primo costituito dalla serie di tutti transistori NMOS a bassa tensione, attivi solamente durante le operazioni di lettura, ed il secondo dalla serie di tutti transistori PMOS ad alta tensione, attivi solamente durante le operazioni di programmazione.

Nel caso in cui, come mostrato in figura 1, lo stadio di lettura 6 lavori nel range dell’alta tensione, il dispositivo di memoria non volatile 1 comprende inoltre un transistore di protezione 15, in particolare un transistore NMOS per alta tensione, inserito nel cammino di corrente di lettura, interposto tra lo stadio di lettura 6 ed il decodificatore di lettura 5a. Il transistore di protezione 15 è configurato in modo da proteggere il lato a bassa tensione del percorso di lettura impostando sul suo terminale di sorgente una tensione di valore compatibile con la circuiteria a valle; in particolare, il suo terminale di porta è polarizzato ad una opportuna tensione di protezione Vprot, oppure, nel caso in cui debba anche definire i valori di tensione per l’operazione di lettura, ad una tensione tale da fornire una tensione di lettura Vreaddesiderata sulla bit line selezionata BL (come prima specificato, ad esempio compresa tra 0.3V e 0.6V).

All’interruttore di selezione 13a del decodificatore di lettura 5a, collegato direttamente alla bit line BL e ricevente il segnale di decodifica di colonna YO, è richiesto di sopportare le tensioni di programmazione presenti sulla bit line BL durante le operazioni di programmazione; sebbene tali valori di tensione possano essere superiori ai limiti di specifica previsti per il normale funzionamento del relativo transistore NMOS, è tuttavia possibile garantire l’affidabilità del dispositivo di memoria non volatile 1 per una data sovratensione e per un dato numero di cicli di programmazione. Infatti, si noti come anche gli elementi selettori 3b siano formati da transistori NMOS a bassa tensione, che, in uso, sono sottoposti alle stesse sovratensioni durante le operazioni di programmazione. L’affidabilità generale del dispositivo di memoria non volatile 1 non viene pertanto degradata dalla presenza dei transistori NMOS nel decodificatore di lettura 5a.

Vantaggiosamente, la separazione dei cammini di corrente per le operazioni di lettura e di programmazione consente di dimensionare i transistori NMOS ed i transistori PMOS dei decodificatori di lettura e programmazione 5a, 5b in maniera ottimale, sulla base delle specifiche e differenti esigenze richieste rispettivamente in lettura ed in scrittura. Il dimensionamento dei transistori può essere eseguito in maniera del tutto indipendente nei due cammini di lettura e programmazione, garantendo una generale ottimizzazione delle prestazioni elettriche.

I contributi delle capacità parassite dovute ai transistori utilizzati lungo un cammino non influenzano l’altro cammino, diminuendo quindi in assoluto gli effetti delle stesse capacità parassite sulle operazioni di lettura e programmazione, ed i rallentamenti ad essi associati.

Inoltre, l’aumento di area occupata dovuto al maggior numero di interruttori di selezione è limitato, in quanto i transistori NMOS aggiuntivi per bassa tensione notoriamente richiedono un’occupazione di area molto minore rispetto a transistori per alta tensione.

I transistori NMOS del cammino di lettura sono inoltre pilotati da segnali di decodifica di colonna con valore nel range di tensioni logiche, e pertanto non sono richieste operazioni di “level-shifting”, a tutto vantaggio di tempo di accesso in lettura.

Una variante della soluzione circuitale descritta, mostrata in figura 2, prevede che i nodi intermedi B e C presenti tra ciascuna bit line BL e lo stadio di programmazione 7 vengano portati a massa quando i corrispondenti interruttori di selezione 11b, 12b non sono selezionati, in modo da evitare che rimangano flottanti.

In dettaglio, il decodificatore di programmazione 5b comprende in tal caso, per ciascuno dei nodi intermedi B, C, un ulteriore transistore NMOS 16 avente: un primo terminale di conduzione corrente collegato a tale nodo intermedio; un secondo terminale di conduzione corrente collegato ad un potenziale di riferimento (ad esempio massa); e terminale di porta ricevente un rispettivo segnale di controllo, avente valore logico negato rispetto al segnale di decodifica di colonna YMp, YNp ricevuto dall’interruttore di selezione 11b, 12b il cui terminale di sorgente è collegato allo stesso nodo intermedio. In tal modo, il nodo intermedio C viene controllato simultaneamente all’interruttore di selezione 12b (e viene portato a massa quando quest’ultimo è deselezionato), mentre il nodo intermedio B viene controllato simultaneamente all’interruttore di selezione 11b.

Una seconda forma di realizzazione della presente invenzione prevede di ottimizzare ulteriormente le caratteristiche elettriche del cammino di lettura nel decodificatore di colonna, mediante l’utilizzo di un’architettura a doppio cascode. In particolare, in modo di per sé noto, mentre nel funzionamento da interruttore la tensione di porta di un transistore è tale da minimizzare la caduta a suoi capi (tensione tra pozzo e sorgente), nell’uso a “cascode” la tensione di porta è regolata per fissare la tensione del terminale di sorgente, in maniera sostanzialmente indipendentemente dal valore della tensione del terminale di pozzo.

La figura 3 mostra parte di un dispositivo di memoria non volatile, indicato con 1′, realizzato in accordo con la seconda forma di realizzazione, limitatamente alla parte di decodifica di colonna in lettura (essendo sottointeso che le parti non illustrate non differiscano sostanzialmente da quanto descritto con riferimento alle figure 1 o 2); in figura 3, inoltre, parti simili ad altre illustrate precedentemente sono indicate con gli stessi numeri di riferimento.

Nel decodificatore di lettura 5a′ tutti gli interruttori di selezione in un determinato livello gerarchico sono polarizzati, quando selezionati, come dispositivi cascode, in modo tale da definire direttamente il livello di tensione della bit line selezionata. Nell’esempio mostrato in figura 3, sono gli interruttori di selezione 12a del secondo livello gerarchico (riceventi cioè i segnali di decodifica di colonna YN) ad essere polarizzati come dispositivi cascode. In particolare, sono mostrati, a titolo puramente esemplificativo, quattro interruttori di selezione 12a per ciascun interruttore di selezione 11a di primo livello gerarchico, riceventi un rispettivo segnale di decodifica di colonna YN<0>, YN<1>, YN<2>, YN<3>; mentre, per semplicità illustrativa, viene illustrato solamente un interruttore di selezione 13a di terzo livello gerarchico, collegato in serie ad un rispettivo interruttore di selezione 12a (anche se, in modo noto, possono ad esempio essere previsti otto interruttori di selezione 13a per ciascun interruttore di selezione 12a, organizzati secondo una struttura ad albero).

In dettaglio, ciascun interruttore di selezione 12a è pilotato da uno stadio di pilotaggio 20, ricevente in ingresso un rispettivo segnale di decodifica di colonna YN<0>, YN<1>, YN<2>, YN<3> ed un segnale di alimentazione BLGCASC, di valore controllato, e fornente in uscita al terminale di controllo dell’interruttore di selezione 12a un segnale di pilotaggio avente valore stabile e regolato.

Il decodificatore di lettura 5a′ comprende inoltre uno stadio a specchio di corrente 22, realizzato tramite transistori NMOS, avente un ramo di ingresso 22a ricevente una corrente di polarizzazione Ibias, ed una pluralità di rami specchiati 22b collegati ciascuno al terminale di sorgente di un rispettivo interruttore di selezione 12a (operante come dispositivo cascode).

Lo stadio di lettura 6′ comprende un primo ingresso 6a, sul lato della matrice di memoria 2, ricevente la corrente circolante nella cella di memoria 3 selezionata, ed un secondo ingresso 6b, sul lato della cella di riferimento (qui non illustrata), ricevente la corrente di riferimento Iref(dalla stessa cella di riferimento). Lo stadio a specchio di corrente 22 comprende inoltre un ulteriore ramo specchiato 22c, collegato al secondo ingresso 6b dello stadio di lettura 6′.

Ciascun interruttore di selezione 12a, quando pilotato dal rispettivo stadio di pilotaggio 20, definisce un primo stadio cascode all’interno del cammino di decodifica di lettura, e fa sì che la tensione della bit line, VBL, sia data da:

dove VGè la tensione di polarizzazione del terminale di porta dell’interruttore di selezione 12a, VGSè la tensione fra il terminale di porta ed il terminale di sorgente dell’interruttore di selezione 12a, VTHè la tensione di soglia dell’interruttore di selezione 12a, e VOVè la tensione di overdrive dello stesso interruttore di selezione 12a, la quale dipende dalla corrente assorbita dalla cella di memoria 3 indirizzata, nonché dalle dimensioni dell’interruttore di selezione 12a.

Grazie al fatto che il nodo intermedio C risulta “cascodato” dall’interruttore di selezione 12a di volta in volta selezionato, la sua tensione dipende esclusivamente dalla tensione fornita sul terminale di porta dello stesso interruttore di selezione 12a e non dalla tensione del nodo intermedio A o B (o di qualsiasi altro nodo intermedio) nel decodificatore di lettura 5a′. Polarizzando quindi opportunamente tale terminale di porta, risulta possibile polarizzare il terminale di pozzo della cella di memoria 3 indirizzata alla tensione desiderata (ad esempio la tensione di lettura Vread), la quale risulta indipendente sia dalle cadute di tensione sugli interruttori di selezione del decodificatore di lettura 5a′, sia dal “ripple” o fluttuazione di tensione eventualmente presente su tali nodi. Inoltre, la corrente additiva iniettata mediante lo stadio a specchio di corrente 22 aumenta la transconduttanza gmdell’interruttore di selezione 12a, e quindi rende più rapida la polarizzazione della bit line, soprattutto nel caso di cella di memoria resettata (bassa corrente).

I rami specchiati 22b dello stadio a specchio di corrente 22 estraggono dal terminale di sorgente degli interruttori di selezione 12a in configurazione cascode una corrente replica della corrente di polarizzazione Ibias, in modo tale da garantire che la bit line BL sia correttamente polarizzata anche nel caso in cui la corrente estratta dalla cella di memoria 3 abbia un valore basso. In particolare, tale accorgimento evita la presenza di sovratensioni (“voltage overshoot”) sulla cella di memoria 3 selezionata. Dato che la replica della corrente di polarizzazione si va così a sommare alla corrente estratta dalla cella di memoria 3, viene estratta una corrente di valore uguale anche dal lato di riferimento dello stadio di lettura 6′, in modo tale da non alterare le operazioni di lettura negli amplificatori di lettura; in particolare, tale corrente viene estratta tramite l’ulteriore ramo specchiato 22c dello stadio a specchio di corrente 22.

Vantaggiosamente, il dispositivo di memoria non volatile 1′ comprende ulteriori dispositivi cascode a livello degli amplificatori di lettura, sia dal lato della matrice di memoria, sia dal lato della cella di memoria di riferimento.

In dettaglio, due ulteriori transistori NMOS ad alta tensione 26, 27, polarizzati in configurazione cascode, sono collegati tra un rispettivo ingresso dell’amplificatore di sense (qui non illustrato) ed il primo ingresso 6a o, rispettivamente, il secondo ingresso 6b, e ricevono sul loro terminale di porta un segnale di polarizzazione SAGCASC, di valore stabile e preciso. Tali ulteriori transistori NMOS 26, 27 definiscono un secondo stadio cascode, in serie al suddetto primo stadio cascode nel cammino di lettura, che permette di stabilire una tensione di valore sostanzialmente costante sul primo nodo intermedio A, in funzione del segnale di polarizzazione SAGCASC (in maniera analoga a quanto descritto precedentemente).

In particolare, risulta possibile polarizzare il primo nodo intermedio A alla tensione desiderata senza apprezzabili ritardi durante le operazioni di lettura, ed in maniera indipendente dal carico sulla bit line, migliorando così il tempo di accesso. Il cammino di lettura viene pertanto suddiviso in due porzioni, ciascuna polarizzata da un rispettivo stadio cascode in maniera stabile e precisa, senza ritardi apprezzabili in accesso e con un’evoluzione più rapida verso uno stato stazionario: in particolare, una prima porzione, facente capo al nodo intermedio C è polarizzata dal primo stadio cascode, mentre una seconda porzione, facente capo al nodo intermedio A, è polarizzata dal secondo stadio cascode.

In figura 4 viene mostrata una porzione di un sistema elettronico 30, secondo una ulteriore forma di realizzazione delle presente invenzione. Il sistema elettronico 30 può essere utilizzato in dispositivi elettronici, quali ad esempio: un PDA (Personal Digital Assistant); un computer portatile o fisso, eventualmente con capacità di trasferimento dati wireless; un telefono cellulare; un riproduttore di audio digitale; una foto- o video-camera; o ulteriori dispositivi in grado di elaborare, memorizzare, trasmettere e ricevere informazioni.

In dettaglio, il sistema elettronico 30 comprende: un controller 31 (ad esempio dotato di un microprocessore, un DSP, o un microcontrollore); un dispositivo di input/output 32 (ad esempio provvisto di una tastiera e un display), per immettere e visualizzare dati; il dispositivo di memoria non volatile 1, 1′, dotato della matrice di celle di memoria del tipo a cambiamento di fase, precedentemente descritto; un’interfaccia wireless 34, ad esempio un’antenna, per trasmettere e ricevere dati attraverso una rete di comunicazione wireless a radiofrequenza; ed una memoria RAM 35, tutti accoppiati attraverso un bus 36. Una batteria 37 può essere utilizzata come sorgente di alimentazione elettrica nel sistema elettronico 30, che può essere inoltre dotato di una foto o videocamera 38.

Da quanto precedentemente descritto ed illustrato, sono evidenti i vantaggi che il decodificatore di colonna secondo l’invenzione consente di ottenere.

In ogni caso, si sottolinea nuovamente come la separazione dei cammini di corrente nella decodifica di colonna tra lettura e programmazione consenta di dimensionare e progettare in maniera indipendente ed ottimizzata i relativi componenti elettronici, consentendo di ottenere prestazioni migliorate sia in lettura che in programmazione. In particolare, l’utilizzo di soli transistori NMOS in lettura consente di ottenere una maggiore semplicità circuitale ed un risparmio nell’occupazione d’area rispetto ad una soluzione CMOS per alta tensione; mentre l’utilizzo di soli transistori PMOS in programmazione consente di evitare i problemi dovuti all’effetto body e all’utilizzo di tensioni elevate nelle operazioni di programmazione (che sarebbero invece richieste nel caso di utilizzo di transistori NMOS).

Risulta inoltre significativo il vantaggio legato al disaccoppiamento capacitivo tra i due cammini di lettura e programmazione, essendo gli interruttori di selezione PMOS molto grandi a causa della elevata corrente di programmazione.

L’architettura cascode nella decodifica di lettura consente di ridurre gli errori in lettura, polarizzando la bit line a tensioni stabili ed indipendenti, ad esempio, da variazioni di processo e di temperatura, migliorando inoltre i tempi di accesso alla memoria.

Risulta infine chiaro che a quanto qui descritto ed illustrato possono essere apportate modifiche e varianti senza per questo uscire dall’ambito di protezione della presente invenzione, come definito nelle rivendicazioni allegate.

In particolare, il decodificatore di colonna descritto ed illustrato può essere vantaggiosamente applicato anche in altri tipi di dispositivi di memoria, ad esempio in dispositivi di memoria flash.

È evidente che può essere previsto un differente numero di interruttori di selezione nel decodificatore di colonna, ed una loro differente organizzazione in livelli gerarchici. Inoltre, il primo stadio cascode nella seconda forma di realizzazione potrebbe essere implementato mediante interruttori di selezione di un differente, o eventualmente ulteriore, livello gerarchico.

Claims (13)

1. RIVENDICAZIONI 1. Decodificatore di colonna (5), per un dispositivo di memoria a cambiamento di fase (1; 1′) dotato di una matrice (2) di celle di memoria (3), di uno stadio di lettura (6) di dati contenuti in dette celle di memoria (3) e di uno stadio di programmazione (7) di detti dati; detto decodificatore di colonna (5) essendo configurato in modo da selezionare e consentire la polarizzazione di una linea di bit (BL) di detta matrice (2) e generare un percorso di corrente tra detta linea di bit (BL) e detto stadio di lettura (6; 6′) o, alternativamente, detto stadio di programmazione (7), rispettivamente durante un’operazione di lettura o di programmazione di detti dati, caratterizzato dal fatto di comprendere un primo circuito di decodifica (5a) configurato in modo da generare un primo percorso di corrente tra detta linea di bit (BL) e detto stadio di lettura (6; 6′), ed un secondo circuito di decodifica (5b), distinto e separato da detto primo circuito di decodifica (5a), configurato in modo da generare un secondo percorso di corrente, distinto da detto primo percorso di corrente, tra detta linea di bit (BL) e detto stadio di programmazione (7).
2. 2. Decodificatore secondo la rivendicazione 1, in cui detto primo percorso di corrente è definito, in uso, da una prima pluralità di interruttori di selezione (11a, 12a, 13a) collegati in serie tra detta linea di bit (BL) e detto stadio di lettura (6; 6′), e detto secondo percorso di corrente è definito, in uso, da una seconda pluralità di interruttori di selezione (11b, 12b, 13b) collegati in serie tra detta linea di bit (BL) e detto stadio di programmazione (7); detti interruttori di selezione (11a, 12a, 13a) di detta prima pluralità e detti interruttori di selezione (11b, 12b, 13b) di detta seconda pluralità essendo alternativamente abilitati, in funzione di segnali di selezione indirizzo (DAS).
3. 3. Decodificatore secondo la rivendicazione 2, in cui detti interruttori di selezione (11a, 12a, 13a) di detta prima pluralità sono transistori NMOS per bassa tensione, e detti interruttori di selezione (11b, 12b, 13b) di detta seconda pluralità sono transistori PMOS per alta tensione.
4. 4. Decodificatore secondo la rivendicazione 2 o 3, comprendente inoltre mezzi di collegamento elettrico (16) configurati in modo da collegare ad un potenziale di riferimento almeno un nodo intermedio (B, C) di detto secondo percorso di corrente, definito tra uno di detti interruttori di selezione (11b, 12b, 13b) di detta seconda pluralità ed il successivo in detta serie; detti mezzi di collegamento elettrico (16) essendo azionabili quando detto secondo percorso di corrente non è abilitato.
5. 5. Decodificatore secondo una qualsiasi delle rivendicazioni 2-4, comprendente inoltre primi mezzi di polarizzazione (12a, 20, 22) atti a consentire la polarizzazione di detta linea di bit (BL); detti primi mezzi di polarizzazione (12a, 20, 22) includendo almeno un interruttore di selezione (12a) di detta prima pluralità di interruttori di selezione (11a, 12a, 13a), polarizzato in configurazione cascode.
6. 6. Decodificatore secondo la rivendicazione 5, in cui detti primi mezzi di polarizzazione (12a, 20, 22) includono: uno stadio di pilotaggio (20), configurato in modo da ricevere una prima tensione di riferimento (BLGCASC) e da pilotare un terminale di controllo di detto almeno un interruttore di selezione (12a) con un segnale di pilotaggio avente un valore definito da detta prima tensione di riferimento (BLGCASC); ed in cui una tensione di detta linea di bit (BL) è definita da detta prima tensione di riferimento (BLGCASC).
7. 7. Decodificatore secondo la rivendicazione 6, in cui detti primi mezzi di polarizzazione (12a, 20, 22) includono inoltre uno stadio di estrazione corrente (22) configurato in modo da ricevere una corrente di polarizzazione (Ibias) e da estrarre da un terminale di conduzione corrente di detto almeno un interruttore di selezione (12a) una corrente con valore correlato a detta corrente di polarizzazione (Ibias); detto stadio di estrazione corrente (22) comprendendo uno specchio di corrente (22), avente un ramo di riferimento (22a) ricevente detta corrente di polarizzazione (Ibias), ed almeno un ramo specchiato (22b) collegato a detto terminale di conduzione corrente di detto almeno un interruttore di selezione (12a).
8. 8. Decodificatore secondo la rivendicazione 7, in cui detto stadio di lettura (6; 6′) presenta un primo ingresso (6a) ricevente una grandezza elettrica correlata ad una corrente circolante in una cella di memoria (3) indirizzata, ed un secondo ingresso (6b) ricevente una grandezza elettrica correlata ad una corrente di riferimento (Iref); ed in cui detto stadio di estrazione corrente (22) è configurato in modo da estrarre da detto secondo ingresso (6b) una corrente con valore correlato a detta corrente di polarizzazione (Ibias).
9. 9. Decodificatore secondo una qualsiasi delle rivendicazioni 6-8, in cui detto stadio di lettura (6; 6′) presenta un primo ingresso (6a) ricevente una grandezza elettrica correlata ad una corrente circolante in una cella di memoria (3) indirizzata; ed in cui detto primo percorso di corrente comprende una prima porzione interposta tra detta linea di bit (BL) e detto terminale di conduzione corrente di detto almeno un interruttore di selezione (12a), ed una seconda porzione interposta tra un ulteriore terminale di conduzione corrente di detto almeno un interruttore di selezione (12a) e detto primo ingresso (6a), detti primi mezzi di polarizzazione (12a, 20, 22) essendo atti a polarizzare detta prima porzione di detto primo percorso di corrente; ed in cui detto stadio di lettura (6; 6′) include secondi mezzi di polarizzazione (26) atti a polarizzare detta seconda porzione di detto primo percorso di corrente, detti secondi mezzi di polarizzazione (26) includendo mezzi transistori (26) in configurazione cascode aventi un rispettivo terminale di conduzione corrente collegato a detto secondo ingresso (6a) ed un terminale di controllo ricevente una seconda tensione di riferimento (SAGCASC), di valore stabile e preciso.
10. 10. Dispositivo di memoria a cambiamento di fase (1; 1′), comprendente: una matrice (2) di celle di memoria (3); uno stadio di lettura (6) di dati contenuti in dette celle di memoria (3); uno stadio di programmazione (7) di detti dati; ed un decodificatore di colonna (5; 5′) configurato in modo da selezionare e consentire la polarizzazione di una linea di bit (BL) di detta matrice (2) e generare un percorso di corrente tra detta linea di bit (BL) e detto stadio di lettura (6) o, alternativamente, detto stadio di programmazione (7), rispettivamente durante un’operazione di lettura o di programmazione di detti dati, caratterizzato dal fatto di comprendere un decodificatore di colonna (5) secondo una qualsiasi delle rivendicazioni precedenti.
11. 11. Dispositivo secondo la rivendicazione 10, in cui ciascuna di dette celle di memoria (3) comprende: una regione a cambiamento di fase (3a), collegabile elettricamente a detta linea di bit (BL); ed un selettore a transistore (3b), operativamente accoppiato a detta regione a cambiamento di fase (3a) ed avente un terminale di controllo collegato ad una rispettiva linea di parola (WL) di detta matrice (2).
12. 12. Sistema elettronico (30), comprendente un dispositivo di memoria a cambiamento di fase (1; 1′) secondo la rivendicazione 10 o 11, in particolare detto sistema elettronico (30) comprendendo uno tra: un PDA (Personal Digital Assistant); un computer portatile; un telefono cellulare; un riproduttore di audio digitale; una foto- o video-camera.
13. 13. Metodo di decodifica di colonna per un dispositivo di memoria a cambiamento di fase (1; 1′) dotato di una matrice (2) di celle di memoria (3), di uno stadio di lettura (6) dei dati contenuti in dette celle di memoria (3) e di uno stadio di programmazione (7) di detti dati; detto metodo comprendendo le fasi di selezionare e polarizzare una linea di bit (BL) di detta matrice (2), e generare un percorso di corrente tra detta linea di bit (BL) e detto stadio di lettura (6) o, alternativamente, detto stadio di programmazione (7), rispettivamente durante un’operazione di lettura o di programmazione di detto contenuto, caratterizzato dal fatto di comprendere la fase di generare un primo percorso di corrente tra detta linea di bit (BL) e detto stadio di lettura (6), durante detta operazione di lettura, ed un secondo percorso di corrente, separato e distinto da detto primo percorso di corrente, tra detta linea di bit (BL) e detto stadio di programmazione (7), durante detta operazione di programmazione.