KR102003995B1

KR102003995B1 - 기억 장치 및 그 동작 방법

Info

Publication number: KR102003995B1
Application number: KR1020120005132A
Authority: KR
Inventors: 마코토 키타가와; 츠네노리 시이모토; 토모히토 츠시마
Original assignee: 소니 주식회사
Priority date: 2011-02-15
Filing date: 2012-01-17
Publication date: 2019-07-25
Also published as: TW201234376A; CN102637454A; TWI628656B; US8842463B2; EP2490223A2; US20120218809A1; TWI556243B; JP5598363B2; KR20120093763A; TW201640510A; CN102637454B; US8570787B2; US20140022833A1; EP2490223A3; JP2012169011A

Abstract

본 발명의 기억 장치는, 인가되는 전압에 응하여 저항 상태가 변화하는 복수의 기억 소자와, 상기 기억 소자의 저항 상태를 변화시킴에 의해 정보의 기록 또는 소거를 행하는 저항 변화 동작과, 상기 기억 소자로부터 정보를 판독하는 판독 동작을 행하는 구동부를 구비하고, 상기 구동부는, 상기 판독 동작할 때의 판독 신호를 출력하는 증폭기와, 정전류 부하와, 상기 기억 소자에 대해, 상기 저항 변화 동작과, 정보의 기록 또는 소거가 정상적으로 행하여졌는지의 여부를 확인하기 위한 상기 판독 동작을 상기 저항 변화 동작에 계속해서 행하는 다이렉트 베리파이 동작을 실행하는 제어부를 가지며, 상기 제어부는, 상기 다이렉트 베리파이 동작을 행하는 기간에서는, 상기 정전류 부하가 상기 증폭기의 부하로서 기능함과 함께, 상기 기억 소자에 흐르는 전류와 상기 정전류 부하의 전류에 의거하여 상기 판독 신호가 출력되도록 제어한다.

Description

기억 장치 및 그 동작 방법{STORAGE APPARATUS AND OPERATION METHOD FOR OPERATING THE SAME}

본 발명은, 기억층의 전기적 특성의 변화에 의해 정보를 기억하는 기억 소자를 구비한 기억 장치, 및 그와 같은 기억 장치의 동작 방법에 관한 것이다.

컴퓨터 등의 정보 기기에서는, 다아나믹 랜덤 액세스 메모리로서, 동작이 고속이며, 고밀도의 DRAM(Dyamic Random Access Memory)이 널리 사용되고 있다. 그러나, DRAM은, 전자 기기에 사용되는 일반적인 논리 회로 LSI(Large Scale Integrated Circuit)나 신호 처리 회로에 비하여, 제조 프로세스가 복잡하기 때문에, 제조 비용이 높게 되어 있다. 또한, DRAM은, 전원을 끊으면 정보가 사라져 버리는 휘발성 메모리이고, 빈번하게 리프레시 동작, 즉 기록한 정보(데이터)를 판독하고, 다시 증폭하여, 재차 다시 기록하는 동작을 행할 필요가 있다.

한편으로, 근래에는, 기억층의 전기적 특성의 변화에 의해 정보를 기억하는, 저항 변화형의 기억 소자(불휘발성 메모리)가 개발되어 있다. 또한, 예를 들면 K. Aratani, 외, "A Novel Resistance Memory with High Scalability and Nanosecond Switching", Technical Digest IEDM 2007, pp. 783 - 786(이하, 비특허 문헌 1이라고 한다)에는, 특히 메모리 소자의 미세 가공의 한계에 대해 유리한, 새로운 타입의 저항 변화형의 기억 소자가 제안되어 있다.

또한, 일본국 특개2003-187590호 공보(이하, 특허 문헌 1이라고 한다), 일본국 특개2004-234707호 공보(이하, 특허 문헌 2라고 한다), 일본국 특개2007-133930호 공보(이하, 특허 문헌 3이라고 한다), 및 일본국 특개2010-198702호 공보(이하, 특허 문헌 4라고 한다)를 선행 기술 문헌으로 참조할 수 있을 것이다.

상기 비특허 문헌 1에 기술된 기억 소자는, 2개의 전극의 사이에, 어떤 금속을 포함하는 이온 도전체(기억층)가 끼워져 있는 구조로 되어 있다. 이 기억 소자에서는, 2개의 전극의 어느 한쪽이 이온 도전체 중에 포함되는 금속을 포함하고 있다. 이에 의해, 2개의 전극 사이에 전압이 인가된 경우에, 전극 중에 포함되는 금속이 이온 도전체 속으로 이온으로서 확산하고, 이온 도전체의 저항치 또는 커패시턴스 등의 전기 특성이 변하도록 되어 있다. 또한, 일반적으로는, 기억 소자의 저항 상태를 고 저항 상태로부터 저 저항 상태로 변화시키는 동작은 "세트" 동작이라고 하고, 역으로 저 저항 상태로부터 고 저항 상태로 변화하는 동작은 "리셋" 동작이라고 한다.

그런데, 이와 같은 저항 변화형의 기억 소자에서는, 장기적인 신뢰성을 향상시키기 위해(즉, 기억 소자의 저항 분포의 협대화(narrowing)를 도모하기 위해), 데이터의 보존 특성이나, 상기한 세트 동작 및 리셋 동작의 반복 가능 회수를 높이는 것이 중요하다. 이 데이터의 보존 특성으로서는, 예를 들면, 상기한 세트 동작을 할 때 및 리셋 동작을 할 때의 보존 특성을 들 수 있다. 그래서, 이와 같은 기억 소자에서는 일반적으로, 상기한 바와 같은 기억 소자의 저항 상태를 변화시키는 동작(즉, 정보의 기록 또는 소거 동작 등의 저항 변화 동작)을 행한 후에, 베리파이 동작이 이루어지게 되어 있다. 이 베리파이 동작이란, 저항 변화 동작할 때에 정보의 기록 또는 소거가 정상적으로 행해졌는지의 여부를 확인하기 위한 판독 동작이다. 그런데, 종래에는, 저항 변화 동작과 이 베리파이 동작이 비연속으로 행하여지고 있기(예를 들면, 2개의 동작의 사이에 소정의 프리차지 기간이 설정되어 있기) 때문에, 베리파이 동작할 때에 요구되는 처리시간이 길어지게 된다. 즉, 베리파이 동작의 고속화가 곤란하였다.

그래서, 예를 들면 특허 문헌 1 내지 4에서는, 저항 변화 동작과 베리파이 동작을 이 순서대로 연속적으로 행하는 기술인 다이렉트 베리파이 동작이 제안되어 있다. 이 다이렉트 베리파이 동작을 실행할 때에는, 저항 변화 동작 및 다이렉트 베리파이 동작으로 이루어진 2개의 동작이 연속적으로 행하여지기 때문에, 예를 들면 상기한 바와 같은 프리차지 기간을 마련할 필요가 없어지고, 베리파이 동작의 고속화를 실현할 수 있다.

그런데, 상기 특허 문헌 1 내지 4의 기술에서는, 저항 변화 동작할 때의 전류(I)와 부하 저항(R)과의 IR 곱(product)을 센싱(sensing)함에 의해 베리파이 동작을 행하고 있기 때문에, 이하의 문제가 생긴다. 즉, IR 곱을 센싱하는 것에 기인하여 판독 신호의 진폭이 작게 되어, 베리파이 동작의 정밀도가 저하된다는 문제가 있다.

본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 그 목적은, 베리파이 동작의 고속화를 도모하면서 베리파이 정밀도를 향상시키는 것이 가능한 기억 장치 및 그 동작 방법을 제공하는 것에 있다.

본 발명의 기억 장치는, 인가되는 전압에 응하여 저항 상태가 변화하는 복수의 기억 소자와, 기억 소자의 저항 상태를 변화시킴에 의해 정보의 기록 또는 소거를 행하는 저항 변화 동작과, 기억 소자로부터 정보를 판독하는 판독 동작을 행하는 구동부를 구비한 것이다. 이 구동부는, 판독 동작할 때의 판독 신호를 출력하는 증폭기와, 정전류(constant current) 부하와, 기억 소자에 대해, 저항 변화 동작과, 정보의 기록 또는 소거가 정상적으로 행하여졌는지의 여부를 확인하기 위한 판독 동작을 저항 변화 동작에 계속해서 행하는 다이렉트 베리파이 동작을 실행하는 제어부를 갖고 있다. 이 제어부는, 다이렉트 베리파이 동작을 행하는 기간에서는, 정전류 부하가 증폭기의 부하로서 기능함과 함께, 기억 소자에 흐르는 전류와 정전류 부하의 전류에 의거하여 판독 신호가 출력되도록 제어한다.

본 발명의 기억 장치의 동작 방법은, 인가되는 전압에 응하여 저항 상태가 변화하는 복수의 기억 소자와, 기억 소자로부터 정보를 판독하는 판독 동작할 때의 판독 신호를 출력하는 증폭기와, 정전류 부하를 구비한 기억 장치를 동작시킬 때에, 기억 소자에 대해, 그 저항 상태를 변화시킴에 의해 정보의 기록 또는 소거를 행하는 저항 변화 동작과, 정보의 기록 또는 소거가 정상적으로 행하여졌는지의 여부를 확인하기 위한 판독 동작을 저항 변화 동작에 계속해서 행하는 다이렉트 베리파이 동작을 실행함과 함께, 이 다이렉트 베리파이 동작 행하는 기간에서는, 정전류 부하가 증폭기의 부하로서 기능함과 함께, 기억 소자에 흐르는 전류와 정전류 부하의 전류에 의거하여 판독 신호가 출력되도록 제어하는 것이다.

본 발명의 기억 장치 및 기억 장치의 동작 방법에서는, 정보의 기록 또는 소거가 정상적으로 행하여졌는지의 여부를 확인하기 위한 판독 동작(즉, 베리파이 동작)을 상기 저항 변화 동작에 계속해서 행하는 다이렉트 베리파이 동작이 실행된다. 이에 의해, 이들의 저항 변화 동작과 베리파이 동작이 비연속으로 행하여지는 경우(예를 들면, 2개의 동작의 사이에 소정의 프리차지 기간이 설정되는 경우)에 비하여, 베리파이 동작할 때에 요하는 처리시간이 짧아진다. 또한, 이 다이렉트 베리파이 동작을 행하는 기간에서는, 정전류 부하가 증폭기의 부하로서 기능함과 함께, 기억 소자에 흐르는 전류와 정전류 부하의 전류에 의거하여, 증폭기로부터 판독 신호가 출력된다. 이에 의해, 정전류 부하에서의 높은 출력 저항에 기인하여 증폭기에서의 증폭률이 커지고, 판독 신호의 진폭이 커진다.

또한, 기억 소자에 대한 기록 동작 및 소거 동작을, 저 저항화(고 저항 상태로부터 저 저항 상태로의 변화) 및 고 저항화(저 저항 상태로부터 고 저항 상태로의 변화)의 어느 쪽에 대응시키는지는 정의(definition)의 문제이지만, 본 명세서에서는, 저 저항 상태를 기록 상태, 고 저항 상태를 소거 상태로 정의한다.

본 발명의 기억 장치 및 기억 장치의 동작 방법에 의하면, 상기 다이렉트 베리파이 동작을 실행하도록 하였기 때문에, 베리파이 동작할 때에 요하는 처리시간을 단축할 수 있다. 또한, 이 다이렉트 베리파이 동작을 행하는 기간에서는, 정전류 부하가 증폭기의 부하로서 기능함과 함께, 기억 소자에 흐르는 전류와 정전류 부하의 전류에 의거하여 증폭기로부터 판독 신호가 출력되도록 하였기 때문에, 증폭기에서의 증폭률을 크게 하여 판독 신호의 진폭도 크게할 수 있다. 따라서, 베리파이 동작의 고속화를 도모하면서, 베리파이 정밀도를 향상시키는 것이 가능해진다.

도 1은 본 발명의 제 1의 실시의 형태에 관한 기억 장치의 구성례를 도시하는 블록도.
도 2는 도 1에 도시한 메모리 셀 및 센스 앰프의 구성례를 도시하는 회로도.
도 3은 도 2에 도시한 기억 소자의 구성례를 도시하는 단면도.
도 4는 도 2에 도시한 기록 드라이버의 구성례를 도시하는 회로도.
도 5의 A 및 도 5의 B는 도 3에 도시한 기억 소자에서의 세트 동작 및 리셋 동작의 개요를 설명하기 위한 단면도.
도 6의 A 및 도 6의 B는 도 3에 도시한 기억 소자의 비선형 특성의 한 예를 도시하는 특성도.
도 7은 제 1의 실시의 형태의 실시예 1-1에 관한 리셋 및 다이렉트 베리파이 동작의 한 예를 도시하는 타이밍 파형도.
도 8은 제 1의 실시의 형태의 실시예 1-2에 관한 리드 동작의 한 예를 도시하는 타이밍 파형도.
도 9는 변형례 1에 관한 센스 앰프, VREF 생성부 및 메모리 셀의 구성례를 도시하는 회로도.
도 10은 변형례 1의 실시예 2-1에 관한 리셋 및 다이렉트 베리파이 동작의 한 예를 도시하는 타이밍 파형도.
도 11은 변형례 1의 실시예 2-2에 관한 리드 동작의 한 예를 도시하는 타이밍 파형도.
도 12는 변형례 2에 관한 센스 앰프 및 메모리 셀의 구성례를 도시하는 회로도.
도 13은 변형례 2의 실시예 3-1에 관한 리셋 및 다이렉트 베리파이 동작의 한 예를 도시하는 타이밍 파형도.
도 14는 변형례 2의 실시예 3-2에 관한 리드 동작의 한 예를 도시하는 타이밍 파형도.
도 15는 변형례 3에 관한 센스 앰프 및 메모리 셀의 구성례를 도시하는 회로도.
도 16은 변형례 3의 실시예 4-1에 관한 리셋 및 다이렉트 베리파이 동작의 한 예를 도시하는 타이밍 파형도.
도 17은 변형례 3의 실시예 4-2에 관한 리드 동작의 한 예를 도시하는 타이밍 파형도.
도 18은 제 2의 실시의 형태에 관한 센스 앰프 및 메모리 셀의 구성례를 도시하는 회로도.
도 19는 제 2의 실시의 형태의 실시예 5에 관한 세트&다이렉트 베리파이 동작의 한 예를 도시하는 타이밍 파형도.
도 20은 변형례 4에 관한 기억 소자의 구성례를 도시하는 단면도.
도 21은 변형례 5에 관한 기억 소자의 구성례를 도시하는 단면도.

이하, 본 발명의 실시의 형태에 관해, 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.

1. 제 1의 실시의 형태(리셋 및 다이렉트 베리파이 동작의 예)

2. 제 1의 실시의 형태의 변형례

- 변형례 1(상보적 판독 방식 대신에 싱글엔드 판독 방식을 이용한 예)

- 변형례 2(전압 제어 트랜지스터를 P형의 트랜지스터로 한 예)

- 변형례 3(선택 트랜지스터를 P형의 트랜지스터로 한 예)

3. 제 2의 실시의 형태(세트&다이렉트 베리파이 동작의 예)

4 . 제 1, 제 2의 실시의 형태에 공통의 변형례

- 변형례 4, 5(기억 소자의 다른 구성례)

5. 기타의 변형례

<제 1의 실시의 형태>

[기억 장치(1)의 구성]

도 1은, 본 발명의 제 1의 실시의 형태에 관한 기억 장치(기억 장치(1))의 블록 구성을 도시하는 것이다. 이 기억 장치(1)는, 복수의 메모리 셀(20)을 갖는 메모리 어레이(2)와, 제어부(30)와, 워드선 구동부(31)와, 비트선 구동/센스 증폭기부(32)를 구비하고 있다. 이들 중, 제어부(30), 워드선 구동부(31) 및 비트선 구동/센스 증폭기부(32)가, 첨부된 청구범위에 기술된 구동부의 한 구체예에 대응한다.

워드선 구동부(31)는, 행방향으로 평행하게 배치된 복수개의 워드선(WL, REFWL)에 대해 각각, 소정의 전위(워드선 전위)를 인가하는 것이다. 또한, 이들의 워드선(WL, REFWL)의 상세에 관해서는 후술한다.

비트선 구동/센스 증폭기부(32)는, 열방향으로 평행하게 배치된 복수개의 비트선(BL, /BL)에 대해 각각, 소정의 전위(후술하는 세트 전압 또는 리셋 전압)를 인가하는 것이다. 이 비트선 구동/센스 증폭기부(32)는 또한, 상기한 비트선(BL, /BL)을 이용하여, 각 메모리 셀(20)로부터 정보의 판독 동작(즉, 리드 동작)을 행함과 함께, 내부에 열방향으로 나열하여 배치된 복수개의 센스 증폭기(320)에서 소정의 신호 증폭 처리를 행하는 기능도 갖고 있다. 또한, 비트선 구동/센스 증폭기부(32)(센스 증폭기(320))에서는, 제어부(30)에 의한 제어에 따라, 소정의 베리파이 동작(즉, 후술하는 다이렉트 베리파이 동작)도 이루어지게 되어 있다. 이 베리파이 동작이란, 정보의 기록 또는 소거가 정상적으로 행하여졌는지의 여부를 확인하기 위한 판독 동작인 것이다. 그리고, 센스 증폭기(320)의 상세 구성에 관해서는 후술하지만, 하나의 열(column)상에서 행방향으로 나열하여 배치된 복수개의 메모리 셀(20)에 대해, 하나의 센스 증폭기(320)가 대응지어져서 마련되어 있는 것으로 한다.

제어부(30)는, 후술하는 각종의 신호(제어 신호)를 이용하여, 구동 대상의 메모리 셀(20)에 대해 다이렉트 베리파이 동작을 실행하도록 제어하는 기능을 갖고 있다. 이 다이렉트 베리파이 동작이란, 정보의 기록 동작 또는 소거 동작(즉, 후술하는 세트 동작 또는 리셋 동작에 대응하는 저항 변화 동작)에 관한 베리파이 동작을, 이 저항 변화 동작에 계속해서(즉, 연속적으로) 행하는 베리파이 동작인 것이다. 여기서, 본 실시의 형태에서는 특히, 리셋 동작(후술할 것임)에 계속해서 다이렉트 베리파이 동작을 연속적으로 실행되고, 이는 리셋 및 다이렉트 베리파이 동작이라고 한다.

이와 같이 하여, 제어부(30), 워드선 구동부(31) 및 비트선 구동/센스 증폭기부(32)는, 메모리 어레이(2) 내의 복수의 메모리 셀(20) 중에서 구동 대상이 되는 메모리 셀(20)을 선택하고, 정보의 기록 동작, 소거 동작, 판독 동작 또는 베리파이 동작(다이렉트 베리파이 동작)을 선택적으로 행하도록 되어 있다.

메모리 어레이(2)에서는, 도 1에 도시한 바와 같이, 복수의 메모리 셀(20)이 행렬 형상(매트릭스 형상)으로 배치되어 있다. 도 2는, 이 메모리 셀(20)의 회로 구성례를, 상기한 센스 증폭기(320)의 회로 구성례와 동시에 도시한 것이다. 또한, 도 2에서는, 하나의 센스 증폭기(320)에 접속된 하나의 메모리 셀(20)을 대표하여 나타내고 있지만, 실제로는 전술한 바와 같이, 하나의 센스 증폭기(320)에 대해 복수개의 메모리 셀(20)이 공통으로 접속되어 있는 것으로 한다.

[메모리 셀(20)의 구성]

도 2에 도시한 바와 같이, 각 메모리 셀(20)은, 하나의 기억 소자(21)와 하나의 선택 트랜지스터(221)로 이루어지는, 이른바 "1T1R"형의 회로 구성을 갖고 있다. 각 메모리 셀(20)은 또한, 하나의 리퍼런스 소자(23)와 하나의 선택 트랜지스터(222)로 이루어지는, 리퍼런스용의 "1T1R"형의 회로 구성도 갖고 있다. 즉, 여기서는 하나의 메모리 셀(20) 내에, 하나의 기억 소자(21)와 하나의 리퍼런스 소자(23)가 배설되어 있다. 또한, 각 메모리 셀(20)에는, 한 쌍의 워드선(WL, REFWL)과, 한 쌍의 비트선(BL, /BL)이 접속되어 있다. 여기서, 워드선(WL)은, 구동 대상의 기억 소자(21)를 선택하기 위한 것이고, 워드선(REFWL)은, 구동 대상의 리퍼런스 소자(23)를 선택하기 위한 것이다. 또한, 비트선(BL)은, 구동 대상의 기억 소자(21)에 대해 기록하기 위한 신호(데이터), 또는 구동 대상의 기억 소자(21)로부터 판독한 신호를 전달시키기 위한 것이다. 한편, 비트선(/BL)은, 구동 대상의 리퍼런스 소자(23)에 대해 기록하기 위한 신호, 또는 구동 대상의 리퍼런스 소자(23)로부터 판독한 신호를 전달시키기 위한 것이다. 또한, 이들의 비트선(BL, /BL)은, 기억 소자(21) 또는 리퍼런스 소자(23)에 대해 직접 또는 간접적으로 접속되도록 되어 있다(여기서는, 선택 트랜지스터(221, 222)를 통하여 간접적으로 접속되어 있다).

이 메모리 셀(20)에서는, 워드선(WL)이 선택 트랜지스터(221)의 게이트에 접속되고, 비트선(BL)이, 선택 트랜지스터(221)에서의 소스 및 드레인 중의 일방측에 접속되어 있다. 선택 트랜지스터(221)에서의 소스 및 드레인 중의 타방측은, 기억 소자(21)를 통하여 소정의 전위(VCOMMON)(Vss)에 접속되어 있다. 또한, 리퍼런스 소자(23)측에서는, 워드선(REFWL)이 선택 트랜지스터(222)의 게이트에 접속되고, 비트선(/BL)이, 선택 트랜지스터(222)에서의 소스 및 드레인 중의 일방측에 접속되어 있다. 선택 트랜지스터(222)에서의 소스 및 드레인 중의 타방측은, 리퍼런스 소자(23)를 통하여 소정의 전위(VCOMMON)(Vss)에 접속되어 있다.

선택 트랜지스터(221, 222)는, 구동 대상의 기억 소자(21) 또는 리퍼런스 소자(23)를 선택하기 위한 트랜지스터이고, 여기서는 각각, N형의 MOS(Metal Oxide Semiconductor) 트랜지스터로 이루어진다. 단, 이것으로는 한정되지 않고, 다른 구조의 트랜지스터를 이용하여도 좋다.

(기억 소자(21))

기억 소자(21)는, 인가되는 전압의 극성에 응하여 가역적으로 저항 상태가 변화하는(저 저항 상태와 고 저항 상태의 사이에서 변화하는) 것을 이용하여, 정보의 기억(기록 및 소거)을 행하는 이른바 바이폴러형의 저항 변화형 기억 소자이다. 이 기억 소자(21)는, 도 3에 단면도로 도시한 바와 같이, 하부 전극(211)(제1 전극), 기억층(212) 및 상부 전극(213)(제2 전극)을 이 순서대로 갖고 있다.

하부 전극(211)은, 선택 트랜지스터(221)측에 마련된 전극이다. 이 하부 전극(211)은, 반도체 프로세스에 사용되는 배선 재료, 예를 들면, W(텅스텐), WN(질화 텅스텐), 질화 티탄(TiN), 질화 탄탈(TaN) 등의 금속 또는 금속 질화물에 의해 구성되어 있다. 단, 하부 전극(211)의 구성 재료로서는, 이들로는 한정되지 않는다.

기억층(212)은, 상부 전극(213)측에 마련된 이온원층(ion source layer)(212B)과, 하부 전극(211)측에 마련된 저항 변화층(212A)을 갖는 적층 구조로 되어 있다. 이 기억층(212)에서는, 상세는 후술하지만, 하부 전극(211)과 상부 전극(213) 사이에 인가되는 전압의 극성에 응하여, 저항 상태가 저 저항 상태와 고 저항 상태의 사이에서 가역적으로 변화하도록 되어 있다.

이온원층(212B)은, 음이온화하는 이온 전도 재료로서, 텔루륨(Te), 유황(S) 및 셀레늄(Se) 중 적어도 1종의 칼코겐 원소(chalcogen elment)를 포함하고 있다. 또한, 이온원층(212B)은, 양이온화 가능한 금속 원소로서 지르코늄(Zr)이나 하프늄(Hf) 및/또는 구리(Cu), 또한 소거시에 산화물을 형성하는 원소로서 알루미늄(Al) 및/또는 게르마늄(Ge)을 포함하고 있다. 구체적으로는, 이온원층(212B)은, 예를 들면, ZrTeAl, ZrTeAlGe, CuZrTeAl, CuTeGe, CuSiGe 등의 조성의 이온원층 재료에 의해 구성되어 있다. 또한, 이온원층(212B)은, 상기 이외에도 다릉 원소, 예를 들면 규소(Si)나 붕소(B)를 포함하고 있어도 좋다.

저항 변화층(212A)은, 전기 전도상의 배리어로서 정보 보존 특성을 안정화시키는 기능을 갖는 것이고, 이온원층(212B)보다도 저항치가 높은 재료에 의해 구성되어 있다. 저항 변화층(212A)의 구성 재료로서는, 예를 들면, 바람직하게는 가돌니늄(Gd) 등의 희토류 원소, 알루미늄(Al), 마그네슘(Mg), 탄탈륨(Ta), 실리콘(Si) 및 구리(Cu) 중의 적어도 1종을 포함하는 산화물 또는 질화물 등을 들 수 있다.

상부 전극(213)은, 전술한 VCOMMON측에 마련된 전극이다. 이 상부 전극(213)은, 하부 전극(211)과 마찬가지로 공지의 반도체 배선 재료에 의해 구성되어 있고, 그중에서도, 다음의 포스트 어닐링(post-annealing)을 경유하여도 이온원층(212B)과 반응하지 않는 안정된 재료가 바람직하다.

(리퍼런스 소자(23))

리퍼런스 소자(23)는, 예를 들면 다이오드나, 산화막 등에 의해 구성되는 터널 저항을 이용한 소자 등으로 이루어지고, 기억 소자(21)와 개략 동등한 저항 특성(즉, 전류(I)-전압(V)의 특성)을 나타내는 소자, 즉, 비선형의 저항 특성을 나타내는 소자인 것이 바람직하다. 단지 이것으로는 한정되지 않고, 리퍼런스 소자(23)로서, 선형의 저항 특성을 나타내는 소자를 이용하도록 하여도 좋다.

[센스 증폭기(320)의 구성]

센스 증폭기(320)는, 한 쌍의 트랜지스터(Tr11, Tr12)(전압 제어 트랜지스터), 한 쌍의 트랜지스터(Tr21, Tr22), 한 쌍의 트랜지스터(Tr31, Tr32), 한 쌍의 트랜지스터(Tr41, Tr42), 한 쌍의 트랜지스터(Tr51, Tr52), 한 쌍의 트랜지스터(Tr61, Tr62), 한 쌍의 트랜지스터(Tr71, Tr72) 및 한 쌍의 트랜지스터(Tr81, Tr82)를 갖고 있다. 이들 중, 트랜지스터(Tr11, Tr21, Tr31, Tr41, Tr51, Tr61, Tr71, Tr81)는, 기억 소자(21)에 대응하여 마련된 트랜지스터이다. 한편, 트랜지스터(Tr12, Tr22, Tr32, Tr42, Tr52, Tr62, Tr72, Tr82)는, 리퍼런스 소자(23)에 대응하여 마련된 트랜지스터이다. 또한, 트랜지스터(Tr11, Tr12, Tr21, Tr22, Tr51, Tr52, Tr61, Tr62)는 각각, 여기서는 N형의 MOS 트랜지스터로 이루어진다. 한편, 트랜지스터(Tr31, Tr32, Tr41, Tr42, Tr71, Tr72, Tr81, Tr82)는 각각, 여기서는 P형의 MOS 트랜지스터로 이루어진다. 단, 이것으로는 한정되지 않고, 다른 구조의 트랜지스터를 이용하여도 좋다.

센스 증폭기(320)는 또한, 한 쌍의 기록 드라이버(WRTDr1, WRTDr2), 하나의 차동 증폭기(Amp) 및 하나의 래치 회로(Latch)를 갖고 있다.

기록 드라이버(WRTDr1)는, 기억 소자(21)측에 대응하여 마련되어 있고, 비트선(BL)을 소정의 전위(후술하는 세트 전압 또는 리셋 전압)로 구동하기 위한 드라이버이다. 한편, 기록 드라이버(WRTDr2)는, 리퍼런스 소자(23)측에 대응하여 마련되어 있고, 비트선(/BL)을 소정의 전위(후술하는 세트 전압 또는 리셋 전압)로 구동하기 위한 드라이버이다. 그리고, 이들의 기록 드라이버(WRTDr1, WRTDr2)의 상세 구성에 관해서는, 후술한다.

차동 증폭기(Amp)는, 판독 동작(리드 동작 및 베리파이 동작)할 때의 판독 신호(SO)를, 래치 회로(Latch)에 대해 출력하는 증폭기이다. 그리고, 이 차동 증폭기(Amp)의 동작의 상세에 관해서는 후술한다.

래치 회로(Latch)는, 차동 증폭기(Amp)로부터 출력되는 판독 신호(SO), 또는 이하 설명하는 한 쌍의 신호 입출력선(LIO, /LIO)으로부터 입력되는 신호를 일시적으로 보존하는 회로이다.

이 센스 증폭기(320)에는, 상기한 한 쌍의 신호 입출력선(LIO, /LIO)과, 제어부(30)로부터 공급되는 각종의 신호선(VGRST, BLEQ, /BLEQ, WRTEN, /WRTEN, /DVRFEN, READEN, VBIAS)이 접속되어 있다. 이들 중, 신호 입출력선(LIO, /LIO)은, 복수의 센스 증폭기(320)에서 공유화되어 있는 데이터 버스이고, 신호의 기록 동작, 소거 동작 및 판독 동작할 때의 데이터 버스로서 기능하도록 되어 있다.

신호선(VGRST)은, 상세는 후술하지만, 전술한 다이렉트 베리파이 동작할 때에, 한 쌍의 트랜지스터(Tr11, Tr12)(전압 제어 트랜지스터)를 통하여 비트선(BL, /BL)에 후술하는 리셋 전압을 공급하기 위한 신호선이다.

신호선(BLEQ)은, 후술하는 한 쌍의 신호선(Vod, /Vod) 및 비트선(BL, /BL)의 전위를 각각 전원(VCOMMON)(Vss)으로 초기화(즉, 이퀄라이즈(equalizing))하기 위한 신호를 전달하는 신호선이다. 구체적으로는, 상세는 후술하지만, 이 신호선(BLEQ)의 전위가 하이(H) 레벨일 때에, 신호선(Vod, /Vod) 및 비트선(BL, /BL)의 전위가 각각 전원(Vss)으로 초기화 되도록 되어 있다. 한편, 신호선(/BLEQ)은, 후술하는 한 쌍의 신호선(Vo), /Vo)의 전위를 각각 전원(Vdd)으로 초기화하기 위한 신호를 전달하는 신호선이다. 구체적으로는, 상세는 후술하지만, 이 신호선(/BLEQ)의 전위가 하이(H) 레벨일 때에, 신호선(Vo, /Vo)이 각각 전원(Vdd)으로 초기화되도록 되어 있다.

신호선(WRTEN, /WRTEN)은 각각, 기록 드라이버(WRTDr1, WRTDr2)의 동작을 제어(즉, 동작의 유효화 및 무효화를 설정하는 제어)하기 위한 신호를 전달하는 신호선이다. 그리고, 이들의 기록 드라이버(WRTDr1, WRTDr2)에 대한 동작 제어의 상세에 관해서는, 후술한다.

신호선(/DRVFEN)은, 전술한 베리파이 동작(다이렉트 베리파이 동작)을 유효화하기 위한 신호를 전달하는 신호선이다. 구체적으로는, 상세는 후술하지만, 이 신호선(/DRVFEN)의 전위가 로우(L)로 되어 있는 기간에서, 다이렉트 베리파이 동작이 실행되도록 되어 있다.

신호선(READEN)은, 통상의 판독 동작을 유효화하기 위한 신호를 전달하는 신호선이다. 구체적으로는, 상세는 후술하지만, 이 신호선(READEN)의 전위가 하이(H)로 되어 있는 기간에서, 판독 동작이 실행되도록 되어 있다.

신호선(VBIAS)은, 상세는 후술하지만, 통상의 판독 동작할 때에, 한 쌍의 트랜지스터(Tr11, Tr12)를 통하여 비트선(BL, /BL)을 소정의 전위(VBIAS-Vgs (트랜지스터(Tr11, Tr12)의 게이트 소스 사이 전압 : 약 0.1V))로 클램핑(clamping)하기 위한 신호선이다.

이 센스 증폭기(320)에서는, 트랜지스터(Tr11, Tr12)의 게이트에 각각, 신호선(VGRST)이 접속되어 있다. 트랜지스터(Tr11)의 소스에는 비트선(BL)이 접속되고, 트랜지스터(Tr12)의 소스에는 비트선(/BL)이 접속되어 있다. 트랜지스터(Tr11)의 드레인에는 신호선(Vod)이 접속되고, 트랜지스터(Tr12)의 드레인에는 신호선(/Vod)이 접속되어 있다. 이에 의해, 다이렉트 베리파이 동작할 때에, 트랜지스터(Tr11, Tr12)의 게이트 소스 사이 전압(Vgs)에 의해, 전술한 저항 변화 동작할 때에 기억 소자(21)에 인가되는 전압(여기서는, 리셋 전압)이 설정되도록 되어 있다(상세는 후술).

트랜지스터(Tr21, Tr22)의 게이트에는 각각 신호선(BLEQ)이 접속되고, 소스에는 각각, 소정의 전위(VCOMMON)(Vss)가 접속되어 있다. 트랜지스터(Tr21)의 드레인에는 신호선(Vod)이 접속되고, 트랜지스터(Tr22)의 드레인에는 신호선(/Vod)이 접속되어 있다.

기록 드라이버(WRTDr1)에서는, 입력 신호로서의 래치 데이터(LATCHDT)가 입력되고, 출력 신호가 신호선(Vod)에 출력되고, 제어 신호로서의 신호선(WRTEN, /WRTEN)이 각각 입력되도록 되어 있다. 마찬가지로, 기록 드라이버(WRTDr2)에서는, 입력 신호로서의 래치 데이터(LATCHDT)가 입력되고, 출력 신호가 신호선(/Vod)에 출력되고, 제어 신호로서의 신호선(WRTEN, /WRTEN)이 각각 입력되도록 되어 있다.

도 4는 기록 드라이버(WRTDr1, WRTDr2)의 회로 구성례를 도시한다. 기록 드라이버(WRTDr1, WRTDr2)는 각각, 4개의 트랜지스터(Tr91, Tr92, Tr93, Tr94)를 갖고 있다. 이들의 트랜지스터 중, 트랜지스터(Tr91, Tr92)는 각각 P형의 MOS 트랜지스터로 이루어지고, 트랜지스터(Tr93, Tr94)는 각각 N형의 MOS 트랜지스터로 이루어진다. 단, 이것으로는 한정되지 않고, 다른 구조의 트랜지스터를 이용하여도 좋다. 여기서, 트랜지스터(Tr91)의 게이트에는 신호선(/WRTEN)이 접속되고, 소스에는 전원(Vdd)이 접속되고, 드레인에는 트랜지스터(Tr92)의 소스가 접속되어 있다. 트랜지스터(Tr92, Tr93)의 게이트에는 각각, 래치 데이터(LATCHDT)의 신호선이 접속되고, 트랜지스터(Tr92, Tr93)의 드레인에는 각각, 신호선(Vod)(또는 신호선(/Vod))이 접속되어 있다. 트랜지스터(Tr93)의 소스에는 트랜지스터(Tr94)의 드레인이 접속되고, 트랜지스터(Tr94)의 게이트에는 신호선(WRTEN)이 접속되고, 트랜지스터(Tr94)의 소스는 그라운드에 접속되어 있다. 이와 같은 구성에 의해 기록 드라이버(WRTDr1, WRTDr2)에서는, 신호선(WRTEN)의 전위가 하이(H)일 때(신호선(/WRTEN)의 전위가 로우(L)일 때)에, 래치 데이터(LATCHDT)의 논리 레벨("0" 또는 "1")을 반전하여 신호선(Vo)(또는 신호선(/Vo))에 출력하도록 되어 있다. 즉, 래치 데이터(LATCHDT)의 논리 레벨이 "0"일 때에는, "1"의 논리 벨의 신호가 출력되고, 역으로 래치 데이터(LATCHDT)의 논리 레벨이 "1"일 때에는, "0"의 논리 벨의 신호가 출력된다. 한편, 신호선(WRTEN)의 전위가 로우(L)일 때(신호선(/WRTEN)의 전위가 하이(H)일 때)에는, 기록 드라이버(WRTDr1, WRTDr2)는 각각, 하이 임피던스(HiZ) 상태가 된다.

센스 증폭기(320)에서, 트랜지스터(Tr31, Tr32)의 게이트에는 각각, 신호선(/DRVFEN)이 접속되어 있다. 트랜지스터(Tr31)의 드레인에는 신호선(Vod)이 접속되고, 트랜지스터(Tr32)의 드레인에는 신호선(/Vod)이 접속되어 있다. 트랜지스터(Tr31)의 소스에는 트랜지스터(Tr41)의 드레인이 접속되고, 트랜지스터(Tr32)의 소스에는 트랜지스터(Tr42)의 드레인이 접속되어 있다.

트랜지스터(Tr41, Tr42)의 게이트에는 각각, 래치 데이터(LATCHDT)의 신호선이 접속되어 있다. 트랜지스터(Tr41)의 소스에는 신호선(Vo)이 접속되고, 트랜지스터(Tr42)의 소스에는 신호선(/Vo)이 접속되어 있다. 이에 의해, 후술하는 다이렉트 베리파이 동작이 패스한 경우(즉, 정보의 기록 또는 소거가 정상적으로 행하여졌다고 판단된 경우)에, 다음의 다이렉트 베리파이 동작의 시퀀스에서 다이렉트 베리파이 동작이 실행되지 않도록 되어 있다.

트랜지스터(Tr51, Tr52)의 게이트에는 각각, 신호선(READEN)이 접속되어 있다. 트랜지스터(Tr51)의 소스에는 신호선(Vod)이 접속되고, 트랜지스터(Tr52)의 소스에는 신호선(/Vod)이 접속되어 있다. 트랜지스터(Tr51)의 드레인에는 트랜지스터(Tr61)의 소스가 접속되고, 트랜지스터(Tr52)의 드레인에는 트랜지스터(Tr62)의 소스가 접속되어 있다.

트랜지스터(Tr61, Tr62)의 게이트에는 각각, 신호선(VBIAS)이 접속되어 있다. 트랜지스터(Tr61)의 드레인에는, 트랜지스터(Tr71)의 드레인, 트랜지스터(Tr81)의 드레인 및 신호선(Vo)이 접속되어 있다. 트랜지스터(Tr62)의 드레인에는, 트랜지스터(Tr72)의 드레인, 트랜지스터(Tr81)의 게이트, 트랜지스터(Tr82)의 게이트 및 드레인, 및 신호선(/Vo)이 접속되어 있다.

트랜지스터(Tr71, Tr72)의 게이트에는 각각, 신호선(/BLEQ)이 접속되어 있다. 트랜지스터(Tr71, Tr72)의 소스에는 각각, 전원(Vdd)이 접속되어 있다.

트랜지스터(Tr81, Tr82)의 소스에는 각각, 전원(Vdd)이 접속되어 있다. 또한, 상기한 바와 같이, 트랜지스터(Tr81, Tr82)의 게이트는 서로 접속됨과 함께, 트랜지스터(Tr82)의 드레인에도 접속되어 있다. 즉, 이들의 트랜지스터(Tr81, Tr82)에 의해, 정전류 부하(정전류원)로서 기능하는 커런트 미러 회로가 형성되도록 되어 있다. 또한, 이 정전류 부하(커런트 미러 회로)는, 기억 소자(21) 및 리퍼런스 소자(23)에 대해 직접 또는 간접적으로 접속되도록 되어 있다(여기서는, 간접적으로 접속되어 있다).

차동 증폭기(Amp)의 음극 입력단에는 신호선(Vo)이 접속되고, 정극 입력단에는 신호선(/Vo)이 접속되고, 출력단에는 신호선(SO)이 접속되어 있다. 이와 같은 구성에 의해 차동 증폭기(Amp)에서는, 구동 대상의 메모리 셀(20) 내의 기억 소자(21)에 흐르는 전류와 리퍼런스 소자(23)에 흐르는 전류에 의거하여 차동 증폭을 행함에 의해, 판독 신호(SO)를 출력하도록 되어 있다(상보적 판독 방식). 구체적으로는, 차동 증폭기(Amp)는, 기억 소자(21)에 흐르는 전류와 리퍼런스 소자(23)에 흐르는 전류의 차분(전류차)을 차동 증폭하여 판독 신호(SO)를 출력한다.

래치 회로(Latch)에는, 신호 입출력선(LIO, /LIO), 신호선(SO), 래치 데이터(LATCHDT)의 신호선 및 신호선(LATCHEN)이 접속되어 있다. 이와 같은 구성에 의해 래치 회로(Latch)에서는, 판독 신호(SO)를 일시적으로 유지하여 신호 입출력선(LIO, /LIO)에 출력하거나, 신호 입력선(LIO, /LIO)으로부터 입력된 신호를 일시적으로 유지하여 래치 데이터(LATCHDT)의 신호선에 출력하도록 되어 있다. 또한, 이 래치 회로(Latch)에 의한 래치 동작은, 신호선(LATCHEN)에 의해 제어되도록 되어 있다. 구체적으로는, 예를 들면 이 신호(LATCHEN)의 상승 에지의 타이밍에서, 신호가 래치 된다(즉, 일시적으로 유지된다).

[기억 장치(1)의 작용 및 효과]

(1. 기본 동작)

이 기억 장치(1)에서는, 도 1에 도시한 바와 같이, 워드선 구동부(31)가, 복수개의 워드선(WL, REFWL)에 대해 각각, 소정의 전위(워드선 전위)를 인가한다. 또한, 그와 함께, 비트선 구동/센스 증폭기부(32)가, 복수개의 비트선(BL, /BL)에 대해 각각, 소정의 전위(후술하는 세트 전압 또는 리셋 전압)를 인가한다. 이에 의해, 메모리 어레이(2) 내의 복수의 메모리 셀(20) 중에서 구동 대상이 되는 메모리 셀(20)이 선택되고, 정보의 기록 동작, 소거 동작, 판독 동작 또는 베리파이 동작이 선택적으로 행하여진다. 또한, 워드선(WL)을 이용한 구동 대상의 기억 소자(21)의 선택과, 워드선(REFWL)을 이용한 구동 대상의 리퍼런스 소자(23)의 선택은, 상보적으로 행하여지도록 되어 있다.

구체적으로는, 각 메모리 셀(20) 내의 기억 소자(21)에서는, 하부 전극(211)과 상부 전극(213)의 사이에 인가되는 전압의 극성에 응하여, 가역적으로 기억층(212)의 저항 상태가 변화한다(저 저항 상태와 고 저항 상태의 사이에서 변화한다). 이것을 이용하여 기억 소자(21)에서는, 정보의 기록 동작 또는 소거 동작이 이루어진다.

한편, 비트선 구동/센스 증폭기부(32)는, 복수개의 비트선(BL, /BL)을 이용하여, 구동 대상의 메모리 셀(20) 내의 기억 소자(21)로부터, 정보의 판독 동작을 행함과 함께, 내부의 복수개의 센스 증폭기(320)에서 소정의 신호 증폭 처리를 행한다. 이와 같이 하여, 기억 소자(21)로부터 정보의 판독 동작이 이루어짐과 함께, 후술하는 베리파이 동작(다이렉트 베리파이 동작)이 이루어진다.

또한, 구동 대상의 기억 소자(21)를 선택할 때에는, 그 기억 소자(21)가 속하는 메모리 셀(20)에 접속된 워드선(WL)에 대해 소정의 전위(워드선 전위)가 인가됨과 함께, 접속된 비트선(BL)에 소정의 전압(후술하는 세트 전압 또는 리셋 전압)이 인가된다. 한편, 구동 대상 외의 기억 소자(21)가 속하는 메모리 셀(20)에서는, 접속된 워드선(WL)에 대해 그라운드 전위(예를 들면, 0V)가 인가됨과 함께, 접속된 비트선(BL)이, 플로팅 상태 또는 그라운드 전위(0V)로 설정된다. 마찬가지로, 구동 대상(즉, 동작 대상)의 리퍼런스 소자(23)를 선택할 때에는, 그 리퍼런스 소자(23)가 속하는 메모리 셀(20)에 접속된 워드선(REFWL)에 대해 소정의 전위(워드선 전위)가 인가됨과 함께, 접속된 비트선(/BL)에 소정의 전압(후술하는 세트 전압 또는 리셋 전압)이 인가된다. 한편, 구동 대상 외의 리퍼런스 소자(23)가 속하는 메모리 셀(20)에서는, 접속된 워드선(REFWL)에 대해 그라운드 전위(예를 들면 0V)가 인가됨과 함께, 접속된 비트선(/BL)이, 플로팅 상태 또는 그라운드 전위(0V)로 설정된다.

여기서, 도 5의 A 및 도 6의 B를 참조하여, 정보의 기록 동작 또는 소거 동작에 대응하는, 세트 동작 및 리셋 동작에 관해 상세히 설명한다. 세트 동작이란, 기억 소자(21)(구체적으로는 기억층(212))의 저항 상태를, 고 저항 상태(초기 상태)로부터 저 저항 상태로 변화시키는(저 저항화하는) 동작인 것이다. 또한, 리셋 동작이란, 역으로, 기억 소자(21)(기억층(212))의 저항 상태를, 저 저항 상태로부터 고 저항 상태로 변화시키는(고 저항화하는) 동작인 것이다. 이하, 이와 같은 저항 변화 동작(즉, 세트 동작 및 리셋 동작)에 관해 상세히 설명한다.

구체적으로는, 도 5의 A에 도시한 세트 동작시에는, 구동 대상의 메모리 셀(20)에서, 워드선(WL)(선택 트랜지스터(221)의 게이트)에 소정의 워드선 전위가 인가된다. 또한, 그와 함께, 비트선(BL)에 소정의 세트 전압이 인가된다. 그러면, 도 5의 A 중에 도시한 바와 같이, 구동 대상의 기억 소자(21)에서는, 하부 전극(211)측에 부(negative)전위가, 상부 전극(213)측에 정(positive)전위가 각각 인가된다(즉, 기억 소자(21)에 대해 정전압이 인가된다). 이에 의해, 기억층(212)에서, 이온원층(212B)으로부터 예를 들면 Cu 및/또는 Zr, Al 등의 양이온이 이온 전도되고, 하부 전극(211)측에서 전자와 결합하여 석출한다(도 5의 A 중의 부호 P11 참조). 그 결과, 하부 전극(211)과 저항 변화층(212A)의 계면에, 금속 상태로 환원된 저 저항의 Zr 및/또는 Cu, Al 등의 도전 패스(필라멘트)가 형성된다. 또는, 저항 변화층(212A) 중에 도전 패스가 형성된다. 따라서, 저항 변화층(212A)의 저항치가 낮아지고, 초기 상태의 고 저항 상태(초기 상태)로부터 저 저항 상태로 변화한다. 이와 같이 하여, 구동 대상의 기억 소자(21)에서 세트 동작이 행하여진다. 또한, 그 후, 정전압을 제거하여 기억 소자(21)에 인가되는 전압을 없애도, 저 저항 상태가 유지된다. 이에 의해, 기억 소자(21)에 정보가 기록된 것으로 된다.

한편, 도 5의 B에 도시한 리셋 동작시에는, 구동 대상의 메모리 셀(20)에서, 워드선(WL)(선택 트랜지스터(221)의 게이트)에 소정의 워드선 전위가 인가된다. 또한, 그와 함께, 비트선(BL)에 소정의 리셋 전압이 인가된다. 그러면, 도 5의 B 중에 도시한 바와 같이, 구동 대상의 기억 소자(21)에서는, 하부 전극(211)측에 정전위가, 상부 전극(213)측에 부전위가 각각 인가된다(즉, 기억 소자(21)에 대해 부전압이 인가된다). 이에 의해, 상기한 세트 동작에 의해 저항 변화층(212) 내에 형성되어 있던 도전 패스의 Zr 및/또는 Cu, Al가 산화하여 이온화하고, 이온원층(212B)에 용해 또는 Te 등과 결합하여, Cu₂Te, CuTe 등의 화합물을 형성한다(도 5의 B 중의 부호 P12 참조). 그 결과, Zr 및/또는 Cu에 의한 도전 패스가 소멸, 또는 감소하여, 저항치가 높아진다. 또는, 또한 이온원층(212B) 중에 존재하는 Al나 Ge 등의 첨가 원소가 애노드(anode)상에 산화막을 형성하여, 고 저항의 상태로 변화한다. 이와 같이 하여, 저 저항 상태로부터 초기 상태의 고 저항 상태로 변화하고, 구동 대상의 기억 소자(21)에서 리셋 동작이 행하여진다. 또한, 그 후, 부전압을 제거하여 기억 소자(21)에 인가되는 전압을 없애여도, 고 저항 상태가 유지된다. 이에 의해, 기억 소자(21)에 기록된 정보를 소거하는 것이 가능해진다.

이와 같이 하여, 이와 같은 과정(세트 동작 및 리셋 동작)을 반복함에 의해, 기억 소자(21)에서, 정보의 기록, 및 기록된 정보의 소거를 반복하여 행할 수 있다. 즉, 최초에, 기억 소자(21)가 고 저항 상태였던 경우(초기 상태)에는, 기억 소자(21)에 전압을 인가하여도, 전류는 거의 흐르지 않는다. 뒤이어, 기억 소자(21)에 대해 소정의 임계치(Vth+)를 초과한 정전압이 인가되면, 기억 소자(21)는 급격하게 전류가 흐르는 상태(저 저항 상태)로 천이한다. 계속해서, 인가 전압(V)을 0V로 되돌려도, 이 저 저항 상태는 유지된다. 그 후, 기억 소자(21)에 대해 소정의 임계치 전압(Vth-)을 초과한 부전압이 인가되면, 기억 소자(21)는 급격하게 전류가 흐르지 않는 상태(고 저항 상태)로 천이한다. 그리고, 그 후는 인가 전압(V)을 0V로 되돌려도, 이 고 저항 상태가 유지된다. 이와 같이, 기억 소자(21)에 대해 극성이 다른 전압을 인가함에 의해, 가역적으로 저항치(저항 상태)가 변화한다.

또한, 이와 같은 세트 동작 및 리셋 동작할 때에, 기억 소자(21)는, 예를 들면 도 6의 A 및 도 6의 B에 도시한 바와 같은 비선형성의 저항 특성을 나타낸다. 즉, 기억 소자(21)의 상부 전극(213)과 하부 전극(211)의 사이에의 인가 전압(Bias)과, 그 때에 기억 소자(21)에 흐르는 전류(Icell) 및 기억 소자(21)의 저항치(Rcell)는, 비선형성의 대응 관계를 나타낸다. 구체적으로는, 도 6의 A에 도시한 바와 같이, 인가 전압이 증가하는데 응하여, 전류(Icell)가 대응하여 증가함과 함께, 도 6의 B에 도시한 바와 같이, 인가 전압이 증가하는데 응하여, 저항치(Rcell)가 대응하여 감소한다.

또한, 예를 들면, 저항치가 높은 상태를 "0"의 정보에, 저항치가 낮은 상태를 "1"의 정보에, 각각 대응시키면, 이하의 것도 말할 수 있다. 즉, 정전압의 인가에 의한 정보의 기록 과정에서, "0"의 정보로부터 "1"의 정보로 변화시키고, 부전압의 인가에 의한 정보의 소거 과정에서, "1"의 정보로부터 "0"의 정보로 변화시킬 수 있다.

또한, 기억 소자(21)에 대한 기록 동작 및 소거 동작을, 저 저항화(즉, 고 저항 상태로부터 저 저항 상태로의 변화) 및 고 저항화(즉, 저 저항 상태로부터 고 저항 상태로의 변화)의 어느 것에 대응시키는지는 정의의 문제이지만, 본 명세서에서는, 저 저항 상태를 기록 상태, 고 저항 상태를 소거 상태로 정의한다.

(2. 리셋 및 다이렉트 베리파이 동작)

다음에, 도 2 및 도 7을 참조하여, 본 발명이 특징적 부분의 하나인, 기억 장치(1)에서의 리셋 및 다이렉트 베리파이 동작에 관해, 비교예와 비교하면서 상세히 설명한다.

(2-1. 비교예)

일반적으로, 저항 변화형의 기억 소자에서는, 장기적인 신뢰성을 향상시키기 위해(즉, 기억 소자의 저항 분포의 협대화를 도모하기 위해), 데이터의 보존 특성이나, 상기한 세트 동작 및 리셋 동작의 반복 가능 회수를 높이는 것이 중요하다. 이 데이터의 보존 특성으로서는, 예를 들면, 세트 동작시 및 리셋 동작시의 보존 특성을 들 수 있다. 그래서, 이와 같은 기억 소자에서는 일반적으로, 그와 같은 세트 동작이나 리셋 동작(즉, 저항 변화 동작)의 후에 베리파이 동작이 실행되도록 되어 있다.

예를 들면, 리셋 동작 후의 베리파이 동작에서는, 데이터 유지 마진이나 회로 편차 마진 등을 고려하여, 통상의 판독 동작시의 판정 저항보다도 베리파이 동작시의 판정 저항쪽을 높게 설정하는 것이 일반적이다. 구체적으로는, 예를 들면 통상의 판독시의 판정 저항을 100㏀으로 한 경우, 베리파이 동작시의 판정 저항은 1MΩ 이상으로 설정된다. 또한, 통상의 판독시 및 베리파이 동작시의 비트선의 전압은, 이른바 리드 디스터번스(read disturbance)를 고려하고, 낮은 전압(예를 들면 0.1V)으로 설정되는 것이 일반적이다.

그런데, 종래의 수법에서는, 저항 변화 동작과 베리파이 동작이 비연속으로 행하여지고 있기(예를 들면, 2개의 동작의 사이에 소정의 프리차지 기간이 설정되어 있기) 때문에, 베리파이 동작할 때에 요하는 처리시간이 길게 되어 버리고 있다. 즉, 베리파이 동작의 고속화가 곤란하였다.

그래서 최근에는, 저항 변화 동작과 베리파이 동작을 이 순서대로 계속해서(연속적으로) 행하는 다이렉트 베리파이 동작이라는 수법이 제안되어 있다. 이 다이렉트 베리파이 동작를 실행할 때에는, 2개의 동작(저항 변화 동작 및 다이렉트 베리파이 동작)이 연속적으로 행하여지기 때문에, 예를 들면 상기한 바와 같은 프리차지 기간을 둘 필요가 없어지고, 베리파이 동작의 고속화를 실현할 수 있다.

상기 수법에서는, 저항 변화 동작할 때의 IR곱(전류(I)와 부하 저항(R)의 곱(product))을 센싱함에 의해 베리파이 동작을 행하고 있기 때문에, 이하의 문제가 생긴다. 즉, IR곱을 센싱하는 것에 기인하여 판독 신호의 진폭이 작게 되어, 베리파이 동작의 정밀도(즉, 베리파이 정밀도)가 저하되어 버린다는 문제가 있다. 또한, 상기한 리셋 동작 후의 베리파이 동작의 예로 설명하면, 비트선의 전압이 0.1V이고 판정 저항이 1MΩ이면, 100㎁ 정도의 미소한 전류 신호밖에 판독할 수가 없다. 따라서 판독 신호의 진폭이 작아지기 때문에, 베리파이 동작은 저속으로 행하지 않을 수가 없게 된다.

(2-2. 실시예 1-1)

이에 대해 본 실시의 형태의 기억 장치(1)에서는, 예를 들면 도 7에 도시한 실시예(실시예 1-1)와 같이 하여, 상기 비교예에서의 문제(특히, 베리파이 정밀도 저하의 문제)를 해결하고 있다.

도 7은, 실시예 1-1에 관한 리셋 및 다이렉트 베리파이 동작의 한 예를, 타이밍 파형도로 도시한 것이다. 이 도 7에서, (A)는 워드선(WL)의 전위, (B)는 신호선(REFWL)의 전위, (C)는 신호선(READEN)의 전위, (D)는 /DVRFEN의 전위, (E)는 신호선(BLEQ)의 전위, (F)는 신호선(WRTEN)의 전위, (G)는 VCOMMON의 전위, (H)는 신호선(Vo, /Vo)의 전위, (I)는 신호선(VGRST)의 전위, (J)는 비트선(BL, /BL)의 전위를 각각 나타낸다.

(기간(T11) : 타이밍(t11) 이전)

이 실시예 1-1의 리셋 및 다이렉트 베리파이 동작에서는, 처음에 타이밍(t11) 이전의 기간(T11)에서, 초기화 상태로의 설정이 이루어진다. 즉, 우선, 워드선(WL, REFWL)의 전위 양쪽 모두가 로우(Low) 상태로 되어 있기 때문에, 구동 대상의 메모리 셀(20)에서의 기억 소자(21) 및 리퍼런스 소자(23)가, 모두 비선택 상태가 된다(도 7의 (A), 도 7의 (B)). 또한, 신호선(BLEQ)의 전위가 하이(High) 상태(신호선(/BLEQ)의 전위가 로우(Low) 상태)이기 때문에, 신호선(Vod, /Vod) 및 비트선(BL, /BL)의 전위가 각각 전원(Vss)으로 초기화됨과 함께, 신호선(Vo, /Vo)의 전위가 각각 전원(Vdd)으로 초기화된다(도 7의 (E), (H), (J)). 또한, 신호선(READEN)의 전위가 로우(Low) 상태임과 함께 신호선(/DVRFEN)의 전위가 하이(High) 상태이기 때문에, 트랜지스터(Tr31, Tr32, Tr51, Tr52)가 모두 오프 상태가 된다(도 7의 (C), (D)). 이에 의해, 전술한 정전류 부하(커런트 미러 회로)와 신호선(Vo, /Vo)이 서로 분리된다. 또한, 이 기간(T11)부터 이하의 기간(T12)까지의 기간에서는, 신호선(WRTEN)의 전위가 로우(Low) 상태이기 때문에, 기록 드라이버(WRTDr1, WRTDr2)는 하이 임피던스(HiZ) 상태로 되어 있다(도 7의 (F)).

(기간(T12) : 타이밍(t11 내지 t12))

다음에, 타이밍(t11 내지 t12)의 기간(T12)에서는, 구동 대상의 메모리 셀(20)의 선택이 시작된다. 즉, 워드선(WL, REFWL)의 전위가 모두 하이(High) 상태가 되기 때문에, 구동 대상의 메모리 셀(20)에서의 기억 소자(21) 및 리퍼런스 소자(23)가, 모두 선택 상태가 된다(도 7의 (A), (B)). 단, 이 시점에서는 아직, 비트선(BL, /BL)의 전위가 모두 전원(Vss)으로 초기화되어 있기 때문에, 기억 소자(21) 및 리퍼런스 소자(23)에 인가되는 전압은, 모두 0V가 된다.

(기간(T13) : 타이밍(t12 내지 t13))

뒤이어, 타이밍(t12 내지 t13)의 기간(T13)에서는, 리셋 동작이 행하여진다. 구체적으로는, 이 기간(T13)은, 기간(T13)과 이하의 기간(T14)으로 구성되는 리셋 및 다이렉트 베리파이 동작 기간 중의, 리셋 동작 기간이 된다. 이 기간(T13)에서는, 우선, 신호선(BLEQ)의 전위가 로우(Low) 상태(신호선(/BLEQ)의 전위가 하이(High) 상태)가 되기 때문에, 신호선(Vod, /Vod), 비트선(BL, /BL)의 전위 및 신호선(Vo, /Vo)에 대한 초기화가, 모두 해제된다(도 7의 (E), (H), (J)).

또한, 신호선(WRTEN)의 전위가 하이(High) 상태가 되기 때문에, 기록 드라이버(WRTDr1, WRTDr2)가 각각, 구동 동작을 시작한다(도 7의 (F)). 구체적으로는, 여기서는 리셋 동작을 행하기 때문에, 기록 드라이버(WRTDr1, WRTDr2)는 각각, 신호선(Vod, /Vod)의 전위를 각각, 전원(Vdd)에 구동한다. 이에 의해, 비트선(BL, /BL)은 각각, 신호선(VGRST)의 전위로부터 트랜지스터(Tr11, Tr12)의 게이트 소스 사이 전압(Vgs)을 공제한 전위(VGRST-Vgs)가 된다(도 7의 (J)). 이와 같이 하여, 신호선(Vod, /Vod) 및 비트선(BL, /BL)의 전위가 각각, 저(low) 임피던스인 기록 드라이버(WRTDr1, WRTDr2)에 의해, 고속으로 구동된다(즉, 고속으로 전위가 상승된다). 여기서, 이 기간(T13)에서는, 신호선(/DVRFEN)의 전위가 로우(Low) 상태가 되기 때문에 트랜지스터(Tr31, Tr32)가 각각 온 상태가 되고, 정전류 부하(커런트 미러 회로)도 또한, 신호선(Vod, /Vod)에 각각 접속되게 된다(도 7의 (D)). 환언하면, 기간(T13)(및 후술하는 기간(T14))에서는, 정전류 부하 및 기록 드라이버(WRTDr1, WRTDr2)가 각각, 비트선(BL, /BL)에 대해 전기적으로 접속된다. 단, 리셋 동작을 행하는 기간(이 기간(T13))에서는, 정전류 부하에 비하여 기록 드라이버(WRTDr1, WRTDr2)쪽이 저 임피던스 상태이기 때문에, 실질적으로는 정전류 부하는 기능하지 않는다(즉, 베리파이 동작은 아직 시작되고 있지 않다). 환언하면, 기간(T13)에서는, 정전류 부하가 아니라 기록 드라이버(WRTDr1, WRTDr2)에 의해, 신호선(Vod, /Vod) 및 비트선(BL, /BL)이 각각 구동된다. 즉, 제어부(30)는, 정전류 부하와 기록 드라이버(WRTDr1, WRTDr2)와의 임피던스의 차이를 이용하여, 저항 변화 동작(여기서는, 리셋 동작) 및 베리파이 동작을 행한다.

또한, 상기한 바와 같이, 비트선(BL, /BL)의 전위는 각각, (VGRST-Vgs)에 설정되기 때문에, 트랜지스터(Tr11, Tr12)의 게이트에 인가되는 전압(신호선(VGRST)의 전위)에 의해, 리셋 동작할 때에 기억 소자(21)에 인가되는 전압이 제어된다.

(기간(T14) : 타이밍(t13 내지 t14))

다음에, 타이밍(t13 내지 t14)의 기간(T14)에서는, 베리파이 동작(다이렉트 베리파이 동작)이 행하여진다. 구체적으로는, 이 기간(T14)은, 상기한 리셋 및 다이렉트 베리파이 동작 기간 중의, 다이렉트 베리파이 동작 기간이 된다. 이 기간(T14)에서는, 신호선(WRTEN)의 전위가 재차 로우(Low) 상태가 되기 때문에, 기록 드라이버(WRTDr1, WRTDr2)가 각각 재차 동작을 정지하고, 하이 임피던스(HiZ) 상태가 된다(도 7(F)). 이에 의해, 신호선(Vod, /Vod) 및 신호선(Vo, /Vo)에는 각각, 실질적으로는 정전류 부하만이 (전기적으로) 접속되게 된다.

그러면 신호선(Vo, /Vo)은, 정전류 부하의 전류와, 구동 대상의 기억 소자(21) 또는 리퍼런스 소자(23)에 흐르는 전류에 의해 정해지는 소정의 전위로 설정된다(도 7의 (H)). 또한, 도 7의 시간 파형(H) 중에 나타낸 HRS는 "고 저항 상태(high resistance state)"를, LRS는 "저 저항 상태(low resistance state)"를 각각 의미하고 있고, 이후의 다른 도면에서도 마찬가지이다. 구체적으로는, 신호선(Vo)은, 정전류 부하의 전류와, 구동 대상의 기억 소자(21)에 흐르는 전류에 의해 정해지는 소정의 전위가 된다. 한편, 신호선(/Vo)은, 정전류 부하의 전류와, 구동 대상의 리퍼런스 소자(23)에 흐르는 전류에 의해 정해지는 소정의 전위가 된다.

그리고, 차동 증폭기(Amp)에서는, 이와 같은 기억 소자(21)에 흐르는 전류와 리퍼런스 소자(23)에 흐르는 전류에 의거하여 차동 증폭이 행하여지고, 판독 신호(SO)가 출력된다(상보적 판독 방식). 구체적으로는, 차동 증폭기(Amp)에서는, 기억 소자(21)에 흐르는 전류와 리퍼런스 소자(23)에 흐르는 전류의 차분(전류차), 환언하면, 상기한 신호선(Vo, /Vo) 사이의 전위차가, 차동 증폭됨에 의해 판독 신호(SO)가 출력된다. 여기서, 이 기간(T14)(즉, 다이렉트 베리파이 동작을 행하는 기간)에서는, 상기한 바와 같이 신호선(Vo, /Vo)에는 정전류 부하만이 접속되어 있기 때문에, 이 정전류 부하가, 차동 증폭기(Amp)의 부하(능동 부하)로서 기능하게 된다. 이에 의해, 정전류 부하에서의 높은 출력 저항(출력 임피던스)에 기인하여, 차동 증폭기(Amp)에서의 증폭률이 커지고, 이 다이렉트 베리파이 동작할 때의 판독 신호(SO)의 진폭이 커진다. 즉, 기억 소자(21)에 흐르는 전류와 리퍼런스 소자(23)에 흐르는 전류와의 미소한 전류차(신호선(Vo, /Vo) 사이의 미소한 전위차)가, 차동 증폭기(Amp)에서 대폭적으로 증폭되어, 판독 신호(SO)로서 출력된다.

(기간(T15) : 타이밍(t14 내지 t15))

뒤이어, 타이밍(t14 내지 t15)의 기간(T15)은, 상기한 다이렉트 베리파이 동작의 종료 후의 기간이 된다. 즉, 이 기간(T15)에서는, 우선, 신호선(/DVRFEN)의 전위가 재차 하이(High) 상태가 되기 때문에, 트랜지스터(Tr51, Tr52)가 모두 오프 상태가 된다(도 7의 (D)). 이에 의해, 정전류 부하와 신호선(Vo, /Vo)이, 재차 서로 분리된다. 또한, 신호선(BLEQ)의 전위가 재차 하이(High) 상태(신호선(/BLEQ)의 전위가 재차 로우(Low) 상태)가 된다. 이에 의해, 신호선(Vod, /Vod) 및 비트선(BL, /BL)의 전위가 각각, 재차 전원(Vss)으로 초기화됨과 함께, 신호선(Vo, /Vo)의 전위가 각각, 재차 전원(Vdd)으로 초기화된다(도 7의 (E), (H), (J)).

(기간(T16) : 타이밍(t15) 이후)

또한, 그 후의 기간(T16)(타이밍(t15) 이후)에서는, 워드선(WL, REFWL)의 전위가 각각, 재차 로우(Low) 상태가 된다. 이 때문에, 구동 대상의 메모리 셀(20)에서의 기억 소자(21) 및 리퍼런스 소자(23)가 각각, 재차 비선택 상태가 된다(도 7(A), (B)). 이에 의해, 전술한 기간(T11)과 등가의 상태가 된다.

이와 같이 하여, 실시예 1-1의 리셋 및 다이렉트 베리파이 동작에서는, 그 명칭과 같이, 리셋 동작과 베리파이 동작(다이렉트 베리파이 동작)이, 이 순서대로 계속해서(연속적으로) 행하여진다. 이에 의해, 전술한 종래의 수법과 같이, 리셋 동작과 베리파이 동작이 비연속으로 행하여지는 경우(예를 들면, 2개의 동작의 사이에 소정의 프리차지 기간이 설정되는 경우)에 비하여, 베리파이 동작할 때에 요하는 처리시간이 짧아진다.

또한, 이 실시예 1-1의 수법에서는, 기억 소자(21)에 대해 높은 리셋 전압(VGRST-Vgs)을 인가할 수있음과 함께, 예를 들면 전술의 도 6의 A 및 도 6의 B에 도시한 바와 같은 기억 소자(21)에서의 비선형의 저항 특성을 이용할 수 있다. 따라서 센스 동작시에 있어서의 한 쌍의 신호선(Vo, /Vo)의 진폭 속도는, 판독 전류가 클수록 고속이 된다. 따라서, 신호선(Vo, /Vo)이 입력측에 접속되는 차동 증폭기(Amp)의 판정에 필요한 △Vo 이상의 Vo 전압 진폭이 고속에 발생하기 때문에, 고속의 센스 동작이 실현된다. 이 관점에서도, 베리파이 동작의 더한층의 고속화가 도모된다.

또한, 이 실시예 1-1의 다이렉트 베리파이 동작을 행하는 기간(기간(T14))에서는, 정전류 부하가 차동 증폭기(Amp)의 부하로서 기능함과 함께, 구동 대상의 기억 소자(21)에 흐르는 전류와 정전류 부하의 전류에 의거하여, 이 차동 증폭기(Amp)로부터 판독 신호(SO)가 출력된다. 이에 의해, 정전류 부하에서의 높은 출력 저항에 기인하여 차동 증폭기(Amp)에서의 증폭률이 커지고, 판독 신호(SO)의 진폭이 커진다.

(2-3. 실시예 1-2)

또한, 본 실시의 형태에 관한 리드 동작은, 예를 들면 도 8에 도시한 실시예 1-2와 같이 하여 이루어진다. 이 도 8은, 실시예 1-2에 관한 리드 동작의 한 예를 타이밍 파형도로 도시한 것이다. 도 8에서, (A) 내지 (H), (J)에 도시한 각 신호선의 종류는, 상기한 도 7(A) 내지 (H), (J)의 각 신호선의 종류와 동일하고, 도 8(I)는, 신호선(VBIAS)의 전위를 나타낸다.

이 실시예 1-2의 리드 동작(타이밍(t21 내지 t25))은, 기본적으로는, 상기한 실시예 1-1의 리셋 및 다이렉트 베리파이 동작과 마찬가지이다. 다른 점은, 이하와 같다. 즉, 우선, 신호선(WRTEN)의 전위가 로우(Low) 상태로 고정되어 있기(FixL) 때문에, 기록 드라이버(WRTDr1, WRTDr2)는 모두 동작하지 않는다(도 8의 (D)). 또한, 이른바 리드 디스터번스(read disturbance)가 발생하는 것을 회피하기 위해, 비트선(BL, /BL)을 (VBIAS-Vgs : 0.1V 정도의 저전위)로 클램프할 필요가 있기 때문에, 신호선(/DVRFEN)의 전위가 하이(High) 상태로 고정되어 있다(FixH). 이에 의해, 한 쌍의 신호선(Vo, /Vo) 쌍과 한 쌍의 신호선(Vod, /Vod)란, 트랜지스터(Tr61, Tr62, Tr51, Tr52)를 통하여서만 접속된다. 또한, 트랜지스터(Tr61, Tr62)의 게이트에는 신호선(VBIAS)의 전위가 인가되어 있고, VBIAS-Vgs=0.1V가 되도록 제어되어 있다. 따라서 한 쌍의 신호선(Vod, /Vod)은, 0.1V로 클램프된다.

이상과 같이 본 실시의 형태에서는, 상기한 다이렉트 베리파이 동작을 실행하도록 하였기 때문에, 베리파이 동작할 때에 요하는 처리시간을 단축할 수 있다. 또한, 이 다이렉트 베리파이 동작을 행하는 기간(기간(T14))에서는, 정전류 부하가 차동 증폭기(Amp)의 부하로서 기능함과 함께, 구동 대상의 기억 소자(21)에 흐르는 전류와 정전류 부하의 전류에 의거하여 차동 증폭기(Amp)로부터 판독 신호(SO)가 출력되도록 하였기 때문에, 이 차동 증폭기(Amp)에서의 증폭률을 크게 하여 판독 신호(SO)의 진폭도 크게할 수 있다. 따라서, 베리파이 동작의 고속화를 도모하면서, 베리파이 정밀도를 향상시키는 것이 가능해진다.

또한, 차동 증폭기(Amp)에서, 구동 대상의 기억 소자(21)에 흐르는 전류와 구동 대상의 리퍼런스 소자(23)에 흐르는 전류에 의거하여 차동 증폭을 행함에 의해 판독 신호(SO)를 출력하도록(상보적 판독 방식을 이용하도록) 하였기 때문에, 이하의 효과도 얻을 수 있다. 즉, 상보 판독 동작이기 때문에, 과도적으로 비트선(BL)이나 신호선(Vo)이 천이하는 상태라도 판독하는 것이 가능해지고, 더한층의 베리파이 동작의 고속화를 도모하는 것이 가능해진다.

또한, 리퍼런스 소자(23)가, 기억 소자(21)와 개략 동등한 저항 특성(비선형의 저항 특성)을 나타내는 소자인 것으로 하였기 때문에, 리셋 전압(VGRST-Vgs)의 변화에 대해서도 정밀도 좋게 추종하는 것이 가능해지고, 이 점에서도 베리파이 정밀도를 향상시키는 것이 가능해진다.

더하여, 트랜지스터(Tr11, Tr12)(전압 제어 트랜지스터)의 게이트에 인가되는 전압에 의해 리셋 전압이 제어되도록 하였기 때문에, 신호선(Vo)측에서는 비트선(BL)의 부하가 보이지 않도록 할 수가 있어서, 판독측에서의 부하를 경감하여 더한층의 베리파이 동작의 고속화를 도모하는 것이 가능해진다.

또한, 리셋 동작에 관해 다이렉트 베리파이 동작을 실행하도록 하였기 때문에, 이하와 같은 효과를 얻는 것이 가능하다. 즉, 우선, 세트 저항은 예를 들면 수10㏀ 정도의 베리파이 저항이기 때문에, 기억 소자(21)에서의 저항치 비선형성을 이용할 수있었다고 하여도, 기억 소자(21) 이외의 회로 소자의 기생 저항이 수㏀ 정도 존재하기 때문에, 베리파이 동작시에 있어서의 판독 전류의 증가는 한정적이다. 이에 대해, 리셋 베리파이 동작시에 있어서의 기억 소자(21)의 저항은, 예를 들면 1MΩ 정도로부터 100㏀ 정도까지 저하되기 때문에, 상기한 회로 소자의 기생 저항이 무시할 수있는 범위 내에서 판독 전류를 증가시키는 것이 가능하다. 따라서, 리셋 동작에 관해 다이렉트 베리파이 동작을 행하는 편이, 세트 동작에 관해 다이렉트 베리파이 동작을 행하는 경우에 비하여, 베리파이 동작할 때의 전류 증가의 효과가 크다고 말할 수 있다.

<제 1의 실시의 형태의 변형례>

계속해서, 상기 제 1의 실시의 형태의 변형례(변형례 1 내지 3)에 관해 설명한다. 또한, 제 1의 실시의 형태에서의 구성 요소와 동일한 것에는 동일한 부호를 붙이고, 적절히 설명을 생략한다.

[변형례 1]

도 9는, 변형례 1에 관한 센스 앰프(센스 앰프(320A1)), VREF 생성부(VREF 생성부(320A2)) 및 메모리 셀(메모리 셀(20A))의 회로 구성례를 도시한 것이다. 본 변형례에서는, 상기 제 1의 실시의 형태의 센스 증폭기(320)에서 사용된 상보적 판독 방식 대신에, 이하 상세히 기술하는 싱글엔드 판독 방식이 사용되고 있다.

(메모리 셀(20A)의 구성)

각 메모리 셀(20A)은, 하나의 기억 소자(21)와 하나의 선택 트랜지스터(221)로 이루어지는, "1T1R"형의 회로 구성만을 갖고 있다. 즉, 메모리 셀(20A)은, 제 1의 실시의 형태의 메모리 셀(20)에서, 리퍼런스용의 소자(리퍼런스 소자(23) 및 선택 트랜지스터(222))를 생략한 구성으로 되어 있다. 따라서 메모리 셀(20A)에는 메모리 셀(20)과는 달리, 워드선(REFWL) 및 비트선(/BL)이 접속되어 있지 않다.

(센스 앰프(320A1)의 구성)

센스 앰프(320A1)는, 기본적으로는, 제 1의 실시의 형태의 센스 증폭기(320)에서, 비트선(/BL)측에 대응하는 각 소자(트랜지스터(Tr12, Tr22, Tr32, Tr42, Tr52, Tr62, Tr72, Tr82) 및 기록 드라이버(WRTDr2))를 생략한 구성으로 되어 있다. 즉, 이 센스 앰프(320A)는, 상기한 싱글엔드 판독 방식을 이용한 회로 구성으로 되어 있다. 단, 센스 앰프(320A1)에서는 센스 증폭기(320)와는 달리, 트랜지스터(Tr81)의 게이트 및 차동 증폭기(Amp)의 정극 입력단자에는 각각, 이하 설명하는 VREF 생성부(320A2)로부터 출력되는 신호선(VREF)과 접속되어 있다.

(VREF 생성부(320A2)의 회로 구성)

VREF 생성부(320A2)는, 정전류 부하(후술하는 커런트 미러 회로)를 이용하여, 소정의 고정 전압인 전압(VREF)을 생성하는 것이고, 센스 앰프(320A1)와 함께 비트선 구동/센스 증폭기부(32) 내에 마련되어 있다. 구체적으로는, 비트선 구동/센스 증폭기부(32) 내에서, 복수의 센스 앰프(320A1)에 대해 하나의 VREF 생성부(320A2)가 대응지어져서 마련되어 있다. 환언하면, 복수의 센스 앰프(320A1)에 대해, 하나의 VREF 생성부(320A2)가 공통 접속되어 있다.

이 VREF 생성부(320A2)는, 2개의 리퍼런스 소자(23)와, 2개의 선택 트랜지스터(222)와, 7개의 트랜지스터(Tr13, Tr14, Tr34, Tr53, Tr63, Tr83, Tr84)와, 2개의 스위치(SW1, SW2)를 갖고 있다. 여기서는, 2개의 선택 트랜지스터(222)는 모두, N형의 MOS 트랜지스터로 이루어진다. 또한, 상기한 7개의 트랜지스터 중, 트랜지스터(Tr13, Tr14, Tr53, Tr63)는 각각 N형의 MOS 트랜지스터로 이루어지고, 트랜지스터(Tr34, Tr83, Tr84)는 각각 P형의 MOS 트랜지스터로 이루어진다. 단, 이것으로는 한정되지 않고, 다른 구조의 트랜지스터를 이용하여도 좋다.

스위치(SW1)는, 베리파이 동작시에 온 상태가 됨과 함께 기타의 동작 상태의 때에는 오프 상태가 되는 스위치이다. 한편, 스위치(SW2)는, 통상의 판독 동작시에 온 상태가 됨과 함께 기타의 동작 상태일 때에는 오프 상태가 되는 스위치이다. 또한, 이들의 스위치(SW1, SW2)의 온·오프 상태는, 제어부(30)로부터 공급되는 도시하지 않은 제어 신호에 의해 제어되도록 되어 있다.

이 VREF 생성부(320A2)에서는, 2개의 리퍼런스 소자(23)의 일단은 각각 소정의 전위(VCOMMON)에 접속되고, 타단은 각각, 선택 트랜지스터(222)에서의 소스 및 드레인 중의 일방측에 접속되어 있다. 2개의 선택 트랜지스터(222) 중의 한쪽은, 그 소스 및 드레인 중의 타방측이 트랜지스터(Tr13)의 소스에 접속되어 있다. 2개의 선택 트랜지스터(222) 중의 다른쪽은, 그 소스 및 드레인 중의 타방측이 트랜지스터(Tr14)의 소스에 접속되어 있다. 또한, 2개의 선택 트랜지스터(222)의 게이트는 각각, 전원(Vdd)에 접속되어 있다. 따라서 이들 2개의 선택 트랜지스터(222)는 모두, 항상 온 상태로 설정되어 있다. 환언하면, 2개의 리퍼런스 소자(23)는 모두, 판독 대상으로서 선택되도록 되어 있다.

트랜지스터(Tr13, Tr14)의 게이트에는 각각, 신호선(VGRST)이 접속되어 있다. 트랜지스터(Tr13)의 드레인에는 트랜지스터(Tr53)의 소스가 접속되고, 트랜지스터(Tr14)의 드레인에는 트랜지스터(Tr34)의 드레인이 접속되어 있다. 또한, 트랜지스터(Tr34)의 게이트는 접지(그라운드)에 접속되고, 트랜지스터(Tr53)의 게이트는 전원(Vdd)에 접속되어 있다. 따라서 이들의 트랜지스터(Tr34, Tr53)는 모두, 항상 온 상태로 설정되어 있다.

트랜지스터(Tr63)의 게이트에는 신호선(VBIAS)이 접속되고, 소스에는 트랜지스터(Tr53)의 드레인이 접속되어 있다.

트랜지스터(Tr83)의 소스에는 전원(Vdd)이 접속되고, 게이트 및 드레인에는 각각, 트랜지스터(Tr63)의 드레인이 접속됨과 함께, 스위치(SW2)를 통하여 신호선(VREF)에 접속되어 있다. 이와 같은 구성에 의해, 스위치(SW2)가 온 상태일 때(통상의 판독 동작시)에는, 트랜지스터(Tr81, Tr83)에 의해 정전류 부하(커런트 미러 회로)가 형성되도록 되어 있다.

트랜지스터(Tr84)의 소스에는 전원(Vdd)이 접속되고, 게이트 및 드레인에는 각각, 트랜지스터(Tr34)의 소스가 접속됨과 함께, 스위치(SW1)를 통하여 신호선(VREF)에 접속되어 있다. 이와 같은 구성에 의해, 스위치(SW1)가 온 상태일 때(베리파이 동작시)에는, 트랜지스터(Tr81, Tr84)에 의해 정전류 부하(커런트 미러 회로)가 형성되도록 되어 있다.

(리셋 및 다이렉트 베리파이 동작 : 실시예 2-1)

본 변형례에서는, 예를 들면 도 10에 도시한 실시예 2-1과 같이 하여, 리셋 및 다이렉트 베리파이 동작이 이루어진다. 이 도 10은, 실시예 2-1에 관한 리셋 및 다이렉트 베리파이 동작의 한 예를, 타이밍 파형도로 도시한 것이다. 도 10에서, (A)는 워드선(WL)의 전위, (B)는 신호선(READEN)의 전위, (C)는 /DVRFEN의 전위, (D)는 신호선(BLEQ)의 전위, (E)는 신호선(WRTEN)의 전위, (F)는 VCOMMON의 전위, (G)는 신호선(Vo)의 전위, (H)는 신호선(VREF)의 전위, (I)는 비트선(BL)의 전위를 각각 나타낸다.

이 실시예 2-1의 리셋 및 다이렉트 베리파이 동작(타이밍(t31 내지 t35))은, 기본적으로는, 상기한 실시예 1-1의 리셋 및 다이렉트 베리파이 동작과 마찬가지이다. 다른 점은, 이하와 같다. 즉, 차동 증폭기(Amp)가, 구동 대상의 기억 소자(21)에 흐르는 전류에 대응하는 전압(신호선(Vo)의 전위)과, VREF 생성부(320A2)에 의해 생성되는 고정 전압(VREF)에 의거하여 차동 증폭을 행함에 의해, 판독 신호(SO)를 출력하는(싱글엔드 판독 방식을 이용하고 있는) 것이다.

(리드 동작 : 실시예 2-2)

또한, 본 변형례에 관한 판독 동작(리드 동작)은, 예를 들면 도 11에 도시한 실시예 2-2와 같이 하여 이루어진다. 이 도 11은, 실시예 2-2에 관한 리드 동작의 한 예를 타이밍 파형도로 도시한 것이다. 도 11에서, (A) 내지 (H), (J)에 도시한 각 신호선의 종류는, 상기한 도 10의 (A) 내지 (H), (J)의 각 신호선의 종류와 동일하고, 도 11(I)는, 신호선(VBIAS)의 전위를 나타낸다.

이 실시예 2-2의 리드 동작(타이밍(t41 내지 t45))도, 싱글엔드 판독 방식을 이용하고 있는 점을 제외하면, 기본적으로는 상기한 실시예 1-2의 리드 동작과 마찬가지이다.

이상과 같이 본 변형례에서는, 상보적 판독 방식 대신에 싱글엔드 판독 방식을 이용하여 베리파이 동작(다이렉트 베리파이 동작) 및 리드 동작을 행하도록 하였기 때문에, 상기 제 1의 실시의 형태에서의 효과에 더하여, 이하의 효과를 얻는 것이 가능하다. 즉, 센스 앰프의 구성을 간소화할 수있고, 기억 장치에서의 고밀도화를 도모하는 것이 가능해진다. 또한, 복수의 센스 앰프(320A1)에 대해 하나의 VREF 생성부(320A2)가 공통 접속되어 있도록 하였기 때문에, 이 점에서도 구성을 간소화할 수있고, 기억 장치에서의 고밀도화를 도모하는 것이 가능해진다.

[변형례 2]

도 12는, 변형례 2에 관한 센스 앰프(센스 앰프(320B))의 회로 구성례를, 메모리 셀(20)의 회로 구성과 함께 도시한 것이다.

(센스 앰프(320B)의 구성)

본 변형례의 센스 앰프(320B)는, 제 1의 실시의 형태의 센스 증폭기(320)에서, 트랜지스터(Tr11, Tr12)(전압 제어 트랜지스터)가 각각, N형이 아니라 P형의 MOS 트랜지스터에 의해 구성되어 있다. 또한, 그와 함께, 트랜지스터(Tr21, Tr22, Tr51, Tr52, Tr61, Tr62)가 각각, N형이 아니라 P형의 MOS 트랜지스터에 의해 구성되고, 역으로 트랜지스터(Tr31, Tr32, Tr41, Tr42, Tr71, Tr72, Tr81, Tr82)가 각각, P형이 아니라 N형의 MOS 트랜지스터에 의해 구성되어 있다. 그리고, 센스 앰프(320B) 내의 전원(Vdd, VCOMMON)의 배치 관계가, 센스 증폭기(320) 내에서의 배치 관계와 서로 반대로 되어 있다. 또한, 센스 앰프(320B)에서의 다른 구성은, 센스 증폭기(320)와 마찬가지이다.

(리셋 및 다이렉트 베리파이 동작 : 실시예 3-1)

본 변형례에서는, 예를 들면 도 13에 도시한 실시예 3-1과 같이 하여, 리셋&다이레쿠토베리파이 동작이 이루어진다. 이 도 13은, 실시예 3-1에 관한 리셋 및 다이렉트 베리파이 동작의 한 예를, 타이밍 파형도로 도시한 것이다. 도 13에서, (A)는 워드선(WL)의 전위, (B)는 워드선(REFWL)의 전위, (C)는 신호선(READEN)의 전위, (D)는 /DVRFEN의 전위, (E)는 신호선(BLEQ)의 전위, (F)는 신호선(WRTEN)의 전위, (G)는 VCOMMON의 전위, (H)는 비트선(BL, /BL)의 전위, (I)는 신호선(VGRST)의 전위, (J)는 신호선(Vo, /Vo)의 전위를 각각 나타낸다.

이 실시예 3-1의 리셋 및 다이렉트 베리파이 동작(타이밍(t51 내지 t55))도, 기본적으로는, 실시예 1-1의 리셋 및 다이렉트 베리파이 동작과 마찬가지이다. 다른 점은, 이하와 같다. 즉, 트랜지스터(Tr11, Tr12)가 P형의 MOS 트랜지스터로 이루어지는 것에 기인하여, 전체의 전압 극성이 역전(반전)하고 있는 것이다.

(리드 동작 : 실시예 3-2)

또한, 본 변형례에 관한 판독 동작(리드 동작)은, 예를 들면 도 14에 도시한 실시예 3-2와 같이 하여 이루어진다. 이 도 14는, 실시예 3-2에 관한 리드 동작의 한 예를 타이밍 파형도로 도시한 것이다. 도 14에서, (A) 내지 (H), (J)에 도시한 각 신호선의 종류는, 상기한 도 13의 (A) 내지 (H), (J)의 각 신호선의 종류와 동일하고, 도 14(I)는, 신호선(VBIAS)의 전위를 나타낸다.

이 실시예 3-2의 리드 동작(타이밍(t61 내지 t65))도, 상기한 바와 같이 전체의 전압 극성이 역전하고 있는 점을 제외하면, 기본적으로는 실시예 1-2의 리드 동작과 마찬가지이다.

이와 같이 하여 본 변형례에서도, 상기 제 1의 실시의 형태와 같은 작용에 의해 같은 효과를 얻는 것이 가능하다.

[변형례 3]

도 15는, 변형례 3에 관한 메모리 셀(메모리 셀(20C))의 회로 구성례를, 센스 증폭기(320)의 회로 구성과 함께 도시한 것이다.

(메모리 셀(20C)의 구성)

본 변형례의 메모리 셀(20C)은, 제 1의 실시의 형태의 메모리 셀(20)에서, 선택 트랜지스터(221, 222)를 각각, N형이 아니라 P형의 MOS 트랜지스터에 의해 구성한 것이고, 다른 구성은 마찬가지로 되어 있다.

(리셋 및 다이렉트 베리파이 동작 : 실시예 4-1)

본 변형례에서는, 예를 들면 도 16에 도시한 실시예 4-1과 같이 하여, 리셋 및 다이렉트 베리파이 동작이 이루어진다. 이 도 16은, 실시예 4-1에 관한 리셋 및 다이렉트 베리파이 동작의 한 예를, 타이밍 파형도로 도시한 것이다. 도 16에서, (A)는 워드선(WL)의 전위, (B)는 워드선(REFWL)의 전위, (C)는 신호선(READEN)의 전위, (D)는 /DVRFEN의 전위, (E)는 신호선(BLEQ)의 전위, (F)는 신호선(WRTEN)의 전위, (G)는 VCOMMON의 전위, (H)는 신호선(Vo, /Vo)의 전위, (I)는 신호선(VGRST)의 전위, (J)는 비트선(BL, /BL)의 전위를 각각 나타낸다.

이 실시예 4-1의 리셋 및 다이렉트 베리파이 동작(타이밍(t71 내지 t75))도, 기본적으로는, 실시예 1-1의 리셋 및 다이렉트 베리파이 동작과 마찬가지이다. 다른 점은, 이하와 같다. 즉, 선택 트랜지스터(221, 222)가 P형의 MOS 트랜지스터로 이루어지는 것에 기인하고, 이들의 선택 트랜지스터(221, 222)의 논리 레벨이 반전하고 있는 것이다.

(리드 동작 : 실시예 4-2)

또한, 본 변형례에 관한 판독 동작(리드 동작)은, 예를 들면 도 17에 도시한 실시예 4-2와 같이 하여 이루어진다. 이 도 17은, 실시예 4-2에 관한 리드 동작의 한 예를 타이밍 파형도로 도시한 것이다. 도 17에서, (A) 내지 (H), (J)에 도시한 각 신호선의 종류는, 상기한 도 16의 (A) 내지 (H), (J)의 각 신호선의 종류와 동일하고, 도 17(I)는, 신호선(VBIAS)의 전위를 나타낸다.

이 실시예 4-2의 리드 동작(타이밍(t81 내지 t85))도, 상기한 바와 같이 선택 트랜지스터(221, 222)의 논리 레벨이 반전하고 있는 점을 제외하면, 기본적으로는 실시예 1-2의 리드 동작과 마찬가지이다.

<제 2의 실시의 형태>

계속해서, 본 발명의 제 2의 실시의 형태에 관해 설명한다. 또한, 상기 제 1의 실시의 형태(및 각 변형례 1 내지 3)에서의 구성 요소와 동일한 것에는 동일한 부호를 붙이고, 적절히 설명을 생략한다. 본 실시의 형태에서는, 지금까지 설명한 리셋 및 다이렉트 베리파이 동작 대신에, 이하 설명하는 세트&다이렉트 베리파이 동작을 행하도록 한 것으로 되어 있다. 즉, 본 실시의 형태에서는 특히, 제어부(30)에 의한 제어에 의해, 세트 동작에 계속해서 다이렉트 베리파이 동작을 연속적으로 실행하도록(세트&다이렉트 베리파이 동작) 되어 있다.

도 18은, 제 2의 실시의 형태에 관한 메모리 셀(메모리 셀(20D))의 회로 구성례를, 센스 증폭기(320)의 회로 구성과 함께 도시한 것이다.

(메모리 셀(20D)의 구성)

본 실시의 형태의 메모리 셀(20D)은, 제 1의 실시의 형태의 메모리 셀(20)에서, 선택 트랜지스터(221)와 기억 소자(21)와의 배치 관계, 및 선택 트랜지스터(222)와 리퍼런스 소자(23)와의 배치 관계를, 각각 역으로 한 것으로 되어 있고, 다른 구성은 마찬가지로 되어 있다. 즉, 본 실시의 형태에서는, 비트선(BL, /BL)은, 기억 소자(21) 또는 리퍼런스 소자(23)에 대해 직접 접속되도록 되어 있다. 단, 본 실시의 형태에서는, 제 1의 실시의 형태에서 설명한 신호선(VGRST) 대신에, 신호선(VGSET)이 사용되고 있다. 이 신호선(VGSET)은, 다이렉트 베리파이 동작할 때에, 한 쌍의 트랜지스터(Tr11, Tr12)(전압 제어 트랜지스터)를 통하여 비트선(BL, /BL)에 세트 전압을 공급하기 위한 신호선이다. 즉, 신호선(VGSET)은, 지금까지 설명한 신호선(VGRST)과 같은 역할을 다하는 신호선이다.

구체적으로는, 메모리 셀(20D)에서는, 워드선(WL)이 선택 트랜지스터(221)의 게이트에 접속되고, 비트선(BL)이, 기억 소자(21)를 통하여 선택 트랜지스터(221)에서의 소스 및 드레인 중의 일방측에 접속되어 있다. 선택 트랜지스터(221)에서의 소스 및 드레인 중의 타방측은, 소정의 전위(VCOMMON)에 접속되어 있다. 또한, 워드선(REFWL)이 선택 트랜지스터(222)의 게이트에 접속되고, 비트선(/BL)이, 리퍼런스 소자(23)를 통하여 선택 트랜지스터(222)에서의 소스 및 드레인 중의 일방측에 접속되어 있다. 선택 트랜지스터(222)에서의 소스 및 드레인 중의 타방측은, 소정의 전위(VCOMMON)에 접속되어 있다.

(세트&다이렉트 베리파이 동작 : 실시예 5)

본 변형례에서는, 예를 들면 도 19에 도시한 실시예 5와 같이 하여, 세트&다이렉트 베리파이 동작이 이루어진다. 이 도 19는, 실시예 5에 관한 세트&다이렉트 베리파이 동작의 한 예를, 타이밍 파형도로 도시한 것이다. 도 19에서, (A)는 워드선(WL)의 전위, (B)는 워드선(REFWL)의 전위, (C)는 신호선(READEN)의 전위, (D)는 /DVRFEN의 전위, (E)는 신호선(BLEQ)의 전위, (F)는 신호선(WRTEN)의 전위, (G)는 VCOMMON의 전위, (H)는 신호선(Vo, /Vo)의 전위, (I)는 신호선(VGSET)의 전위, (J)는 비트선(BL, /BL)의 전위를 각각 나타낸다.

이 실시예 5의 세트&다이렉트 베리파이 동작(타이밍(t91 내지 t95))도, 기본적으로는, 실시예 1-1의 리셋 및 다이렉트 베리파이 동작과 마찬가지이다. 다른 점은, 전술한 바와 같이, 신호선(VGRST) 대신에 신호선(VGSET)을 이용하고 있는 것이다.

이상과 같이 본 실시의 형태에서도, 기본적으로는 제 1의 실시의 형태와 같은 작용에 의해 같은 효과를 얻는 것이 가능하다.

<제 1, 제 2의 실시의 형태에 공통의 변형례>

계속해서, 상기 제1 및 제 2의 실시의 형태(및 각 변형례 1 내지 3)에 공통의 변형례(변형례 4, 5)에 관해 설명한다. 또한, 이들의 실시의 형태 등에서의 구성 요소와 동일한 것에는 동일한 부호를 붙이고, 적절히 설명을 생략한다.

[변형례 4]

도 20은, 변형례 4에 관한 기억 소자(기억 소자(21A))의 단면 구성을 도시한 것이다. 본 변형례의 기억 소자(21A)는, PCM(Phase Change Memory : 상변화형 메모리)에 의해 구성되어 있다.

이 기억 소자(21A)는, 하부 전극(211)과 상부 전극(213)의 사이에, 예를 들면 Ge₂Sb₂Te₅ 등의 GeSbTe 합금으로 이루어지는 기억층(214)을 갖고 있다. 이 기억층(214)에서는, 전류의 인가에 의해 결정 상태와 비정질 상태(어모퍼스 상태)와의 상변화가 생기고, 이 상변화에 수반하여 저항치(저항 상태)가 가역적으로 변화하도록 되어 있다.

본 변형례의 기억 소자(21A)에서는, 하부 전극(211)과 상부 전극(213)의 사이에 정전압 또는 부전압이 인가되면, 기억층(214)이, 고 저항의 비정질 상태로부터 저 저항의 결정 상태로(또는, 저 저항의 결정 상태로부터 고 저항의 비정질 상태로) 변화한다. 이와 같은 과정을 반복함에 의해, 기억 소자(21A)에 대해, 정보의 기록, 및 기록된 정보의 소거를 반복하여 행할 수 있다.

[변형례 5]

도 21은, 변형례 5에 관한 기억 소자(기억 소자(21B))의 단면 구성을 도시한 것이다. 본 변형례의 기억 소자(21B)는, ReRAM(Resistive Random Access Memory : 저항 변화형 메모리)에 의해 구성되어 있다.

기억 소자(21B)는, 하부 전극(211)과 상부 전극(213)의 사이에, NiO, TiO₂, PrCaMnO₃ 등의 산화물로 이루어지는 기억층(215)을 갖고 있고, 이 산화물에의 전압의 인가에 의해 저항치(저항 상태)가 가역적으로 변화하도록 되어 있다.

본 변형례의 기억 소자(21B)에서는, 하부 전극(211)과 상부 전극(213)의 사이에 정전압 또는 부전압이 인가되면, 기억층(215)이 고 저항 상태로부터 저 저항 상태로(또는, 저 저항 상태로부터 고 저항 상태로) 변화한다. 이와 같은 과정을 반복함에 의해, 기억 소자(21B)에 대해, 정보의 기록, 및 기록된 정보의 소거를 반복하여 행할 수 있다.

<기타의 변형례>

이상, 실시의 형태 및 변형례를 들어서 본 발명을 설명하였지만, 본 발명은 이들의 실시의 형태 등으로 한정되지 않고, 여러가지의 변형이 가능하다.

예를 들면, 상기 실시의 형태 등에서 설명한 각 층의 재료 등은 한정되는 것이 아니고, 다른 재료로 하여도 좋다. 또한, 상기 실시의 형태 등에서는, 기억 소자(21, 21A, 21B) 및 기록 장치(1) 등의 구성을 구체적으로 들어서 설명하였지만, 모든 층을 구비할 필요는 없고, 또한, 다른 층을 더욱 구비하고 있어도 좋다.

또한, 상기 실시의 형태 등에서는, 주로, 하나의 메모리 셀(20) 내에 하나의 기억 소자(21)와 하나의 리퍼런스 소자(23)가 배설되어 있는 예를 들어서 설명하였지만, 이 경우로는 한정되지 않는다. 즉, 복수의 메모리 셀(20)(복수의 기억 소자(21))에 대해 하나의 리퍼런스 소자(23)가 마련되어 있도록 하여도 좋다.

또한, 커런트 미러 회로(정전류 부하)를 구성하는 각 트랜지스터는, 상기 실시의 형태 등으로 설명한 P형의 트랜지스터(예를 들면, MOS 트랜지스터)가 아니라, N형의 트랜지스터(예를 들면, MOS 트랜지스터)라도 좋다.

또한, 본 발명에 적용되는 기억 소자로서는, 상기 실시의 형태 등에서 설명한 기억 소자(21, 21A, 21B)로는 한정되지 않고, 다른 구성의 기억 소자를 이용하도록 하여도 좋다. 구체적으로는, 인가되는 전압의 극성에 응하여 가역적으로 저항 상태가 변화하는 기억 소자(바이폴러형의 기억 소자)로서는, 예를 들면, MRAM(Magnetoresistive Random Access Memory : 자기 저항 메모리) 등에서 사용되고 있는 MTJ(Magnetic Tunnel Junction : 자기 터널 접합)나, 천이금속 산화물 등의 저항 변화 소자 등의 기억 소자를 이용하도록 하여도 좋다. 또한, 이와 같은 바이폴러 형의 기억 소자로는 한정되지 않고, 인가되는 전압에 응하여 저항 상태가 변화하는 저항 변화형의 기억 소자라면, 예를 들면 유니폴러형의 기억 소자라도 좋다.

Claims

인가되는 전압에 응하여 저항 상태가 변화하는 복수의 기억 소자와,
상기 기억 소자의 저항 상태를 변화시킴에 의해 정보의 기록 또는 소거를 행하는 저항 변화 동작과, 상기 기억 소자로부터 정보를 판독하는 판독 동작을 행하는 구동부를 구비하고,
상기 구동부는,
상기 판독 동작할 때의 판독 신호를 출력하는 증폭기와,
정전류 부하와,
상기 기억 소자에 대해, 상기 저항 변화 동작과, 정보의 기록 또는 소거가 정상적으로 행하여졌는지의 여부를 확인하기 위한 상기 판독 동작을 상기 저항 변화 동작에 계속해서 행하는 다이렉트 베리파이 동작을 실행하는 제어부를 가지며,
상기 제어부는,
상기 다이렉트 베리파이 동작을 행하는 기간에서는, 상기 정전류 부하가 상기 증폭기의 부하로서 기능함과 함께, 상기 기억 소자에 흐르는 전류와 상기 정전류 부하의 전류에 의거하여 상기 판독 신호가 출력되도록 제어하며,
상기 기억 소자에 접속된 비트선을 더 구비하고,
상기 구동부는, 상기 비트선을 구동하기 위한 기록 드라이버를 가지며,
상기 제어부는, 상기 저항 변화 동작을 행하는 기간 및 상기 다이렉트 베리파이 동작을 행하는 기간에서 각각, 상기 정전류 부하가 상기 비트선에 접속되도록 제어하며,
또한, 상기 제어부는, 상기 저항 변화 동작을 행하는 기간에서는, 상기 기록 드라이버가 상기 정전류 부하보다도 저 임피던스 상태가 되도록 제어하는 것을 특징으로 하는 기억 장치.
제 1항에 있어서,
상기 정전류 부하에 접속된 리퍼런스 소자를 더 구비하고,
상기 증폭기는, 상기 기억 소자에 흐르는 전류와 상기 리퍼런스 소자에 흐르는 전류에 의거하여 차동 증폭을 행함에 의해, 상기 판독 신호를 출력하는 것을 특징으로 하는 기억 장치.
제 2항에 있어서,
상기 리퍼런스 소자는, 상기 기억 소자와 동등한 저항 특성을 나타내는 소자인 것을 특징으로 하는 기억 장치.
제 3항에 있어서,
상기 동등한 저항 특성은, 비선형의 저항 특성인 것을 특징으로 하는 기억 장치.
제 2항에 있어서,
복수의 메모리 셀을 더 구비하고,
하나의 기억 소자와 하나의 리퍼런스 소자가, 하나의 메모리 셀 내에 배설되어 있는 것을 특징으로 하는 기억 장치.
제 1항에 있어서,
상기 구동부는, 상기 정전류 부하를 이용하여 소정의 정전압을 생성하는 정전압 생성부를 가지며,
상기 증폭기는, 상기 기억 소자에 흐르는 전류에 대응하는 전압과 상기 정전압에 의거하여 차동 증폭을 행함에 의해, 상기 판독 신호를 출력하는 것을 특징으로 하는 기억 장치.
제 6항에 있어서,
복수의 증폭기에 대해 하나의 정전압 생성부가 공통 접속되어 있는 것을 특징으로 하는 기억 장치.
삭제
삭제
제 1항에 있어서,
상기 기억 소자에 접속된 비트선을 더 구비하고,
상기 구동부는, 소스가 상기 비트선에 접속된 전압 제어 트랜지스터를 가지며,
상기 전압 제어 트랜지스터의 게이트에 인가되는 전압에 의해, 상기 저항 변화 동작할 때에 상기 기억 소자에 인가되는 전압이 제어되는 것을 특징으로 하는 기억 장치.
제 1항에 있어서,
상기 정전류 부하가, 커런트 미러 회로를 이용하여 구성되어 있는 것을 특징으로 하는 기억 장치.
제 1항에 있어서,
상기 기억 소자는, 제1 전극, 기억층 및 제2 전극을 이 순서대로 가지며,
상기 기억층에서는, 상기 제1 전극과 상기 제2 전극의 사이에 인가되는 전압의 극성에 응하여, 가역적으로 저항 상태가 변화하는 것을 특징으로 하는 기억 장치.
제 12항에 있어서,
상기 기억층은,
상기 제1 전극측에 마련된 저항 변화층과,
상기 제2 전극측에 설치된 이온원층을 갖는 것을 특징으로 하는 기억 장치.
제 13항에 있어서,
상기 기억 소자에서는,
상기 제1 전극측에 부전위가 인가됨과 함께 상기 제2 전극측에 정전위가 인가되면, 상기 이온원층 중의 이온이 상기 제1 전극측으로 이동하여 상기 저항 변화층이 저 저항화 함에 의해, 그 저항 상태를 고 저항 상태로부터 저 저항 상태로 변화시키다, 상기 저항 변화 동작으로서의 세트 동작이 행하여지고,
상기 제1 전극측에 정전위가 인가됨과 함께 상기 제2 전극측에 부전위가 인가되면, 상기 이온원층 중의 이온이 상기 제2 전극측으로 이동하여 상기 저항 변화층이 고 저항화함에 의해, 상기 저 저항 상태로부터 상기 고 저항 상태로 변화시키는 상기 저항 변화 동작으로서의 리셋 동작이 행하여지는 것을 특징으로 하는 기억 장치.
제 1항에 있어서,
상기 제어부는, 상기 기억 소자의 저항 상태를 저 저항 상태로부터 고 저항 상태로 변화시키는, 상기 저항 변화 동작으로서의 리셋 동작에 계속해서, 상기 다이렉트 베리파이 동작을 실행하는 것을 특징으로 하는 기억 장치.
인가되는 전압에 응하여 저항 상태가 변화하는 복수의 기억 소자와, 상기 기억 소자로부터 정보를 판독하는 판독 동작할 때의 판독 신호를 출력하는 증폭기와, 정전류 부하를 구비한 기억 장치를 동작시킬 때에,
상기 기억 소자에 대해, 그 저항 상태를 변화시킴에 의해 정보의 기록 또는 소거를 행하는 저항 변화 동작과, 정보의 기록 또는 소거가 정상적으로 행하여졌는지의 여부를 확인하기 위한 상기 판독 동작을 상기 저항 변화 동작에 계속해서 행하는 다이렉트 베리파이 동작을 실행함과 함께,
상기 다이렉트 베리파이 동작을 행하는 기간에서는, 상기 정전류 부하가 상기 증폭기의 부하로서 기능함과 함께, 상기 기억 소자에 흐르는 전류와 상기 정전류 부하의 전류에 의거하여 상기 판독 신호가 출력되도록 제어하며,
상기 기억 소자에 접속된 비트선을 더 구비하고,
상기 비트선을 구동하기 위한 기록 드라이버를 갖는 구동부와,
상기 저항 변화 동작을 행하는 기간 및 상기 다이렉트 베리파이 동작을 행하는 기간에서 각각, 상기 정전류 부하가 상기 비트선에 접속되도록 제어하는 제어부를 구비하며,
또한, 상기 제어부는, 상기 저항 변화 동작을 행하는 기간에서는, 상기 기록 드라이버가 상기 정전류 부하보다도 저 임피던스 상태가 되도록 제어하는 것을 특징으로 하는 기억 장치의 동작 방법.