KR101448915B1 - 프로그램 및 검증 동작을 수행하는 가변 저항 메모리 장치 - Google Patents

프로그램 및 검증 동작을 수행하는 가변 저항 메모리 장치 Download PDF

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Abstract

본 발명은 가변 저항 메모리 장치에 관한 것으로서, 더욱 상세하게는 프로그램 및 검증 동작을 수행하는 상 변화 메모리 장치에 관한 것이다. 본 발명에 따른 가변 저항 메모리 장치는 복수의 메모리 셀을 갖는 메모리 셀 어레이; 프로그램 펄스를 쉬프트하여 복수의 쉬프트된 프로그램 펄스를 생성하는 펄스 쉬프터; 상기 복수의 쉬프트된 프로그램 펄스를 입력받아 상기 복수의 메모리 셀에 상기 복수의 쉬프트된 프로그램 펄스에 대응하는 프로그램 전류를 제공하는 쓰기 드라이버; 및 프로그램 동작시 상기 펄스 쉬프터에 의하여 제공된 상기 복수의 프로그램 펄스를 상기 쓰기 드라이버에 제공하여 상기 프로그램 동작이 병렬적으로 실행하도록 제어하는 컨트롤 로직을 포함한다. 따라서, 본 발명에 따른 가변 저항 메모리 장치에 의하면, 전체적인 프로그램 및 검증 동작시 소모되는 전류의 큰 증가 없이 속도를 증가시킬 수 있다.

Description

프로그램 및 검증 동작을 수행하는 가변 저항 메모리 장치{RESISTANCE VARIABLE MEMORY DEVICE PERFORMING PROGRAM AND VERIFICATION OPERATION}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 프로그램 및 검증 동작을 수행하는 가변 저항 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 RAM(Random Access Memory)과 ROM(Read Only Memory)으로 나눌 수 있다. ROM은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불 휘발성 메모리(nonvolatile memory)이다. ROM에는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리(Flash Memory) 등이 있다. 플래시 메모리는 크게 노어(NOR) 플래시 메모리와 낸드(NAND) 플래시 메모리로 구분된다. RAM은 전원이 끊어지면 저장된 데이터가 소멸하는 소위 휘발성 메모리(volatile memory)이다. RAM에는 Dynamic RAM(DRAM)과 Static RAM(SRAM) 등이 있다.
그 외에 DRAM의 커패시터를 불휘발성을 지닌 물질로 대체한 반도체 메모리 장치가 등장하고 있다. 강유전체 커패시터를 이용한 강유전체 램(ferroelectric RAM; FRAM), 티엠알(TMR; tunneling magneto-resistive) 막을 이용한 마그네틱 램(magnetic RAM; MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device) 등이 있다. 특히 상 변화 메모리 장치는 온도 변화에 따른 상 변화(phase change), 즉 저항 변화를 이용한 불휘발성 메모리 장치이다. 상 변화 메모리 장치는 그 제조과정이 비교적 간단하고, 저가로 대용량의 메모리를 구현할 수 있다.
상 변화 메모리 장치는 프로그램 동작 시에 상 변화 물질(GST)에 프로그램 전류(program current)를 공급하기 위해 쓰기 드라이버 회로(Write Driver Circuit)를 포함한다. 쓰기 드라이버 회로는 외부에서 제공된 전원전압(예를 들면, 2.5V 이상)을 이용하여, 메모리 셀에 프로그램 전류 즉, 셋 전류 또는 리셋 전류를 공급한다. 여기에서, 셋 전류(set current)란 메모리 셀의 상 변화 물질(GST)을 셋 상태로 만들기 위한 전류이며, 리셋 전류(reset current)는 리셋 상태로 만들기 위한 전류이다.
상 변화 메모리 장치는 프로그램 동작 시에 프로그램 검증 동작을 수행함으로, 프로그램 데이터에 대한 신뢰성을 높일 수 있다. 일반적으로, 상 변화 메모리 장치는 프로그램 전류를 단계적으로 증가하면서 프로그램 동작 및 프로그램 검증 동작을 수행한다. 여기에서, 각각의 프로그램 동작 및 프로그램 검증 동작을 합하여 프로그램 루프 동작(program loop operation)이라 한다.
본 발명의 목적은 프로그램 및 검증 동작을 수행하되, 프로그램 및 검증 시간을 줄인 가변 저항 메모리 장치를 제공하는 데 있다.
본 발명의 실시예에 따른 가변 저항 메모리 장치는 복수의 메모리 셀을 갖는 메모리 셀 어레이; 프로그램 펄스를 쉬프트하여 복수의 쉬프트된 프로그램 펄스를 생성하는 펄스 쉬프터; 상기 복수의 쉬프트된 프로그램 펄스를 입력받아 상기 복수의 메모리 셀에 상기 복수의 쉬프트된 프로그램 펄스에 대응하는 프로그램 전류를 제공하는 쓰기 드라이버; 및 프로그램 동작시 상기 펄스 쉬프터에 의하여 제공된 상기 복수의 프로그램 펄스를 상기 쓰기 드라이버에 제공하여 상기 프로그램 동작이 병렬적으로 실행하도록 제어하는 컨트롤 로직을 포함한다.
실시예에 있어서, 상기 펄스 쉬프터는 검증 펄스를 쉬프트하여 복수의 쉬프트된 검증 펄스를 생성한다.
실시예에 있어서, 상기 복수의 쉬프트된 프로그램 펄스 및 검증 펄스는 각각 중첩되지 않는다.
실시예에 있어서, 상기 컨트롤 로직은 프로그램 동작시 상기 펄스 쉬프터에 의하여 제공된 상기 복수의 검증 펄스를 상기 쓰기 드라이버에 제공하여 상기 프로그램 동작후 검증 동작을 실행하도록 제어한다.
실시예에 있어서, 상기 메모리 셀은 상 변화 물질을 갖는 기억 소자를 포함하되, 상기 기억 소자는 복수의 비트를 저장한다.
실시예에 있어서, 상기 프로그램 전류는 상기 프로그램 및 검증 동작의 결과 에 따라 단계적으로 증가하거나 감소한다.
실시예에 있어서, 데이터를 임시로 저장하고, 상기 쓰기 및 검증 드라이버를 통하여 상기 메모리 셀 어레이에 상기 데이터를 전송하는 기입 버퍼 회로를 더 포함한다.
실시예에 있어서, 외부로부터 전송된 데이터를 상기 기입 버퍼 회로에 전송하고, 상기 기입 버퍼 회로로부터 출력을 외부로 전송하는 데이터 입출력 버퍼를 더 포함한다.
실시예에 있어서, 상기 기입 버퍼 회로는, 상기 컨트롤 로직으로 요청된 데이터를 저장하는 경우 상기 데이터를 상기 데이터 입출력 버퍼에 출력한다.
본 발명의 실시예에 따른 메모리 시스템은 중앙 처리 장치; 상기 중앙 처리 장치의 제어에 따라 동작하는 가변 저항 메모리 장치; 및 이들을 상호 연결하는 인터페이스 장치를 포함하되, 상기 가변 저항 메모리 장치는, 복수의 메모리 셀을 갖는 메모리 셀 어레이; 프로그램 펄스를 쉬프트하여 복수의 쉬프트된 프로그램 펄스를 생성하는 펄스 쉬프터; 상기 복수의 쉬프트된 프로그램 펄스를 입력받아 상기 복수의 메모리 셀에 상기 복수의 쉬프트된 프로그램 펄스에 대응하는 프로그램 전류를 제공하는 쓰기 드라이버; 및 프로그램 동작시 상기 펄스 쉬프터에 의하여 제공된 상기 복수의 프로그램 펄스를 상기 쓰기 드라이버에 제공하여 상기 프로그램 동작이 병렬적으로 실행하도록 제어하는 컨트롤 로직을 포함한다.
본 발명에 따른 가변 저항 메모리 장치에 의하면, 프로그램 및 검증 동작을 중첩적으로 실행하므로, 프로그램 및 검증 동작에 소모되는 전류를 크게 증가시키지 않으면서 쓰기 및 검증 시간을 단축할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
본 발명의 실시예에 따른 가변 저항 메모리 장치에는 상 변화 메모리 장치가 예시된다.
도 1는 본 발명의 실시예에 따른 가변 저항 메모리 장치를 보여주는 블록도이다. 도 1를 참조하면, 가변 저항 메모리 장치(100)는 메모리 셀 어레이(110), 쓰기 드라이버(120), 쓰기 버퍼 회로(130), 데이터 입출력 버퍼(140), 어드레스 디코더(150), 어드레스 버퍼(160), 컨트롤 로직(170), 펄스 쉬프터(180) 및 제어 버퍼 회로(190)를 포함한다. 따라서, 본 발명에 따른 가변 저항 메모리 장치에 의하면, 전체적인 프로그램 및 검증 동작 시간을 단축하고, 프로그램 및 검증 동작시 소모되는 전류의 피크를 감소시킬 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀(도시되지 않음)로 구성된다. 각각의 메모리 셀은 기억 소자(memory element)와 선택 소자(select element)로 구성될 것이다. 기억 소자는 상 변화 물질(GST)을 포함하며, 선택 소자는 NMOS 트랜지스터 또는 다이오드로 구현될 것이다. 기억 소자는 상 변화 물질(GST)을 포함한다. 상 변화 물질(GST)은 Ge-Sb-Te와 같이 온도에 따라 저항이 변하는 가변 저항 소자 이다. 상 변화 물질(GST)은 온도에 따라 2개의 안정된 상태, 즉 결정 상태(crystal state) 및 비정질 상태(amorphous state) 중 어느 하나를 갖는다. 가변 저항 물질(GST)은 비트 라인(BL)을 통해 공급되는 전류에 따라 결정 상태(crystal state) 또는 비정질 상태(amorphous state)로 변한다. 가변 저항 메모리 장치는 가변 저항 물질(GST)의 이러한 특성을 이용하여 데이터를 프로그램한다.
쓰기 및 검증 드라이버(120)는 프로그램 펄스, 검증 펄스 및 데이터를 입력받고, 메모리 셀 어레이(110)의 비트 라인(BL)에 프로그램 전류 및 검증 전류를 제공한다. 여기에서, 프로그램 펄스는 셋 펄스 및 리셋 펄스를 포함한다. 프로그램 전류는 셋 전류 및 리셋 전류를 포함한다. 쓰기 및 검증 드라이버(120)는 데이터 '0'이 입력되는 경우에는 셋 펄스에 응답하여 셋 전류를 제공하고, 데이터 '1'이 입력되는 경우에는 리셋 펄스에 응답하여 리셋 전류를 제공한다.
어드레스 버퍼 회로(170)는 어드레스 신호(A<m:1>)을 임시로 저장하고, 상기 어드레스 신호(A<m:0>)을 쓰기 버퍼 회로(130) 및 어드레스 디코더(150)에 전송한다. 어드레스 디코더(150)는 메모리 셀 어레이(110)에 워드라인(WL) 신호를 제공한다.
펄스 쉬프터(180)는 컨트롤 로직(170)의 제어에 응답하여 본 발명의 실시예에 따른 복수의 프로그램 펄스 및 검증 펄스를 쓰기 및 검증 드라이버(120)에 제공한다. 펄스 쉬프터(180)는 복수의 프로그램 펄스 및 검증 펄스들이 서로 중첩되지 않도록 각각 쉬프트하여 쓰기 및 검증 드라이버(120)에 제공한다.
제어 버퍼 회로(190)는 제어 신호(Control signal)을 임시로 저장하고, 상기 제어 신호(Control signal)을 컨트롤 로직(170)에 전송한다.
데이터 입출력 버퍼 회로(140)는 쓰기 버퍼 회로(130)로부터 전송된 데이터(DQ<n:1>)를 출력하거나 외부로부터 전송된 데이터(DQ<n:1>)를 쓰기 버퍼 회로(130)에 전송한다.
컨트롤 로직(170)는 제어 버퍼 회로(190)로부터 전송된 명령 신호(Control signal)에 응답하여 쓰기 버퍼 회로(130) 및 펄스 쉬프터(180)을 제어한다.
쓰기 버퍼 회로(130)는 쓰기 및 검증 드라이버(120)를 통해 기입될 데이터를 임시로 저장하고, 출력한다. 또한, 쓰기 버퍼 회로(130)는 데이터 캐쉬(Data Cache)로 사용된다. 즉, 컨트롤 로직(170)으로부터 억세스되는 데이터를 쓰기 버퍼 회로(130)가 저장하고 있는 경우, 쓰기 버퍼 회로(130)는 데이터 입출력 버퍼 회로(140)를 통하여 상기 데이터를 출력한다.
쓰기 버퍼 회로(130)는 기입 버퍼 컨트롤러(131), 기입 버퍼 디코더(132) 및 기입 버퍼 레지스터(133)를 포함한다.
기입 버퍼 컨트롤러(131)는 외부로부터 억세스되는 데이터가 메모리 셀 어레이(110)에 있는지 아니면 쓰기 버퍼 회로(130)에 있는지를 판단하고, 만약 쓰기 버퍼 회로(130)에 억세스되는 데이터가 있다면, 기입 버퍼 디코더(132)를 통하여 맵핑되는 데이터를 데이터 입출력 버퍼(140)로 출력한다. 기입 버퍼 디코더(132)로부터 억세스되는 데이터와 이에 대응하는 데이터를 맵핑한다.
기입 버퍼 레지스터(133)는 컨트롤 로직(170)으로부터 전송된 명령어(CMD), 데이터 입출력 버퍼(140)로부터 전송된 데이터(DQ<n:1>) 및 어드레스 디코더(150) 으로부터 전송된 어드레스 신호(A<m:1>)를 임시로 저장한다.
일반적으로, 가변 저항 메모리 장치(100)는 프로그램 동작 시에 동시에 인가되는 프로그램 전류를 줄이기 위해서, 데이터 패드(PAD)를 통해 입력되는 16_비트 데이터(DQ<16:0>)를 동시에 프로그램하지 않는다. 예를 들면, 16_비트 데이터가 2_비트 단위로 8번에 걸쳐 순차적으로 프로그램되거나, 4_비트 단위로 4번에 걸쳐 순차적으로 프로그램된다. 이러한 프로그램 방식은 보통 x2 입출력 방식, x4 입출력 방식이라 한다.
한편, 본 발명에 따른 가변 저항 메모리 장치(100)는 프로그램 및 검증 동작(program & verify operation)을 수행한다.
본 발명에 따른 가변 저항 메모리 장치(100)의 프로그램 및 검증 동작은 입력되는 16_비트 데이터(DQ<16:0>)를 병렬적으로 프로그램한다. 즉, 본 발명의 실시예에 따른 프로그램 펄스는 펄스 쉬프터(180)에 의하여 서로 중첩되지 않게 조절된다. 따라서, 본 발명에 따른 가변 저항 메모리 장치(100)는 동시에 프로그램이 실행되는 경우 전류 피크가 높지 않고, 빠른 프로그램 실행이 가능하다.
본 발명에 따른 가변 저항 메모리 장치(100)의 프로그램 및 검증 동작은 도 2에 도시된다.
도 2는 본 발명의 실시예에 따른 프로그램 및 검증 동작을 도시한 타이밍도이다.
도 1 및 도 2를 참조하면, 도 2에는 제1 내지 제n 싸이클의 타이밍이 도시된 다. 각각의 싸이클은 프로그램 시간(TW), 오프 시간(Toff), 검증 시간(TR) 및 초기화 시간(TI)으로 구성된다.
프로그램 시간(TW)은 프로그램 펄스에 대응하는 프로그램 전류가 메모리 셀의 상변화 물질(GST)에 인가되는 시간이다. 오프 시간(Toff)은 프로그램 동작에 의하여 상변화 물질(GST)이 일정한 수준의 저항값을 갖도록 변화하는데 필요한 시간이다. 도 3은 상변화 물질이 일정한 수준의 저항값을 갖는데 필요한 시간을 도시한다. 즉, 도 3을 참조하면, 상변화 물질(GST)은 500ns 이전에는 저항값이 급격하게 변화하다가 500ns 이후에는 저항값이 완만하게 변화된다. 따라서, 본 발명의 실시예에 따른 오프 시간(Toff)은 500ns을 예시한다. 검증 시간(TR)은 프로그램 동작이 정상적으로 완료되었는가를 확인하는 시간이다. 만약 이전 프로그램 동작 동안, 타겟 데이터가 기입되지 않은 경우 프로그램 펄스를 증가하거나 또는 감소하여 다음 프로그램 동작을 실행한다. 초기화 시간(TI)은 앞선 싸이클의 검증 동작이 완료되고, 다음 싸이클의 프로그램 동작을 준비하기 위한 시간이다.
계속해서 도 1 및 도 2를 참조하면, 펄스 쉬프터(180)는 복수의 프로그램 펄스를 서로 중첩되지 않도록 조금씩 이동시킨다. 따라서, 본 발명에 따른 가변 저항 메모리 장치(100)의 프로그램 및 검증 동작은 입력되는 16_비트 데이터(DQ<16:0>)를 병렬적으로 프로그램한다.
도 2에 도시된 바와 같이, 본 발명에 따른 가변 저항 메모리 장치(100)의 프 로그램 및 검증 동작 동안 소모되는 전류의 피크(Peak)는 프로그램 전류(IW)와 검증 전류(IR)의 합이 된다.
도 4는 프로그램 및 검증 동작을 순차적으로 실행하는 경우의 기입 시간을 도시한 그래프이고, 도 5는 본 발명의 실시예에 따른 프로그램 및 검증 동작의 기입 시간을 도시한 그래프이다.
도 4를 참조하면, 오프 시간(Toff)이 증가할수록 기입 시간이 증가한다.
도 5를 참조하면, 오프 시간(Toff)이 증가하더라도 기입 시간은 변화하지 않는다. 기입 시간은 오프 시간(Toff)에 의하여 영향을 받지 않고, 프로그램 및 검증의 횟수에 의하여 영향을 받는다.
도 6은 본 발명의 실시예에 따라 프로그램 및 검증 회수에 대한 쓰기 속도의 증가율을 도시한 그래프이다. 도 6을 참조하면, 오프 시간(Toff)이 증가할수록 쓰기 속도의 증가율을 감소한다.
도 7은 본 발명의 실시예에 따른 프로그램 및 검증 동작을 실행하기 위한 버퍼 메모리의 개수를 도시한 그래프이다. 본 발명의 실시예에 따른 프로그램 및 검증 동작은 복수의 입력 데이터에 대한 프로그램 동작 및 검증 동작이 병렬적으로 진행되므로, 추가적인 버퍼가 필요할 것이다.
도 7을 참조하면, 예를 들면, 오프 시간(Toff)을 500ns인 경우, 도 7에 도시된 바와 같이, 본 발명의 실시예에 따른 프로그램 및 검증 동작에 필요한 버퍼 메 모리는 128 비트(bit)가 필요하다.
도 8은 본 발명의 실시예에 따른 프로그램 및 검증 동작에서 오프 시간의 증가에 따른 저항의 증가를 도시한 그래프이다.
도 8을 참조하면, 오프 시간(Toff)이 증가할수록 도 2에 도시된 바와 같이, R-drift 저항의 값은 수학식 1에 따라 증가할 것이다.
R(T) = R(T0)*(T/T0)d
계속해서 도 7 및 도 8을 참조하면, 오프 시간(Toff)이 증가할수록 필요한 버퍼 메모리는 증가한다. 그러나, 오프 시간(Toff)이 증가함에 따른 드리프트(Drift)에 의한 저항 증가는 낮다.
본 발명에 따른 가변 저항 메모리 장치는 프로그램 및 검증 동작을 중첩적으로 실행한다. 이를 구현하기 위하여, 본 발명에 따른 가변 저항 메모리 장치는 추가적인 버퍼 메모리를 필요로 한다. 따라서, 프로그램 및 검증 시간을 단축하고 프로그램 및 검증 동작에 소모되는 전류 피크를 낮출 수 있다.
도 9는 내지 도 16은 본 발명의 제2 실시예에 따른 프로그램 및 검증 방법을 도시한다.
도 9 및 도 10은 가변 저항 메모리 셀을 업데이트하기 위하여 가변 저항 메모리 셀을 중간 단계로서 초기 셋(initial set) 상태로 변환하고, 데이터를 업데이 트하는 방법을 도시한다.
도 9 및 도 10을 참조하면, 본 발명에 따른 가변 저항 메모리 장치는 가변 저항 메모리 셀을 업데이트하기 위하여 중간 단계인 초기 셋 상태를 거쳐 데이터를 업데이트한다.
예를 들면, 도 10에 도시된 바와 같이, 본 발명의 실시예에 따른 가변 저항 메모리 장치는 제1 데이터(DQ[1])를 업데이트하기 위하여 초기 셋 상태로부터 D10 상태로 프로그램 및 검증 동작을 실행한다. 또한, 본 발명의 실시예에 따른 가변 저항 메모리 장치는 병렬적으로 제2 데이터(DQ[2])를 업데이트하기 위하여 초기 셋 상태로부터 D01 상태로 프로그램 및 검증 동작을 실행한다.
도 11 및 도 12은 가변 저항 메모리 셀을 업데이트하기 위하여 가변 저항 메모리 셀을 중간 단계로서 초기 리셋(initial reset) 상태로 변환하고, 데이터를 업데이트하는 방법을 도시한다.
도 11 및 도 12를 참조하면, 본 발명에 따른 가변 저항 메모리 장치는 가변 저항 메모리 셀을 업데이트하기 위하여 중간 단계인 초기 리셋 상태를 거쳐 데이터를 업데이트한다.
예를 들면, 도 12에 도시된 바와 같이, 본 발명의 실시예에 따른 가변 저항 메모리 장치는 제1 데이터(DQ[1])를 업데이트하기 위하여 초기 리셋 상태로부터 D01 상태로 프로그램 및 검증 동작을 실행한다. 또한, 본 발명의 실시예에 따른 가변 저항 메모리 장치는 병렬적으로 제2 데이터(DQ[2])를 업데이트하기 위하여 초기 리셋 상태로부터 D00 상태로 프로그램 및 검증 동작을 실행한다.
도 13 및 도 14는 가변 저항 메모리 셀을 업데이트하기 위하여 가변 저항 메모리 셀을 중간 단계로서 현재 상태를 독출하여, 초기 상태로부터 데이터를 업데이트하는 방법을 도시한다.
도 13 및 도 14를 참조하면, 본 발명에 따른 가변 저항 메모리 장치는 가변 저항 메모리 셀을 업데이트하기 위하여 중간 단계로서 현재 상태를 독출하고, 가변 저항 메모리 셀의 현재 상태로부터 입력된 데이터를 업데이트한다.
예를 들면, 도 14에 도시된 바와 같이, 가변 저항 메모리 셀의 현재 상태는 D01이라 가정하면, 본 발명의 실시예에 따른 가변 저항 메모리 장치는 제1 데이터(DQ[1])를 업데이트하기 위하여 D01 상태로부터 D10 상태로 프로그램 및 검증 동작을 실행한다. 또한, 본 발명의 실시예에 따른 가변 저항 메모리 장치는 병렬적으로 제2 데이터(DQ[2])를 업데이트하기 위하여 D01 상태로부터 D00 상태로 프로그램 및 검증 동작을 실행한다.
도 15 및 도 16은 가변 저항 메모리 셀을 업데이트하기 위하여 가변 저항 메모리 셀을 중간 단계를 거치지 않고, 데이터를 업데이트하는 방법을 도시한다.
도 15 및 도 16를 참조하면, 본 발명에 따른 가변 저항 메모리 장치는 가변 저항 메모리 셀을 업데이트하기 위하여 중간 단계로서 현재 상태를 독출하고, 가변 저항 메모리 셀의 현재 상태로부터 입력된 데이터를 업데이트한다.
예를 들면, 도 16에 도시된 바와 같이, 가변 저항 메모리 셀의 현재 상태는 D10이라 가정하면, 본 발명의 실시예에 따른 가변 저항 메모리 장치는 제1 데이터(DQ[1])를 업데이트하기 위하여 D10 상태로부터 D01 상태로 프로그램 및 검증 동 작을 실행한다. 또한, 가변 저항 메모리 셀의 현재 상태는 D00이라 가정하면, 본 발명의 실시예에 따른 가변 저항 메모리 장치는 병렬적으로 제2 데이터(DQ[2])를 업데이트하기 위하여 D00 상태로부터 D01 상태로 프로그램 및 검증 동작을 실행한다.
본 발명에 따른 가변 저항 메모리 장치(100)에 의하면, 불필요한 프로그램 루프를 생략함으로, 프로그램 시간을 단축하고, 프로그램 전류 소비를 줄일 수 있다.
도 17는 본 발명의 실시예에 따른 가변 저항 메모리 소자의 적용 예를 보인 휴대용 전자 시스템의 블록도이다. 버스 라인(L3)을 통하여 마이크로 프로세서(500)와 연결된 가변 저항 메모리 장치(100)는 휴대용 전자시스템의 메인 메모리로서 기능한다. 배터리(400)는 전원 라인(L4)을 통해 마이크로 프로세서(500), 입출력 장치(600), 그리고 가변 저항 메모리 장치(100)에 전원을 공급한다.
수신 데이터가 라인(L1)을 통하여 입출력 장치(600)에 제공되는 경우에 마이크로 프로세서(500)는 라인(L2)을 통해 수신 데이터를 입력받아 처리한 후, 버스 라인(L3)을 통해 가변 저항 메모리 장치(100)에 수신 또는 처리된 데이터를 인가한다. 가변 저항 메모리 장치(100)는 버스 라인(L3)을 통해 인가되는 데이터를 메모리 셀에 저장한다. 또한, 메모리 셀에 저장된 데이터는 마이크로 프로세서(500)에 의해 읽혀지고 입출력 장치(600)를 통해 외부로 출력된다.
배터리(400)의 전원이 전원 라인(L4)에 공급되지 않는 경우에도 가변 저항 메모리 장치(100)의 메모리 셀에 저장된 데이터는 가변 저항 물질의 특성에 기인하 여 소멸하지 않는다. 이는 가변 저항 메모리 장치(100)가 디램(DRAM)과는 달리 불 휘발성 메모리이기 때문이다. 이외에도 가변 저항 메모리 장치(100)는 다른 메모리 장치에 비해 동작 속도가 빠르고, 전력 소비가 적다는 장점이 있다.
이상에서, 본 발명은 구체적인 실시예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1는 본 발명의 실시예에 따른 가변 저항 메모리 장치를 보여주는 블록도.
도 2는 본 발명의 실시예에 따른 프로그램 및 검증 동작을 도시한 타이밍도.
도 3은 상변화 물질이 일정한 수준의 저항값을 갖는데 필요한 시간대 저항을 도시한 그래프.
도 4는 프로그램 및 검증 동작을 순차적으로 실행하는 경우의 기입 시간을 도시한 그래프.
도 5는 본 발명의 실시예에 따른 프로그램 및 검증 동작의 기입 시간을 도시한 그래프.
도 6은 본 발명의 실시예에 따라 프로그램 및 검증 회수에 대한 쓰기 속도의 증가율을 도시한 그래프.
도 7은 본 발명의 실시예에 따른 프로그램 및 검증 동작을 실행하기 위한 버퍼 메모리의 개수를 도시한 그래프.
도 8은 본 발명의 실시예에 따른 프로그램 및 검증 동작에서 오프 시간의 증가에 따른 저항의 증가를 도시한 그래프.
도 9는 내지 도 16은 본 발명의 제2 실시예에 따른 프로그램 및 검증 방법을 도시한 그래프.
도 17는 본 발명의 실시예에 따른 가변 저항 메모리 소자의 적용 예를 보인 휴대용 전자 시스템의 블록도.
<도면의 주요 부분에 대한 부호 설명>
100: 가변 저항 메모리 장치 110: 메모리 셀 어레이
120: 기입 및 검증 드라이버 130: 기입 버퍼
140: 데이터 입출력 버퍼 150: 어드레스 디코더
160: 어드레스 버퍼 170: 컨트롤 로직
180: 펄스 쉬프터 190: 제어 버퍼 회로

Claims (10)

  1. 복수의 메모리 셀을 갖는 메모리 셀 어레이;
    프로그램 펄스를 쉬프트하여 상기 복수의 메모리 셀 내의 각기 복수의 쓰기 데이터 비트들을 프로그램하기 위한 복수의 쉬프트된 프로그램 펄스를 생성하는 펄스 쉬프터;
    상기 복수의 쉬프트된 프로그램 펄스를 입력받아 상기 복수의 메모리 셀에 상기 복수의 쉬프트된 프로그램 펄스에 따라 변화하는 각각의 프로그램 전류들을 제공하는 쓰기 및 검증 드라이버; 및
    프로그램 또는 검증 동작시 상기 복수의 프로그램 펄스를 상기 쓰기 및 검증 드라이버에 제공하여 상기 복수의 쓰기 데이터 비트들 중에서 적어도 두 개의 쓰기 데이터 비트들이 상기 메모리 셀 어레이에 병렬적으로 프로그램되도록 하는 컨트롤 로직을 포함하되,
    상기 펄스 쉬프터는 상기 메모리 셀 어레이의 각각의 메모리 셀들의 프로그램 펄스들이 서로 간에 동기화되지 않도록 상기 프로그램 펄스들을 쉬프트하는 가변 저항 메모리 장치.
  2. 제 1 항에 있어서,
    상기 펄스 쉬프터는 상기 복수의 프로그램 펄스들을 가지는 복수의 검증 펄스들을 수신하여 대응되는 복수의 쉬프트된 검증 펄스를 생성하는 가변 저항 메모리 장치.
  3. 제 2 항에 있어서,
    상기 복수의 쉬프트된 프로그램 펄스 및 검증 펄스는 각각 중첩되지 않는 가변 저항 메모리 장치.
  4. 제 3 항에 있어서,
    상기 컨트롤 로직은
    프로그램 동작시 상기 펄스 쉬프터에 의하여 제공된 상기 복수의 검증 펄스를 상기 쓰기 및 검증 드라이버에 제공하여 상기 프로그램 동작 후 검증 동작을 실행하도록 제어하는 가변 저항 메모리 장치.
  5. 제 1 항에 있어서,
    상기 메모리 셀은 상 변화 물질을 갖는 기억 소자를 포함하되,
    상기 기억 소자는 복수의 비트를 저장하는 가변 저항 메모리 장치.
  6. 제 1 항에 있어서,
    상기 프로그램 전류는 상기 프로그램 동작의 결과에 따라 단계적으로 증가하거나 감소하는 가변 저항 메모리 장치.
  7. 제 1 항에 있어서,
    데이터를 임시로 저장하고, 상기 쓰기 및 검증 드라이버를 통하여 상기 메모리 셀 어레이에 상기 데이터를 전송하는 기입 버퍼 회로를 더 포함하는 가변 저항 메모리 장치.
  8. 제 7 항에 있어서,
    외부로부터 전송된 데이터를 상기 기입 버퍼 회로에 전송하고, 상기 기입 버퍼 회로로부터 출력을 외부로 전송하는 데이터 입출력 버퍼를 더 포함하는 가변 저항 메모리 장치.
  9. 제 8 항에 있어서,
    상기 기입 버퍼 회로는,
    상기 컨트롤 로직으로 요청된 데이터를 저장하는 경우 상기 데이터를 상기 데이터 입출력 버퍼에 출력하는 가변 저항 메모리 장치.
  10. 입출력부로부터 쓰기 데이터를 수신하고 가변 저항 메모리 장치로 상기 쓰기 데이터를 전송하는 마이크로프로세서를 포함하되,
    상기 가변 저항 메모리 장치는,
    복수의 메모리 셀을 갖는 메모리 셀 어레이;
    프로그램 펄스를 쉬프트하여 상기 복수의 메모리 셀내의 각기 복수의 쓰기 데이터 비트들을 프로그램하기 위한 복수의 쉬프트된 프로그램 펄스를 생성하는 펄스 쉬프터;
    상기 복수의 쉬프트된 프로그램 펄스를 입력받아 상기 복수의 메모리 셀에 상기 복수의 쉬프트된 프로그램 펄스에 변화하는 각각의 프로그램 전류들을 제공하는 쓰기 및 검증 드라이버; 및
    프로그램 또는 검증 동작시 상기 복수의 프로그램 펄스를 상기 쓰기 및 검증 드라이버에 제공하여 상기 복수의 쓰기 데이터 비트들 중에서 적어도 두 개의 쓰기 데이터 비트들이 상기 메모리 셀 어레이에 병렬적으로 프로그램되도록 하는 컨트롤 로직을 포함하되,
    상기 펄스 쉬프터는 상기 메모리 셀 어레이의 각각의 메모리 셀들의 프로그램 펄스들이 서로 간에 동기화되지 않도록 상기 프로그램 펄스들을 쉬프트하는 메모리 시스템.
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