KR101942274B1 - 저항성 메모리 장치 - Google Patents

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Abstract

본 발명은 저항성 메모리 장치에 관한 것이다. 본 발명의 저항성 메모리 장치는, 메모리 셀 어레이, 행 선택기, 열 선택기, 어드레스 디코더, 그리고 쓰기 드라이버 및 감지 증폭기로 구성된다. 프로그램 시에, 행 선택기는 선택된 워드 라인에 음의 값을 갖고 점진적으로 감소하는 레벨을 갖는 프로그램 전원과 고정된 값을 갖는 검증 전압을 교대로 인가한다.

Description

저항성 메모리 장치{RESISTIVE MEMORY DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 저항성 메모리 장치(ReRAM, Resistive RAM)에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비소 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 저항성 메모리 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 저항성 메모리 장치는, 복수의 워드 라인들 및 복수의 비트 라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 복수의 워드 라인들에 연결되는 행 선택기; 상기 복수의 비트 라인들에 연결되는 열 선택기; 어드레스를 수신하고, 상기 수신된 어드레스 중 행 어드레스를 디코딩하고 상기 디코딩된 행 어드레스를 상기 행 선택기에 전달하고, 상기 수신된 어드레스 중 열 어드레스를 디코딩하고 상기 디코딩된 열 어드레스를 상기 열 선택기에 전달하도록 구성되는 어드레스 디코더; 그리고 상기 열 선택기를 통해 상기 비트 라인들에 연결되는 쓰기 드라이버 및 감지 증폭기를 포함하고, 프로그램 시에, 상기 행 선택기는 선택된 워드 라인에 음의 값을 갖고 점진적으로 감소하는 레벨을 갖는 프로그램 전원과 고정된 값을 갖는 검증 전압을 교대로 인가하도록 구성된다.
실시 예로서, 상기 프로그램 시에, 상기 행 선택기는 상기 선택된 워드 라인에 프로그램 전압을 인가하도록 구성된다.
실시 예로서, 상기 프로그램 시에, 상기 열 선택기는 상기 복수의 비트 라인들로부터 상기 선택된 워드 라인에 연결된 메모리 셀들을 통해 상기 선택된 워드 라인으로 전류가 흐르도록 상기 복수의 비트 라인들을 바이어스한다.
실시 예로서, 상기 열 선택기는 상기 복수의 비트 라인들에 접지 전압을 인가하도록 구성된다.
실시 예로서, 상기 행 선택기는 비선택된 워드 라인들에 연결된 메모리 셀들이 프로그램되지 않도록 상기 비선택된 워드 라인들을 바이어스한다.
실시 예로서, 상기 행 선택기는 상기 비선택된 워드 라인들을 플로팅하도록 구성된다.
실시 예로서, 상기 행 선택기는 상기 비선택된 워드 라인들에 특정 전압을 인가하도록 구성된다.
실시 예로서, 음의 전압이 인가되는 노드와 접지 노드 사이에 직렬 연결된 복수의 저항들; 상기 복수의 저항들과 각각 병렬 연결되는 복수의 트랜지스터들; 상기 복수의 트랜지스터들을 각각 제어하도록 구성되는 디코더; 상기 직렬 연결된 복수의 저항들 사이의 노드들 중 특정 노드의 전압을 상기 프로그램 전압으로 상기 행 선택기에 전달하도록 구성되는 드라이버를 더 포함한다.
실시 예로서, 상기 프로그램 시에, 상기 행 선택기는 상기 선택된 워드 라인에 프로그램 전류를 인가하도록 구성된다.
실시 예로서, 제 1 노드와 제 2 노드 사이에 병렬 연결되는 복수의 저항 소스 및 트랜지스터의 페어들; 상기 복수의 페어들의 트랜지스터들을 각각 제어하도록 구성되는 디코더; 그리고 상기 제 2 노드로 흐르는 전류를 미러링하여 상기 프로그램 전류로 상기 열 선택기에 전달하도록 구성되는 전류 미러를 더 포함한다.
본 발명의 다른 실시 예에 따른 저항성 메모리 장치는, 복수의 워드 라인들 및 복수의 비트 라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 복수의 워드 라인들에 연결되는 행 선택기; 상기 복수의 비트 라인들에 연결되는 열 선택기; 어드레스를 수신하고, 상기 수신된 어드레스 중 행 어드레스를 디코딩하고 상기 디코딩된 행 어드레스를 상기 행 선택기에 전달하고, 상기 수신된 어드레스 중 열 어드레스를 디코딩하고 상기 디코딩된 열 어드레스를 상기 열 선택기에 전달하도록 구성되는 어드레스 디코더; 그리고 상기 열 선택기를 통해 상기 비트 라인들에 연결되는 쓰기 드라이버 및 감지 증폭기를 포함하고, 소거 시에, 상기 열 선택기는 선택된 비트 라인에 음의 값을 갖고 점진적으로 감소하는 레벨을 갖는 소거 전원과 고정된 값을 갖는 검증 전압을 교대로 인가하도록 구성된다.
실시 예로서, 상기 소거 시에, 상기 열 선택기는 상기 선택된 비트 라인에 소거 전압을 인가하도록 구성된다.
실시 예로서, 상기 소거 시에, 상기 열 선택기는 상기 선택된 비트 라인에 소거 전류를 인가하도록 구성된다.
실시 예로서, 상기 소거 시에, 상기 행 선택기는 상기 복수의 워드 라인들로부터 상기 선택된 비트 라인에 연결된 메모리 셀들을 통해 상기 선택된 비트 라인으로 전류가 흐르도록 상기 복수의 워드 라인들을 바이어스한다.
본 발명에 따르면, 저항성 메모리 장치는 점진적으로 감소하는 음의 레벨을 갖는 전원을 이용하여 프로그램 또는 소거된다. 따라서, 향상된 신뢰성을 갖는 저항성 메모리 장치가 제공된다.
도 1은 본 발명의 제 1 실시 예에 따른 저항성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 메모리 셀들의 이력 곡선을 보여주는 그래프이다.
도 4는 본 발명의 실시 예에 따른 프로그램 방법을 보여주는 순서도이다.
도 5는 도 4의 프로그램 방법에 따른 메모리 셀 어레이의 바이어스 상태의 제 1 예를 보여준다.
도 6은 선택된 워드 라인에 인가되는 프로그램 전압과 검증 전압의 예를 보여주는 그래프이다.
도 7은 도 1의 전원부의 제 1 예를 보여준다.
도 8은 도 4의 프로그램 방법에 따른 메모리 셀 어레이의 바이어스 상태의 제 2 예를 보여준다.
도 9는 선택된 워드 라인에 인가되는 프로그램 전류와 검증 전압의 예를 보여주는 그래프이다.
도 10은 도 1의 전원부의 제 2 예를 보여준다.
도 11은 본 발명의 실시 예에 따른 소거 방법을 보여주는 순서도이다.
도 12는 도 11의 소거 방법에 따른 메모리 셀 어레이의 바이어스 상태의 제 1 예를 보여준다.
도 13은 선택된 비트 라인에 인가되는 소거 전압과 검증 전압의 예를 보여주는 그래프이다.
도 14는 도 11의 소거 방법에 따른 메모리 셀 어레이의 바이어스 상태의 제 2 예를 보여준다.
도 15는 선택된 비트 라인에 인가되는 소거 전류와 검증 전압의 예를 보여주는 그래프이다.
도 16은 메모리 셀의 실시 예를 보여주는 도면이다.
도 17은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다.
도 18은 도 1의 메모리 셀 어레이의 입체적인 구조를 간략히 보여주는 사시도이다.
도 19는 도 18에서 하나의 층에 형성되는 가변 저항 메모리 셀을 보여주는 단면도이다.
도 20은 도 18의 단면을 보여주는 도면이다.
도 21은 도 18의 메모리 셀 어레이를 간략히 보여주는 회로도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
'선택된 비트 라인' 또는 '선택된 비트 라인들'은 복수의 비트 라인들 중 프로그램, 소거 또는 읽기의 대상이 되는 셀 트랜지스터에 연결된 비트 라인 또는 비트 라인들을 가리킨다. '비선택된 비트 라인' 또는 '비선택된 비트 라인들'은 복수의 비트 라인들 중 프로그램 금지, 소거 금지 또는 읽기 금지의 대상이 되는 셀 트랜지스터에 연결된 비트 라인 또는 비트 라인들을 가리킨다.
'선택된 워드 라인'은 복수의 워드 라인들 중 프로그램, 소거 또는 읽기의 대상이 되는 셀 트랜지스터에 연결된 워드 라인을 가리킨다. '비선택된 워드 라인' 또는 '비선택된 워드 라인들'은 복수의 워드 라인들 중 선택된 워드 라인을 제외한 나머지 워드 라인 또는 나머지 워드 라인들을 가리킨다.
'선택된 메모리 셀' 또는 '선택된 메모리 셀들'은 복수의 메모리 셀들 중 프로그램, 소거 또는 읽기의 대상이 되는 메모리 셀들을 가리킨다. '비선택된 메모리 셀' 또는 '비선택된 메모리 셀들'은 복수의 메모리 셀들 중 선택된 메모리 셀 또는 선택된 메모리 셀들을 제외한 나머지 메모리 셀 또는 나머지 메모리 셀들을 가리킨다.
예시적으로, 저항성 메모리 장치(ReRAM)를 참조하여 본 발명의 실시 예들이 설명될 수 있다. 그러나, 본 발명의 기술적 사상은 저항성 메모리 장치(ReRAM)에 한정되지 않는다. 본 발명의 기술적 사상은 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리 장치, 노어 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), FRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들에 적용될 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 저항성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 저항성 메모리 장치(100)는 메모리 셀 어레이(110), 행 선택기(120), 열 선택기(130), 쓰기 드라이버 및 감지 증폭기(140), 제어 로직(150), 그리고 어드레스 디코더(160)를 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 예시적으로, 행 방향으로 배열되는 메모리 셀들은 워드 라인들(WL)에 연결된다. 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BL)에 연결된다. 예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들로 구성된다.
행 선택기(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 선택기(120)는 제어 로직(150)의 제어에 따라 동작한다. 행 선택기(120)는 어드레스 디코더(160)로부터 디코딩된 행 어드레스(DRA)를 수신하고, 디코딩된 행 어드레스(DRA)에 따라 워드 라인들(WL)을 선택한다. 행 선택기(120)는 제어 로직(150)으로부터 전원(예를 들어, 전압 또는 전류)을 공급받고, 이를 워드 라인들(WL)에 전달할 수 있다.
열 선택기(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 열 선택기(130)는 제어 로직(150)의 제어에 따라 동작한다. 열 선택기(130)는 어드레스 디코더(160)로부터 디코딩된 열 어드레스(DCA)를 수신하고, 디코딩된 열 어드레스(DCA)에 따라 비트 라인들(BL)을 선택한다. 열 선택기(130)는 제어 로직(150)으로부터 전원(예를 들어, 전압 또는 전류)을 공급받고, 이를 비트 라인들(BL)에 전달할 수 있다.
쓰기 드라이버 및 감지 증폭기(140)는 열 선택기(130)를 통해 비트 라인들(BL)에 연결된다. 쓰기 드라이버 및 감지 증폭기(140)는 제어 로직(150)의 제어에 따라 동작한다. 쓰기 드라이버 및 감지 증폭기(140)는 열 선택기(130)에 의해 선택된 비트 라인들(BL)에 연결된 메모리 셀들에 데이터를 쓰거나 그들로부터 데이터를 읽을 수 있다. 쓰기 드라이버 및 감지 증폭기(140)에 의해 읽어진 데이터(Data)는 외부로 출력될 수 있다. 쓰기 드라이버 및 감지 증폭기(140)에 입력되는 데이터(Data)는 메모리 셀들에 쓰여질 수 있다.
제어 로직(150)은 저항성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(150)은 제어 신호(CTRL) 및 커맨드(CMD)를 수신하고, 수신된 제어 신호(CTRL) 및 커맨드(CMD)에 따라 동작할 수 있다. 제어 로직(150)은 저항성 메모리 장치(100)의 읽기, 쓰기, 또는 소거를 제어할 수 있다.
제어 로직(150)은 전원부(151)를 포함한다. 제어 로직(150)은 전원부(151)에서 발생된 전원(전압 또는 전류)을 행 선택기(120), 열 선택기(130) 또는 쓰기 드라이버 및 감지 증폭기(140)에 공급한다. 전원부(151)에서 발생된 전원을 이용하여, 메모리 셀들의 쓰기, 읽기 또는 소거가 수행된다.
어드레스 디코더(160)는 어드레스(ADDR)를 수신한다. 어드레스 디코더(160)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고, 디코딩된 행 어드레스(DRA)를 행 선택기(120)에 전달한다. 어드레스 디코더(160)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스(DCA)를 열 선택기(130)에 전달한다.
도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀들(MC)은 워드 라인들(WL1~WL4) 및 비트 라인들(BL1~BL4)에 연결된다. 메모리 셀들(MC)은 워드 라인들(WL1~WL4)과 비트 라인들(BL1~BL4)이 교차하는 지점들에 각각 제공된다. 도 2에서, 네 개의 워드 라인들(WL1~WL4) 및 네 개의 비트 라인들(BL1~BL4)에 각각 연결된 메모리 셀들(MC)이 도시되나, 워드 라인들의 수, 비트 라인들의 수, 그리고 메모리 셀들(MC)의 수는 한정되지 않는다.
도 3은 도 2의 메모리 셀들(MC)의 이력 곡선(Hysteresis Curve)을 보여주는 그래프이다. 도 3에서, 가로 축은 전압을 가리키고, 세로 축은 전류를 가리킨다. 도 3의 상단부에, 메모리 셀들(MC)이 셋 상태(또는 소거 상태) 및 리셋 상태(또는 프로그램 상태) 사이에서 천이하는 조건이 전압 구간으로 표시된다.
제 1 곡선(C1)은 셋 상태(또는 소거 상태)의 메모리 셀들(MC)이 갖는 전압-전류 곡선을 보여준다. 제 2 곡선(C2)은 리셋 상태(또는 프로그램 상태)의 메모리 셀들(MC)이 갖는 전압-전류 곡선을 보여준다.
메모리 셀들(MC)에 동일한 전압(예를 들어, 읽기 구간에 속하는 레벨을 갖는 전압)이 인가될 때, 셋 상태(또는 소거 상태)의 메모리 셀들(MC)에 흐르는 전류의 양은 리셋 상태(또는 프로그램 상태)의 메모리 셀들(MC)에 흐르는 전류의 양보다 많다. 즉, 리셋 상태(또는 프로그램 상태)의 메모리 셀들(MC)은 셋 상태(또는 소거 상태)의 메모리 셀들(MC)의 저항값들보다 큰 저항값들을 갖는다.
리셋 상태(또는 프로그램 상태)의 메모리 셀들(MC)에 소거 구간에 해당하는 전압이 인가되면, 메모리 셀들(MC)은 셋 상태(또는 소거 상태)로 변화한다. 또는, 리셋 상태(또는 프로그램 상태)의 메모리 셀들(MC)에 소거 구간의 전압에 대응하는 전류가 공급되면, 메모리 셀들(MC)은 셋 상태(또는 소거 상태)로 변화한다.
셋 상태(또는 소거 상태)의 메모리 셀들(MC)에 프로그램 구간에 해당하는 전압이 인가되면, 메모리 셀들(MC)은 리셋 상태(또는 프로그램 상태)로 변화한다. 또는, 셋 상태(또는 소거 상태)의 메모리 셀들(MC)에 프로그램 구간의 전압에 대응하는 전류가 공급되면, 메모리 셀들(MC)은 리셋 상태(또는 프로그램 상태)로 변화한다.
예시적으로, 프로그램 시의 전압 바이어스와 소거 시의 전압 바이어스는 반대일 수 있다. 프로그램 시에 워드 라인의 전압이 비트 라인의 전압보다 낮고, 소거 시에 워드 라인의 전압이 비트 라인의 전압보다 높을 수 있다.
예시적으로, 프로그램 시의 전류 바이어스와 소거 시의 전류 바이어스는 반대일 수 있다. 프로그램 시에 비트 라인으로부터 메모리 셀을 통해 워드 라인으로 전류가 흐르고, 소거 시에 워드 라인으로부터 메모리 셀들 통해 비트 라인으로 전류가 흐를 수 있다.
도 4는 본 발명의 실시 예에 따른 프로그램 방법을 보여주는 순서도이다. 도 4를 참조하면, S110 단계에서, 점진적으로 감소하는 음의 프로그램 전원과 검증 전압이 선택된 워드 라인에 교대로 인가되고, 비선택된 워드 라인들이 프로그램 금지 상태로 바이어스된다. 프로그램 전원은 프로그램 전압 또는 프로그램 전류일 수 있다. 검증 전압은 고정된 레벨을 가질 수 있다.
S120 단계에서, 비트 라인들이 바이어스된다.
도 5는 도 4의 프로그램 방법에 따른 메모리 셀 어레이(110)의 바이어스 상태의 제 1 예를 보여준다. 예시적으로, 제 3 워드 라인(WL3)이 선택된 것으로 도시된다.
도 5를 참조하면, 선택된 제 3 워드 라인(WL3)에 프로그램 전압(VPGM)과 검증 전압(VFY)이 교대로 인가된다. 프로그램 전압(VPGM)은 점진적으로 감소하는 음의 전압일 수 있다. 검증 전압(VFY)은 고정된 레벨을 갖는 양의 전압일 수 있다. 예시적으로, 검증 전압(VFY)은 도 3의 이력 곡선의 읽기 구간의 가장 낮은 전압, 가장 높은 전압, 중간 전압 또는 임의의 전압일 수 있다.
비트 라인들(BL1~BL4)에 제 1 전압(V1)이 공급된다. 제 1 전압(V1)은 접지 전압 또는 프로그램 전압(VPGM)보다 높은 임의의 전압일 수 있다. 비트 라인들(BL)로부터 제 3 워드 라인(WL3)에 연결된 메모리 셀들(MC)을 통해 제 3 워드 라인(WL3)으로 전류가 흐른다. 프로그램 전압(VPGM)은 점진적으로 감소한다. 점진적으로 감소하는 프로그램 전압(VPGM)에 의해, 제 3 워드 라인(WL3)에 연결된 메모리 셀들은 점진적으로 프로그램된다. 즉, 선택된 제 3 워드 라인(WL3)에 연결된 메모리 셀들은 ISPP (Increnmental Step Pulse Program) 된다. 따라서, 선택된 제 3 워드 라인(WL3)에 연결된 선택된 메모리 셀들은 열화 없이 정상 범위의 저항값을 갖도록 프로그램된다.
도 6은 선택된 워드 라인(WL3)에 인가되는 프로그램 전압(VPGM)과 검증 전압(VFY)의 예를 보여주는 그래프이다. 도 6에서, 가로 축은 시간을 가리키고, 세로 축은 전압을 가리킨다.
도 6을 참조하면, 선택된 워드 라인(WL3)에 프로그램 전압(VPGM)과 검증 전압(VFY)이 교대로 인가된다. 프로그램 전압(VPGM)은 점진적으로 감소하는 음의 레벨을 갖는다. 검증 전압(VFY)은 고정된 양의 레벨을 갖는다.
도 7은 도 1의 전원부(151)의 제 1 예를 보여준다. 도 7을 참조하면, 전원부(151)는 디코더, 복수의 트랜지스터들(T1~Tk), 복수의 저항들(RD, R1~Rk, RU), 그리고 드라이버(DRV)를 포함한다.
복수의 저항들(RD, R1~Rk, RU)은 제 2 전압(V2)이 인가되는 노드와 접지 노드 사이에 직렬 연결된다. 제 2 전압(V2)은 음의 전압일 수 있다. 복수의 트랜지스터들(T1~Tk)은 복수의 저항들(R1~Rk)과 각각 병렬 연결된다. 디코더는 제어 신호(CS)에 응답하여 복수의 트랜지스터들(T1~Tk)을 제어한다. 제어 신호(CS)는 제어 로직(150)에서 발생될 수 있다. 드라이버(DRV)는 직렬 연결된 복수의 저항들(RD, R1~Rk, RU) 사이의 노드들 중 어느 한 노드의 전압을 수신하고, 이를 구동하여 행 선택기(120, 도 1 참조)에 프로그램 전압(VPGM)으로 전달할 수 있다.
디코더가 트랜지스터들(T1~Tk)을 온-오프함에 따라, 드라이버(DRV)에 전달되는 전압의 레벨이 가변된다. 디코더는 제어 로직(150)의 제어에 따라, 드라이버(DRV)로부터 출력되는 프로그램 전압(VPGM)이 점진적으로 감소하는 음의 레벨을 갖도록 트랜지스터들(T1~Tk)을 제어할 수 있다.
예시적으로, 드라이버(DRV)는 저항들(RU, Rk) 사이의 전압을 구동하여 프로그램 전압(VPGM)으로 출력하는 것으로 도시되어 있다. 그러나, 드라이버(DRV)는 저항들(RU, Rk) 사이의 전압을 구동하는 것으로 한정되지 않는다.
도 8은 도 4의 프로그램 방법에 따른 메모리 셀 어레이(110)의 바이어스 상태의 제 2 예를 보여준다. 예시적으로, 제 3 워드 라인(WL3)이 선택된 것으로 도시된다.
도 8을 참조하면, 선택된 제 3 워드 라인(WL3)에 프로그램 전류(IPGM)와 검증 전압(VFY)이 교대로 인가된다. 프로그램 전류(IPGM)는 점진적으로 감소하는 음의 전류일 수 있다. 검증 전압(VFY)은 고정된 레벨을 갖는 양의 전압일 수 있다. 예시적으로, 검증 전압(VFY)은 도 3의 이력 곡선의 읽기 구간의 가장 낮은 전압, 가장 높은 전압, 중간 전압 또는 임의의 전압일 수 있다.
비트 라인들(BL1~BL4)에 제 3 전압(V3)이 공급된다. 제 1 전압(V1)은 접지 전압 또는 임의의 전압일 수 있다. 비트 라인들(BL)로부터 제 3 워드 라인(WL3)에 연결된 메모리 셀들(MC)을 통해 제 3 워드 라인(WL3)으로 전류가 흐른다. 프로그램 전류(IPGM)는 점진적으로 감소한다. 점진적으로 감소하는 프로그램 전류(IPGM)에 의해, 제 3 워드 라인(WL3)에 연결된 메모리 셀들은 점진적으로 프로그램된다. 즉, 선택된 제 3 워드 라인(WL3)에 연결된 메모리 셀들은 ISPP (Increnmental Step Pulse Program) 된다. 따라서, 선택된 제 3 워드 라인(WL3)에 연결된 선택된 메모리 셀들은 열화 없이 정상 범위의 저항값을 갖도록 프로그램된다.
도 9는 선택된 워드 라인(WL3)에 인가되는 프로그램 전류(IPGM)와 검증 전압(VFY)의 예를 보여주는 그래프이다. 도 9에서, 가로 축은 시간을 가리키고, 세로 축은 전원의 크기를 가리킨다.
도 9를 참조하면, 선택된 워드 라인(WL3)에 프로그램 전류(IPGM)와 검증 전압(VFY)이 교대로 인가된다. 프로그램 전류(IPGM)는 점진적으로 감소하는 음의 레벨을 갖는다. 검증 전압(VFY)은 고정된 양의 레벨을 갖는다.
도 10은 도 1의 전원부(151)의 제 2 예를 보여준다. 도 10을 참조하면, 전원부(151)는 디코더, 복수의 트랜지스터들(TL, TR, TR1~TRk), 그리고 복수의 전류 소스들(I1~Ik)을 포함한다.
복수의 트랜지스터들(TR1~TRk) 각각은 복수의 전류 소스들(I1~Ik) 각각과 각각 페어를 형성한다. 트랜지스터와 전류 소스의 페어들은 제 4 전압(V4)이 인가되는 노드와 트랜지스터(TL)의 노드(N) 사이에 병렬 연결된다. 제 4 전압(V4)은 임의의 전압일 수 있다. 디코더는 제어 신호(CS)에 응답하여 복수의 트랜지스터들(TR1~TRk)을 제어한다. 제어 신호(CS)는 제어 로직(150)에서 발생될 수 있다.
트랜지스터들(TL, TR)은 전류 미러를 형성한다. 전류 미러는 노드(N)를 통해 흐르는 전류에 대응하는 전류를 유출하는 전류 싱크로 동작한다. 전류 미러가 유출하는 전류는 프로그램 전류(IPGM)로서 행 선택기(120)에 전달될 수 있다.
디코더가 트랜지스터들(T1~Tk)을 온-오프함에 따라, 노드(N)를 통해 흐르는 전류의 양이 가변된다. 디코더는 제어 로직(150)의 제어에 따라, 프로그램 전류(IPGM)가 점진적으로 감소하는 음의 레벨을 갖도록 트랜지스터들(T1~Tk)을 제어할 수 있다.
도 11은 본 발명의 실시 예에 따른 소거 방법을 보여주는 순서도이다. 도 11을 참조하면, S210 단계에서, 점진적으로 감소하는 음의 소거 전원과 검증 전압이 선택된 비트 라인에 교대로 인가되고, 비선택된 비트 라인들이 소거 금지 상태로 바이어스된다. 소거 전원은 소거 전압 또는 소거 전류일 수 있다. 검증 전압은 고정된 레벨을 가질 수 있다.
S120 단계에서, 워드 라인들이 바이어스된다.
도 12는 도 11의 소거 방법에 따른 메모리 셀 어레이(110)의 바이어스 상태의 제 1 예를 보여준다. 예시적으로, 제 2 비트 라인(BL2)이 선택된 것으로 도시된다.
도 12를 참조하면, 선택된 제 2 비트 라인(BL2)에 소거 전압(VERS)과 검증 전압(VFY)이 교대로 인가된다. 소거 전압(VERS)은 점진적으로 감소하는 음의 전압일 수 있다. 검증 전압(VFY)은 고정된 레벨을 갖는 양의 전압일 수 있다. 예시적으로, 검증 전압(VFY)은 도 3의 이력 곡선의 읽기 구간의 가장 낮은 전압, 가장 높은 전압, 중간 전압 또는 임의의 전압일 수 있다.
워드 라인들(WL1~WL4)에 제 5 전압(V5)이 공급된다. 제 5 전압(V5)은 접지 전압 또는 소거 전압(VERS)보다 높은 임의의 전압일 수 있다. 워드 라인들(WL1~WL4)로부터 제 2 비트 라인(BL2)에 연결된 메모리 셀들(MC)을 통해 제 2 비트 라인(BL2)으로 전류가 흐른다. 소거 전압(VERS)은 점진적으로 감소한다. 점진적으로 감소하는 소거 전압(VERS)에 의해, 제 2 비트 라인(BL2)에 연결된 메모리 셀들은 점진적으로 소거된다. 즉, 선택된 제 2 비트 라인(BL2)에 연결된 메모리 셀들은 ISPE (Increnmental Step Pulse Erase) 된다. 따라서, 선택된 제 2 비트 라인(BL2)에 연결된 선택된 메모리 셀들은 열화 없이 정상 범위의 저항값을 갖도록 소거된다.
도 13은 선택된 비트 라인(BL2)에 인가되는 소거 전압(VERS)과 검증 전압(VFY)의 예를 보여주는 그래프이다. 도 13에서, 가로 축은 시간을 가리키고, 세로 축은 전압을 가리킨다.
도 13을 참조하면, 선택된 비트 라인(BL2)에 소거 전압(VERS)과 검증 전압(VFY)이 교대로 인가된다. 소거 전압(VERS)은 점진적으로 감소하는 음의 레벨을 갖는다. 검증 전압(VFY)은 고정된 양의 레벨을 갖는다.
예시적으로, 소거 전압(VERS)은 도 7에 도시된 전원부(151)로부터 생성되어 열 선택기(130) 또는 쓰기 드라이버 및 감지 증폭기(140)로 전달될 수 있다.
도 14는 도 11의 소거 방법에 따른 메모리 셀 어레이(110)의 바이어스 상태의 제 2 예를 보여준다. 예시적으로, 제 2 비트 라인(BL2)이 선택된 것으로 도시된다.
도 14를 참조하면, 선택된 제 2 비트 라인(BL2)에 소거 전류(IERS)와 검증 전압(VFY)이 교대로 인가된다. 소거 전류(IERS)는 점진적으로 감소하는 음의 전류일 수 있다. 검증 전압(VFY)은 고정된 레벨을 갖는 양의 전압일 수 있다. 예시적으로, 검증 전압(VFY)은 도 3의 이력 곡선의 읽기 구간의 가장 낮은 전압, 가장 높은 전압, 중간 전압 또는 임의의 전압일 수 있다.
워드 라인들(WL1~WL4)에 제 6 전압(V6)이 공급된다. 제 5 전압(V5)은 접지 전압 또는 임의의 전압일 수 있다. 워드 라인들(WL1~WL4)로부터 제 2 비트 라인(BL2)에 연결된 메모리 셀들(MC)을 통해 제 2 비트 라인(BL2)으로 전류가 흐른다. 소거 전류(IERS)는 점진적으로 감소한다. 점진적으로 감소하는 소거 전류(IERS)에 의해, 제 2 비트 라인(BL2)에 연결된 메모리 셀들은 점진적으로 소거된다. 즉, 선택된 제 2 비트 라인(BL2)에 연결된 메모리 셀들은 ISPE (Increnmental Step Pulse Erase) 된다. 따라서, 선택된 제 2 비트 라인(BL2)에 연결된 선택된 메모리 셀들은 열화 없이 정상 범위의 저항값을 갖도록 소거된다.
도 15는 선택된 비트 라인(BL2)에 인가되는 소거 전류(IERS)와 검증 전압(VFY)의 예를 보여주는 그래프이다. 도 15에서, 가로 축은 시간을 가리키고, 세로 축은 전원의 크기를 가리킨다.
도 15를 참조하면, 선택된 비트 라인(BL2)에 소거 전류(IERS)와 검증 전압(VFY)이 교대로 인가된다. 소거 전류(IERS)는 점진적으로 감소하는 음의 레벨을 갖는다. 검증 전압(VFY)은 고정된 양의 레벨을 갖는다.
예시적으로, 소거 전류(IERS)는 도 10에 도시된 전원부(151)로부터 생성되어 열 선택기(130) 또는 쓰기 드라이버 및 감지 증폭기(140)로 전달될 수 있다.
상술된 바와 같이, 본 발명의 실시 예들에 따르면, 메모리 셀들(MC)은 점진적으로 감소하는 음의 레벨을 갖는 프로그램 전압, 프로그램 전류, 소거 전압 또는 소거 전류에 의해 프로그램 또는 소거된다. 따라서, 향상된 신뢰성을 갖는 저항성 메모리 장치(100, 도 1 참조)가 제공된다.
예시적으로, 하나의 워드 라인 또는 하나의 비트 라인에 연결된 메모리 셀들이 프로그램 또는 소거되는 것으로 설명되었다. 그러나, 둘 이상의 워드 라인들 또는 둘 이상의 비트 라인들에 연결된 메모리 셀들이 함께 프로그램 또는 소거될 수 있다.
도 16은 메모리 셀(MC)의 실시 예를 보여주는 도면이다. 도 16을 참조하면, 메모리 셀(MC)은 하나의 가변 저항(R)을 포함할 수 있다. 가변 저항(R)은 워드 라인(WL) 및 비트 라인(BL)에 인가되는 전압 또는 전류에 따라, 도 3에 도시된 이력 곡선에 대응하는 저항값을 가질 수 있다.
도 17은 본 발명의 실시 예에 따른 컴퓨팅 시스템(1000)을 보여주는 블록도이다. 도 17을 참조하면, 컴퓨팅 시스템(1000)은 시스템 버스(1100), 프로세서(1200), 보조 프로세서(1300), 입력 인터페이스(1400), 출력 인터페이스(1500), 그리고 램(1600)을 포함한다.
시스템 버스(1100)는 컴퓨팅 시스템(1000)의 구성 요소들 사이에 채널들을 제공하도록 구성된다.
프로세서(1200)는 컴퓨팅 시스템(1000)의 제반 동작을 제어하도록 구성된다. 프로세서(1200)는 범용 프로세서 또는 어플리케이션 프로세서(AP, application processor)를 포함할 수 있다.
보조 프로세서(1300)는 프로세서(1200)의 연산을 보조하도록 구성된다. 보조 프로세서(1300)는 이미지 프로세서(또는 코덱), 사운드 프로세서(또는 코덱), 압축 또는 압축 해제 프로세서(또는 코덱), 암호화 또는 복호화 프로세서(또는 코덱)를 포함할 수 있다.
입력 인터페이스(1400)는 컴퓨팅 시스템(1000)이 외부로부터 신호를 수신하는 장치들을 포함한다. 입력 인터페이스(1400)는 버튼, 키보드, 마우스, 마이크, 카메라, 터치 패널, 터치 스크린, 또는 유무선 수신기와 같은 적어도 하나의 입력 장치를 포함할 수 있다.
출력 인터페이스(1500)는 컴퓨팅 시스템(1000)이 외부로 신호를 송신하는 장치들을 포함한다. 출력 인터페이스(1500)는 모니터, 램프, 스피커, 프린터, 모터, 또는 유무선 송신기와 같은 적어도 하나의 출력 장치를 포함할 수 있다.
램(1600)은 컴퓨팅 시스템(1000)의 동작 메모리로 기능할 수 있다. 램(1600)은 도 1 을 참조하여 설명된 본 발명의 실시 예에 따른 저항성 메모리 장치(100)를 포함할 수 있다. 본 발명의 실시 예에 따른 저항성 메모리 장치(100)가 컴퓨팅 시스템(1000)에 적용되면, 컴퓨팅 시스템(1000)의 신뢰성이 향상될 수 있다.
도 18은 도 1의 메모리 셀 어레이(110)의 입체적인 구조를 간략히 보여주는 사시도이다. 도 18을 참조하면, 메모리 셀 어레이(110)는 복수의 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다.
메모리 셀 어레이(110)를 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서, 기판(111)은 P-웰 인 것으로 가정하기로 한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, 복수의 도핑 영역들(112a~112c)이 형성된다. 예를 들면, 복수의 도핑 영역들(112a~112c)은 기판(111)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 그러나, 복수의 도핑 영역들(112a~112c)은 n 타입을 갖는 것으로 한정되지 않는다. 복수의 도핑 영역들(112a~112c)이 x 방향으로 순차적으로 형성되며, 이러한 구조는 y축 방향으로 반복된다. 복수의 도핑 영역들(112a~112c) 상부에는 복수의 층에 형성되는 메탈 라인들과 연결되는 워드 라인들(113a~113h)이 복수의 도핑 영역들(112a~112c)과 전기적으로 분리되도록 형성된다.
복수의 도핑 영역들(112a~112c) 각각은 x 방향으로 신장되는 복수의 비트 라인들(114a~114c)과 컨택 플러그들(CP1, CP2)에 의해서 연결된다. 그리고 복수의 비트 라인들(114a~114c)과 복수의 필라들(PL1~PL4) 각각의 수직 전극과 연결된다. 따라서, 복수의 도핑 영역들(112a~112c)에 의해서 비트 라인과 필라들(PL1~PL4)의 수직 전극이 전기적으로 연결될 수 있다. 각각의 필라들(PL1~PL4)은 복수 층으로 적층되는 메탈 라인층들(115a, 115b, 116a, 116b)에 연결된다. 복수의 메탈층에서 빗 모양으로 각각의 필라들에 연결되는 메탈 라인(115a)과 메탈 라인(115b)은 각각 글로벌 워드 라인에 연결될 것이다.
상술한 구조로 저항성 메모리 장치의 메모리 셀 어레이(110)가 3차원 구조로 형성될 수 있다. 하지만, 상술한 구조는 셀 어레이(110)의 3차원 구조에 대한 예시에 불과하며, 다양한 방식으로 저항성 메모리 셀들이 적층될 수 있을 것이다.
도 19는 도 18에서 하나의 층에 형성되는 가변 저항 메모리 셀을 보여주는 단면도이다. 도 19를 참조하면, 메모리 셀(MC)은 제 1 메탈 라인(116a)과 제 2 메탈 라인(116b) 사이에 위치하는 필라(117, 118)를 포함한다.
수평 전극을 구성하는 메탈 라인들(116a, 116b) 사이에 기판에 수직한 방향(z 방향)으로 관통하는 필라가 형성된다. 필라는 원통 형태로 형성되는 데이터 저장막(118)과 수직 전극(117)을 포함한다. 비트 라인에 연결되는 수직 전극(117)과 워드 라인에 연결되는 메탈 라인들(116a, 116b)에 의해서 하나의 가변 저항 메모리 셀을 구성한다. 데이터 저장막(118)은 수직 방향으로의 식각 및 증착 공정을 통해서 형성될 수 있다. 수직 전극(117)은 증착 공정, 예를 들어 PVD, CVD, 또는 AVD 방법으로 형성될 수 있다.
도 20은 도 18의 단면을 보여주는 도면이다. 도 20을 참조하면, 수직 전극과 가변 저항 메모리 셀을 구성하는 필라들(PL1, PL2)과 기판상에 수직 방향으로 적층되는 복수의 수평 전극들(LWL1_e~LWL8_e, LWL1_o~LWL8_o), 그리고 도핑 영역을 통해서 필라들과 연결되는 비트 라인들, 복수의 수평 전극에 워드 라인 전압을 제공하기 위한 글로벌 워드 라인들(GWL1, GWL2)을 포함할 수 있다.
도 21은 도 18의 메모리 셀 어레이(110)를 간략히 보여주는 회로도이다. 도 21을 참조하면, 셀 어레이(110)는 xz 평면에 하나의 단위를 구성하는 복수의 메모리 블록들(MB1~MB3)을 포함할 수 있다.
메모리 셀 어레이(110)는 z 축 방향으로 나란히 연장되는 복수의 로컬 비트 라인들(LBL) 및 z축 방향에 수직한 y 축 방향으로 나란히 연장되는 복수의 로컬 워드 라인들(LWL1~LWL4)을 포함할 수 있다. 도시되지는 않았지만, 메모리 블록들(MB1~MB3) 각각은 서로 다른 로컬 워드 라인(LWL)에 연결될 수 있다.
또한, 필라의 수직 채널에 의해서 형성되는 로컬 비트 라인들(LBL11~LBL43)각각은 글로벌 비트 라인들(GBL1~GBL4)에 연결된다. 셀 어레이(110)의 가변 저항 메모리 셀들은 로컬 워드 라인들(LWL1~LWL4) 또는 로컬 비트 라인들(LBL11~LBL43)에 연결된다. 가변 저항 메모리 셀들은 로컬 워드 라인들(LWL1~LWL4) 또는 로컬 비트 라인들(LBL11~LBL43)에 인가되는 전압에 의해서 프로그램되거나, 센싱될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 저항성 메모리 장치 `110; 메모리 셀 어레이
120; 행 선택기 130; 열 선택기
140; 쓰기 드라이버 및 감지 증폭기
150; 제어 로직 151; 전원부
160; 어드레스 디코더

Claims (10)

  1. 복수의 워드 라인들 및 복수의 비트 라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 워드 라인들에 연결되는 행 선택기;
    상기 복수의 비트 라인들에 연결되는 열 선택기;
    어드레스를 수신하고, 상기 수신된 어드레스 중 행 어드레스를 디코딩하고 상기 디코딩된 행 어드레스를 상기 행 선택기에 전달하고, 상기 수신된 어드레스 중 열 어드레스를 디코딩하고 상기 디코딩된 열 어드레스를 상기 열 선택기에 전달하도록 구성되는 어드레스 디코더; 그리고
    상기 열 선택기를 통해 상기 비트 라인들에 연결되는 쓰기 드라이버 및 감지 증폭기를 포함하고,
    프로그램 시에, 상기 행 선택기는 선택된 워드 라인에 음의 값을 갖고 점진적으로 감소하는 레벨을 갖는 프로그램 전원과 고정된 값을 갖는 검증 전압을 교대로 인가하도록 구성되고,
    상기 프로그램 시에, 상기 행 선택기는 상기 선택된 워드 라인에 프로그램 전압을 인가하도록 구성되고,
    상기 프로그램 시에, 상기 열 선택기는 상기 복수의 비트 라인들로부터 상기 선택된 워드 라인에 연결된 메모리 셀들을 통해 상기 선택된 워드 라인으로 전류가 흐르도록 상기 복수의 비트 라인들을 바이어스하는 저항성 메모리 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 열 선택기는 상기 복수의 비트 라인들에 접지 전압을 인가하도록 구성되는 저항성 메모리 장치.
  5. 복수의 워드 라인들 및 복수의 비트 라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 워드 라인들에 연결되는 행 선택기;
    상기 복수의 비트 라인들에 연결되는 열 선택기;
    어드레스를 수신하고, 상기 수신된 어드레스 중 행 어드레스를 디코딩하고 상기 디코딩된 행 어드레스를 상기 행 선택기에 전달하고, 상기 수신된 어드레스 중 열 어드레스를 디코딩하고 상기 디코딩된 열 어드레스를 상기 열 선택기에 전달하도록 구성되는 어드레스 디코더; 그리고
    상기 열 선택기를 통해 상기 비트 라인들에 연결되는 쓰기 드라이버 및 감지 증폭기를 포함하고,
    프로그램 시에, 상기 행 선택기는 선택된 워드 라인에 음의 값을 갖고 점진적으로 감소하는 레벨을 갖는 프로그램 전원과 고정된 값을 갖는 검증 전압을 교대로 인가하도록 구성되고,
    상기 프로그램 시에, 상기 행 선택기는 상기 선택된 워드 라인에 프로그램 전류를 인가하도록 구성되는 저항성 메모리 장치.
  6. 제 5 항에 있어서,
    제 1 노드와 제 2 노드 사이에 병렬 연결되는 복수의 저항 소스 및 트랜지스터의 페어들;
    상기 복수의 페어들의 트랜지스터들을 각각 제어하도록 구성되는 디코더; 그리고
    상기 제 2 노드로 흐르는 전류를 미러링하여 상기 프로그램 전류로 상기 열 선택기에 전달하도록 구성되는 전류 미러를 더 포함하는 저항성 메모리 장치.
  7. 복수의 워드 라인들 및 복수의 비트 라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 워드 라인들에 연결되는 행 선택기;
    상기 복수의 비트 라인들에 연결되는 열 선택기;
    어드레스를 수신하고, 상기 수신된 어드레스 중 행 어드레스를 디코딩하고 상기 디코딩된 행 어드레스를 상기 행 선택기에 전달하고, 상기 수신된 어드레스 중 열 어드레스를 디코딩하고 상기 디코딩된 열 어드레스를 상기 열 선택기에 전달하도록 구성되는 어드레스 디코더; 그리고
    상기 열 선택기를 통해 상기 비트 라인들에 연결되는 쓰기 드라이버 및 감지 증폭기를 포함하고,
    소거 시에, 상기 열 선택기는 선택된 비트 라인에 음의 값을 갖고 점진적으로 감소하는 레벨을 갖는 소거 전원과 고정된 값을 갖는 검증 전압을 교대로 인가하도록 구성되는 저항성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 소거 시에, 상기 열 선택기는 상기 선택된 비트 라인에 소거 전압을 인가하도록 구성되는 저항성 메모리 장치.
  9. 제 7 항에 있어서,
    상기 소거 시에, 상기 열 선택기는 상기 선택된 비트 라인에 소거 전류를 인가하도록 구성되는 저항성 메모리 장치.
  10. 제 7 항에 있어서,
    상기 소거 시에, 상기 행 선택기는 상기 복수의 워드 라인들로부터 상기 선택된 비트 라인에 연결된 메모리 셀들을 통해 상기 선택된 비트 라인으로 전류가 흐르도록 상기 복수의 워드 라인들을 바이어스하는 저항성 메모리 장치.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3561813A1 (en) 2011-03-11 2019-10-30 Ovonyx Memory Technology, LLC Devices and methods to program a memory cell
KR101959846B1 (ko) * 2012-03-02 2019-03-20 삼성전자주식회사 저항성 메모리 장치
US9230685B2 (en) 2012-10-23 2016-01-05 Micron Technology, Inc. Memory programming methods and memory systems
KR20140113024A (ko) * 2013-03-15 2014-09-24 에스케이하이닉스 주식회사 저항 변화 메모리 장치 및 그 구동방법
US10224100B2 (en) 2013-12-03 2019-03-05 Rambus Inc. Reduced current memory device
KR102144779B1 (ko) 2014-02-04 2020-08-14 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치의 구동 방법
KR102161739B1 (ko) 2014-07-15 2020-10-05 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102230195B1 (ko) 2014-07-28 2021-03-19 삼성전자주식회사 메모리 장치 및 상기 메모리 장치의 동작 방법
KR20160055463A (ko) 2014-11-10 2016-05-18 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
US10714166B2 (en) * 2018-08-13 2020-07-14 Micron Technology, Inc. Apparatus and methods for decoding memory access addresses for access operations
JP6809519B2 (ja) * 2018-08-31 2021-01-06 Tdk株式会社 抵抗素子アレイ回路、抵抗素子アレイ回路ユニットおよび赤外線センサ
CN112102858B (zh) 2019-02-27 2023-02-03 北京时代全芯存储技术股份有限公司 记忆体写入方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7778083B2 (en) 2007-08-20 2010-08-17 Samsung Electronics Co., Ltd. Program and erase methods for nonvolatile memory

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6614693B1 (en) 2002-03-19 2003-09-02 Taiwan Semiconductor Manufacturing Company Combination erase waveform to reduce oxide trapping centers generation rate of flash EEPROM
JP4313372B2 (ja) * 2005-05-11 2009-08-12 シャープ株式会社 不揮発性半導体記憶装置
KR100621636B1 (ko) 2005-06-01 2006-09-07 삼성전자주식회사 워드 라인 전압 발생 회로 및 그것을 갖는 불 휘발성메모리 장치
US7593259B2 (en) 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
KR100890016B1 (ko) 2007-05-10 2009-03-25 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및그것의 프로그램 방법
US7701769B2 (en) 2007-08-13 2010-04-20 Macronix International Co., Ltd. Method and apparatus for programming nonvolatile memory
US7729163B2 (en) * 2008-03-26 2010-06-01 Micron Technology, Inc. Phase change memory
KR101448915B1 (ko) * 2008-10-17 2014-10-14 삼성전자주식회사 프로그램 및 검증 동작을 수행하는 가변 저항 메모리 장치
KR101552209B1 (ko) * 2008-10-17 2015-09-11 삼성전자주식회사 멀티 비트를 프로그램하는 가변 저항 메모리 장치
KR101100547B1 (ko) 2008-11-20 2011-12-29 주식회사 하이닉스반도체 플래시 소자의 소거 방법
US8040721B2 (en) 2009-08-31 2011-10-18 Sandisk 3D Llc Creating short program pulses in asymmetric memory arrays
KR101634363B1 (ko) * 2009-10-05 2016-06-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
TWI446352B (zh) * 2010-09-23 2014-07-21 Ind Tech Res Inst 電阻式記憶體及其驗證方法
US8958233B2 (en) * 2011-10-18 2015-02-17 Micron Technology, Inc. Stabilization of resistive memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7778083B2 (en) 2007-08-20 2010-08-17 Samsung Electronics Co., Ltd. Program and erase methods for nonvolatile memory

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US20130208528A1 (en) 2013-08-15
KR20130092860A (ko) 2013-08-21
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