JP2013200937A - 半導体記憶装置及びその制御方法 - Google Patents

Abstract

【課題】選択ワード線と、選択ワード線の両側にある非選択ワード線とのカップリング利用して、所望の電圧を選択ワード線に印加する。
【解決手段】半導体装置は、複数の第１の配線と、複数の第２の配線と、第１と第２の配線とが交差する領域に形成されたメモリセルと、第１の配線に電圧を印加する複数の第１のドライバと、第１のドライバにそれぞれ電圧を印加する第２のドライバと、を備え、第２のドライバは、選択される第１の配線に接続される第１のドライバに、第１の電圧を印加し、選択される第１の配線に隣接する第１の配線に接続される第１のドライバに、第１の電圧と同等かそれ以上の第２の電圧を印加し、選択される第１の配線に接続される第１のドライバに、第１の電圧よりも低い第３の電圧を印加する場合、選択される第１の配線に隣接する第１の配線に接続される第１のドライバに、第１の電圧よりも低く、第３の電圧よりも高い第４の電圧を印加する。
【選択図】図７

Description

本発明の実施形態は、半導体記憶装置及びその制御方法に関する。

近年、次世代不揮発性半導体メモリとして、可変抵抗素子をメモリ素子とするResistive RAM（ＲｅＲＡＭ)や、相変化素子をメモリ素子とするPhase change RAM（ＰＣＲＡＭ)などの抵抗変化メモリの開発が行われている。

これらの抵抗変化メモリのひとつとして、平行に配置された複数の配線と、平行に配置され該配線と立体交差する複数の他の配線との間の交点にセル構造が形成されている構造であるクロスポイント型が想定されている。

このようなクロスポイント型メモリのセルにおいては、選択セルと隣接する選択されていないセルに迷走電流を流さないように阻止する選択素子がメモリ素子と直列に接続されて設けられる必要がある。

特開２０１１−５４２２６号公報

本実施形態は、高品質な半導体記憶装置及びその制御方法を提供する。

実施形態の半導体装置は、第１の方向に延伸し、前記第１の方向に直交する第２の方向に沿って配置される複数の第１の配線と、前記第２の方向に延伸し、前記第１の方向に沿って配置される複数の第２の配線と、前記第１の配線と前記第２の配線とが交差する領域に形成され、整流素子及び記憶層が積層された構造を有するメモリセルと、前記第１の配線に電圧をそれぞれ印加する複数の第１のドライバと、前記第１のドライバにそれぞれ電圧を印加する複数の第２のドライバと、前記第２の配線に電圧を印加する第３のドライバと、を備え、前記第２のドライバは、前記第１の配線の中から選択される第１の配線に接続される前記第１のドライバに、第１の電圧を印加し、前記選択される第１の配線に隣接する第１の配線に接続される前記第１のドライバに、前記第１の電圧と同等かそれ以上の第２の電圧を印加し、前記選択される第１の配線に接続される第１のドライバに、前記第１の電圧よりも低い第３の電圧を印加する場合、前記選択される第１の配線に隣接する第１の配線に接続される前記第１のドライバに、前記第１の電圧よりも低く、前記第３の電圧よりも高い第４の電圧を印加し、隣接する他の第２のドライバが前記第１のドライバに印加している電圧を計測し、他の第２のドライバが印加する電圧が前記第１の電圧から前記第３の電圧に変化した場合に、前記第１のドライバに前記第４の電圧を印加し、隣接する他の第２のドライバが前記第１のドライバに印加している電圧を計測し、他の第２のドライバが印加する電圧が前記第３の電圧から前記第１の電圧に変化した場合に、前記第１のドライバに前記第２の電圧を印加し、前記第２のドライバは、前記メモリセルへの書き込み時または消去動作時に、前記第１の配線の中から対応する前記第１の配線に接続される前記第１のドライバに、前記第１の電圧を印加し、前記第３のドライバは、前記第２の配線の中から選択される第２の配線に前記第１の電圧よりも低く、前記第３の電圧よりも高い第５の電圧を印加し、前記第２のドライバが、前記選択される第１の配線に接続される第１のドライバに、前記第１の電圧よりも低い前記第３の電圧を印加する前に、前記選択される第２の配線に前記第１の電圧と同等かそれ以上の第６の電圧を印加する。

図１は、実施形態に係る半導体記憶装置の基本的な構成を概略的に示したブロック図である。 図２は、実施形態に係るクロスポイント型メモリセルアレイの構造を概略的に示した斜視図である。 図３は、実施形態に係る第一及び第二制御回路のレイアウトの一例を示した回路図である。 図４は、実施形態に係るメモリセルＭＣの基本的な構成を示した模式図である。 図５は、実施形態に係るロウデコーダ３の基本的な構成を概略的に示した回路図である。 図６は、実施形態に係るブロック駆動部とワード線駆動部とを示した回路図である。 図７は、実施形態に係るメモリセルＭＣのリセットを行う場合の、各電圧に関するタイミングチャートである。 図８は、実施形態に係るブロック駆動部４２の動作を示した回路図である。 図９は、リセットが行われるメモリセルＭＣに接続されるワード線ＷＬ、及び該ワード線ＷＬに隣接する二本のワード線ＷＬを示した回路図である。 図１０は、実施形態に係るメモリセルＭＣのリセットを行う場合の、各電圧に関するタイミングチャートである。 図１１は、実施形態に係るワード線駆動部の一例を示した回路図である。 図１２は、実施形態に係るワード線駆動部の一例を示した回路図である。

後述する各実施形態は、可変抵抗素子をメモリ素子とするＲｅＲＡＭや、相変化素子をメモリ素子とするＰＣＲＡＭなどの抵抗変化メモリを対象とする。

以下に、このような知見に基づいて構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

（第１の実施形態）
＜１．１ 構成＞
＜１．１．１ 半導体記憶装置の構成＞
図１を用いて、本実施形態に係る半導体記憶装置の基本的な構成について説明する。

図１に示すように、半導体記憶装置１はメモリセルアレイ２、ロウデコーダ３、カラムデコーダ４、データ入出力バッファ６、コマンド・インタフェース回路５、ステートマシン７、アドレスバッファ８、及びパルスジェネレータ９を含む。

メモリセルアレイ２は、クロスポイント型である。クロスポイント型とは、平行に配置された複数の配線と、平行に配置され該配線と立体交差する複数の他の配線との間の交点にセル構造が形成されている構造を指す。

メモリセルアレイ２の第一方向の一端には、ロウデコーダ３が配置され、第一方向に直交する第二方向の一端には、カラムデコーダ４が配置される。

ロウデコーダ３は、例えば、ロウアドレス信号に基づいてクロスポイント型メモリセルアレイ２のロウを選択する。また、カラムデコーダ４は、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ２のカラムを選択する。

コマンド・インタフェース回路５は、外部機器（ホスト、またはコントローラとも称す）１０から、制御信号を受信する。また、データ入出力バッファ６は、コントローラ１０からデータを受信する。

コマンド・インタフェース回路５は、制御信号に基づいて、コントローラ１０からのデータがコマンドデータであるか否かを判断し、コマンドデータであれば、それをデータ入出力バッファ６からステートマシン７に転送する。

ステートマシン７は、コマンドデータに基づいて、抵抗変化メモリの動作を管理する。例えば、ステートマシン７は、コントローラ１０からのコマンドデータに基づいて、セット／リセット動作及び読み出し動作を管理する。

アドレスバッファ８は、セット／リセット動作及び読み出し動作において、コントローラ１０からアドレス信号を受信する。アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。そして、アドレス信号は、アドレスバッファ８を経由して、ロウデコーダ３及びカラムデコーダ４に入力される。

パルスジェネレータ９は、ステートマシン７からの命令に基づき、例えば、セット／リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。

コントローラ１０は、ステートマシン７が管理するステータス情報を受け取り、抵抗変化メモリでの動作結果を判断することも可能である。

尚、コントローラ１０は半導体記憶装置１の中に配置されていても良いし、半導体記憶装置１の外部のコンピュータ中に配置されていても良い。

＜１．１．２ クロスポイント型のメモリセルアレイの構成＞
図２を用いて、本実施形態に係るメモリセルアレイの基本的な構成について説明する。

図２に示すように、クロスポイント型メモリセルアレイ２は、半導体基板（例えば、シリコン基板）１１上に配置される。なお、クロスポイント型メモリセルアレイ２と半導体基板１１の間には、ＭＯＳトランジスタ等の回路素子や絶縁膜が挟まれていても良い。

図２に示すように、一例として、クロスポイント型メモリセルアレイ２が、第三方向（半導体基板１１の主平面に垂直な方向）にスタックされた４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４から構成される場合を示しているが、スタックされるメモリセルアレイの数は、これに限らない。

メモリセルアレイＭ１は、第一及び第二方向にアレイ状に配置された複数のメモリセルＭＣ１から構成される。

同様に、メモリセルアレイＭ２は、アレイ状に配置された複数のメモリセルＭＣ２から構成され、メモリセルアレイＭ３は、アレイ状に配置された複数のメモリセルＭＣ３から構成され、メモリセルアレイＭ４は、アレイ状に配置された複数のメモリセルＭＣ４から構成される。

メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、それぞれ、直列接続されるメモリ素子と整流素子とから構成される。

また、半導体基板１１上には、半導体基板１１側から順に、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）、導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が配置される。

半導体基板１１側から奇数番目の導電線、即ち、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、第二方向に延びる。

半導体基板１１側から偶数番目の導電線、即ち、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、第一方向に延びる。

これら導電線は、ワード線又はビット線として機能する。

最も下の第一番目のメモリセルアレイＭ１は、第一番目の導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第二番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）との間に配置される。メモリセルアレイＭ１に対するセット／リセット動作及び読み出し動作では、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）及び導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。

メモリセルアレイＭ２は、第二番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と第三番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に配置される。メモリセルアレイＭ２に対するセット／リセット動作及び読み出し動作では、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。

メモリセルアレイＭ３は、第三番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と第四番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）との間に配置される。メモリセルアレイＭ３に対するセット／リセット動作及び読み出し動作では、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。

メモリセルアレイＭ４は、第四番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と第五番目の導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）との間に配置される。メモリセルアレイＭ４に対するセット／リセット動作及び読み出し動作では、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。

尚、本実施形態において、導電線Ｌ１、Ｌ３をビット線ＢＬとし、導電線Ｌ２、Ｌ４をワード線ＷＬとする。

＜１．１．３ メモリセルアレイの構成＞
図３を用いて、本実施形態に係るメモリセルアレイの基本的な構成について説明する。

図３は、第一及び第二制御回路のレイアウトの一例を示している。

図２で示した、メモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４のいずれか１層に相当するメモリセルアレイは、メモリセルアレイはマトリクス状に配置された（ｍ＋１）×（ｎ＋１）個のマット（不図示）を備える。ｍ、ｎはそれぞれ１以上の自然数である。マットの各々には複数のメモリセルＭＣが含まれ、これらはマトリクス状に配置されている。例えば１つのマットには、例えば１６本のワード線ＷＬと１６本のビット線ＢＬが含まれる。すなわち、１つのマット内には、（１６×１６）個のメモリセルＭＣが含まれる。メモリセルアレイ内には、１６×（ｍ＋１）本のビット線ＢＬが含まれ、１６×（ｎ＋１）個のワード線ＷＬが含まれる。そして、ワード線ＷＬを共通にするマットが、ブロックＢＬＫ０〜ＢＬＫｎなる単位を構成する。以下では、ブロックＢＬＫ０〜ＢＬＫｎを区別しない場合には、単にブロックＢＬＫと呼ぶ。

メモリセルＭＣのそれぞれは、可変抵抗素子（抵抗変化素子）２１とダイオード２２とにより構成される。可変抵抗素子２１の電流経路の一端はビット線ＢＬ０、ＢＬ１、ＢＬ２、〜ＢＬ（１６ｍ＋１５）（ｍは１以上の整数）に接続され、電流経路の他端はダイオード２２のカソードに接続される。ダイオード２２のアノードは、ワード線ＷＬ０、ＷＬ１、ＷＬ２、〜ＷＬ（１６ｎ＋１５）（ｎは１以上の整数）に接続される。

ワード線ＷＬ０、ＷＬ１、ＷＬ２、〜ＷＬ（１６ｎ＋１５）の第一方向の一端には、スイッチ素子ＲＳＷを介してロウデコーダ３が電気的に接続される。スイッチ回路ＲＳＷは、例えば、制御信号Ｒ１により制御されるＮ型ＦＥＴ(field effect transistor)から構成される。

ビット線ＢＬ０、ＢＬ１、ＢＬ２、〜ＢＬ（１６ｍ＋１５）の第二方向の一端には、スイッチ素子ＣＳＷを介してカラムデコーダ４が電気的に接続される。スイッチ回路ＣＳＷは、例えば、制御信号Ｒ２により制御されるＮ型ＦＥＴから構成される。

ロウデコーダ３、及びカラムデコーダ４は、スタックされた複数のメモリセルアレイのうちの一つに対してデータの書き込み／消去／読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの二つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うこともできる。

以下ではワード線ＷＬ０、ＷＬ１、ＷＬ２、〜ＷＬ（１６ｎ＋１５）を区別しない場合には、単にワード線ＷＬと呼ぶ。また、以下ではビット線ＢＬ０、ＢＬ１、ＢＬ２、〜ＢＬ（１６ｍ＋１５）を区別しない場合には、単にビット線ＢＬと呼ぶ。

＜１．１．４ メモリセルの構成＞
次に、図４を用い、本実施形態に係るメモリセルＭＣの構成例について説明する。図示するように、本例に係るメモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に、ダイオード（非オーミック素子）２２および記憶層（抵抗変化層）として働く可変抵抗素子２１が積層された構造である。この可変抵抗素子２１は、所定の電圧が印加されることで可変抵抗素子２１中の抵抗の状態が変化し、抵抗の状態が変化することで情報を記憶することが可能である。

より具体的に、可変抵抗素子とは、電圧、電流、熱などにより抵抗値が変化する材料からなる素子のことであり、相変化素子とは、相変化により抵抗値やキャパシタンスなどの物性が変化する材料からなる素子のことである。

ここで、可変抵抗素子においては、例えば、書き込みをセット（Ｓｅｔ）、消去をリセット（Ｒｅｓｅｔ）と称する。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよい。

ここで、可変抵抗素子の抵抗値を変化させる方法として、可変抵抗素子に印加される電圧の極性を変えずに、電圧の大きさと印加時間とを制御することにより、可変抵抗素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる方法と、可変抵抗素子に印加される電圧の極性を変えることにより、可変抵抗素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる方法とがある。前者は、ユニポーラ動作と呼ばれ、後者は、バイポーラ動作と呼ばれる。バイポーラ動作は、例えば、書き込みに際して双方向電流が必要とされるメモリに採用される。本実施形態では、ユニポーラ動作でも、バイポーラ動作でもどちらでも対応可能である。

尚、可変抵抗素子に印加する電圧は、可変抵抗素子の抵抗状態を、高抵抗状態から低抵抗状態に切り替える動作と低抵抗状態から高抵抗状態へ切り替える動作と、で異なる場合がある。また、データの読み出しに用いる電圧は、セット／リセット動作（書き込み／消去動作）で用いる電圧と異なる。具体的には、可変抵抗素子の抵抗値が変化しない程度の電圧である。

＜１．１．５ ロウデコーダの構成＞
次に、図５を用いて、本実施形態に係るロウデコーダ３の基本的な構成について説明する。図５は、本実施形態に係るロウデコーダ３の基本的な構成を概略的に示した回路図である。

図５に示すように、ロウデコーダ３は、アドレスデコード部３０及びワード線ドライバ４０を備える。

＜１．１．５．１ アドレスデコード部の構成＞
まず、アドレスデコード部３０について説明する。図５に示すようにアドレスデコード部３０は、（ｎ＋１）個のブロック選択部３１−０〜３１−ｎ及びワード線選択部３２を備える。以下ではブロック選択部３１−０〜３１−ｎを区別しない場合には、単にブロック選択部３１と呼ぶ。まず、ブロック選択部３１について説明する。

ブロック選択部３１−０〜３１−ｎは、ブロックＢＬＫ０〜ＢＬＫｎのいずれかを選択する。つまり、ブロック選択部３１−０〜３１−ｎは、それぞれブロックＢＬＫ０〜ＢＬＫｎに対応付けられている。そしてブロック選択部３１の各々は、データの書き込み動作時、読み出し動作時、及び消去時において、ホスト機器から与えられたロウアドレスＲＡ（ブロックアドレスＢＡ）をデコードし、対応するブロックＢＬＫを選択する。そして、そのデコード結果をワード線ドライバ４０に出力する。具体的には、ブロックアドレスＢＡに応じて、選択ブロックＢＬＫに対応するドライバ４１―０〜４１―ｎのいずれかを活性化する。すなわちブロック選択部３１−０〜３１−ｎは、ブロックアドレスＢＡのデコード結果に応じて、信号ＲＳＥＬ０〜ＲＳＥＬｎを生成して、ワード線ドライバ４０に出力する。より具体的には、選択ブロックＢＬＫに対応付けられたドライバ４１―ｋ（ｋは０〜ｎから選択される数）に対しては信号ＲＳＥＬｋをそれぞれ“Ｈ”レベルとし、非選択ブロックＢＬＫに対応付けられたドライバ４１―ｌ（ｌは０〜ｎから選択される数）に対しては信号ＲＥＳＬｌを “Ｌ”レベルとする。

次に、ワード線選択部３２について説明する。ワード線選択部３２は信号Ｓ０〜Ｓ１５を出力する。そしてワード線選択部３２が出力する信号Ｓ０〜Ｓ１５は、各ブロックＢＬＫ０〜ＢＬＫｎに含まれるワード線ＷＬ０〜１５、ＷＬ１６〜３１、…ＷＬ（１６ｎ）〜（１６ｎ＋１５）に対応付けられている。つまり、ワード線選択部３２は、各ブロックＢＬＫに含まれるワード線ＷＬを選択状態または非選択状態とする。そしてワード線選択部３２は、データの書き込み動作時、読み出し動作時、及び消去時において、ホスト１０から与えられたワード線ＷＬを指定するアドレス（これをワード線アドレスＷＡと呼ぶ）をデコードする。そしてそのデコード結果をワード線ドライバ４０に出力する。すなわち、ワード線選択部３２は、ワード線アドレスＷＡのデコード結果に応じて、信号Ｓ０〜Ｓ１５を生成し、その信号Ｓ０〜Ｓ１５をワード線ドライバ４０に出力する。この信号Ｓ０〜Ｓ１５によりワード線選択部３２は、各ブロックＢＬＫにつき１本のワード線ＷＬを選択状態とし、残りのワード線ＷＬを非選択状態とする。なお、信号Ｓ０はワード線ＷＬ０、ＷＬ１６、ＷＬ３２、…ＷＬ（１６ｎ＋１）に対応し、信号Ｓ１はワード線ＷＬ１、ＷＬ１７、ＷＬ３３、…ＷＬ（１６ｎ＋２）に対応し、信号Ｓｎはワード線ＷＬ１５、ＷＬ３１、ＷＬ４７、…ＷＬ（１６ｎ＋１５）に対応する。そして信号Ｓ０〜Ｓ１５のいずれかが“Ｈ”レベルとされることで、対応するワード線ＷＬが選択状態となる。

＜１．１．５．２ ワード線ドライバの構成＞
次にワード線ドライバ４０について説明する。ワード線ドライバ４０は、（ｎ＋１）個の第１のドライバ４１−０〜４１−ｎ及び第２のドライバ４３を備える。なお、第１ドライバ４１−０〜４１−ｎを区別しない場合には、単にドライバ４１と呼ぶ。

第１のドライバ４１−０〜４１−ｎは、ブロック駆動部４２−０〜４２−１５乃至ブロック駆動部４２−（１６ｎ）〜４２−（１６ｎ＋１５）を備える。そして、第２のドライバ４３は、ワード線駆動部４４−０〜４４−１５を備える。なお、ブロック駆動部４２−０〜４２−１５乃至ブロック駆動部４２−（１６ｎ）〜４２−（１６ｎ＋１５）を区別しない場合には、単にブロック駆動部４２と呼ぶ。また、ワード線駆動部４４−０〜４４−１５を区別しない場合には、単にワード線駆動部４４と呼ぶ。

まず第１のドライバ４１から説明する。第１のドライバ４１−０〜４１−ｎはそれぞれがブロックＢＬＫ０〜ＢＬＫｎに対応付けられている。つまり、ブロック駆動部４２−０〜４２−１５乃至ブロック駆動部４２−（１６ｎ）〜４２−（１６ｎ＋１５）は、それぞれワード線ＷＬ０〜１５乃至ワード線ＷＬ１６ｎ〜ＷＬ（１６ｎ＋１５）に対応する。そして第１のドライバ４１−ｋは、ブロック選択部３１−ｋから与えられる信号ＲＳＥＬｋに基づいて、非活性状態または活性状態とされる。つまり、第１のドライバ４１−ｋが非活性化状態とされることで、対応付けられたブロックＢＬＫｋが非選択とされる。つまり、非選択ブロックＢＬＫｋのワード線ＷＬ１６ｋ〜（１６ｋ＋１５）が非選択状態とされる。

そして、第１のドライバ４１−ｋが活性化状態とされることで、対応付けられたブロックＢＬＫｋが選択とされる。そして、選択ブロックＢＬＫｋに含まれるワード線ＷＬ１６ｋ〜（１６ｋ＋１５）に転送される電圧は、第２のドライバ４３により与えられる。

以下、第１のドライバ４１について、第１のドライバ４１−０を例に挙げて説明する。図５に示すように、ドライバ４１−０は、ブロック駆動部４２−０〜４２−１５を備えている。そしてブロック駆動部４２−０〜４２−１５はそれぞれ、ブロック選択部３１から与えられる信号ＲＳＥＬ０に基づいて、ワード線ＷＬ０〜ＷＬ１５に適切な電圧を印加する。そして特に、第１のドライバ４１−０が活性化状態である場合、該第１のドライバ４１−０におけるワード線駆動部４４−０〜４４−１５は、ワード線選択部３２から転送される信号Ｓ０〜Ｓ１５に基づいて、ワード線ＷＬ０〜ＷＬ１５に適切な電圧を印加する。以上一例として第１のドライバ４１−０について説明したが、第１のドライバ４１−１〜４１−ｎにおいても同様であるため説明を省略する。

次に第２のドライバ４３について説明する。第２のドライバ４３はワード線駆動部４４−０〜４４−１５を備える。各々のワード線駆動部４４−０〜４４−１５はワード線ＷＬ０〜ＷＬ１５、ワード線ＷＬ１６〜ＷＬ３１、…、ワード線ＷＬ１６ｋ〜ＷＬ（１６ｋ＋１５）に対応付けられている。つまりワード線駆動部４４−ｔは、ワード線（１６ｋ＋ｔ）に対応付けられている（ｔは０〜１５の値）。そして、各ワード線駆動部４４−０〜４４−１５は、ワード線選択部３１から与えられる信号Ｓ０〜Ｓ１５に基づいて、非活性状態または活性状態のいずれかの状態とされる。そして、ワード線選択部３２から与えられる信号Ｓに基づいて、ワード線駆動部４４が活性状態とされると、該ワード線駆動部４４に対応するワード線ＷＬを選択する。そして、ワード線選択部３２から与えられる信号Ｓに基づいて、ワード線駆動部４４が非活性状態とされると、そのワード線駆動部４４に対応するワード線ＷＬを非選択とする。ワード線駆動部４４は、ブロック駆動部４２に供給する複数の値の電圧を生成する。また、例えば隣接するワード線駆動部４４は、隣接する他のワード線駆動部４４の電圧の変動を判定することができる構成になっており、他の電圧が所定の値以上変動した場合に、自らの供給する電圧も変動させる構成になっている。

＜１．１．６ ブロック駆動部及びワード線駆動部の構成＞
次に、図６を用いて上記ブロック駆動部４２−０〜４２−１５乃至ブロック駆動部４２−（１６ｎ）〜４２−（１６ｎ＋１５）とワード線駆動部４４−０〜４４−１５との回路について説明する。

まず、ブロック駆動部４２から説明する。各ブロック駆動部４２は、ｐチャネル型のＭＯＳトランジスタ５０及びｎチャネル型のＭＯＳトランジスタ５１を備える。

ｐＭＯＳトランジスタ５０の電流経路の一端には電圧ＶＵＸが与えられ、電流経路の他端は対応するワード線ＷＬに接続され、ゲートには対応する信号ＲＳＥＬが与えられる。ｎＭＯＳトランジスタ５１の電流経路の一端は対応するワード線ＷＬに接続され、電流経路の他端はノードＮ１に接続され、ゲートには対応する信号ＲＳＥＬがそれぞれ供給される。

次にワード線駆動部４４について説明する。図示するようにワード線駆動部４４−０〜４４−１５は対応付けられたブロック駆動部４２−０〜４４−１５乃至ブロック駆動部４２−（１６ｎ）〜４２−（１６ｎ＋１５）の各ノードＮ１と接続される。つまり、ワード線駆動部４４−ｔは、ブロック駆動部４２−ｔ、ブロック駆動部４２−（１６＋ｔ）、ブロック駆動部４２−（３２＋ｔ）、…、ブロック駆動部４２−（１６ｎ＋ｔ）におけるノードＮ１と接続される。

＜１．２ 動作＞
次に、図７〜９を用いて、ワード線ＷＬ１及びビット線ＢＬ１間に接続されたメモリセルＭＣのリセットを行う場合について説明する。図７は、本実施形態に係るメモリセルＭＣのリセットを行う場合の、各電圧に関するタイミングチャートである。図８は、本実施形態に係るブロック駆動部４２の動作を示した回路図である。図９は、リセットが行われるメモリセルＭＣに接続されるワード線ＷＬ、及び該ワード線ＷＬに隣接する二本のワード線ＷＬを示した回路図である。尚、本例では、メモリセルＭＣにおいて、ＶＷＲ−ＶＳＳ以上の電位が印加された場合に、リセットが完了するものとして説明する。

図８に示すように、時刻ｔ０において、ビット線ＢＬ１（図中のＢＬＳ参照）の電圧は、ＶＵＢからＶＷＲ（ＶＷＲ＞ＶＵＢ）まで上昇する。非選択のビット線ＢＬ（図中のＢＬＵＳ参照）の電圧は、ＶＵＢで固定される。

また、この時点で、リセットが行われるワード線ＷＬ１（図中のＷＬＳ）、ワード線ＷＬ３〜１５（図中のＷＬＵＳ２）には、ＶＵＸ（ＶＷＲ＞ＶＵＸ）が印加され、リセットが行われるワード線ＷＬ１に隣接するワード線ＷＬ０、ＷＬ２（図中のＷＬＵＳ１）には、ＶＷＲが印加されている。

時刻ｔ１において、ワード線ＷＬ１にはＶＳＳ＋Δが印加される。具体的には、ワード線ＷＬ１はブロックＢＬＫ０に属しているので、ブロック選択部３１−０は信号ＲＳＥＬ０＝“Ｈ”レベルとする。その他のブロック選択部３１−１〜３１−ｎは信号ＲＳＥＬ１〜ｎ＝“Ｌ”レベルとする。またワード線選択部３２は、ワード線ＷＬ１に対応する信号Ｓ１を“Ｈ”レベルとし、その他の信号Ｓ０、Ｓ２〜Ｓ１５を“Ｌ”レベルとする。

第１のドライバ４１−０では、信号ＲＳＥＬ０が“Ｈ”レベルとされることにより、ブロック駆動部４２−０〜４２−１５の全てにおいて、ｎＭＯＳトランジスタ５１がオン状態となり、ｐＭＯＳトランジスタ５０がオフ状態となる。そのため、ブロック駆動部４２−０〜４２−１５は、ノードＮ１を介して第２のドライバ４３から転送された電圧を、ワード線ＷＬ０〜ＷＬ１５に転送する。

より具体的には、ブロック駆動部４２−１においては、ノードＮ１を介してワード線駆動部４４−１から電圧ＶＳＳが転送されるため、ワード線ＷＬ１には電圧ＶＳＳが印加される。ブロック駆動部４２−０、４２−２は、ワード線駆動部４４−０、４４−２から転送される電圧ＶＷＲを、ワード線ＷＬ０、ＷＬ２にそれぞれ印加する。また、その他のブロック駆動部４２−３〜４２−１５は、ワード線駆動部４４−３〜４４−１５から転送される電圧ＶＵＸを、ワード線ＷＬ３〜ＷＬ１５にそれぞれ印加する。

他方、その他の第１のドライバ４１−１〜４１−ｎでは、信号ＲＳＥＬ１〜ＲＳＥＬｎが“Ｌ”レベルとされているので、ブロック駆動部４２―１〜４２−ｎの全てにおいて、ｐＭＯＳトランジスタ５０がオン状態、ｎＭＯＳトランジスタ５１がオフ状態とされる。従って、ノードＮ１の電圧に依存することなく、ｐＭＯＳトランジスタ５０の電流経路を介して電圧ＶＵＸがワード線ＷＬ１６〜ＷＬ（１６ｎ＋１５）に印加される。

その結果、ワード線駆動部４４−１からブロック駆動部４２ー１にＶＳＳ（ＶＵＸ＞ＶＳＳ）が転送される（ワード線ＷＬ１は、ＶＵＸからＶＳＳに降下する）。ところが、この際、セル電流、ワード線ＷＬの抵抗による電圧降下、またはワード線ドライバ４１における電圧降下等の影響により、ワード線ＷＬ１の電圧は、ＶＳＳ＋Δとなる。

時刻ｔ２において、書き込みが行われるワード線ＷＬ１に隣接するワード線ＷＬ０、ＷＬ２（図中のＷＬＵＳ１）には、ＶＵＸが印加される。ワード線駆動部４４−０、４４−２は、ワード線ＷＬ１に接続されているワード線駆動部４４−１の電圧がＶＵＸからＶＳＳに変化すると（または所定の値以上変化すると）、そのことを認識し、ブロック駆動部４２ー０、４２−２にＶＵＸを転送する（ワード線ＷＬ０、ＷＬ２は、ＶＷＲからＶＵＸに降下する）。

時刻ｔ３において、図９に示すように、選択ワード線と非選択ワード線とのカップリングにより、Δ分だけ降下し、選択ワード線にＶＳＳが印加される。尚、これはカップリングによるものなので、時刻ｔ４において、選択ワード線はＶＳＳ＋Δに戻る。尚、セル電流×リセット時間＜（カップリング容量＋その他の寄生容量）×Δの関係を満たすように、選択ワード線ＷＬ１に隣接する非選択ワード線ＷＬ０、ＷＬ２の電圧を、ＶＷＲから所定の電圧まで引き落とすことが望ましい。

時刻ｔ５において、リセット動作を終了するために、ワード線ＷＬ１の電圧をＶＵＸに上昇させる。そして、時刻ｔ６において、ワード線駆動部４４−０、４４−２は、ワード線ＷＬ１に接続されているワード線駆動部４４−１の電圧がＶＳＳからＶＵＸに変化すると（または所定の値以上変化すると）、そのことを認識し、ブロック駆動部４２ー０、４２−２にＶＷＲを転送する。

＜１．３ 第１の実施形態に係る半導体記憶装置の作用効果＞
上述した実施形態によれば、半導体記憶装置は、第１の方向に延伸し、前記第１の方向に直交する第２の方向に沿って配置される複数の第１の配線（ワード線ＷＬ）と、前記第２の方向に延伸し、前記第１の方向に沿って配置される複数の第２の配線（ビット線ＢＬ）と、前記第１の配線と前記第２の配線とが交差する領域に形成されたメモリセルＭＣと、前記第１の配線に電圧をそれぞれ印加する複数の第１のドライバ（ブロック駆動部４２）と、前記第１のドライバにそれぞれ電圧を印加する第２のドライバ（ワード線駆動部４４）と、を備えている。また、半導体記憶装置において、前記第２のドライバは、前記第１の配線の中から選択される第１の配線に接続される前記第１のドライバに、第１の電圧を印加し、前記選択される第１の配線に隣接する第１の配線に接続される前記第１のドライバに、前記第１の電圧と同等かそれ以上の第２の電圧を印加し、前記選択される第１の配線に接続される第１のドライバに、前記第１の電圧よりも低い第３の電圧を印加する場合、前記選択される第１の配線に隣接する第１の配線に接続される前記第１のドライバに、前記第１の電圧よりも低く、前記第３の電圧よりも高い第４の電圧を印加する。

このように、本実施形態は、ワード線ＷＬ間のカップリングを利用して、選択ワード線ＷＬの電圧降下を保証することが可能である。

具体的には、本実施形態では、選択ワード線に所定の電圧を印加するタイミングで、選択ワード線に隣接する非選択ワード線ＷＬの電圧を変動させている。そして、選択ワード線と、選択ワード線の両側にある非選択ワード線とのカップリングを意図的に引き起こし、結果として、所望の電圧を選択ワード線に印加している。これにより、電圧降下等により、本来選択セルに印加すべき電圧が印加できないことがある場合においても、ＶＷＲよりも大きな電圧を印加させずに、所望の電圧を印加することが可能となる。ＶＷＲよりも大きな電圧を印加する必要がないので、非選択セルへのリーク電流の増大、及びポンプ能力の要求の増大等を抑制しつつ、所望の電圧を選択セルに印加することが可能である。

（第２の実施形態）
次に、第２の実施形態に係る半導体記憶装置の動作ついて説明する。尚、基本的な構成及び基本的な動作は、上述した第１の実施形態と同様である。従って、上述した第１の実施形態で説明した事項及び上述した第１の実施形態から容易に類推可能な事項についての説明は省略する。第１の実施形態では、選択ワード線ＷＬに隣接する非選択ワード線ＷＬの電圧を、ＶＷＲ→ＶＵＸ→ＶＷＲと変化させたが、第２の実施形態では、選択ワード線ＷＬに隣接する非選択ワード線ＷＬの電圧を、ＶＵＸ→ＶＵＸ／２（ＶＵＸの半分）→ＶＵＸと変化させる点のみで異なる。

＜２．１ 動作＞
図１０に示すように、時刻ｔ０において、ビット線ＢＬ１（図中のＢＬＳ参照）の電圧は、ＶＵＢからＶＷＲまで上昇する。非選択のビット線ＢＬ（図中のＢＬＵＳ参照）の電圧は、ＶＵＢで固定される。

また、この時点で、リセットが行われるワード線ＷＬ１（図中のＷＬＳ）、ワード線ＷＬ０、ＷＬ２（図中のＷＬＵＳ１）、ＷＬ３〜１５（図中のＷＬＵＳ２）には、ＶＵＸが印加されている。

時刻ｔ１において、ワード線ＷＬ１にはＶＳＳ＋Δが印加される。

時刻ｔ２において、書き込みが行われるワード線ＷＬ１に隣接するワード線ＷＬ０、ＷＬ２（図中のＷＬＵＳ１）には、ＶＵＸ／２が印加される。

時刻ｔ３において、選択ワード線と非選択ワード線とのカップリングにより、選択ワード線にＶＳＳが印加される。尚、これはカップリングによるものなので、時刻ｔ４において、選択ワード線はＶＳＳ＋Δに戻る。

時刻ｔ５において、リセット動作を終了するために、ワード線ＷＬ１の電圧をＶＵＸに上昇させる。そして、時刻ｔ６において、非選択ワード線ＷＬ０、ＷＬ２の電圧をＶＵＸ／２からＶＵＸに上昇させる。

＜２．２ 第２の実施形態に係る作用効果＞
以上のように、選択ワード線に所定の電圧を印加するタイミングで、選択ワード線に隣接する非選択ワード線ＷＬの電圧を変動させる場合において、選択ワード線ＷＬに隣接する非選択ワード線ＷＬに印加する電圧は適宜変更可能であることがわかる。つまり、選択ワード線に所定の電圧を印加するタイミングで、予め非選択ワード線ＷＬに印可している電圧よりも低い電圧を印加すれば良い。この電圧は、該非選択ワード線に接続されている選択セルがディスターブを受けない程度の電圧であれば良く、より具体的には、例えばＶＷＲよりも低く、ＶＳＳよりも高い電圧である。

（第３の実施形態）
次に、第３の実施形態に係るワード線駆動部の一例について説明する。尚、基本的な構成及び基本的な動作は、上述した第１の実施形態と同様である。従って、上述した第１の実施形態で説明した事項及び上述した第１の実施形態から容易に類推可能な事項についての説明は省略する。

図１１を用いて、第３の実施形態に係るワード線駆動部４４の例について説明する。図１１に示すように、ワード線駆動部４４は、ｐチャネル型のＭＯＳトランジスタ５２、ｎチャネル型のＭＯＳトランジスタ５３、遅延回路４５、及びモニタ４６を備える。

ｐＭＯＳトランジスタ５２の電流経路の一端には電圧ＶＲＯＷが与えられ、電流経路の他端はノードＮ１に接続され、ゲートにはワード線選択部３１からの信号Ｓが供給される。

ｎＭＯＳトランジスタ５３の電流経路の一端はノードＮ１に接続され、ゲートには信号Ｓが供給される。

一端にｎＭＯＳトランジスタ５３の電流経路の他端が接続され、他端にＶＲＯＷＳＲＣが印加される遅延回路４５が接続されている。また、モニタ回路４６は、例えば遅延回路４５の他端を通過する電流を計測し、遅延回路４５の制御を行う。

尚、電圧ＶＲＯＷ、ＶＲＯＷＳＲＣは上述した各実施形態に応じて適宜変更可能である。例えば、ＶＲＯＷをＶＷＲとし、選択されたワード線ＷＬにおいては、ＶＲＯＷＳＲＣをＶＳＳとし、選択されたワード線ＷＬに隣接する非選択のワード線ＷＬへのブロック駆動部４２に接続されているワード線駆動部４４においては、ＶＲＯＷＳＲＣをＶＵＸとしても良い。また、例えば、ＶＲＯＷをＶＵＸとし、選択されたワード線ＷＬにおいては、ＶＲＯＷＳＲＣをＶＳＳとし、選択されたワード線ＷＬに隣接する非選択のワード線ＷＬへのブロック駆動部４２に接続されているワード線駆動部４４においては、ＶＲＯＷＳＲＣをＶＵＸ／２としても良い。

例えば、上述した第１の実施形態において、選択されたワード線ＷＬに隣接する非選択のワード線ＷＬにＶＵＸを印加する場合は、予めワード線駆動部４４にＶＷＲをプリチャージしておき、ｎＭＯＳトランジスタ５３で所定の時間だけ電流を流すことで、ノードＮ１の電圧をＶＷＲからＶＵＸに引き落とす。この際、モニタ回路４６でｎＭＯＳトランジスタ５３の制御を流れる電流を計測し、ノードＮ１が所望の電圧になるように遅延回路４６を制御することで、実現することが可能である。

尚、遅延回路４５及びモニタ回路の配置はこれに限らず、ｎＭＯＳトランジスタ５３の制御を行い、ノードＮ１に所望の電圧を印加することができる構成であれば種々変更可能である。

図１２を用いて、第３の実施形態に係るワード線駆動部４４の他の例について説明する。図１２に示すように、ワード線駆動部４４は、ｎチャネル型のＭＯＳトランジスタ５４、５６及びｐチャネル型のＭＯＳトランジスタ５５、５７を備える。

ｎＭＯＳトランジスタ５４の電流経路の一端には電圧ＶＲＯＷが与えられ、電流経路の他端はノードＮ１に接続され、ゲートにはワード線選択部３１からの信号Ｓが供給される。また、ｐＭＯＳトランジスタ５５の電流経路の一端は、ｎＭＯＳトランジスタ５４の電流経路の一端が接続され、電圧ＶＲＯＷが与えられ、電流経路の他端はノードＮ１に接続され、ゲートにはワード線選択部３１からの信号Ｓが供給される。

ｎＭＯＳトランジスタ５６の電流経路の一端はノードＮ１に接続され、電流経路の他端には電圧ＶＲＯＷＳＲＣが印加され、ゲートには信号Ｓが供給される。また、ｐＭＯＳトランジスタ５７の電流経路の一端はノードＮ１に接続され、電流経路の他端は、ｎＭＯＳトランジスタ５６の電流経路の他端が接続され、電圧ＶＲＯＷＳＲＣが印加され、ゲートには信号Ｓが供給される。

尚、電圧ＶＲＯＷ、ＶＲＯＷＳＲＣは上述した各実施形態に応じて適宜変更可能である。例えば、ＶＲＯＷをＶＷＲとし、選択されたワード線ＷＬにおいては、ＶＲＯＷＳＲＣをＶＳＳとし、選択されたワード線ＷＬに隣接する非選択のワード線ＷＬへのブロック駆動部４２に接続されているワード線駆動部４４においては、ＶＲＯＷＳＲＣをＶＵＸとしても良い。また、例えば、ＶＲＯＷをＶＵＸとし、選択されたワード線ＷＬにおいては、ＶＲＯＷＳＲＣをＶＳＳとし、選択されたワード線ＷＬに隣接する非選択のワード線ＷＬへのブロック駆動部４２に接続されているワード線駆動部４４においては、ＶＲＯＷＳＲＣをＶＵＸ／２としても良い。

（変形例等）
尚、ブロック駆動部４２及びワード線駆動部４４の構成については、一例であり、和選択されたワード線に所望の電圧を印加する場合において、選択されたワード線ＷＬに隣接する非選択のワード線ＷＬの電位を変動させる構成であれば、上述した物に限らない。例えば、選択されたワード線ＷＬの電圧がＶＵＸからＶＳＳ＋Δに降下した際に、それに対応して選択されたワード線ＷＬに隣接する非選択のワード線ＷＬの電圧を引き下げる構成等であれば、どのような構成でも良い。

また、上述した第１の実施形態において、選択されたワード線ＷＬに隣接する非選択のワード線以外の非選択のワード線ＷＬに、ＶＵＸを印加しているが、これに限らず、ＶＷＲを印加しても良い。また、同様に選択ワード線ＷＬにＶＵＸを印加しているが、これに限らず、ＶＷＲであっても良い。

また、上述した第１及び第２の実施形態では、リセット動作について説明したが、これに限らず、セット動作においても、同様の動作を行うことで、電圧降下を考慮して、選択ワード線ＷＬに印加する電圧を上昇させる必要が無くなり得る。

また、上述した実施形態においては、ＲｅＲＡＭを例に説明したが、これに限らず、電圧降下により、選択されたワード線に所望の電圧を印加することができないという問題を有するメモリにおいても適用可能である。

上記実施形態は、以下の形態を含む。

１．第１の方向に延伸し、前記第１の方向に直交する第２の方向に沿って配置される複数の第１の配線と、
前記第２の方向に延伸し、前記第１の方向に沿って配置される複数の第２の配線と、
前記第１の配線と前記第２の配線とが交差する領域に形成されたメモリセルと、
前記第１の配線に電圧をそれぞれ印加する複数の第１のドライバと、
前記第１のドライバにそれぞれ電圧を印加する第２のドライバと、
を備え、
前記第２のドライバは、
前記第１の配線の中から選択される第１の配線に接続される前記第１のドライバに、第１の電圧を印加し、
前記選択される第１の配線に隣接する第１の配線に接続される前記第１のドライバに、前記第１の電圧と同等かそれ以上の第２の電圧を印加し、
前記選択される第１の配線に接続される第１のドライバに、前記第１の電圧よりも低い第３の電圧を印加する場合、前記選択される第１の配線に隣接する第１の配線に接続される前記第１のドライバに、前記第１の電圧よりも低く、前記第３の電圧よりも高い第４の電圧を印加する
半導体記憶装置。

２．１のデバイスにおいて、前記第２のドライバは、隣接する他の第２のドライバが前記第１のドライバに印加している電圧を計測し、他の第２のドライバが印加する電圧が前記第１の電圧から前記第３の電圧に変化した場合に、前記第１のドライバに前記第４の電圧を印加する。

３．２のデバイスにおいて、前記第２のドライバは、隣接する他の第２のドライバが前記第１のドライバに印加している電圧を計測し、他の第２のドライバが印加する電圧が前記第３の電圧から前記第１の電圧に変化した場合に、前記第１のドライバに前記第２の電圧を印加する。

４．１のデバイスにおいて、前記第２のドライバは、前記メモリセルへの書き込み時または消去動作時に、前記第１の配線の中から対応する前記第１の配線に接続される前記第１のドライバに、第１の電圧を印加する。

５．１のデバイスにおいて、前記第２の配線に電圧を印加する第３のドライバを更に備え、
前記第３のドライバは、前記第２の配線の中から選択される第２の配線に前記第１の電圧よりも低く、前記第３の電圧よりも高い第５の電圧を印加し、前記第２のドライバが、前記選択される第１の配線に接続される第１のドライバに、前記第１の電圧よりも低い第３の電圧を印加する前に、前記選択される第２の配線に前記第１の電圧と同等かそれ以上の第５の電圧を印加する。

６．１のデバイスにおいて、前記メモリセルは、整流素子及び記憶層が積層された構造を有する。

７．６のデバイスにおいて、前記記憶層は、抵抗変化層である。

８．１のデバイスにおいて、前記第２の電圧は、前記第１の電圧の半分である。

９．１のデバイスにおいて、
前記第１のドライバは、
電流経路の一端に前記第１の電圧が印加され、電流経路の他端が前記第１の配線に接続され、ゲート電極に制御信号が入力される第１の導電型の第１のトランジスタと、
電流経路の一端が前記第１の配線に接続され、電流経路の他端が前記第２のドライバに接続され、ゲート電極に制御信号が入力される前記第１の導電型とは異なる第２の導電型の第２のトランジスタと、を備える。

１０．１のデバイスにおいて、
前記第２のドライバは、
電流経路の一端に第５の電圧が印加され、電流経路の他端が前記第１のドライバに接続され、ゲートに制御信号が入力される第１の導電型の第１のトランジスタと、
電流経路の一端が前記第１のドライバに接続され、ゲートに制御信号が入力される前記第１の導電型とは異なる第２の導電型の第２のトランジスタと、
一端が前記第２のトランジスタの電流経路の他端に接続され、他端に第６の電流が印加される遅延回路と、
前記第１のドライバに印加する電圧に応じて前記遅延回路を制御するモニタ回路と、
を備えている。

１１．１０のデバイスにおいて、
前記第５の電圧は、前記第１の電圧と同等またはそれ以上の電圧であり、前記第６の電圧は、前記第３の電圧と同等またはそれ以下である。

１２．１のデバイスにおいて、
前記第２のドライバは、
電流経路の一端に第５の電圧が印加され、電流経路の他端が前記第１のドライバに接続され、ゲートに制御信号が入力される第１の導電型の第１のトランジスタと、
電流経路の一端に前記第５の電圧が印加され、電流経路の他端が前記第１のドライバに接続され、ゲートに制御信号が入力される前記第１の導電型とは異なる第２の導電型の第２のトランジスタと、
電流経路の一端が前記第１のドライバに接続され、電流経路の他端に第６の電圧が印加され、ゲートに制御信号が入力される前記第１の導電型の第３のトランジスタと、
電流経路の一端が前記第１のドライバに接続され、電流経路の他端に前記第６の電圧が印加され、ゲートに制御信号が入力される前記第２の導電型の第４のトランジスタと、
を備えている。

１３．１２のデバイスにおいて、
前記第５の電圧は、前記第１の電圧と同等またはそれ以上の電圧であり、前記第６の電圧は、前記第３の電圧と同等またはそれ以下である。

１４．第１の方向に延伸し、前記第１の方向に直交する第２の方向に沿って配置される複数の第１の配線と、
前記第２の方向に延伸し、前記第１の方向に沿って配置される複数の第２の配線と、
前記第１の配線と前記第２の配線とが交差する領域に形成されたメモリセルと、
前記第１の配線に電圧をそれぞれ印加する複数の第１のドライバと、
前記第１のドライバにそれぞれ電圧を印加する第２のドライバと、
を備える半導体記憶装置の制御方法であって、
前記方法は、
第２のドライバによって、前記第１の配線の中から選択される第１の配線に接続される前記第１のドライバに、第１の電圧を印加することと、
第２のドライバによって、前記選択される第１の配線に隣接する第１の配線に接続される前記第１のドライバに、前記第１の電圧と同等かそれ以上の第２の電圧を印加することと、
第２のドライバによって、前記選択される第１の配線に接続される第１のドライバに、前記第１の電圧よりも低い第３の電圧を印加する場合、前記選択される第１の配線に隣接する第１の配線に接続される前記第１のドライバに、前記第１の電圧よりも低く、前記第３の電圧よりも高い第４の電圧を印加することと、を備える。

１５．１４の方法において、前記第２のドライバによって、前記メモリセルへの書き込み時または消去動作時に、前記第１の配線の中から対応する前記第１の配線に接続される前記第１のドライバに、第１の電圧を印加することを更に備える。

１６．１４の方法において、前記半導体記憶装置は、前記第２の配線に電圧を印加する第３のドライバを更に備え、
前記第３のドライバによって、前記第２の配線の中から選択される第２の配線に前記第１の電圧よりも低く、前記第３の電圧よりも高い第５の電圧を印加し、前記第２のドライバが、前記選択される第１の配線に接続される第１のドライバに、前記第１の電圧よりも低い第３の電圧を印加する前に、前記選択される第２の配線に前記第１の電圧と同等かそれ以上の第５の電圧を印加することを更に備える。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

１…半導体記憶装置、 ２…メモリセルアレイ、 ３…ロウデコーダ
４…カラムデコーダ、 ５…コマンド・インタフェース回路
６…データ入出力バッファ、 ７…ステートマシン、 ８…アドレスバッファ
９…パルスジェネレータ、 １０…コントローラ、 １１…半導体基板
２１…可変抵抗素子、 ２２…ダイオード、 ３０…アドレスデコード部
３１…ブロック選択部、 ３２…ワード線選択部
４０、４１、４１ｋ、４１ｌ、４３…ドライバ、 ４２…ブロック駆動部
４４…ワード線駆動部、 ４５…遅延回路、 ４６…モニタ
５０〜５７…トランジスタ。

Claims (5)

1. 第１の方向に延伸し、前記第１の方向に直交する第２の方向に沿って配置される複数の第１の配線と、
   前記第２の方向に延伸し、前記第１の方向に沿って配置される複数の第２の配線と、
   前記第１の配線と前記第２の配線とが交差する領域に形成され、整流素子及び記憶層が積層された構造を有するメモリセルと、
   前記第１の配線に電圧をそれぞれ印加する複数の第１のドライバと、
   前記第１のドライバにそれぞれ電圧を印加する複数の第２のドライバと、
   前記第２の配線に電圧を印加する第３のドライバと、
   を備え、
   前記第２のドライバは、
   前記第１の配線の中から選択される第１の配線に接続される前記第１のドライバに、第１の電圧を印加し、
   前記選択される第１の配線に隣接する第１の配線に接続される前記第１のドライバに、前記第１の電圧と同等かそれ以上の第２の電圧を印加し、
   前記選択される第１の配線に接続される第１のドライバに、前記第１の電圧よりも低い第３の電圧を印加する場合、前記選択される第１の配線に隣接する第１の配線に接続される前記第１のドライバに、前記第１の電圧よりも低く、前記第３の電圧よりも高い第４の電圧を印加し、
   隣接する他の第２のドライバが前記第１のドライバに印加している電圧を計測し、他の第２のドライバが印加する電圧が前記第１の電圧から前記第３の電圧に変化した場合に、前記第１のドライバに前記第４の電圧を印加し、
   隣接する他の第２のドライバが前記第１のドライバに印加している電圧を計測し、他の第２のドライバが印加する電圧が前記第３の電圧から前記第１の電圧に変化した場合に、前記第１のドライバに前記第２の電圧を印加し、
   前記第２のドライバは、前記メモリセルへの書き込み時または消去動作時に、前記第１の配線の中から対応する前記第１の配線に接続される前記第１のドライバに、前記第１の電圧を印加し、
   前記第３のドライバは、前記第２の配線の中から選択される第２の配線に前記第１の電圧よりも低く、前記第３の電圧よりも高い第５の電圧を印加し、前記第２のドライバが、前記選択される第１の配線に接続される第１のドライバに、前記第１の電圧よりも低い前記第３の電圧を印加する前に、前記選択される第２の配線に前記第１の電圧と同等かそれ以上の第６の電圧を印加する
   半導体記憶装置。
2. 第１の方向に延伸し、前記第１の方向に直交する第２の方向に沿って配置される複数の第１の配線と、
   前記第２の方向に延伸し、前記第１の方向に沿って配置される複数の第２の配線と、
   前記第１の配線と前記第２の配線とが交差する領域に形成されたメモリセルと、
   前記第１の配線に電圧をそれぞれ印加する複数の第１のドライバと、
   前記第１のドライバにそれぞれ電圧を印加する複数の第２のドライバと、
   を備え、
   前記第２のドライバは、
   前記第１の配線の中から選択される第１の配線に接続される前記第１のドライバに、第１の電圧を印加し、
   前記選択される第１の配線に隣接する第１の配線に接続される前記第１のドライバに、前記第１の電圧と同等かそれ以上の第２の電圧を印加し、
   前記選択される第１の配線に接続される第１のドライバに、前記第１の電圧よりも低い第３の電圧を印加する場合、前記選択される第１の配線に隣接する第１の配線に接続される前記第１のドライバに、前記第１の電圧よりも低く、前記第３の電圧よりも高い第４の電圧を印加する
   半導体記憶装置。
3. 前記第２のドライバは、隣接する他の第２のドライバが前記第１のドライバに印加している電圧を計測し、他の第２のドライバが印加する電圧が前記第１の電圧から前記第３の電圧に変化した場合に、前記第１のドライバに前記第４の電圧を印加する請求項２に記載の半導体記憶装置。
4. 前記第２のドライバは、隣接する他の第２のドライバが前記第１のドライバに印加している電圧を計測し、他の第２のドライバが印加する電圧が前記第３の電圧から前記第１の電圧に変化した場合に、前記第１のドライバに前記第２の電圧を印加する請求項３に記載の半導体記憶装置。
5. 前記第２のドライバは、前記メモリセルへの書き込み時または消去動作時に、前記第１の配線の中から対応する前記第１の配線に接続される前記第１のドライバに、前記第１の電圧を印加する請求項２に記載の半導体記憶装置。

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