JP2013200929A - 半導体記憶装置 - Google Patents
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Abstract
【課題】製造の容易な半導体記憶装置の提供。
【解決手段】複数の第1の配線、第1の配線と交差する複数の第2の配線、並びに第1の配線及び第2の配線に接続された複数のメモリセルを有するメモリセルマットを、第1の配線及び第2の配線がメモリセルマット毎に交互に共有される様に複数積層してなるメモリセルアレイと、メモリセルアレイに電圧を印加する周辺回路とを有する。メモリセルは可変抵抗特性と電流整流特性とを有する。メモリセルアレイ内のメモリセルのアノードからカソードに向かう向きは全て同一である。周辺回路は、選択メモリセルのアクセスに際して、選択メモリセルのアノード側に接続された第1の配線及び第2の配線の一方に選択ビット線電圧を印加し、選択メモリセルのカソード側に接続された第1の配線及び第2の配線の他方に選択ワード線電圧を印加する。
【選択図】図3
【解決手段】複数の第1の配線、第1の配線と交差する複数の第2の配線、並びに第1の配線及び第2の配線に接続された複数のメモリセルを有するメモリセルマットを、第1の配線及び第2の配線がメモリセルマット毎に交互に共有される様に複数積層してなるメモリセルアレイと、メモリセルアレイに電圧を印加する周辺回路とを有する。メモリセルは可変抵抗特性と電流整流特性とを有する。メモリセルアレイ内のメモリセルのアノードからカソードに向かう向きは全て同一である。周辺回路は、選択メモリセルのアクセスに際して、選択メモリセルのアノード側に接続された第1の配線及び第2の配線の一方に選択ビット線電圧を印加し、選択メモリセルのカソード側に接続された第1の配線及び第2の配線の他方に選択ワード線電圧を印加する。
【選択図】図3
Description
本明細書記載の技術は、半導体記憶装置に関する。
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをNAND接続又はNOR接続してセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶/アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるMRAM素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電RAM(PFRAM)のメモリ素子、電気パルス印加によって抵抗変化を起こすReRAM素子等が知られている。
ReRAMとしては、一般にメモリセルマット間で配線を共有し、配線層を介してメモリセルの電流整流方向を反転させる、いわゆるクロスポイント型のメモリセルアレイが採用されている。
本発明は、製造の容易な半導体記憶装置を提供することを目的とする。
実施形態に係る半導体記憶装置は、複数の第1の配線、第1の配線と交差する複数の第2の配線、並びに第1の配線及び第2の配線に接続された複数のメモリセルを有するメモリセルマットを、第1の配線及び第2の配線がメモリセルマット毎に交互に共有される様に複数積層してなるメモリセルアレイと、メモリセルアレイに電圧を印加する周辺回路とを有する。メモリセルは可変抵抗特性と電流整流特性とを有し、電流整流特性に応じて一端をアノード、他端をカソードとしている。メモリセルアレイ内のメモリセルのアノードからカソードに向かう向きは全て同一である。周辺回路は、選択メモリセルのセット動作、リセット動作及び読み出し動作に際して、選択メモリセルのアノード側に接続された第1の配線及び第2の配線の一方を選択ビット線として、セット、リセット及び読み出し動作に必要なアノード側の電圧である選択ビット線電圧を選択ビット線に印加し、選択メモリセルのカソード側に接続された第1の配線及び第2の配線の他方を選択ワード線として、セット、リセット及び読み出し動作に必要なカソード側の電圧である選択ワード線電圧を選択ワード線に印加する。
以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。
[第1の実施形態]
[全体構成]
図1は、実施形態に係る半導体記憶装置の構成図である。この半導体記憶装置は、メモリセルアレイ1を備え、更にこのメモリセルアレイ1に対するデータ消去、データ書き込み及びデータ読み出しを制御する周辺回路としてy配線制御回路2及びx配線制御回路3を備える。メモリセルアレイ1は、複数積層されたメモリセルマットMMを有する。各メモリセルマットMMは、互いに交差する複数のy配線yL及び複数のx配線xLと、これらy配線yL及びx配線xLの各交差位置に接続されたメモリセルMCを有する。詳しくは後述するが、本実施形態においてはx配線xLとy配線yLとは共にビット線BL及びワード線WLとして動作可能に構成されている。従って、y配線制御回路2及びx配線制御回路3は基本的には同様に構成されており、同一の機能を有する。
[全体構成]
図1は、実施形態に係る半導体記憶装置の構成図である。この半導体記憶装置は、メモリセルアレイ1を備え、更にこのメモリセルアレイ1に対するデータ消去、データ書き込み及びデータ読み出しを制御する周辺回路としてy配線制御回路2及びx配線制御回路3を備える。メモリセルアレイ1は、複数積層されたメモリセルマットMMを有する。各メモリセルマットMMは、互いに交差する複数のy配線yL及び複数のx配線xLと、これらy配線yL及びx配線xLの各交差位置に接続されたメモリセルMCを有する。詳しくは後述するが、本実施形態においてはx配線xLとy配線yLとは共にビット線BL及びワード線WLとして動作可能に構成されている。従って、y配線制御回路2及びx配線制御回路3は基本的には同様に構成されており、同一の機能を有する。
y配線制御回路2はメモリセルマットMMのy配線yLに接続されている。y配線制御回路2は、y配線yLがビット線BLとして動作する際には、メモリセルMCのデータ消去、メモリセルMCへのデータ書き込み及びメモリセルMCからのデータ読み出しを行うためにy配線yLを制御し、y配線yLがワード線WLとして動作する際には、y配線yLを選択する。又、y配線制御回路2には、y配線yLを選択し、アクセス動作に必要な電圧をy配線yLに供給するデコーダ及びマルチプレクサを含むy配線ドライバ2aと、読み出し動作時にメモリセルMCに流れる電流を検知してメモリセルMCが記憶するデータを判定するSSCC回路2b(第1の駆動・検知回路)を有する。
x配線制御回路3はメモリセルマットMMのx配線xLに接続されている。x配線制御回路3は、x配線xLがビット線として動作する際には、メモリセルMCのデータ消去、メモリセルMCへのデータ書き込み及びメモリセルMCからのデータ読み出しを行うためにx配線xLを制御し、x配線xLがワード線として動作する際には、x配線xLを選択する。x配線制御回路3には、x配線xLを選択し、アクセス動作に必要な電圧をx配線xLに供給するデコーダ及びマルチプレクサを含むx配線ドライバ3aと、読み出し動作時にメモリセルMCに流れる電流を検知してメモリセルMCが記憶するデータを判定するSSCC回路3b(第2の駆動・検知回路)を有する。
[メモリセルアレイ1]
図2は、メモリセルアレイ1の一部を示す模式的な斜視図である。
図2は、メモリセルアレイ1の一部を示す模式的な斜視図である。
メモリセルアレイ1は、クロスポイント型のメモリセルアレイである。メモリセルアレイ1のメモリセルマットMMは、平行に配設された複数のy配線yLと、これらy配線yLと交差する方向に平行に配設された複数のx配線xLを有する。y配線yL及びx配線xLの各交差部には、両配線に挟まれるようにメモリセルMCが設けられている。メモリセルアレイ1は、前述の通り、このような複数のメモリセルマットMMを多層に積層することにより形成されている。上下に隣接するメモリセルマットMM同士は、x配線xL或いはy配線yLを共有している。図2の場合、メモリセルアレイ1の最下層のメモリセルマットMM0と、このメモリセルマットMM0の上に隣接するメモリセルマットMM1は、y配線yL00〜BL02を共有している。
図3は、図2に示したメモリセルアレイ1の等価回路図である。メモリセルMCは、後に詳細に述べるように、可変抵抗特性と非オーミック特性を有しており、電流が多く流れる向き(電流整流方向)を長い三角形で示している。したがって、三角形の基端側をアノード、先端側をカソードとする。
図3に示す通り、本実施形態に係る半導体記憶装置においては、メモリセルアレイ1内において、全てのメモリセルMCの電流整流方向が同じである。この様な構成においては、メモリセルマット毎に電流整流方向を反転させて製造する場合と比較して、容易に製造することが可能であり、更に製造コストの大幅な削減が可能となる。
この様なメモリセルアレイ1の構成においては、選択メモリセルMCの位置に応じてx配線xL及びy配線yLの機能を入れ替える必要がある。以下、選択メモリセルMCのアノード側にy配線yLが、カソード側にx配線xLが接続されていた場合にはy配線yLをビット線BL、x配線xLをワード線WLと呼び、選択メモリセルMCのアノード側にx配線xLが、カソード側にy配線yLが接続されていた場合にはx配線xLをビット線BL、y配線yLをワード線WLと呼ぶ。又、選択メモリセルMCに接続されたビット線BLを選択ビット線BL、選択メモリセルMCに接続されたワード線WLを選択ワード線WLと呼ぶ。
いま、図3におけるメモリセルMC0011をアクセスする場合、メモリセルMC0011のアノード側に接続されたx配線xL11(選択ビット線BL11)に選択ビット線電圧Ub(=Vacc)を供給し、メモリセルMC0011のカソード側に接続されたy配線yL00(選択ワード線WL00)に選択ワード線電圧Vw(=接地電圧VSS)を供給する。これにより、図中矢印の様に電流が流れてアクセスが行なわれる。選択されるメモリセルMC0011以外のメモリセルMCに接続されるy配線yL(ワード線WL)やx配線xL(ビット線BL)にどの様な電位を与えるかは重要な点で、選択されたメモリセルMC0011が確実にアクセス出来るようにする必要がある。
[メモリセルMC]
本実施形態に係る半導体記憶装置のメモリセルMCは後述のとおり電圧印加方向によって電圧−電流特性が異なる非対称性を有している。この様な非対称抵抗変化メモリを三次元に配置し、図3を用いて説明したクロスポイントアクセスを行う場合、フローティングアクセス方式を採用することによって消費電力を削減することが可能である。そこで、本実施形態に係る半導体記憶装置にフローティングアクセスを適用するための、メモリセルMCが満たすべき条件について説明する。
本実施形態に係る半導体記憶装置のメモリセルMCは後述のとおり電圧印加方向によって電圧−電流特性が異なる非対称性を有している。この様な非対称抵抗変化メモリを三次元に配置し、図3を用いて説明したクロスポイントアクセスを行う場合、フローティングアクセス方式を採用することによって消費電力を削減することが可能である。そこで、本実施形態に係る半導体記憶装置にフローティングアクセスを適用するための、メモリセルMCが満たすべき条件について説明する。
フローティングアクセス方式においては、選択メモリセルMCに接続された選択ビット線BL及び選択ワード線WLにそれぞれ選択ビット線電圧Ub及び選択ワード線電圧Vwを印加し、その他のx配線xL及びy配線yLはフローティング状態とする。図4は、選択メモリセルMCに順方向(電流整流方向)電圧を印加した時の様子を示す図である。
選択メモリセルMCにセット動作を行う場合、選択ビット線電圧Ubを高電位、選択ワード線電圧Vwを低電位として、選択メモリセルMCにセット電圧Vsetを印加する。この様に電圧を印加すると、選択メモリセルMCを含む選択メモリセルマットMMの上下に位置する非選択メモリセルマットMM中の、選択ビット線BLに接続された非選択メモリセルMC及び選択ワード線WLに接続された非選択メモリセルMC(図中(3))には、二つの順方向バイアスされたメモリセル(図中(1),(2))を介して逆方向電圧が印加され、リセット方向のディスターブを受ける。同様に、選択メモリセルマットMM中の非選択メモリセル(図中(4))にも、二つの順方向バイアスされたメモリセルMC(図中二つの(1))を介して逆方向電圧が印加され、リセット方向のディスターブを受ける。
逆方向電圧を印加されたメモリセルMCの誤リセットを防ぐためには、印加される逆方向電圧がリセット電圧Vreset以下であると良い。即ち、メモリセルMCの後述する不感帯電圧をδとすると、セット電圧Vset及びリセット電圧Vresetは、Vset≦Vreset+2δの関係を満たす様に設定すると良い。メモリセルMCの不感帯電圧を確保するためには、例えばセルの構造をAg/a−Si/n−Siとするか、又はAg/a−Si/p−Si/n−Siとすることが可能である。
尚、選択メモリセルMCにリセット動作を行う場合、非選択メモリセルMCに印加される逆方向電圧は後述する中間電圧Vm以下の電圧となるため、誤リセットの問題は生じない。又、非選択メモリセルMCに印加される電圧は、従来通りメモリセルマットMMの場所ごとに自己整合的に決まる。
次に、本実施形態に係るメモリセルMCの構成例について説明する。図5は本実施形態に係るメモリセルMCの構成及びセット状態とリセット状態とを説明するための模式図を、図6は本実施形態に係るメモリセルMCの電流−電圧特性を示している。尚、ここでは抵抗変化メモリ素子の代表としてイオンメモリについて検討するが、印加電圧及びその極性によって低抵抗状態と高抵抗状態とを変化させることが可能であり、その抵抗状態をある程度保持でき、かつゼロバイアス近傍に後述する不感帯電圧が存在する様な素子であれば、その構成を問わない。
本実施形態に係るメモリセルMCは、図5の最も左の模式的構造図に示すように、ビット線BL側から順に配置された金属層11、アモルファスシリコン層12及びドープトポリシリコン層13,14を有する。金属層11は、金属イオンの発生源として機能する。アモルファスシリコン層12は、金属のフィラメントが成長する媒体となる。ドープトポリシリコン層13は、金属層11の対向電極となる。ドープトポリシリコン層13は、ドーピングのタイプをpタイプとしている。ドープトポリシリコン層14は、ドーピングタイプがnタイプであり、その上のp型のドープトポリシリコン層13と共にダイオードを形成している。アモルファスシリコン層12は、その下のp型のドープトポリシリコン層13に対してnタイプに見えることから、この界面には寄生的なダイオードがあるとみなせる。尚、本実施形態においてはドープトポリシリコン層14を採用しているが、ドープトポリシリコン層13とワード線WLを直接接続することも可能である。
図5の構成図の右側には、このメモリセルMCの状態を模式的に表す図として、二つのセル状態における模式図を示している。金属フィラメントは下向きの縦長の三角形で示している。ドープトポリシリコン層13,14により形成されるダイオードは、ビット線BL側をアノード、ワード線WL側をカソードとするが、アモルファスシリコン層12とドープトポリシリコン層13との界面に形成される寄生ダイオードは、これとは逆向きで、ワード線WL側をアノード、ビット線BL側をカソードとする。図中(1)は、メモリセルMCのフィラメントがアモルファスシリコン層12を貫通していない場合である。この場合、寄生ダイオードが現れている。図中(2)は、メモリセルMCのフィラメントがアモルファスシリコン層12を貫通している場合である。この場合には、寄生ダイオードは現れない。
図6は、ビット線BL及びワード線WLも含めたメモリセルMCの電気的特性を示している。図中、横軸Vはワード線WL側に対するビット線BL側の電位を示している。第1象限はワード線WL側に対してビット線BL側の電位が高い場合、第3象限はワード線WL側に対してビット線側の電位が低い場合を示している。縦軸Iは、ビート線BL側からワード線WL側への流れを正方向とした電流を示している。
可変抵抗素子の単独の特性に着目すると、可変抵抗素子の特性は、オーミック特性を示す。低抵抗状態であるセット状態は、原点を通る実線のような大きな傾きで表され、高抵抗状態であるリセット状態は、原点を通る破線のような、セット状態よりも小さな傾きで表される。フィラメントが対向電極であるドープトポリシリコン層13に接触しかけの状態は、弱リセット状態と呼ぶ。弱リセット状態の特性はリセット状態と同様であるが、ビット線BLの電位が上がるとセット状態に容易に遷移する第1象限の一点鎖線のような変化をする。また、フィラメントがかろうじて対向電極に接している場合は、特性はセット状態と同様であるが、ワード線WLの電位が上がるとすぐに接触がなくなり、高抵抗のリセット状態に遷移する第3象限の一点鎖線のような変化をする。
一方、図6の二点鎖線及び点線はダイオード特性を示している。ダイオード特性は、可変抵抗素子の特性に重ねて表示されている。ビット線BL又はワード線WLに印加された電圧は、可変抵抗素子とダイオードに分配されるので、可変抵抗素子に印加される電圧が増加するほど、ダイオードに印加される電圧は減少する。したがって、ダイオードに印加される電圧は、ビット線BL又はワード線WLに印加される電圧を基準として、可変抵抗素子に印加される電圧とは横軸方向に逆向きに増加するように表現している。可変抵抗素子の特性とダイオードの特性の交点が動作点を表すことになる。
いま、図6に示すように、ダイオード特性は二点鎖線で示す寄生ダイオードと、点線で示す常に存在する固定ダイオードの特性を含む。すなわち第1象限では、寄生ダイオードが現われるとき(リセット状態のとき)は、寄生ダイオード特性は逆バイアス特性である。よって、ワード線WL側に対するビット線BL側の電位を電圧V1とすると、可変抵抗素子がリセット状態の場合には、ダイオード特性は、電圧V1から固定ダイオードの順方向降下電圧Vfと寄生ダイオードのブレークダウン電圧Vbdを足した電圧(Vbd+Vf)だけ逆バイアスがかかると急激にダイオード電流が増加するような特性となる。このダイオード特性(点線)とリセット状態の可変抵抗素子の特性(破線)との交点aがリセット状態の動作点である。又、この電圧Vbd+Vfが不感帯電圧δとなる。
一方、可変抵抗素子がセット状態の場合には、寄生ダイオードは消失するので、ダイオード特性は固定ダイオードの順方向特性のみとなる。よって、ダイオード特性は、電圧V1から固定ダイオードの順方向降下電圧Vfを超えて順方向電圧が印加されると電流が増加する特性となり、不感帯電圧はVfとなる。この場合、セット状態の可変抵抗素子の特性(実線)と固定ダイオードの順方向特性との交点bがセット状態の動作点となる。このため、電圧V1がセット電圧Vsetの場合、リセット状態からセット状態への遷移は、動作点aから動作点bへの遷移となる。
第3象限では、固定ダイオードは逆バイアス特性である。寄生ダイオードが現れるリセット状態では、寄生ダイオード特性が順バイアス特性である。このため、可変抵抗素子がリセット状態である場合には、ダイオード特性は、ワード線WL側に対するビット線側の電圧V2(負電圧)を基準として、横軸正方向に向かって固定ダイオードのブレークダウン電圧Vbd′を超えてから、寄生ダイオードの順方向電流が増加する特性となる。この寄生ダイオード特性を示す二点鎖線とリセット状態の可変抵抗素子の特性を示す破線との交点cがリセット状態の動作点である。
また、可変抵抗素子がセット状態のときは、寄生ダイオードは消失しているので、ダイオード特性は固定ダイオードの逆バイアス特性のみとなる。この場合、電圧Vbd′が不感帯電圧δ′となる。電圧V2から固定ダイオードのブレークダウン電圧Vbd′を超えた点で急激に電流が増加するダイオード特性(点線)とセット状態の可変抵抗素子の特性(実線)の交点dがセット状態の動作点となる。このため、電圧V2がリセット電圧Vresetの場合、セット状態からリセット状態への遷移は、動作点dから動作点cへの遷移となる。
尚、図6においては、金属層11中の金属がイオン化するための電圧を考慮していないが、不感帯電圧δ,δ′にはこの電圧も含まれる。
[動作]
次に、本実施形態に係る半導体記憶装置の動作について説明する。本実施形態に係る半導体記憶装置は、セット動作、リセット動作又は読み出し動作を行わない時は後述するホールド状態であり、セット動作、リセット動作又は読み出し動作を行う場合には、これらの動作に先立って後述するスタンバイ動作を行ってからセット動作、リセット動作又は読み出し動作を行う。尚、以下の説明においてはx配線xLをビット線BL、y配線yLをワード線WLとする場合について例示している。又、メモリセルMCは順方向のゼロバイアス付近に不感帯電圧δを有している為、二つ以上の順方向バイアスが印加されているメモリセル(以下、順方向バイアスセル)MCのリーク電流については考慮していない。同様に、逆方向バイアスが印加されているメモリセルMCについてのリーク電流については考慮していない。更に、以下の説明においては、隣接配線間の容量カップリングを100%と仮定する。
次に、本実施形態に係る半導体記憶装置の動作について説明する。本実施形態に係る半導体記憶装置は、セット動作、リセット動作又は読み出し動作を行わない時は後述するホールド状態であり、セット動作、リセット動作又は読み出し動作を行う場合には、これらの動作に先立って後述するスタンバイ動作を行ってからセット動作、リセット動作又は読み出し動作を行う。尚、以下の説明においてはx配線xLをビット線BL、y配線yLをワード線WLとする場合について例示している。又、メモリセルMCは順方向のゼロバイアス付近に不感帯電圧δを有している為、二つ以上の順方向バイアスが印加されているメモリセル(以下、順方向バイアスセル)MCのリーク電流については考慮していない。同様に、逆方向バイアスが印加されているメモリセルMCについてのリーク電流については考慮していない。更に、以下の説明においては、隣接配線間の容量カップリングを100%と仮定する。
[ホールド状態]
図7に示すように、例えば3×3のメモリセルMCからなるメモリマットMMを有し、上下のメモリマットMMでx配線xLとy配線yLとを共有しているメモリセルアレイ1において、アクセスに入る前の状態、すなわちメモリセルMCの状態を保持しているときをホールドと呼び、すべてのビット線BL及びワード線WLは接地レベルであるVssまたはそれに準じるVs(=Vss/Vss〜:〜はフローティングレベルを表す)に設定する。この状態ではセルはその抵抗状態を維持してデータがメモリセルアレイ1に固定された状態となる。どのメモリセルにも電位バイアスはかからない。
図7に示すように、例えば3×3のメモリセルMCからなるメモリマットMMを有し、上下のメモリマットMMでx配線xLとy配線yLとを共有しているメモリセルアレイ1において、アクセスに入る前の状態、すなわちメモリセルMCの状態を保持しているときをホールドと呼び、すべてのビット線BL及びワード線WLは接地レベルであるVssまたはそれに準じるVs(=Vss/Vss〜:〜はフローティングレベルを表す)に設定する。この状態ではセルはその抵抗状態を維持してデータがメモリセルアレイ1に固定された状態となる。どのメモリセルにも電位バイアスはかからない。
[セット動作及び読み出し動作]
セット動作及び読み出し動作に際して、配線間の容量カップリングを考慮しない場合には図8に示す通り、次のような制御を行えば良い。即ち、スタンバイ動作において全ての配線を中間電圧Vmに設定し、セット動作又は読み出し動作においては、選択ビット線BLを所定の電圧Vdに、選択ワード線WLを接地電圧Vssに設定し、その他の非選択ビット線BL及び非選択ワード線WLをフローティング状態に設定する。その結果、選択ビット線BLをアノード側とする順方向バイアスセルを介して接続された非選択ワード線WLの電圧Vは、(所定の電圧Vd)−(不感帯電圧δ)=Vmd程度のフローティング電圧Vmd〜に分布し、選択ワード線WLをカソード側とする逆方向バイアスセルを介して接続された非選択ビット線BLの電圧Uは、(不感帯電圧δ)−(接地電圧Vss)=Vmss程度のフローティング電圧Vmss〜に分布する。尚、その他の非選択ビット線BL及び非選択ワード線WLの電圧は、中間電圧Vm程度の電圧Vm〜に分布する。上述のメモリセルMCを使用した場合、この様な電圧分布においてはディスターブの問題を生じない。
セット動作及び読み出し動作に際して、配線間の容量カップリングを考慮しない場合には図8に示す通り、次のような制御を行えば良い。即ち、スタンバイ動作において全ての配線を中間電圧Vmに設定し、セット動作又は読み出し動作においては、選択ビット線BLを所定の電圧Vdに、選択ワード線WLを接地電圧Vssに設定し、その他の非選択ビット線BL及び非選択ワード線WLをフローティング状態に設定する。その結果、選択ビット線BLをアノード側とする順方向バイアスセルを介して接続された非選択ワード線WLの電圧Vは、(所定の電圧Vd)−(不感帯電圧δ)=Vmd程度のフローティング電圧Vmd〜に分布し、選択ワード線WLをカソード側とする逆方向バイアスセルを介して接続された非選択ビット線BLの電圧Uは、(不感帯電圧δ)−(接地電圧Vss)=Vmss程度のフローティング電圧Vmss〜に分布する。尚、その他の非選択ビット線BL及び非選択ワード線WLの電圧は、中間電圧Vm程度の電圧Vm〜に分布する。上述のメモリセルMCを使用した場合、この様な電圧分布においてはディスターブの問題を生じない。
しかしながら、実際には隣接する配線間で容量カップリングが生じ、スタンバイ動作からセット動作又は読み出し動作に移行する際に、選択ビット線BL及び選択ワード線WLに隣接する配線等に電圧変化が生じる。従って、本実施形態においては容量カップリングの影響によるディスターブを防ぐようにスタンバイ動作時の印加電圧を設定している。
図9〜図11は、スタンバイ動作時及びセット動作時、読み出し動作時の選択ビット線BLの電圧Ub、選択ビット線BLと同一配線層の非選択ビット線BLの電圧U、選択ワード線WLの電圧Vw、選択ワード線WLと同一配線層の非選択ワード線WLの電圧Vを示す図である。尚、図9中、(a)はスタンバイ時の、(b)はセット動作時、読み出し動作時の印加電圧を示しており、図10中、スタンバイ動作時の各配線の設定電圧は黒い太線で、セット動作及び読み出し動作時の各配線の電圧状態は白抜きの線で表現している。
容量カップリングによる非選択メモリセルMCへの誤動作を抑制するために、スタンバイ動作において選択ビット線BL及び選択ワード線WLに中間電圧Vmを、選択ビット線BLと同一配線層の非隣接ビット線BL及び選択ビット線BLよりも選択メモリセルMCのアノード側に配置されている非選択ビット線BL及び非選択ワード線WLには中間電圧Vmよりも低い電圧Vm−Δを、選択ワード線WLと同一配線層の非選択ワード線WL及び選択ワード線WLよりも選択メモリセルMCのカソード側に配置されている非選択ビット線BL及び非選択ワード線WLには中間電圧Vmよりも高い電圧Vm+Δを印加する。ここで、電圧Vm−Δが印加される非隣接ビット線BL及び電圧Vm+Δが印加される隣接ワード線WLに接続された非選択メモリセルMCには2Δの逆方向電圧が印加されるため、誤リセットを防ぐためには2Δ<Vresetである必要があり、従って上記Δは、Vresetの半分以下の電圧に設定する。
次に、セット動作又は読み出し動作を行うために、選択ビット線BLに電圧Vdを、選択ワード線WLに接地電圧Vssを印加し、非選択ビット線BL及び非選択ワード線WLをフローティング状態とする。セット動作において電圧VdはメモリセルMCをセット状態に遷移させるのに十分な電圧Vsetであり、読み出し動作においては電圧Vdは読み出し電圧Vreadである。この電圧変化に伴い、容量カップリングによって選択ビット線BLに隣接する非選択ビットBL線の電圧はVd−Δまで急激に上昇し、選択ワード線WLに隣接する非選択ワード線WLの電圧は、Δまで急激に下降する。従って、これら非選択ビット線BLと選択ワード線WLとに接続されているメモリセルMC及び選択ビット線BLと非選択ワード線WLとに接続されているメモリセルMCにはVd−Δの順方向電圧が急激に印加されるため、誤セットを防ぐためにはVd−Δ<Vsetである必要がある。
その後、図11に示す通り、選択ビット線BLと同一配線層の非選択ビット線BLから順方向バイアスセルを介して選択ワード線WLに電流が流れ、選択ビット線BLと同一配線層の非選択ビット線BLの電圧Uは先述のVmss〜に分布する。同様に、選択ビット線BLから順方向バイアスセルを介して選択ワード線WLと同一配線層の非選択ワード線WLに電流が流れ、選択ワード線WLと同一配線層の非選択ワード線WLの電圧Vは先述のVmd〜に分布する。又、選択ビット線BLよりも選択メモリセルMCのアノード側に配置されている非選択ビット線BL及び非選択ワード線WLの電圧U,VはVm−Δ程度のフローティング電圧(Vm−Δ)〜に分布し、選択ワード線WLよりも選択メモリセルMCのカソード側に配置されている非選択ビット線BL及び非選択ワード線WLの電圧U,VはVm+Δ程度のフローティング電圧(Vm+Δ)〜に分布する。尚、中間電圧VmやΔはこの様な電圧の安定状態を保持する様に設定する。
尚、以上の様に電圧を設定した場合には、選択メモリセルマットMMの上下間でスタンバイ電圧が異なり、図12に示す通り、2Δの電圧差が生じる。そして、アクセスの状況によって、スタンバイ電圧の設定を変えなくてはならないので、隣接メモリセルマットMM間でx配線xL又はy配線yLを共有する様なデコードは出来ない。
[リセット動作]
次に、リセット動作について同様の説明を行う。リセット動作に際して、配線間の容量カップリングを考慮しない場合には、図13に示す通り、次の様な制御を行えば良い。即ち、スタンバイ状態においては全ての配線を中間電圧Vmに設定し、リセット動作においては、選択ビット線BLを接地電圧Vssに、選択ワード線WLを所定の電圧Vdに設定し、その他のx配線xL及びy配線yLをフローティング状態に設定する。その結果、選択ワード線WLをアノード側とする順方向バイアスセルに接続された非選択ビット線BLの電圧Uは、フローティング電圧Vmd〜に分布し、選択ビット線BLをカソード側とする逆方向バイアスセルに接続された非選択ワード線WL電圧Vは、フローティング電圧Vmss〜に分布する。尚、その他の非選択ビット線BL及び非選択ワード線WLの電圧U,Vは、中間電圧Vm程度の電圧Vm〜に分布する。上述のメモリセルMCを使用した場合、この様な電圧分布においてもディスターブの問題を生じない。
次に、リセット動作について同様の説明を行う。リセット動作に際して、配線間の容量カップリングを考慮しない場合には、図13に示す通り、次の様な制御を行えば良い。即ち、スタンバイ状態においては全ての配線を中間電圧Vmに設定し、リセット動作においては、選択ビット線BLを接地電圧Vssに、選択ワード線WLを所定の電圧Vdに設定し、その他のx配線xL及びy配線yLをフローティング状態に設定する。その結果、選択ワード線WLをアノード側とする順方向バイアスセルに接続された非選択ビット線BLの電圧Uは、フローティング電圧Vmd〜に分布し、選択ビット線BLをカソード側とする逆方向バイアスセルに接続された非選択ワード線WL電圧Vは、フローティング電圧Vmss〜に分布する。尚、その他の非選択ビット線BL及び非選択ワード線WLの電圧U,Vは、中間電圧Vm程度の電圧Vm〜に分布する。上述のメモリセルMCを使用した場合、この様な電圧分布においてもディスターブの問題を生じない。
しかしながら、実際には隣接する配線間で容量カップリングが生じ、スタンバイ動作からリセット動作に移行する際に、選択ビット線BL及び選択ワード線WLに隣接する配線等に電圧変化が生じる。従って、本実施形態においては容量カップリングの影響によるディスターブを防ぐようにスタンバイ動作時の印加電圧を設定している。
図14〜図16は、スタンバイ動作時及びリセット動作時の選択ビット線BLの電圧Ub、選択ビット線BLと同一配線層の非選択ビット線BLの電圧U、選択ワード線WLの電圧Vw、選択ワード線WLと同一配線層の非選択ワード線WLの電圧Vを示す図である。尚、図14中、(a)はスタンバイ時の、(b)はリセット動作時の印加電圧を示しており、図15中、スタンバイ動作時の各配線の設定電圧は黒い太線で、リセット時の各配線の電圧状態は白抜きの線で表現している。
容量カップリングによる非選択メモリセルMCへの誤動作を抑制するために、スタンバイ動作において非選択ビット線BL及び非選択ワード線WLに中間電圧Vmを、選択ビット線BLには中間電圧Vmよりも低い電圧Vm−Δを、選択ワード線WLには中間電圧Vmよりも高い電圧Vm+Δを印加する。ここで、選択メモリセルMCには2Δの逆方向電圧が印加されるため、セット動作時と同様に、上記Δは、Vresetの半分以下に設定する。
次に、リセット動作を行うために、選択ビット線BLに接地電圧Vssを、選択ワード線に電圧Vdを印加し、非選択ビット線BL及び非選択ワード線WLをフローティング状態とする。電圧Vdは、ここではリセット電圧Vresetである。これに伴い、容量カップリングによって選択ビット線BLに隣接する非選択ビットBL線の電圧はΔまで急激に下降し、選択ワード線WLに隣接する非選択ワード線WLの電圧は、Vd−Δまで急激に上昇する。従って、これら非選択ビット線BLと選択ワード線WLとに接続されているメモリセルMC及び選択ビット線BLと非選択ワード線WLとに接続されているメモリセルMCにはVd−Δの逆方向電圧が急激に印加されるため、誤セットを防ぐためにはVd−Δ<Vresetである必要がある。
尚、図16に示す通り、選択ビット線BLに隣接する非選択ビット線BLには順方向バイアスセルが接続されていない為に充電が行われず、選択ビット線BLに隣接する非選択ビット線BLの電圧UはΔ程度の電圧Δ〜に分布して定常状態となる。同様に、選択ワード線WLに隣接する非選択ワード線WLにも順方向バイアスセルが接続されていない為、放電が行われず、選択ワード線WLに隣接する非選択ワード線WLの電圧VはVd−Δ程度の電圧(Vd−Δ)〜に分布して定常状態となる。又、図16に示す通り、順方向バイアスセルを介して選択ビット線BLに接続された非選択ワード線WLの電位はVmss〜に、順方向バイアスセルを介して選択ワード線に接続された非選択ビット線の電圧はVmd〜に分布する。従って、図17に示す通り、リセット動作においては選択メモリセルマットMMの上下3層の非選択メモリセルマットMMに影響が及ぶ事となるが、ディスターブの問題は生じない。尚、中間電圧VmやΔはこの様な電圧の安定状態を保持する様に設定する。
[周辺回路の構成]
次に、本実施形態に係る半導体記憶装置の周辺回路について説明する。本実施形態に係る半導体記憶装置においては、x配線xLとy配線yLとの役割を、選択メモリセルMCによって切り替えている。即ち、x配線xL及びy配線yLのうち、選択メモリセルMCのアノードに接続されている方をビット線BLとして、カソードに接続されている方をワード線WLとして制御する。従って、x配線制御回路2及びy配線制御回路3は、いずれもビット線制御回路及びワード線制御回路として機能する必要があるので、同様に構成されている。
次に、本実施形態に係る半導体記憶装置の周辺回路について説明する。本実施形態に係る半導体記憶装置においては、x配線xLとy配線yLとの役割を、選択メモリセルMCによって切り替えている。即ち、x配線xL及びy配線yLのうち、選択メモリセルMCのアノードに接続されている方をビット線BLとして、カソードに接続されている方をワード線WLとして制御する。従って、x配線制御回路2及びy配線制御回路3は、いずれもビット線制御回路及びワード線制御回路として機能する必要があるので、同様に構成されている。
図18は、y配線制御回路2及びx配線制御回路3の構成を示すブロック図である。x配線制御回路2及びy配線制御回路3は、メモリセルマットMM内で隣接する複数のy配線yL又はx配線xLをまとめてビット線ブロックBLB又はワード線ブロックWLBとし、同時にアクセスすることが可能である。
ビット線ブロックBLBを構成する複数のビット線BLは、ビット線ブロックBLB毎に設けられたx配線ドライバ3aに接続され、一つのビット線ブロックBLBを構成する複数のビット線BLのうちの一つがビット線ブロックBLB毎に設けられたx配線ドライバ3aによってデコード選択されてSSCC回路3bに接続される。又、SSCC回路3bは各x配線ドライバ3aによってそれぞれ選択された複数のビット線BLに同時にアクセスし、それぞれについて個別に電流制限や電圧変化の検知を行う。
ワード線WLについても同様に、ワード線ブロックWLBを構成する複数のワード線WLがワード線ブロックWLBごとに設けられたy配線選択ドライバ2aに接続され、ワード線WLが一つ選択されてSSCC回路2bに接続される。しかし、ワード線ブロックWLBは一つのみ駆動されるため、ワード線WLは一つのみ選択され、SSCC回路2bにおいて電圧を印加される。
[y配線ドライバ2a及びx配線ドライバ3aの構成]
図19は、y配線ドライバ2a及びx配線ドライバ3aの構成例を示すブロック図である。尚、y配線ドライバ2a及びx配線ドライバ3aは同様に構成されているので、以下、y配線ドライバ2a及びx配線ドライバ3aを総称して配線ドライバと呼ぶ。又、図中、xyL_1〜xyL_kは、x配線xL_1〜xL_k又はy配線yL_1〜yL_kの事を表している。
図19は、y配線ドライバ2a及びx配線ドライバ3aの構成例を示すブロック図である。尚、y配線ドライバ2a及びx配線ドライバ3aは同様に構成されているので、以下、y配線ドライバ2a及びx配線ドライバ3aを総称して配線ドライバと呼ぶ。又、図中、xyL_1〜xyL_kは、x配線xL_1〜xL_k又はy配線yL_1〜yL_kの事を表している。
配線ドライバ2a,3aは、一つの選択線xyLを選択して入力ノードLB_iに接続する選択部21a,31a、選択された選択線xyLに電圧を供給する選択線電位部22a,32a、及び選択されなかった選択線xyLに電圧を供給する非選択線電位部23a,33aを備えている。選択部21a,31aは、ビット線ブロックBLB又はワード線ブロックWLB(以下、「選択線ブロック」と呼ぶ。)を構成する複数のビット線BL又はワード線WL(以下、「選択線xyL」と呼ぶ。)のうちの一つを選択、NMOSトランジスタを介して入力ノードLB_iと接続する。選択線電位部22a,32aは、選択された選択線xyLと選択線電位供給ノードnU1とを接続し、ノードnU1に選択線電位を供給する。非選択線電位部23a,33aは、非選択線xyLと非選択線電位供給ノードnU2とを接続し、ノードnU2に非選択線電位を供給する。
選択電位部22a,32aを構成する複数のNMOSトランジスタはそれぞれのゲートにアドレス信号*B1−*Bkを入力しており、一つのアドレス信号のみが“H”となる事によって一つの選択線xyLを選択線電位供給ノードnU1に接続して、選択線xyLを予め選択線電位U1に充電する。
非選択電位部32a,33aを構成する複数のNMOSトランジスタはそれぞれのゲートにアドレス信号/*B1−/*Bkを入力しており、選択電位部22a,32aにおいて選択されなかった選択線xyLに対応するアドレス信号が“H”となる事によって非選択の選択線xyLを非選択線電位U2に充電する。
次に、アドレス信号*B1−*Bk及びアドレス信号/*B1−/*Bkが全て“L”となり、その代わりに選択部21a,31aを構成する複数のMOSトランジスタのゲートに入力されたアドレス信号B1−Bkのうち、選択電位部22a,32aにおいて選択されたアドレス信号*B1−*Bkに対応するアドレス信号が“H”となる。これによって選択された一つの選択線xyLが入力ノードLB_iに接続され、選択されなかった選択線xyLはフローティング状態となる。
アドレス信号B1−Bk、アドレス信号*B1−*Bk及びアドレス信号/*B1−/*Bk、はメモリセルアレイ1に接続された全ての配線ドライバ2a,3aについて共通に接続されている。又、配線ドライバ2a,3aとSSCC回路2b,3bの間には更に図示しないデコード回路が接続されており、選択メモリセルマットMMに含まれる選択メモリセルMCのみが選択される様に構成されている。
アドレス信号B1−Bk、アドレス信号*B1−*Bk及びアドレス信号/*B1−/*Bk、はメモリセルアレイ1に接続された全ての配線ドライバ2a,3aについて共通に接続されている。又、配線ドライバ2a,3aとSSCC回路2b,3bの間には更に図示しないデコード回路が接続されており、選択メモリセルマットMMに含まれる選択メモリセルMCのみが選択される様に構成されている。
[SSCC回路2b及び3bの構成]
次に、図20を参照してSSCC回路2b及び3bの構成について説明する。SSCC回路2b及び3bは、選択線xyLへの電流の流入を遮断する部分である電流遮断部(current cutter: CC)21b,31bと、この電流遮断部21b,31bを制御し、かつメモリセルMCの抵抗状態をビット線BLの電位レベルから検知する状態検出部(state sensor: SS)22b,32bよりなる。全体の回路をSSCCと略記する。電流遮断部21b,31bには、入力ノードLB_iが接続されている。電流遮断部21b,31bは、動作モードに応じてノードLB_iに選択ビット線電圧Ub及び選択ワード線電圧Vwを印加する。
次に、図20を参照してSSCC回路2b及び3bの構成について説明する。SSCC回路2b及び3bは、選択線xyLへの電流の流入を遮断する部分である電流遮断部(current cutter: CC)21b,31bと、この電流遮断部21b,31bを制御し、かつメモリセルMCの抵抗状態をビット線BLの電位レベルから検知する状態検出部(state sensor: SS)22b,32bよりなる。全体の回路をSSCCと略記する。電流遮断部21b,31bには、入力ノードLB_iが接続されている。電流遮断部21b,31bは、動作モードに応じてノードLB_iに選択ビット線電圧Ub及び選択ワード線電圧Vwを印加する。
電流遮断部21b,31bにおいて制御信号RS/WLが入力されるNチャネルトランジスタN1は、SSCC回路2b,3bが選択ビット線BLに接続しておりかつリセット動作を行う際、又はSSCC回路2b,3bが選択ワード線WLに接続しておりかつセット動作又は読み出し動作を行う際に用いる経路である。この場合、制御信号RS/WLを常に“H”に設定し、入力ノードLB_iを低電位にして、選択メモリセルMCからSSCC回路2b,3bへと電流を流すことになる。このときPMOSトランジスタP1はオフとなるように状態検出部22b,32bから制御される。状態検出部22b,32bは、入力ノードLB_iのレベルがある程度低くなったら制御信号gpを立ち上げるインバータIV1と、インバータIV1の出力を反転させるインバータIV2と、インバータIV2の出力をラッチするラッチ回路L1から構成される。インバータIV1は入力ノードLB_iの電位レベルを反転するCMOSインバータで、その電源はUb/Vwである。インバータIV1の出力信号gpが電流遮断部21b,31bのPMOSトランジスタP1のゲートに入力し、そのオン/オフを制御する。ラッチL1は、制御信号gpを受けて入力ノードLB_iの状態を保持する回路である。初期状態として制御信号/startが‘H’であり制御信号setは立ち上がっていない。ラッチL1が働くのは制御信号/startが‘L’になってからで制御信号gpの状態を制御信号setとして出力する。ラッチL1の電源は、入力側ではUb/Vw、出力側ではセルの状態設定とは独立の電源Vddが使用される。これによって制御信号setの出力を安定して確保する。
[レイアウト]
次に、以上のように構成されたメモリセルアレイ1及び周辺回路のレイアウトについて説明する。図21は、メモリセルアレイ1及び周辺回路のレイアウトを示す平面図である。本実施形態に係る半導体記憶装置においては、メモリセルアレイ1がマトリクス状に配置され、メモリセルアレイ1のx配線xL方向の側面にはx配線ドライバ3aが、y配線yL方向の側面にはy配線ドライバ2aが配置される。又、メモリセルアレイ1の対角線方向の位置(四隅の外側位置)には後述するbus fall&MUXが形成される。
次に、以上のように構成されたメモリセルアレイ1及び周辺回路のレイアウトについて説明する。図21は、メモリセルアレイ1及び周辺回路のレイアウトを示す平面図である。本実施形態に係る半導体記憶装置においては、メモリセルアレイ1がマトリクス状に配置され、メモリセルアレイ1のx配線xL方向の側面にはx配線ドライバ3aが、y配線yL方向の側面にはy配線ドライバ2aが配置される。又、メモリセルアレイ1の対角線方向の位置(四隅の外側位置)には後述するbus fall&MUXが形成される。
図22は、1組のメモリセルアレイ1及び周辺回路に着目した概略図である。x配線xL及びy配線yLは、高さ方向に交互に配置され、互いに直交する。x配線xL及びy配線yLはどちらもビット線BL又はワード線WLとして機能する。従って、本実施形態においてはx配線xL及びy配線yLの特性差をなくすために、メモリセルアレイ1を、正方形を底面とする直方体として構成する。メモリセルアレイ1の側面からは、x配線xL及びy配線yLが、それぞれ交互に引き出されてx配線ドライバ3a及びy配線ドライバ2aに接続される。従って、本実施形態においては、メモリセルアレイ1のy配線yL及びx配線xLから周辺回路への配線を行うため、メモリセルアレイ1の射影部分1´の4辺近傍を垂直配線領域としている。
メモリセルアレイ1にアクセスするための周辺回路は、図示のようにメモリセルアレイ1下の基板上に設けられる。x配線xLとy配線yLとは同一の機能を有するため、回路レイアウトはメモリセルアレイ1底面の中心に対してほぼ4回対称C4を満たしている。メモリセルアレイ1のy配線yL方向の両端部に対応する位置にはy配線ドライバ2aが配置され、メモリセルアレイ1のx配線xL方向の両端部に対応する位置にはx配線ドライバ3aが配置される。メモリセルアレイ1の射影部分1´中央には周辺回路を駆動制御するコントロール回路4が配置され、コントロール回路4とy配線ドライバ2a及びx配線ドライバ3aとの間にSSCC回路2b,3bが配置される。又、コントロール回路4の四辺には、外部からコントロール回路4への制御信号や、コントロール回路4とSSCC回路2b,3bとの制御信号やデータ等を送受信するバス1aが形成されている。バス1aはメモリセルアレイ1の射影部分1´に形成されており、メモリセルアレイ1射影部分1´の四辺にはx,y配線xL,yLの垂直配線が形成されている。従って、バス1aは、外部との信号の入出力の為に、メモリセルアレイ1の対角線方向に延びている。又、y配線ドライバ2a及びx配線ドライバ3aには、それぞれバス1bが接続されている。バス1bには、アドレス信号線B1−Bk等のアドレスバスやデータバス等が、メモリセルマットMMごとに含まれている。
[x,y配線ドライバ2a,3aのレイアウト]
次に、x,y配線ドライバ2a,3aのレイアウトについて説明する。図23はx,y配線ドライバ2a,3aの配置例を示すブロック図であり、図24は、同配置例の平面図である。例えばメモリセルアレイ1が16層のメモリセルマットMMから構成されていた場合、図18において説明した様な複数のx,y配線ドライバ2a,3aが8組又は9組必要である。説明を簡略化するため、x,y配線ドライバ2a,3aが8組であると考え、これら8組のx,y配線ドライバ2a,3aをそれぞれ2aA−2aH,3aA−3aHとすると、最も上層のメモリセルマットMMに接続されるx,y配線ドライバ2aA,3aAはメモリセルアレイ1から最も遠い位置に配置され、最も下層のメモリセルマットMMに接続されるx,y配線ドライバ2aH,3aHはメモリセルアレイ1に最も近い位置に配置される。
次に、x,y配線ドライバ2a,3aのレイアウトについて説明する。図23はx,y配線ドライバ2a,3aの配置例を示すブロック図であり、図24は、同配置例の平面図である。例えばメモリセルアレイ1が16層のメモリセルマットMMから構成されていた場合、図18において説明した様な複数のx,y配線ドライバ2a,3aが8組又は9組必要である。説明を簡略化するため、x,y配線ドライバ2a,3aが8組であると考え、これら8組のx,y配線ドライバ2a,3aをそれぞれ2aA−2aH,3aA−3aHとすると、最も上層のメモリセルマットMMに接続されるx,y配線ドライバ2aA,3aAはメモリセルアレイ1から最も遠い位置に配置され、最も下層のメモリセルマットMMに接続されるx,y配線ドライバ2aH,3aHはメモリセルアレイ1に最も近い位置に配置される。
データバスを構成するデータ線は各選択線ブロックBLB,WLBからのデータであり、各々SSCC回路2b,3bに接続される。SSCC回路2b,3bへの接続は、選択線xyLがビット線BLとしての役割を担うときは並列データ転送なので同時に活性化されるが、WLとしての役割を担うときは1本を選択するのでそのためのデコーダとしてWL decoder(図23)を設ける。このデコーダにはアドレス信号/BLが入り、選択線xyLがビット線BLとして動作するときは/BL=“L”としてデコーダのNANDロジックゲートの出力を“H”にして全てのSSCC回路と選択線xyLがつながるようにしている。
[bus fall&MUXのレイアウト]
図25は、bus fall&MUXの配置例を示す平面図である。bus fall&MUXは、メモリセルアレイ1から基板部のバスにアドレス、データ及び各種制御信号を落とす部分である。又、bus fall&MUXは、その四辺にデコード回路address/muxを有し、デコード回路address/muxを介してアドレス信号の入出力を行う。
図25は、bus fall&MUXの配置例を示す平面図である。bus fall&MUXは、メモリセルアレイ1から基板部のバスにアドレス、データ及び各種制御信号を落とす部分である。又、bus fall&MUXは、その四辺にデコード回路address/muxを有し、デコード回路address/muxを介してアドレス信号の入出力を行う。
本実施形態においては同時に2つ以上のメモリセルマットMMにアクセスされることは無いので、各メモリセルマットMMのデータバスは共有化されてバス1aに接続される。一方、B1−Bk等のアドレスバスは個々のメモリセルマットMMごとにx配線ドライバ及びy配線ドライバから独立して引き出され、アドレスバスを45度曲げて配線する45度配線部を介してデコード回路address/muxに接続される。
図26は、45度配線の方法を説明するための概略図である。図26において、引出領域とはx,y配線ドライバ2a,3aから引き出されたアドレスバスの、45度曲がる前の部分であり、45度配線領域とはアドレスバスの45度曲げられた部分であり、取り込み領域とはアドレスバスが45度領域から更に45度曲げられて、引出領域と平行な方向に戻された部分である。又、引出領域におけるアドレス配線のピッチをyとする。又、各アドレス配線の引出領域と45度配線領域との境界を通る直線と、アドレスバスに対して垂直な直線とがなす角度を引出角度と呼び、各アドレス配線の45度配線領域と取り込み領域との境界を通る直線と、アドレスバスに対して垂直な直線とがなす角度を取り込み角度と呼ぶ。
図26では、3通りの45度配線の方法を示している。図26(a)では、引出角度及び取り込み角度が共に45度であり、アドレス配線のピッチは45度配線領域においては√2y、取り込み領域においてはyとなる。この様な45度配線方法はアドレスバス自体をずらす場合に有効である。
しかしながら、アドレスバスをデコード回路address/muxに取り込む場合には、取り込み領域におけるアドレス信号のピッチをyに抑える必要は無く、図26(b)の様な構成を採用することも可能である。図26(b)では、引出角度が45度であり、取り込み角度が0度である。又、アドレス配線のピッチは45度配線領域においては√2y、取り込み領域においては2yとなる。
本実施形態においては上記45度配線の方法を更に発展させ、45度配線領域の面積を削減することによって回路面積を縮小している。本実施形態においては、図26(c)に示す通り引出角度が45/2度であり、取り込み角度が0度である。又、アドレス配線のピッチは45度配線領域においてはy、取り込み領域においては√2yとなる。
[第2の実施形態]
次に、第2の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は基本的には第1の実施形態に係る半導体記憶装置と同様であるが、メモリセルアレイ1へのコンタクト方法及び周辺回路のレイアウトパターンが異なっている。即ち、第1の実施形態においてはx配線xL及びy配線yLをそれぞれメモリセルアレイ1の両側壁から交互に引き出し、メモリセルアレイ1射影領域1´の四辺へと接続させていたが、本実施形態においては、図27に示す通り、x配線xL及びy配線yLをそれぞれメモリセルアレイ1の片面から引き出し、メモリセルアレイ1射影領域1´の隣接する二辺へと接続させる。又、本実施形態においては周辺回路がメモリセルアレイ1の対角線(図中、二点鎖線)に対して対象に、即ち、ほぼ2面体対称D1にレイアウトされる。更に、図28に示す通り、bus fall&MUXをメモリセルアレイ1の対角線と平行に配置する。本実施形態においては45度配線領域を削減できるので、レイアウトの自由度が増す。
次に、第2の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は基本的には第1の実施形態に係る半導体記憶装置と同様であるが、メモリセルアレイ1へのコンタクト方法及び周辺回路のレイアウトパターンが異なっている。即ち、第1の実施形態においてはx配線xL及びy配線yLをそれぞれメモリセルアレイ1の両側壁から交互に引き出し、メモリセルアレイ1射影領域1´の四辺へと接続させていたが、本実施形態においては、図27に示す通り、x配線xL及びy配線yLをそれぞれメモリセルアレイ1の片面から引き出し、メモリセルアレイ1射影領域1´の隣接する二辺へと接続させる。又、本実施形態においては周辺回路がメモリセルアレイ1の対角線(図中、二点鎖線)に対して対象に、即ち、ほぼ2面体対称D1にレイアウトされる。更に、図28に示す通り、bus fall&MUXをメモリセルアレイ1の対角線と平行に配置する。本実施形態においては45度配線領域を削減できるので、レイアウトの自由度が増す。
[第3の実施形態]
次に、第3の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は基本的には第1及び第2の実施形態と同様であるが、本実施形態においては図29に示す通り、第1及び第2の実施形態におけるセルユニットCUを二つ縦列に積み上げて一つのメモリセルMCを構成し、3値のメモリセルMCとして使用する。以下、図30を参照し、第1及び第2の実施形態におけるセルユニットCUを二つ縦列に積み上げたメモリセルMCを「縦列セル」と呼び、このメモリセルMCの多値状態の定義と状態遷移などについて説明する。
次に、第3の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は基本的には第1及び第2の実施形態と同様であるが、本実施形態においては図29に示す通り、第1及び第2の実施形態におけるセルユニットCUを二つ縦列に積み上げて一つのメモリセルMCを構成し、3値のメモリセルMCとして使用する。以下、図30を参照し、第1及び第2の実施形態におけるセルユニットCUを二つ縦列に積み上げたメモリセルMCを「縦列セル」と呼び、このメモリセルMCの多値状態の定義と状態遷移などについて説明する。
まず、メモリセルMCの状態の定義は、縦列セルを構成するセルユニットCU1,CU2の両方がリセット状態である場合を‘2’状態、セルユニットCU1,CU2の一方のみがリセット状態である場合を‘1’状態、リセット状態のセルユニットCU1,CU2を全く含まない場合を‘0’状態とする。これで縦列セルに3つの状態を設定することが出来るので、このメモリセルMCは3値のセルとなる。
次に、縦列セルでリテンション特性が大幅に改善されることの説明を行う。セルユニットCU1,CU2では、電極間で導電体が繋がり低抵抗になったセット状態(S)は準安定な状態であり、電気的、熱的などの擾乱により導電体は拡散して弱リセット状態(WR)を経てやがてリセット状態(R)になる。リセット状態はアモルファスシリコン層12,22内に金属イオンが僅かに拡散した状態として安定した状態を形成し、少々の擾乱では低抵抗状態には遷移することは無い。
そこで、選択メモリセルMCをある状態に遷移させる過程と、メモリセルMCの自発的及び自然的な緩和過程を示すと、図30に示すようになる。すなわち、実線で囲んだメモリセルMCの‘2’状態は消去状態であると共に安定状態であり、ある程度の擾乱に対してはほとんど不揮発的にこの状態を維持できる。一方、自然的な緩和により状態が変化する可能性がある準安定状態のうち、比較的変化しやすいのが図中破線の枠で囲ったメモリセルMCである。この状態のメモリセルMCは、セルユニットCU1,CU2の少なくとも一方がセット状態である。セット状態は弱リセット状態に変化しやすい。また、準安定状態のうち、擾乱が無ければその状態を維持できる比較的安定した準安定状態は、図中一点鎖線の枠で囲って示す。S/Sのうち強くフィラメントが形成された状態、WR/WR、R/WR及びWR/Rの各状態がこの準安定状態に相当する。これらの状態はセルユニットCU1,CU2が強いセット状態か、弱リセット状態のみ、またはリセット状態と弱リセット状態の組み合わせである場合である。この準安定状態は擾乱が無ければその状態に留まることができる。
これらの準安定状態のうち強いセット状態は、擾乱があるとセット状態に遷移し、更にセット状態は弱リセット状態に遷移する。遷移後の弱リセット状態は、セット状態と容易に往き来できる高抵抗状態である。さらに弱リセット状態は、やがてリセット状態に遷移してセット状態には戻ることができない状態として安定化する。緩和過程としてはセット状態が弱リセット状態に緩和するのはごく容易であり、弱リセット状態がリセット状態に緩和するのは、かなり擾乱が大きいときと考えられる。
以上の点について、選択メモリセルMCのみに電位設定により状態遷移を生じさせる過程を実線の矢印で示し、経時的な自然の緩和の過程のうち緩和が生じ易い状態遷移を破線の矢印で示し、緩和が生じ難い状態遷移を一点鎖線矢印で示した。R/R状態は、電位設定によりS/S状態に遷移させることができる。S/S状態とS/RまたはR/S状態との間は、電位設定により容易に遷移させることができる。S/S状態から緩和過程によって生じたWR/S及びS/WRからは、電位設定により、S/S状態、S/R状態またはR/S状態に容易に遷移させることができる。WR/SまたはS/WR状態からさらに緩和が進んだ準安定状態のWR/WR状態からは電位設定によりS/S状態に容易に遷移させることができる。S/RまたはR/S状態から緩和が進んだWR/RまたはR/WR状態からは電位設定によりS/RまたはR/S状態に容易に遷移させることができる。
準安定状態のS/S状態からは、S/WR又はWR/S状態を経てWR/WR状態に緩和するので、セルユニットCU単体に比べてこの準安定状態から安定状態に緩和するのに時間がかかる。さらにWR/WR状態から一方のセルユニットCUがR状態になる緩和は比較的生じ難いので、セルが‘0’状態に留まる時間は長い。準安定状態であるWR/RやR/WR状態は、既に一方のセルユニットCUがリセット状態、すなわち高抵抗状態であるため、WR状態のセルユニットに大きな電気的擾乱を伝える確率が減る。このため、WR/R状態やR/WR状態からR/R状態への緩和は生じ難くなる。
縦列セルのリテンション特性は、以上のように、単体のセルユニットCUの特性に比べ格段に向上するが、さらに‘0’状態や‘1’状態でのリテンション不良に対して、より訂正がし易いECCを設けると、リテンションに対して良好なメモリシステムを構築できる。
以上、上記実施形態では、メモリセルMCを縦列セル構成として3値レベル化してデータリテンション特性を改善し、さらにペアセルとしてデータをコードとして記憶して、エラー訂正が可能な構成とすることによって、さらにリテンション特性を改善した不揮発性大容量メモリを構築できることを示した。ECCを入れることにより、4ビットバイナリデータをZ5の4シンボルの8セルで記憶させ、1シンボルのエラーを訂正可能にすることにより、25%のエラー対応が可能になる。これにより、メモリセルアレイ1の情報密度は低いが、データのリテンション信頼性は格段に向上する。ECCシステムを緩和して、Z7を用いて8ビットバイナリを6シンボルの12セルで記憶させ、1シンボルのエラーを訂正できるようにすれば、12.5%のエラー対応ができ、メモリセルアレイ1の情報密度は倍に向上する。
一方、メモリセルMCのリテンション特性が改善され、ECCが必要なくなれば、3ビットバイナリをZ3の2シンボルの2セルで記憶させることができるので、メモリの情報密度を1ビット2セルから1ビット0.7セルへと、3倍ほど大きくすることができる。さらに、メタルの配線の工程を入れるだけでメモリセルMCの密度をバイナリセルとして倍に出来て、アクセスも数の体系の変換の必要の無い直接的なデータ保持が可能となり、ランダムメモリに近い機能を持たせられるように出来る。
以上のことから、この実施形態によれば、消費電力が小さく、データリテンション特性の良い大容量ファイルメモリに向いた、三次元抵抗変化メモリを供給することができる。
図31は、第1及び第2の実施形態と第3の実施形態の積層構造の違いを示す断面図である。同図(b)に示す第3の実施形態に係る半導体記憶装置は、同図(a)に示す第1及び第2の実施形態に係る半導体記憶装置の製造工程と基本的には同様であるが、メモリセルMC間にx配線xL又はy配線yLとn+Si層などの挿入工程(図中A)を省略するだけで本実施形態に係るメモリセルアレイ1を製造することが可能である。又、書込みや読出しの手順は異なるので、周辺回路の構成や動作を変える必要があるが、設計によってはレイアウトを変えないで制御のステートマシンのロジックのみの対応も可能と出来る。
[まとめ]
以上をまとめると、上記の実施形態は次のようになる。
以上をまとめると、上記の実施形態は次のようになる。
(1)複数の第1の配線、前記第1の配線と交差する複数の第2の配と、並びに前記第1の配線及び前記第2の配線に接続された複数のメモリセルを有するメモリセルマットを、前記第1の配線及び前記第2の配線がメモリセルマット毎に交互に共有される様に複数積層してなるメモリセルアレイと、
前記メモリセルアレイに電圧を印加する周辺回路と
を有し、
前記メモリセルは可変抵抗特性と電流整流特性とを有し、前記電流整流特性に応じて一端をアノード、他端をカソードとし、
前記メモリセルアレイ内の前記メモリセルのアノードからカソードに向かう向きは全て同一であり、
前記周辺回路は、選択メモリセルのセット、リセット及び読み出し動作に際して、
前記選択メモリセルのアノード側に接続された前記第1の配線及び前記第2の配線の一方を選択ビット線として、セット、リセット及び読み出し動作に必要なアノード側の電圧である選択ビット線電圧を前記選択ビット線に印加し、
前記選択メモリセルのカソード側に接続された前記第1の配線及び前記第2の配線の他方を選択ワード線として、セット、リセット及び読み出し動作に必要なカソード側の電圧である選択ワード線電圧を前記選択ワード線に印加する
ことを特徴とする半導体記憶装置。
前記メモリセルアレイに電圧を印加する周辺回路と
を有し、
前記メモリセルは可変抵抗特性と電流整流特性とを有し、前記電流整流特性に応じて一端をアノード、他端をカソードとし、
前記メモリセルアレイ内の前記メモリセルのアノードからカソードに向かう向きは全て同一であり、
前記周辺回路は、選択メモリセルのセット、リセット及び読み出し動作に際して、
前記選択メモリセルのアノード側に接続された前記第1の配線及び前記第2の配線の一方を選択ビット線として、セット、リセット及び読み出し動作に必要なアノード側の電圧である選択ビット線電圧を前記選択ビット線に印加し、
前記選択メモリセルのカソード側に接続された前記第1の配線及び前記第2の配線の他方を選択ワード線として、セット、リセット及び読み出し動作に必要なカソード側の電圧である選択ワード線電圧を前記選択ワード線に印加する
ことを特徴とする半導体記憶装置。
(2)前記周辺回路は、前記選択メモリセルのセット、リセット及び読み出し動作に際して、前記メモリセルアレイの非選択メモリセルに接続された前記第1の配線及び前記第2の配線をフローティング状態にする
ことを特徴とする(1)記載の半導体記憶装置。
ことを特徴とする(1)記載の半導体記憶装置。
(3)前記周辺回路は、前記第1の配線に電圧を印加する第1配線制御回路と、前記第2の配線に電圧を印加する第2配線制御回路とを有し、
前記第1配線制御回路は、前記第1の配線が前記選択ビット線である場合には、前記第1の配線に前記選択ビット線電圧を印加すると共に前記第1の配線の電圧状態を検知して前記第1の配線への前記選択ビット線電圧の印加を制御し、前記第1の配線が前記選択ワード線である場合には、前記第1の配線に前記選択ワード線電圧を印加し、
前記第2配線制御回路は、前記第2の配線が前記選択ビット線である場合には、前記第2の配線に前記選択ビット線電圧を印加すると共に前記第2の配線の電圧状態を検知して前記第2の配線への前記選択ビット線電圧の印加を制御し、前記第2の配線が前記選択ワード線である場合には、前記第2の配線に前記選択ワード線電圧を印加する
ことを特徴とする(1)又は(2)記載の半導体記憶装置。
前記第1配線制御回路は、前記第1の配線が前記選択ビット線である場合には、前記第1の配線に前記選択ビット線電圧を印加すると共に前記第1の配線の電圧状態を検知して前記第1の配線への前記選択ビット線電圧の印加を制御し、前記第1の配線が前記選択ワード線である場合には、前記第1の配線に前記選択ワード線電圧を印加し、
前記第2配線制御回路は、前記第2の配線が前記選択ビット線である場合には、前記第2の配線に前記選択ビット線電圧を印加すると共に前記第2の配線の電圧状態を検知して前記第2の配線への前記選択ビット線電圧の印加を制御し、前記第2の配線が前記選択ワード線である場合には、前記第2の配線に前記選択ワード線電圧を印加する
ことを特徴とする(1)又は(2)記載の半導体記憶装置。
(4)前記メモリセルアレイは、ほぼ正方形の底面を有し、
前記第1配線制御回路と前記第2配線制御回路とは、前記メモリセルアレイの下方に配置され、前記メモリセルアレイ底面の2本の対角線によって仕切られた4つの領域に対称的に配置されている
ことを特徴とする(3)記載の半導体記憶装置。
前記第1配線制御回路と前記第2配線制御回路とは、前記メモリセルアレイの下方に配置され、前記メモリセルアレイ底面の2本の対角線によって仕切られた4つの領域に対称的に配置されている
ことを特徴とする(3)記載の半導体記憶装置。
(5)前記メモリセルアレイは、ほぼ正方形の底面を有し、
前記第1配線制御回路と前記第2配線制御回路とは、前記メモリセルアレイの下方に配置され、前記メモリセルアレイ底面の1本の対角線によって仕切られた2つの領域に対称的に配置されている
ことを特徴とする(3)記載の半導体記憶装置。
前記第1配線制御回路と前記第2配線制御回路とは、前記メモリセルアレイの下方に配置され、前記メモリセルアレイ底面の1本の対角線によって仕切られた2つの領域に対称的に配置されている
ことを特徴とする(3)記載の半導体記憶装置。
(6)前記周辺回路は、
前記メモリセルアレイの底面の周囲に沿って形成されたバスと、
前記メモリセルアレイの底面の四隅の外側に配置された制御回路とを備え、
前記バスからの引き出し領域と前記制御回路への取込領域との間に45度配線領域を有し、
前記引き出し領域のバスと前記取込領域のバスが平行で、前記45°配線領域のバスと前記引き出し領域及び取込領域のバスとのなす角度が45°であり、
前記引き出し領域のバスと前記45度配線領域のバスの各配線接続点の並びの方向と、前記45度配線領域のバスと前記取込領域のバスの各配線接続点の並びの方向とのなす角度が45°/2である
ことを特徴とする(1)記載の半導体記憶装置。
前記メモリセルアレイの底面の周囲に沿って形成されたバスと、
前記メモリセルアレイの底面の四隅の外側に配置された制御回路とを備え、
前記バスからの引き出し領域と前記制御回路への取込領域との間に45度配線領域を有し、
前記引き出し領域のバスと前記取込領域のバスが平行で、前記45°配線領域のバスと前記引き出し領域及び取込領域のバスとのなす角度が45°であり、
前記引き出し領域のバスと前記45度配線領域のバスの各配線接続点の並びの方向と、前記45度配線領域のバスと前記取込領域のバスの各配線接続点の並びの方向とのなす角度が45°/2である
ことを特徴とする(1)記載の半導体記憶装置。
(7)前記セット動作は、前記選択メモリセルに、前記電流整流方向に対して順方向にセット電圧を印加して前記メモリセルを低抵抗状態にすることによって行い、
前記リセット動作は、前記選択メモリセルに、前記電流整流方向に対して逆方向にリセット電圧を印加して前記メモリセルを高抵抗状態にすることによって行い、
前記セット電圧は、前記メモリセルに前記電流整流方向に対して順方向に電圧を印加した時に電流が流れない最大の電圧である不感帯電圧の2倍の電圧と前記リセット電圧との和以下である
ことを特徴とする(6)記載の半導体記憶装置。
前記リセット動作は、前記選択メモリセルに、前記電流整流方向に対して逆方向にリセット電圧を印加して前記メモリセルを高抵抗状態にすることによって行い、
前記セット電圧は、前記メモリセルに前記電流整流方向に対して順方向に電圧を印加した時に電流が流れない最大の電圧である不感帯電圧の2倍の電圧と前記リセット電圧との和以下である
ことを特徴とする(6)記載の半導体記憶装置。
(8)前記選択メモリセルの前記セット動作に先立って、
前記選択ビット線及び前記選択ワード線には中間電圧Vm1を、
前記選択ワード線と同一の配線層に配列されている非選択ワード線と、前記選択ワード線よりも前記メモリセルのカソード側に配列されている複数の非選択ビット線及び非選択ワード線とには前記中間電圧Vm1よりも大きい電圧を、
前記選択ビット線と同一の配線層に配列されている非選択ビット線と、前記選択ビット線よりも前記メモリセルのアノード側に配列されている複数の非選択ビット線及び非選択ワード線とには前記中間電圧Vm1よりも小さい電圧を印加する
ことを特徴とする(7)記載の半導体記憶装置。
前記選択ビット線及び前記選択ワード線には中間電圧Vm1を、
前記選択ワード線と同一の配線層に配列されている非選択ワード線と、前記選択ワード線よりも前記メモリセルのカソード側に配列されている複数の非選択ビット線及び非選択ワード線とには前記中間電圧Vm1よりも大きい電圧を、
前記選択ビット線と同一の配線層に配列されている非選択ビット線と、前記選択ビット線よりも前記メモリセルのアノード側に配列されている複数の非選択ビット線及び非選択ワード線とには前記中間電圧Vm1よりも小さい電圧を印加する
ことを特徴とする(7)記載の半導体記憶装置。
(9)前記選択メモリセルの前記リセット動作に先立って、
前記非選択ビット線及び前記非選択ワード線には中間電圧Vm2を、
前記選択ワード線には前記中間電圧Vm2よりも高い電圧を、
前記選択ビット線には前記中間電圧Vm2よりも低い電圧を印加する
ことを特徴とする(7)又は(8)記載の半導体記憶装置。
前記非選択ビット線及び前記非選択ワード線には中間電圧Vm2を、
前記選択ワード線には前記中間電圧Vm2よりも高い電圧を、
前記選択ビット線には前記中間電圧Vm2よりも低い電圧を印加する
ことを特徴とする(7)又は(8)記載の半導体記憶装置。
[その他の実施形態]
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…メモリセルアレイ、2…y配線制御回路、2a…y配線ドライバ、2b,3b…SSCC回路、3…x配線制御回路、3a…x配線ドライバ。
Claims (5)
- 複数の第1の配線、前記第1の配線と交差する複数の第2の配線、並びに前記第1の配線及び前記第2の配線に接続された複数のメモリセルを有するメモリセルマットを、前記第1の配線及び前記第2の配線がメモリセルマット毎に交互に共有される様に複数積層してなるメモリセルアレイと、
前記メモリセルアレイに電圧を印加する周辺回路と
を有し、
前記メモリセルは可変抵抗特性と電流整流特性とを有し、前記電流整流特性に応じて一端をアノード、他端をカソードとし、
前記メモリセルアレイ内の前記メモリセルのアノードからカソードに向かう向きは全て同一であり、
前記周辺回路は、選択メモリセルのセット、リセット及び読み出し動作に際して、
前記選択メモリセルのアノード側に接続された前記第1の配線及び前記第2の配線の一方を選択ビット線として、セット、リセット及び読み出し動作に必要なアノード側の固定電圧である選択ビット線電圧を前記選択ビット線に印加し、
前記選択メモリセルのカソード側に接続された前記第1の配線及び前記第2の配線の他方を選択ワード線として、セット、リセット及び読み出し動作に必要なカソード側の固定電圧である選択ワード線電圧を前記選択ワード線に印加し、
前記メモリセルアレイの非選択メモリセルに接続された前記第1の配線及び前記第2の配線をフローティング状態とし、
前記周辺回路は、前記第1の配線に電圧を印加する第1配線制御回路と、前記第2の配線に電圧を印加する第2配線制御回路とを有し、
前記第1配線制御回路は、前記第1の配線が前記選択ビット線である場合には、前記第1の配線に前記選択ビット線電圧を印加すると共に前記第1の配線の電圧状態を検知して前記第1の配線への前記選択ビット線電圧の印加を制御し、前記第1の配線が前記選択ワード線である場合には、前記第1の配線に前記選択ワード線電圧を印加し、
前記第2配線制御回路は、前記第2の配線が前記選択ビット線である場合には、前記第2の配線に前記選択ビット線電圧を印加すると共に前記第2の配線の電圧状態を検知して前記第2の配線への前記選択ビット線電圧の印加を制御し、前記第2の配線が前記選択ワード線である場合には、前記第2の配線に前記選択ワード線電圧を印加するものであり、
前記セット動作は、前記選択メモリセルに、前記アノードからカソードへ順方向にセット電圧を印加して前記メモリセルを低抵抗状態にすることによって行い、
前記リセット動作は、前記選択メモリセルに、前記カソードからアノードへ逆方向にリセット電圧を印加して前記メモリセルを高抵抗状態にすることによって行い、
前記セット電圧は、前記メモリセルに前記アノードからカソードへ順方向に電圧を印加した時に電流が流れない最大の電圧である不感帯電圧の2倍の電圧と前記リセット電圧との和以下である
ことを特徴とする半導体記憶装置。 - 複数の第1の配線、前記第1の配線と交差する複数の第2の配線、並びに前記第1の配線及び前記第2の配線に接続された複数のメモリセルを有するメモリセルマットを、前記第1の配線及び前記第2の配線がメモリセルマット毎に交互に共有される様に複数積層してなるメモリセルアレイと、
前記メモリセルアレイに電圧を印加する周辺回路と
を有し、
前記メモリセルは可変抵抗特性と電流整流特性とを有し、前記電流整流特性に応じて一端をアノード、他端をカソードとし、
前記メモリセルアレイ内の前記メモリセルのアノードからカソードに向かう向きは全て同一であり、
前記周辺回路は、選択メモリセルのセット、リセット及び読み出し動作に際して、
前記選択メモリセルのアノード側に接続された前記第1の配線及び前記第2の配線の一方を選択ビット線として、セット、リセット及び読み出し動作に必要なアノード側の電圧である選択ビット線電圧を前記選択ビット線に印加し、
前記選択メモリセルのカソード側に接続された前記第1の配線及び前記第2の配線の他方を選択ワード線として、セット、リセット及び読み出し動作に必要なカソード側の電圧である選択ワード線電圧を前記選択ワード線に印加する
ことを特徴とする半導体記憶装置。 - 前記周辺回路は、前記選択メモリセルのセット、リセット及び読み出し動作に際して、前記メモリセルアレイの非選択メモリセルに接続された前記第1の配線及び前記第2の配線をフローティング状態にする
ことを特徴とする請求項2記載の半導体記憶装置。 - 前記周辺回路は、前記第1の配線に電圧を印加する第1配線制御回路と、前記第2の配線に電圧を印加する第2配線制御回路とを有し、
前記第1配線制御回路は、前記第1の配線が前記選択ビット線である場合には、前記第1の配線に前記選択ビット線電圧を印加すると共に前記第1の配線の電圧状態を検知して前記第1の配線への前記選択ビット線電圧の印加を制御し、前記第1の配線が前記選択ワード線である場合には、前記第1の配線に前記選択ワード線電圧を印加し、
前記第2配線制御回路は、前記第2の配線が前記選択ビット線である場合には、前記第2の配線に前記選択ビット線電圧を印加すると共に前記第2の配線の電圧状態を検知して前記第2の配線への前記選択ビット線電圧の印加を制御し、前記第2の配線が前記選択ワード線である場合には、前記第2の配線に前記選択ワード線電圧を印加する
ことを特徴とする請求項2又は3記載の半導体記憶装置。 - 前記セット動作は、前記選択メモリセルに、前記アノードからカソードへ順方向にセット電圧を印加して前記メモリセルを低抵抗状態にすることによって行い、
前記リセット動作は、前記選択メモリセルに、前記カソードからアノードへ逆方向にリセット電圧を印加して前記メモリセルを高抵抗状態にすることによって行い、
前記セット電圧は、前記メモリセルに前記アノードからカソードへ順方向に電圧を印加した時に電流が流れない最大の電圧である不感帯電圧の2倍の電圧と前記リセット電圧との和以下である
ことを特徴とする請求項2記載の半導体記憶装置。
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