KR102136846B1 - 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법 - Google Patents

Abstract

본 개시는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서, 상기 복수의 제1 신호 라인들 중 선택 전압이 인가되는 선택된 제1 신호 라인을 통해 흐르는 동작 전류를 판단하는 단계; 상기 동작 전류의 전류값에 기초하여, 상기 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 n개의(n은 2 이상의 정수) 블록으로 구분하는 단계; 및 상기 n개의 블록에 포함되는 비선택된 제2 신호 라인들에 대하여 블록별로 서로 다른 전압 레벨을 갖는 인히빗(inhibit) 전압들을 인가하는 단계를 포함한다.

Description

저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법{Resistive Memory Device and Operating Method thereof}

본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법들에 관한 것이다.

메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 현재 각광을 받고 있는 차세대 메모리 장치로는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.

본 발명의 기술적 사상이 해결하려는 과제는 메모리 장치에 대한 기입/독출 동작 시, 비 선택된 메모리 셀들에 발생할 수 있는 누설 전류를 감소시킬 수 있는 메모리 장치의 동작 방법을 제공하는 데에 있다.

본 발명의 다른 기술적 사상이 해결하려는 과제는 메모리 장치에 대한 기입/독출 동작 시, 비 선택된 메모리 셀들에 발생할 수 있는 누설 전류를 감소시킬 수 있는 메모리 장치를 제공하는 데에 있다.

본 발명의 기술적 사상에 따른 저항성 메모리 장치의 동작 방법은 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서, 상기 복수의 제1 신호 라인들 중 선택 전압이 인가되는 선택된 제1 신호 라인을 통해 흐르는 동작 전류를 판단하는 단계; 상기 동작 전류의 전류값에 기초하여, 상기 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 n개의(n은 2 이상의 정수) 블록으로 구분하는 단계; 및 상기 n개의 블록에 포함되는 비 선택된 제2 신호 라인들에 대하여 블록별로 서로 다른 전압 레벨을 갖는 인히빗(inhibit) 전압들을 인가하는 단계를 포함한다.

일부 실시예들에 있어서, 상기 메모리 셀 어레이를 n개의 블록으로 구분하는 단계는, 상기 동작 전류의 전류값에 기초하여 상기 n을 결정할 수 있다.

일부 실시예들에 있어서, 상기 메모리 셀 어레이를 n개의 블록으로 구분하는 단계는, 상기 동작 전류의 전류값이 증가될수록 상기 n을 증가시킬 수 있다.

일부 실시예들에 있어서, 복수의 전류값 구간에 대응하는 블록의 수를 미리 설정하는 단계를 더 포함하고, 상기 메모리 셀 어레이를 n개의 블록으로 구분하는 단계는, 상기 동작 전류의 전류값을 기초로 상기 미리 설정된 블록의 수 중 상기 n을 선택할 수 있다.

일부 실시예들에 있어서, 상기 동작 전류를 판단하는 단계는, 셋 기입 동작 수행 시, 상기 복수의 메모리 셀들 중 선택된 제1 신호 라인에 연결되어 셋 기입이 수행되는 선택된 메모리 셀들의 개수에 기초하여, 상기 선택된 제1 신호 라인에 흐르는 셋 전류의 전류값을 판단할 수 있다.

일부 실시예들에 있어서, 상기 동작 전류를 판단하는 단계는, 셋 기입 동작 수행 시, 프로그램 루프의 횟수에 따라 변경되어 상기 제1 신호 라인에 인가되는 셋 펄스에 기초하여, 상기 선택된 제1 신호 라인에 흐르는 셋 전류의 전류값을 판단할 수 있다.

일부 실시예들에 있어서, 상기 인히빗 전압들을 인가하는 단계는, 상기 n개의 블록 중 상기 선택 전압이 인가되는 적어도 하나의 지점으로부터 상대적으로 가까운 곳에 위치하는 블록에 대하여, 상기 인히빗 전압들 중 상대적으로 전압 레벨이 높은 인히빗 전압을 인가할 수 있다.

일부 실시예들에 있어서, 상기 인히빗 전압들을 인가하는 단계는, 상기 동작 전류의 전류값에 기초하여 상기 인히빗 전압들간의 전압 차이를 설정할 수 있다.

일부 실시예들에 있어서, 상기 선택 전압은 셋 기입 전압 또는 독출 전압 중 하나일 수 있다.

일부 실시예들에 있어서, 상기 메모리 장치는, 각각이 상기 복수의 메모리 셀들을 포함하는 복수의 타일들을 포함하고, 상기 동작 전류를 판단하는 단계 및 상기 메모리 셀 어레이를 상기 n개의 블록으로 구분하는 단계를 상기 복수의 타일들 각각에 대하여 개별적으로 수행할 수 있다.

본 발명의 다른 기술적 사상에 따른 저항성 메모리 장치의 동작 방법은 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서, 상기 복수의 제1 신호 라인들 중 선택 전압이 인가되는 선택된 제1 신호 라인을 통해 흐르는 동작 전류를 판단하는 단계; 복수의 인히빗 전압들을 생성하되, 상기 동작 전류의 전류값에 기초하여 상기 복수의 인히빗 전압들의 전압 차이를 조절하는 복수의 인히빗 전압들 생성단계; 및 상기 제2 신호 라인들 중 비 선택된 제2 신호 라인들에 상기 복수의 인히빗 전압들을 인가하는 단계를 포함한다.

일부 실시예들에 있어서, 상기 복수의 인히빗 전압들 생성단계 단계는, 상기 동작 전류의 전류값이 증가될수록 복수의 인히빗 전압들의 전압 차이를 증가시킬 수 있다.

일부 실시예들에 있어서, 상기 복수의 인히빗 전압들을 인가하는 단계는, 상기 선택된 제1 신호 라인 상의 상기 선택 전압이 인가되는 적어도 하나의 지점으로부터의 거리에 따라 상기 제2 신호 라인들을 복수의 그룹으로 구분하고, 상기 복수의 그룹들 중 상대적으로 상기 적어도 하나의 지점으로부터의 거리가 가까운 곳에 위치하는 그룹에 대해, 상기 복수의 인히빗 전압들 중 상대적으로 전압 레벨이 높은 인히빗 전압을 인가할 수 있다.

일부 실시예들에 있어서, 상기 복수의 인히빗 전압들간의 전압 차이는 일정할 수 있다.

일부 실시예들에 있어서, 상기 동작 전류를 판단하는 단계는, 상기 메모리 장치의 동작 모드에 따라 상기 동작 전류의 전류값을 판단할 수 있다.

도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 구현예를 나타내는 회로도이다.
도 4는 도 3의 메모리 셀에 포함된 가변 저항 소자의 일 예를 나타낸다.
도 5a 내지 도 5c는 도 3의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 6a는 도 3의 메모리 셀이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들(MC)의 산포를 나타내는 그래프이다.
도 6b는 도 3의 메모리 셀이 멀티 레벨 셀인 경우, 저항에 따른 메모리 셀들(MC)의 산포를 나타내는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 제어 로직을 포함하는 메모리 장치를 나타내는 블록도이다.
도 8은 본 발명의 실시예에 따른 셋 기입 동작 시, 메모리 셀들에 인가되는 전압을 나타내는 회로도이다.
도 9a는 도 8의 선택된 비트 라인 및 이에 연결되는 메모리 셀들을 나타내는 도면이다.
도 9b는 도 9a의 반선택된 메모리 셀들에 인가되는 전압들을 위치별로 나타내는 그래프이다.
도 9c는 도 9a의 반선택된 메모리 셀들에 흐르는 누설 전류를 위치별로 나타내는 그래프이다.
도 10은 본 발명의 실시예에 따른 메모리 셀 어레이의 구분을 보다 상세하게 설명하는 도면이다.
도 11은 도 7의 블록 구별부가 셋 전류에 대응하는 블록의 수를 결정하는 일 예를 나타내는 그래프이다.
도 12는 도 7의 전류 판단부가 동작 전류를 판단하는 일 실시예를 나타내는 그래프이다.
도 13은 도 7의 전류 판단부가 동작 전류를 판단하는 다른 실시예를 나타내는 그래프이다.
도 14는 본 발명의 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 15는 본 발명의 다른 실시예에 따른 제어 로직을 포함하는 메모리 장치를 나타내는 블록도이다.
도 16은 도 15의 인히빗 전압 제어부가 셋 전류에 대응하여 복수의 인히빗 전압들 간의 전압 차이를 결정하는 일 예를 나타내는 그래프이다.
도 17은 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 18은 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 19는 본 발명의 다른 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 21은 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 23은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 설정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.

도 1을 참조하면, 메모리 시스템(10)은 저항성 메모리 장치(100, 이하 메모리 장치로 지칭함) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함함에 따라, 메모리 시스템(10)은 저항성 메모리 시스템으로 지칭될 수 있다.

메모리 컨트롤러(200)는 호스트(Host)로부터의 기입/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기입), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기입될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.

도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.

메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 이러한 메모리 셀 어레이(110)를 포함하는 메모리 장치(100)를 크로스 포인트(cross point) 메모리 장치라고 지칭할 수 있다.

일 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다.

본 실시예에서, 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 싱글레벨 셀과 멀티레벨 셀을 함께 포함할 수 있다. 하나의 메모리 셀에 하나의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 두 개의 저항 레벨 분포를 가질 수 있다. 또는, 하나의 메모리 셀에 2 개의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 네 개의 저항 레벨 분포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기록된 데이터에 따라 여덟 개의 저항 레벨 분포를 가질 수 있다 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다.

또한, 일 실시예에서, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)는 3차원 수직 구조의 메모리 셀들을 포함할 수 있다.

본 발명의 일 실시예에 따르면, 메모리 셀 어레이(110)는 다수의 셀 영역들을 포함할 수 있다. 상기 셀 영역은 다양한 방식으로 정의될 수 있으며, 예컨대 상기 셀 영역은 동일한 워드 라인에 연결되는 다수의 메모리 셀들을 포함하는 페이지 단위일 수 있다. 또 다른 예로서, 상기 셀 영역은 다수의 메모리 셀들을 포함하고, 상기 다수의 메모리 셀들은 워드 라인들 및 비트 라인들에 연결되며, 상기 워드 라인들은 하나의 로우 디코더(또는 로우 스위치 블록)에 연결되고 상기 비트 라인들은 하나의 칼럼 디코더(또는, 칼럼 스위치 블록)에 연결되는 단위일 수 있으며, 이와 같은 셀 영역을 타일(Tile)로 정의할 수 있다.

메모리 셀 어레이(110)는 가변 저항을 갖는 가변 저항 소자(미도시)를 포함하는 저항성 메모리 셀들 또는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM(Resistive random-access memory)이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM(Magnetic random-access memory)이 될 수 있다. 이하, 메모리 셀 어레이(110)는 RRAM인 경우를 가정하여 설명하기로 한다.

기입/독출 회로(120)는 메모리 셀들에 대한 기입 및 독출 동작을 수행한다. 기입/독출 회로(120)는 메모리 셀들에 데이터를 기입하기 위한 기입 드라이버와, 메모리 셀들로부터 독출된 데이터를 증폭하는 센스 앰프를 포함할 수 있다. 기입/독출 회로(120)는 선택된 메모리 셀에 연결된 선택된 제1 신호 라인 또는 선택된 제2 신호 라인에 선택적으로 연결될 수 있다. 일 실시예에서, 기입/독출 회로(120)가 선택된 제1 신호 라인에 연결된 경우, 복수의 펄스들은 선택된 제1 신호 라인을 통해 선택된 메모리 셀에 인가될 수 있다. 다른 실시예에서, 기입/독출 회로(120)가 선택된 제2 신호 라인에 연결된 경우, 복수의 펄스들은 선택된 제2 신호 라인을 통해 선택된 메모리 셀에 인가될 수 있다.

제어 로직(130)은 메모리 장치(100)의 기입/ 독출 동작을 제어할 수 있다. 제어 로직(130)은 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 기입/ 독출 동작 이 정상적으로 수행될 수 있도록 복수의 메모리 셀들에 인가되는 전압들 또는 신호들, 예컨대 셋 기입 전압, 리셋 기입 전압, 인히빗 전압, 셋 펄스 또는 리셋 펄스 등을 제어할 수 있다.

한편, 선택된 메모리 셀에 대한 기입/독출 동작이 수행될 때, 선택된 메모리 셀들에는 선택된 제1 신호 라인을 통해 선택 전압(예컨대 셋 기입 전압 또는 독출 전압) 및 기입/독출에 필요한 전류가 인가되고, 비 선택된 메모리 셀들에는 누설전류를 방지하기 위하여 인히빗 전압이 인가된다. 이때, 상기 선택 전압이 인가되는 선택된 제1 신호 라인에 일단이 연결된 비 선택된 메모리 셀들(이하 반 선택된 메모리 셀이라고 지칭하기로 한다)의 경우, 상기 비 선택된 메모리 셀들의 일단에 상기 선택된 제1 신호 라인을 통해 선택 전압이 인가되고, 타단에는 비 선택된 제2 신호 라인을 통해 인히빗 전압이 인가된다. 그런데, 신호 라인들에는 저항 성분이 존재하고, 상기 선택된 제1 신호 라인을 통해 전류가 흐르므로, 상기 선택된 제1 신호 라인을 통해 상기 선택된 메모리 셀들 및 반 선택된 메모리 셀들 각각에 인가되는 선택 전압에는 IR 드롭에 의한 전압 강하가 발생하게 된다. 이에 따라, 반 선택된 메모리 셀들의 각각의 물리적 위치, 예컨대 상기 선택된 제1 신호 라인 상에 외부로부터(예컨대 기입 회로 또는 독출 회로) 선택 전압이 인가되는 지점으로부터의 거리에 따라 반 선택된 메모리 셀들의 양단간의 전압이 각각 달라져 누설 전류가 증가할 수 있다.

본 실시예에 따르면, 제어 로직(130)은, 선택 전압에 전압 강하가 발생하더라도, 반 선택된 메모리 셀들의 양단간의 전압이 일정하게 유지될 수 있도록 반 선택된 메모리 셀들의 각각의 물리적 위치를 고려하여, 상기 반 선택된 메모리 셀들 각각에 인가되는 인히빗 전압의 전압 레벨을 조절할 수 있다.

일 실시예에 있어서, 제어 로직(130)은 선택된 제1 신호 라인을 통해 흐르는 동작 전류를 판단하고, 상기 동작 전류의 전류값에 기초하여 메모리 셀 어레이(110)를 n개의 블록(n은 2이상의 정수)으로 구분할 수 있다. 이에 따라, 제2 신호 라인 또는 제1 신호 라인 또한 물리적 위치에 따라 n개의 그룹으로 구분될 수 있다. 일 실시예에 있어서, 제어 로직(130)은 상기 동작 전류의 전류값에 기초하여 메모리 셀 어레이(110)를 몇 개의 블록으로 구분할지, 즉 상기 n의 값을 결정할 수 있다.

제어 로직(130)은 또한, 상기 n개의 블록 각각에 포함되는 비 선택된 제2 신호 라인에 서로 다른 전압 레벨을 갖는 인히빗 전압이 각각 인가되도록 복수의 인히빗 전압을 결정할 수 있다. 예컨대, 제어 로직(130)은 복수의 인히빗 전압의 수 또는 복수의 인히빗 전압들의 전압 레벨을 결정할 수 있다. 일 실시예에 있어서, 제어 로직(130)은 동작 전류의 전류값에 기초하여 복수의 인히빗 전압들 간의 전압 차이를 결정할 수 있다.

이와 같이, 본 실시예에 따르면, 반 선택된 메모리 셀들에 인가되는 인히빗 전압을 상기 반 선택된 메모리 셀들의 물리적 위치에 따라 조절함으로써, 메모리 셀들의 일단에 인가되는 선택 전압에 전압 강하가 발생하더라도 반 선택된 메모리 셀들의 양단간의 전압을 일정하게 유지함으로써 누설 전류를 감소시킬 수 있다.

한편, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.

상기와 같이 구성될 수 있는 저항성 메모리 시스템(10)에 구비되는 메모리 장치(100)의 구체적인 동작 예를 도 2를 참조하여 설명하기로 한다.

도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.

도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120), 제어 로직 (130), 일반 전압 생성부(140), 인히빗 전압 생성부(150), 로우 디코더(160) 및 칼럼 디코더(170)를 포함할 수 있고, 기입/독출 회로(120)는 기입 회로(121) 및 독출 회로(122)를 포함할 수 있다. 이하에서는, 메모리 장치(100)에 포함된 구성 요소들에 대하여 상술하기로 한다.

메모리 셀 어레이(110)는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 이하에서는, 복수의 제1 신호 라인들은 비트 라인들(BL)이고, 복수의 제2 신호 라인들은 워드 라인들(WL)인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다.

기입/독출 회로(120)는 기입 회로(121) 및 독출 회로(122)를 포함할 수 있다.

기입/독출 회로(120)는 로우 디코더(160) 또는 칼럼 디코더(170)에 선택적으로 연결될 수 있으며, 이에 따라, 워드 라인(WL) 또는 비트 라인(BL)에 선택적으로 연결되어 메모리 셀에 데이터를 기입하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 일 실시예에서, 기입 회로(121) 및 독출 회로(122)는 워드 라인(WL)에 연결될 수 있다. 다른 실시예에서, 기입 회로(121) 및 독출 회로(122)는 비트 라인(BL)에 연결될 수 있다. 또 다른 실시예에서, 기입 회로(121)는 워드 라인(WL)에 연결되고, 독출 회로(122)는 비트 라인(BL)에 연결될 수 있다. 또 다른 실시예에서, 기입 회로(121)는 비트 라인(BL)에 연결되고, 독출 회로(122)는 워드 라인(WL)에 연결될 수 있다.

기입/독출 회로(120)는 제어 로직(130)의 제어에 따라, 외부로부터 입력되는 데이터(DATA)를 메모리 셀 어레이(110)에 기입하거나, 메모리 셀 어레이(110)에 기입된 데이터를 감지하여 외부로 출력할 수 있다. 또한 기입/독출 회로(120)는 기입 또는 독출 결과를 제어 로직(130)에 제공할 수 있다. 예를 들어, 기입/독출 회로(120)는 기입 동작 시 기입 동작의 결과를 검출하기 위하여 검증 동작을 수행하고, 검증 결과를 제어 로직(130)에 제공할 수 있다.

기입/독출 회로(120)는 기입 회로(121) 및 독출 회로(122)를 포함할 수 있다.

기입 회로(121)는 선택된 비트 라인 또는 선택된 워드 라인에 연결되어, 선택된 메모리 셀(MC)에 펄스를 제공함으로써 프로그램 동작(즉, 기입 동작)을 수행할 수 있고, 이로써, 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력할 수 있다. 여기서, 펄스는 프로그램 펄스 또는 기입 펄스라고 지칭할 수 있다. 일 실시예에서, 펄스는 전류 펄스일 수 있고, 다른 실시예에서, 펄스는 전압 펄스일 수 있다.

구체적으로, 기입 회로(121)는 선택된 메모리 셀(MC)의 저항이 감소하는 방향으로 선택된 메모리 셀(MC)을 프로그램하는 셋 방향의 기입 동작, 즉, 셋 기입 동작을 수행할 수 있다. 또한, 기입 회로(121)는 선택된 메모리 셀(MC)의 저항이 증가하는 방향으로 선택된 메모리 셀(MC)을 프로그램하는 리셋 방향의 기입 동작, 즉, 리셋 기입 동작을 수행할 수 있다.

본 실시예에서, 기입 회로(121)는 선택된 메모리 셀(MC)에 복수의 전류 펄스들을 순차적으로 제공할 수 있고, 프로그램 루프의 회수가 증가함에 따라 복수의 전류 펄스들은 증가하는 전류값을 가질 수 있다. 일 실시예에서, 기입 회로(121)는 복수의 전류 펄스들을 선택된 메모리 셀(MC)에 순차적으로 제공함으로써, 선택된 메모리 셀(MC)에 대한 셋 기입 동작을 수행할 수 있다.

또한, 본 실시예에서, 기입 회로(121)는 선택된 메모리 셀(MC)에 복수의 전압 펄스들을 순차적으로 제공할 수 있고, 프로그램 루프의 횟수가 증가함에 따라 복수의 전압 펄스들은 증가하는 전압값을 가질 수 있다. 일 실시예에서, 기입 회로(121)는 복수의 전압 펄스들을 선택된 메모리 셀(MC)에 순차적으로 제공함으로써, 선택된 메모리 셀(MC)에 대한 리셋 기입 동작을 수행할 수 있다.

독출 회로(122)는 선택된 비트 라인(BL) 또는 선택된 워드 라인(WL)에 연결되어 선택된 메모리 셀(MC)에 저장된 데이터(DATA)를 독출할 수 있고, 이로써, 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 출력할 수 있다. 구체적으로, 독출 회로(122)는 메모리 컨트롤러(200)로부터 독출 커맨드가 수신된 경우 선택된 메모리 셀(MC)에 대한 일반 독출 동작을 수행할 수 있다. 또한, 독출 회로(122)는 선택된 메모리 셀(MC)에 대한 기입 동작을 수행하기 전에, 선택된 메모리 셀(MC)에 대한 독출 동작을 수행하여 선택된 메모리 셀(MC)의 초기 저항 상태를 미리 독출하는 선 독출(pre-read) 동작을 수행할 수 있다.

나아가, 독출 회로(122)는 선택된 메모리 셀(MC)에 대한 기입 동작을 수행한 후에, 선택된 메모리 셀(MC)에 대한 기입이 완료되었는지를 판별하는 검증 독출(verify read) 동작을 수행할 수 있다. 구체적으로, 독출 회로(122)는 제1 내지 제N 펄스들이 각각 인가된 선택된 메모리 셀들(MC)의 저항을 각각 독출하고, 독출 결과를 기입 회로(121) 또는 제어 로직(130)에 제공할 수 있다.

독출 회로(122)는 일반 독출 동작의 경우에는 독출된 데이터(DATA)를 메모리 장치(100)의 외부로, 예를 들어, 메모리 컨트롤러(200)로 제공할 수 있다. 또한, 독출 회로(122)는 선 독출 동작 및 검증 독출 동작의 경우에는 독출된 데이터(DATA)를 기입 동작의 성공/실패를 나타내는 패스/페일 신호(P/F)로서 메모리 장치(100)의 내부로, 예를 들어, 제어 로직(130) 또는 기입 회로(121)에 제공할 수 있다.

제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 제어 로직(130)에서 출력된 각종 제어 신호는 기입/독출 회로(120), 일반 전압 생성부(140), 인히빗 전압 생성부(150), 로우 디코더(160) 및 칼럼 디코더(170)에 제공될 수 있고, 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.

구체적으로, 제어 로직(130)은 커맨드(CMD) 및 제어 신호(CTRL)를 기초로 하여 동작 제어 신호들(CTRL_op)을 생성할 수 있고, 생성된 동작 제어 신호들(CTRL_op)을 기입/독출 회로(120)에 제공할 수 있다.

또한, 제어 로직(130)은 커맨드(CMD), 제어 신호(CTRL) 및 독출 회로(122)로부터 수신한 패스/페일 신호(P/F)를 기초로 하여 전압 제어 신호(CTRL_vol) 및 인히빗 제어 신호(CTRL_inh)를 생성할 수 있다. 제어 로직(130)은 생성된 전압 제어 신호(CTRL_vol) 및 인히빗 제어 신호(CTRL_inh)를 일반 전압 생성부(140) 및 인히빗 전압 생성부(150)에 각각 제공할 수 있다.

이때, 전압 제어 신호(CTRL_vol)는 일반 전압 생성부(140)에서 제공되는 전압들의 레벨을 조절하기 위한 신호이며, 인히빗 제어 신호(CTRL_inh)는 인히빗 전압 생성부(150)에서 제공되는 제1 및 로우 인히빗 전압들(Vinhy, Vinhx) 각각의 개수 또는 전압 레벨을 조절하기 위한 신호이다.

더 나아가, 제어 로직(130)은 어드레스(ADDR)로부터 로우 어드레스(X_ADDR) 및 칼럼 어드레스(Y_ADDR)를 분리하여, 로우 디코더(160)에 로우 어드레스(X_ADDR)를 제공하고, 칼럼 디코더(170)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다.

한편, 도 1을 참조하여 전술한 바와 같이, 제어 로직(130)은 선택된 제1 신호 라인, 예컨대 선택된 비트 라인(BL)에 인가되는 선택 전압, 예컨대 셋 기입 전압 또는 독출 전압에 전압 강하가 발생하더라도, 상기 선택된 비트 라인에 연결된 반 선택된 메모리 셀들의 양단간의 전압이 일정하게 유지될 수 있도록 반 선택된 메모리 셀들의 각각의 물리적 위치를 고려하여, 상기 반 선택된 메모리 셀들 각각에 인가되는 인히빗 전압의 전압 레벨을 조절할 수 있다.

제어 로직(130)은 선택된 비트 라인을 통해 흐르는 동작 전류, 예컨대 셋 전류 또는 독출 전류를 판단하고, 동작 전류의 전류값에 기초하여 메모리 셀 어레이(110)를n개의 블록으로 구분할 수 있다. 일 실시예에 있어서, 제어 로직(130)은 동작 전류의 전류값에 기초하여 메모리 셀 어레이(110)를 몇 개의 블록으로 구분할지, 즉 상기 n의 값을 결정할 수 있다. 제어 로직(130)은 n개의 블록 및 상기 n개의 블록 각각에 인가되는 로우 인히빗 전압(Vinhx)을 결정할 수 있다. 다른 실시예에 있어서, 제어 로직(130)은 동작 전류를 판단하고, 동작 전류의 전류값에 기초하여 N개(N은 n이상의 정수)의 로우 인히빗 전압들(Vinhx, Vinhx2, ..., VinhxN)의 전압 차이를 결정할 수 있다.

제어 로직(130)은 상기 n개의 블록을 제어하기 위한 블록 제어 신호(CTRL_BLK)를 로우 디코더(160)에 제공할 수 있다. 블록 제어 신호(CTRL_BLK)는 n개의 블록 각각에 대한 어드레스 및 n개의 블록 각각에 인가되는 로우 인히빗 전압 등에 대한 정보를 포함할 수 있다.

일반 전압 생성부(140)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 일반 전압 생성부(140)는 선택된 메모리 셀(MC)에 인가되는 선택 전압들, 예컨대 리셋 기입 전압(Vreset), 셋 기입 전압(Vset) 및 독출 전압(Vread)을 생성할 수 있다. 또한, 일반 전압 생성부(140)는 기입/독출 회로(120)에 인가되는 전원 전압 및 프리차지 전압 등을 생성할 수 있다.

인히빗 전압 생성부(150)는 인히빗 제어 신호(CTRL_inh)를 기초로 하여 비 선택된 비트 라인에 인가되는 칼럼 인히빗 전압(Vinhy) 및 비 선택된 워드 라인에 인가되는 로우 인히빗 전압(Vinhx)을 생성할 수 있다. 본 실시예에서 인히빗 전압 생성부(150)는 복수의 로우 인히빗 전압(Vinhx1, Vinhx2, ... VinhxN)을 생성할 수 있다. 일 실시예에 있어서, 복수의 로우 인히빗 전압들(Vinhx, Vinhx2, ..., VinhxN)의 개수는 선택된 비트 라인을 통하여 흐르는 동작 전류의 전류값에 기초하여 결정될 수 있다. 다른 실시예에 있어서, 복수의 로우 인히빗 전압들(Vinhx, Vinhx2, ..., VinhxN)간의 전압 차이는 선택된 비트 라인을 통하여 흐르는 동작 전류의 전류값에 기초하여 결정될 수 있다.

본 실시예에서, 일반 전압 생성부(140)와 인히빗 전압 생성부(150)를 별도의 기능 블록으로 도시하였으나, 일반 전압 생성부(140)와 인히빗 전압 생성부(150)는 실질적으로 하나의 기능 블록으로 구현 가능하다.

로우 디코더(160)는 복수의 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결되고, 제어 로직(130)으로부터 수신한 로우 어드레스(X_ADDR)에 응답하여 복수의 워드 라인들(WL) 중 선택된 워드 라인을 활성화할 수 있다. 구체적으로, 로우 디코더(160)는 로우 어드레스(X_ADDR)에 응답하여 복수의 워드 라인들(WL) 중 선택된 워드 라인에 인가되는 전압을 제어하거나 선택된 워드 라인의 연결 관계를 제어할 수 있다. 예를 들어, 로우 디코더(160)는 선택된 워드 라인(WL)에 접지 전압(Vss) 또는 리셋 기입 전압(Vreset)을 제공하고, 비 선택된 워드 라인들(WL)에는 누설 전류를 차단하기 위한 로우 인히빗 전압(Vinhx)을 제공할 수 있다.

본 실시예에서, 로우 디코더(160)는 블록 제어 신호(CTRL_BLK)에 기초하여 n개의 블록 각각에 대하여 로우 인히빗 전압들(Vinhx, Vinhx2, ..., VinhxN) 중 대응하는 로우 인히빗 전압을 제공할 수 있다. 이에 따라 n개의 블록 각각에 포함되는 비 선택된 워드 라인들(WL)에는 대응하는 로우 인히빗 전압이 인가될 수 있다.

칼럼 디코더(170)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 제어 로직(130)으로부터 수신한 칼럼 어드레스(Y_ADDR)에 응답하여 복수의 비트 라인들(BL) 중 선택된 비트 라인을 활성화할 수 있다. 구체적으로, 칼럼 디코더(170)는 칼럼 어드레스(Y_ADDR)에 응답하여 복수의 비트 라인들(BL) 중 선택된 비트 라인 및 비 선택된 비트 라인에 인가되는 전압을 제어하거나 선택된 비트 라인의 연결 관계를 제어할 수 있다. 예를 들어, 칼럼 디코더(170)는 선택된 비트 라인(BL)에 셋 기입 전압(Vset), 독출 전압(Vread)을 제공하고, 비 선택된 비트 라인들(BL)에는 누설 전류를 차단하기 위한 칼럼 인히빗 전압(Vihby)을 제공할 수 있다.

한편, 본 실시예에서는, 로우 디코더(160)가 워드 라인(WL)에 연결되고, 칼럼 디코더(170)에 비트 라인(BL)에 연결되는 것으로 도시되었으며, 이에 따라 로우 디코더(160) 및 칼럼 디코더(170)에 대한 설명이 개시되었으나 이에 제한되는 것은 아니다. 다른 실시예에 있어서, 로우 디코더(160)가 워드 라인(WL)에 연결되고, 칼럼 디코더(170)가 비트 라인(BL)에 연결될 수도 있다.

도 3은 도 2의 메모리 셀 어레이(110)의 일 구현예를 나타내는 회로도이다. 메모리 셀 어레이(110)는 다수 개의 메모리 블록들을 포함할 수 있으며, 도 3은 하나의 메모리 블록을 나타낼 수 있다.

도 3을 참조하면, 메모리 셀 어레이(110)는 수평 구조의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)는 복수의 워드 라인들(WL1 ∼ WLk), 복수의 비트 라인들(BL1 ∼ BLj) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 또한, 동일한 워드라인에 선택되는 메모리 셀들(MC)을 페이지(PAGE) 단위로 정의할 수 있다.

본 실시예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.

일 실시예에서, 가변 저항 소자(R)는 복수의 비트 라인들(BL1 내지 BLj) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 워드 라인들(WL1 내지 WLk) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL1 내지 BLj) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(D)와 복수의 워드 라인들(WL1 내지 WLk) 중 하나의 사이에 연결될 수 있다.

본 실시예에 따르면, 가변 저항 소자(R)는 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 스위칭될 수 있다. 일 실시예에서, 가변 저항 소자(R)는 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.

이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.

한편, 다른 실시예에서, 가변 저항 소자(R)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.

선택 소자(D)는 복수의 워드 라인들(WL1 ∼ WLk) 중 어느 하나와 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 가변 저항 소자(R)에 연결되고, 다이오드의 캐소드(cathode)가 복수의 워드 라인들(WL1 ∼ BLj) 중 하나에 연결될 수 있다. 이때, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항 소자(R)에 전류가 공급될 수 있다 도 3에서, 선택 소자(D)는 다이오드인 것으로 도시되었으나, 이는 본 발명의 일 실시예에 불과하며, 다른 실시예에서, 선택 소자(D)는 스위칭 가능한 다른 소자로 변경될 수 있다.

도 4는 도 3의 메모리 셀(MC)에 포함된 가변 저항 소자(R)의 일 예를 나타낸다.

도 4를 참조하면, 가변 저항 소자(R)는 제1 및 제2 전극들(electrodes)(EL1, EL2) 및 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치되는 데이터 저장막(data storage film)(DS)을 포함할 수 있다.

제1 및 제2 전극들(EL1, EL2)은 다양한 금속, 금속 산화물 또는 금속 질화물로 형성될 수 있다. 제1 및 제2 전극들(EL1, EL2)은 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3) 등일 수 있다.

데이터 저장막(DS)은 쌍극성(bipolar) 저항 기억 재료 또는 단극성(unipolar) 저항 기억 재료로 형성될 수 있다. 쌍극성 저항 기억 재료는 펄스의 극성에 의하여 셋이나 리셋 상태로 프로그램될 수 있으며, 쌍극성 저항 기억 재료에는 페로브스카이트(Perovskite) 계열의 물질들이 사용될 수 있다. 한편, 단극성 저항 기억 재료는 동일한 극성의 펄스에 의해서도 셋이나 리셋 상태로 프로그램될 수 있으며, 단극성 저항 기억 재료에는, NiOx나 TiOx와 같은 전이 금속 산화물(transition metal oxide) 등이 사용될 수 있다.

도 5a 내지 도 5c는 도 3의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.

도 5a를 참조하면, 메모리 셀(MCa)은 가변 저항 소자(Ra)를 포함하고, 가변 저항 소자(Ra)는 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.

도 5b를 참조하면, 메모리 셀(MCb)은 가변 저항 소자(Rb)와 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항 소자(Rb)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항 소자(Rb)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(Rb)는 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항 소자(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비 선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.

도 5c를 참조하면, 메모리 셀(MCc)은 가변 저항 소자(Rc)와 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항 소자(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 트랜지스터(TR)는 가변 저항 소자(Rc)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(R)는 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항 소자(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비 선택될 수 있다.

도 6a는 도 3의 메모리 셀이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들(MC)의 산포를 나타내는 그래프이다.

도 6a를 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다. 예를 들어, 메모리 셀(MC)이 1 비트로 프로그램되는 싱글 레벨 셀(single level cell, SLC)인 경우, 메모리 셀(MC)은 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를 가질 수 있다.

저 저항 상태(LRS) 및 고 저항 상태(HRS)는 데이터 '0' 및 데이터 '1' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨(R)은 데이터 '0'에서 데이터 '1'의 순서로 커질 수 있다. 즉, 저 저항 상태(LRS)는 데이터 '0'에 해당하고, 고 저항 상태(HRS)는 데이터 '1'에 해당할 수 있다.

메모리 셀(MC)에 기입 펄스를 인가하여 메모리 셀(MC)을 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 스위칭하는 동작을 셋(set) 동작 또는 셋 기입 동작이라고 한다. 또한, 메모리 셀(MC)에 기입 펄스를 인가하여 메모리 셀(MC)을 저 저항 상태(LRS)에서 고 저항 상태(HRS)로 스위칭하는 동작을 리셋(reset) 동작 또는 리셋 기입 동작이라고 한다.

도 6b는 도 3의 메모리 셀이 멀티 레벨 셀인 경우, 저항에 따른 메모리 셀들(MC)의 산포를 나타내는 그래프이다.

도 6b를 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다. 예를 들어, 메모리 셀(MC)이 2 비트로 프로그램되는 멀티 레벨 셀(multi level cell, MLC)인 경우, 메모리 셀(MC)은 제1 저항 상태(RS1), 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4) 중 하나를 가질 수 있다.

그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 3 비트의 데이터를 저장하는 트리플 레벨 셀들(TLC, triple level cells)을 포함할 수 있고, 이에 따라, 8개의 저항 상태들 중 하나를 각각 가질 수 있다. 또 다른 실시예에서, 복수의 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수도 있다.

싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 저항 산포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 저항의 작은 변화에 의해 독출 오류가 발생될 수 있다. 따라서, 독출 마진(read margin)을 확보하기 위하여 저항 상태들(RS1, RS2, RS3, RS4)의 각각은 서로 중복되지 않는 저항범위(resistor range)를 가질 수 있다.

각각의 저항 상태(RS1, RS2, RS3, RS4)는 데이터 '00', 데이터 '01', 데이터 '10' 및 데이터 '11' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨(R)은 데이터 '11', 데이터 '01', 데이터 '00', 데이터 '10'의 순서로 커질 수 있다. 즉, 제1 저항 상태(RS1)는 데이터 '11'에 해당하고, 제2 저항 상태(RS2)는 데이터 '01'에 해당하고, 제3 저항 상태(RS3)는 데이터 '00'에 해당하며, 제4 저항 상태(RS4)는 데이터 '10'에 해당할 수 있다.

도 7은 본 발명의 일 실시예에 따른 제어 로직을 포함하는 메모리 장치를 나타내는 블록도이다.

도 7을 참조하면, 메모리 장치(100a)는 메모리 셀 어레이(110), 기입/독출 회로(120a), 제어 로직(130a), 인히빗 전압 생성부(150a) 및 로우 디코더(160a)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(100a)는 도 2의 메모리 장치(100)에 대한 일 실시예로서, 도 2를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 또한, 도 7에는 도시되지 않았으나, 도 2의 메모리 장치(100)에 포함되는 구성 요소들은 본 실시예에 따른 메모리 장치(100a)에도 포함될 수 있다.

기입/독출 회로(120a)는 선택된 제1 신호 라인, 예컨대 선택된 비트 라인에 선택 전압(Vsel) 및 동작 전류(Iop)를 제공할 수 있다. 이때, 선택 전압(Vsel)은 셋 기입 전압(Vset) 또는 독출 전압(Vread)이며, 동작 전류(Iop)는 셋 기입을 위한 전류 펄스(이하, 셋 전류라고 함) 또는 독출을 위한 전류 펄스(이하 독출 전류라고 함)일 수 있다. 동작 전류(Iop)는 상기 선택된 비트 라인에 연결된 선택된 메모리 셀에 흐르는 셀 전류 및 상기 선택된 비트 라인에 연결된 비 선택된 메모리 셀들, 예컨대 반 선택 메모리 셀들에 흐르는 누설 전류의 합일 수 있다.

제어 로직(130a)은 메모리 셀 어레이(110)를 물리적 위치에 따른 복수의 블록(BLK1~BLKn)으로 구분할 수 있다. 메모리 셀 어레이(110)는 선택된 비트 라인이 연장된 방향으로, 복수의 블록(BLK1~BLKn)으로 구분될 수 있다. 복수의 블록(BLK1~BLKn) 각각은 복수의 메모리 셀들 및 복수의 제2 신호 라인, 예컨대 워드 라인을 포함할 수 있다. 이때, 제어 로직(130a)은 동작 전류(Iop)를 판단하고, 동작 전류(Iop)의 전류값에 기초하여 복수의 블록(BLK1~BLKn)의 블록 수를 결정할 수 있다. 이를 위해, 제어 로직(130a)은 전류 판단부(131a) 및 블록 구별부(132a)를 구비할 수 있다.

전류 판단부(131a)는 선택된 비트 라인을 통해 흐르는 동작 전류(Iop)를 판단할 수 있다. 전류 판단부(131a)는 메모리 장치(100a)의 동작 모드에 기초하여 동작 전류(Iop)를 판단할 수 있다. 일 실시예에 있어서, 전류 판단부(131a)는 셋 기입 동작 수행 시, 프로그램 루프의 횟수에 따라 변경되어 선택된 제1 신호 라인에 인가되는 셋 전류에 기초하여 동작 전류(Iop)의 전류값을 판단할 수 있다. 다른 실시예에 있어서, 전류 판단부(131a)는 상기 선택된 비트 라인에 연결되어, 셋 기입이 수행되는 메모리 셀들의 개수 또는 독출되는 메모리 셀들의 개수에 기초하여 동작 전류(Iop)의 전류값을 판단할 수 있다.

블록 구별부(132a)는 동작 전류(Iop)의 전류값을 기초로 블록의 개수(즉, n)를 결정하고, 이에 기초하여 메모리 셀 어레이(110)를 n개의 블록(BLK1~BLKn)으로 구분할 수 있다. 예컨대, 블록 구별부(132a)는 동작 전류(Iop)의 전류값이 증가될수록 블록의 수가 증가되도록, 동작 전류(Iop)의 전류값이 감소될수록 블록의 수가 감소되도록 결정할 수 있다. 일 실시예에 있어서, 블록 구별부(132a)는 복수의 전류 구간에 대응하는 블록의 수들을 미리 설정하고, 동작 전류(Iop)의 전류값을 기초로 상기 미리 설정된 블록 수들 중 하나를 선택할 수 있다. 블록 구별부(132a)는 구분된 n개의 블록(BLK1~BLKn)에 대한 정보에 기초하여 블록 제어 신호(CTRL_CLK)를 생성하고, 블록 제어 신호(CTRL_CLK)를 로우 디코더(160a)에 제공할 수 있다.

로우 디코더(160a)는 블록 제어 신호(CTRL_BLK)를 기초로 n개의 블록(BLK1~BLKn)에 n개의 로우 인히빗 전압(Vinhx1~Vinhxn)을 제공할 수 있다. 일 실시예에 있어서, 로우 디코더(160a)는 블록 제어 신호(CTRL_CLK)에 기초하여 인히빗 전압 생성부(150a)로부터 제공된 N개의 로우 인히빗 전압들(Vinhx1~VinhnN, N은 n이상의 정수) 중 n개의 로우 인히빗 전압(Vinhx1~Vinhxn)을 선택하고, 선택된 n개의 로우 인히빗 전압(Vinhx1~Vinhxn)을 n개의 블록(BLK1~BLKn)에 각각 제공할 수 있다.

도 8은 본 발명의 실시예에 따른 셋 기입 동작 시, 메모리 셀들에 인가되는 전압을 나타내는 회로도이다.

도 8을 참조하면, 기입 회로(121a)는 선택된 비트 라인(BL3)에 연결되어 선택된 비트 라인(BL3)에 셋 기입 전압(Vset) 및 셋 전류(Iset)를 제공할 수 있다. 선택된 비트 라인(BL3)을 통하여 선택된 비트 라인(BL3)에 연결된 메모리 셀들, 예컨대 선택된 메모리 셀(SMC) 및 반 선택된 메모리 셀들(HSMC)에는 셋 기입 전압(Vset)이 제공될 수 있다. 선택된 메모리 셀(SMC)의 양단에 셋 기입이 수행될 수 있는 전압 차이가 발생되도록, 선택된 워드 라인(WL2)에는 셋 기입 전압(Vset)보다 전압 레벨이 낮은 전압이 인가되고, 이에 따라 선택된 메모리 셀(SMC)에는 셀 전류(Icell)가 흐를수 있다.

비 선택된 메모리 셀들에는 인히빗 전압이 인가될 수 있다. 비 선택된 비트 라인(BL1, BL2, BL4)에는 칼럼 인히빗 전압(Vinhy)이 인가될 수 있다. 비 선택된 워드 라인(WL1, WL3, WL4)에는 로우 인히빗 전압들(Vinhx1, Vinhx2, Vinhx3)이 인가될 수 있다. 이때, 비 선택된 메모리 셀들 중 선택된 비트 라인(BL3)에 연결된 메모리 셀들, 즉 반 선택된 메모리 셀들에는 셋 기입 전압(Vset)과 로우 인히빗 전압들(Vinhx1, Vinhx2, Vinhx3)들 간의 전압 차이에 의하여 누설 전류(Ileak)가 흐를 수 있다.

한편, 메모리 셀 어레이(110)는 비트 라인이 연장되는 방향으로 복수의 블록, 예컨대 3개의 블록(BLK1, BLK2, BL3)으로 구분될 수 있다. 복수의 블록(BLK1, BLK2, BL3) 각각은 적어도 하나의 워드 라인을 포함할 수 있다. 복수의 블록(BLK1, BLK2, BL3) 각각에 포함되는 비 선택된 워드 라인(WL1, WL3, WL4)에는 서로 다른 로우 인히빗 전압들(Vinhx1, Vinhx2, Vinhx3)이 인가될 수 있다. 로우 인히빗 전압들(Vinhx1, Vinhx2, Vinhx3)의 전압 레벨은 셋 기입 전압(Vset)의 전압 강하를 고려하여 설정될 수 있다. 예를 들어, 기입 회로(121a)에서 멀수록 셋 기입 전압(Vset)의 전압 강하가 클 수 있다. 그러므로, 반 선택된 메모리 셀들(HSMC)의 양단의 전압 차이가 일정하도록, 기입 회로(121a)로부터 가장 가까운 블록에 포함되는 비 선택된 워드 라인에는 가장 높은 전압의 로우 인히빗 전압이 인가되고, 기입 회로(121a)로부터 가장 먼 블록에 포함되는 비 선택된 워드 라인에는 가장 낮은 전압의 로우 인히빗 전압이 인가될 수 있다. 예를 들어, 복수의 로우 인히빗 전압들(Vinhx1, Vinhx2, Vinhx3) 중 제1 인히빗 전압의 전압 레벨이 가장 높고, 제3 인히빗 전압의 전압 레벨이 가장 낮을 경우, 도시된 바와 같이, 기입 회로(121a)로부터 가장 가까운 제1 블록(BLK1)에 포함되는 제1 워드 라인(WL1)에는 제1 인히빗 전압(Vinhx1)이 인가되고, 기입 회로(121a)로부터 가장 먼 제3 블록(BLK3)에 포함되는 제4 워드 라인(WL4)에는 제3 인히빗 전압(Vinhx3)이 인가될 수 있다.

도 9a는 도 8의 선택된 비트 라인 및 이에 연결되는 메모리 셀들을 나타내는 도면이고, 도 9b는 도 9a의 반선택된 메모리 셀들에 인가되는 전압들을 위치별로 나타내는 그래프이고, 도 9c는 도 9a의 반선택된 메모리 셀들에 흐르는 누설 전류를 위치별로 나타내는 그래프이다. 설명의 편의를 위하여 메모리 장치에 대하여 셋 기입이 수행되는 경우를 가정하여 설명하기로 한다.

도 9a및 도 9b를 참조하면, 셋 기입 전압(Vset)에 전압 강하(IR drop)가 발생하고, 기입 회로(121a)로부터 멀어질수록 전압 강하의 폭(V_IR)이 커지므로 기입 회로(121a)로부터 멀어질수록 메모리 셀의 저항에 인가되는 전압(VR)의 전압 레벨이 감소될 수 있다. 다시 말해, 제1 방향(DR1)으로 갈수록 메모리 셀의 저항 단자, 즉 노드 N1, N2, N3 및 N4에 인가되는 전압의 전압 레벨이 감소될 수 있다. 본 실시예에 있어서, 기입 회로(121a)로부터 멀어질수록 반 선택 메모리 셀들(HSMC)에는 낮은 전압 레벨의 로우 인히빗 전압(Vinhx)이 인가될 수 있다. 이에 따라, 반 선택 메모리 셀들(HSMC)의 양단자간의 전압(Vcell)은 셋 기입 전압(Vset)의 전압 강하에도 불구하고 반 선택 메모리 셀들(HSMC)의 위치에 관계없이 일정할 수 있다. 이에 따라, 도 9c에 도시된 바와 같이, 반 선택 메모리 셀들(HSMC)에 흐르는 누설 전류(Ileak) 또한 반 선택 메모리 셀들(HSMC)의 위치에 관계없이 일정할 수 있다.

도 10은 본 발명의 실시예에 따른 메모리 셀 어레이의 구분을 보다 상세하게 설명하는 도면이다.

도 10을 참조하면, 메모리 셀 어레이(110)는 복수의 비트 라인(BLj) 및 복수의 워드 라인(WLk)을 포함할 수 있으며, 복수의 비트 라인(BLj) 및 복수의 워드 라인(WLk)이 교차하는 지점에 복수의 메모리 셀들(미도시)이 배치될 수 있다.

복수의 비트 라인(BLj)은 제1 스위치 블록(171)을 통해 바이어스 전압을 인가받을 수 있다. 제1 스위치 블록(171)은 선택된 비트 라인(BL3)에 셋 기입 전압(Vset) 및 셋 전류(Iset)를 인가할 수 있다. 셋 기입 전압(Vset) 및 셋 전류(Iset)는 기입 회로(미도시)로부터 제공될 수 있다. 또한 제1 스위치 블록(171)은 비 선택된 비트 라인(BL1, BL2, BL3~BLj)에 칼럼 인히빗 전압(Vinhy)을 인가할 수 있다.

복수의 워드 라인(WLk)은 제2 스위치 블록(161)을 통해 바이어스 전압을 인가받을 수 있다. 제2 스위치 블록(161)은 선택된 워드 라인에 접지 전압(Vss)을 인가하고, 비 선택된 워드 라인(WL1~WL22, WL24~WLk)에 복수의 로우 인히빗 전압들(Vinhx1~Vinhxn)을 인가할 수 있다. 이때, 제1 스위치 블록(171) 및 제2 스위치 블록(161)은 각각 도 2의 칼럼 디코더(170) 및 로우 디코더(160)의 적어도 일부일 수 있다.

한편, 메모리 셀 어레이(110)는 n 개의 블록(BLk1~BLKn)으로 구분될 수 있으며, n 개의 블록(BLk1~BLKn) 각각은 적어도 하나의 워드 라인을 포함할 수 있다. n 개의 블록(BLk1~BLKn)에 포함되는 적어도 하나의 워드 라인에는 서로 다른 전압 레벨의 n개의 로우 인히빗 전압들(Vinhx1~Vinhxn)이 인가될 수 있다.

도 11은 도 7의 블록 구별부가 셋 전류에 대응하는 블록의 수를 결정하는 일 예를 나타내는 그래프이다.

도 11을 참조하면, 셋 전류(Iset)의 증가에 대응하여 블록의 수가 증가될 수 있다. 예컨대 블록 구별부(도 7의 130a)는 셋 전류(Iset)의 전류값이 제1 기준값(Iref1) 미만이면 블록의 수, 예컨대 n을 2로 결정하고, 셋 전류(Iset)의 전류값이 제1 기준값(Iref1) 이상, 제2 기준값(Iref2) 미만이면 블록의 수를 3으로 결정하고, 셋 전류(Iset)의 전류값이 제2 기준값(Iref2) 이상, 제3 기준값(Iref3) 미만이면 블록의 수를 4로 결정하고, 셋 전류(Iset)의 전류값이 제3 기준값(Iref3) 이상이면 블록의 수를 5로 결정할 수 있다. 이와 같이, 셋 전류(Iset)를 기준값들과 비교하여 블록의 수를 결정할 수 있다.

일 실시예에 있어서 기준값들(Iref1~Iref4) 사이의 전류 간격은 일정할 수 있다. 이에 따라, 블록 구별부(130a)는 셋 전류(Iset)가 미리 설정된 전류값씩 증가될 때마다 블록의 수를 증가시킬 수 있다.

다른 실시예에 있어서 기준값들(Iref1~Iref4) 사이의 전류 간격은 일정하지 않으며, 블록 구별부(130a)는 셋 전류(Iset)를 미리 설정된 기준값들과 비교하여 블록의 수를 결정할 수 있다.

도 12는 도 7의 전류 판단부가 동작 전류를 판단하는 일 실시예를 나타내는 그래프이다.

도 12를 참조하면, 메모리 장치에 셋 기입 동작이 수행될 때, 프로그램 루프의 횟수에 따라 선택된 메모리 셀에 인가되는 전류 펄스의 진폭 또는 펄스 폭이 증가될 수 있다. 예컨대, 도시된 바와 같이, 프로그램 루프의 회수가 증가될수록 전류 펄스의 진폭 또는 펄스 폭이 증가되고, 이에 따라 셋 전류(Iset)가 증가될 수 있다. 전류 판단부(도 7의 131a)는 각 프로그램 루프에 따른 전류 펄스의 진폭 또는 펄스폭에 기초하여 셋 전류(Iset)를 판단할 수 있다. 일 실시예에 있어서, 전류 판단부(131a)는 프로그램 루프에 따른 전류 펄스의 진폭 또는 펄스폭에 대한 정보를 미리 획득하고, 프로그램 루프의 횟수에 기초하여 셋 전류(Iset)를 계산할 수 있다.

도 13은 도 7의 전류 판단부가 동작 전류를 판단하는 다른 실시예를 나타내는 그래프이다.

메모리 장치에 셋 기입 동작 또는 독출 동작이 수행될 때, 선택된 제1 신호 라인, 예컨대 선택된 비트 라인에 연결되어 셋 기입 동작 또는 독출 동작이 수행되는 메모리 셀들의 개수에 따라 동작 전류가 달라질 수 있다. 예컨대 도 13에 도시된 바와 같이, 셋 기입 수행 시, 셋 기입이 수행되는 메모리 셀의 수(#Mcell_set)가 증가될수록 선택된 메모리 셀들에 흐르는 전체 셀 전류가 증가되고, 이에 따라 셋 전류(Iset)가 증가될 수 있다. 전류 판단부는 셋 기입이 동시에 수행되는 메모리 셀의 개수(#Mcell_set)에 기초하여 셋 전류(Iset)를 판단할 수 있다. 일 실시예에 있어서, 전류 판단부(131a)는 하나의 메모리 셀 또는 단위 메모리 셀들의 셀 전류에 대한 정보를 미리 획득하고, 기입이 수행되는 메모리 셀의 개수(#Mcell_set)를 기초로 셋 전류(Iset)를 계산할 수 있다.

도 14는 본 발명의 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.

도 14를 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 셀 어레이에 포함된 선택된 메모리 셀들에 대한 기입 동작 또는 독출 동작을 수행하기 위하여 복수의 메모리 셀들에 인히빗 전압을 인가하는 방법으로서, 도 1 내지 도 13을 참조하여 상술된 내용은 본 실시예에 따른 메모리 장치의 동작 방법에도 적용된다. 이하에서는 도 1 내지 도 13을 참조하여, 본 실시예에 따른 메모리 장치의 동작 방법을 설명하기로 한다.

S120 단계에서, 선택된 제1 신호 라인을 통해 흐르는 동작 전류를 판단한다. 선택된 제1 신호 라인 상의 적어도 하나의 지점에는 선택 전압이 제공되고, 선택된 제1 신호 라인을 통해 선택된 제1 신호 라인에 연결된 선택된 메모리 셀 및 반 선택된 메모리 셀에 선택 전압이 인가될 수 있다. 이때, 선택된 메모리 셀에는 셀 전류가 흐르고, 반 선택된 메모리 셀에는 누설 전류가 흐를 수 있다. 이에 따라 선택된 제1 신호 라인에는 셀 전류 및 누설 전류들의 합에 해당하는 동작 전류가 흐를 수 있다. 제어 로직(130)은 메모리 장치의 동작 모드, 예컨대 셋 기입이 수행되는지 또는 독출 동작이 수행되는지 여부, 프로그램 루프의 횟수에 따른 전류 펄스의 진폭(또는 펄스폭) 또는 셋 기입이 수행되는 메모리 셀의 개수 등에 기초하여 동작 전류를 미리 판단할 수 있다. 다른 실시예에 있어서, 제어 로직(130)은 메모리 장치에 특정 조건에서 셋 기입 또는 독출 동작이 수행될 때, 선택된 제1 신호 라인을 통해 흐르는 동작 전류에 대한 정보를 피드백하고, 이를 기초로 각각의 동작 모드에 있어서의 동작 전류를 판단할 수 있다.

S140 단계에서, 동작 전류의 전류값에 기초하여 복수의 메모리 셀들을 물리적 위치에 따른 n개의 블록으로 구분할 수 있다. 일 실시예에서 전류값이 증가될수록 n을 증가시킬 수 있다. 다른 실시예에 있어서, 동작 전류의 전류값을 미리 설정된 기준값들과 비교하여 상기 n을 결정할 수 있다. 또 다른 실시예에 있어서, 본 동작 방법은 복수의 전류값 구간에 대응하는 블록의 수를 미리 설정하는 단계를 더 포함하고, S140 단계에서, 동작 전류의 전류값을 기초로 미리 설정된 블록의 수 중 n을 선택할 수 있다.

S160단계에서, n개의 블록 각각에 서로 다른 인히빗 전압을 인가할 수 있다. 이때, n개의 블록 중 선택 전압이 인가되는 적어도 하나의 지점으로부터 상대적으로 가까운 곳에 위치하는 블록에 대하여 상대적으로 전압 레벨이 높은 인히빗 전압이 인가되고, 멀리 위치하는 블록에 대하여 상대적으로 전압 레벨이 낮은 인히빗 전압이 인가될 수 있다. n개의 블록 각각은 적어도 하나의 제2 신호 라인들을 포함할 수 있고, n개의 블록 각각에 포함되는 비 선택 제2 신호 라인들에는 블록별로 서로 다른 전압 레벨을 갖는 인히빗 전압이 인가될 수 있다.

도 15는 본 발명의 다른 실시예에 따른 제어 로직을 포함하는 메모리 장치를 나타내는 블록도이다.

도 15를 참조하면, 메모리 장치(100b)는 메모리 셀 어레이(110), 기입/독출 회로(120b), 제어 로직(130b), 인히빗 전압 생성부(150b) 및 로우 디코더 (160b)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(100b)는 도 2의 메모리 장치(100)에 대한 일 실시예로서, 도 2를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 또한, 도 8에는 도시되지 않았으나, 도 2의 메모리 장치(100)에 포함되는 구성 요소들은 본 실시예에 따른 메모리 장치(100b)에도 포함될 수 있다.

도 15의 메모리 장치(100b)에 포함되는 구성들의 동작은 도 7의 메모리 장치(100a)에 포함되는 구성들의 동작과 유사하다.

본 실시예에 있어서, 제어 로직(130b)은 전류 판단부(131b), 블록 구별부(132b) 및 인히빗 전압 제어부(133b)를 구비할 수 있다. 전류 판단부(131b) 및 블록 구별부(132b)의 동작은 도 7의 제어 로직(130a)의 전류 판단부(131a) 및 블록 구별부(132a)의 동작과 실질적으로 동일한바 중복되는 설명은 생략하기로 한다.

인히빗 전압 제어부(133b)는 동작 전류(Iop)의 전류값에 기초하여 비 선택 제2 신호 라인들에 인가되는 인히빗 전압들(Vinhx1, Vinhx2, ..., Vinhxn) 간의 전압 차이를 결정할 수 있다. 인히빗 전압 제어부(133b)는 동작 전류(Iop)의 전류값이 증가될수록 인히빗 전압들(Vinhx1, Vinhx2, ..., Vinhxn) 간의 전압 차이가 증가되도록 결정할 수 있다.

일 실시예에 있어서, 인히빗 전압 제어부(133b)는 인히빗 전압 생성부(150b)가 메모리 셀 어레이(110)의 복수의 블록들(BLK1~BLKn)의 개수와 동일한 개수의 로우 인히빗 전압들(Vinhx1, Vinhx2, ..., Vinhxn)로서, 상기 결정된 전압 차이를 갖는 로우 인히빗 전압들(Vinhx1, Vinhx2, ..., Vinhxn)을 생성하도록 제어할 수 있다.

다른 실시예에 있어서, 인히빗 전압 제어부(133b)는 인히빗 전압 생성부(150b)가 n개의 블록들(BLK1~BLKn)의 개수보다 더 많은 수의 복수의 로우 인히빗 전압들(Vinhx1, Vinhx2, ..., VinhxN)을 생성하도록 제어하고, 상기 결정된 전압 차이를 블록 제어 신호(CTRL_BLK)로서 로우 디코더(160b)에 제공할 수 있다. 로우 디코더(160b)는 블록 제어 신호(CTRL_BLK)를 기초로 인히빗 전압 생성부(150b)로부터 제공된 복수의 로우 인히빗 전압들(Vinhx1, Vinhx2, ..., VinhxN) 중 n개의 로우 인히빗 전압들(Vinhx1, Vinhx2, ..., Vinhxn)을 선택하여 메모리 셀 어레이(110)의 n개의 블록들(BLK1~BLKn)에 각각 제공할 수 있다.

한편, 다른 실시예에 있어서, 메모리 셀 어레이(110)의 복수의 블록들(BLK1~BLKn)은 미리 구분되고, 제어 로직(130b)은 동작 전류(Iop)를 판단하고, 동작 전류(Iop)의 전류값에 기초하여 인히빗 전압들(Vinhx1, Vinhx2, ..., Vinhxn) 간의 전압 차이만을 조절할 수도 있다. 이때, 블록 구별부(132b)는 제어 로직(130b)에서 생략될 수 있다.

도 16은 도 15의 인히빗 전압 제어부가 셋 전류에 대응하여 복수의 인히빗 전압들 간의 전압 차이를 결정하는 일 예를 나타내는 그래프이다.

도 16을 참조하면, 인히빗 전압 제어부(133b)는 기준 전류들(Iref1, Iref2, Iref3 등)을 미리 설정하고, 동작 전류(Iop)를 상기 기준 전류들(Iref1, Iref2, Iref3)과 비교하여 비교 결과를 기초로 전압 차이(ΔVinhx)를 설정할 수 있다. 일 실시예에 있어서 도시된 바와 같이 셋 전류(Iset)의 증가에 대응하여 복수의 인히빗 전압들 간의 전압 차이(ΔVinhx)가 증가될 수 있다. 한편, 도 16에 도시된 수치는 일 예를 나타낸 것으로서, 구체적인 수치는 메모리 장치의 구동 조건 등에 따라 달라질 수 있다.

도 17은 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.

도 17을 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 셀 어레이에 포함된 선택된 메모리 셀들에 대한 기입 동작 또는 독출 동작을 수행하기 위하여 복수의 메모리 셀들에 인히빗 전압을 인가하는 방법으로서, 도 1 내지 도 16을 참조하여 상술된 내용은 본 실시예에 따른 메모리 장치의 동작 방법에도 적용된다. 이하에서는 도 1 내지 도 16을 참조하여, 본 실시예에 따른 메모리 장치의 동작 방법을 설명하기로 한다.

S210 단계에서, 선택된 제1 신호 라인을 통해 흐르는 동작 전류를 판단한다. 선택된 제1 신호 라인 상의 적어도 하나의 지점에는 선택 전압이 제공되고, 선택된 제1 신호 라인을 통해 선택된 제1 신호 라인에 연결된 선택된 메모리 셀 및 반 선택된 메모리 셀에 선택 전압이 인가될 수 있다. 이때, 선택된 메모리 셀에는 셀 전류가 흐르고, 반 선택된 메모리 셀에는 누설 전류가 흐를 수 있다. 동작 전류는 선택된 메모리 셀에 흐르는 셀 전류 및 반 선택된 메모리 셀에 흐르는 누설 전류들의 합일 수 있다. 제어 로직(130)은 메모리 장치의 동작 모드, 예컨대 셋 기입이 수행되는지 또는 독출 동작이 수행되는지 여부, 프로그램 루프의 횟수에 따른 전류 펄스의 진폭(또는 펄스폭) 또는 셋 기입이 수행되는 메모리 셀의 개수 등에 기초하여 동작 전류를 미리 판단할 수 있다. 다른 실시예에 있어서, 제어 로직(130)은 메모리 장치에 특정 조건에서 셋 기입 또는 독출 동작이 수행될 때, 선택된 제1 신호 라인을 통해 흐르는 동작 전류에 대한 정보를 피드백하고, 이를 기초로 각각의 동작 모드에 있어서의 동작 전류를 판단할 수 있다.

S220 단계에서, 동작 전류의 전류값에 기초하여 인히빗 전압들간의 전압 차이를 결정한다. 동작 전류가 클수록 선택 전압의 전압 강하가 클 수 있다. 따라서, 선택 전압의 전압 강하를 보상하기 위하여 제어 로직(130)은 동작 전류의 전류값이 증가될수록 인히빗 전압들간의 전압 차이가 증가되도록 결정할 수 있다.

S230 단계에서, 결정된 전압 차이에 기초하여 복수의 인히빗 전압들을 생성한다. 제어 로직(130)은 결정된 전압 차이를 인히빗 전압 생성부(150)에 인히빗 제어 신호(CTRL_inh)로서 제공하고, 인히빗 전압 생성부(150)는 인히빗 제어 신호(CTRL_inh)에 기초하여 복수의 인히빗 전압들을 생성할 수 있다.

S240 단계에서, 제2 신호 라인들을 물리적 위치에 따른 복수의 그룹으로 구분할 수 있다. 제어 로직(130)이 메모리 셀 어레이(110)를 물리적 위치에 따른 복수의 블록으로 구분할 수 있으며, 복수의 블록 각각은 복수의 제2 신호 라인들을 포함할 수 있다. 이에 따라, 복수의 제2 신호 라인들은 물리적 위치에 따른 복수의 그룹으로 구분될 수 있다. 이때, 물리적 위치는 선택된 제1 신호 라인에 선택 전압이 인가되는 적어도 하나의 지점과의 거리를 나타낸다.

S250 단계에서, 복수의 그룹들에 포함되는 비 선택 제2 신호 라인들에 복수의 인히빗 전압들을 그룹별로 각각 인가한다. 동일한 그룹에 포함되는 비 선택 제2 신호 라인들에는 동일한 전압 레벨의 인히빗 전압이 인가되고, 서로 다른 그룹에 포함되는 비 선택 제2 신호 라인들에는 서로 다른 전압 레벨의 인히빗 전압이 인가될 수 있다.

일 실시예에 있어서, 선택된 제1 신호 라인에 선택 전압이 인가되는 적어도 하나의 지점과의 거리가 상대적으로 가까운 그룹에는 상대적으로 전압 레벨이 높은 인히빗 전압이 인가되고, 거리가 상대적으로 먼 그룹에는 상대적으로 전압 레벨이 낮은 인히빗 전압이 인가될 수 있다.

도 18은 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.

도 18에 도시된 바와 같이, 메모리 장치(100c)는 메모리 셀 어레이, 인히빗 전압 생성부(150)를포함할 수 있다. 본 실시예에 따른 메모리 장치(100c)는 도 2의 메모리 장치(100)에 대한 일 실시예로서, 도 2를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 또한, 도 18에는 도시되지 않았으나, 도 2의 메모리 장치(100)에 포함되는 구성 요소들은 본 실시예에 따른 메모리 장치(100b)에도 포함될 수 있다.

한편, 메모리 셀 어레이는 다수 개의 셀 영역들을 포함할 수 있으며, 도 18에서는 메모리 셀 어레이가 제1 타일(Tile1) 및 제 2 타일(Tile2)을 포함하는 예가 도시된다. 상기 타일(Tile)은 다양하게 정의가 가능하며, 예컨대 타일(Tile)은 하나의 로우 디코더(또는 로우 스위치 블록)에 공통하게 연결되는 다수의 워드 라인들 및 하나의 칼럼 디코더(또는 칼럼 스위치 블록)에 공통하게 연결되는 다수의 비트 라인들이 교차하는 영역에 형성되는 메모리 셀들을 포함하는 단위로 정의될 수 있다.

타일들(Tile1, Tile2) 각각에는 제1 스위치 블록(171_1, 171_2) 및 제2 스위치 블록(161_1, 161_2)이 연결되고, 스위치 블록들(161_1, 161_2, 171_1, 171_2)을 통해 선택 전압, 동작 전류 및 인히빗 전압들이 인가될 수 있다. 이하에서는 메모리 장치(100c)가 셋 기입 동작을 수행하고, 제1 스위치 블록(171_1, 171_2)을 통해 선택된 제1 신호 라인에 셋 기입 전압 및 셋 전류가 제공되고, 비 선택된 제1 신호 라인에 칼럼 인히빗 전압(Vinhy)이 제공되고, 제2 스위치 블록(161_1, 161_2)을 통해 선택된 제2 신호 라인에 접지전압(VSS)이 제공되고, 비 선택된 제2 신호 라인에 복수의 로우 인히빗 전압(Vinhx1, ~VinhxN)들 중 적어도 일부의 전압이 제공되는 경우를 가정하여 설명하기로 한다.

도 18에 도시된 바와 같이, 타일들(Tile1, Tile2)은 물리적 위치에 따라 복수의 블록으로 구분될 수 있다. 일 실시예에 있어서 제어 로직(미도시, 도 2의 130 참조)은 타일들(Tile1, Tile2) 각각에 흐르는 셋 전류(Iset1, Iset2)를 기초로 타일들(Tile1, Tile2)을 복수의 블록으로 구분할 수 있다. 예를 들어, 도시된 바와 같이 제어 로직은, 제1 셋 전류(Iset1)의 전류값에 기초하여 제1 타일(Tile1)을 두 개의 블록(BLK1, BLK2)으로 구분하고 제2 셋 전류(Iset2)의 전류값에 기초하여 제2 타일(Tile2)을 세개의 블록(BLK1, BLK2, BLK3)로 구분할 수 있다.

인히빗 전압 생성부(150)는 복수의 로우 인히빗 전압(Vinhx1~VinhxN)을 생성하여 제2 스위치 블록들(161_1, 161_2)에 제공하고, 칼럼 인히빗 전압(Vinhy)을 생성하여 제1 스위치 블록들(171_1, 171_2)에 제공할 수 있다. 제2 스위치 블록들(161_1, 161_2)은 각각 제어 로직으로부터 수신한 블록 제어 신호에 기초하여 복수의 로우 인히빗 전압(Vinhx1~VinhxN) 중 적어도 일부를 선택하고, 선택된 로우 인히빗 전압들을 대응하는 블록에 제공할 수 있다. 예를 들어, 도시된 바와 같이, 제1 타일(Tile)에 연결되는 제2 스위치 블록(161_1)은 복수의 로우 인히빗 전압(Vinhx1~VinhxN) 중 두 개의 로우 인히빗 전압(Vinhx1, Vinhx2)을 선택하고, 이를 제1 타일(Tile)의 제1 및 제2 블록(BLK1, BLK2)에 각각 제공할 수 있다. 제2 타일(Tile)에 연결되는 제2 스위치 블록(161_2)은 복수의 로우 인히빗 전압(Vinhx1~VinhxN) 중 새 개의 로우 인히빗 전압(Vinhx1, Vinhx2, Vinhx3)을 선택하고, 이를 제2 타일(Tile)의 제1 내지 제3 블록(BLK1, BLK2, BLK3)에 각각 제공할 수 있다.

한편, 다른 실시예로서, 도시된 바와 달리, 타일들(Tile1, Tile2)은 동일한 개수의 블록으로 구분되며, 제어 로직은 타일들(Tile1, Tile2) 각각에 흐르는 셋 전류(Iset1, Iset2)를 기초로 타일들(Tile1, Tile2)에 제공되는 로우 인히빗 전압들간의 전압 차이를 결정할 수 있다. 제어 로직은 제1 셋 전류(Iset1)를 기초로 제1 타일(Tile1)에 제공되는 로우 인히빗 전압들간의 전압 차이를 결정하고, 상기 결정된 전압 차이에 관한 정보를 블록 제어 신호로서 제1 타일(Tile1)에 연결된 제2 스위치 블록(161_1)에 제공할 수 있다. 제어 로직은 제2 셋 전류(Iset2)를 기초로 제2 타일(Tile2)에 제공되는 로우 인히빗 전압들간의 전압 차이를 결정하고, 상기 결정된 전압 차이에 관한 정보를 블록 제어 신호로서 제2 타일(Tile2)에 연결된 제2 스위치 블록(161_1)에 제공할 수 있다. 제2 스위치 블록들(161_1, 161_2)는 제공된 블록 제어 신호에 기초하여 복수의 로우 인히빗 전압(Vinhx1~VinhxN) 중 각각의 타일들(Til1, Tile2)에 제공되는 로우 인히빗 전압들을 선택할 수 있다.

이와 같이, 전술한 실시예에서의 메모리 셀 어레이를 복수의 블록으로 구분하는 동작 및 인히빗 전압들을 인가하는 동작은 타일(Tile) 단위로 수행됨으로써, 타일(Tile) 단위로 누설전류가 제어될 수 있다.

도 19는 본 발명의 다른 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.

도 19를 참조하면, 메모리 시스템(20)은 메모리 장치(300) 및 메모리 컨트롤러(400)를 포함할 수 있다. 메모리 장치(300)는 메모리 셀 어레이(310), 기입/독출 회로(320) 및 제어 로직(330)을 포함할 수 있다. 메모리 컨트롤러(400)는 블록 제어부(410)를 포함할 수 있다.

블록 제어부(410)는 선택된 제1 신호 라인을 통해 흐르는 동작 전류를 판단하고, 상기 동작 전류의 전류값에 기초하여 메모리 셀 어레이(310)를 n개의 블록(n은 2이상의 정수)으로 구분할 수 있다. 블록 제어부(410)는 동작 전류의 전류값에 기초하여 메모리 셀 어레이(310)를 몇 개의 블록으로 구분할지, 즉 상기 n의 값을 결정할 수 있다. 또한, 블록 제어부(410)는 상기 n개의 블록 각각에 포함되는 비 선택된 제2 신호 라인에 서로 다른 전압 레벨을 갖는 인히빗 전압이 각각 인가되도록 복수의 인히빗 전압을 결정할 수 있다. 블록 제어부(410)는 동작 전류의 전류값에 기초하여 복수의 인히빗 전압들 간의 전압 차이를 결정할 수 있다. 블록 제어부(410)는 상기 블록에 대한 정보 또는 인히빗 전압에 대한 정보를 제어 신호(CTRL) 및 어드레스(ADDR)로서 메모리 장치(300)에 제공할 수 있다. 제어 로직(330)은 제어 신호(CTRL) 및 어드레스(ADDR)에 기초하여 인히빗 전압 생성부(미도시)가 복수의 인히빗 전압을 생성하도록 제어하고, 상기 복수의 인히빗 전압들이 각각 대응하는 블록에 제공되도록 디코더들, 예컨대 로우 디코더 또는 칼럼 디코더를 제어할 수 있다.

이에 따라, 본 실시예에 따르면 메모리 장치(300)에 대한 기입/독출 동작 시, 비 선택된 메모리 셀들에 인가되는 인히빗 전압을 상기 비 선택된 메모리 셀들의 물리적 위치에 따라 조절함으로써, 메모리 셀들의 일단에 인가되는 선택 전압에 전압 강하가 발생하더라도 비 선택된 메모리 셀들, 특히 반 선택된 메모리 셀들의 양단간의 전압을 일정하게 유지함으로써 비 선택된 메모리 셀들에 발생하는 누설 전류를 감소시킬 수 있다.

도 20은 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.

도 20을 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1230)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 19에 도시된 실시예들을 이용하여 구현될 수 있다. 본 발명의 실시예에 따라, 메모리 장치(1230)는 물리적 위치에 따라 비 선택된 메모리 셀에 서로 다른 전압 레벨의 인히빗 전압을 인가하되, 선택된 신호 라인을 통해 흐르는 전류량에 기초하여 인히빗 전압들의 개수 또는 인히빗 전압들간의 전압 차이를 조절함으로써, 누설 전류를 감소시킬 수 있다. 일 실시예에 있어서, 카드 컨트롤러(1220)는 인히빗 전압들의 개수 또는 인히빗 전압들간의 전압 차이를 조절하도록 메모리 장치(1230)를 제어할 수 있다.

호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.

카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1230)에 저장할 수 있다. 메모리 장치(1230)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.

메모리 카드(1230)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.

도 21은 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다. 도 21을 참조하면, 메모리 모듈(2000)은 메모리 장치들(2210~2240)들 및 제어 칩(2100)을 포함할 수 있다. 메모리 장치들(2210~2240)들 각각은 도 1 내지 도 19에 도시된 실시예들을 이용하여 구현될 수 있다. 본 발명의 실시예에 따라, 메모리 장치들(2210~2240)은 물리적 위치에 따라 비 선택된 메모리 셀에 서로 다른 전압 레벨의 인히빗 전압을 인가하되, 선택된 신호 라인을 통해 흐르는 전류량에 기초하여 인히빗 전압들의 개수 또는 인히빗 전압들간의 전압 차이를 조절함으로써, 누설 전류를 감소시킬 수 있다.

제어 칩(2100)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 메모리 장치들(2210~2240)들을 제어할 수 있다. 예를 들어, 제어 칩(2100)은 외부로부터 전송되는 각종 커맨드 및 어드레스에 따라, 이에 대응되는 메모리 장치들(2210~2240)을 활성화하여 기입 및 독출 동작을 제어할 수 있다. 또한, 제어 칩(2100)은 각 메모리 장치들(2210~2240)에서 출력되는 독출 데이터에 대한 각종 후속 처리를 수행할 수 있으며, 예컨대 독출 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다. 또한 제어 칩(2100)은 메모리 장치들(2210~2240)들 각각에서 생성되는 인히빗 전압들의 개수 또는 인히빗 전압들간의 전압 차이를 조절하도록 메모리 장치들(2210~2240)들을 제어할 수 있다.

도 22는 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.

도 22를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 이때, SSD(3200)는 도 1 내지 도 22에 도시된 실시예들을 이용하여 구현될 수 있다.

도 23은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.

도 23을 참조하면, 컴퓨팅 시스템(4000)은 메모리 시스템(4100), 프로세서(4200), RAM(4300), 입출력 장치(4400), 및 전원 장치(4500) 포함할 수 있다. 한편, 도 23에는 도시되지 않았지만, 컴퓨팅 시스템(4000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(4000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.

프로세서(4200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(4200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(4200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(4600)를 통하여 RAM(4300), 입출력 장치(4400) 및 메모리 시스템(4100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(4100)은 도 1 및 도 22에 도시된 실시예들을 이용하여 구현될 수 있다.

실시예에 따라, 프로세서(4200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.

RAM(4300)는 컴퓨팅 시스템(4000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(4300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.

입출력 장치(4400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(4500)는 컴퓨팅 시스템(4000)의 동작에 필요한 동작 전압을 공급할 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

10, 20: 메모리 시스템
100, 100a, 100b, 100c, 300: 메모리 장치
130, 130a, 130b: 제어 로직
200, 400: 메모리 컨트롤러

Claims (10)

1. 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서,
   상기 복수의 제1 신호 라인들 중 선택 전압이 인가되는 선택된 제1 신호 라인을 통해 흐르는 동작 전류를 판단하는 단계;
   상기 동작 전류의 전류값에 기초하여, 상기 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 n개의(n은 2 이상의 정수) 블록으로 구분하는 단계; 및
   상기 n개의 블록에 포함되는 비선택된 제2 신호 라인들에 대하여 블록별로 상기 선택 전압이 인가되는 적어도 하나의 지점과 상기 n개의 블록 각각의 거리에 의하여 결정되는 서로 다른 전압 레벨을 갖는 인히빗(inhibit) 전압들을 인가하는 단계를 포함하는 저항성 메모리 장치의 동작 방법.
2. 제1 항에 있어서, 상기 메모리 셀 어레이를 n개의 블록으로 구분하는 단계는,
   상기 동작 전류의 전류값에 기초하여 상기 n을 결정하는 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
3. 제2 항에 있어서, 상기 메모리 셀 어레이를 n개의 블록으로 구분하는 단계는,
   상기 동작 전류의 전류값이 증가될수록 상기 n을 증가시키는 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
4. 제1 항에 있어서,
   복수의 전류값 구간에 대응하는 블록의 수를 미리 설정하는 단계를 더 포함하고,
   상기 메모리 셀 어레이를 n개의 블록으로 구분하는 단계는, 상기 동작 전류의 전류값을 기초로 상기 미리 설정된 블록의 수 중 상기 n을 선택하는 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
5. 제1 항에 있어서, 상기 동작 전류를 판단하는 단계는,
   셋 기입 동작 수행 시, 상기 복수의 메모리 셀들 중 선택된 제1 신호 라인에 연결되어 셋 기입이 수행되는 선택된 메모리 셀들의 개수에 기초하여, 상기 선택된 제1 신호 라인에 흐르는 셋 전류의 전류값을 판단하는 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
6. 제1 항에 있어서, 상기 동작 전류를 판단하는 단계는,
   셋 기입 동작 수행 시, 프로그램 루프의 횟수에 따라 변경되어 상기 제1 신호 라인에 인가되는 셋 펄스에 기초하여, 상기 선택된 제1 신호 라인에 흐르는 셋 전류의 전류값을 판단하는 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
7. 제1 항에 있어서, 상기 인히빗 전압들을 인가하는 단계는,
   상기 n개의 블록 중 상기 선택 전압이 인가되는 상기 적어도 하나의 지점으로부터 상대적으로 가까운 곳에 위치하는 블록에 대하여, 상기 인히빗 전압들 중 상대적으로 전압 레벨이 높은 인히빗 전압을 인가하는 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
8. 제1 항에 있어서, 상기 인히빗 전압들을 인가하는 단계는,
   상기 동작 전류의 전류값에 기초하여 상기 인히빗 전압들간의 전압 차이를 설정하는 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
9. 제1 항에 있어서, 상기 선택 전압은 셋 기입 전압 또는 독출 전압 중 하나인 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
10. 제1 항에 있어서, 상기 메모리 장치는,
    각각이 상기 복수의 메모리 셀들을 포함하는 복수의 타일들을 포함하고,
    상기 동작 전류를 판단하는 단계 및 상기 메모리 셀 어레이를 상기 n개의 블록으로 구분하는 단계를 상기 복수의 타일들 각각에 대하여 개별적으로 수행하는 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.

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