KR102619667B1 - 저항성 메모리 장치 - Google Patents

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Abstract

본 개시의 기술적 사상에 따른 저항성 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 메모리 셀들 각각의 어드레스에 따른 기생 저항을 정의하는 맵핑 테이블을 기초로 복수의 메모리 셀들 중 선택 메모리 셀의 어드레스에 대응하는 프로그램 전압 제어 신호를 생성하는 제어 회로, 프로그램 전압 제어 신호를 기초로 복수의 프로그램 전압 레벨들 중 제1 프로그램 전압 레벨을 갖는 프로그램 전압을 생성하는 전압 발생부, 및 선택 메모리 셀에 연결된 선택 워드 라인에 프로그램 전압을 제공하도록 구성된 로우 디코더를 포함한다.

Description

저항성 메모리 장치{Resistive memory device}
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, 저항성 메모리 장치에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 차세대 메모리 장치로서, PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 개시의 기술적 사상은, 메모리 셀 어레이 내에서 선택 메모리 셀의 위치에 따른 기생 저항 값의 변동을 보상함으로써, 프로그램 성능 및 내구성을 향상시킬 수 있는 저항성 메모리 장치를 제공한다.
본 개시의 기술적 사상에 따른 저항성 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들 각각의 어드레스에 따른 기생 저항을 정의하는 맵핑 테이블을 기초로, 복수의 메모리 셀들 중 선택 메모리 셀의 어드레스에 대응하는 프로그램 전압 제어 신호를 생성하는 제어 회로, 상기 프로그램 전압 제어 신호를 기초로, 복수의 프로그램 전압 레벨들 중 제1 프로그램 전압 레벨을 갖는 프로그램 전압을 생성하는 전압 발생부, 및 상기 선택 메모리 셀에 연결된 선택 워드 라인에 상기 프로그램 전압을 제공하도록 구성된 로우 디코더를 포함한다.
또한, 본 개시의 기술적 사상에 따른 저항성 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들 중 선택 메모리 셀의 위치 정보와, 상기 복수의 메모리 셀들의 셀 저항 산포를 기초로, 복수의 프로그램 전압 레벨들 중 제1 프로그램 전압 레벨에 대응하는 프로그램 전압을 생성하는 전압 발생부, 상기 선택 메모리 셀에 연결된 선택 워드 라인에 상기 프로그램 전압을 제공하도록 구성된 로우 디코더, 및 상기 선택 메모리 셀에 연결된 선택 비트 라인에 프로그램 전류를 제공하도록 구성된 기입 회로를 포함한다.
또한, 본 개시의 기술적 사상에 따른 저항성 메모리 장치는 각각 복수의 메모리 셀들을 포함하는 복수의 메모리 그룹들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들 각각의 어드레스에 따른 기생 저항을 정의하는 맵핑 테이블을 저장하고, 상기 맵핑 테이블을 기초로 상기 복수의 메모리 셀들 중 선택 메모리 셀의 어드레스에 대응하는 프로그램 전압 제어 신호를 생성하는 제어 회로, 상기 프로그램 전압 제어 신호를 기초로, 복수의 프로그램 전압 레벨들 중 제1 전압 레벨을 갖는 프로그램 전압을 생성하는 전압 발생부, 상기 선택 메모리 셀에 연결된 선택 워드 라인에 상기 프로그램 전압을 제공하도록 구성된 로우 디코더, 및 상기 선택 메모리 셀에 연결된 선택 비트 라인에 프로그램 전류를 제공하도록 구성된 기입 회로를 포함한다.
본 개시의 기술적 사상에 따르면, 저항성 메모리 장치는 메모리 셀 어레이 내에서 선택 메모리 셀의 위치에 따라 프로그램 전압을 조절함으로써, 선택 메모리 셀의 위치에 따른 기생 저항 값의 변동을 보상할 수 있다. 구체적으로, 선택 메모리 셀의 위치가 변경되더라도 프로그램 전압의 조절에 의해, 선택 메모리 셀에 인가되는 입력 전력을 일정하게 유지할 수 있다. 이에 따라, 메모리 셀의 손상을 방지하여, 메모리 셀의 내구성(endurance)을 향상시킬 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 맵핑 테이블을 나타낸다.
도 3은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 4는 본 개시의 일 실시예에 따른 메모리 셀 어레이를 나타내는 블록도이다.
도 5는 본 개시의 일 실시예에 따른 메모리 그룹을 나타낸다.
도 6a 내지 도 6c는 본 개시의 실시예들에 따른 메모리 셀들을 예시적으로 나타낸다.
도 7a 및 도 7b는 본 개시의 실시예들에 따른 메모리 셀들의 저항 산포를 나타낸다.
도 8은 본 개시의 일 실시예에 따라, 기입 동작을 설명하기 위해 모델링된 메모리 장치를 나타낸다.
도 9는 도 8의 메모리 장치의 변형 예를 나타낸다.
도 10은 본 개시의 일 실시예에 따른 셀 저항 산포에 따른 입력 전력을 나타낸다.
도 11은 본 개시의 일 실시예에 따라, 도 5의 메모리 그룹이 복수의 영역들로 구분된 예를 나타낸다.
도 12는 본 개시의 일 실시예에 따른 전압 발생부를 나타낸다.
도 13은 도 12의 전압 발생부의 변형 예를 나타낸다.
도 14 내지 도 16은 본 개시의 실시예들에 따라, 복수의 영역들로 구분된 메모리 그룹들을 나타낸다.
도 17은 본 개시의 일 실시예에 따른 셀 저항 산포에 대한 입력 전력을 나타낸다.
도 18은 본 개시의 일 실시예에 따른 다층 구조의 메모리 장치를 나타낸다.
도 19는 본 개시의 일 실시예에 따른 메모리 장치의 프로그램 방법을 나타내는 흐름도이다.
도 20은 본 개시의 일 실시예에 따른 컴퓨팅 시스템을 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있고, 메모리 장치(100)는 비휘발성 메모리 장치일 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 제어 회로(120) 및 전압 발생부(130)를 포함할 수 있다. 메모리 셀 어레이(110)는 복수의 저항성 메모리 셀들을 포함할 수 있고, 이에 따라, 메모리 장치(100)는 "저항성 메모리 장치"라고 지칭할 수 있다. 이하에서는, 편의상 저항성 메모리 셀을 "메모리 셀"로 지칭하고, "저항성 메모리 장치"를 "메모리 장치"라고 지칭하기로 한다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 기입, 독출 및 소거 동작을 제어할 수 있다. 또한, 기입될 데이터(DT)와 독출된 데이터(DT)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있고, 복수의 메모리 셀들은 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 영역들에 각각 배치될 수 있다. 이에 따라, 메모리 장치(100)를 "크로스 포인트(cross point) 메모리"라고 지칭할 수도 있다. 이하에서는, 복수의 메모리 셀들 중 기입 동작을 수행하고자 하는 메모리 셀을 "선택(selected) 메모리 셀"이라고 지칭하기로 한다. 메모리 셀 어레이(110)에서 선택 메모리 셀의 위치에 따라 선택 메모리 셀에 대한 기생 저항이 달라질 수 있다. 구체적으로, 선택 메모리 셀의 위치에 따라 선택 메모리 셀과 구동 회로(예를 들어, 워드 라인 선택 스위치 또는 비트 라인 선택 스위치 등) 사이의 도전 라인의 길이가 달라질 수 있고, 이에 따라, 기생 저항이 달라질 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있고, 예를 들어, 복수의 메모리 셀들은 가변 저항 소자를 포함하는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(Ge-Sb-Te, GST)로서 온도에 따라 저항이 변화하는 경우, 메모리 장치(100)는 PRAM(Phase-change Random Access Memory)일 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 메모리 장치(100)는 ReRAM(Resistive Random Access Memory)일 수 있다. 또 다른 예로, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 메모리 장치(100)는 MRAM(Magnetic Random Access Memory)일 수 있다. 이하, 메모리 장치(100)가 PRAM인 실시예를 중심으로 설명하기로 한다.
제어 회로(120)는 기입 커맨드 및 어드레스(ADDR)에 응답하여, 선택 메모리 셀에 대한 프로그램 전압을 조절하기 위한 프로그램 전압 제어 신호(CTRL_VPGM)를 생성할 수 있다. 일 실시예에서, 제어 회로(120)는 맵핑 테이블(MT)을 기초로, 선택 메모리 셀의 어드레스에 대응하는 프로그램 전압 제어 신호(CTRL_VPGM)를 생성할 수 있다. 일 실시예에서, 맵핑 테이블(MT)은 복수의 메모리 셀들 각각의 어드레스(ADDR)에 대응하는 기생 저항을 정의할 수 있다. 예를 들어, 맵핑 테이블(MT)은 제어 회로(120) 내의 레지스터에 저장될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 맵핑 테이블(MT)은 제어 회로(120) 외부에 저장될 수 있고, 예를 들어, 안티 퓨즈(anti-fuse)에 저장될 수 있다.
도 2는 본 개시의 일 실시예에 따른 맵핑 테이블(MTa)을 나타낸다.
도 2를 참조하면, 맵핑 테이블(MTa)은 도 1의 맵핑 테이블(MT)의 일 예에 대응할 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 그룹들로 구분될 수 있다. 맵핑 테이블(MTa)은 하나의 메모리 그룹에 대해 정의되며, 복수의 메모리 그룹들에 대해 공통으로 적용될 수 있다. 일 실시예에서, 맵핑 테이블(MTa)은 하나의 메모리 그룹에서 X축 방향에 따른 1에서 i까지의 좌표(예를 들어, 도 3의 X_ADDR), Y축 방향에 따른 1에서 j까지의 좌표(예를 들어, 도 3의 Y_ADDR)를 기초로, 대응하는 영역 또는 기생 저항을 저장할 수 있다.
일 실시예에서, X축 방향에 따른 좌표는 구동 회로(예를 들어, 워드 라인 선택 스위치)로부터의 거리를 기준으로 설정될 수 있고, Y 방향에 따른 좌표는 구동 회로(예를 들어, 비트 라인 선택 스위치)로부터의 거리를 기준으로 설정될 수 있다. 구동 회로로부터의 거리가 가까울수록 메모리 셀의 기생 저항은 작게 설정되고, 구동 회로로부터 거리가 멀수록 메모리 셀의 기생 저항은 크게 설정될 수 있다.
맵핑 테이블(MTa)에 따르면, 메모리 그룹은 제1 내지 제n 영역들(A1 내지 An)로 구분되며, 서로 다른 영역에 포함된 메모리 셀들에 대한 기생 저항들은 서로 다를 수 있다. 예를 들어, 제1 영역(A1)에 포함된 메모리 셀들에 대한 기생 저항은 제1 기생 저항(Rpara1)으로, 제2 영역(A1)에 포함된 메모리 셀들에 대한 기생 저항은 제2 기생 저항(Rpara2)으로 결정될 수 있고, 제1 기생 저항(Rpara1)과 제2 기생 저항(Rpara2)은 서로 다를 수 있다. 예를 들어, 제1 기생 저항(Rpara1)은 제2 기생 저항(Rpara2)보다 작을 수 있다.
그러나, 본 발명이 이에 한정되지 않으며, 다른 실시예에서, 맵핑 테이블은 하나의 메모리 그룹에서 X축 방향에 따른 1에서 i까지의 좌표(예를 들어, 도 3의 X_ADDR), Y축 방향에 따른 1에서 j까지의 좌표(예를 들어, 도 3의 Y_ADDR)를 기초로, 대응하는 프로그램 전압 또는 프로그램 전압 제어 신호를 저장할 수도 있다. 예를 들어, 제1 영역(A1)에 포함된 메모리 셀들에 대한 프로그램 전압은 제1 프로그램 전압으로, 제2 영역(A2)에 포함된 메모리 셀들에 대한 프로그램 전압은 제2 프로그램 전압으로 결정될 수 있고, 제1 프로그램 전압과 제2 프로그램 전압은 서로 다를 수 있다. 예를 들어, 제1 프로그램 전압의 전압 레벨은 제2 프로그램 전압의 전압 레벨보다 높을 수 있다.
다시 도 1을 참조하면, 전압 발생부(130)는 프로그램 전압 제어 신호(CTRL_VPGM)를 기초로, 복수의 프로그램 전압 레벨들 중 하나인 제1 프로그램 전압 레벨을 갖는 프로그램 전압을 생성할 수 있다. 복수의 프로그램 전압 레벨들은 미리 정의된 복수의 기생 저항들에 각각 대응할 수 있고, 이에 따라, 복수의 프로그램 전압 레벨들의 개수는 맵핑 테이블(MT)에 저장된 복수의 기생 저항들의 개수에 대응할 수 있다. 이와 같이, 전압 발생부(130)는 복수의 메모리 셀들 중 선택 메모리 셀의 위치 정보와 복수의 메모리 셀들의 셀 저항 산포를 기초로, 복수의 프로그램 전압 레벨들 중 제1 프로그램 전압 레벨에 대응하는 프로그램 전압을 생성할 수 있다. 일 실시예에서, 전압 발생부(130)는 메모리 셀 어레이(110)에 대한 프로그램 동작이 시작되기 전에, 프로그램 전압을 생성할 수 있다. 다시 말해, 선택 메모리 셀에 대해 프로그램 전류가 인가되기 전에, 프로그램 전압이 먼저 세팅될 수 있다.
이와 같이, 본 실시예에 따르면, 선택 메모리 셀의 어드레스에 따른 프로그램 전압을 이용하여 프로그램 동작을 수행함으로써, 선택 메모리 셀의 위치를 보상할 수 있다. 구체적으로, 선택 메모리 셀의 어드레스에 따라 프로그램 전압을 조절함으로써, 선택 메모리 셀에 대한 입력 전력, 즉, 주울 열을 일정하게 유지할 수 있다. 이로써, 선택 메모리 셀의 위치에 따른 기생 저항으로 인한 기입 동작의 성능 저하를 방지할 수 있고, 메모리 장치(100)의 내구성을 향상시킬 수 있다.
일부 실시예들에서, 메모리 시스템(10)은 전자 장치에 내장되는 내부 메모리로 구현될 수 있고, 예를 들어, 임베디드 UFS(Universal Flash Storage) 메모리 장치, eMMC(embedded Multi-Media Card), 또는 SSD(Solid State Drive)일 수 있다. 일부 실시예들에서, 메모리 시스템(10)은 전자 장치에 착탈 가능한 외장 메모리로 구현될 수 있고, 예를 들어, UFS 메모리 카드, CF(Compact Flash) 카드, SD(Secure Digital) 카드, Micro-SD(Micro Secure Digital) 카드, Mini-SD(Mini Secure Digital) 카드, xD(extreme Digital) 카드 또는 메모리 스틱(Memory Stick)일 수 있다.
도 3은 본 개시의 일 실시예에 따른 메모리 장치(100)를 나타내는 블록도이다.
도 3을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 회로(120), 전압 발생부(130), 로우 디코더(140), 칼럼 디코더(150) 및 기입 회로(160)를 포함할 수 있다. 예를 들어, 메모리 장치(100)는 도 1의 메모리 장치(100)에 대응할 수 있다. 도시되지 않았으나, 메모리 장치(100)는 데이터 입출력 회로 또는 입출력 인터페이스 등을 더 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 로우 디코더(140)에 연결되고, 비트 라인들(BL)을 통해 칼럼 디코더(150)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 그룹들을 포함할 수 있다. 실시예들에 따라, 메모리 그룹은 뱅크(bank), 베이(bay), 타일(tile), 서브 타일(sub tile) 등으로 다양하게 정의될 수 있다.
제어 회로(120)는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(110)에 데이터를 프로그램, 메모리 셀 어레이(110)로부터 데이터를 독출, 또는 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 각종 제어 신호, 예를 들어, 프로그램 전압 제어 신호(CTRL_VPGM), 로우 어드레스(X_ADDR), 칼럼 어드레스(Y_ADDR) 및 기입 제어 신호(CTRL_W)를 출력할 수 있다. 이로써, 제어 회로(120)는 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다. 또한, 도시되지는 않았으나, 제어 회로(120)는 독출 제어 신호 또는 독출 전압 제어 신호 등을 더 출력할 수 있다.
일 실시예에서, 제어 회로(120)는 기입 커맨드 및 어드레스(ADDR)에 응답하여, 프로그램 전압 제어 신호(CTRL_VPGM)를 생성할 수 있다. 구체적으로, 제어 회로(120)는 맵핑 테이블(MT)을 기초로, 어드레스(ADDR)에 대응하는 영역 또는 기생 저항을 선택하고, 선택된 영역 또는 기생 저항에 대응하는 프로그램 전압 제어 신호(CTRL_VPGM)를 생성할 수 있다. 예를 들어, 제어 회로(120)는 기생 저항이 낮을수록 프로그램 전압을 증가시키도록, 그리고, 기생 저항이 높을수록 프로그램 전압을 감소시키도록 프로그램 전압 제어 신호(CTRL_VPGM)를 생성할 수 있다.
일 실시예에서, 제어 회로(120)는 기입 커맨드에 응답하여, 전압 발생부(130)를 활성화하기 위한 연결 제어 신호(CTRL_CON)를 더 생성할 수도 있다. 제어 회로(120)는 연결 제어 신호(CTRL_CON)를 전압 발생부(130)에 제공하고, 이어서, 프로그램 전압 제어 신호(CTRL_VPGM)를 전압 발생부(130)에 제공할 수 있다. 연결 제어 신호(CTRL_CON)가 활성화되면, 전압 발생부(130) 내의 전류 패쓰가 활성화될 수 있다.
전압 발생부(130)는 제어 회로(120)로부터 수신한 다양한 전압 제어 신호들을 기초로 하여 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 발생부(130)는 워드 라인 전압(VWL), 예를 들어, 프로그램 전압, 독출 전압, 패스 전압, 소거 검증 전압 또는 프로그램 검증 전압 등을 생성할 수 있다.
일 실시예에서, 복수의 프로그램 전압 레벨들이 미리 설정될 수 있고, 전압 발생부(130)는 프로그램 전압 제어 신호(CTRL_VPGM)에 응답하여 복수의 프로그램 전압 레벨들 중 하나인 제1 프로그램 전압 레벨을 갖는 프로그램 전압을 생성할 수 있다. 이에 따라, 프로그램 전압은 메모리 셀 어레이(110) 내에서 선택 메모리 셀의 위치에 따라, 즉, 선택 메모리 셀의 어드레스에 따라 가변적일 수 있다. 이때, 제1 프로그램 전압 레벨은 기생 저항이 작을수록 증가할 수 있다. 예를 들어, 도 2의 맵핑 테이블(MTa)의 경우, 제1 영역(A1)에 포함된 메모리 셀들을 프로그램하기 위한 프로그램 전압 레벨이 가장 높을 수 있고, 제n 영역(An)에 포함된 메모리 셀들을 프로그램하기 위한 프로그램 전압 레벨이 가장 낮을 수 있다.
로우 디코더(140)는 로우 어드레스(X_ADDR)에 응답하여 복수의 워드 라인들 (WL) 중 하나를 선택할 수 있다. 예를 들어, 로우 디코더(140)는 복수의 워드 라인들(WL)에 각각 연결된 복수의 워드 라인 선택 스위치들 또는 로우 선택 스위치들을 포함할 수 있고, 복수의 로우 선택 스위치들은 로우 어드레스(X_ADDR)에 응답하여 구동될 수 있다. 로우 디코더(140)는 복수의 워드 라인들(WL) 중 선택 메모리 셀에 연결된 선택 워드 라인에 프로그램 전압을 제공하도록 구성될 수 있다.
칼럼 디코더(150)는 칼럼 어드레스(Y_ADDR)에 응답하여 복수의 비트 라인들(BL) 중 하나를 선택할 수 있다. 예를 들어, 칼럼 디코더(150)는 복수의 비트 라인들(BL)에 각각 연결된 복수의 비트 라인 선택 스위치들 또는 칼럼 선택 스위치들을 포함할 수 있고, 복수의 칼럼 선택 스위치들은 칼럼 어드레스(Y_ADDR)에 응답하여 구동될 수 있다. 칼럼 디코더(150)는 복수의 비트 라인들(BL) 중 선택 메모리 셀에 연결된 선택 비트 라인과 기입 회로(160)를 전기적으로 연결하도록 구성될 수 있다.
기입 회로(160)는 제어 회로(120)로부터 기입 제어 신호(CTRL_W)를 수신하고, 기입 제어 신호(CTRL_W)에 응답하여 선택 비트 라인에 프로그램 전류를 제공하도록 구성될 수 있다. 일 실시예에서, 프로그램 전류는 고정된 값을 가질 수 있다. 실시예에 따라, 기입 회로(160)는 기입 드라이버라고 지칭할 수도 있다. 도시되지는 않았으나, 메모리 장치(100)는 독출 회로를 더 포함할 수 있고, 독출 회로는 선택 메모리 셀로부터 독출된 데이터를 증폭하는 센스 앰프를 포함할 수 있다.
도 4는 본 개시의 일 실시예에 따른 메모리 셀 어레이(110)를 나타내는 블록도이다.
도 4를 참조하면, 메모리 셀 어레이(110)는 복수의 뱅크들(BK1, BK2, BKm)을 포함할 수 있고, 예를 들어, 복수의 뱅크들(BK1, BK2, BKm)은 메모리 셀 어레이(110)에서 일 방향을 따라 배치될 수 있다. 예를 들어, 메모리 셀 어레이(110)는 m개의 뱅크들을 포함할 수 있고, m은 2 이상의 정수일 수 있다. 복수의 뱅크들(BK1, BK2, BKm) 각각은 복수의 타일들(TL)을 포함할 수 있다. 일 실시예에서, 메모리 그룹은 뱅크에 대응할 수 있다. 다른 실시예에서, 메모리 그룹은 타일에 대응할 수 있다. 또 다른 실시예에서, 메모리 그룹은 베이(bay)에 대응할 수 있고, 베이는 다수의 타일들을 포함할 수 있고, 뱅크는 다수의 베이들을 포함할 수 있다.
도 5는 본 개시의 일 실시예에 따른 메모리 그룹(111)을 나타낸다.
도 5를 참조하면, 메모리 그룹(111)은 복수의 워드 라인들(WL1 내지 WLa), 복수의 비트 라인들(BL1 내지 BLb) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC)은 복수의 워드 라인들(WL1 내지 WLa)과 복수의 비트 라인들(BL1 내지 BLb)이 교차하는 영역들에 각각 배치될 수 있다. 여기서, a와 b는 임의의 양의 정수일 수 있다. 일 실시예에서, a와 b는 서로 다를 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, a와 b는 서로 동일할 수도 있다.
메모리 그룹(111)은 제1 방향(예를 들어, X 방향)으로 로우 디코더(141)와 인접하게 배치될 수 있고, 제2 방향(예를 들어, Y 방향)으로 칼럼 디코더(151)와 인접하게 배치될 수 있다. 이와 같이, 로우 디코더(141) 및 칼럼 디코더(151)과 정의되는 메모리 그룹(111)을 "타일"이라고 지칭할 수 있다. 이와 같이, 타일은 복수의 워드 라인들(WL1 내지 WLa)에 공통으로 연결된 로우 디코더(141)와, 복수의 비트 라인들(BL1 내지 BLb)에 공통으로 연결된 칼럼 디코더(151)를 기준으로 정의될 수 있다. 메모리 그룹(111) 내에서 메모리 셀(MC)의 위치에 따라, 메모리 셀(MC)에 대한 기생 저항이 다를 수 있다.
제1 메모리 셀(MC1)은 제1 워드 라인(WL1)과 제1 비트 라인(BL1)이 교차하는 영역에 배치될 수 있고, 제2 메모리 셀(MC2)은 제a 워드 라인(WLa)과 제1 비트 라인(BL1)이 교차하는 영역에 배치될 수 있다. 이때, 제1 및 제2 메모리 셀들(MC1, MC2)과 로우 디코더(141) 사이의 거리는 실질적으로 동일하지만, 제2 메모리 셀(MC2)과 칼럼 디코더(151) 사이의 거리는 제1 메모리 셀(MC1)과 칼럼 디코더(151) 사이의 거리보다 멀다. 이에 따라, 기입 동작 시, 제2 메모리 셀(MC2)에 대한 기생 저항은 제1 메모리 셀(MC1)에 대한 기생 저항보다 클 수 있다.
또한, 제3 메모리 셀(MC3)은 제a 워드 라인(WLa)과 제b 비트 라인이 교차하는 영역에 배치될 수 있다. 이때, 제2 및 제3 메모리 셀들(MC2, MC3)과 칼럼 디코더(151) 사이의 거리는 실질적으로 동일하지만, 제3 메모리 셀(MC3)과 로우 디코더(141) 사이의 거리는 제2 메모리 셀(MC2)과 로우 디코더(141) 사이의 거리보다 멀다. 이에 따라, 기입 동작 시, 제3 메모리 셀(MC3)에 대한 기생 저항은 제2 메모리 셀(MC2)에 대한 기생 저항보다 클 수 있다.
도 6a 내지 도 6c는 본 개시의 실시예들에 따른 메모리 셀들(MC, MCa, MCb)을 예시적으로 나타낸다.
도 6a를 참조하면, 메모리 셀(MC)은 가변 저항 소자(R), 선택 소자(SW) 및 가열 소자(H)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항체 또는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(SW)는 스위칭 소자라고 지칭할 수 있다. 또한, 가열 소자(H)는 가열 전극 또는 가열 전극층으로 지칭할 수도 있다.
일 실시예에서, 가변 저항 소자(R)는 선택 소자(SW) 및 가열 소자(H) 사이에 연결되고, 선택 소자(SW)는 비트라인(BL)에, 가열 소자(H)는 워드라인(WL)에 각각 연결될 수 있다. 다시 말해서, 선택 소자(SW)의 일 단은 비트라인(BL)에, 다른 일 단은 가변 저항 소자(R)에 연결될 수 있다. 또한, 가열 소자(H)의 일 단은 워드라인(WL)에, 다른 일 단은 가변 저항 소자(R)에 연결될 수 있다.
가변 저항 소자(R)는 인가되는 전기적 펄스(예를 들어, 프로그램 전류)에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 예시적 실시 예에 따르면, 가변 저항 소자(R)는 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe, Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe(GST), GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat)에 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다. 일 예로, 고저항 상태 또는 리셋(reset) 상태를 '0'으로, 저저항 상태 또는 셋(set) 상태를 '1'로 정의함으로써, 가변 저항 소자(R)에 데이터가 저장될 수 있다.
한편, 다른 실시 예에서, 가변 저항 소자(R)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(SW)는 연결된 워드 라인(WL)에 인가되는 전류 또는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 선택 소자(SW)는 칼코게나이드(chalcogenide) 화합물을 포함하는 오보닉 임계 스위치(OTS, Ovonic Threshold Switch)일 수 있다. 오보닉 임계 스위치는 비소(arsenic, AS), 게르마늄(Ge), 셀레늄(Selenium, Se), 텔루륨(tellurium, Te), 실리콘(Si), 비스무스(bismuth, Bi), 황(sodium, S), 안티몬(stibium, Sb)을 포함하는 물질로 구성될 수 있다. 특히, 게르마늄(Ge), 실리콘(Si), 비소(As) 및 텔루륨(Te)을 포함하는 합성물에 셀레늄(Se) 및 황(S)이 첨가된 6 원소계 물질로 구성될 수 있다.
가열 소자(H)는 데이터 기입 동작 시(예를 들어, 리셋/셋 동작) 가변 저항 소자(R)를 가열할 수 있다. 가열 소자(H)는 가변 저항 소자(R)와 반응하지 않으면서, 가변 저항 소자(R)를 상변화 시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 예를 들어, 가열 소자(H)는 탄소 계열의 도전 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 가열 소자(H)는 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, 탄소(C), 실리콘 카바이드(SiC), 실리콘 카본 나이트라이드(SiCN), 카본 나이트라이드(CN), 티타늄 카본 나이트라이드(TiCN), 탄탈륨 카본 나이트라이드(TaCN) 혹은 이들의 조합인 고융점 금속 또는 이들의 질화물로 구성될 수 있다.
도 6b를 참조하면, 메모리 셀(MCa)은 가변 저항 소자(Ra)를 포함하고, 가변 저항 소자(Ra)는 비트 라인(BL) 및 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)을 통해 인가되는 프로그램 전류에 의해서 데이터를 저장할 수 있다. 또한, 메모리 셀(MCa)에 저장된 데이터는 워드 라인(WL)을 통해 인가되는 독출 전류에 의해서 독출될 수 있다.
도 6c를 참조하면, 메모리 셀(MCb)은 가변 저항 소자(Rb)와 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항 소자(Rb)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항 소자(Rb)와 비트 라인(BL) 사이에 연결되고, 가변 저항 소자(Rb)는 워드 라인(WL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 메모리 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 7a는 도 5의 메모리 셀(MC)이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들(MC)의 산포를 나타내는 그래프이다.
도 7a를 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다. 예를 들어, 메모리 셀(MC)이 1 비트로 프로그램되는 싱글 레벨 셀(single level cell, SLC)인 경우, 메모리 셀(MC)은 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를 가질 수 있다.
저 저항 상태(LRS) 및 고 저항 상태(HRS)는 데이터 '0' 및 데이터 '1' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨(R)은 데이터 '0'에서 데이터 '1'의 순서로 커질 수 있다. 즉, 저 저항 상태(LRS)는 데이터 '0'에 해당하고, 고 저항 상태(HRS)는 데이터 '1'에 해당할 수 있다.
메모리 셀(MC)에 프로그램 전류를 인가하여 메모리 셀(MC)을 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 스위칭하는 동작을 셋(set) 동작 또는 셋 기입 동작이라고 한다. 또한, 메모리 셀(MC)에 프로그램 전류를 인가하여 메모리 셀(MC)을 저 저항 상태(LRS)에서 고 저항 상태(HRS)로 스위칭하는 동작을 리셋(reset) 동작 또는 리셋 기입 동작이라고 한다.
도 7b는 도 5의 메모리 셀(MC)이 멀티 레벨 셀인 경우, 저항에 따른 메모리 셀들(MC)의 산포를 나타내는 그래프이다.
도 7b를 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다. 예를 들어, 메모리 셀(MC)이 2 비트로 프로그램되는 멀티 레벨 셀(multi level cell, MLC)인 경우, 메모리 셀(MC)은 제1 저항 상태(RS1), 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4) 중 하나를 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 3 비트의 데이터를 저장하는 트리플 레벨 셀들(TLC, triple level cells)을 포함할 수 있고, 이에 따라, 8개의 저항 상태들 중 하나를 각각 가질 수 있다. 또 다른 실시예에서, 복수의 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수도 있다.
각각의 저항 상태(RS1, RS2, RS3, RS4)는 데이터 '00', 데이터 '01', 데이터 '10' 및 데이터 '11' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨(R)은 데이터 '11', 데이터 '01', 데이터 '00', 데이터 '10'의 순서로 커질 수 있다. 즉, 제1 저항 상태(RS1)는 데이터 '11'에 해당하고, 제2 저항 상태(RS2)는 데이터 '01'에 해당하고, 제3 저항 상태(RS3)는 데이터 '00'에 해당하며, 제4 저항 상태(RS4)는 데이터 '10'에 해당할 수 있다.
도 8은 본 개시의 일 실시예에 따라, 기입 동작을 설명하기 위해 모델링된 메모리 장치(100)를 나타낸다.
도 3 및 도 8을 함께 참조하면, 선택 메모리 셀(MC_sel)에 대한 기입 동작 시, 로우 디코더(140)는 복수의 워드 라인들 중 선택 워드 라인(WL_sel)을 선택하고, 전압 발생부(130)에서 생성된 프로그램 전압(Vpgm)이 선택 워드 라인(WL_sel)에 인가될 수 있다. 또한, 선택 메모리 셀(MC_sel)에 대한 기입 동작 시, 칼럼 디코더(150)는 복수의 비트 라인들 중 선택 비트 라인(BL_sel)을 선택하고, 기입 회로(160)는 선택 비트 라인(BL_sel)에 프로그램 전류(Ipgm)을 제공할 수 있다. 이와 같이, 선택 메모리 셀(MC_sel)은 프로그램 전압(Vpgm) 및 프로그램 전류(Ipgm)을 이용한 "하이브리드(hybrid) 프로그램 방법"에 의해 프로그램될 수 있다.
선택 메모리 셀(MC_sel)의 셀 저항(Rdyn)은 복수의 메모리 셀들에 대해 산포를 가질 수 있다. 또한, 메모리 셀 어레이(110) 내에서 선택 메모리 셀(MC_sel)의 위치에 따라 기생 저항(Rpara)이 발생할 수 있다. 선택 비트 라인(BL_sel)이 전압 단자(Vpp)에 연결될 때, 노드(ND)의 전압(Vx)(이하에서는 "노드 전압"이라고 지칭함)은 셀 저항(Rdyn) 및 기생 저항(Rpara)에 따라 변경될 수 있다. 구체적으로, 셀 전류(Icell)가 일정할 경우, 셀 저항(Rdyn) 및 기생 저항(Rpara)이 증가하면 노드 전압(Vx)은 감소할 수 있고, 셀 저항(Rdyn) 및 기생 저항(Rpara)이 감소하면 노드 전압(Vx)은 증가할 수 있다.
선택 워드 라인(WL_sel)을 통해 흐르는 부가 전류(Iadd)는 프로그램 전압(Vpgm)과 노드 전압(Vx)을 기초로 결정될 수 있다. 구체적으로, 노드 전압(Vx)이 프로그램 전압(Vpgm) 이상이면 부가 전류(Iadd)가 흐르지 않을 수 있고, 부가 전류(Iadd)는 0 A일 수 있다. 한편, 노드 전압(Vx)이 프로그램 전압(Vpgm)보다 낮으면 부가 전류(Iadd)가 흐를 수 있고, 부가 전류(Iadd)는 특정 값을 가질 수 있다. 이에 따라, 선택 메모리 셀(MC_sel)에 흐르는 셀 전류(Icell)는 프로그램 전류(Ipgm)와 부가 전류(Iadd)의 차이에 대응할 수 있다(즉, Icell = Ipgm - Iadd).
부가 전류(Iadd)가 흐르지 않을 때, 프로그램 전류(Ipgm)은 아래의 수학식 1과 같이 나타낼 수 있다.
[수학식 1]
이때, Rdyn_mid는 기준 셀 저항에 대응하며, 예를 들어, 도 10의 Rdyn_mid에 대응할 수 있다. 수학식 1로부터 노드 전압(Vx)는 아래의 수학식 2와 같이 나타낼 수 있다.
[수학식 2]
이와 같이, 전압 단자(Vpp)의 전압 레벨과 프로그램 전류(Ipgm)가 일정할 경우, 기생 저항(Rpara) 및 셀 저항(Rdyn) 중 적어도 하나가 증가하면, 노드 전압(Vx)은 감소하게 된다.
도 9는 도 8의 메모리 장치(100)의 변형 예(100a)를 나타낸다.
도 9를 참조하면, 메모리 장치(100a)는 도 8의 메모리 장치(100)에 비해 트랜지스터(TR)를 더 포함할 수 있다. 예를 들어, 트랜지스터(TR)는 엔모스 트랜지스터일 수 있으나, 본 발명은 이에 한정되지 않는다. 트랜지스터(TR)의 게이트에는 게이트 전압(Vg)이 인가될 수 있고, 제1 단자는 노드(ND)에 연결되고, 제2 단자는 전원 전압 단자(Vdd)에 연결될 수 있다.
이때, 게이트 전압(Vg)은 프로그램 전압(Vpgm)에 대응할 수 있다. 예를 들어, 게이트 전압(Vg)은 프로그램 전압(Vpgm)과 문턱 전압(Vth)의 합에 대응할 수 있다. 게이트 전압(Vg)과 노드 전압(Vx)의 차이가 문턱 전압(Vth)보다 크면 트랜지스터(TR)는 턴온되고, 부가 전류(Iadd)는 특정 값을 가질 수 있다. 한편, 게이트 전압(Vg)과 노드 전압(Vx)의 차이가 문턱 전압(Vth)보다 작으면 트랜지스터(TR)는 턴온되지 않고, 부가 전류(Iadd)는 흐르지 않을 수 있다.
도 10은 본 개시의 일 실시예에 따른 셀 저항 산포에 따른 입력 전력을 나타낸다.
도 10을 참조하면, 가로축은 셀 저항(Rdyn)을 나타내며, 복수의 메모리 셀들은 최소 셀 저항(Rdyn_min)부터 최대 셀 저항(Rdyn_max)까지의 셀 저항 산포를 가질 수 있다. 일 실시예에서, 복수의 메모리 셀들의 최대 셀 저항(Rdyn_max)과 최소 셀 저항(Rdyn_min)의 중앙 값(median)을 기준 저항(Rdyn_mid)으로 정할 수 있다. 한편, 세로축은 메모리 셀 당 입력 전력, 즉, 주울 열을 나타낸다. 메모리 셀에 멜팅 열(melting heat, MH) 이상의 입력 전력이 인가되면 메모리 셀에 대한 프로그램 동작이 수행될 수 있다.
일 실시예에서, 프로그램 전류(Ipgm)은 최소 셀 저항(Rdyn_min)을 기준으로 결정될 수 있다. 주울 법칙에 따르면, 저항(R)에 전류(I)를 흐르게 하면, 도체 내에 단위 시간에 소비되는 에너지, I2*R은 모두 열이 되며, 이때 발생하는 열을 "주울의 열"이라고 한다. 셀 전류(Icell)는 프로그램 전류(Ipgm)를 기초로 결정될 수 있는데, 셀 전류(Icell)가 일정할 경우, 셀 저항(Rdyn)이 증가함에 따라 주울의 열은 제1 그래프(101)과 같이 증가하게 된다. 따라서, 최소 셀 저항(Rdyn_min) 보다 큰 셀 저항을 갖는 메모리 셀을 프로그램할 경우 입력 전력이 커지므로 상기 메모리 셀이 오버 프로그램 될 수 있다. 또한, 상기 메모리 셀에 대한 프로그램 횟수가 증가함에 따라 상기 메모리 셀이 손상이 가속화될 수 있다.
그러나, 도 8 및 도 9에 예시된 실시예들에 따르면, 셀 전류(Icell)는 프로그램 전류(Ipgm) 및 셀 저항(Rdyn)을 기초로 결정될 수 있다. 구체적으로, 셀 저항(Rdyn)이 최소 셀 저항(Rdyn_min)과 기준 셀 저항(Rdyn_min) 사이인 경우, 노드 전압(Vx)은 프로그램 전압(Vpgm) 이상일 수 있고, 이에 따라, 부가 전류(Iadd)가 흐르지 않으므로 셀 전류(Icell)는 프로그램 전류(Ipgm)와 동일할 수 있다. 한편, 셀 저항(Rdyn)이 기준 셀 저항(Rdyn_min)과 최대 셀 저항(Rdyn_max) 사이인 경우, 노드 전압(Vx)은 프로그램 전압(Vpgm)보다 낮을 수 있고, 이에 따라, 부가 전류(Iadd)가 흐를 수 있으므로 셀 전류(Icell)는 프로그램 전류(Ipgm)보다 작을 수 있다. 이로써, 셀 저항 산포에 따른 주울의 열은 제2 그래프(102)와 같은 형태를 가질 수 있고, 최대 셀 저항(Rdyn_max)을 가진 메모리 셀에 대해서도 오버 프로그램되지 않을 수 있으며, 메모리 셀의 손상이 가속화되는 것을 방지할 수 있다.
프로그램 전압(Vpgm)은 복수의 메모리 셀들에 대한 입력 전력의 최대값(JH_max)이 가장 낮은 값을 갖도록 결정될 수 있다. 일 실시예에서, 기준 셀 저항(Rdyn_min)을 갖는 메모리 셀에 대한 입력 전력이 상기 최대값(JH_max)일 수 있는바, 상기 최대값(JH_max)이 가장 낮은 값을 갖도록 프로그램 전압(Vpgm)을 결정할 수 있다. 이로써, 제2 그래프(102)는 실질적으로 평평한 형태를 가질 수 있다.
그러나, 선택 메모리 셀(MC_sel)에 대한 기입 동작 시, 하이브리드 프로그램 방법에도 불구하고, 기생 저항(Rpara)에 의해 일부 메모리 셀들에 대한 입력 전력은 제2 그래프(102)와 같은 형태를 가지지 않을 수 있다. 따라서, 본 발명의 실시예들에 따르면, 메모리 셀 어레이(110) 내에서 선택 메모리 셀(MC_sel)의 위치에 따라, 프로그램 전압(Vpgm)을 제어할 수 있다. 이에 따라, 메모리 셀들에 대한 입력 전력은 제2 그래프(102)와 같은 형태를 가질 수 있다. 이에 대해, 도 11 내지 도 17을 참조하여 자세하게 설명하기로 한다.
도 11은 본 개시의 일 실시예에 따라, 도 5의 메모리 그룹(111)이 복수의 영역들로 구분된 예를 나타낸다.
도 2 및 도 11을 함께 참조하면, 메모리 그룹(111)은 제1 내지 제n 영역들(A1 내지 An)로 구분될 수 있다(n은 2 이상의 정수). 메모리 그룹(111)은 예를 들어, 맵핑 테이블(MTa)에 따라, X축 방향으로 1에서 i까지, Y축 방향으로 1에서 j까지의 좌표로 구분될 수 있다. 이때, i는 도 5의 b보다 작거나 같은 정수일 수 있고, j는 도 5의 a보다 작거나 같은 정수일 수 있다. 메모리 그룹(111)에 포함된 영역들의 개수는 아래의 수학식 3에 따라 결정될 수 있다.
[수학식 3]
여기서, Rdyn_max는 도 10에 예시된 최대 셀 저항이고, Rdyn_min은 도 10에 예시된 최소 셀 저항이다. 또한, Rpara_max는 최대 기생 저항이고, Rpara_min은 최소 기생 저항이다. 예를 들어, Rpara_max는 도 2의 맵핑 테이블(MTa)의 제n 기생 저항(Rpara_n)에 대응할 수 있고, Rpara_min은 도 2의 맵핑 테이블(MTa)의 제1 기생 저항(Rpara1)에 대응할 수 있다.
맵핑 테이블(MTa)에 따라, 제1 영역(A1)에 포함된 메모리 셀들에 대한 기생 저항은 제1 기생 저항(Rpara1)으로 결정될 수 있다. 또한, 제2 영역(A2)에 포함된 메모리 셀들에 대한 기생 저항은 제1 기생 저항(Rpara1)보다 큰 제2 기생 저항(Rpara2)으로 결정될 수 있다. 이와 같이, 메모리 그룹(111)에 포함된 메모리 셀들에 대한 기생 저항들은, 영역 별로 서로 다르게 결정될 수 있다. 또한, 동일한 영역에 포함되는 메모리 셀들에 대한 기생 저항은 서로 동일한 기생 저항으로 결정될 수 있다.
도 12는 본 개시의 일 실시예에 따른 전압 발생부(130)를 나타낸다.
도 12를 참조하면, 전압 발생부(130)는 전압 분배기(131) 및 스위치 그룹(SWG)을 포함할 수 있다. 전압 분배기(131)는 서로 직렬 연결된 복수의 저항들(R1 내지 R4)을 포함할 수 있다. 저항(R1)의 일단은 제1 전압 단자(Va)에 연결되고, 저항(R4)의 일단은 제2 전압 단자(Vb)에 연결될 수 있다. 전압 분배기(131)는 복수의 프로그램 전압 레벨들에 각각 대응하는 복수의 전압들을 출력하도록 구성될 수 있다. 이때, 전압 분배기(131)에 포함된 저항들의 개수는, 프로그램 전압 레벨들의 개수에 대응할 수 있다.
스위치 그룹(SWG)은 전압 분배기(131)와 출력 단자(OUT) 사이에 연결되고, 프로그램 전압 제어 신호(CTRL_VPGM)에 따라 온/오프되는 복수의 스위치들(SW1 내지 SW4)을 포함할 수 있다. 일 실시예에서, 프로그램 전압 제어 신호(CTRL_VPGM)은 M 비트 신호(Sel<M-1:0>)로 생성될 수 있다(M은 양의 정수). 맵핑 테이블에 따라 메모리 그룹이 n개로 구분될 경우, 2M이 n 이상이 되도록 M 값이 결정될 수 있다. 예를 들어, n이 16일 경우 M은 4일 수 있다. 제1 단의 스위치들(SW1)은 Sel<0>에 따라 구동되고, 제2 단의 스위치들(SW2)은 Sel<1>에 따라 구동되며, 제3 단의 스위치들(SW3)은 Sel<2>에 따라 구동되고, 제4 단의 스위치들(SW4)은 Sel<M-1>, 즉, Sel<3>에 따라 구동될 수 있다. 스위치들의 단수는 M에 따라 결정될 수 있다.
도 13은 도 12의 전압 발생부(130)의 변형 예(130a)를 나타낸다.
도 13을 참조하면, 전압 발생부(130a)는 도 12의 전압 발생부(130)에 비해 스위치(SWa)를 더 포함할 수 있다. 전압 발생부(130a)는 제어 회로(120)으로부터 연결 제어 신호(CTRL_CON)를 더 수신할 수 있다. 일 실시예에서, 제어 회로(120)은 메모리 컨트롤러로부터 기입 커맨드를 수신하면 연결 제어 신호(CTRL_CON)를 활성화할 수 있다. 일 실시예에서, 제어 회로(120)는 메모리 장치(100)에 전원이 인가되면 연결 제어 신호(CTRL_CON)를 활성화할 수 있다. 일 실시예에서, 제어 회로(120)는 기입 동작이 인에이블되기 전에 연결 제어 신호(CTRL_CON)를 활성화할 수 있다.
연결 제어 신호(CTRL_CON)가 활성화되면 스위치(SWa)가 온되고, 이에 따라, 복수의 저항들(R1 내지 R4)과 제1 및 제2 전압 단자들(Va, Vb)이 서로 연결될 수 있다. 이에 따라, 전압 분배기(131a)의 전류 패쓰가 활성화될 수 있고, 전압 발생부(130a)는 프로그램 전압(Vpgm)을 출력하도록 세팅될 수 있다.
도 14는 본 개시의 일 실시예에 따라, 복수의 영역들로 구분된 메모리 그룹(112)을 나타낸다.
도 14를 참조하면, 메모리 그룹(112)은 제1 내지 제4 서브 그룹들(112a 내지 112d)로 구분될 수 있다. 예를 들어, 메모리 그룹(112)은 "타일", 제1 내지 제4 서브 그룹들(112a 내지 112d)은 "서브 타일들"에 대응할 수 있다. 로우 디코더(142)는 제2 방향(Y 방향)을 따라 메모리 그룹(112)의 중앙에 배치되고, 칼럼 디코더(152)는 제1 방향(X 방향)을 따라 메모리 그룹(112)의 중앙에 배치될 수 있다.
제1 내지 제4 서브 그룹들(112a 내지 112d)은 모두 로우 디코더(142) 및 칼럼 디코더(152)에 연결될 수 있다. 예를 들어, 제1 내지 제4 서브 그룹들(112a 내지 112d) 각각은 도 2의 맵핑 테이블(MTa)에 따라 제1 내지 제n 영역들(A1 내지 An)로 구분될 수 있다.
제1 서브 그룹(112a)의 X 좌표는 로우 디코더(142)로부터 거리를 기초로 1부터 i까지 정의되고, 제1 서브 그룹(112a)의 Y 좌표는 칼럼 디코더(152)로부터의 거리를 기초로 1부터 j까지 정의될 수 있다. 이에 따라, 제1 서브 그룹(112a)은 제1 내지 제n 영역들(A1 내지 An)로 구분될 수 있다. 마찬가지로, 제2 서브 그룹(112b)의 X 좌표는 로우 디코더(142)로부터 거리를 기초로 1부터 i까지 정의되고, 제2 서브 그룹(112b)의 Y 좌표는 칼럼 디코더(152)로부터의 거리를 기초로 1부터 j까지 정의될 수 있다. 이에 따라, 제2 서브 그룹(112b)은 제1 내지 제n 영역들(A1 내지 An)로 구분될 수 있다.
도 15는 본 개시의 일 실시예에 따라, 복수의 영역들로 구분된 메모리 그룹(113)을 나타낸다.
도 15를 참조하면, 메모리 그룹(113)은 제1 내지 제4 서브 그룹들(113a 내지 113d)로 구분될 수 있다. 예를 들어, 메모리 그룹(113)은 "타일", 제1 내지 제4 서브 그룹들(113a 내지 113d)은 "서브 타일들"에 대응할 수 있다. 제1 및 제2 로우 디코더들(143a, 143b)은 제2 방향(Y 방향)을 따라 메모리 그룹(112)의 좌측 및 우측에 각각 배치되고, 칼럼 디코더(153)는 제1 방향(X 방향)을 따라 메모리 그룹(113)의 중앙에 배치될 수 있다.
제1 및 제2 서브 그룹들(113a, 113b)은 제1 로우 디코더(143a) 및 칼럼 디코더(153)에 연결될 수 있고, 제3 및 제4 서브 그룹들(113c, 113d)은 제2 로우 디코더(143b) 및 칼럼 디코더(153)에 연결될 수 있다. 예를 들어, 제1 내지 제4 서브 그룹들(113a 내지 113d) 각각은 도 2의 맵핑 테이블(MTa)에 따라 제1 내지 제n 영역들(A1 내지 An)로 구분될 수 있다.
제1 서브 그룹(113a)의 X 좌표는 제1 로우 디코더(143a)로부터 거리를 기초로 1부터 i까지 정의되고, 제1 서브 그룹(113a)의 Y 좌표는 칼럼 디코더(153)로부터의 거리를 기초로 1부터 j까지 정의될 수 있다. 이에 따라, 제1 서브 그룹(113a)은 제1 내지 제n 영역들(A1 내지 An)로 구분될 수 있다. 마찬가지로, 제2 서브 그룹(113b)의 X 좌표는 제1 로우 디코더(143a)로부터 거리를 기초로 1부터 i까지 정의되고, 제2 서브 그룹(113b)의 Y 좌표는 칼럼 디코더(153)로부터의 거리를 기초로 1부터 j까지 정의될 수 있다. 이에 따라, 제2 서브 그룹(113b)은 제1 내지 제n 영역들(A1 내지 An)로 구분될 수 있다.
한편, 제3 서브 그룹(113c)의 X 좌표는 제2 로우 디코더(143b)로부터 거리를 기초로 1부터 i까지 정의되고, 제3 서브 그룹(113c)의 Y 좌표는 칼럼 디코더(153)로부터의 거리를 기초로 1부터 j까지 정의될 수 있다. 이에 따라, 제3 서브 그룹(113c)은 제1 내지 제n 영역들(A1 내지 An)로 구분될 수 있다. 마찬가지로, 제4 서브 그룹(113d)의 X 좌표는 제2 로우 디코더(143b)로부터 거리를 기초로 1부터 i까지 정의되고, 제4 서브 그룹(113d)의 Y 좌표는 칼럼 디코더(153)로부터의 거리를 기초로 1부터 j까지 정의될 수 있다. 이에 따라, 제4 서브 그룹(113d)은 제1 내지 제n 영역들(A1 내지 An)로 구분될 수 있다.
도 16은 본 개시의 일 실시예에 따라, 복수의 영역들로 구분된 메모리 그룹(114)을 나타낸다.
도 16을 참조하면, 메모리 그룹(114)은 제1 내지 제4 서브 그룹들(114a 내지 114d)로 구분될 수 있다. 예를 들어, 메모리 그룹(114)은 "타일", 제1 내지 제4 서브 그룹들(114a 내지 114d)은 "서브 타일들"에 대응할 수 있다. 로우 디코더(144)는 제2 방향(Y 방향)을 따라 메모리 그룹(114)의 중앙에 배치되고, 제1 및 제2 칼럼 디코더들(154a, 154b)는 제1 방향(X 방향)을 따라 메모리 그룹(114)의 상단 및 하단에 각각 배치될 수 있다.
제1 및 제4 서브 그룹들(114a, 114d)은 로우 디코더(144) 및 제2 칼럼 디코더(154b)에 연결될 수 있고, 제2 및 제3 서브 그룹들(114b, 114c)은 로우 디코더(144) 및 제1 칼럼 디코더(154a)에 연결될 수 있다. 예를 들어, 제1 내지 제4 서브 그룹들(114a 내지 114d) 각각은 도 2의 맵핑 테이블(MTa)에 따라 제1 내지 제n 영역들(A1 내지 An)로 구분될 수 있다.
제1 서브 그룹(114a)의 X 좌표는 로우 디코더(144)로부터 거리를 기초로 1부터 i까지 정의되고, 제1 서브 그룹(114a)의 Y 좌표는 제2 칼럼 디코더(154b)로부터의 거리를 기초로 1부터 j까지 정의될 수 있다. 이에 따라, 제1 서브 그룹(114a)은 제1 내지 제n 영역들(A1 내지 An)로 구분될 수 있다. 마찬가지로, 제2 서브 그룹(114b)의 X 좌표는 로우 디코더(144)로부터 거리를 기초로 1부터 i까지 정의되고, 제2 서브 그룹(114b)의 Y 좌표는 제1 칼럼 디코더(154a)로부터의 거리를 기초로 1부터 j까지 정의될 수 있다. 이에 따라, 제2 서브 그룹(114b)은 제1 내지 제n 영역들(A1 내지 An)로 구분될 수 있다.
한편, 제3 서브 그룹(114c)의 X 좌표는 로우 디코더(144)로부터 거리를 기초로 1부터 i까지 정의되고, 제3 서브 그룹(114c)의 Y 좌표는 제1 칼럼 디코더(154a)로부터의 거리를 기초로 1부터 j까지 정의될 수 있다. 이에 따라, 제3 서브 그룹(114c)은 제1 내지 제n 영역들(A1 내지 An)로 구분될 수 있다. 마찬가지로, 제4 서브 그룹(114d)의 X 좌표는 로우 디코더(144)로부터 거리를 기초로 1부터 i까지 정의되고, 제4 서브 그룹(114d)의 Y 좌표는 제2 칼럼 디코더(154b)로부터의 거리를 기초로 1부터 j까지 정의될 수 있다. 이에 따라, 제4 서브 그룹(114d)은 제1 내지 제n 영역들(A1 내지 An)로 구분될 수 있다.
도 17은 본 개시의 일 실시예에 따른 셀 저항 산포에 대한 입력 전력을 나타낸다.
도 5 및 도 17을 함께 참조하면, 가로축은 셀 저항(Rdyn)을 나타내고, 세로축은 메모리 셀 당 입력 전력, 즉, 주울 열을 나타낸다. 제1 그래프(171)은 제n 영역(An)에 포함된 메모리 셀들에 대한 입력 전력을 나타낸다. 제n 영역(An)에 포함된 메모리 셀들에 대한 기생 저항은 크므로, 셀 저항(Rdyn)이 높은 메모리 셀을 프로그램할 경우, 노드 전압(Vx)은 더욱 감소할 것이며, 이에 따라, 셀 전류(Icell)도 더욱 감소할 수 있다. 따라서, 셀 저항(Rdyn)이 높은 메모리 셀에 대한 입력 전력은 멜팅 열(MH)과 유사해질 수 있으며, 이에 따라, 상기 메모리 셀은 오버 프로그램되지 않을 수 있다.
제2 그래프(172)는 제1 영역(A1)에 포함된 메모리 셀들에 대해, 본 발명의 비교 예에 따라, 위치 보상을 수행하지 않은 입력 전력을 나타낸다. 제1 영역(A1)에 포함된 메모리 셀들에 대한 기생 저항은 작으므로, 노드 전압(Vx)는 상대적으로 높을 수 있다. 특히, 노드 전압(Vx)이 프로그램 전압(Vpgm) 이상인 경우, 셀 전류(Icell)는 프로그램 전류(Ipgm)와 동일할 수 있다. 이에 따라, 하이브리드 프로그램 방법의 적용에도 불구하고, 제1 영역(A1)에 포함된 메모리 셀들 중 셀 저항(Rdyn)이 높은 경우 메모리 셀에 대한 입력 전력은 제2 그래프(172)와 같이 증가하게 된다. 따라서, 하이브리드 프로그램 방법의 적용에도 불구하고, 셀 저항(Rdyn)이 높은 메모리 셀에 대한 기생 저항이 작은 경우, 메모리 셀이 오버 프로그램되고, 이에 따라, 프로그램 횟수의 증가에 따라 메모리 셀의 손상이 가속화될 수 있다.
그러나, 본 개시의 실시예들에 따라, 미리 정의된 맵핑 테이블을 참조하여, 제1 영역(A1)에 포함된 메모리 셀들에 대해 위치 보상을 적용할 경우, 기생 저항이 작은 제1 영역(A1)에 포함된 메모리 셀들에 대한 프로그램 전압(Vpgm)을 증가시킬 수 있다. 이때, 제1 영역(A1)에 포함된 메모리 셀들에 대한 프로그램 전압(Vpgm)은 노드 전압(Vx)보다 높게 결정될 수 있다. 이로써, 노드 전압(Vx)은 프로그램 전압(Vpgm)보다 낮을 수 있고, 부가 전류(Iadd)가 흐를 수 있다. 이때, 셀 전류(Icell)는 프로그램 전류(Ipgm)보다 작을 수 있고, 셀 저항(Rdyn)이 높은 메모리 셀에 대한 입력 전력은 멜팅 열(MH)과 유사해질 수 있다. 이에 따라, 셀 저항(Rdyn)이 높은 메모리 셀들에 대한 입력 전력도 제1 그래프(171)와 같이 실질적으로 평평한 형태를 가질 수 있다.
도 18은 본 개시의 일 실시예에 따른 다층 구조의 메모리 장치(300)를 나타낸다.
도 18을 참조하면, 메모리 장치(300)는 3차원(3 Dimensional) 크로스 포인트 메모리 장치일 수 있다. 제1 내지 제3 비트 라인들(BL1 내지 BL3)은 제2 방향(예를 들어, Y 방향)으로 연장되고, 제3 방향(예를 들어, Z 방향)을 따라 적층될 수 있다. 제1 내지 제6 워드 라인들(WL1 내지 WL6)은 제1 방향(예를 들어, X 방향)으로 연장될 수 있다.
제1 층의 메모리 셀들은 제1 비트 라인(BL1)과 제1 내지 제3 워드 라인들(WL1 내지 WL3)이 교차하는 영역들에 각각 배치되고, 제2 층의 메모리 셀들은 제2 비트 라인(BL2)과 제1 내지 제3 워드 라인들(WL1 내지 WL3)이 교차하는 영역들에 각각 배치되며, 제3 층의 메모리 셀들은 제2 비트 라인(BL2)과 제4 내지 제6 워드 라인들(WL4 내지 WL6)이 교차하는 영역들에 각각 배치되고, 제4 층의 메모리 셀들은 제3 비트 라인(BL3)과 제4 내지 제6 워드 라인들(WL4 내지 WL6)이 교차하는 영역들에 각각 배치될 수 있다. 제0 층에는 주변 회로가 배치될 수 있고, 예를 들어, 도 1의 제어 회로(120), 전압 발생부(130), 로우 디코더(140), 칼럼 디코더(150) 또는 기입 회로(160)가 배치될 수 있다.
일 실시예에서, 메모리 그룹은 층 별로 정의될 수 있다. 예를 들어, 제1 층의 메모리 셀들은 복수의 메모리 그룹들로 그룹핑될 수 있고, 각 메모리 그룹은 맵핑 테이블에 따라 복수의 영역들로 구분될 수 있다. 프로그램 전압 제어 신호(예를 들어, 도 1의 CTRL_VPGM)는 복수의 영역들에 따라 각각 결정될 수 있고, 이에 따라, 복수의 영역들에 대응하는 프로그램 전압(예를 들어, 도 8의 Vpgm)은 서로 다르게 결정될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 그룹은 다수의 층들에 대해 정의될 수 있다. 예를 들어, 제1 및 제2 층들의 메모리 셀들은 하나의 메모리 그룹으로 정의될 수도 있다.
도 19는 본 개시의 일 실시예에 따른 메모리 장치의 프로그램 방법을 나타내는 흐름도이다.
도 19를 참조하면, 메모리 장치의 프로그램 방법은 예를 들어, 도 3의 메모리 장치(100)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 이하에서는, 도 3, 도 8, 도 13 및 도 19를 함께 참조하여 설명하기로 한다.
단계 S110에서, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 기입 커맨드 및 어드레스(ADDR)를 수신한다. 또한, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 기입 데이터 및 각종 제어 신호(CTRL)를 더 수신할 수 있다.
단계 S130에서, 제어 회로(120)는 기입 커맨드를 기초로, 전압 발생부(130)를 활성화하기 위한 연결 제어 신호(CTRL_CON)를 생성한다. 단계 S150에서, 제어 회로(120)는 맵핑 테이블을 기초로, 어드레스에 따른 프로그램 전압 제어 신호(CTRL_VPGM)를 생성한다. 제어 회로(120)는 맵핑 테이블을 기초로, 어드레스에 대응하는 영역 또는 기생 저항을 선택하고, 선택된 영역 또는 기생 저항에 대응하는 프로그램 전압 제어 신호(CTRL_VPGM)를 생성한다. 또한, 제어 회로(120)는 어드레스(ADDR)를 기초로 로우 어드레스(X_ADDR) 및 칼럼 어드레스(Y_ADDR)를 생성할 수 있다.
단계 S170에서, 전압 발생부(130)는 연결 제어 신호(CTRL_CON) 및 프로그램 전압 제어 신호(CTRL_VPGM)에 따라 프로그램 전압(Vpgm)을 생성한다. 전압 발생부(130)는 연결 제어 신호(CTRL_CON)에 따라 활성화되고, 구체적으로, 전압 분배기(131a)가 제1 및 제2 전압 단자들(Va, Vb)과 연결됨으로써, 전압 분배기(131a)의 전류 패쓰가 턴온될 수 있다. 이어서, 전압 발생부(130)는 프로그램 전압 제어 신호(CTRL_VPGM)에 따라 프로그램 전압(Vpgm)을 생성하고, 생성된 프로그램 전압(Vpgm)을 선택 워드 라인(WL_sel)을 통해 노드(ND)에 제공할 수 있다. 이때, 전압 발생부(130)는 선택 비트 라인(BL_sel)이 전압 단자(Vpp)와 도통되기 전에, 최적화된 프로그램 전압(Vpgm)을 노드(ND)에 제공할 수 있다.
단계 S190에서, 메모리 장치(100)는 생성된 프로그램 전압(Vpgm)을 이용하여 선택 메모리 셀(MC_sel)에 대한 프로그램 동작을 수행한다. 이때, 선택 비트 라인(BL_sel)은 전압 단자(Vpp)와 도통되고, 기입 데이터에 따라 선택 메모리 셀(MC_sel)에 대한 프로그램 동작이 수행될 수 있다.
도 20은 본 개시의 일 실시예에 따른 컴퓨팅 시스템(1000)을 나타낸다.
도 20을 참조하면, 컴퓨팅 시스템(1000)은 메모리 시스템(1100), 프로세서(1200), RAM(1300), 입출력 장치(1400), 및 전원 장치(1500)를 포함할 수 있다. 한편, 도 20에는 도시되지 않았지만, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(1000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(1200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(1200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(1600)를 통하여 RAM(1300), 입출력 장치(1400) 및 메모리 시스템(1100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(1100)은 도 1 내지 도 19에 도시된 실시예들을 이용하여 구현될 수 있다. 실시예에 따라, 프로세서(1200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(1300)는 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(1300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 입출력 장치(1400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(1500)는 컴퓨팅 시스템(1000)의 동작에 필요한 동작 전압을 공급할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들 각각의 어드레스에 따른 기생 저항을 정의하는 맵핑 테이블을 기초로, 복수의 메모리 셀들 중 선택 메모리 셀의 어드레스에 대응하는 프로그램 전압 제어 신호를 생성하는 제어 회로;
    상기 프로그램 전압 제어 신호를 기초로, 복수의 프로그램 전압 레벨들 중 제1 프로그램 전압 레벨을 갖는 프로그램 전압을 생성하는 전압 발생부; 및
    상기 선택 메모리 셀에 연결된 선택 워드 라인에 상기 프로그램 전압을 제공하도록 구성된 로우 디코더를 포함하고,
    상기 메모리 셀 어레이는, 복수의 메모리 그룹들을 포함하고,
    상기 맵핑 테이블은, 상기 복수의 메모리 그룹들 중 하나에 대해 정의되며, 상기 복수의 메모리 그룹들에 대해 공통으로 적용되며,
    상기 맵핑 테이블에 의해, 각 메모리 그룹은 각각 서로 다른 기생 저항들을 갖는 n개의 영역들로 구분되고, n은 2 이상의 정수이고,
    상기 선택 메모리 셀에 대한 기생 저항은, 상기 선택 메모리 셀과 상기 로우 디코더 사이의 거리에 따라 변경되고,
    상기 제1 프로그램 전압 레벨은, 상기 프로그램 전압 제어 신호를 기초로 상기 기생 저항을 작을수록 증가하는 것을 특징으로 하는 저항성 메모리 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 선택 메모리 셀에 연결된 선택 비트 라인에 프로그램 전류를 제공하도록 구성된 기입 회로를 더 포함하는 저항성 메모리 장치.
  4. 제3항에 있어서,
    상기 선택 메모리 셀의 셀 저항이 기준 저항 이하인 경우, 상기 선택 메모리 셀에 흐르는 셀 전류는 상기 프로그램 전류와 동일하고,
    상기 셀 저항이 상기 기준 저항보다 큰 경우, 상기 셀 전류는 상기 프로그램 전류보다 작은 것을 특징으로 하는 저항성 메모리 장치.
  5. 제4항에 있어서,
    상기 기준 저항은, 상기 복수의 메모리 셀들의 셀 저항 산포의 중앙값(median)에 대응하는 것을 특징으로 하는 저항성 메모리 장치.
  6. 제3항에 있어서,
    상기 기입 회로와 상기 선택 비트 라인을 전기적으로 연결하도록 구성된 칼럼 디코더를 더 포함하고,
    상기 선택 메모리 셀에 대한 기생 저항은, 상기 선택 메모리 셀과 상기 로우 디코더 사이의 거리 및 상기 선택 메모리 셀과 상기 칼럼 디코더 사이의 거리 중 적어도 하나에 따라 변경되며,
    상기 제1 프로그램 전압 레벨은, 상기 프로그램 전압 제어 신호를 기초로 상기 기생 저항을 작을수록 증가하는 것을 특징으로 하는 저항성 메모리 장치.
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 n은, 상기 복수의 메모리 셀들의 셀 저항 산포 및 상기 기생 저항들을 기초로 결정되는 것을 특징으로 하는 저항성 메모리 장치.
  10. 제1항에 있어서,
    상기 프로그램 전압 제어 신호는 M 비트 신호이고,
    2M은 n보다 크거나 같은 것을 특징으로 하는 저항성 메모리 장치.
  11. 제1항에 있어서,
    상기 전압 발생부는,
    제1 전압 단자와 제2 전압 단자 사이에 직렬 연결된 복수의 저항들을 포함하고, 상기 복수의 프로그램 전압 레벨들에 각각 대응하는 복수의 전압들을 출력하도록 구성된 전압 분배기; 및
    상기 전압 분배기와 출력 단자 사이에 연결되고, 상기 프로그램 전압 제어 신호에 따라 온/오프되는 복수의 스위치들을 포함하며, 상기 출력 단자에 상기 프로그램 전압을 출력하는 스위치 그룹을 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  12. 제11항에 있어서,
    상기 제어 회로는, 기입 커맨드에 응답하여 연결 제어 신호를 생성하고,
    상기 전압 분배기는, 상기 연결 제어 신호에 의해 구동되는 스위치를 더 포함하고,
    상기 스위치가 온되면, 상기 제1 및 제2 전압 단자들 사이의 전류 패쓰가 활성화되는 것을 특징으로 하는 저항성 메모리 장치.
  13. 삭제
  14. 삭제
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  18. 삭제
  19. 삭제
  20. 삭제
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