KR101678886B1 - 멀티-레벨 상변환 메모리 장치 및 그 구동 방법 - Google Patents

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Abstract

상변환 메모리 장치가 개시된다. 상기 상변환 메모리 장치는 상변환 메모리 셀에 저장될 수 있는 비트 수로 데이터와 어드레스를 그룹화하여 라이트(write) 및 리드(read) 동작을 수행함으로써 라이트 및 리드 속도는 증가시키고 소모 전력은 감소시킬 수 있다.
상변환 메모리(Phase-change Memory 또는 PRAM), 멀티-레벨, 라이트(write), 리드(read), 그룹화(grouping)

Description

멀티-레벨 상변환 메모리 장치 및 그 구동 방법{Multi-level Phase-change Memory Device and Operation Method thereof}
본 발명은 상변환 메모리 장치에 관한 것으로, 보다 상세하게는 하나의 상변환 메모리 셀에 다수의 비트들을 저장할 수 있는 멀티-비트 상변환 메모리 장치에 데이터를 라이트(write)하고 멀티-비트 상변환 메모리 장치로부터 데이터를 리드(read)하는 기술에 관한 것이다.
컴퓨터 프로그램 및 데이터를 저장하는 데 이용되는 많은 메모리 장치에는 다이나믹 랜덤 액세스 메모리(DRAM), 스태틱 랜덤 액세스 메모리(SRAM), 소거 및 프로그램 가능한 읽기-전용 메모리(EPROM), 전기적으로 소거 및 프로그램 가능한 읽기-전용 메모리(EEPROM), 플래시 메모리, 상변환 메모리(Phase-change Memory 또는 Phase-change RAM) 등이 있다. 이들 중 반복적으로 읽기/쓰기 가능한 그리고 비휘발성인 메모리에 대한 수요는 꾸준히 증가하고 있는 추세이며, 그 중에서 더 많은 데이터를 저장하기 위하여 하나의 메모리 셀에 다수의 비트들을 저장할 수 있는 멀티-레벨 비휘발성 메모리에 대한 연구가 활발히 진행되고 있다.
상술한 메모리 장치들 중 대표적인 비휘발성 메모리 장치인 멀티-레벨 셀(Multi-Level Cell) 플래시 메모리의 셀에 다수의 비트를 저장하거나 셀에 저장된 데이터를 독출하고자 하는 경우, 셀에 저장되는 비트 수가 증가할수록 라이트(write) 및 리드(read) 동작의 횟수가 증가한다. 그 결과 멀티-레벨 플래시 메모리의 라이트 및 리드 동작 시간과 소모 전력은 싱글-레벨 셀보다 증가한다.
상술한 멀티-레벨 플래시 메모리의 라이트/리드 기술을 멀티-레벨에 적용할 경우 멀티-레벨 상변환 메모리 역시 멀티-레벨 플래시 메모리와 같은 단점을 가진다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 멀티-레벨 상변환 메모리는 멀티-레벨 플래시 메모리와 달리 데이터 그룹을 동시에 라이트/리드 할 수 있는 점을 이용하여 데이터 라이트/리드 속도를 증가시킬 수 있는 멀티-레벨 상변환 메모리 장치 및 그 구동 방법을 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 멀티-레벨 상변환 메모리는 상변환 메모리 셀 어레이, 입/출력 버퍼, 라이트 드라이버, 및 센싱 블락을 포함할 수 있다. 상기 상변환 메모리 셀 어레이는 각각이 인가되는 전류에 기초하여 가변되는 저항값의 분포에 기초하여 다수의 비트들을 저장할 수 있으며, 상기 다수의 비트들의 수로 그룹화된 다수의 어드레스들을 갖는 다수의 상변환 메모리 셀들을 포함할 수 있다. 상기 입/출력 버퍼는 상기 상변환 메모리 셀 어레이에 저장될 데이터를 수신 하고, 상기 수신되는 데이터를 상기 다수의 비트들의 수를 갖는 다수의 데이터 그룹들로 그룹화하여 출력할 수 있다.
상기 라이트 드라이버는 상기 입/출력 버퍼로부터 수신되는 데이터 그룹을 구성하는 비트들이 나타내는 데이터 값에 상응하는 펄스 전류를 발생하며, 상기 펄스 전류를 상기 데이터 그룹이 저장될 어드레스들과 일치하는 그룹화된 어드레스들을 갖는 상변환 메모리 셀로 출력할 수 있다. 상기 센싱 블락은 상변환 메모리 셀 어레이에 연결된 비트 라인 전압을 센싱하고, 상기 센싱된 비트 라인 전압과 다수의 기준 전압들을 동시에 비교하고, 상기 비교 결과들에 기초하여 상기 상변환 메모리 셀의 그룹화된 어드레스들에 상응하는 데이터를 독출할 수 있다.
상기 라이트 드라이버에서 발생하는 상기 펄스 전류의 크기, 하강 기울기, 및 유지 시간 중 적어도 하나는 상기 데이터 그룹을 구성하는 비트들이 나타내는 데이터 값에 가변될 수 있다. 상기 센싱된 비트 라인 전압은 프리차지 전압으로 차징된 상기 비트 라인이 상기 상변환 메모리 셀에 연결된 시점에서 미리 정해진 시간이 경과된 시점에 센싱된 비트 라인의 전압일 수 있다. 상기 센싱 블락은 기준 전압 발생기 및 센스 엠프를 포함할 수 있다. 상기 기준 전압 발생기는 상기 다수의 기준 전압들을 발생할 수 있다. 상기 센스 엠프는 상기 센싱된 비트 라인 전압과 상기 다수의 기준 전압들을 동시에 비교하고, 상기 비교 결과들에 기초하여 상기 상변환 메모리 셀의 그룹화된 어드레스들에 상응하는 데이터를 독출할 수 있다.
상술한 멀티-레벨 상변환 메모리 장치는 다양한 전자 장치에서 데이터 저장 수단으로 이용될 수 있다.
상기 기술적 과제를 해결하기 위한 각각이 인가되는 전류에 기초하여 가변되는 저항값의 분포에 기초하여 다수의 비트들을 저장할 수 있으며, 상기 다수의 비트들의 수로 그룹화된 다수의 어드레스들을 갖는 다수의 상변환 메모리 셀들을 포함하는 멀티-레벨 상변환 메모리 장치 구동 방법은 상기 상변환 메모리 셀 어레이에 저장될 데이터를 수신하고, 상기 수신되는 데이터를 상기 다수의 비트들의 수를 갖는 다수의 데이터 그룹들로 그룹화하여 출력하는 단계; 수신되는 데이터 그룹을 구성하는 비트들이 나타내는 데이터 값에 상응하는 펄스 전류를 발생하며, 상기 펄스 전류를 상기 데이터 그룹이 저장될 어드레스들과 일치하는 그룹화된 어드레스들을 갖는 상변환 메모리 셀로 출력하는 단계; 및 상변환 메모리 셀 어레이에 연결된 비트 라인 전압을 센싱하고, 상기 센싱된 비트 라인 전압과 다수의 기준 전압들을 동시에 비교하고, 상기 비교 결과들에 기초하여 상기 상변환 메모리 셀의 그룹화된 어드레스들에 상응하는 데이터를 독출하는 단계를 포함할 수 있다.
상기 펄스 전류의 크기, 하강 기울기, 및 유지 시간 중 적어도 하나는 상기 데이터 그룹을 구성하는 비트들이 나타내는 데이터 값에 기초하여 가변될 수 있다. 상기 상기 센싱된 비트 라인 전압은 프리차지 전압으로 차징된 상기 비트 라인이 상기 상변환 메모리 셀에 연결된 시점에서 미리 정해진 시간이 경과된 시점에 센싱된 비트 라인 전압일 수 있다.
본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치 구동 방법은 컴퓨터로 읽을 수 있는 기록 매체에 저장된 상기 멀티-레벨 상변환 메모리 장치 구동 방법을 실행하기 위한 컴퓨터 프로그램을 실행함으로써 구현될 수 있다.
상술한 바와 같이 본 발명에 따른 멀티-레벨 상변환 메모리 장치 및 그 구동 방법은 싱글-레벨 상변환 메모리에 비하여 더 빠른 속도로 라이트/리드 동작을 수행할 수 있고, 라이트/리드 동작에 의한 소모 전력 역시 감소시킬 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바림직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
본 명세서에 있어서는 어느 하나의 구성요소가 다른 구성요소로 데이터 또는 신호를 '전송'하는 경우에는 상기 구성요소는 상기 다른 구성요소로 직접 상기 데이터 또는 신호를 전송할 수 있고, 적어도 하나의 또 다른 구성요소를 통하여 상기 데이터 또는 신호를 상기 다른 구성요소로 전송할 수 있음을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 상변환 메모리 셀(1)의 구조 및 기호를 나타낸다. 도 1을 참조하면, 상변환 물질로 이루어진 상변환막(2), 상변환막(2) 상부에 형성된 상부 전극(3), 그리고 상변환막(2) 하부에 형성된 하부 전극(4)을 포함한다. 상부 전극(3)을 통하여 펄스 전류가 인가되면, 인가된 펄스 전류는 하부 전극(4)을 통해 흐르게 된다
상변환 물질이라 함은 외부에서 제공되는 전기적 변화에 따라서 전기적인 특성이 서로 다른 구조적인 상태들(structured states)을 가질 수 있는 물질을 말한다. 예를 들면, 게르마늄ㆍ안티몬ㆍ텔루르 혼합물인 칼코겐나이드 물질(chalcogenide material) (이하,"GST 물질"이라 칭함)이 대표적인 상변환 물질이라고 할 것이다. GST 물질은 전기적 환경에 따라서 비교적 높은 저항율(resistivity)을 나타내는 비결정 상태(amorphous state)와 비교적 낮은 저항율을 나타내는 결정 상태(crystalline state)일 수 있다. 상변환 메모리 셀(1)은 상술한 상변환 물질의 저항 변화를 이용하여 데이터를 저장할 수 있다.
도 1에 도시된 바와 같이, 상기 상변환 메모리 셀(1)은 가변 저항 소자와 스위칭 소자로 기호화될 수 있다. 스위칭 소자는 MOS트랜지스터, 다이오드, 등과 같은 다양한 소자들을 이용하여 구현될 수 있다.
도 2는 인가되는 펄스 전류에 따른 상변환 메모리 셀(1)의 동작을 설명하기 위한 그래프이다. 이하,도 1 및 도 2를 참조하여 그 동작을 살펴본다.
크기가 크고 폭이 좁은 펄스 전류(I1)가 짧은 시간(예컨대, 수 ns) 동안 인가되면 하부 전극(4)의 인접한 상변환막만 주울열로 가열된다. 이때, 가열 프로파일(heating profile)의 차이에 의해서 상변환막(2)의 일부(도 1에서 빗금친 부분)가 결정 상태가 될 수 있으나 상변환막(2)의 대부분은 비결정 상태를 유지한다. 그러나 크기가 작고 폭이 넓은 펄스 전류(I2)가 긴 시간(예컨대, 수십 ns) 동안 인가되면 상변환막(2)은 전체적으로 결정화될 수 있다. 상변환막(2)이 비결정 상태일 때의 상변환 메모리 셀(1)의 저항값은 상변환막(2)이 결정 상태일 때의 상변환 메 모리 셀(1)의 저항값보다 크다. 상변환막(2)이 고저항 상태(비결정 상태)일 때를 데이터 "1"을 나타내는 리셋(RESET) 상태로 정의하고 상변환막(2)이 저저항 상태(결정 상태)일 때를 데이터 "0"을 나타내는 셋(SET) 상태로 정의함으로써 상변환 메모리 셀(1)은 데이터 저장 소자로 이용될 수 있는 것이다.
이상에서는 상변환 메모리 셀(1)에 인가되는 펄스 전류의 크기 및 펄스 전류의 펄스 폭에 기초하여 가변되는 상변환막(2)의 저항값의 변화에 의하여 1 비트의 데이터가 저장될 수 있음을 살펴 보았다. 그러나 상변환 메모리 셀(1)에 인가되는 펄스 전류의 크기 및 펄스 전류의 폭을 가변하여 상변환 메모리 셀(1)이 최고 저항값과 최소 저항값 사이의 다수의 저항값을 갖도록 제어하면 상변환 메모리 셀(1)에는 2 비트 이상의 데이터가 저장될 수도 있다. 이상에서 설명한 바 없으나 상변환막(2)의 결정화에 영향을 미치는 상변환 메모리 셀(1)에 인가되는 펄스 전류의 하강 기울기 역시 상변환 메모리 셀(1)의 저항값을 제어하는 요소가 될 수 있다.
도 3은 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치(100)의 블락도이다. 도 3을 참조하면, 상기 상변환 메모리 장치(100)는 상변환 메모리 셀 어레이(110), 로우 선택기(Row Selector, 120), 칼럼 선택기(Column Selector, 130), 제어 로직(140), 고전압 발생 회로(150), 라이트 드라이버(Write Driver, 160), 센싱 블락(170), 및 입/출력 버퍼(180)를 포함한다.
도 3에서는 워드 라인(WL)과 비트 라인(BL)에 연결된 하나의 상변환 메모리 셀(1) 만이 도시되었으나, 상기 상변환 메모리 셀 어레이(110)는 매트릭스 형태로 배열된 다수의 상변환 메모리 셀(1)들을 포함한다. 상변환 메모리 셀 어레이(110) 에 포함된 다수의 메모리 셀들은 다수의 워드 라인들(WL1 내지 WLm)과 다수의 비트 라인들(BL1 내지 BLn)에 연결된다. 앞서 도 1 및 도 2를 참조하여 설명한 바와 같이, 상기 다수의 상변환 메모리 셀(1)들 각각은 인가되는 전류에 기초하여 가변되는 저항값의 분포에 기초하여 다수의 비트들을 저장할 수 있다. 상기 상변환 메모리 셀(1)은 상변환 메모리 셀(1)에 저장될 수 있는 비트 수로 그룹화된 다수의 어드레스들을 가질 수 있다.
상변환 메모리 셀(1)에 3비트의 데이터가 저장될 수 있고, 상변환 메모리 셀 어레이(110)에 3개의 상변환 메모리 셀이 포함되어 있으며, 데이터가 저장될 어드레스가 1 내지 9 번지까지 있다고 가정하면, 상변환 메모리 셀들 각각은 3개의 그룹화된 어드레스를 가질 수 있다. 예컨대, 제1 상변환 메모리 셀들은 1, 2, 3 번지의 그룹화된 어드레스들을 가지고, 제2 상변환 메모리 셀들은 4, 5, 6 번지의 그룹화된 어드레스들을 가지고, 제3 상변환 메모리 셀들은 7 , 8, 9 번지의 그룹화된 어드레스들을 가질 수 있다.
로우 선택기(120)는 로우 어드레스(ADDR_R)에 응답하여 다수의 워드 라인들(WL1 내지 WLm) 중 적어도 하나의 행을 선택하고, 칼럼 선택기(130)는 칼럼 어드레스(ADDR_C)에 응답하여 다수의 비트 라인들(BL1 내지 BLn) 중 일부를 선택할 수 있다. 제어 로직(140)은 외부로부터의 명령에 응답하여 상변환 메모리 장치(100)의 동작을 전반적으로 제어하기 위한 다수의 제어 신호들(CS1 내지 CSk)를 발생할 수 있다.
고전압 발생 회로(150)는 로우 선택기(120), 칼럼 선택기(130), 라이트 드라 이버(160), 및 센싱 블락(170)에서 사용되는 다수의 고전압들을 발생할 수 있다. 예컨대, 고전압 발생 회로(250)는 상변환 메모리 장치(100)에 공급되는 전압에 기초한 전하 펌핑 동작을 수행함으로써 상기 다수의 고전압들을 발생할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
입/출력 버퍼(180)는 상변환 메모리 장치(100)에 저장될 데이터(DATA)를 수신하고, 상기 수신되는 데이터(DATA)를 상변환 메모리 셀(1)에 저장될 수 있는 비트 수를 갖는 다수의 데이터 그룹들로 그룹화한 다음 라이트 드라이버(160)로 출력할 수 있다. 예컨대, 상변환 메모리 셀(1)에 3 비트의 데이터가 저장될 수 있다고 가정하면, 입/출력 버퍼(180)는 수신되는 데이터(DATA)를 3 비트 단위로 그룹화하여 라이트 드라이버(160)로 출력할 수 있다.
라이트 드라이버(160)는 입/출력 버퍼(180)로부터 다수의 데이터 그룹들을 수신하고, 상기 수신되는 데이터 그룹을 구성하는 비트들이 나타내는 데이터 값에 상응하는 펄스 전류를 발생할 수 있다. 예컨대, 수신되는 데이터 그룹이 3 비트로 그룹화되었다고 가정하면, 라이트 드라이버(160)는 3 비트에 상응하는, 즉, 8 가지의 서로 다른 형태의 펄스 전류를 발생할 수 있다.
라이트 드라이버(160)는 펄스 전류의 크기, 하강 기울기, 및 유지 시간 중 적어도 하나의 요소를 가변함으로써 수신되는 데이터 그룹을 구성하는 비트들이 나타내는 데이터 값에 상응하는 펄스 전류를 발생할 수 있다. 여기서, 펄스 전류의 유지 시간이라 함은 펄스 전류의 상승이 완료된 시점부터 하강 구간이 시작되는 시점 사이의 간격을 말한다. 라이트 드라이버(160)에서 발생된 펄스 전류는 데이터 그룹이 저장될 어드레스들과 일치하는 그룹화된 어드레스들을 갖는 상변환 메모리 셀로 출력된다.
그러면 상기 데이터 그룹이 저장될 어드레스들과 일치하는 그룹화된 어드레스를 갖는 상변환 메모리 셀의 저항값은 라이트 드라이버(160)로부터 입력되는 전류에 기초하여 데이터 그룹이 나타내는 데이터 값에 상응하는 저항값으로 가변된다. 이는 본 발명의 실시예에 따른 상변환 메모리 장치(100)는 한 번에 상변환 메모리 셀에 저장될 수 있는 비트 수 단위로 라이트 동작을 수행할 수 있음을 의미한다. 그러므로 본 발명의 실시예에 따른 상변환 메모리 장치(100)의 라이트 속도는 종래의 멀티-레벨 메모리 장치의 라이트 기술에 따른 라이트 동작의 속도에 비하여 향상될 수 있다.
센싱 블락(170)은 상변환 메모리 셀 어레이(110)에 연결된 비트 라인 전압을 센싱하고, 상기 센싱된 비트 라인 전압과 다수의 기준 전압들을 동시에 비교하며, 상기 비교 결과들에 기초하여 비트 라인에 연결된 상변환 메모리 셀의 그룹화된 어드레스들에 상응하는 데이터를 독출할 수 있다. 이는 본 발명의 실시예에 따른 상변환 메모리 장치(100)는 종래의 멀티-레벨 메모리 장치의 리드 동작과 달리 한 번에 멀티-레벨 셀의 리드 동작을 수행할 수 있음을 의미한다. 그러므로 본 발명의 실시예에 따른 상변환 메모리 장치(100) 종래의 멀티-레벨 메모리 장치보다 빠른 속도로 리드 동작을 수행할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치(100)의 라이트 속도 및 리드 속도 증가함에 따라서 멀티-레벨 상변환 메모리 장 치(100)의 소모 전력 역시 감소될 수 있다.
도 4는 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치(100)의 데이터 그룹화 및 어드레스 그룹화를 개념적으로 나타낸 것이다. 도 4를 참조하면, 상변환 메모리 셀들(CELL1 내지 CELL4) 각각의 2 비트의 데이터를 저장할 수 있으며, 상변환 메모리 셀 어레이(110)로 입력되는 8 비트 데이터(D0 내지 D7)는 각각이 2 비트를 포함하는 4 개의 데이터 그룹들로 그룹화되며, 상변환 메모리 셀들(CELL1 내지 CELL4)ㅇ의 어드레스는 상변환 메모리 셀들(CELL1 내지 CELL4) 각각에 상응하는 데이터 그룹의 데이터의 2 비트 데이터가 저장될 2 개의 어드레스들(ADDR_LSB, ADDR_MSB)로 그룹화됨을 알 수 있다.
도 5는 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치(100)의 라이트 드라이버(160)에서 상변환 메모리 셀(1)로 인가되는 펄스 전류의 일예를 나타내는 그래프이다. 도 5를 참조하면, 다수의 펄스 전류 파형들(A 내지 D)은 서로 다른 하강 기울기를 가짐을 알 수 있다. 이는 라이트 드라이버(160)가 펄스 전류의 하강 기울기를 가변하여 다수의 비트들이 저장될 수 있는 상변환 메모리 셀(1)의 상변환막(2)의 결정화 정도를 제어함을 의미한다. 상변환 메모리 셀(1)은 상변환막(2)의 결정화 정도에 따라서 서로 다른 저항값을 가질 수 있기 때문에, 결과적으로 라이트 드라이버(160)는 펄스 전류의 하강 기울기에 기초하여 다수의 비트들로 구성된 데이터를 상변환 메모리 셀(1)에 저장할 수 있다.
도 6은 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치(100)의 라이트 드라이버(160)에서 상변환 메모리 셀로 인가되는 펄스 전류의 다른 일예를 나타 내는 그래프이다.
도 6을 참조하면, 다수의 펄스 전류 파형들(A 내지 D)은 서로 다른 유지 시간을 가짐을 알 수 있다. 이는 라이트 드라이버(160)가 펄스 전류의 유지 시간을 가변하여 다수의 비트들이 저장될 수 있는 상변환 메모리 셀(1)의 상변환막(2)의 결정화 정도를 제어함을 의미한다. 상변환 메모리 셀(1)은 상변환막(2)의 결정화 정도에 따라서 서로 다른 저항값을 가질 수 있기 때문에, 결과적으로 라이트 드라이버(160)는 펄스 전류의 유지 시간에 기초하여 다수의 비트들로 구성된 데이터를 상변환 메모리 셀(1)에 저장할 수 있다.
도 7은 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치(100)의 라이트 드라이버(160)에서 상변환 메모리 셀로 인가되는 펄스 전류의 또 다른 일예를 나타내는 그래프이다.
도 7을 참조하면, 다수의 펄스 전류 파형들(A 내지 D)은 서로 다른 전류 크기(I1 내지 I4)를 가짐을 알 수 있다. 이는 라이트 드라이버(160)가 펄스 전류의 크기를 가변하여 다수의 비트들이 저장될 수 있는 상변환 메모리 셀(1)의 상변환막(2)의 결정화 정도를 제어함을 의미한다. 상변환 메모리 셀(1)은 상변환막(2)의 결정화 정도에 따라서 서로 다른 저항값을 가질 수 있기 때문에, 결과적으로 라이트 드라이버(160)는 펄스 전류의 크기에 기초하여 다수의 비트들로 구성된 데이터를 상변환 메모리 셀(1)에 저장할 수 있다.
도 8은 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치(100)의 리드 동작 시 센싱 블락(170)에서 센싱되는 비트 라인 전압을 나타내는 그래프이다. 도 9는 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치(100)의 센싱 블락(170)의 블락도이다.
도 9를 참조하면, 센싱 블락(170)은 기준 전압 발생기(170) 및 센서 엠프(174)를 포함한다. 상기 기준 전압 발생기(172)는 다수의 기준 전압들(Vref1, Vref2, Vref3)을 발생한다. 상기 센스 엠프(174)는 센싱된 비트 라인 전압(VBL)과 상기 다수의 기준 전압들(Vref1, Vref2, Vref3)을 동시에 비교하고, 상기 비교 결과에 기초하여 상변환 메모리 셀(1)의 그룹화된 어드레스들에 상응하는 데이터(DATA_SEN)를 독출할 수 있다. 이하, 도 8 및 도 9를 참조하여, 구체적인 센싱 블락(170)의 리드 동작을 순차적으로 살펴본다.
T0 시점에서 비트 라인 전압에 프리차지 전압이 인가되며, 프리차지된 비트 라인 전압은 비트 라인이 상변환 메모리 셀에 연결되는 T1 시점까지 프리차지 전압으로 유지된다. T1 시점부터 상변환 메모리 셀로 전류가 흐르기 시작함에 따라서 비트 라인의 전압은 서서히 하강한다. 도 9를 참조하면, 비트 라인 전압은 서로 다른 하강 기울기를 가지는데, 이는 프리차지된 비트 라인에 연결된 상변환 메모리 셀의 저항값이 서로 다르기 때문이다.
프리차지 전압으로 차징된 비트 라인이 상변환 메모리 셀에 연결된 T1 시점에서 미리 정해진 시간이 경과된 T2 시점에서, 센스 엠프(174)는 비트 라인의 전압을 센싱하며, 센싱된 비트 라인 전압(VBL)과 기준 전압 발생기(172)로부터 출력되는 다수의 기준 전압들(Vref1, Vref2, Vref3)을 동시에 비교하여 상변환 메모리 셀의 데이터를 센싱하여 출력한다.
본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치(100)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치(100)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 10은 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치(100)를 포함하는 전자 장치(200)의 블락도이다. 도 10을 참조하면, 상기 전자 장치(200)는 버스(205)를 통하여 전기적으로 연결된 중앙 처리 장치(CPU: Central Processing Unit, 210), DRAM(220), 상변환 메모리 장치(예컨대, PRAM, 100), 사용자 인터페이스(230), 및 응용 칩셋(240) 등을 포함한다. 상기 전자 장치(200)는 노트북, PC 등의 컴퓨팅 시스템일 수 있으며, 셀룰러 폰, PDA, 디지털 카메라, 포터블 게임 콘솔, MP3P와 같은 모바일 장치들일 수 있으나 본 발명의 범위가 이에 한정되는 것은 아니다.
상변환 메모리 장치(100)는 전원이 차단되어도 저장된 데이터를 유지할 수 있는 비휘발성 메모리 장치로 랜덤 데이터 액세스를 지원하며, 빠른 데이터 리드 및 처리를 수행할 수 있다. 이는 상변환 메모리 장치(100)가 코드 스토리지에 이상적임을 의미한다. 또한, 상변환 메모리 장치(100)는 데이터 스토리지로서 사용될 수도 있으며, 나아가, DRAM(220)을 대체할 수도 있다.
도 11은 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치 구동 방법을 설명하기 위한 흐름도이다. 이하, 도 3 및 도 11을 참조하여 본 발명의 실시예에 따른 상변환 메모리 장치(100)의 라이트 동작을 순차적으로 살펴본다.
먼저, 입/출력 버퍼(180)는 상변환 메모리 셀 어레이(110)에 저장될 데이터를 수신하고, 수신되는 데이터를 상변환 메모리 셀(1)에 저장될 수 있는 비트 수를 갖는 다수의 데이터 그룹들로 그룹화하여 출력한다(S110).
그러면 라이트 드라이버(160)는 입/출력 버퍼(180)로부터 수신되는 데이터 그룹을 구성하는 비트들이 나타내는 데이터 값에 상응하는 펄스 전류를 발생하며(S111), 상기 펄스 전류를 상기 데이터 그룹이 저장될 어드레스들과 일치하는 그룹화된 어드레스들을 갖는 상변환 메모리 셀로 출력한다(S112).
라이트 드라이버(160)로부터 펄스 전류가 출력되면 상기 데이터 그룹이 저장될 어드레스들과 일치하는 그룹화된 어드레스를 갖는 상변환 메모리 셀의 저항이 가변되어 상기 데이터 그룹에 상응하는 데이터가 저장된다(S113).
도 12는 본 발명의 다른 실시예에 따른 멀티-레벨 상변환 메모리 장치 구동 방법을 설명하기 위한 흐름도이다. 이하, 도 3, 도 9, 및 도 12를 참조하여 본 발명의 실시예에 따른 상변환 메모리 장치(100)의 리드 동작을 순차적으로 살펴본다.
먼저, 리드 동작 시 상변환 메모리 셀(1)에 연결될 비트 라인이 프리차지 전압으로 차징되며, 기준 전압 발생기(172)는 다수의 기준 전압들(Vref1, Vref2, Vref3)을 발생한다(S120). 그러면 센스 엠프(174)는 프리차징된 비트 라인이 상변환 메모리 셀(1)에 연결된 후 소정의 시점이 경과된 시점에서 비트 라인 전압을 센싱한다(S121).
그 다음 센스 엠프(174)는 센싱된 비트 라인 전압(VBL)과 다수의 기준 전압들(Vref1, Vref2, Vref3)을 동시에 비교하여(S122), 그 비교 결과에 기초하여 상기 상변환 메모리 셀(1)에 저장된 데이터를 센싱하여 출력할 수 있다(S123). 센스 엠프(174)에 의하여 센싱된 데이터를 입/출력 버퍼(180)를 통하여 상변환 메모리 장치(100) 외부로 출력될 수 있다.
본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치 구동 방법은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현될 수 있다. 본 발명의 멀티-레벨 상변환 메모리 장치 구동 방법은 컴퓨터로 읽을 수 있는 기록 매체에 저장된 상기 멀티-레벨 상변환 메모리 장치 구동 방법을 실행하기 위한 컴퓨터 프로그램을 실행함으로써 구현될 수 있다.
컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 예컨대, 컴퓨터가 읽을 수 있는 기록매체에는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치 구동 방법을 구현하기 위한 기능적인 (functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 상변환 메모리 셀의 구조 및 기호를 나타낸다.
도 2는 인가되는 펄스 전류에 따른 상변환 메모리 셀의 동작을 설명하기 위한 그래프이다.
도 3은 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치의 블락도이다.
도 4는 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치의 데이터 그룹화 및 어드레스 그룹화를 개념적으로 나타낸 것이다.
도 5는 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치의 라이트 드라이버에서 상변환 메모리 셀로 인가되는 펄스 전류의 일예를 나타내는 그래프이다.
도 6은 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치의 라이트 드라이버에서 상변환 메모리 셀로 인가되는 펄스 전류의 다른 일예를 나타내는 그래프이다.
도 7은 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치의 라이트 드라이버에서 상변환 메모리 셀로 인가되는 펄스 전류의 또 다른 일예를 나타내는 그래프이다.
도 8은 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치의 리드 동작 시 센싱 블락에서 센싱되는 비트 라인 전압을 나타내는 그래프이다.
도 9는 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치의 센싱 블락 의 블락도이다.
도 10은 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치를 포함하는 전자 장치의 블락도이다.
도 11은 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치 구동 방법을 설명하기 위한 흐름도이다.
도 12는 본 발명의 다른 실시예에 따른 멀티-레벨 상변환 메모리 장치 구동 방법을 설명하기 위한 흐름도이다.

Claims (10)

  1. 각각이 인가되는 전류에 기초하여 가변되는 저항값의 분포에 기초하여 다수의 비트들을 저장할 수 있으며, 상기 다수의 비트들의 수로 그룹화된 다수의 어드레스들을 갖는 다수의 상변환 메모리 셀들을 포함하는 상변환 메모리 셀 어레이;
    상기 상변환 메모리 셀 어레이에 저장될 데이터를 수신하고, 상기 수신되는 데이터를 상기 다수의 비트들의 수를 갖는 다수의 데이터 그룹들로 그룹화하여 출력하는 입/출력 버퍼; 및
    상기 입/출력 버퍼로부터 수신되는 데이터 그룹을 구성하는 비트들이 나타내는 데이터 값에 상응하는 펄스 전류를 발생하며, 상기 펄스 전류를 상기 데이터 그룹이 저장될 어드레스들과 일치하는 그룹화된 어드레스들을 갖는 상변환 메모리 셀로 출력하는 라이트 드라이버(write driver)를 포함하는 멀티-레벨 상변환 메모리 장치.
  2. 제1항에 있어서, 상기 펄스 전류의 크기는
    상기 데이터 그룹을 구성하는 비트들이 나타내는 데이터 값에 기초하여 가변되는 멀티-레벨 상변환 메모리 장치.
  3. 제1항에 있어서, 상기 펄스 전류의 하강 기울기는
    상기 데이터 그룹을 구성하는 비트들이 나타내는 데이터 값에 기초하여 가변 되는 멀티-레벨 상변환 메모리 장치.
  4. 제1항에 있어서, 상기 펄스 전류의 유지 시간은
    상기 데이터 그룹을 구성하는 비트들이 나타내는 데이터 값에 기초하여 가변되는 멀티-레벨 상변환 메모리 장치.
  5. 각각이 인가되는 전류에 기초하여 가변되는 저항값의 분포에 기초하여 다수의 비트들을 저장할 수 있으며, 상기 다수의 비트들의 수로 그룹화된 다수의 어드레스들을 갖는 다수의 상변환 메모리 셀들을 포함하는 상변환 메모리 셀 어레이;
    상기 상변환 메모리 셀 어레이에 저장될 데이터를 수신하고, 상기 수신되는 데이터를 상기 다수의 비트들의 수를 갖는 다수의 데이터 그룹들로 그룹화하여 출력하는 입/출력 버퍼;
    상기 입/출력 버퍼로부터 수신되는 데이터 그룹을 구성하는 비트들이 나타내는 데이터 값에 상응하는 펄스 전류를 발생하며, 상기 펄스 전류를 상기 데이터 그룹이 저장될 어드레스들과 일치하는 그룹화된 어드레스들을 갖는 상변환 메모리 셀로 출력하는 라이트 드라이버; 및
    상변환 메모리 셀 어레이에 연결된 비트 라인 전압을 센싱하고, 상기 센싱된 비트 라인 전압과 다수의 기준 전압들을 동시에 비교하고, 상기 비교 결과들에 기초하여 상기 상변환 메모리 셀의 그룹화된 어드레스들에 상응하는 데이터를 독출하는 센싱 블락을 포함하는 멀티-레벨 상변환 메모리 장치.
  6. 제5항에 있어서, 상기 센싱 블락은
    프리차지 전압으로 차징된 상기 비트 라인이 상기 상변환 메모리 셀에 연결된 시점에서 미리 정해진 시간이 경과된 시점에 상기 비트 라인 전압을 센싱하는 멀티-레벨 상변환 메모리 장치.
  7. 제5항에 있어서, 상기 센싱 블락은
    상기 다수의 기준 전압들을 발생하는 기준 전압 발생기; 및
    상기 센싱된 비트 라인 전압과 상기 다수의 기준 전압들을 동시에 비교하고, 상기 비교 결과들에 기초하여 상기 상변환 메모리 셀의 그룹화된 어드레스들에 상응하는 데이터를 센싱하여 출력하는 센스 엠프를 포함하는 멀티-레벨 상변환 메모리 장치.
  8. 삭제
  9. 제5항에 있어서, 상기 펄스 전류의 크기, 하강 기울기, 및 유지 시간 중 적어도 하나는
    상기 데이터 그룹을 구성하는 비트들이 나타내는 데이터 값에 기초하여 가변되는 멀티-레벨 상변환 메모리 장치.
  10. 제1항 내지 제7항 또는 제9항 중 어느 한 항에 기재된 멀티-레벨 상변환 메모리 장치를 포함하는 전자 장치.
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