KR20100013125A - 반도체 장치, 이를 포함하는 반도체 시스템, 및 저항성메모리 셀의 프로그램 방법 - Google Patents

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반도체 장치는 저항성 메모리 셀과 제어 블록을 포함한다. 상기 제어 블록은 상기 저항성 메모리 셀의 저항값에 따라서 프로그램 데이터를 상기 저항성 메모리 셀에 프로그램하기 위한 프로그램 시간을 증가시켜가면서 프로그램 동작과 검증 독출 동작을 반복적으로 수행한다.
PRAM, PCRAM, ReRAM

Description

반도체 장치, 이를 포함하는 반도체 시스템, 및 저항성 메모리 셀의 프로그램 방법{Memory device, memory system having the same, and programming method of resistive memory cell}
본 발명의 개념에 따른 실시 예는 반도체 장치에 관한 것으로, 특히 프로그램 시간을 증가시켜가면서 프로그램 동작과 검증 독출 동작을 반복적으로 수행할 수 있는 반도체 장치, 이를 포함하는 반도체 시스템, 및 저항성 메모리 셀의 프로그램 방법에 관한 것이다.
메모리는 휘발성 메모리와 불휘발성 메모리로 분류된다. DRAM과 SRAM은 휘발성 메모리이고, 플래시 메모리, 저항성 메모리, 및 상 변화 메모리는 불휘발성 메모리이다. 저항성 메모리(resistive memory)는 데이터의 한 비트 또는 그 이상의 비트들을 저장하기 위하여 메모리 소자의 저항값을 이용한다.
본 발명이 이루고자 하는 기술적인 과제는 프로그램 시간을 증가시켜가면서 프로그램 동작과 검증 독출 동작을 반복적으로 수행할 수 있는 저항성 메모리 장치 와 상기 저항성 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 반도체 장치는 저항성 메모리 셀과 제어 블록을 포함한다. 상기 제어 블록은 상기 저항성 메모리 셀의 저항값에 따라서 프로그램 데이터를 상기 저항성 메모리 셀에 프로그램하기 위한 프로그램 시간을 증가시켜가면서 프로그램 동작과 검증 독출 동작을 반복적으로 수행한다.
상기 제어 블록은 상기 검증 독출 동작 시 상기 저항성 메모리 셀의 상기 저항값에 상응하는 전압을 감지하여 감지 전압을 출력하기 위한 독출 회로와, 상기 프로그램 동작 시 상기 감지 전압과 상기 프로그램 시간을 제어하기 위한 펄스 신호에 응답하여 상기 프로그램 데이터를 상기 저항성 메모리 셀에 프로그램하는 기입 회로를 포함한다.
상기 반도체 장치는 상기 프로그램 동작의 회수가 증가함에 따라 증가된 상기 프로그램 시간을 갖는 상기 펄스 신호를 생성하기 위한 펄스 발생기를 더 포함한다.
상기 제어 블록은 상기 프로그램 데이터를 상기 저항성 메모리 셀에 프로그램하기 위하여 상기 프로그램 시간과 프로그램 전압을 함께 증가시켜가면서 상기 프로그램 동작과 상기 검증 독출 동작을 반복적으로 수행한다.
본 발명의 실시 예에 따른 반도체 시스템은 반도체 장치와, 상기 반도체 장치의 프로그램 동작과 검증 독출 동작을 제어하기 위한 프로세서를 포함한다. 상기 반도체 장치는 저항성 메모리 셀과 제어 블록을 포함한다. 상기 제어 블록은 상기 저항성 메모리 셀의 저항값에 따라서 프로그램 데이터를 상기 저항성 메모리 셀에 프로그램하기 위한 프로그램 시간을 증가시켜가면서 상기 프로그램 동작과 상기 검증 독출 동작을 반복적으로 수행한다.
상기 반도체 시스템은 상기 반도체 장치와 상기 프로세서에 동작 전원을 공급하기 위한 배터리를 더 포함한다. 상기 반도체 시스템은 상기 프로세서와 접속된 무선 인터페이스를 더 포함한다.
상기 반도체 시스템은 상기 프로세서와 접속된 입/출력(I/O) 인터페이스를 더 포함한다. 상기 반도체 시스템은 상기 프로세서와 접속된 이미지 센서를 더 포함한다.
상기 제어 블록은 상기 프로그램 데이터를 상기 저항성 메모리 셀에 프로그램하기 위하여 상기 프로그램 시간과 프로그램 전압을 함께 증가시켜가면서 상기 프로그램 동작과 상기 검증 독출 동작을 반복적으로 수행한다.
상기 제어 블록은 상기 검증 독출 동작 시 상기 저항성 메모리 셀의 상기 저항값에 상응하는 전압과 기준 전압을 비교하고 비교 결과에 상응하는 감지 전압을 출력하기 위한 독출 회로와, 상기 프로그램 동작 시 상기 감지 전압과 상기 프로그램 시간을 제어하기 위한 펄스 신호에 응답하여 상기 프로그램 데이터를 상기 저항성 메모리 셀에 프로그램하는 기입 회로를 포함한다.
상기 기입 회로는 상기 감지 전압에 응답하여 상기 프로그램 데이터를 래치하기 위한 래치 부와, 상기 감지 전압과 상기 펄스 신호에 응답하여 상기 래치 부에 래치된 프로그램 데이터를 비트 라인을 통하여 상기 저항성 메모리 셀로 드라이 빙하기 위한 드라이버를 포함한다.
본 발명의 실시 예에 따른 저항성 메모리 셀의 프로그램 방법은 제1신호를 저항성 메모리 셀로 공급하는 단계; 펄스 지속 시간을 갖는 펄스 신호에 응답하여 제2신호를 상기 메모리 셀로 공급하는 단계; 및 프로그램 루프마다 상기 저항성 메모리 셀의 저항값에 상응하는 전압을 검출하고 검출 전압에 따라 상기 펄스 지속 시간을 증가시켜가면서 상기 제2신호를 상기 메모리 셀로 공급하는 단계를 포함한다.
상기 펄스 지속 시간을 증가시켜가면서 상기 제2신호를 상기 메모리 셀로 공급하는 단계는 기준 전압과 상기 전압을 비교하고 비교결과에 따라 상기 검출 전압을 발생하는 단계; 및 상기 검출 전압과 상기 펄스 신호에 응답하여 상기 제2신호를 상기 메모리 셀로 공급하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 장치는 메모리 셀의 산포를 모아주어 독출 마진(read margine)을 개선하는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 개념적인 블록 도를 나타낸다. 도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20), 로우 디코더(30), 컬럼 디코더(40), 제어 블록(50), 및 호스트 인터페이스(54)를 포함한다.
메모리 셀 어레이(20)는 다수의 비트 라인들(BL1~BLn; n은 자연수), 다수의 워드 라인들(WL1, WL2, WL3, ...), 및 다수의 저항성 메모리 셀들(21)을 포함한다.
다수의 저항성 메모리 셀들(21) 각각은 데이터의 한 비트 또는 그 이상의 비트들을 저장하기 위하여 저항성 메모리 소자(23)의 저항값을 이용한다. 예컨대, 고 저항값을 갖도록 프로그램된 저항성 메모리 소자(23)는 논리 "1" 데이터 비트 값을 표현할 수 있고, 저 저항값을 갖도록 프로그램된 저항성 메모리 소자(23)는 논리 "0" 데이터 비트 값을 표현할 수 있다.
다수의 저항성 메모리 셀들(21) 각각은 저항성 메모리 소자(23), 및 저항성 메모리 소자(23)에 흐르는 전류를 제어하기 위한 액세스 장치(access device; 25)를 포함한다. 구현 예들에 따라, 저항성 메모리 소자(23)는 메모리 셀, 또는 메모리 물질(memory material)이라고도 불린다.
또한, 다수의 저항성 메모리 셀들(21) 각각은 PRAM(Phase Change Random Access Memory)으로 구현될 수 있다. 따라서, PCRAM 또는 OUM(Ovonic Unified Memory)이라고도 불리는 PRAM은 저항성 메모리 소자(23)를 위하여 위상 변화 물질, 예컨대 켈코제나이드 합금(Chalcogenide alloy)을 사용할 수 있다. 이 경우, 저항성 메모리 소자(23)는 켈코제나이드 소자라고도 불린다.
또한, 저항성 메모리 소자(23)는 결정 상태(crystalline state) 또는 비정질 상태(amorphous state)에 따라 서로 다른 저항값을 갖는 상 변화 물질로서 구현될 수 있다.
예컨대, 상 변화 물질은 두 개의 원소들을 화합한 물질, 예컨대 GaSb, Insb, Inse, Sb2Te3, 또는 GeTe일 수 있고, 세 개의 원소들을 화합한 물질, 예컨대 GeSbTe, GaSeTe, InSeTe, SnSb2Te4, 또는 InSbGe일 수 있고, 네 개의 원소들을 화합한 물질, 예컨대 AgInSbTe, (GnSn)SbTe, GeSb(SeTe), 또는 Te81Ge15Sb2S2일 수 있다.
격리 장치(isolation device)라고도 불리는 액세스 장치(25)는 다이오드-타입, MOSFET-타입, 또는 BJT-타입으로 구현될 수 있다. 본 명세서에서는 설명의 편의를 위하여 다이오드-타입의 액세스 장치(25)를 도시하나, 본 발명의 개념에 따른 실시 예가 다이오드-타입에 한정되는 것은 아니다.
로우 디코더(30)는 로우 어드레스(X-ADD)를 디코딩하여 다수의 워드 라인들 (WL1, WL2, WL3, ...) 중에서 적어도 하나의 워드 라인(또는, 행)을 선택한다. 컬럼 디코더(40)는 컬럼 어드레스(Y-ADD)를 디코딩하여 다수의 비트 라인들(BL1~BLn) 중에서 적어도 하나의 비트 라인(또는, 컬럼)을 선택한다.
펄스 신호(RESET)의 펄스 지속 시간(pulse duration)에 따라 저항성 메모리 소자(23)의 특성(예컨대, 저항값)이 변하는 경우, 제어 블록(50)은, 도 3 또는 도 4에 도시된 바와 같이, 저항성 메모리 셀(21)의 저항값에 따라 프로그램 데이터(또는 기입 데이터)를 저항성 메모리 셀(21)에 프로그램(또는, 기입)하기 위한 프로그 램 시간(또는, 펄스 지속 시간)을 증가시켜가면서 프로그램 동작과 검증 독출 동작이 반복적으로 수행되도록 제어한다.
여기서, 프로그램 동작(또는 기입 동작)은 전압 펄스 또는 전류 펄스를 저항성 메모리 셀(21)로 공급하여 저항성 메모리 셀(21)의 저항성 메모리 소자(23)의 저항값을 고 저항값으로 만들거나 저 저항값으로 만드는 동작을 의미한다.
제어 블록(50)은 도 2를 참조하여 상세히 설명될 데이터 처리 회로(51)를 포함한다. 제어 블록(50)은 펄스 신호(RESET)를 발생하기 위한 펄스 발생기(52)를 포함한다. 예컨대, 펄스 발생기(52)는 도 3에 도시된 바와 같이 프로그램 동작(예컨대, 리셋 동작)의 회수가 증가함에 따라 프로그램 시간(펄스 지속 시간 또는 펄스 폭)이 증가하는 펄스 신호(RESET)를 생성할 수 있다.
또한, 펄스 발생기(52)는 도 4에 도시된 바와 같이 프로그램 동작(예컨대 리셋 동작)의 회수가 증가함에 따라 프로그램 시간과 프로그램 전압이 함께 증가하는 펄스 신호(RESET)를 생성할 수 있다.
즉, 본 발명의 실시 예에 따른 제어 블록(50)은 문턱 전압 산포(threshold voltage distribution) 또는 저항값 산포(resistance distribution)를 제어하기 위하여 프로그램 동작의 회수가 증가함에 따라 또는 프로그램 사이클의 프로그램 루프가 반복됨에 따라 프로그램 시간과 프로그램 전압 중에서 적어도 하나를 증가시키는 스킴(scheme)을 사용한다.
따라서, 본 발명의 실시 예에 따른 제어 블록(50)은 프로그램 동작에서 ISPP (Incremental Step Pulse Programming) 스킴을 프로그램 시간에 적용하거나(도 3참 조), 또는 ISPP 스킴을 프로그램 시간과 프로그램 전압에 함께 적용한다(도 4참조).
호스트 인터페이스(54)는 제어 블록(50)과 호스트(미도시) 사이에서 프로그램 데이터(또는 기입 데이터) 또는 독출 데이터를 주고받는 기능을 수행한다.
도 2는 도 1에 도시된 데이터 처리 회로의 개략적인 회로도를 나타낸다. 도 2에는 설명의 편의를 위하여 하나의 비트 라인(BL1)에 접속된 독출/기입 회로(51-1)를 도시하나, 데이터 처리 회로(51)는 다수의 독출/기입 회로들(51-1~51-n; 여기서 n은 자연수)을 포함한다. 다수의 독출/기입 회로들(51-1~51-n) 각각의 구조의 동작은 독출/기입 회로(51-1)의 구조와 동작과 실질적으로 동일하다.
독출/기입 회로(50-1)는 독출 회로(60)와 기입 회로(70)를 포함한다.
독출 감지 증폭기라고도 불리는 독출 회로(60)는 독출(read) 동작시 또는 검증 독출(verify read) 동작시에 비트 라인(BL1)을 통하여 저항성 메모리 셀(21)로부터 출력된 전류에 상응하는 전압을 감지하고 증폭하여 감지 전압(DET)을 출력한다. 감지 전압(DET)은 기입 회로(70)의 동작을 제어한다.
예컨대, 저항성 메모리 셀(21)의 저항값이 고 저항 상태인 경우 저항성 메모리 셀(21)에는 논리 "1" 데이터 비트 값이 저장되어 있고, 저항성 메모리 셀(21)의 저항값이 저 저항 상태인 경우 저항성 메모리 셀(21)에는 논리 "0" 데이터 비트 값이 저장되어 있다고 할 수 있다.
따라서, 저항성 메모리 셀(21)의 저항값이 고 저항 상태인 경우 저항성 메모리 셀(21)을 흐르는 통과 전류(pass-through current)는 낮고, 저항성 메모리 셀(21)의 저항값이 저 저항 상태인 경우 저항성 메모리 셀(21)을 흐르는 통과 전류(pass-through current)는 높다.
독출 회로(60)는 프리차지 회로(61), 디스차지 회로(63), 스위칭 회로(65), 전류 미러(67), 및 전압 비교기(69)를 포함한다.
프리차지 회로(61)는 프리차지 제어 신호(nPRG)에 응답하여 비트 라인들 (BL1~BLn) 중에서 적어도 하나의 비트 라인을 제1전압(Vdd)으로 프리차지한다.
디스차지 회로(63)는 디스차지 제어 신호(DIS)에 응답하여 비트 라인들(BL1~BLn) 중에서 적어도 하나의 비트 라인을 제2전압(Vss)으로 디스차지한다.
저항성 메모리 셀(21)을 논리 "1" 데이터 비트 값으로 설정하기 위한 제1전압(Vdd)은 저항성 메모리 셀(21)을 논리 "0" 데이터 비트 값으로 설정하기 위한 제2전압(Vss)보다 높고, 제2전압(Vss)은 접지 전압일 수 있다.
스위칭 회로(65)는 독출 동작시 또는 검증 독출 동작시 독출 인에이블 신호 (REN)에 응답하여 해당 비트 라인(BL1)에 흐르는 전류를 전압 비교기(69)로 공급한다. 전류 미러(67)는 바이어스 전압(Vbias)에 응답하여 기준 브랜치에 흐르는 기준 전류를 전압 비교기(69)의 제1입력단(예컨대, (+)입력단)에 접속된 미러 전류 브랜치로 미러링한다.
전압 비교기(69)는 제1입력단의 전압(예컨대, 저항성 메모리 셀(21)의 통과전류에 의하여 생성된 전압)과 제2입력단(예컨대, (-)입력단)으로 입력되는 기준 전압(Vref)을 비교하여 비교 결과로서 감지 전압(DET)을 발생한다.
예컨대, 논리 "1" 데이터 비트 값을 저항성 메모리 셀(21)에 프로그램, 기 입, 또는 저장하는 동작을 셋(set) 동작이라고 할 때, 셋 동작 동안, 프리차지 회로 (61)는 제1전압(Vdd), 예컨대 전압 펄스 또는 상기 전압 펄스에 의하여 생성된 전류 펄스를 다수의 저항성 메모리 셀들 중에서 로우 어드레스(X-ADD)와 컬럼 어드레스(Y_ADD)에 의하여 선택된 모든 저항성 메모리 셀들로 공급한다.
따라서, 셋 동작 동안, 상기 선택된 모든 저항성 메모리 셀들 각각은 고 저항 상태를 갖는다. 즉, 프리차지 회로(61)는 셋 동작 시 선택된 모든 저항성 메모리 셀들을 셋시킨다.
논리 "0" 데이터 비트 값을 저항성 메모리 셀(21)에 프로그램, 기입, 또는 저장하는 동작을 리셋(reset) 동작이라고 할 때, 리셋 동작 동안, 기입 회로(70)의 드라이버(90)는 래치 부(75)에 래치된 데이터에 따라 논리 "0" 데이터 비트 값에 해당하는 전압, 예컨대 제2전압(Vss)을 저항성 메모리 셀로 공급한다.
따라서, 리셋 동작 동안, 상기 저항성 메모리 셀은 저 저항 상태를 갖는다. 즉, 드라이버(90)는 리셋 동작 시 래치 부(75)에 래치된 데이터, 예컨대 논리 "0" 데이터 비트 값에 따라 저항성 메모리 셀을 리셋시킨다.
저항성 메모리 셀이 셋된 경우 전압 비교기(69)의 제1입력단(+)으로 입력되는 전압이 기준 전압(Vref)보다 낮고 저항성 메모리 셀이 리셋된 경우 전압 비교기 (69)의 제1입력단(+)으로 입력되는 전압이 기준 전압(Vref)보다 높다고 가정하고 도 1, 도 2, 및 도 3을 참조하여 본 발명의 실시 예에 따른 반도체 장치(10)의 동작을 설명하면 다음과 같다.
우선, 셋 동작시 프리차지 회로(61)는 선택된 모든 저항성 메모리 셀들을 셋 시킨다. 즉, 프리차지 회로(61)는 제1신호, 예컨대 제1전압을 선택된 모든 저항성 메모리 셀들로 공급한다. 따라서, 선택된 모든 저항성 메모리 셀들 각각에는 논리 "1" 데이터 비트 값이 저장된다.
검증 독출 동작시, 비트 라인(BL1)의 전압은 기준 전압(Vref)보다 낮으므로, 감지 전압(DET)은 로우 레벨을 갖는다. 따라서, 트랜지스터(71)는 로우 레벨을 갖는 감지 전압(DET)에 응답하여 오프 상태를 유지한다.
비트 라인(BL1)에 접속된 저항성 메모리 셀을 리셋하고자 할 때, 기입 인에이블 신호(WEN)와 데이터 인에이블 신호(Den)는 하이 레벨로 되고 입력 데이터 (DI="0")가 트랜지스터(77)의 게이트로 입력되고 상보 입력 데이터(nDI="1")가 트랜지스터(79)의 게이트로 입력된다.
따라서, 각 트랜지스터(79와 81)가 턴-온되므로, 인버터(83)의 입력단은 로우 레벨로 되고, 인버터(97)의 출력단은 하이 레벨로 된다. 인버터(97)의 출력단의 전압은 프로그램 동작 또는 기입 동작의 완료 여부를 판단하는데 사용될 수 있다. 예컨대, 리셋 동작에 의하여 프로그램 동작 또는 기입 동작이 종료된 경우, 인버터(97)의 출력단의 전압은 로우 레벨로 된다. 도 2에는 인버터(97)를 포함하는 기입 회로(70)가 도시되어 있으나 인버터(97) 대신에 버퍼가 사용될 수도 있고, 실시 예에 따라 기입 회로(70)는 인버터(97)를 포함하지 않을 수도 있다.
따라서, 인버터(83)의 출력단은 하이 레벨로 되므로, 트랜지스터(91)는 턴-온된다. 즉, 리셋 동작을 수행하기 위하여 논리 "0" 데이터 비트 값은 래치 부(75)에 래치된다.
이때, 제1프로그램 시간(T1)을 갖는 펄스 신호(RESET)가 트랜지스터(93)의 게이트로 입력되는 경우, 트랜지스터(93)는 제1프로그램 시간(T1) 동안만 제2신호, 예컨대 접지 전압(Vss) 신호 또는 논리 "0" 데이터 비트 값을 비트 라인(BL1)을 통하여 저항성 메모리 셀(21)로 전송한다.
검증 독출 동작 시, 프리차지 회로(61)와 디스차지 회로(63)은 디스에이블되고, 독출 인에이블 신호(REN)는 하이 레벨로 활성화된다. 따라서, 스위치 회로(65)는 턴-온된다.
만일, 저항성 메모리 셀(21)의 저항값이 고 저항값에서 저 저항값으로 변한 경우, 저항성 메모리 셀(21)에는 높은 통과 전류가 흐르므로, 비트 라인(BL1)의 전압은 기준 전압(Vref)보다 높아진다. 따라서, 전압 비교기(69)는 하이 레벨을 갖는 감지 전압(DET)을 발생한다.
트랜지스터(73)는 검증 독출 동작시 하이 레벨로 활성화되는 제어 신호(VFY)에 응답하여 턴-온되고, 트랜지스터(71)는 하이 레벨을 갖는 감지 전압(Vref)에 응답하여 턴-온되므로, 트랜지스터(91)의 게이트의 전압은 로우 레벨로 된다. 따라서, 드라이버(90)는 디스에이블된다. 이때, 인버터(97)의 출력단은 로우 레벨로 된다.
그러나, 저항성 메모리 셀(21)의 저항값이 고 저항값에서 저 저항값으로 제대로 변하지 못한 경우, 검증 독출 동작시 저항성 메모리 셀(21)에는 낮은 통과 전류가 흐르므로, 비트 라인(BL1)의 전압은 기준 전압(Vref)보다 낮아진다. 따라서, 전압 비교기(69)는 로우 레벨을 갖는 감지 전압(DET)을 발생한다. 따라서, 트랜지 스터(73)가 제어신호(VFY)에 응답하여 턴-온 되더라도 트랜지스터(71)는 로우 레벨을 갖는 감지 전압(DET)에 응답하여 오프 상태를 유지한다.
로우 레벨을 갖는 감지 전압(DET)은 래치 부(75)의 동작에 영향을 주지 못한다. 따라서, 래치 부(75)는 논리 "0" 데이터 비트 값을 유지한다.
그리고, 다음의 프로그램 루프를 위하여 제2프로그램 시간(T2)을 갖는 펄스 신호(RESET)가 트랜지스터(93)의 게이트로 입력되는 경우, 트랜지스터(93)는 제2프로그램 시간(T2) 동안만 제2신호, 예컨대 접지 전압(Vss) 신호를 비트 라인(BL1)을 통하여 저항성 메모리 셀(21)로 전송한다.
기입 회로(70)는 저항성 메모리 셀(21)의 저항값이 고 저항값에서 저 저항값으로 변할 때까지, 비정질 상태에서 결정 상태로 변할 때까지, 또는 논리 "1" 데이터 비트 값이 논리 "0" 데이터 비트 값으로 변할 때까지, 프로그램 시간을 증가시켜가면서 프로그램 동작과 검증 독출 동작을 반복적으로 수행한다.
따라서, 펄스 발생기(52)는 프로그램 동작(예컨대, 리셋 동작)의 회수 또는 프로그램 루프가 증가함에 따라 제3프로그램 시간(T3)을 갖는 펄스 신호(RESET), 제4프로그램 시간 (T4)을 갖는 펄스 신호(RESET), 및 제5프로그램 시간(T5)을 갖는 펄스 신호(RESET)를 순차적으로 공급하면서 프로그램 동작을 수행한다.
만일, 다섯 번째 프로그램 회수 또는 다섯 번째 프로그램 루프에서 저항성 메모리 셀(21)의 저항값이 고 저항값에서 저 저항값으로 변한 경우, 문턱 전압 산포 또는 저항값 산포가 원하는 상태로 된 경우, 비정질 상태에서 결정 상태로 변한 경우, 또는 논리 "1" 데이터 비트 값이 논리 "0" 데이터 비트 값으로 변한 경우, 전압 비교기(69)는 하이 레벨을 갖는 감지 전압(DET)을 출력한다. 따라서, 드라이버(90)는 하이 레벨을 갖는 감지 전압(DET)에 응답하여 디스에이블 된다.
즉, 제어 블록(50)은 기입 동작 후 검증 독출 동작을 수행하여 저항성 메모리 셀의 상태가 원하는 상태에 도달하지 못한 경우 프로그램 시간을 증가시켜가면서 기입 동작과 검증 독출 동작을 반복적으로 수행한다.
또한, 제어 블록(50)은 도 4에 도시된 바와 같이 프로그램 전압과 프로그램 시간을 함께 증가시켜가면서 프로그램 동작과 검증 독출 동작을 수행한다.
예컨대, 첫 번째 프로그램 동작(예컨대, 리셋 동작)시 제어 블록(50)은 제1레벨(V1)을 갖는 전압과 제1프로그램 시간(T11)을 갖는 펄스 신호에 응답하여 기입 데이터(예컨대, 논리 "0" 데이터 비트 값)를 저항성 메모리 셀로 공급하고, 검증 독출 동작의 결과에 따라 두 번째 프로그램 동작(예컨대, 리셋 동작)시 제어 블록(50)은 제2레벨(V2)을 갖는 전압과 제2프로그램 시간(T12)을 갖는 펄스 신호에 응답하여 기입 데이터를 저항성 메모리 셀로 공급하고, 세 번째 프로그램 동작(예컨대, 리셋 동작)시 제어 블록(50)은 제3레벨(V3)을 갖는 전압과 제3프로그램 시간(T13)을 갖는 펄스 신호에 응답하여 기입 데이터를 저항성 메모리 셀로 공급할 수 있다.
도 5와 도 6은 도 1에 도시된 메모리 셀 어레이의 구조와 프로그램 동작을 설명하기 위한 블록 도의 예를 나타낸다.
도 1, 도 2, 도 5, 및 도 6을 참조하면, 셋 동작시 로우 어드레스(X-ADD)에 의하여 선택된 제2워드 라인(WL2)으로 워드 라인 전압(WVWRITE _1 ST)이 공급되고 컬럼 어드레스(Y-ADD)에 의하여 다수의 비트 라인들(BL1, BL2, BL3, BL4, 및 BL4)이 선택된 경우, 제어 블록(50)은 제1신호(VWRITE _1 ST)를 다수의 비트 라인들(BL1, BL2, BL3, BL4, 및 BL4)로 공급한다. 여기서 제1신호(VWRITE _1 ST)는 제1전압(Vdd)일 수 있다. 따라서, 다수의 비트 라인들(BL1, BL2, BL3, BL4, 및 BL4) 각각에 접속된 저항성 메모리 셀(21)은 고 저항값, 즉 논리 "1" 데이터 비트 값을 갖도록 프로그램된다.
만일, 제1비트 라인(BL1), 제3비트 라인(BL3), 제n비트 라인(BLn) 각각에 접속된 저항성 메모리 셀을 리셋하고자 하는 경우(예컨대, 논리 "0" 데이터 비트 값을 프로그램하고자 하는 경우), 제1비트 라인(BL1), 제3비트 라인(BL3), 및 제n비트 라인(BLn)으로 프로그램 시간을 증가시켜가면서 제2신호, 즉 논리 "0" 데이터 비트 값에 해당하는 신호를 공급한다.
각 프로그램 루프마다 프로그램 시간을 증가시켜가면서 프로그램 동작과 검증 독출 동작의 결과로서 다수의 비트 라인들(BL1, BL2, BL3, BL4, 및 BL4) 각각에 접속된 저항성 메모리 셀(21)이 저 저항값, 즉 논리 "0" 데이터 비트 값을 갖도록 프로그램된 경우, 다수의 비트 라인들(BL1, BL2, BL3, BL4, 및 BL4) 각각에 접속된 독출 회로(60)의 전압 비교기는 하이 레벨을 갖는 감지 전압(DET)을 출력하므로, 다수의 비트 라인들(BL1, BL2, BL3, BL4, 및 BL4) 각각에 접속된 기입 회로의 드라이버(90)는 감지 전압(DET)에 응답하여 디스에이블된다.
따라서, 다수의 비트 라인들(BL1, BL2, BL3, BL4, 및 BL4) 각각에 접속된 기입 회로의 드라이버(90)는 제2신호를 다수의 비트 라인들(BL1, BL2, BL3, BL4, 및 BL4) 각각에 접속된 저항성 메모리 셀로 공급하지 못한다.
계속하여, 제2비트 라인(BL2) 및 제4비트 라인(BL4) 각각에 접속된 저항성 메모리 셀을 리셋하고자 하는 경우(예컨대, 논리 "0" 데이터 비트 값을 프로그램하고자 하는 경우), 제2비트 라인(BL2) 및 제4비트 라인(BL4) 각각에 접속된 기입 회로의 드라이버(90)는 제2비트 라인(BL2) 및 제4비트 라인(BL4) 각각에 접속된 저항성 메모리 셀이 리셋될 때까지 프로그램 루프마다 프로그램 시간을 증가시켜가면서 제2신호를 제2비트 라인(BL2) 및 제4비트 라인(BL4) 각각으로 공급한다.
도 7은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 반도체 시스템의 개략적인 블록 도를 나타낸다. 도 7을 참조하면, 컴퓨터와 같은 반도체 시스템(100)은 시스템 버스(110)에 접속된 메모리 장치(10)와 프로세서(120)를 포함한다.
프로세서(120)는 반도체 장치(10)의 기입 동작, 독출 동작, 또는 검증 독출 동작을 전반적으로 제어할 수 있다. 예컨대, 프로세서(120)는 반도체 장치(10)의 기입 동작을 제어하기 위한 명령과 기입 데이터를 출력한다.
또한, 프로세서(120)는 반도체 장치(10)의 독출 동작, 또는 검증 독출 동작을 제어하기 위한 명령을 발생할 수 있다. 따라서, 반도체 장치(100)의 제어 블록(50)은 프로세서(120)로부터 출력된 제어신호(예컨대, nPRG, DIS, WEN, 또는 REN)에 응답하여 검증 독출 동작 또는 프로그램 동작(또는 기입 동작)을 수행할 수 있다.
만일, 반도체 시스템(100)이 휴대용 애플리케이션(port application)으로 구현되는 경우, 반도체 시스템(100)은 메모리 장치(10)와 프로세서(120)로 동작 전원을 공급하기 위한 배터리(150)를 더 포함할 수 있다.
휴대용 애플리케이션(port application)은 휴대용 컴퓨터(portable computer), 디지털 카메라, PDA(personal digital assistants), 휴대 전화기 (Cellular telephone), MP3플레이어, PMP (portable multimedia player), 차량자동항법장치(Automotive navigation system), 메모리 카드, 스마트 카드, 게임기, 전자 사전, 또는 솔리드 스테이트 디스크(solid state disc)를 포함한다.
반도체 시스템(100)은 외부의 데이터 처리 장치와 데이터를 주고받기 위한 인터페이스, 예컨대 입/출력 장치(130)를 더 포함할 수 있다.
반도체 시스템(100)이 무선 시스템인 경우, 반도체 시스템(100)은 메모리 장치(10), 프로세서(120), 및 무선 인터페이스(140)를 더 포함할 수 있다. 이 경우 무선 인터페이스(140)는 프로세서(120)에 접속되고 시스템 버스(110)를 통하여 무선으로 외부 무선 장치(미 도시)와 데이터를 주고받을 수 있다.
예컨대, 프로세서(120)는 무선 인터페이스(140)를 통하여 입력된 데이터를 처리하여 메모리 장치(10)에 저장할 수 있고 또한 메모리 장치(10)에 저장된 데이터를 독출하여 무선 인터페이스(140)로 전송할 수 있다.
상기 무선 시스템은 PDA, 휴대용 컴퓨터, 무선 전화기(wireless telephone), 페이저(pager), 디지털 카메라와 같은 무선 장치, RFID 리더, 또는 RFID 시스템일 수 있다. 또한, 상기 무선 시스템은 WLAN(Wireless Local Area Network) 시스템 또는 WPAN(Wireless Personal Area network) 시스템일 수 있다. 또한, 상기 무선 시스템은 이동 전화 네트워크(Cellular Network)일 수 있다.
반도체 시스템(100)이 이미지 촬상 장치(image pick-up devoce)인 경우, 반도체 시스템(100)은 광학 신호를 전기 신호로 변환할 수 있는 이미지 센서(160)를 더 포함할 수 있다. 이미지 센서(160)는 CCD를 이용한 이미지 센서일 수 있고 CMOS 공정을 이용하여 제작된 CMOS 이미지 센서일 수 있다. 이 경우 반도체 시스템(100)은 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기일 수 있다. 또한, 반도체 시스템(100)은 카메라가 부착된 인공 위성 시스템일 수 있다.
도 8은 본 발명의 실시 예에 따른 반도체 장치의 프로그램 방법을 설명하기 위한 흐름도이다. 도 1부터 도 8을 참조하면, 셋 동작시 제어 블록(50)은 저항성 메모리 셀(21)이 논리 "1" 데이터 비트 값을 나타낼 수 있도록 제1신호를 비트 라인을 통하여 메모리 셀 어레이(20)에 구현된 저항성 메모리 셀(21)로 공급한다(S10).
첫 번째 리셋 동작시(또는 첫 번째 프로그램 루프에서), 제어 블록(50)은 기입 데이터, 예컨대 논리 "0" 데이터 비트 값과 제1프로그램 시간(T1)을 갖는 펄스 신호(RESET)에 응답하여 저항성 메모리 셀(21)이 논리 "0" 데이터 비트 값을 나타낼 수 있도록 제2신호를 상기 저항성 메모리 셀로 공급한다(S20).
첫 번째 검증 독출 동작시, 제어 블록(50)은 상기 저항성 메모리 셀의 통과 전류에 상응하는 전압과 기준 전압(Vref)을 비교하고 비교 결과에 따른 감지 전 압(DET)을 출력한다.
감지 전압(DET)이 하이 레벨을 갖는 경우, 즉 검증 독출 동작이 통과된 경우(S40), 제어 블록(50)은 제2신호를 상기 저항성 메모리 셀로 공급하기 위한 드라이버(90)를 디스에이블시킨다. 따라서, 첫 번째 리셋 동작은 종료된다.
그러나, 감지 전압(DET)이 로우 레벨을 갖는 경우, 즉 검증 독출 동작이 실패한 경우(S40), 제어 블록(50)의 펄스 발생기(52)는 제2프로그램 시간(T2)을 갖는 펄스 신호(RESET)를 발생한다(S50). 따라서, 제어 블록(50)은 제2프로그램 시간 (T2)을 갖는 펄스 신호(RESET)에 응답하여 저항성 메모리 셀(21)이 논리 "0" 데이터 비트 값을 나타낼 수 있도록 제2신호를 상기 저항성 메모리 셀로 공급한다(S20). 즉, 제어 블록(50)은 두 번째 리셋 동작 또는 두 번째 프로그램 루프를 수행한다.
두 번째 검증 독출 동작시, 제어 블록(50)은 상기 저항성 메모리 셀의 통과 전류에 상응하는 전압과 기준 전압(Vref)을 비교하고 비교 결과에 따른 감지 전압(DET)을 출력한다.
감지 전압(DET)이 하이 레벨을 갖는 경우, 즉 검증 독출 동작이 통과된 경우(S40), 제어 블록(50)은 제2신호를 상기 저항성 메모리 셀로 공급하기 위한 드라이버(90)를 디스에이블시킨다. 따라서, 두 번째 리셋 동작은 종료된다.
그러나, 감지 전압(DET)이 로우 레벨을 갖는 경우, 즉 검증 독출 동작이 실패한 경우(S40), 제어 블록(50)의 펄스 발생기(52)는 제3프로그램 시간(T3)을 갖는 펄스 신호(RESET)를 발생한다(S50). 따라서, 제어 블록(50)은 제3프로그램 시간 (T3)을 갖는 펄스 신호(RESET)에 응답하여 저항성 메모리 셀(21)이 논리 "0" 데이터 비트 값을 나타낼 수 있도록 제2신호를 상기 저항성 메모리 셀로 공급한다(S20). 즉, 제어 블록(50)은 세 번째 리셋 동작 또는 세 번째 프로그램 루프를 수행한다.
제어 블록(50)은, 프로그램 루프마다, 상기 저항성 메모리 셀의 저항값에 상응하는 전압을 검출하고 검출 전압에 따라 프로그램 시간 또는 펄스 지속 시간을 증가시켜가면서 프로그램 동작과 검증 독출 종작을 수행한다.
또한, 제어 블록(50)은, 프로그램 루프마다, 상기 저항성 메모리 셀의 저항값에 상응하는 전압을 검출하고 검출 전압에 따라 프로그램 시간과 프로그램 전압을 함께 증가시켜가면서 검증 독출 동작이 완료될 때까지, 즉 문턱 전압 산포 또는 저항값 산포가 원하는 상태로 될 때까지 프로그램 동작과 검증 독출 동작을 수행한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 개념적인 블록 도를 나타낸다.
도 2는 도 1에 도시된 제어 블록의 개략적인 회로도를 나타낸다.
도 3은 본 발명의 일 실시 예에 따른 전압 펄스 신호의 파형을 나타낸다.
도 4는 본 발명의 다른 실시 예에 따른 전압 펄스 신호의 파형을 나타낸다.
도 5와 도 6은 도 1에 도시된 메모리 셀 어레이의 구조와 프로그램 동작을 설명하기 위한 블록도의 예를 나타낸다.
도 7은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 반도체 시스템의 개략적인 블록 도를 나타낸다.
도 8은 본 발명의 실시 예에 따른 반도체 장치의 프로그램 방법을 설명하기 위한 흐름도이다.

Claims (16)

  1. 저항성 메모리 셀; 및
    상기 저항성 메모리 셀의 저항값에 따라서, 프로그램 데이터를 상기 저항성 메모리 셀에 프로그램하기 위한 프로그램 시간을 증가시켜가면서 프로그램 동작과 검증 독출 동작을 반복적으로 수행하는 제어 블록을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 제어 블록은,
    상기 검증 독출 동작 시, 상기 저항성 메모리 셀의 상기 저항값에 상응하는 전압을 감지하여 감지 전압을 출력하기 위한 독출 회로; 및
    상기 프로그램 동작 시, 상기 감지 전압과 상기 프로그램 시간을 제어하기 위한 펄스 신호에 응답하여 상기 프로그램 데이터를 상기 저항성 메모리 셀에 프로그램하는 기입 회로를 포함하는 반도체 장치.
  3. 제2항에 있어서, 상기 반도체 장치는,
    상기 프로그램 동작의 회수에 비례하는 펄스 지속 시간을 갖는 상기 펄스 신호를 생성하기 위한 펄스 발생기를 더 포함하는 반도체 장치.
  4. 제2항에 있어서,
    상기 독출 회로는 상기 저항성 메모리 셀의 상기 저항값에 상응하는 상기 전 압과 기준 전압을 비교하고 비교 결과에 상응하는 상기 감지 전압을 출력하고,
    상기 기입 회로는,
    상기 감지 전압에 응답하여 상기 프로그램 데이터를 래치하기 위한 래치 부; 및
    상기 감지 전압과 상기 펄스 신호에 응답하여 상기 래치 부에 래치된 프로그램 데이터를 비트 라인을 통하여 상기 저항성 메모리 셀에 프로그램하기 위한 드라이버를 포함하는 반도체 장치.
  5. 제2항에 있어서,
    상기 프로그램 데이터가 상기 저항성 메모리 셀에 프로그램된 경우, 상기 기입 회로는 상기 독출 회로로부터 출력된 상기 감지 전압에 응답하여 디스에이블되는 반도체 장치.
  6. 제1항에 있어서, 상기 제어 블록은,
    상기 프로그램 데이터를 상기 저항성 메모리 셀에 프로그램하기 위하여 상기 프로그램 시간과 프로그램 전압을 함께 증가시켜가면서 상기 프로그램 동작과 상기 검증 독출 동작을 반복적으로 수행하는 반도체 장치.
  7. 반도체 장치; 및
    상기 반도체 장치의 프로그램 동작과 검증 독출 동작을 제어하기 위한 프로 세서를 포함하며,
    상기 반도체 장치는,
    저항성 메모리 셀; 및
    상기 저항성 메모리 셀의 저항값에 따라서, 프로그램 데이터를 상기 저항성 메모리 셀에 프로그램하기 위한 프로그램 시간을 증가시켜가면서 상기 프로그램 동작과 상기 검증 독출 동작을 반복적으로 수행하는 제어 블록을 포함하는 반도체 시스템.
  8. 제7항에 있어서, 상기 반도체 시스템은 상기 반도체 장치와 상기 프로세서에 동작 전원을 공급하기 위한 배터리를 더 포함하는 반도체 시스템.
  9. 제7항에 있어서, 상기 반도체 시스템은 상기 프로세서와 접속된 무선 인터페이스를 더 포함하는 반도체 시스템.
  10. 제7항에 있어서, 상기 반도체 시스템은 상기 프로세서와 접속된 입/출력 (I/O) 인터페이스를 더 포함하는 반도체 시스템.
  11. 제7항에 있어서, 상기 반도체 시스템은 상기 프로세서와 접속된 이미지 센서를 더 포함하는 반도체 시스템.
  12. 제7항에 있어서, 상기 제어 블록은,
    상기 프로그램 데이터를 상기 저항성 메모리 셀에 프로그램하기 위하여 상기 프로그램 시간과 프로그램 전압을 함께 증가시켜가면서 상기 프로그램 동작과 상기 검증 독출 동작을 반복적으로 수행하는 반도체 시스템.
  13. 제7항에 있어서, 상기 제어 블록은,
    상기 검증 독출 동작 시, 상기 저항성 메모리 셀의 상기 저항값에 상응하는 전압과 기준 전압을 비교하고 비교 결과에 상응하는 감지 전압을 출력하기 위한 독출 회로; 및
    상기 프로그램 동작 시, 상기 감지 전압과 상기 프로그램 시간을 제어하기 위한 펄스 신호에 응답하여 상기 프로그램 데이터를 상기 저항성 메모리 셀에 프로그램하는 기입 회로를 포함하는 반도체 시스템.
  14. 제13항에 있어서, 상기 기입 회로는,
    상기 감지 전압에 응답하여 상기 프로그램 데이터를 래치하기 위한 래치 부; 및
    상기 감지 전압과 상기 펄스 신호에 응답하여 상기 래치 부에 래치된 프로그램 데이터를 비트 라인을 통하여 상기 저항성 메모리 셀로 드라이빙하기 위한 드라이버를 포함하는 반도체 시스템.
  15. 제1신호를 저항성 메모리 셀로 공급하는 단계;
    펄스 지속 시간을 갖는 펄스 신호에 응답하여 제2신호를 상기 메모리 셀로 공급하는 단계; 및
    프로그램 루프마다, 상기 저항성 메모리 셀의 저항값에 상응하는 전압을 검출하고 검출 전압에 따라 상기 펄스 지속 시간을 증가시켜가면서 상기 제2신호를 상기 메모리 셀로 공급하는 단계를 포함하는 저항성 메모리 셀의 프로그램 방법.
  16. 제15항에 있어서, 상기 펄스 지속 시간을 증가시켜가면서 상기 제2신호를 상기 메모리 셀로 공급하는 단계는,
    기준 전압과 상기 전압을 비교하고 비교결과에 따라 상기 검출 전압을 발생하는 단계; 및
    상기 검출 전압과 상기 펄스 신호에 응답하여 상기 제2신호를 상기 메모리 셀로 공급하는 단계를 포함하는 저항성 메모리 셀의 프로그램 방법.
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