KR102131324B1 - 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법 - Google Patents
저항성 메모리 장치 및 저항성 메모리 장치의 동작방법 Download PDFInfo
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Abstract
저항성 메모리 장치 및 저항성 메모리 장치의 동작방법이 개시된다. 본 발명의 일 실시예에 따른 저항성 메모리 장치의 동작방법은, 기록 커맨드에 대응하여 메모리 셀들에 대해 프리 리드 동작을 수행하는 단계와, 기록 데이터와 프리 리드된 데이터를 비교함에 따라, 리셋 기록 동작을 수행할 하나 이상의 제1 메모리 셀들에 대해 대해 소거 동작을 수행하는 단계 및 소거된 제1 메모리 셀들 및 셋 기록 동작을 수행할 하나 이상의 제2 메모리 셀들 중 적어도 일부에 대해 셋 방향의 프로그램을 수행하는 단계를 구비하는 것을 특징으로 한다.
Description
본 발명의 기술적 사상은 메모리 장치 및 메모리 장치의 동작방법에 관한 것으로서, 상세하게는, 저항성 메모리 셀을 포함하는 메모리 장치 및 메모리 장치의 동작방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 차세대 메모리 장치로서, PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 데이터 신뢰성을 향상한 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 저항성 메모리 장치의 동작방법은, 기록 커맨드에 대응하여 메모리 셀들에 대해 프리 리드 동작을 수행하는 단계와, 기록 데이터와 프리 리드된 데이터를 비교함에 따라, 리셋 기록 동작을 수행할 하나 이상의 제1 메모리 셀들에 대해 소거 동작을 수행하는 단계 및 소거된 제1 메모리 셀들 및 셋 기록 동작을 수행할 하나 이상의 제2 메모리 셀들 중 적어도 일부에 대해 셋 방향의 프로그램을 수행하는 단계를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 제1 및 제2 메모리 셀들 각각은 가변 저항을 포함하고, 상기 리셋 기록 동작은 상기 가변 저항의 저항 값을 증가시키는 기록 동작이며, 상기 셋 기록 동작은 상기 가변 저항의 저항 값이 감소시키는 기록 동작인 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 메모리 셀들은, 상기 소거 동작에 따라 가변 저항의 저항 값이 증가된 후, 상기 셋 방향의 프로그램에 의해 상기 가변 저항의 저항 값이 감소됨으로써 상기 리셋 기록 동작이 수행되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제2 메모리 셀들은, 상기 셋 방향의 프로그램에 의해 상기 가변 저항의 저항 값이 감소됨으로써 상기 셋 기록 동작이 수행되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 및 제2 메모리 셀들 각각은 다수의 저항 분포들 중 어느 하나의 분포의 저항 값을 갖는 멀티레벨 셀(multi-level cell)이며, 상기 소거 동작에 따라, 상기 제1 메모리 셀들은 가장 큰 저항 분포에 해당하는 저항 값을 갖는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 및 제2 메모리 셀들 각각은 다수의 저항 분포들 중 어느 하나의 분포의 저항 값을 갖는 멀티레벨 셀(multi-level cell)이며, 상기 비교 결과에 따라, 기록 데이터에 대응하는 저항 값이 프리 리드된 데이터에 대응하는 저항 값보다 클 때 상기 기록 데이터가 저장될 메모리 셀이 상기 제1 메모리 셀로 판단되고, 기록 데이터에 대응하는 저항 값이 프리 리드된 데이터에 대응하는 저항 값보다 작을 때 상기 기록 데이터가 저장될 메모리 셀이 상기 제2 메모리 셀로 판단되는 것을 특징으로 한다.
또한 바람직하게는, 상기 저항성 메모리 장치의 동작방법은, 상기 셋 방향의 프로그램이 수행된 메모리 셀들에 대해 검증 독출 동작을 수행하는 단계 및 검증 결과에 따라, 검증 페일된 메모리 셀에 대해 상기 셋 방향의 프로그램을 수행하는 단계를 더 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 저항성 메모리 장치의 동작방법은, 상기 셋 방향의 프로그램이 수행된 메모리 셀들에 대해 검증 독출 동작을 수행하는 단계 및 검증 결과에 따라, 검증 페일된 하나 이상의 제1 메모리 셀들에 대해 상기 소거 동작 및 셋 방향의 프로그램을 수행하는 단계를 더 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 기록 데이터와 프리 리드된 데이터가 동일한 메모리 셀에 대해서는 기록 동작이 스킵되는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 저항성 메모리 장치의 동작방법에 있어서, 저항성 메모리 장치는 다수의 저항성 메모리 셀들을 포함하고, 기록 커맨드에 대응하여 메모리 셀들에 대해 프리 리드 동작을 수행하는 단계와, 적어도 하나의 제1 메모리 셀에 포함된 제1 가변 저항의 저항 값을 증가시킨 후, 상기 제1 가변 저항의 저항 값을 감소시키는 셋 방향 프로그램을 수행하는 단계 및 적어도 하나의 제2 메모리 셀에 포함된 제2 가변 저항의 저항 값을 감소시키는 셋 방향 프로그램을 수행하는 단계를 구비하는 것을 특징으로 한다.
한편, 본 발명의 또 다른 실시예에 따른 저항성 메모리 장치의 동작방법에 있어서, 상기 저항성 메모리 장치는 다수의 저항성 메모리 셀들을 포함하는 셀 어레이를 구비하고, 각각의 저항성 메모리 셀은 가변 저항을 포함하며, 상기 저항성 메모리 셀들 각각에 기록될 기록 데이터와 상기 저항성 메모리 셀들 각각으로부터 독출된 데이터를 비교하는 단계와, 상기 셀 어레이에서, 기록 동작에 의해 가변 저항의 저항 값을 증가시킬 저항성 메모리 셀들을 포함하는 제1 셀 영역과, 기록 동작에 의해 가변 저항의 저항 값을 감소시킬 저항성 메모리 셀들을 포함하는 제2 셀 영역을 판단하는 단계와, 상기 제1 셀 영역 및 상기 제2 셀 영역 중 어느 하나의 셀 영역에 대해 가변 저항들의 저항 값을 동일한 저항 값으로 변동시키는 단계 및 상기 기록 데이터에 따라 상기 제1 셀 영역 및 상기 제2 셀 영역을 프로그램하는 단계를 구비하는 것을 특징으로 한다.
한편, 본 발명의 기술적 사상에 따른 저항성 메모리 장치는, 저항성 메모리 셀들을 포함하는 메모리 셀 어레이 및 기록 커맨드에 대응하여 저항성 메모리 셀들에 대해 프리 리드 동작이 수행되도록 제어하고, 기록 데이터와 프리 리드된 데이터에 따라 리셋 기록 동작을 수행할 하나 이상의 제1 저항성 메모리 셀들에 대해 소거 동작이 수행되도록 제어하며, 상기 제1 저항성 메모리 셀들과 셋 기록 동작을 수행할 하나 이상의 제2 저항성 메모리 셀들 중 적어도 일부에 대해 셋 방향의 프로그램이 수행되도록 제어하는 제어 로직을 구비하는 것을 특징으로 한다.
본 발명의 기술적 사상에 따른 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법은, 기록 데이터의 상태에 관계없이 실질적으로 셋 방향의 프로그램을 통해 데이터가 기록되므로, 데이터 신뢰성을 향상할 수 있는 효과가 있다.
또한, 본 발명의 기술적 사상에 따른 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법은, 저항성 메모리 셀에 대한 소거 동작의 횟수를 감소시킬 수 있으므로, 메모리 동작 시 파워 소모를 감소할 수 있으며, 또한 저항성 메모리 셀들 및 메모리 장치의 내구성을 향상할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 구현예를 나타내는 회로도이다.
도 4a 내지 도 4c는 도 3의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 5는 메모리 셀이 멀티레벨 셀인 경우에서 기록 동작시의 전류, 전압 특성을 나타내는 그래프이다.
도 6a,b는 본 발명의 실시예에 따른 기록 동작에 의하여 메모리 셀의 상태가 변동하는 예를 나타내는 그래프이다.
도 7은 본 발명의 실시예에 따른 데이터 기록 동작의 전반적인 개념을 나타내기 위한 메모리 장치의 블록도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 9는 도 8의 메모리 장치의 동작방법에서 판단 동작을 구체화한 일 예를 나타내는 플로우차트이다.
도 10은 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 11은 본 발명의 다른 실시예에 따라 메모리 셀의 상태가 변동하는 예를 나타내는 그래프이다.
도 12a,b는 본 발명의 또 다른 실시예에 따라 메모리 셀의 상태가 변동하는 예를 나타내는 그래프이다.
도 13은 도 12a,b의 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 14a,b는 본 발명의 또 다른 실시예에 따른 기록 동작을 나타내는 도면이다.
도 15는 본 발명의 다른 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 16은 본 발명의 또 다른 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 17a,b는 도 1의 메모리 셀 어레이의 일 구현예를 나타내는 구조도 및 회로도이다.
도 18은 본 발명의 실시예에 따른 저항성 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 19는 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다.
도 20은 본 발명의 실시예들에 따른 저항성 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 구현예를 나타내는 회로도이다.
도 4a 내지 도 4c는 도 3의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 5는 메모리 셀이 멀티레벨 셀인 경우에서 기록 동작시의 전류, 전압 특성을 나타내는 그래프이다.
도 6a,b는 본 발명의 실시예에 따른 기록 동작에 의하여 메모리 셀의 상태가 변동하는 예를 나타내는 그래프이다.
도 7은 본 발명의 실시예에 따른 데이터 기록 동작의 전반적인 개념을 나타내기 위한 메모리 장치의 블록도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 9는 도 8의 메모리 장치의 동작방법에서 판단 동작을 구체화한 일 예를 나타내는 플로우차트이다.
도 10은 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 11은 본 발명의 다른 실시예에 따라 메모리 셀의 상태가 변동하는 예를 나타내는 그래프이다.
도 12a,b는 본 발명의 또 다른 실시예에 따라 메모리 셀의 상태가 변동하는 예를 나타내는 그래프이다.
도 13은 도 12a,b의 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 14a,b는 본 발명의 또 다른 실시예에 따른 기록 동작을 나타내는 도면이다.
도 15는 본 발명의 다른 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 16은 본 발명의 또 다른 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 17a,b는 도 1의 메모리 셀 어레이의 일 구현예를 나타내는 구조도 및 회로도이다.
도 18은 본 발명의 실시예에 따른 저항성 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 19는 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다.
도 20은 본 발명의 실시예들에 따른 저항성 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 저항성 메모리 장치(100, 이하 메모리 장치로 지칭함) 및 메모리 콘트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 기록/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함함에 따라, 메모리 시스템(10)은 저항성 메모리 시스템으로 지칭될 수 있다.
메모리 콘트롤러(200)는 호스트(Host)로부터의 기록/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기록하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 콘트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기록), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기록될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 콘트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 콘트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 콘트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 콘트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 콘트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다.
본 실시예에서, 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 싱글레벨 셀과 멀티레벨 셀을 함께 포함하여도 무방하다. 하나의 메모리 셀에 하나의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 두 개의 저항 레벨 분포를 가질 수 있다. 또는, 하나의 메모리 셀에 2 개의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 네 개의 저항 레벨 분포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기록된 데이터에 따라 여덟 개의 저항 레벨 분포를 가질 수 있다 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다.
또한, 일 실시예에서, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)는 3차원 수직 구조의 메모리 셀들을 포함할 수 있다.
한편, 메모리 셀 어레이(110)는 가변 저항을 갖는 가변 저항 소자(미도시)를 포함하는 저항형 메모리 셀들 또는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다.
기록/독출 회로(120)는 메모리 셀들에 대한 기록 및 독출 동작을 수행한다. 기록/독출 회로(120)는 다수의 비트 라인들을 통해 메모리 셀들에 연결되며, 메모리 셀들에 데이터를 기록하기 위한 기록 드라이버와, 메모리 셀들로부터 독출된 데이터를 증폭하는 센스 앰프를 포함할 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있으며, 또한 기록 및 독출 등의 메모리 동작을 수행하기 위하여 기록/독출 회로(120)를 제어할 수 있다. 일 예로서, 메모리 장치(100)에 대한 기록 및 독출 동작 등을 위하여, 제어 로직(130)은 기록 펄스 및 독출 펄스 등의 각종 펄스 신호를 기록/독출 회로(120)로 제공할 수 있으며, 기록/독출 회로(120)는 각종 펄스 신호에 따라 메모리 셀 어레이(110)로 기록 전류(또는 기록 전압)나 독출 전류(또는 독출 전압)을 제공할 수 있다. 상기 펄스 신호를 생성하는 펄스 생성부(미도시)는 제어 로직(130) 내에 구비될 수 있으며, 또는 제어 로직(130) 외부에 구비되어도 무방하다.
메모리 장치(100)에 대한 기록 동작에 있어서, 기록 데이터에 따라 메모리 셀 어레이(110)의 일부의 메모리 셀의 가변 저항은 그 저항 값이 증가할 수 있으며, 다른 일부의 메모리 셀의 가변 저항은 그 저항 값이 감소할 수 있다. 예컨대, 메모리 셀 어레이(110)의 메모리 셀들 각각은 현재 저장된 데이터에 따른 저항 값을 가질 수 있으며, 각각의 메모리 셀들로 기록될 데이터에 따라 저항 값이 증가하거나 감소할 수 있다. 상기와 같은 기록 동작은 리셋(Reset) 기록 동작과 셋(Set) 기록 동작으로 분류될 수 있다. 저항성 메모리 셀에서 셋(Set) 상태는 상대적으로 낮은 저항 값을 가지며, 반면에 리셋(Reset) 상태는 상대적으로 높은 저항 값을 갖는다. 리셋(Reset) 기록 동작은 저항 값이 증가하는 방향으로 기록 동작을 수행하며, 셋(Set) 기록 동작은 저항 값이 감소하는 방향으로 기록 동작을 수행한다.
본 발명의 일 실시예에 따르면, 리셋(Reset) 기록 동작과 셋(Set) 기록 동작의 기록 방식을 달리함으로써 메모리 장치(100)의 내구성을 향상하고 또한 기록 동작에 소요되는 파워를 감소시킬 수 있다. 예컨대, 기록 동작이 수행될 다수의 메모리 셀들 중, 리셋(Reset) 기록 동작이 수행될 메모리 셀들(예컨대, 제1 메모리 셀들)과 셋(Set) 기록 동작이 수행될 메모리 셀들(예컨대, 제2 메모리 셀들)을 판단하고, 판단 결과에 따라 상기 제1 메모리 셀들과 제2 메모리 셀들을 구분하여 기록 동작을 수행할 수 있다. 일 예로서, 제1 메모리 셀들에 대해서 먼저 소거 동작을 수행함으로써 제1 메모리 셀들의 가변 저항의 저항 값들을 증가시킨 후, 상기 제1 메모리 셀들의 가변 저항의 저항 값을 감소시키는 프로그램(예컨대, 셋 방향의 프로그램)을 수행함으로써 상기 제1 메모리 셀들에 데이터가 기록되도록 한다.
반면에, 제2 메모리 셀들에 대해서는 소거 동작을 스킵하고, 제2 메모리 셀들의 가변 저항의 저항 값을 감소시키는 프로그램만을 수행함으로써 셋(Set) 기록 동작이 수행될 수 있다.
한편, 상기 제1 메모리 셀들에 대해서는 그 일부만에 대해 셋 방향의 프로그램이 수행될 수 있다. 예컨대, 상기 제1 메모리 셀들의 가변 저항의 저항 값을 증가시킴으로써 기록 동작이 수행될 때, 제1 메모리 셀들을 소거함으로써 가변 저항의 저항 값이 증가하게 되며, 소거 상태의 저항 값과 리셋 기록 동작에 의해 가변 저항이 갖게 될 저항 값이 동일한 경우, 해당 제1 메모리 셀에 대해서는 셋 방향의 프로그램이 스킵될 수 있다.
상기와 같은 본 발명의 실시예의 기록 동작에 따르면, 기록 동작이 수행될 메모리 셀들 전체에 대해 소거 동작이 수행될 필요가 없으므로, 소거 동작의 횟수 증가에 의해 메모리 장치(100)의 내구성이 저하되는 현상을 감소할 수 있으며, 또한 많은 파워를 소모하는 소거 동작이 수행되는 메모리 셀들의 개수를 감소할 수 있으므로 파워 소모를 감소할 수 있게 된다.
한편, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
상기와 같이 구성될 수 있는 저항성 메모리 시스템(10)에 구비되는 메모리 장치(100)의 구체적인 동작 예를 나타내면 다음과 같다. 도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기록/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 또한, 메모리 장치(100)는 로우 디코더(140) 및 칼럼 디코더(150)를 더 포함할 수 있다. 또한, 기록/독출 회로(120)는 센스 앰프(121) 및 기록 드라이버(122)를 포함할 수 있다. 또한, 제어 로직(130)은 본 발명의 실시예에 따라 셋(Set) 기록 동작과 리셋(Reset) 기록 동작을 제어하기 위하여 비교부(131) 및 셋/리셋 판단부(132)를 포함할 수 있다. 도 2에서는 비교부(131) 및 셋/리셋 판단부(132)가 제어 로직(130) 내에 구비되는 것으로 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 비교부(131) 및 셋/리셋 판단부(132) 중 적어도 하나의 기능을 수행하는 수단은 제어 로직(130) 외부에 구비되고, 비교 결과 및/또는 판단 결과가 제어 로직(130)으로 제공되어도 무방하다. 일 예로서, 비교 기능을 수행하는 수단 및 판단 기능을 수행하는 수단은 기록/독출 회로(120) 내에 구비되어도 무방하다.
도 2에 도시된 메모리 장치(100)의 구성 및 일 동작 예는 다음과 같다.
메모리 셀 어레이(110)에 구비되는 메모리 셀들은 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 복수의 제1 신호 라인들은 비트 라인들(BL)이고, 복수의 제2 신호 라인들은 워드 라인들(WL)일 수 있다. 기록 커맨드가 수신됨에 따라 메모리 셀 어레이(110)의 일부 영역(예컨대, 제1 셀 영역)의 메모리 셀들에 대해서는 리셋(Reset) 기록 동작이 수행될 수 있으며, 반면에 다른 영역(예컨대, 제2 셀 영역)의 메모리 셀들에 대해서는 셋(Set) 기록 동작이 수행될 수 있다.
한편, 기록 커맨드에 수반하여 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드 라인을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트 라인을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(140)는 로우 어드레스(X_ADDR)에 응답하여 워드 라인 선택 동작을 수행하며, 칼럼 디코더(150)는 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인 선택 동작을 수행한다.
기록/독출 회로(120)는 비트 라인(BL)에 연결되어 메모리 셀에 데이터를 기록하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 예컨대, 기록/독출 회로(120)는 제어 로직(130)으로부터 기록 펄스를 수신할 수 있으며, 기록 드라이버(122)는 수신된 기록 펄스(pulse)에 따라 기록 전압이나 기록 전류를 칼럼 디코더(150)를 통해 메모리 셀 어레이(110)로 제공할 수 있다. 구체적으로는, 셋(set) 펄스가 수신되는 경우, 기록 드라이버(122)는 셋(set) 펄스에 응답하여 셋 전류나 셋 전압을 메모리 셀 어레이(110)로 제공함으로써 메모리 셀의 가변 저항의 저항 값을 감소시킬 수 있다. 또한, 리셋(reset) 펄스가 수신되는 경우, 기록 드라이버(122)는 리셋(reset) 펄스에 응답하여 리셋 전류나 리셋 전압을 메모리 셀 어레이(110)로 제공함으로써, 메모리 셀의 가변 저항의 저항 값을 증가시킬 수 있다.
한편, 데이터 독출 동작시 기록/독출 회로(120)는 독출 동작을 위한 독출 전류(또는 독출 전압)를 생성하고 이를 메모리 셀로 제공할 수 있다. 센스 앰프(121)는 전류 생성부(또는 전압 생성부)를 구비할 수 있으며, 또한 데이터를 판정하기 위하여 비트 라인의 일 노드(예컨대, 센싱 노드)에 연결되는 비교부를 구비할 수 있다. 비교부의 일 단은 센싱 노드에 연결되고, 타 단은 기준 전압에 연결됨에 따라 데이터 값을 판정할 수 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기록하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호(CTRL_RW)를 출력할 수 있다. 이로써, 제어 로직(140)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
한편, 제어 로직(130)은 기록 커맨드의 수신에 응답하여 메모리 셀 어레이(110)의 적어도 일부의 메모리 셀에 대한 프리 리드 동작이 수행되도록 제어할 수 있다. 프리 리드된 데이터(D_pre)는 비교부(131)로 제공될 수 있으며, 비교부(131)는 기록 커맨드에 수반하는 기록 데이터(DATA)와 프리 리드된 데이터(D_pre)를 서로 비교할 수 있다. 일 예로서, 억세스 요청된 다수의 메모리 셀들에 대해 데이터가 프리 리드되고, 각각의 메모리 셀에 기 저장된 데이터를 프리 리드한 데이터(D_pre)와 각각의 메모리 셀에 저장될 기록 데이터(DATA)의 값을 비교할 수 있다.
셋/리셋 판단부(132)는 상기 비교 결과에 기반하여 메모리 셀들 각각에 대해 셋 기록 동작을 수행할 지 또는 리셋 기록 동작을 수행할지 여부를 판단할 수 있다. 상기 비교 및 판단 여부는 메모리 셀 단위로 수행될 수 있으므로, 기록 요청된 다수의 메모리 셀들은 리셋 기록 동작이 수행될 제1 메모리 셀들과 셋 기록 동작이 수행될 제2 메모리 셀들로 분류될 수 있다. 제어 로직(130)은 상기 판단 결과에 기반하여 제1 메모리 셀들에 대한 리셋 기록 동작을 제어함과 함께, 상기 제2 메모리 셀들에 대한 셋 기록 동작을 제어할 수 있다.
본 발명의 실시예에 따르면, 상기 리셋 기록 동작은 제1 메모리 셀들에 대한 소거 동작 및 셋 방향의 프로그램 동작에 의해 수행될 수 있다. 또한, 상기 셋 기록 동작은 제2 메모리 셀들에 대한 셋 방향의 프로그램 동작에 의해 수행될 수 있다. 이에 따라, 제어 로직(130)은 기록 커맨드에 응답하여 프리 리드 동작, 비교 및 판단 동작을 수행하고, 제1 메모리 셀들에 대해 선택적으로 소거 동작이 수행되도록 제어하며, 이후 제1 메모리 셀들 및 제2 메모리 셀들 중 적어도 일부의 메모리 셀들에 대해 셋 방향의 프로그램이 수행되도록 제어할 수 있다. 상기와 같은 동작에 따라, 제1 메모리 셀들은, 상기 소거 동작에 따라 가변 저항의 저항 값이 증가된 후, 셋 방향의 프로그램에 의해 상기 가변 저항의 저항 값이 감소됨으로써 리셋 기록 동작이 수행될 수 있다. 또한, 상기 제2 메모리 셀들은, 셋 방향의 프로그램에 의해 상기 가변 저항의 저항 값이 감소됨으로써 셋 기록 동작이 수행될 수 있다.
도 3은 도 2의 메모리 셀 어레이(110)의 일 구현예를 나타내는 회로도이다. 메모리 셀 어레이(110)는 다수 개의 셀 블록들을 포함할 수 있으며, 도 3은 하나의 셀 블록을 나타낼 수 있다.
도 3을 참조하면, 셀 블록(BLK 1)은 수평 구조의 메모리 셀들을 포함할 수 있다. 이때, 나머지 셀 블록들 또한, 도 3에 도시된 셀 블록(BLK 1)과 동일하게 구현될 수 있다. 셀 블록(BLK 1)은 복수의 워드 라인들(WL1 ∼ WLn), 복수의 비트 라인들(BL1 ∼ BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 또한, 동일한 워드라인에 선택되는 메모리 셀들(MC)을 페이지(PAGE) 단위로 정의할 수 있다.
본 실시예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항(R)은 가변 저항 소자 또는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항(R)은 복수의 비트 라인들(BL1 ∼ BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 워드 라인들(WL1 ∼ WLn) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL1 ∼ BLm) 중 하나와 가변 저항(R) 사이에 연결되고, 가변 저항(R)이 선택 소자(D)와 복수의 워드 라인들(WL1 ∼ WLn) 중 하나의 사이에 연결될 수 있다.
본 실시예에 따르면, 가변 저항(R)은 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 일 실시예에서, 가변 저항(R)은 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에서, 가변 저항(R)은 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 복수의 워드 라인들(WL1 ∼ WLm) 중 어느 하나와 가변 저항(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항(R)으로의 전류 공급을 제어할 수 있다. 일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 가변 저항(R)에 연결되고, 다이오드의 캐소드(cathode)가 복수의 워드 라인들(WL1 ∼ BLm) 중 하나에 연결될 수 있다. 이 때, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항(R)에 전류가 공급될 수 있다.
도 4a 내지 도 4c는 도 3의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 4a를 참조하면, 메모리 셀(MCa)은 가변 저항(Ra)을 포함하고, 가변 저항(Ra)은 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 4b를 참조하면, 메모리 셀(MCb)은 가변 저항(Rb)과 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항(Rb)은 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항(Rb)과 워드 라인(WL) 사이에 연결되며, 가변 저항(Rb)은 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 4c를 참조하면, 메모리 셀(MCc)은 가변 저항(Rc)과 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 도 5c의 실시예에서는, 워드 라인(WL) 이외에, 가변 저항(Rc)의 양 단의 전압 레벨을 조절하기 위한 소스 라인(SL)이 추가로 구비될 수 있다. 트랜지스터(TR)는 가변 저항(Rc)과 소스 라인(SL) 사이에 연결되며, 가변 저항(R)은 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 5는 메모리 셀이 멀티레벨 셀인 경우에서 기록 동작시의 전류, 전압 특성을 나타내는 그래프이다. 일 예로서, 각각의 메모리 셀이 2 비트의 데이터를 저장하는 경우, 각각의 메모리 셀은 4 가지의 상태들(state 0 ∼ state 3) 중 어느 하나의 상태를 가질 수 있다. 또한, 메모리 셀의 가변 저항의 저항 값이 가장 큰 경우 낮은 상태(state 0)를 갖는 것으로 정의되고, 메모리 셀의 가변 저항의 저항 값이 가장 작은 경우 높은 상태(state 3)를 갖는 것으로 정의될 수 있다.
도 5의 그래프의 오른쪽에 도시된 바와 같이 셋 방향의 프로그램을 통해 가변 저항의 저항 값이 감소될 수 있다(또는, 메모리 셀이 다수의 상태들 중 높은 상태로 변동될 수 있다). 반면에, 그래프의 왼쪽에 도시된 바와 같이 리셋 방향의 프로그램을 통해 가변 저항의 저항 값이 커질 수 있다(또는, 메모리 셀이 다수의 상태들 중 낮은 상태로 변동될 수 있다).
또한, 그래프의 왼쪽에 도시된 바와 같이, 리셋 방향의 프로그램을 수행하는 경우, 전압 레벨의 변동에 따라 전류의 레벨이 급격하게 변동하게 되므로, 각각의 상태를 변동하기 위하여 전압 레벨을 컨트롤하는 것이 상대적으로 어렵다. 반면에, 그래프의 오른쪽에 도시된 바와 같이, 셋 방향 프로그램을 수행함에 있어서 각각의 상태 별로 전류 값이 서로 큰 차이를 갖는다. 즉, 전류를 제한하여 셋 방향의 프로그램을 수행할 때, 각 상태로 변동하기 위한 전류의 값이 크게 차이가 발생되므로 셋 방향으로의 상태를 변동하기 위한 컨트롤이 상대적으로 용이하다.
도 6a,b는 본 발명의 실시예에 따른 기록 동작에 의하여 메모리 셀의 상태가 변동하는 예를 나타내는 그래프이다. 도 6a,b에서는 각각의 메모리 셀이 2 비트의 데이터를 저장하는 경우를 가정한다. 또한, 도 6a,b에서는 메모리 셀의 가변 저항의 저항 값이 작은 경우의 상태를 높은 상태(예컨대, state 3)로 정의하며, 메모리 셀의 가변 저항의 저항 값이 큰 경우의 상태를 낮은 상태(예컨대, state 0)로 정의한다. 특히, 가장 낮은 상태의 메모리 셀은 소거 상태(또는, 리셋 상태)로 정의될 수 있다. 이는 하나의 실시예인 것으로서 본 발명의 실시예는 이에 국한될 필요는 없으며, 예컨대 소거 상태의 메모리 셀이 높은 상태를 갖는 것으로 정의되어도 무방하다.
도 6a은 셋 기록 동작에 따른 상태 변화를 나타내고 있으며, 도 6a에 도시된 바와 같이 현재 기록된 데이터에 따라 메모리 셀들은 4 개의 저항 분포들 중 어느 하나의 분포에 해당하는 저항 값을 가질 수 있다. 또한, 소거 상태(또는, 리셋 상태)의 메모리 셀은 그 가변 저항이 큰 저항 값을 가짐에 따라 그래프 상에서 왼쪽의 저항 분포에 위치할 수 있으며, 반면에 셋 상태의 메모리 셀은 그 가변 저항이 작은 저항 값을 가짐에 따라 그래프 상에서 오른쪽의 저항 분포에 위치할 수 있다.
전술한 전류-전압 특성 그래프에 도시된 바와 같이, 셋 방향의 프로그램의 컨트롤은 상대적으로 유리하며, 이에 따라 셋 기록 동작이 수행될 메모리 셀들(예컨대, 제2 메모리 셀들)에는 기록 데이터가 오버-라이트(overwrite)됨으로써 저장될 수 있다. 즉, 제2 메모리 셀들에 대한 기록 동작은 오버-라이트 동작에 의해 수행되며, 현재 저장된 데이터에 대응하는 상태에서 기록 데이터에 대응하는 상태로 변동할 수 있다. 도 6a에 도시된 바와 같이, 현재 저장된 데이터가 제1 상태(state 1)에 해당하고, 기록 데이터가 제3 상태(state 3, 또는 셋 상태)에 해당하는 경우, 셋 방향의 프로그램에 의하여 메모리 셀의 상태가 제1 상태(state 1)에서 제3 상태(state 3)로 변동될 수 있다.
반면에, 도 6b은 리셋 기록 동작에 따른 상태 변화를 나타내고 있으며, 도 6b에 도시된 바와 같이 리셋 기록 동작이 수행될 메모리 셀들(예컨대, 제1 메모리 셀들)에는 먼저 소거 동작(ERASE)이 수행된다. 예컨대, 현재 저장된 데이터가 제3 상태(state 3)에 해당하고 기록 데이터가 제2 상태(state 2)에 해당하는 경우, 상기 소거 동작에 의하여 메모리 셀의 상태는 소거 상태(state 0, 또는 리셋 상태)로 변동될 수 있다. 이에 따라, 소거 동작 후 제1 메모리 셀들의 가변 저항은, 다수의 저항 분포들 중 가장 큰 저항 분포에 해당하는 저항 값을 갖는다.
이후, 상기 제1 메모리 셀들의 적어도 일부의 메모리 셀에 대해 셋 방향의 프로그램이 수행된다. 기록 데이터가 제2 상태(state 2)에 해당하고, 소거된 제1 메모리 셀의 상태가 소거 상태(state 0)에 해당하므로, 셋 방향의 프로그램에 의하여 제1 메모리 셀의 상태가 소거 상태(state 0)에서 제2 상태(state 2)로 변동될 수 있다. 즉, 제1 메모리 셀에 대해 제3 상태(state 3)에서 제2 상태(state 2)로 상태를 변동시키는 리셋 기록 동작을 수행하는 경우, 실제 프로그램은 소거 상태(state 0)에서 제2 상태(state 2)로 변동시킴에 의해 수행될 수 있으므로 상태를 변동시키기 위한 컨트롤이 용이해질 수 있다.
상기와 같은 실시예에 따르면, 모든 메모리 셀들에 대해 소거 동작이 수행되는 것을 방지할 수 있으므로, 반복적인 소거 동작에 따른 메모리 장치의 내구성 저하 가능성을 감소할 수 있으며, 또한 데이터 기록 동작의 신뢰성을 향상할 수 있다.
도 7은 본 발명의 실시예에 따른 데이터 기록 동작의 전반적인 개념을 나타내기 위한 메모리 장치의 블록도이다. 도 7에서는 설명의 편의상 제어 로직과 메모리 셀 어레이만이 도시된다.
제어 로직(130)은 비교부(131)와 셋/리셋 판단부(132)를 포함할 수 있으며, 기록 커맨드에 수반되는 기록 데이터(DATA)와 프리 리드 동작에 의해 독출된 데이터(D_pre)를 비교함에 의하여 각각의 메모리 셀에 대해 셋 기록 동작을 수행할 지 또는 리셋 기록 동작을 수행할 지 판단할 수 있다. 제어 로직(130)은 상기 판단 결과에 따라 메모리 셀 어레이(110)에 대한 기록 동작을 제어할 수 있다.
기록 데이터(DATA)와 독출 데이터(D_pre)의 비교 결과에 따라, 메모리 셀에 저장될 기록 데이터(DATA)에 대응하는 저항 값이 독출 데이터(D_pre)에 대응하는 저항 값보다 클 때 상기 메모리 셀은 리셋 기록 동작이 수행될 메모리 셀(예컨대, 제1 메모리 셀)로 판단될 수 있다. 이를 달리 표현하면, 기록 데이터(DATA)에 대응하는 상태가 독출 데이터(D_pre)에 대응하는 상태보다 낮을 때, 해당 메모리 셀이 제1 메모리 셀로 판단될 수 있다. 반면에, 메모리 셀에 저장될 기록 데이터(DATA)에 대응하는 저항 값이 독출 데이터(D_pre)에 대응하는 저항 값보다 작을 때 상기 메모리 셀은 셋 기록 동작이 수행될 메모리 셀(예컨대, 제2 메모리 셀)로 판단될 수 있다. 이를 달리 표현하면, 기록 데이터(DATA)에 대응하는 상태가 독출 데이터(D_pre)에 대응하는 상태보다 높을 때, 해당 메모리 셀이 제2 메모리 셀로 판단될 수 있다.
상기 판단 결과에 따라, 억세스될 메모리 셀들(또는, 데이터 기록 요청된 메모리 셀들)은 다수의 셀 영역들로 분류될 수 있다. 예컨대, 리셋 기록 동작이 수행될 메모리 셀들을 포함하는 영역은 제1 셀 영역, 셋 기록 동작이 수행될 메모리 셀들을 포함하는 영역은 제2 셀 영역, 기록 데이터(DATA)와 독출 데이터(D_pre)의 상태가 동일한 메모리 셀들을 포함하는 영역은 제3 셀 영역으로 분류될 수 있다. 전술한 실시예에 따라, 제어 로직(130)은 메모리 셀 어레이(110)에 대한 기록 동작을 제어하며, 예컨대 제1 셀 영역의 메모리 셀들(예컨대, 제1 메모리 셀들)에 대해서는 소거 동작(Erase)을 수행한 후 셋 방향의 프로그램(PGM_set)을 수행함에 의해 기록 동작을 수행할 수 있다. 또한, 제2 셀 영역의 메모리 셀들(예컨대, 제2 메모리 셀들)에 대해서는 소거 동작(Erase) 없이 셋 방향의 프로그램(PGM_set)을 수행함에 의해 기록 동작을 수행할 수 있다. 제3 셀 영역의 메모리 셀들(예컨대, 제3 메모리 셀들)에 대해서는 기록 동작을 스킵할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
하나 이상의 메모리 셀들에 대한 데이터 기록을 요청하는 기록 커맨드가 수신됨에 따라(S11), 메모리 장치는 기록 요청되는 상기 하나 이상의 메모리 셀들에 대해 프리 리드 동작을 수행하고(S12), 이에 따라 프리 리드된 데이터가 발생된다. 또한, 메모리 셀들 각각에 대해 셋 기록 동작을 수행할 지 또는 리셋 기록 동작을 수행할 지 판단하기 위하여, 프리 리드된 데이터와 상기 기록 커맨드에 수반되는 기록 데이터를 서로 비교한다(S13). 전술한 실시예에서 설명된 바와 동일 또는 유사한 비교 및 판단 동작에 따라, 메모리 셀 별로 셋/리셋 기록 여부를 판단한다(S14).
상기 판단 결과에 기반하여, 기록 요청되는 메모리 셀들 중 일부의 메모리 셀에 대해 소거 동작이 수행된다(S15). 전술한 실시예에서와 같이 리셋 기록 동작이 수행될 하나 이상의 메모리 셀들(예컨대, 제1 메모리 셀들)에 대해 소거 동작이 수행됨에 따라, 제1 메모리 셀들의 가변 저항은 다수의 저항 분포들 중 가장 큰 분포(예컨대, 리셋 상태)에 해당하는 저항 값으로 증가된다.
이후, 기록 요청되는 메모리 셀들에 대해, 기록 데이터에 따라 셋 방향의 프로그램이 수행된다(S16). 예컨대, 셋 기록 동작이 수행될 하나 이상의 메모리 셀들(예컨대, 제2 메모리 셀들)의 가변 저항은, 기존에 저장된 데이터에 따른 저항 값에서 기록 데이터에 대응하는 저항 값으로 감소된다. 또한, 제1 메모리 셀들의 가변 저항은, 리셋 상태에 해당하는 저항 값에서 기록 데이터에 대응하는 저항 값으로 감소된다. 즉, 기록 요청된 메모리 셀들에 대해 실질적으로 기록 데이터에 대응하는 상태로 프로그램 하는 동작은 셋 방향 프로그램 동작에 의해 수행된다. 만약, 리셋 기록 동작이 다수의 저항 분포들 중 가장 큰 저항 분포(리셋 상태)에 해당하는 데이터를 기록하는 동작에 해당하는 경우에는, 제1 메모리 셀들에 대해 셋 방향의 프로그램이 수행될 필요가 없다.
도 9는 도 8의 메모리 장치의 동작방법에서 판단 동작을 구체화한 일 예를 나타내는 플로우차트이다.
도 9에 도시된 바와 같이, 기록 커맨드에 응답하여 프리 리드 동작이 수행되고, 기록 데이터와 프리 리드된 데이터를 비교함에 의하여 각각의 메모리 셀에 대한 셋/리셋 기록 동작 여부가 판단된다(S21). 또한, 상기 데이터를 비교함에 의하여, 프리 리드된 데이터의 상태와 기록 데이터의 상태가 동일한 지 여부도 판단될 수 있다.
각각의 메모리 셀에 대한 기록 동작을 수행함에 있어서, 프리 리드된 데이터의 상태와 기록 데이터의 상태가 동일한지 여부가 판단될 수 있다(S22). 프리 리드된 데이터와 기록 데이터의 상태가 서로 동일한 경우에는 해당 메모리 셀에 대한 기록 동작이 스킵된다(S23). 반면에, 프리 리드된 데이터와 기록 데이터의 상태가 동일하지 않은 경우에는, 메모리 셀이 리셋 기록 동작이 수행될 메모리 셀에 해당하는지가 판단될 수 있다(S24).
판단 결과, 해당 메모리 셀이 리셋 기록 동작이 수행될 메모리 셀에 해당하는 경우, 상기 메모리 셀에 저장된 데이터를 소거하고(S25), 이에 따라 상기 메모리 셀의 가변 저항이 상대적으로 큰 저항 값을 갖는 리셋 상태로 변동시킬 수 있다. 이후, 리셋 상태로 변동된 메모리 셀의 가변 저항의 저항 값을 감소시킴으로써(또는, 셋 방향의 프로그램을 수행함에 의하여) 데이터를 기록할 수 있다(S26).
한편, 해당 메모리 셀이 리셋 기록 동작이 수행될 메모리 셀에 해당하지 않는 경우, 상기 메모리 셀에 대한 소거 동작 없이 상기 메모리 셀의 가변 저항의 저항 값을 감소시킴으로써 데이터를 기록할 수 있다(S26).
도 10은 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 10을 참조하면, 메모리 장치(300)는 메모리 셀 어레이(310), 기록/독출 회로(320) 및 제어 로직(330)을 포함할 수 있다. 또한, 메모리 장치(300)는 로우 디코더(340) 및 칼럼 디코더(350)를 더 포함할 수 있다. 또한, 본 발명의 실시예에 따르면, 메모리 장치(300)는 프리 리드된 데이터와 기록 데이터를 비교하는 비교 수단과, 비교 결과에 따라 각각의 메모리 셀에 대해 셋 기록 동작을 수행할 지 또는 리셋 기록 동작을 수행할지를 판단하는 판단 수단을 구비할 수 있다. 상기 비교 수단 및 판단 수단 중 적어도 하나는 제어 로직(330) 외부에 구비될 수 있으며, 예컨대 도 10에서는 데이터를 분석하는 데이터 분석부(360)가 제어 로직(330) 외부에 배치되고, 상기 데이터 분석부(360)가 비교부(361) 및 셋/리셋 판단부(362)를 포함하는 예가 도시된다.
전술한 실시예에서와 동일 또는 유사한 동작에 따라 비교부(361)는 프리 리드된 데이터와 기록 데이터를 비교한 결과를 발생하고, 셋/리셋 판단부(362)는 상기 비교 결과를 분석하여 각각의 메모리 셀에 대한 기록 요청이 셋 기록 동작에 해당하는지 또는 리셋 기록 동작에 해당하는지를 판단한다. 상기 판단 결과는 제어 로직(330)으로 제공될 수 있으며, 제어 로직(330)은 상기 판단 결과에 따라 메모리 셀들에 대한 셋 기록 동작 및 리셋 기록 동작을 제어한다. 예컨대, 전술한 바와 같이, 제어 로직(330)은 메모리 셀들의 데이터를 소거한 후 셋 방향의 프로그램을 통해 리셋 기록 동작을 수행할 수 있으며, 데이터 소거 동작 없이 셋 방향의 프로그램을 통해 셋 기록 동작을 수행할 수 있다.
도 11은 본 발명의 다른 실시예에 따라 메모리 셀의 상태가 변동하는 예를 나타내는 그래프이다. 도 11에서는 다수의 저항 분포들 중 가장 작은 분포에 해당하는 저항 값을 갖는 메모리 셀이 낮은 상태(예컨대, 셋 상태 state 0)를 갖는 것으로 정의하며, 다수의 저항 분포들 중 가장 큰 분포에 해당하는 저항 값을 갖는 메모리 셀이 낮은 높은 상태(예컨대, 소거 상태 state 3)를 갖는 것으로 정의할 수 있다.
도 11에 도시된 바와 같이, 데이터 기록 동작에 의해 데이터 상태가 그래프 상의 오른 쪽으로 변동되는 경우를 리셋 기록 동작(write_reset)으로 정의할 수 있으며, 데이터 기록 동작에 의해 데이터 상태가 그래프 상의 왼쪽으로 변동되는 경우를 셋 기록 동작(write_set)으로 정의할 수 있다. 리셋 기록 동작(write_ reset)의 경우, 소거 동작(Erase)에 의해 메모리 셀의 상태가 가장 높은 상태(state 3)로 변동될 수 있으며, 이후 셋 방향의 프로그램(PGM_set)을 통해 상기 소거 상태보다 낮은 상태로 변동될 수 있다. 또한, 셋 기록 동작(write_set)의 경우, 소거 동작을 수행할 필요 없이 셋 방향의 프로그램(PGM_set)을 통해 현재 상태에서 이보다 낮은 상태로 변동될 수 있다.
도 12a,b는 본 발명의 또 다른 실시예에 따라 메모리 셀의 상태가 변동하는 예를 나타내는 그래프이다.
전술한 바에 따른 본 발명의 실시예는 다양하게 변형되어도 무방하다. 예컨대, 도 12a,b에서와 같이 리셋 방향 프로그램을 수행함에 의하여 실질적으로 데이터가 기록될 수 있다.
기록 커맨드가 수신됨에 따라, 하나 이상의 메모리 셀들에 대한 프리 리드 동작이 수행되고, 상기 기록 커맨드에 수반되는 기록 데이터와 독출된 데이터에 대한 비교 동작이 수행된다. 또한, 비교 결과를 분석함에 의하여, 리셋 기록 동작이 수행될 하나 이상의 메모리 셀들(예컨대, 제1 메모리 셀들)과 셋 기록 동작이 수행될 하나 이상의 메모리 셀들(예컨대, 제2 메모리 셀들)이 판단될 수 있다.
도 12a는 셋 기록 동작의 일 예를 나타내는 그래프로서, 셋 기록 동작이 수행될 제2 메모리 셀들에 대해 셋 프로그램을 통하여 제2 메모리 셀의 상태를 가장 높은 상태를 갖도록 저항 값을 감소시킨다. 예컨대, 현재 저장된 데이터가 리셋 상태(state 0)에 해당하고 기록 데이터가 제1 상태(state 1)에 해당함에 따라 제2 메모리 셀로 판단된 경우, 상기 제2 메모리 셀에 대해 셋 프로그램(SET)을 수행함으로써 셋 상태(state 3)를 갖도록 한다.
이후, 리셋 방향 프로그램을 수행함에 의하여, 상기 제2 메모리 셀의 가변 저항의 저항 값을 증가시키며, 이에 따라 상기 제2 메모리 셀의 상태를 제1 상태(state 1)로 변동시킨다. 즉, 실질적으로 데이터는 리셋 방향 프로그램을 통해 제2 메모리 셀에 기록될 수 있다.
한편, 도 12b는 리셋 기록 동작의 일 예를 나타내는 그래프로서, 본 실시예에 따라 리셋 기록 동작은 소거 동작이나 셋 프로그램 없이 바로 리셋 방향 프로그램을 통해 수행될 수 있다. 도 12b에 도시된 바와 같이, 현재 저장된 데이터가 셋 상태(state 3)에 해당하고 기록 데이터가 제1 상태(state 1)에 해당함에 따라 제1 메모리 셀로 판단된 경우, 제1 메모리 셀에 대해 리셋 방향의 프로그램을 수행함으로써 제1 메모리 셀의 가변 저항의 저항 값을 증가시키고, 이에 따라 제1 메모리 셀의 상태를 변동시킬 수 있다.
도 13은 도 12a,b의 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 13에 도시된 바와 같이, 메모리 장치가 기록 커맨드를 수신함에 따라(S31), 메모리 장치는 억세스 요청되는 메모리 셀들에 대한 프리 리드 동작을 수행하고(S32), 프리 리드된 데이터와 상기 기록 커맨드에 수반되는 기록 데이터에 대한 비교 동작을 수행한다(S33). 또한, 비교 결과에 따라 리셋 기록 동작을 수행할 하나 이상의 메모리 셀들과 셋 기록 동작을 수행할 하나 이상의 메모리 셀들을 판단한다(S34).
상기와 같이 비교 및 판단 동작에 따라 제1 및 제2 메모리 셀들이 판단되면, 상기 판단 결과에 기반하여 데이터 기록 동작이 수행된다. 억세스 요청되는 메모리 셀들 중 일부의 메모리 셀에 대해 셋 프로그램을 수행함에 의하여 상기 일부의 메모리 셀의 상태를 셋 상태로 변동시킬 수 있으며(S35), 예컨대 제2 메모리 셀들의 상태를 셋 상태로 변동시킬 수 있다. 이후, 기록 데이터에 따라 상기 제1 및 제2 메모리 셀들에 대한 리셋 방향의 프로그램을 수행함으로써 메모리 셀들을 기록 데이터에 대응하는 상태로 변동시킬 수 있다(S36).
도 14a,b는 본 발명의 또 다른 실시예에 따른 기록 동작을 나타내는 도면이다. 도 14a,b의 실시예에서는, 리셋 기록 동작이 수행될 메모리 셀들에 대해 모두 소거 동작을 수행하는 것이 아니라, 데이터 분석 결과에 따라 리셋 기록 동작이 수행될 메모리 셀들 중 일부의 메모리 셀에 대해서만 소거 동작을 수행하는 예가 도시된다. 설명의 편의상, 도 14a,b에는 리셋 기록 동작만이 도시된다.
도 14a에서와 같이 리셋 기록 동작으로서 현재 저장된 데이터가 셋 상태(state 3)에 해당하고 기록 데이터가 제1 상태(state 1)에 해당하는 경우의 동작은 다음과 같다. 현재 저장된 데이터와 기록 데이터의 상태에 따라 소거 동작이 수행되거나 수행되지 않을 수 있다. 예컨대, 기록 데이터가 현재 저장된 데이터에 비해 두 단계 이상 상태가 낮을 때 소거 동작이 스킵될 수 있으며, 반면에 기록 데이터가 현재 저장된 데이터에 비해 한 단계 상태가 낮은 인접한 상태인 경우에는 소거 동작이 수행될 수 있다. 이는 하나의 실시예인 것으로서 다른 조건에 따라 소거 동작이 수행되거나 스킵될 수 있다. 특히, 메모리 셀이 3 비트 이상의 데이터를 저장하는 멀티레벨 셀인 경우에는 다양한 방식에 따라 소거 동작 수행 조건이 설정될 수 있다.
현재 저장된 데이터가 셋 상태(state 3)에 해당하고 기록 데이터가 제1 상태(state 1)에 해당할 경우, 해당 메모리 셀에 대해서는 소거 동작 없이 리셋 방향 프로그램을 통해 데이터가 기록될 수 있다. 즉, 전술한 전류-전압 그래프 상에서, 셋 상태(state 3)에 대응하는 전압의 크기와 제1 상태(state 1)에 대응하는 전압의 크기의 차이가 서로 인접하는 상태에 비해 상대적으로 크기 때문에 상대적으로 컨트롤이 용이하다. 이에 따라, 도 14a에서와 같이 리셋 기록 동작을 수행하더라도 기록 데이터가 현재 저장된 데이터에 비해 적어도 두 단계 이상의 낮은 상태를 갖는 경우에 소거 동작 없이 리셋 방향의 프로그램을 수행함에 의하여 데이터가 기록될 수 있다.
반면에, 도 14b에 도시된 바와 같이 현재 저장된 데이터가 제2 상태(state 2)에 해당하고 기록 데이터가 제1 상태(state 1)에 해당할 경우, 리셋 기록 동작을 위하여 해당 메모리 셀에 대해 소거 동작이 수행될 수 있다. 소거 동작이 수행됨에 따라 상기 메모리 셀은 소거 상태(state 0)로 변동되며, 이후 상기 메모리 셀에 대해 셋 방향의 프로그램을 수행함에 의하여 상기 메모리 셀이 제1 상태(state 1)로 변동될 수 있다. 도 14a,b의 실시예에서도, 셋 기록 동작의 경우 소거 동작 없이 셋 프로그램을 통해 수행될 수 있음은 전술한 실시예에서들과 동일하다.
메모리 장치의 기록 동작은 셋 기록 동작 구간과 리셋 기록 동작 구간을 포함할 수 있다. 도 14a에 도시된 리셋 방향의 프로그램 동작과 도 14b에 도시된 소거 동작은 상기 리셋 기록 동작 구간에서 함께 수행될 수 있다. 본 실시예에 따라 소거 동작이 수행되는 메모리 셀들의 개수가 더 감소될 수 있다.
도 15는 본 발명의 다른 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 15에 도시된 바와 같이, 메모리 장치는 기록 커맨드를 수신하고(S41), 상기 기록 커맨드에 응답하여 억세스 요청되는 메모리 셀들에 대한 데이터 프리 리드 동작을 수행한다(S42). 프리 리드된 데이터와 상기 기록 커맨드에 수반되는 기록 데이터에 대한 비교 및 판단 동작이 수행되고(S43), 상기 비교 및 판단 결과에 따라 리셋 기록 동작이 수행될 하나 이상의 제1 메모리 셀들과 셋 기록 동작이 수행될 하나 이상의 제2 메모리 셀들이 판단된다.
전술한 실시예에서와 유사하게, 억세스 요청되는 메모리 셀들 중 일부(예컨대, 제1 메모리 셀들)에 대한 소거 동작이 수행되고(S44), 이후 제1 메모리 셀들과 제2 메모리 셀들 중 적어도 일부에 대해 기록 데이터에 따라 셋 방향 프로그램이 수행된다(S45). 셋 방향 프로그램이 수행됨에 따라 실질적으로 데이터가 기록되고, 상기 기록된 데이터에 대한 검증을 위하여 검증 독출 동작이 수행된다(S46). 검증 결과에 따라 기록 에러가 발생된 메모리 셀이 존재하는지가 판단되며(S47), 에러가 존재하는 경우 셋 방향 프로그램을 수행하는 단계와 검증 독출을 통해 에러 존재 여부를 판단하는 단계가 반복되게 수행될 수 있다. 검증 결과 에러가 발생된 메모리 셀이 존재하지 않는 경우에는 기록 동작이 종료된다(S48).
도 16은 본 발명의 또 다른 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 16에 도시된 바와 같이, 전술한 실시예에서와 유사하게 기록 커맨드 수신에 대응하여 셋 방향 프로그램을 통해 데이터가 기록되고, 이에 대한 검증 독출 동작이 수행된다. 즉, 기록 커맨드가 수신되고(S61), 이에 따라 데이터가 프리 리드되며(S62), 기록 커맨드에 수반되는 기록 데이터와 상기 프리 리드된 데이터에 대한 비교 및 판단 동작(S63), 일부의 메모리 셀들(예컨대, 제1 메모리 셀들)에 대한 소거 동작(S64), 기록 데이터에 따른 셋 방향 프로그램(S65) 및 검증 독출 동작(S66)이 일련하게 수행될 수 있다.
검증 결과, 제1 메모리 셀들에 대해 리셋 방향 에러가 존재하는 지 판단될 수 있다(S67). 리셋 방향 에러의 경우, 제1 메모리 셀들에 대한 소거 동작을 통해 데이터가 정상적으로 소거되지 않은 경우 발생될 수 있다. 리셋 방향 에러가 존재하는 경우에는 제1 메모리 셀들에 대한 소거 동작이 다시 수행되고, 이후 셋 방향 프로그램이 수행될 수 있다. 상기와 같은 검증 과정을 통해 리셋 방향 에러가 존재하지 않는 것으로 판단되면, 상기 셋 방향 프로그램을 통해 정상적으로 데이터가 기록되었는지가 판단하기 위하여 셋 방향 에러가 존재하는 지 판단될 수 있다(S68).
셋 방향 에러는, 제1 메모리 셀이 소거 상태에서 높은 상태로 정상적으로 변동되지 않은 경우 발생될 수 있으며, 또한 제2 메모리 셀이 현재의 상태에서 높은 상태로 정상적으로 변동되지 않은 경우 발생될 수 있다. 셋 방향 에러 존재 여부의 판단 결과, 셋 방향 에러가 존재하는 경우에는 셋 방향 프로그램을 수행하는 단계와 검증 독출을 통해 에러 존재 여부를 판단하는 단계가 반복되게 수행될 수 있다. 검증 결과 셋 방향 에러가 발생된 메모리 셀이 존재하지 않는 경우에는 기록 동작이 종료된다(S69). 본 실시예에 따르면, 에러 상태 여부에 따라, 메모리 셀 별로 에러를 복구하는 방법이 달리 수행될 수 있으며, 이에 따라 검증 기록 단계에서도 메모리 셀들이 실질적으로 셋 방향 프로그램에 의해 데이터가 기록되도록 할 수 있다.
도 17a,b는 도 1의 메모리 셀 어레이(110)의 일 구현예를 나타내는 구조도 및 회로도이다.
도 17a,b를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각각의 메모리 블록은 3차원 구조(또는 수직 구조)를 가질 수 있다. 또한, 각각의 메모리 블록은 기판과 수직한 방향을 따라 신장된 복수의 셀 스트링들을 포함할 수 있다. 하나의 메모리 블록의 셀 스트링들은 복수의 비트 라인들, 하나 이상의 스트링 선택 라인들 및 복수의 워드 라인들에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 셀 스트링들은 복수의 비트 라인들(BL)을 공유할 수 있다.
도 17b는 도 17a의 메모리 블록들을 구현하는 일 예를 나타내며, 설명의 편의상 도 17b에는 다이오드나 트랜지스터 등으로 구현될 수 있는 선택 소자의 도시는 생략된다.
도 17b을 참조하면, 메모리 셀 어레이(110)는 3차원 형태로 적층되는 복수의 메모리 블록들(BLK1 ~ BLK3)을 포함할 수 있다. 또한, 메모리 셀 어레이(110)는 z 축 방향으로 나란히 연장되는 복수의 로컬 비트 라인들(LBL1~LBL4) 및 z축 방향에 수직한 y 축 방향으로 나란히 연장되는 복수의 로컬 워드 라인들(LWL1~LWL4)을 포함할 수 있다. 또한, 로컬 비트 라인들(LBL1~LBL4)은 글로벌 비트 라인들(GBL1~GBL4)에 연결될 수 있다.
제1 메모리 블록(BLK1)을 참조하면, 메모리 셀 어레이의 메모리 셀들은 로컬 워드 라인들(LWL1~LWL4) 및 로컬 비트 라인들(LBL1~LBL4) 사이에 연결된다. 메모리 셀들은 로컬 워드 라인들(LWL1~LWL4) 및/또는 로컬 비트 라인들(LBL1~LBL4)에 인가되는 전류(또는 전압)에 의해서 기록 또는 독출 동작이 수행될 수 있다. 또한, 본 발명의 실시예에 따라 상기 로컬 워드 라인들(LWL1~LWL4) 및 로컬 비트 라인들(LBL1~LBL4)로 인가되는 전류(또는 전압)은 전술한 실시예에 따른 기록 동작이 수행되도록 제공될 수 있다. 예컨대, 리셋 기록 동작이 수행되는 메모리 셀들에 대해서는, 먼저 소거 동작이 수행되도록 소거 전류(또는 소거 전압)이 제공되고, 이후 셋 방향의 프로그램을 수행하기 위한 기록 전류(또는 기록 전압)이 제공될 수 있다. 또한, 도 1 내지 도 16에서 설명된 다양한 실시예들과 관련하여, 복수의 메모리 블록들(BLK1 ~ BLK3)에 대해 공통한 실시예가 적용될 수 있으며, 또는 복수의 메모리 블록들(BLK1 ~ BLK3) 각각에 대하여 다른 실시예가 적용되어도 무방하다.
도 18은 본 발명의 실시예에 따른 저항성 메모리 시스템을 메모리 카드 시스템(400)에 적용한 예를 나타내는 블록도이다.
도 18을 참조하면, 메모리 카드 시스템(400)은 호스트(410) 및 메모리 카드(420)를 포함할 수 있다. 호스트(410)는 호스트 컨트롤러(411) 및 호스트 접속부(412)를 포함할 수 있다. 메모리 카드(420)는 카드 접속부(421), 카드 컨트롤러(422) 및 메모리 장치(423)를 포함할 수 있다. 이 때, 메모리 장치(423)는 도 1 내지 도 16에 도시된 실시예들을 이용하여 구현될 수 있으며, 이에 따라 기록 데이터와 프리 리드된 데이터의 비교 및 판단 동작이 수행되고, 또한 리셋 기록 동작이 수행될 메모리 셀들에 대해서는 소거 동작 후 셋 방향 프로그램을 통해 데이터가 기록될 수 있다.
호스트(410)는 메모리 카드(420)에 데이터를 기록하거나, 메모리 카드(420)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(411)는 커맨드(CMD), 호스트(410) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(412)를 통해 메모리 카드(420)로 전송할 수 있다.
카드 컨트롤러(422)는 카드 접속부(421)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(422) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(423)에 저장할 수 있다. 메모리 장치(423)는 호스트(410)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(420)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 19는 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다. 도 19를 참조하면, 메모리 모듈(500)은 메모리 장치들(521 ~ 524)들 및 제어 칩(510)을 포함할 수 있다. 메모리 장치들(521 ~ 524)들 각각은 도 1 내지 도 16에 도시된 실시예들을 이용하여 구현될 수 있다. 제어 칩(510)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 메모리 장치들(521 ~ 524)을 제어할 수 있다. 예를 들어, 제어 칩(510)은 외부로부터 전송되는 각종 커맨드 및 어드레스에 따라, 이에 대응되는 메모리 장치들(521 ~ 524)을 활성화하여 기록 및 독출 동작을 제어할 수 있다. 또한, 제어 칩(510)은 각 메모리 장치들(521 ~ 524)에서 출력되는 독출 데이터에 대한 각종 후속 처리를 수행할 수 있으며, 예컨대 독출 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다.
본 발명의 실시예에 따라, 메모리 장치들(521 ~ 524)들 각각은 기록 커맨드에 응답하여 기록 데이터와 프리 리드된 데이터의 비교 및 판단 동작이 수행되고, 또한 리셋 기록 동작이 수행될 메모리 셀들에 대해서는 소거 동작 후 셋 방향 프로그램을 통해 데이터가 기록될 수 있다.
도 20은 본 발명의 실시예들에 따른 저항성 메모리 시스템을 포함하는 컴퓨팅 시스템(600)을 나타내는 블록도이다.
도 20을 참조하면, 컴퓨팅 시스템(600)은 메모리 시스템(610), 프로세서(620), RAM(630), 입출력 장치(640) 및 전원 장치(650) 포함할 수 있다. 또한, 메모리 시스템(610)은 메모리 장치(611) 및 메모리 콘트롤러(622)를 포함할 수 있다. 한편, 도 20에는 도시되지 않았지만, 컴퓨팅 시스템(600)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(600)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(620)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(620)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(620)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(660)를 통하여 RAM(630), 입출력 장치(640) 및 메모리 시스템(610)과 통신을 수행할 수 있다. 이 때, 메모리 시스템(610) 및/또는 RAM(630)은 도 1 내지 도 16에 도시된 실시예들을 이용하여 구현될 수 있다.
일 실시예에 따라, 프로세서(620)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(930)는 컴퓨팅 시스템(600)의 동작에 필요한 데이터를 저장할 수 있다. 전술한 바와 같이, RAM(630)는 본 발명의 실시예에 따른 메모리 장치가 적용될 수 있으며, 또는 다른 메모리로서 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 엠램(MRAM) 등이 RAM(630)으로 이용될 수 있다.
입출력 장치(640)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(650)는 컴퓨팅 시스템(600)의 동작에 필요한 동작 전압을 공급할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
Claims (20)
- 기록 커맨드에 대응하여 메모리 셀들에 대해 프리 리드 동작을 수행하는 단계;
기록 데이터와 프리 리드된 데이터를 비교함에 따라, 리셋 기록 동작을 수행할 하나 이상의 제1 메모리 셀들에 대해 소거 동작을 수행하는 단계; 및
소거된 제1 메모리 셀들 및 셋 기록 동작을 수행할 하나 이상의 제2 메모리 셀들 중 적어도 일부에 대해 셋 방향의 프로그램을 수행하는 단계를 구비하고,
상기 제1 및 제2 메모리 셀들 각각은 가변 저항을 포함하고,
상기 제1 메모리 셀들은, 상기 소거 동작에 따라 가변 저항의 저항 값이 증가된 후, 상기 셋 방향의 프로그램에 의해 상기 가변 저항의 저항 값이 감소됨으로써 상기 리셋 기록 동작이 수행되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법. - 제1항에 있어서,
상기 리셋 기록 동작은 상기 가변 저항의 저항 값을 증가시키는 기록 동작이며, 상기 셋 기록 동작은 상기 가변 저항의 저항 값을 감소시키는 기록 동작인 것을 특징으로 하는 저항성 메모리 장치의 동작방법. - 삭제
- 제2항에 있어서,
상기 제2 메모리 셀들은, 상기 셋 방향의 프로그램에 의해 상기 가변 저항의 저항 값이 감소됨으로써 상기 셋 기록 동작이 수행되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법. - 제1항에 있어서,
상기 제1 및 제2 메모리 셀들 각각은 다수의 저항 분포들 중 어느 하나의 분포의 저항 값을 갖는 멀티레벨 셀(multi-level cell)이며,
상기 소거 동작에 따라, 상기 제1 메모리 셀들은 가장 큰 저항 분포에 해당하는 저항 값을 갖는 것을 특징으로 하는 저항성 메모리 장치의 동작방법. - 제1항에 있어서,
상기 제1 및 제2 메모리 셀들 각각은 다수의 저항 분포들 중 어느 하나의 분포의 저항 값을 갖는 멀티레벨 셀(multi-level cell)이며,
상기 비교 결과에 따라, 기록 데이터에 대응하는 저항 값이 프리 리드된 데이터에 대응하는 저항 값보다 클 때 상기 기록 데이터가 저장될 메모리 셀이 상기 제1 메모리 셀로 판단되고, 기록 데이터에 대응하는 저항 값이 프리 리드된 데이터에 대응하는 저항 값보다 작을 때 상기 기록 데이터가 저장될 메모리 셀이 상기 제2 메모리 셀로 판단되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법. - 제1항에 있어서,
상기 셋 방향의 프로그램이 수행된 메모리 셀들에 대해 검증 독출 동작을 수행하는 단계; 및
검증 결과에 따라, 검증 페일된 메모리 셀에 대해 상기 셋 방향의 프로그램을 수행하는 단계를 더 구비하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법. - 제1항에 있어서,
상기 셋 방향의 프로그램이 수행된 메모리 셀들에 대해 검증 독출 동작을 수행하는 단계; 및
검증 결과에 따라, 검증 페일된 하나 이상의 제1 메모리 셀들에 대해 상기 소거 동작 및 셋 방향의 프로그램을 수행하는 단계를 더 구비하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법. - 제1항에 있어서,
상기 기록 데이터와 프리 리드된 데이터가 동일한 제3 메모리 셀에 대해서는 기록 동작이 스킵되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법. - 다수의 저항성 메모리 셀들을 포함하는 저항성 메모리 장치의 동작방법에 있어서,
기록 커맨드에 대응하여 메모리 셀들에 대해 프리 리드 동작을 수행하는 단계;
적어도 하나의 제1 메모리 셀에 포함된 제1 가변 저항의 저항 값을 증가시킨 후, 상기 제1 가변 저항의 저항 값을 감소시키는 셋 방향 프로그램을 수행하는 단계; 및
적어도 하나의 제2 메모리 셀에 포함된 제2 가변 저항의 저항 값을 감소시키는 셋 방향 프로그램을 수행하는 단계를 구비하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법. - 제10항에 있어서,
기록 데이터와 프리 리드된 데이터를 비교한 결과에 따라, 상기 다수의 저항성 메모리 셀들을 상기 제1 메모리 셀 또는 상기 제2 메모리 셀로 판단하는 단계를 더 구비하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법. - 제10항에 있어서,
상기 다수의 저항성 메모리 셀들 각각에 구비되는 가변 저항은, 다수의 저항 분포들 중 어느 하나의 분포에 속하는 저항 값을 가지며,
상기 제1 가변 저항은, 상기 다수의 저항 분포들 중 가장 큰 저항 분포에 해당하는 저항 값으로 증가된 후 상기 셋 방향 프로그램에 의해 저항 값이 감소되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법. - 저항성 메모리 장치의 동작방법에 있어서, 상기 저항성 메모리 장치는 다수의 저항성 메모리 셀들을 포함하는 셀 어레이를 구비하고, 각각의 저항성 메모리 셀은 가변 저항을 포함하며,
상기 저항성 메모리 셀들 각각에 기록될 기록 데이터와 상기 저항성 메모리 셀들 각각으로부터 독출된 데이터를 비교하는 단계;
상기 셀 어레이에서, 기록 동작에 의해 가변 저항의 저항 값을 증가시킬 저항성 메모리 셀들을 포함하는 제1 셀 영역과, 기록 동작에 의해 가변 저항의 저항 값을 감소시킬 저항성 메모리 셀들을 포함하는 제2 셀 영역을 판단하는 단계;
상기 제1 셀 영역 및 상기 제2 셀 영역 중 어느 하나의 셀 영역에 대해 가변 저항들의 저항 값을 동일한 저항 값으로 변동시키는 단계; 및
상기 기록 데이터에 따라 상기 제1 셀 영역 및 상기 제2 셀 영역을 프로그램하는 단계를 구비하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법. - 제13항에 있어서,
상기 저항성 메모리 셀들 각각은 다수의 저항 분포들 중 어느 하나의 분포의 저항 값을 가지며,
상기 제1 셀 영역의 저항성 메모리 셀들의 가변 저항 값이 가장 큰 저항 분포에 해당하는 저항 값을 갖도록 변동되며,
상기 제1 및 제2 셀 영역들의 저항성 메모리 셀들은 가변 저항의 저항 값이 감소하는 방향으로 프로그램되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법. - 제13항에 있어서,
상기 저항성 메모리 셀들 각각은 다수의 저항 분포들 중 어느 하나의 분포의 저항 값을 가지며,
상기 제2 셀 영역의 저항성 메모리 셀들의 가변 저항 값이 가장 작은 저항 분포에 해당하는 저항 값을 갖도록 변동되며,
상기 제1 및 제2 셀 영역들의 저항성 메모리 셀들은 가변 저항의 저항 값이 증가하는 방향으로 프로그램되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법. - 저항성 메모리 셀들을 포함하는 메모리 셀 어레이; 및
기록 커맨드에 대응하여 저항성 메모리 셀들에 대해 프리 리드 동작이 수행되도록 제어하고, 기록 데이터와 프리 리드된 데이터에 따라 리셋 기록 동작을 수행할 하나 이상의 제1 저항성 메모리 셀들에 대해 소거 동작이 수행되도록 제어하며, 상기 제1 저항성 메모리 셀들과 셋 기록 동작을 수행할 하나 이상의 제2 저항성 메모리 셀들 중 적어도 일부에 대해 셋 방향의 프로그램이 수행되도록 제어하는 제어 로직을 구비하고,
상기 제1 및 제2 저항성 메모리 셀들은 각각 가변 저항을 포함하고,
상기 제1 및 제2 저항성 메모리 셀들 각각은 다수의 저항 분포들 중 어느 하나의 분포의 저항 값을 갖는 멀티레벨 셀(multi-level cell)이며,
상기 소거 동작에 따라, 상기 제1 저항성 메모리 셀들의 가변 저항은 가장 큰 분포에 해당하는 저항 값을 갖는 것을 특징으로 하는 저항성 메모리 장치. - 제16항에 있어서,
상기 소거 동작 및 셋 방향의 프로그램에 의하여, 상기 제1 저항성 메모리 셀들의 가변 저항의 저항 값은 증가하고 상기 제2 저항성 메모리 셀들의 가변 저항의 저항 값은 감소하는 것을 특징으로 하는 저항성 메모리 장치. - 삭제
- 제16항에 있어서, 상기 제어 로직은,
상기 기록 데이터와 프리 리드된 데이터의 값을 비교하는 비교부; 및
상기 비교 결과에 따라, 상기 저항성 메모리 셀들로부터 상기 제1 저항성 메모리 셀들 및 제2 저항성 메모리 셀들을 판단하는 판단부를 구비하는 것을 특징으로 하는 저항성 메모리 장치. - 제19항에 있어서, 상기 판단부는,
상기 저항성 메모리 셀에 대한 기록 데이터에 대응하는 저항 값이 프리 리드된 데이터에 대응하는 저항 값보다 클 때, 상기 저항성 메모리 셀을 상기 제1 저항성 메모리 셀로 판단하고,
상기 저항성 메모리 셀에 대한 기록 데이터에 대응하는 저항 값이 프리 리드된 데이터에 대응하는 저항 값보다 작을 때, 상기 저항성 메모리 셀을 상기 제2 저항성 메모리 셀로 판단하는 것을 특징으로 하는 저항성 메모리 장치.
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| US11749351B2 (en) | 2021-03-15 | 2023-09-05 | SK Hynix Inc. | Memory controller and method of operating the memory controller |
Also Published As
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| KR20160006034A (ko) | 2016-01-18 |
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