WO2009107370A1 - 抵抗変化素子の駆動方法およびそれを用いた抵抗変化型記憶装置 - Google Patents

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村岡俊作
高木剛
島川一彦
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パナソニック株式会社
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Definitions

  • the present invention relates to a driving method of a resistance change element. More specifically, the present invention relates to a method of driving a resistance change element whose electrical resistance changes according to an applied voltage pulse, and a resistance change memory device using the same.
  • Perovskite materials for example, Pr (1-x) CaXMnO 3 [PCMO], LaSrMnO 3 [LSMO], GdBaCoXOY [GBCO], etc.
  • PCMO Perovskite
  • LSMO LaSrMnO 3
  • GdBaCoXOY [GBCO] GdBaCoXOY
  • Patent Document 1 A nonvolatile variable resistance element has been proposed (see Patent Document 1). This technique is designed to store data by applying a voltage pulse (wave voltage with short duration) of different polarity to a perovskite material to increase or decrease its resistance value, and to correspond the data to a changing resistance value. Is.
  • a transition metal oxide NiO, V 2 O, ZnO, Nb 2 O 5 , TiO 2 , WO 3 , or CoO
  • a non-volatile resistance change element utilizing the fact that the resistance value of the transition metal oxide film is changed by applying a voltage pulse having a different pulse width to the film (see Patent Document 2).
  • a resistance change element using a transition metal oxide film a configuration in which cross-point memory arrays using diodes are stacked is realized.
  • oxide crystals having a perovskite structure such as Pr 0.7 Ca 0.3 MnO 3 usually require a high temperature of 650 ° C. to 850 ° C. for crystallization. There was also a problem of deterioration.
  • the voltage pulse width when changing the resistance value from the low resistance state to the high resistance state is 1 msec. Since it is very long as described above, it still has a problem that it is very difficult to operate at high speed, and it is desired to realize a variable resistance element capable of stable high speed operation.
  • the present invention provides a resistance change element that can be manufactured at a low temperature, a driving method of the resistance change element that realizes stable high-speed operation, and a resistance change storage device using the second method. The purpose.
  • the present inventors diligently studied the material used for the resistance change layer of the resistance change element and its driving method. It has been found that a very stable resistance change can be realized at high speed by using a material in which X of TaO x , which is a tantalum oxide, is within a predetermined range for the resistance change layer and using a predetermined driving method. Furthermore, it has been found that the production temperature is extremely low (for example, room temperature) in the formation of the variable resistance layer having such a configuration.
  • variable resistance element driving method that achieves the first object is made of a metal oxide that transitions between a high resistance state and a low resistance state in accordance with the polarity of an applied electric pulse.
  • a method of driving a nonvolatile variable resistance element comprising a variable resistance layer and first and second electrodes connected to the variable resistance layer, wherein the first variable voltage is applied between the first and second electrodes.
  • the resistance value of the resistance change layer is changed from the initial resistance value to a first resistance value higher than the initial resistance value, and the second and subsequent times.
  • the resistance value of the variable resistance layer is changed from the second resistance value to a third resistance value higher than the second resistance value, and the initial resistance value is the second resistance value. Below the value.
  • a write voltage pulse having a voltage value having a larger absolute value than that in the second and subsequent writing is applied, so that the resistance change element Makes a transition between a low resistance state and a high resistance state stably and at high speed.
  • the initial resistance value refers to the resistance value of the resistance change layer in a state (initial state) in which no write voltage pulse is applied to the resistance change layer in the resistance change element after the resistance change element is manufactured. It is.
  • a write voltage pulse applied to the resistance change element in the initial state is referred to as an initial write voltage pulse.
  • the erase voltage pulse in the erasing process, is set to the first voltage so that a relationship between the voltage value Vw and the voltage value Ve of the erase voltage pulse satisfies
  • the write process further determines the resistance state of the resistance change layer after the write process ends. If the resistance change layer remains in a low resistance state,
  • the relationship between the voltage value Vw of the write voltage pulse and the voltage value Ve of the erase voltage pulse after application of the rewrite voltage pulse is
  • the erase voltage pulse is applied between the first and second electrodes so as to satisfy
  • the metal oxide is a tantalum oxide represented by a chemical formula of TaO x (0.8 ⁇ x ⁇ 1.9).
  • the resistance change type storage device that achieves the first object is a resistance change type storage device comprising a nonvolatile resistance change element and a voltage pulse applying device, wherein the resistance change element includes: A resistance change layer made of a metal oxide that transitions between a high resistance state and a low resistance state according to the polarity of the applied electric pulse, and first and second electrodes connected to the resistance change layer.
  • the voltage pulse applying device includes a writing unit that transitions the variable resistance layer from a low resistance state to a high resistance state by a writing voltage pulse having a first polarity applied between the first and second electrodes; An erasing unit that causes the resistance change layer to transition from a high resistance state to a low resistance state by an erasing voltage pulse having a second polarity different from the voltage pulse having the first polarity applied between the first and second electrodes, Said writing In the first section, the voltage value of the write voltage pulse at the first writing after the variable resistance element is manufactured is Vw1, and the second and subsequent writings after the variable resistance element is manufactured are Vw1. When the voltage value of the write voltage pulse is Vw, the write voltage pulse is applied between the first and second electrodes so as to satisfy
  • the writing unit transitions the resistance value of the resistance change layer from an initial resistance value to a first resistance value higher than the initial resistance value at the time of the first writing, At the time of writing after the second time, the resistance value of the variable resistance layer is changed from the second resistance value to a third resistance value higher than the second resistance value, and the initial resistance value is It is below the second resistance value.
  • a write voltage pulse having a voltage value having a larger absolute value than that in the second and subsequent writing is applied, so that the resistance change element Makes a transition between a low resistance state and a high resistance state stably and at high speed.
  • the erasing unit applies the erasing voltage pulse to the first voltage so that a relationship between the voltage value Vw and the voltage value Ve of the erasing voltage pulse satisfies
  • the writing unit further determines the resistance state of the resistance change layer after the end of the writing process. If the resistance change layer remains in a low resistance state,
  • the erasure unit has a relationship between a voltage value Vw of the write voltage pulse and a voltage value Ve of the erase voltage pulse after the application of the rewrite voltage pulse.
  • the erase voltage pulse is applied between the first and second electrodes so as to satisfy
  • the metal oxide is a tantalum oxide represented by a chemical formula of TaO x (0.8 ⁇ x ⁇ 1.9).
  • a resistance change memory device using a resistance change element that is a resistance change element that can be manufactured at a low temperature and that realizes its stable high-speed operation is realized, and the second object is achieved.
  • a current limiting element electrically connected between the first electrode or the second electrode and the voltage pulse applying device is further provided.
  • the current limiting element is a transistor.
  • the current limiting element is a diode.
  • the resistance change element driving method of the present invention it is possible to change the resistance of the resistance change film stably and at high speed, and it is possible to realize a resistance change element capable of stably operating at high speed. In addition, it is possible to change the resistance of the resistance change film stably and at high speed also by the resistance change type storage device using the same.
  • FIG. 1 is a schematic diagram showing an example of the configuration of the variable resistance element according to the first embodiment of the present invention.
  • FIG. 2 is a diagram illustrating an example of a change in resistance value when a voltage pulse is applied to the variable resistance element according to the first embodiment of the present invention.
  • FIG. 3 is a diagram showing a circuit configuration of the variable resistance element according to the first embodiment of the present invention and an operation when data is written.
  • FIG. 4 is a diagram showing a change in resistance value when data is written to and erased from the variable resistance element according to the first embodiment of the present invention.
  • FIG. 5 is a diagram showing an operation when reading data written in the variable resistance element according to the first embodiment of the present invention.
  • FIG. 6 is a diagram showing the relationship between the current flowing through the circuit during reading and the resistance value of the variable resistance element in the variable resistance element according to the first embodiment of the present invention.
  • FIG. 7 is a diagram showing a change in resistance value from the initial state when a negative polarity applied voltage pulse is gradually increased with respect to the resistance change element of Example 1.
  • FIG. FIG. 9 is a diagram illustrating a result of endurance when the magnitude relationship between the initial write voltage Vw1 and the write voltage Vw is changed with respect to the variable resistance element of the first embodiment.
  • FIG. 10 is a flowchart of the driving method of the resistance change element according to the first embodiment.
  • FIG. 12 is a diagram illustrating a result of writing when the magnitude relationship between the write voltage Vw and the erase voltage Ve is changed with respect to the variable resistance element according to the first embodiment.
  • FIG. 13 is a diagram illustrating a resistance change when the resistance change element of Example 2 is driven by being rewritten with an initial write voltage when a write failure occurs.
  • FIG. 14 is a diagram illustrating the relationship between the rewrite success rate and
  • Vw2
  • FIG. 15 is a flowchart of the resistance change element driving method according to the second embodiment.
  • FIG. 16 is a block diagram showing a configuration example of a resistance change type storage device (1T1R type) according to the second embodiment of the present invention.
  • FIG. 17 is a block diagram showing a configuration example of a resistance change type storage device (1D1R type) according to the second embodiment of the present invention.
  • FIG. 1 is a schematic diagram showing an example of the configuration of the variable resistance element according to the first embodiment of the present invention.
  • FIG. 1 also shows a power supply 5 for applying various voltage pulses to the variable resistance element 10 together with the variable resistance element 10.
  • the resistance change element 10 of this embodiment includes a substrate 1, a lower electrode 2 (first electrode) formed on the substrate 1, and a resistance change formed on the lower electrode 2.
  • the layer 3 and the upper electrode 4 (second electrode) formed on the resistance change layer 3 are provided.
  • the lower electrode 2 and the upper electrode 4 are each electrically connected to the resistance change layer 3.
  • the upper electrode 4 may be the first electrode and the lower electrode 2 may be the second electrode.
  • the substrate 1 is composed of, for example, a silicon substrate.
  • the lower electrode 2 and the upper electrode 4 may be configured using one or a plurality of materials selected from the group consisting of Au (gold), Pt (platinum), Ir (iridium), and Cu (copper), for example. it can.
  • the resistance change layer 3 is made of a metal oxide whose resistance value increases or decreases in accordance with the polarity of an applied electric pulse, here, a tantalum oxide represented by a chemical formula of TaO x .
  • the value of X (the ratio of O) is more preferably 0.8 or more and 1.9 or less.
  • the thickness of the resistance change layer 3 is preferably 1 ⁇ m or less.
  • the thickness of the resistance change layer 3 is more preferably 200 nm or less.
  • the thickness of the resistance change layer 3 is preferably at least 5 nm. With such a configuration, breakdown (dielectric breakdown) during application of a voltage pulse can be avoided more reliably.
  • the thickness of the resistance change layer 3 is preferably as thin as possible.
  • the lower electrode 2 (thickness is 0.2 ⁇ m, for example) is formed on the substrate 1 by sputtering or the like.
  • a Ta target is prepared, oxygen is mixed in argon at a predetermined flow rate ratio, and reactive sputtering is performed to form a resistor made of tantalum oxide expressed by the chemical formula of TaO x on the lower electrode 2.
  • a change layer 3 is formed.
  • the upper electrode 4 (thickness is 0.2 ⁇ m, for example) is formed on the resistance change layer 3 by sputtering or the like, and the resistance change element 10 is obtained.
  • the size and shape of the lower electrode 2, the upper electrode 4, and the resistance change layer 3 can be adjusted by a mask and lithography.
  • the value X of the resistance change layer 3 can be easily adjusted by the flow rate ratio of the oxygen gas flow rate to the argon gas flow rate.
  • the substrate temperature can be set to room temperature without any particular heating. Therefore, as compared with the oxide crystal having a conventional perovskite structure, the resistance change element according to the present embodiment can be manufactured at a low temperature, and there is no problem of deterioration of other materials due to a high temperature as in the related art.
  • the lower electrode 2 and the upper electrode 4 are electrically connected to different terminals of a power source 5 (voltage pulse applying device), respectively.
  • the power source 5 is a power source for driving the variable resistance element 10.
  • the power source 5 is configured to be able to apply an electric pulse (voltage pulse) having a predetermined polarity, voltage, and time width between the lower electrode 2 and the upper electrode 4.
  • the voltage of the voltage pulse is specified by the potential of the upper electrode 4 with respect to the lower electrode 2.
  • FIG. 2 shows how the resistance value changes when a voltage pulse is applied to the resistance change layer 3 of the first embodiment of the present invention.
  • the resistance value (electric resistance) of the resistance change layer 3 is a predetermined voltage pulse (initial write voltage pulse, voltage value Vw1: ⁇ 2.5 V, pulse width) having the first polarity (here, negative polarity) by the power source 5. : 100 nsec) is applied, the initial resistance value increases and a high resistance state is obtained. Thereafter, the state changes from a high resistance state to a low resistance state by applying an erasing voltage pulse (voltage value Ve: +1.5 V, pulse width: 100 nsec) having a second polarity (here, positive polarity) different from the first polarity.
  • an erasing voltage pulse voltage value Ve: +1.5 V, pulse width: 100 nsec
  • the initial resistance value that is, the resistance value of the resistance change layer 3 in a state where the resistance change element 10 is manufactured and not yet written, is the value after the writing is performed. It is below the resistance value in the low resistance state. In other words, the resistance value in the low resistance state of the resistance change layer 3 is equal to or larger than the initial resistance value once writing is performed.
  • the voltage value Vw1 of the initial write voltage pulse (that is, the write voltage pulse at the time of the first write after the resistance change element 10 is manufactured) and the subsequent low resistance state to the high resistance state.
  • is related to the voltage value Vw of the write voltage pulse to be performed (that is, the write voltage pulse at the time of the second and subsequent writing after the variable resistance element 10 is manufactured). It is said.
  • the absolute value of the voltage magnitude is compared, and the magnitude relationship between the pulse widths is compared. Shall not. By satisfying such a relationship, a high-speed change in the resistance value of the resistance change layer 3 can be performed very stably.
  • variable resistance element 10 when a write voltage pulse (voltage value Vw) having a first polarity (here, negative polarity) is applied to the variable resistance element 10 in the low resistance state, the variable resistance element 10 is in the high resistance state. It changes to. Even when a voltage pulse having the same polarity as the first polarity (here, negative polarity) is applied to the variable resistance element 10 in the high resistance state, the variable resistance element 10 remains in the high resistance state.
  • variable resistance element 10 when an erase voltage pulse (voltage value Ve) having a second polarity (positive polarity here) different from the first voltage pulse is applied to the variable resistance element 10 in the high resistance state, the variable resistance element 10 Changes to a low resistance state. Even when a voltage pulse having the same polarity as the second voltage pulse (here, positive polarity) is applied to the resistance change element 10 in the low resistance state, the resistance change element 10 remains in the low resistance state.
  • the resistance change element 10 of the present embodiment is a nonvolatile memory element whose resistance is changed by bipolar driving in this way.
  • the high resistance state corresponds to “1”
  • the low resistance state corresponds to “0”
  • the initial state of the resistance change element 10 is in the low resistance state (“0”).
  • FIG. 3 is a diagram illustrating an example of a circuit for operating the variable resistance element 10 according to the first embodiment of the present invention and an operation when data is written to the variable resistance element.
  • the resistance change element 10 is used as a memory and performs 1-bit data processing (writing and reading).
  • the circuit of FIG. 3 includes a resistance change element 10, a first terminal 11, and a second terminal 12.
  • the upper electrode 4 of the resistance change element 10 is electrically connected to the first terminal 11, and the lower electrode 2 is electrically connected to the second terminal 12.
  • FIG. 4 is a diagram showing a change in resistance value when data is written to and erased from the variable resistance element according to the first embodiment of the present invention.
  • the second terminal 12 is grounded (ground: GND), and a voltage pulse is applied to the first terminal 11.
  • the voltage pulse is specified with reference to the lower electrode 2 and the ground point.
  • the relationship between the voltage value Vw1 of the initial write voltage pulse and the voltage value Vw of the write voltage pulse is
  • the resistance change element 10 changes to a high resistance state (including a case where the resistance change element 10 is originally in a high resistance state and does not change). .
  • Such an operation is referred to as “writing to a high resistance state”.
  • the second terminal 12 in FIG. 3 is grounded, and a first voltage pulse for writing (here, a negative pulse) is applied to the first terminal 11.
  • a negative positive voltage pulse is applied to the variable resistance element 10, and the resistance value of the variable resistance element 10 becomes Ra in a high resistance state. That is, when the resistance value before application of the voltage pulse is Ra, it changes to Rb, and when the resistance value before application of the voltage pulse is Rb, Rb remains unchanged.
  • the resistance change element 10 changes to a low resistance state (including a case where the resistance change element 10 is originally in a low resistance state and does not change). .
  • Such an operation is referred to as “erasing to a low resistance state”.
  • the second terminal 12 in FIG. 3 is grounded, and a second voltage pulse for erasing (here, a positive pulse) is applied to the first terminal 11.
  • a positive voltage pulse is applied to the resistance change element 10, and the resistance value of the resistance change element 10 is Ra in a low resistance state. That is, when the resistance value before application of the voltage pulse is Ra, Ra remains unchanged, and when the resistance value before application of the voltage pulse is Rb, it changes to Ra.
  • the variable resistance element 10 is erased to the low resistance state.
  • FIG. 5 is a diagram illustrating an operation when reading data written in the variable resistance element according to the first embodiment of the present invention.
  • FIG. 6 is a diagram showing the relationship between the current flowing through the circuit during reading and the resistance value of the resistance change element in the resistance change element according to the first embodiment of the present invention.
  • the second terminal 12 is grounded (ground: GND), and a read voltage is applied to the first terminal 11.
  • the read voltage is specified based on the lower electrode 2 and the ground point.
  • a current corresponding to the resistance value of the resistance change element 10 flows through the circuit (resistance change element 10). That is, as shown in FIG. 6, when the resistance value of the resistance change element 10 is Ra in the low resistance state, the output current value is Ia, and when the resistance value of the resistance change element 10 is Rb in the high resistance state, it is output. Current value becomes Ib.
  • the second terminal 12 in FIG. 5 When reading the resistance state of the resistance change element 10, the second terminal 12 in FIG. 5 is grounded, and a read voltage is applied to the first terminal 11.
  • the read voltage is set to + 0.5V, for example.
  • the resistance value of the resistance change element 10 By detecting the current value of the current flowing between the first terminal 11 and the second terminal 12, the resistance value of the resistance change element 10 is obtained. That is, if the current value is Ia, the resistance value of the resistance change element 10 is Ra in the low resistance state, and thus it is understood that the data written in the resistance change element 10 is “0”. If it is Ib, since the resistance value of the variable resistance element 10 is Rb in the high resistance state, it is understood that the data written in the variable resistance element 10 is “1”. The data written in the resistance change element 10 is read by the above method.
  • the resistance change element 10 of the present embodiment has non-volatility that does not change its resistance value even when the power is turned off.
  • the voltage value Vw1 and pulse width of the initial write voltage pulse, the voltage value Vw and pulse width of the subsequent write voltage pulse, the voltage value Ve and pulse width of the erase voltage pulse, and the read voltage value are not limited to the values described above.
  • the voltage relationship Any value may be used as long as it satisfies
  • Another layer may be sandwiched between the lower electrode 2 and the resistance change layer 3 and between the resistance change layer 3 and the upper electrode 4. It is only necessary that the lower electrode 2 and the resistance change layer 3 are electrically connected and the resistance change layer 3 and the upper electrode 4 are electrically connected.
  • the initial write voltage pulse (first write voltage pulse) for increasing the resistance value from the initial state is set higher than the normal write voltage pulse (second and subsequent write voltage pulses).
  • the normal write voltage pulse (second and subsequent write voltage pulses) is set higher than the normal write voltage pulse (second and subsequent write voltage pulses).
  • the variable resistance element according to the present embodiment can be manufactured at room temperature, it has a high affinity with a conventional semiconductor manufacturing process (400 ° C. or lower) and has an effect that it is very easy to manufacture.
  • Example 1 A lower electrode (size: 10 ⁇ m ⁇ 10 ⁇ m) made of Pt was formed on the silicon substrate by sputtering so as to have a thickness of 0.1 ⁇ m. Next, a Ta target is prepared, oxygen is mixed in argon at a predetermined flow rate ratio, and reactive sputtering is performed to form a resistor made of tantalum oxide expressed by the chemical formula of TaO x on the lower electrode 2. A change layer 3 is formed. When the resistance change layer was formed, the substrate was not heated and the room temperature was set.
  • an upper electrode made of Pt is formed on the variable resistance layer by sputtering so as to have a thickness of 0.1 ⁇ m, and the resistance change layer and the upper electrode are collectively etched using a mask and lithography.
  • a device was manufactured.
  • the size of the upper electrode and the resistance change layer is 0.5 ⁇ m ⁇ 0.5 ⁇ m (area 0.25 ⁇ m 2 ), and the size of the portion where the lower electrode and the resistance change layer are in contact is also 0.5 ⁇ m ⁇ 0.5 ⁇ m (area 0). .25 ⁇ m 2 ).
  • the thickness of the resistance change layer was 50 nm.
  • Example 1 the flow rate ratio of oxygen gas during reactive sputtering was adjusted so that the value of X of TaO x constituting the resistance change layer was 1.2.
  • the value of X was verified by the RBS (Rutherford backscattering) method. As a result of the verification, the value of X was 1.2.
  • the resistance change element obtained by the above method was connected to a power source, and the change in resistance value after voltage pulse application was measured. At the time of resistance measurement, a voltage of +0.5 V was applied. At this level of voltage, the resistance value of the variable resistance element did not change. The resistance value of the resistance change element was calculated from the applied voltage (+0.5 V) and the flowing current.
  • FIG. 7 shows the resistance when an initial write voltage pulse (negative polarity, pulse width: 100 nsec) is applied to the variable resistance element in the initial state in Example 1 and the value (absolute value of the voltage value Vw1) is gradually increased. Indicates a change in value.
  • the voltage value Vw1 of the initial write voltage pulse is set to ⁇ 2.5 V (pulse width: 100 nsec).
  • the voltage value Vw1 of the initial write voltage pulse is ⁇ 2.5 V (pulse width: 100 nsec)
  • the voltage value Vw of the subsequent write voltage pulse is ⁇ 1.8 V (pulse width: 100 nsec.)
  • the erase voltage pulse A change in resistance value when the voltage value Ve is applied alternately at a voltage value of +1.5 V (pulse width: 100 nsec) is shown.
  • the voltage a voltage that increases the potential of the upper electrode with respect to the lower electrode is defined as positive.
  • the variable resistance element of the present example was able to confirm good endurance characteristics (repetitive characteristics of writing and erasing) of 10,000 times or more. Moreover, it was confirmed that it has a non-volatility in which the resistance value does not change even when the power is turned off.
  • FIG. 8 shows that the voltage value Vw1 of the initial write voltage pulse is ⁇ 2.5 V (pulse width: 100 nsec) with respect to the resistance change element 10 of Example 1, and the voltage value Vw of the subsequent write voltage pulse is ⁇ 2.5 V. (Pulse width: 100 nsec) and the voltage value Ve of the erase voltage pulse is +2.0 V (pulse width: 100 nsec), and the resistance value changes when applied alternately.
  • the endurance characteristic is defined as a defect in which a stable resistance change does not reach 100 times repeatedly.
  • FIG. 10 shows a flowchart of the driving method of the resistance change element 10 of this embodiment.
  • This driving method includes a resistance change layer 3 made of a metal oxide, a lower electrode 2 connected to the resistance change layer 3, and a transition between a high resistance state and a low resistance state according to the polarity of an applied electric pulse, and A method of driving a nonvolatile resistance change element 10 including an upper electrode 4, wherein the resistance change layer 3 is changed from a low resistance state to a high resistance by a write voltage pulse having a first polarity applied between the lower electrode 2 and the upper electrode 4.
  • the resistance change layer is formed by the writing processes S11 and S15 that are changed to the resistance state (S12, S16), and the erase voltage pulse having a second polarity different from the voltage pulse having the first polarity, applied between the lower electrode 2 and the upper electrode 4. 3 is changed from the high resistance state to the low resistance state (S14).
  • the voltage value of the write voltage pulse in the first writing S11 after the resistance change element 10 is manufactured is set to Vw1, and the second and subsequent times after the resistance change element 10 is manufactured.
  • a write voltage pulse is applied between the lower electrode 2 and the upper electrode 4 so as to satisfy the above.
  • the resistance value of the resistance change layer 3 is changed from the initial resistance value (S10) to a resistance value higher than the initial resistance value (S12), and the second and subsequent writings are performed.
  • the resistance value of the resistance change layer is changed from a low resistance value to a higher resistance value (S16).
  • the relationship between the voltage value Vw of the writing voltage pulse and the voltage value Ve of the erasing voltage pulse is
  • of the initial write voltage pulse Vw1 from the initial state to the high resistance state is made larger than the absolute value
  • FIG. 11 shows that the voltage value Vw1 of the initial write voltage pulse is ⁇ 2.5 V (pulse width: 100 nsec) and the voltage value Vw of the subsequent write voltage pulse is ⁇ 1.
  • a change in resistance value is shown when the voltage value Ve of the erase voltage pulse is +2.0 V (pulse width: 100 nsec) alternately applied with 8 V (pulse width: 100 nsec).
  • the writing from the low resistance state to the high resistance state cannot be performed at all.
  • FIG. 12 shows the result of writing (change from the low resistance state to the high resistance state) when the voltage value Vw of the write voltage pulse and the voltage value Ve of the erase voltage pulse are changed.
  • Example 2 Although most of the resistance change elements of Example 1 show resistance change characteristics with good endurance, it was found that a phenomenon in which writing from a low resistance state to a high resistance state failed very rarely was observed. Therefore, in the second embodiment, in addition to the first embodiment, the resistance state after writing of the variable resistance element 10 is determined. If the writing fails, a rewriting voltage pulse satisfying
  • the voltage value Vw1 of the initial write voltage pulse is ⁇ 2.5 V (pulse width: 100 nsec)
  • the voltage value Vw of the subsequent write voltage pulse is ⁇ 1.8 V (pulse width: 100 nsec)
  • the erase voltage pulse When the voltage value Ve is alternately applied at +1.5 V (pulse width: 100 nsec), the resistance value changes, and when writing fails, the voltage value Vw2 of the rewriting voltage pulse is ⁇ 2.5 V (pulse width: 100 nsec), and then the resistance value changes when driven by a normal write voltage pulse (voltage value Vw) and erase voltage pulse (voltage value Ve).
  • a voltage that increases the potential of the upper electrode with respect to the lower electrode is defined as positive.
  • FIG. 14 shows that the voltage value Vw of the write voltage pulse is ⁇ 1.8 V (pulse width: 100 nsec), the voltage value Ve of the erase voltage pulse is +1.5 V (pulse width: 100 nsec), and the voltage of the rewrite voltage pulse
  • Vw2 pulse width: 100 nsec
  • Vw2 pulse width: 100 nsec
  • the rewrite success rate refers to the number of times of change from the low resistance state to the high resistance state by application of a rewrite voltage pulse (voltage value Vw2) when writing from the low resistance state to the high resistance state fails.
  • FIG. 15 shows a flowchart of the driving method of the resistance change element of the present embodiment. This flowchart corresponds to a flowchart in which steps S20 and S21 for rewriting are added to the flowchart shown in FIG.
  • the writing process includes rewriting steps S20 and S21 in addition to the writing processes S11 and S15 shown in FIG. Specifically, after the end of the writing process S15, the resistance state of the resistance change layer 3 is determined (S20). If the resistance change layer 3 remains in the low resistance state (No in S20),
  • the determination of the resistance state of the resistance change layer 3 (S20) is the same as the read operation described above (FIG. 5). In the determination of the resistance state of the resistance change layer 3 (S20), when it is determined that the resistance change layer 3 is in the high resistance state (Yes in S20), it is determined that the writing (S15) is successful, and the next Is erased (S13).
  • of the initial write voltage pulse Vw1 that changes from the initial state to the high resistance state is made larger than the absolute value
  • the resistance state of the low resistance state (LR) or the high resistance state (HR) is determined, and when the resistance value remains in the low resistance state, the absolute value of the voltage value Vw of the writing voltage pulse.
  • the present invention is not limited to this, and the same applies if at least one of the upper electrode 4 and the lower electrode 2 is Pt, Au, Ir, or Cu. The effect of was confirmed.
  • the metal oxide constituting the resistance layer 3 but TaO X was used, as the metal oxide of the present invention is not limited to TaO X.
  • the metal oxide that may function as the variable resistance element 10 according to the present invention include HfO x (0.9 ⁇ X ⁇ 1.6) and ZrO x (0.9 ⁇ X ⁇ 1.4). be able to.
  • FIG. 16 is a block diagram showing a configuration example of the resistance change storage device 200 of the present embodiment.
  • the resistance change type storage device 200 includes a memory array 201, an address buffer 202, a control unit 203, a row decoder 204, a word line driver 205, a column decoder 206, and a bit line / plate line driver 207.
  • a circuit including an address buffer 202, a control unit 203, a row decoder 204, a word line driver 205, a column decoder 206, and a bit line / plate line driver 207 is characteristic of the present invention. This corresponds to a voltage pulse applying device that applies various voltage pulses to the resistance change element 10.
  • the memory array 201 includes two word lines W1 and W2 extending in the first direction and two bit lines B1 and B2 extending in the second direction across the word lines W1 and W2. And two plate lines P1 and P2 extending in the second direction in a one-to-one correspondence with the bit lines B1 and B2 and corresponding to the intersections between the word lines W1 and W2 and the bit lines B1 and B2.
  • Four transistors (an example of a current limiting element) provided in a matrix form T211, T212, T221, T222, and four transistors provided in a matrix form corresponding to the transistors T211, T212, T221, T222 one to one
  • the number and the number are not limited to those described here.
  • the memory array 201 includes four memory cells MC211, MC212, MC221, and MC222 is shown.
  • the memory array may be configured so that five or more memory cells are arranged in a matrix.
  • each of the memory cells MC211, MC212, MC221, and MC222 corresponds to the resistance change element 10 in the first embodiment.
  • the source of the transistor T211 as a current limiting element and the terminal 11 (see FIG. 3) of the memory cell MC211 are connected between the bit line B1 and the plate line P1.
  • the transistor T211 is connected between the bit line B1 and the memory cell MC211 and connected to the bit line B1 and the memory cell MC211.
  • the memory cell MC211 is connected between the transistor T211 and the plate line P1, and between the transistor T211 and the plate line P1. Connected to line P1.
  • the drain of the transistor T211 is connected to the bit line B1, and the terminal 12 (see FIG. 3) of the memory cell MC211 is connected to the plate line P1.
  • the gate of the transistor T211 is connected to the word line W1.
  • connection state of the other three transistors T212, T221, T222 and the three memory cells MC212, MC211, MC222 arranged in series with these transistors T212, T221, T222 is the same as described above and illustrated. Since it can be easily understood if it is taken into consideration, explanation of these connection states is omitted here.
  • a predetermined voltage activation voltage
  • the transistors T211, T212, T221, and T222 are turned on. Conduction is established between the drain and source.
  • the address buffer 202 receives an address signal ADDRESS from an external circuit (not shown), outputs a row address signal ROW to the row decoder 204 based on the address signal ADDRESS, and outputs a column address signal COLUMN to the column decoder 206.
  • the address signal ADDRESS is a signal indicating the address of the selected memory cell among the memory cells MC211, MC212, MC221, and MC222.
  • the row address signal ROW is a signal indicating a row address among the addresses indicated by the address signal ADDRESS
  • the column address signal COLUMN is a signal indicating a column address among the addresses indicated by the address signal ADDRESS. is there.
  • the control unit 203 selects any one of the storage mode, the reset mode, and the reproduction mode according to the mode selection signal MODE received from the external circuit.
  • the control unit 203 In the storage mode, the control unit 203 outputs a control signal CONT instructing “application of storage voltage” to the bit line / plate line driver 207 in accordance with the input data Din received from the external circuit. In the reproduction mode, the control unit 203 outputs a control signal CONT instructing “application of reproduction voltage” to the bit line / plate line driver 207. In the reproduction mode, the control unit 203 further receives a signal IREAD output from the bit line / plate line driver 207, and outputs output data Dout indicating a bit value corresponding to the signal IREAD to an external circuit.
  • the signal IREAD is a signal indicating the current value of the current flowing through the plate lines P1 and P2 in the reproduction mode.
  • control unit 203 confirms the storage state of the memory cells MC211, MC212, MC221, and MC222, and sends a control signal CONT instructing “reset voltage application” to the bit line / plate according to the storage state. Output to the line driver 207.
  • the row decoder 204 receives the row address signal ROW output from the address buffer 202, and selects one of the two word lines W1 and W2 according to the row address signal ROW.
  • the word line driver 205 applies an activation voltage to the word line selected by the row decoder 204 based on the output signal of the row decoder 204.
  • the column decoder 206 receives the column address signal COLUMN from the address buffer 202, selects one of the two bit lines B1 and B2 in accordance with the column address signal COLUMN, and two plate lines P1, Either one of P2 is selected.
  • bit line / plate line driver 207 When the bit line / plate line driver 207 receives the control signal CONT instructing “application of storage voltage” from the control unit 203, the bit line / plate line driver 207 applies the storage voltage VWRITE to the bit line selected by the column decoder 206 based on the output signal of the column decoder 206. And the plate line selected by the column decoder 206 is grounded.
  • the bit line / plate line driver 207 When the bit line / plate line driver 207 receives the control signal CONT instructing “applying the reproduction voltage” from the control unit 203, the bit line / plate line driver 207 reproduces the bit line selected by the column decoder 206 based on the output signal of the column decoder 206. The voltage VREAD is applied and the plate line selected by the column decoder 206 is grounded. Thereafter, the bit line / plate line driver 207 outputs a signal IREAD indicating the current value of the current flowing through the plate line to the control unit 203.
  • bit line / plate line driver 207 When the bit line / plate line driver 207 receives the control signal CONT instructing “reset voltage application” from the control unit 203, the bit line / plate line driver 207 is reset to the bit line selected by the column decoder 206 based on the output signal of the column decoder 206. The voltage VRESET is applied and the plate line selected by the column decoder 206 is grounded.
  • the voltage value of the storage voltage VWRITE is set to, for example, the voltage value Vw1: “ ⁇ 2.5 V” at the time of initial writing, and the voltage value Vw: “ ⁇ 1.8 V” at the time of subsequent writing,
  • the pulse width is set to “100 nsec”.
  • the voltage value of the reproduction voltage VREAD is set to “+0.5 V”, for example.
  • the voltage value of the reset voltage VRESET (erase voltage VERACE) is set to, for example, the voltage value Ve: “+1.5 V”, and the pulse width is set to “100 nsec”. That is, a circuit combining the bit line / plate line driver 207 and the control unit 203 in this embodiment corresponds to a writing unit and an erasing unit included in the voltage pulse applying device according to the present invention.
  • the operation of the resistance change memory device 200 includes a storage mode in which input data Din is written in the memory cell, a reset mode in which data written in the memory cell is reset, and data written in the memory cell as output data Dout. There is a playback mode for output (playback).
  • playback mode for output (playback).
  • the address signal ADDRESS is a signal indicating the address of the memory cell MC211.
  • the control unit 203 receives input data Din from an external circuit. When the input data Din is “1”, the control unit 203 outputs a control signal CONT indicating “storage voltage application” to the bit line / plate line driver 207. On the other hand, the control unit 203 does not output the control signal CONT when the input data Din is “0”.
  • bit line / plate line driver 207 when the bit line / plate line driver 207 receives the control signal CONT indicating “application of storage voltage” from the control unit 203, it applies the storage voltage VWRITE to the bit line B1 selected by the column decoder 206.
  • the bit line / plate line driver 207 brings the plate line P1 selected by the column decoder 206 to the ground state.
  • the activation voltage is applied to the word line W1 selected by the row decoder 204 in the word line driver 205. Thereby, the drain and the source of the transistor T211 are in a conductive state.
  • the voltage value is “ ⁇ 2.5 V” at the time of initial writing, “ ⁇ 1.8 V” at the time of subsequent writing, and the pulse voltage as the storage voltage VWRITE with the pulse width set to “100 nsec” ( (Negative pulse) is applied to the memory cell MC211, whereby the resistance value of the memory cell MC211 changes from the low resistance state to the high resistance state.
  • no negative pulse is applied to the memory cells MC221 and MC222, and no activation voltage is applied to the gate of the transistor T212 connected in series with the memory cell MC212. Therefore, the resistance of the memory cells MC212, MC221 and MC222 is not applied. The state does not change.
  • a new address signal ADDRESS is input to the address buffer 202, and the above-described memory mode operation of the resistance change type memory device 200 is performed on the memory cells other than the memory cell MC211. Repeated.
  • the control unit 203 outputs a control signal CONT instructing “applying the reproduction voltage” to the bit line / plate line driver 207.
  • bit line / plate line driver 207 when the bit line / plate line driver 207 receives the control signal CONT indicating “apply reproduction voltage” from the control unit 203, the bit line / plate line driver 207 applies the reproduction voltage VREAD to the bit line B1 selected by the column decoder 206.
  • the bit line / plate line driver 207 brings the plate line P1 selected by the column decoder 206 to the ground state.
  • the activation voltage is applied to the word line W1 selected by the row decoder 204 in the word line driver 205. Thereby, the drain and the source of the transistor T211 are in a conductive state.
  • the measurement voltage as the reproduction voltage VREAD with the voltage value set to “+0.5 V” is applied to the memory cell MC211, whereby a current indicating a current value corresponding to the resistance value of the memory cell MC211 is generated. It flows into the plate line P1 through the memory cell MC211.
  • the bit line / plate line driver 207 measures the current value of the current flowing through the plate line P1, and outputs a signal IREAD indicating the measured value to the control unit 203.
  • control unit 203 outputs output data Dout corresponding to the current value indicated by the signal IREAD to the outside. For example, if the current value of the current flowing when the memory cell MC211 is in the high resistance state, the control unit 203 outputs the output data Dout indicating “1”.
  • a new address signal ADDRESS is input to the address buffer 202, and the above-described operation in the reproduction mode of the resistance change storage device 200 is performed on the memory cells other than the memory cell MC211. Repeated.
  • control unit 203 obtains the resistance value state (memory state) of the memory cell MC211 by executing the operation in the reproduction mode.
  • the control unit 203 displays “reset voltage”.
  • a control signal CONT indicating “application” is output to the bit line / plate line driver 207.
  • the control signal CONT The bit line / plate line driver 207 is not output.
  • the bit line / plate line driver 207 when receiving the control signal CONT indicating “reset voltage application” from the control unit 203, applies the reset voltage VRESET to the bit line B1 selected by the column decoder 206. .
  • the bit line / plate line driver 207 brings the plate line P1 selected by the column decoder 206 to the ground state.
  • the activation voltage is applied to the word line W1 selected by the row decoder 204 in the word line driver 205. Thereby, the drain and the source of the transistor T211 are in a conductive state.
  • a pulse voltage (positive pulse) as a reset voltage VRESET in which the voltage value is set to “+1.5 V” and the pulse width is set to “100 nsec” is applied to the memory cell MC211.
  • the resistance value of is changed from a low resistance state to a high resistance state.
  • no negative pulse is applied to the memory cells MC221 and MC222, and no activation voltage is applied to the gate of the transistor T212 connected in series with the memory cell MC212. Therefore, the resistance of the memory cells MC212, MC221 and MC222 is not applied. The state does not change.
  • a new address signal ADDRESS is input to the address buffer 202, and the above-described reset mode operation of the resistance change type memory device 200 is repeated for the memory cells other than the memory cell MC211. It is.
  • the resistance change storage device 200 may have the “rewrite” function described in the first embodiment. That is, the voltage pulse applying apparatus according to the present invention may have a circuit (rewrite unit) for “rewrite” in the first embodiment.
  • a rewrite circuit is realized by a circuit in which the bit line / plate line driver 207 and the control unit 203 are combined, like the writing unit and the erasing unit.
  • the resistance change element 10 described in the first embodiment is incorporated into the memory array 201 as the memory cells MC211, MC212, MC221, and MC222, and the resistance change type storage device 200 is configured using the memory array 201. it can. Therefore, the resistance change type storage device 200 of this embodiment can operate at a very high speed and can maintain the reliability as a memory array even when used for a longer time than the conventional resistance change type storage device. .
  • the cross-point type memory device is a memory device in which an active layer is interposed at an intersection (a three-dimensional intersection) between a word line and a bit line.
  • FIG. 17 is a block diagram showing a configuration example of the resistance change storage device 100 according to the second embodiment of the present invention.
  • the resistance change storage device 100 includes a memory array 101, an address buffer 102, a control unit 103 (voltage pulse applying device), a row decoder 104, a word line driver 105 (word line driving unit), and a column decoder 106. And a bit line driver 107 (bit line driving unit).
  • a circuit including an address buffer 102, a control unit 103 (voltage pulse applying device), a row decoder 104, a word line driver 105 (word line driving unit), a column decoder 106, and a bit line driver 107.
  • a voltage pulse applying device for applying various characteristic voltage pulses according to the present invention to the variable resistance element.
  • the memory array 101 includes a plurality of word lines W1, W2, W3,... (First wiring) formed in parallel to each other so as to extend in the first direction on the semiconductor substrate. Above the plurality of word lines W1, W2, W3,... Parallel to each other so as to extend in the second direction within a plane parallel to the main surface of the semiconductor substrate, and the plurality of word lines W1, W2, W3,. Are provided with a plurality of bit lines B1, B2, B3,... (Second wiring).
  • Each memory cell MC includes a variable resistance element connected in series and current limiting elements D11, D12, D13, D21, D22, D23, D31, D32, D33,...
  • variable resistance element is connected to the bit lines B1, B2, B3,...
  • current limiting element is connected to the resistance change element and the word lines W1, W2, W3,.
  • variable resistance elements is the variable resistance element of the present invention, and for example, the variable resistance element 10 of the first embodiment can be used.
  • the address buffer 102 receives an address signal ADDRESS from an external circuit (not shown), outputs a row address signal ROW to the row decoder 104 based on the address signal ADDRESS, and outputs a column address signal COLUMN to the column decoder 106.
  • the address signal ADDRESS is a signal indicating the address of the selected memory cell among the memory cells MC11, MC12,.
  • the row address signal ROW is a signal indicating a row address among the addresses indicated by the address signal ADDRESS
  • the column address signal COLUMN is a signal indicating a column address among the addresses indicated by the address signal ADDRESS. is there.
  • the control unit 103 selects the write mode (the write mode to the low resistance state or the write mode to the high resistance state is alternatively selected according to the value of Din) according to the mode selection signal MODE received from the external circuit. Alternatively, any one of the read modes is selected.
  • control unit 103 In the write mode, the control unit 103 outputs a write voltage pulse to the low resistance state or a write voltage pulse to the high resistance state to the word line driver 105 according to the input data Din received from the external circuit.
  • the control unit 103 outputs a read (reproduction) voltage application to the word line driver 105 in the read mode.
  • the control unit 103 further receives the signal IREAD output from the word line driver 105, and outputs output data Dout indicating a bit value corresponding to the signal IREAD to an external circuit.
  • This signal IREAD is a signal indicating the current value of the current flowing through the word lines W1, W2, W3,... In the read mode.
  • the row decoder 104 receives the row address signal ROW output from the address buffer 102, and selects one of the word lines W1, W2, W3,... According to the row address signal ROW.
  • the word line driver 105 applies a voltage input from the control unit 103 to the word line selected by the row decoder 104 based on the output signal of the row decoder 104.
  • the column decoder 106 receives the column address signal COLUMN from the address buffer 102, and selects any one of the bit lines B1, B2, B3,... According to the column address signal COLUMN.
  • the bit line driver 107 sets the bit line selected by the column decoder 106 to the ground state based on the output signal of the column decoder 106.
  • the address buffer 102, the row decoder 104, and the word line driver 105 constitute a first wiring selection device.
  • the address buffer 102, the column decoder 106, and the bit line driver 107 constitute a second wiring selection device.
  • the address buffer 102, the row decoder 104, the word line driver 105, the column decoder 106, and the bit line driver 107 constitute a memory cell selection device.
  • a circuit combining the control unit 103 and the word line driver 105 in this embodiment corresponds to a writing unit and an erasing unit included in the voltage pulse applying device according to the present invention.
  • the write voltage pulse is applied to the resistance change element of the memory cell MC22, so that the resistance change element of the memory cell MC22 enters a high resistance state corresponding to “1”.
  • the erase voltage pulse is applied to the resistance change element of the memory cell MC22, so that the resistance change element of the memory cell MC22 enters a low resistance state corresponding to “0”.
  • Control unit 103 detects the magnitude of current flowing between bit line B2 and word line W2 via word line driver 105, and detects the resistance state of memory cell MC22 based on the current and read voltage. .
  • the resistance value of the resistance change element of the memory cell MC22 is “Rb” having a high resistance, the memory cell MC22 is known to be in the “1” state. If the resistance value of the resistance change element 10 of the memory cell MC22 is “Ra” having a low resistance, the resistance change element is known to be in the “0” state.
  • the resistance change storage device 100 may have the “rewrite” function described in the first embodiment. That is, the voltage pulse applying apparatus according to the present invention may have a circuit (rewrite unit) for “rewrite” in the first embodiment.
  • a rewrite circuit is realized by a circuit combining the control unit 103 and the word line driver 105, similarly to the writing unit and the erasing unit.
  • a single-layer crosspoint memory device is used.
  • a memory array may be stacked to form a multi-layer crosspoint memory device.
  • the resistance change element and the current limiting element may be interchanged. That is, the word line may be connected to the resistance change element, and the bit line may be connected to the current limiting element. The bit line or the word line may also serve as the electrode of the resistance change element.
  • the resistance change element can be overwritten.
  • the resistance state of the resistance change element is read before writing and a write pulse is generated. Whether or not to apply may be selected, and before writing, the resistance state of each resistance change element to be written is aligned to the initial state, and then writing is performed on the necessary resistance change element again. Also good.
  • the resistance change type memory device of this embodiment stabilizes high-speed resistance change by increasing the initial write voltage for increasing the resistance value from the initial state to be higher than the normal write voltage. Therefore, it is possible to provide an extremely reliable resistance change type memory device that can realize very good endurance characteristics.
  • variable resistance element driving method and the variable resistance memory device using the same according to the present invention have been described based on the embodiments, examples, and modifications.
  • the present invention is not limited to these embodiments, examples. And it is not restricted to a modification.
  • the pulse width of various voltage pulses is set to 100 ns, but the present invention is not limited to this pulse width. An even smaller pulse width may be set as long as writing and erasure are performed stably.
  • variable resistance element driving method and variable resistance memory device of the present invention can be manufactured at room temperature and have extremely high reliability, and are useful as a nonvolatile memory element and a memory device using the nonvolatile memory element. It is.

Abstract

安定した高速動作が可能な抵抗変化素子の駆動方法が提供される。その駆動方法は、印加される電気的パルスの極性に応じて高抵抗状態と低抵抗状態とを遷移する抵抗変化層（３）と下部電極（２）および上部電極（４）とを備える不揮発性の抵抗変化素子（１０）を駆動する方法であって、書き込み電圧パルスによって抵抗変化層（３）を低抵抗状態から高抵抗状態に遷移させる書き込み過程（Ｓ１１）および（Ｓ１５）と、抵抗変化層（３）を高抵抗状態から低抵抗状態に遷移させる消去過程（Ｓ１３）とを有し、書き込み過程では、抵抗変化素子（１０）が製造された後の第１回目の書き込み時（Ｓ１１）における書き込み電圧パルスの電圧値をＶｗ１とし、抵抗変化素子（１０）が製造された後の第２回目以降の書き込み時（Ｓ１５）における書き込み電圧パルスの電圧値をＶｗとすると、｜Ｖｗ１｜＞｜Ｖｗ｜を満たすように、書き込み電圧パルスを電極間に印加する。

Description

抵抗変化素子の駆動方法およびそれを用いた抵抗変化型記憶装置
　本発明は、抵抗変化素子の駆動方法に関する。より詳しくは、印加される電圧パルスに応じて電気抵抗が変化する抵抗変化素子の駆動方法とこれを利用した抵抗変化型記憶装置に関する。
　電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するため、不揮発性抵抗変化素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。こうした要求に対して、既存のフローティングゲートを用いたＦＬＡＳＨメモリの微細化には限界があると言われている。
　上記要求に応えることのできる可能性のある第１の従来技術として、ペロブスカイト材料（例えば、Ｐｒ（１－ｘ）ＣａＸＭｎＯ3［ＰＣＭＯ］、ＬａＳｒＭｎＯ3［ＬＳＭＯ］、ＧｄＢａＣｏＸＯＹ［ＧＢＣＯ］など）を用いた不揮発性抵抗変化素子が提案されている（特許文献１参照）。この技術は、ペロブスカイト材料に極性の異なる電圧パルス（継続時間の短い波状の電圧）を印加してその抵抗値を増大または減少させ、変化する抵抗値にデータを対応させることによってデータを記憶させるというものである。
　また、同極性の電圧パルスで抵抗値を切り換えることを可能とする第２の従来技術として、遷移金属酸化物（ＮｉＯ、Ｖ2Ｏ、ＺｎＯ、Ｎｂ2Ｏ5、ＴｉＯ2、ＷＯ3、またはＣｏＯ）の膜にパルス幅の異なる電圧パルスを印加することにより、当該遷移金属酸化膜の抵抗値が変化することを利用した不揮発性抵抗変化素子もある（特許文献２参照）。遷移金属酸化物膜を用いた抵抗変化素子では、ダイオードを用いたクロスポイント型メモリアレイを積層した構成が実現されている。
米国特許第６２０４１３９号明細書 特開２００４－３６３６０４号公報
　しかしながら、前記第１の従来技術においては、動作の安定性や再現性が不十分であるといった課題を有していることが判明した。さらにＰｒ0.7Ｃａ0.3ＭｎＯ3のようなペロブスカイト構造を有する酸化物結晶では、その結晶化のために通常６５０℃～８５０℃という高温を必要とするため、半導体製造プロセスに導入すると、他の材料が劣化するという問題もあった。
　また、前記第２の従来技術においては、低抵抗状態から高抵抗状態に抵抗値を変化させる際の電圧のパルス幅は１ｍｓｅｃ．以上と非常に長いため、高速動作が非常に難しいという課題を抱えたままであり、安定した高速動作可能な抵抗変化素子の実現が待ち望まれている。
　本発明は、安定した高速動作を実現する抵抗変化素子の駆動方法及びそれを用いた抵抗変化型記憶装置を提供することを第１の目的とする。
　また、本発明は、低温で製造可能な抵抗変化素子であり、かつ、その安定した高速動作を実現する抵抗変化素子の駆動方法及びそれを用いた抵抗変化型記憶装置を提供することを第２の目的とする。
　本発明者らは、抵抗変化素子の抵抗変化層に用いられる材料とその駆動方法を鋭意検討した。タンタル酸化物であるＴａＯXのＸが所定の範囲内にある材料を抵抗変化層に用い、ある所定の駆動方法にすることで、非常に安定した抵抗変化が高速に実現できることが判明した。さらに、かかる構成の抵抗変化層の形成においては、製造温度が極めて低い（例えば室温）ことも判明した。
　すなわち、上記第１の目的を達成する本発明に係る抵抗変化素子の駆動方法は、印加される電気的パルスの極性に応じて高抵抗状態と低抵抗状態とを遷移する、金属酸化物からなる抵抗変化層と前記抵抗変化層に接続された第１および第２の電極とを備える不揮発性の抵抗変化素子を駆動する方法であって、前記第１および第２の電極間に与える第１の極性の書き込み電圧パルスによって前記抵抗変化層を低抵抗状態から高抵抗状態に遷移させる書き込み過程と、前記第１および第２の電極間に与える、前記第１の極性の電圧パルスと異なる第２の極性の消去電圧パルスにより前記抵抗変化層を高抵抗状態から低抵抗状態に遷移させる消去過程とを有し、前記書き込み過程では、前記抵抗変化素子が製造された後の第１回目の書き込み時における前記書き込み電圧パルスの電圧値をＶｗ１とし、前記抵抗変化素子が製造された後の第２回目以降の書き込み時における前記書き込み電圧パルスの電圧値をＶｗとすると、｜Ｖｗ１｜＞｜Ｖｗ｜を満たすように、前記書き込み電圧パルスを前記第１および第２の電極間に印加する。
　より詳しくは、前記第１回目の書き込み時においては、前記抵抗変化層の抵抗値を、初期抵抗値から、前記初期抵抗値よりも高い第１の抵抗値に遷移させ、前記第２回目以降の書き込み時においては、前記抵抗変化層の抵抗値を、第２の抵抗値から、前記第２の抵抗値よりも高い第３の抵抗値に遷移させ、前記初期抵抗値は、前記第２の抵抗値以下である。
　これにより、抵抗変化素子が製造された後の第１回目の書き込み時においては、第２回目以降の書き込み時よりも絶対値が大きい電圧値をもつ書き込み電圧パルスが印加されるので、抵抗変化素子は、安定かつ高速に、低抵抗状態と高抵抗状態とを遷移する。
　ここで、初期抵抗値とは、抵抗変化素子を製造した後、抵抗変化素子内の抵抗変化層に対して一度も書き込み電圧パルスが印加されていない状態（初期状態）における抵抗変化層の抵抗値である。また、初期状態の抵抗変化素子に対して印加する書き込み電圧パルスを初期書き込み電圧パルスと言う。
　また、ある好ましい実施形態においては、前記消去過程では、前記電圧値Ｖｗ及び前記消去電圧パルスの電圧値Ｖｅの関係が｜Ｖｗ｜≧｜Ｖｅ｜を満たすように、前記消去電圧パルスを前記第１および第２の電極間に印加する。
　また、ある好ましい実施形態においては、前記書き込み過程ではさらに、前記書き込み過程終了後に前記抵抗変化層の抵抗状態の判別を行い、前記抵抗変化層が低抵抗状態のままの場合には、｜Ｖｗ２｜＞｜Ｖｗ｜を満たす電圧値Ｖｗ２をもつ再書き込み電圧パルスを前記第１および第２の電極間に印加する。
　これにより、書き込み過程終了後における抵抗変化層が低抵抗状態のままの場合には、通常の書き込み時よりも絶対値が大きい電圧値をもつ再書き込み電圧パルスが印加されるので、低抵抗状態から高抵抗状態への書き込みが高速に確実に実行可能となる。
　また、ある好ましい実施形態においては、前記消去過程では、前記再書き込み電圧パルスの印加以降における前記書き込み電圧パルスの電圧値Ｖｗ及び前記消去電圧パルスの電圧値Ｖｅの電圧値の関係が｜Ｖｗ｜≧｜Ｖｅ｜を満たすように、前記消去電圧パルスを前記第１および第２の電極間に印加する。
　また、ある好ましい実施形態においては、前記書き込み過程では、Ｖｗ１＝Ｖｗ２を満たすように、前記再書き込み電圧パルスを前記第１および第２の電極間に印加する。
　また、ある好ましい実施形態においては、前記金属酸化物がＴａＯX（０．８≦ｘ≦１．９）の化学式で表されるタンタル酸化物である。これにより、低温で製造可能な抵抗変化素子であり、かつ、その安定した高速動作を実現する抵抗変化素子の駆動方法が実現され、上記第２の目的が達成される。
　また、上記第１の目的を達成する本発明に係る抵抗変化型記憶装置は、不揮発性の抵抗変化素子と、電圧パルス印加装置とを備える抵抗変化型記憶装置であって、前記抵抗変化素子は、印加される電気的パルスの極性に応じて高抵抗状態と低抵抗状態とを遷移する金属酸化物からなる抵抗変化層と、前記抵抗変化層に接続された第１および第２の電極とを備え、前記電圧パルス印加装置は、前記第１および第２の電極間に与える第１の極性の書き込み電圧パルスによって前記抵抗変化層を低抵抗状態から高抵抗状態に遷移させる書き込み部と、前記第１および第２の電極間に与える前記第１の極性の電圧パルスと異なる第２の極性の消去電圧パルスにより前記抵抗変化層を高抵抗状態から低抵抗状態に遷移させる消去部とを有し、前記書き込み部は、前記抵抗変化素子が製造された後の第1回目の書き込み時における前記書き込み電圧パルスの電圧値をＶｗ１とし、前記抵抗変化素子が製造された後の第２回目以降の書き込み時における前記書き込み電圧パルスの電圧値をＶｗとすると、｜Ｖｗ１｜＞｜Ｖｗ｜を満たすように、前記書き込み電圧パルスを前記第１および第２の電極間に印加する。
　より詳しくは、前記書き込み部は、前記第１回目の書き込み時においては、前記抵抗変化層の抵抗値を、初期抵抗値から、前記初期抵抗値よりも高い第１の抵抗値に遷移させ、前記第２回目以降の書き込み時においては、前記抵抗変化層の抵抗値を、第２の抵抗値から、前記第２の抵抗値よりも高い第３の抵抗値に遷移させ、前記初期抵抗値は、前記第２の抵抗値以下である。
　これにより、抵抗変化素子が製造された後の第１回目の書き込み時においては、第２回目以降の書き込み時よりも絶対値が大きい電圧値をもつ書き込み電圧パルスが印加されるので、抵抗変化素子は、安定かつ高速に、低抵抗状態と高抵抗状態とを遷移する。
　また、ある好ましい実施形態においては、前記消去部は、前記電圧値Ｖｗ及び前記消去電圧パルスの電圧値Ｖｅの関係が｜Ｖｗ｜≧｜Ｖｅ｜を満たすように、前記消去電圧パルスを前記第１および第２の電極間に印加する。
　また、ある好ましい実施形態においては、前記書き込み部はさらに、前記書き込み過程終了後に前記抵抗変化層の抵抗状態の判別を行い、前記抵抗変化層が低抵抗状態のままの場合には、｜Ｖｗ２｜＞｜Ｖｗ｜を満たす電圧値Ｖｗ２をもつ再書き込み電圧パルスを前記第１および第２の電極間に印加する。
　これにより、書き込み過程終了後における抵抗変化層が低抵抗状態のままの場合には、通常の書き込み時よりも絶対値が大きい電圧値をもつ再書き込み電圧パルスが印加されるので、低抵抗状態から高抵抗状態への書き込みが高速に確実となる。
　また、ある好ましい実施形態においては、前記消去部は、前記再書き込み電圧パルスの印加以降における前記書き込み電圧パルスの電圧値Ｖｗ及び前記消去電圧パルスの電圧値Ｖｅの電圧値の関係が｜Ｖｗ｜≧｜Ｖｅ｜を満たすように、前記消去電圧パルスを前記第１および第２の電極間に印加する。
　また、ある好ましい実施形態においては、前記書き込み部は、Ｖｗ１＝Ｖｗ２を満たすように、前記再書き込み電圧パルスを前記第１および第２の電極間に印加する。
　また、ある好ましい実施形態においては、前記金属酸化物がＴａＯX（０．８≦ｘ≦１．９）の化学式で表されるタンタル酸化物である。
　これにより、低温で製造可能な抵抗変化素子であり、かつ、その安定した高速動作を実現する抵抗変化素子を用いた抵抗変化型記憶装置が実現され、上記第２の目的が達成される。
　また、ある好ましい実施形態においては、さらに、前記第１の電極または前記第２の電極と前記電圧パルス印加装置との間に電気的に接続された電流制限素子を備えた。
　これにより、抵抗変化型記憶装置に、複数の抵抗変化素子がメモリセルとして装備された場合に、それら複数のメモリセルから選択したメモリセルだけに対して、書き込み、または、消去を行うことができる。
　また、ある好ましい実施形態においては、前記電流制限素子がトランジスタである。
　また、ある好ましい実施形態においては、前記電流制限素子がダイオードである。
　本発明の抵抗変化素子の駆動方法によれば抵抗変化膜を安定かつ高速に抵抗変化させることが可能となり、安定に高速動作が可能な抵抗変化素子を実現できる。またこれを用いた抵抗変化型記憶装置によっても抵抗変化膜を安定かつ高速に抵抗変化させることが可能となる。
図１は、本発明の第１実施形態に係る抵抗変化素子の構成の一例を示した模式図である。 図２は、本発明の第１実施形態に係る抵抗変化素子に対して電圧パルスを印加したときの抵抗値変化の例を示す図である。 図３は、本発明の第１実施形態に係る抵抗変化素子の回路構成およびデータを書き込む場合における動作を示す図である。 図４は、本発明の第１実施形態に係る抵抗変化素子にデータを書き込む際および消去する際の抵抗値変化を示す図である。 図５は、本発明の第１実施形態に係る抵抗変化素子に書き込まれたデータを読み出す場合における動作を示す図である。 図６は、本発明の第１実施形態に係る抵抗変化素子において、読み出し時に回路を流れる電流と抵抗変化素子の抵抗値との関係を示す図である。 図７は、実施例１の抵抗変化素子に対して負極性の印加電圧パルスを徐々に増加させたときの初期状態からの抵抗値変化を示す図である。 図８は、比較例１の抵抗変化素子の駆動方法（初期書き込み電圧＝－２．５Ｖ、その後の書き込み電圧＝－２．５Ｖ、消去電圧＝＋２．０Ｖ）で駆動したときの抵抗値変化を示す図である。 図９は、実施例１の抵抗変化素子に対して初期書き込み電圧Ｖｗ１と書き込み電圧Ｖｗの大小関係を変えたときのエンデュランスの結果を示す図である。 図１０は、実施例１の抵抗変化素子の駆動方法のフローチャートである。 図１１は、比較例２の抵抗変化素子の駆動方法（初期書き込み電圧＝－２．５Ｖ、その後の書き込み電圧＝－１．８Ｖ、消去電圧＝＋２．０Ｖ）で駆動したときの抵抗値変化を示す図である。 図１２は、実施例１の抵抗変化素子に対して、書き込み電圧Ｖｗと消去電圧Ｖｅの大小関係を変えたときの書き込みの結果を示す図である。 図１３は、実施例２の抵抗変化素子に対して、書き込み不良が発生した際に、初期書き込み電圧で再書き込みして駆動したときの抵抗変化を示す図である。 図１４は、再書き込み成功率と｜Ｖｗ２｜の関係を示す図である。 図１５は、実施例２の抵抗変化素子の駆動方法のフローチャートである。 図１６は、本発明の第２実施形態の抵抗変化型記憶装置（１Ｔ１Ｒ型）の一構成例を示したブロック図である。 図１７は、本発明の第２実施形態の抵抗変化型記憶装置（１Ｄ１Ｒ型）の一構成例を示したブロック図である。
符号の説明
　１　　基板
　２　　下部電極
　３　　抵抗変化層
　４　　上部電極
　５　　電源
　１０　　抵抗変化素子
　１１　　第１端子
　１２　　第２端子
　１００　　抵抗変化型記憶装置（１Ｄ１Ｒ型）
　１０１　　メモリアレイ
　１０２　　アドレスバッファ
　１０３　　制御部
　１０４　　行デコーダ
　１０５　　ワード線ドライバ
　１０６　　列デコーダ
　１０７　　ビット線ドライバ
　Ｗ１，Ｗ２，Ｗ３　　ワード線
　Ｂ１，Ｂ２，Ｂ３　　ビット線
　ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ３１，ＭＣ３２，ＭＣ３３　　メモリセル
　Ｄ１１，Ｄ１２，Ｄ１３，Ｄ２１，Ｄ２２，Ｄ２３，Ｄ３１，Ｄ３２，Ｄ３３　　電流制限素子（双方向ダイオード）
　２００　　抵抗変化型記憶装置（１Ｔ１Ｒ型）
　２０１　　メモリアレイ
　２０２　　アドレスバッファ
　２０３　　制御部
　２０４　　行デコーダ
　２０５　　ワード線ドライバ
　２０６　　列デコーダ
　２０７　　ビット線／プレート線ドライバ
　Ｐ１，Ｐ２　　プレート線
　ＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２　　メモリセル
　Ｔ２１１，Ｔ２１２，Ｔ２２１，Ｔ２２２　　選択トランジスタ
　以下、本発明の実施の形態を、図面を参照しながら説明する。
　（第１実施形態）
　［構成］
　図１は、本発明の第１実施形態の抵抗変化素子の構成の一例を示した模式図である。なお、図１には、抵抗変化素子１０とともに、その抵抗変化素子１０に各種電圧パルスを印加する電源５も併せて図示されている。図１に示すように、本実施形態の抵抗変化素子１０は、基板１と、基板１の上に形成された下部電極２（第１電極）と、下部電極２の上に形成された抵抗変化層３と、抵抗変化層３の上に形成された上部電極４（第２電極）と、を備える。下部電極２と上部電極４とは、それぞれ抵抗変化層３に電気的に接続されている。なお、上部電極４が第１電極、下部電極２が第２電極であってもよい。
　基板１は、例えばシリコン基板により構成される。
　下部電極２および上部電極４は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｃｕ（銅）よりなる群から選ばれた一つあるいは複数の材料を用いて構成することができる。
　抵抗変化層３は、印加される電気的パルスの極性に応じてその抵抗値が増加または減少する金属酸化物、ここでは、ＴａＯXの化学式で表されるタンタル酸化物よりなる。Ｘ（Ｏの割合）の値は、０．８以上１．９以下とすることがより好ましい。抵抗変化層３の厚みは１μｍ以下であることが好ましい。
　かかる構成により、極性の異なる電圧パルス印加によって抵抗変化素子の抵抗値を高速に変化させることが充分に可能となる。
　抵抗変化層３の厚みは２００ｎｍ以下であることがさらに好ましい。かかる構成により、パターンニングプロセスにおいてリソグラフィを使用する場合に、加工し易くなり、抵抗変化素子の抵抗値を変化させる電圧パルスの電圧値を低くすることが可能となる。
　抵抗変化層３の厚みは、少なくとも５ｎｍ以上であることが好ましい。かかる構成により、電圧パルス印加時のブレークダウン（絶縁破壊）をより確実に回避することが可能となる。
　なお、抵抗変化素子の抵抗値を変化させる電圧パルスの電圧値を低くするという観点からは、抵抗変化層３の厚みは薄いほど好ましい。
　［製造方法］
　まず、基板１の上に、スパッタリングなどにより、下部電極２（厚さは例えば０．２μｍ）が形成される。次にＴａのターゲットが用意され、アルゴン中に酸素を所定の流量比で混入し、反応性スパッタリングを行うことにより、下部電極２の上にＴａＯXの化学式で表されるタンタル酸化物からなる抵抗変化層３が形成される。さらに抵抗変化層３の上に、スパッタリングなどにより上部電極４（厚さは例えば０．２μｍ）が形成され、抵抗変化素子１０が得られる。
　下部電極２や上部電極４、抵抗変化層３の大きさや形状は、マスクとリソグラフィによって調整可能である。
　抵抗変化層３のＸの値は、アルゴンガス流量に対する酸素ガス流量の流量比により容易に調整することが可能である。基板温度は特に加熱することなく室温とすることができる。よって、従来のペロブスカイト構造を有する酸化物結晶に比べ、本実施形態の抵抗変化素子は、低温で製造でき、従来のような高温による他の材料の劣化という問題が生じない。
　［動作］
　図１に示すように、抵抗変化素子１０の使用時には、下部電極２と上部電極４とが、それぞれ電源５（電圧パルス印加装置）の異なる端子に電気的に接続される。電源５は、抵抗変化素子１０を駆動するための電源である。電源５は、下部電極２と上部電極４との間に所定の極性および電圧および時間幅の電気パルス（電圧パルス）を印加可能に構成されている。以下、電圧パルスの電圧は下部電極２を基準にした上部電極４の電位で特定されるものとする。
　図２は本発明の第１実施形態の抵抗変化層３に電圧パルスを印加した時の抵抗値の変化の様子を示す。抵抗変化層３の抵抗値（電気抵抗）は、電源５によりの第１の極性（ここでは負極性）を有する所定の電圧パルス（初期書き込み電圧パルス、電圧値Ｖｗ１：－２．５Ｖ、パルス幅：１００ｎｓｅｃ）が印加されると初期抵抗値から増加し、高抵抗状態になる。その後、第１の極性と異なる第２の極性（ここでは正極性）を有する消去電圧パルス（電圧値Ｖｅ：＋１．５Ｖ、パルス幅：１００ｎｓｅｃ）の印加により高抵抗状態から低抵抗状態へと変化し、さらに第１の極性（ここでは正極性）を有する所定の電圧パルス（書き込み電圧パルス、電圧値Ｖｗ：－１．８Ｖ、パルス幅：１００ｎｓｅｃ）の印加により低抵抗状態から高抵抗状態へと変化する。以下、抵抗変化層３の抵抗値が高い所定の値にある場合を、抵抗変化素子１０が高抵抗状態にあるといい、抵抗変化層３の抵抗値が高抵抗状態よりも低い所定の値にある場合を、抵抗変化素子１０が低抵抗状態にあるという。
　なお、図２に示されるように、初期抵抗値、つまり、この抵抗変化素子１０が製造され、未だに書き込みが行われていない状態における抵抗変化層３の抵抗値は、書き込みが行われた後における低抵抗状態における抵抗値以下である。言い換えると、抵抗変化層３の低抵抗状態における抵抗値は、一旦、書き込みが行われると、初期抵抗値と同じか、それよりも大きい抵抗値となる。
　本発明の実施形態では初期書き込み電圧パルス（つまり、抵抗変化素子１０が製造された後の第１回目の書き込み時における書き込み電圧パルス）の電圧値Ｖｗ１と、以降の低抵抗状態から高抵抗状態にする書き込み電圧パルス（つまり、抵抗変化素子１０が製造された後の第２回目以降の書き込み時における書き込み電圧パルス）の電圧値Ｖｗとの関係を
　｜Ｖｗ１｜＞｜Ｖｗ｜
　としている。ここで、本明細書、請求の範囲の中で電圧パルスの大小関係を比較している場合は、電圧の大きさの絶対値を比較しているのであって、パルス幅の大小関係は比較していないものとする。このような関係を満たすことによって、抵抗変化層３の抵抗値の高速変化が非常に安定に行えるようになった。また、低抵抗状態にある抵抗変化素子１０に電圧が第１の極性（ここでは負極性）を有する書き込み電圧パルス（電圧値Ｖｗ）が印加された場合には、抵抗変化素子１０は高抵抗状態へと変化する。高抵抗状態にある抵抗変化素子１０に第１の極性（ここでは負極性）と同極性の電圧パルスが印加されても、抵抗変化素子１０は高抵抗状態のまま変化しない。
　一方、高抵抗状態にある抵抗変化素子１０に第１電圧パルスと異なる第２の極性（ここでは正極性）を有する消去電圧パルス（電圧値Ｖｅ）が印加された場合には、抵抗変化素子１０は低抵抗状態へと変化する。低抵抗状態にある抵抗変化素子１０に第２電圧パルス（ここでは正極性）と同極性の電圧パルスが印加されても、抵抗変化素子１０は低抵抗状態のまま変化しない。また、本実施形態の抵抗変化素子１０は、このようにバイポーラ型の駆動によって抵抗が変化する不揮発性の記憶素子である。
　本実施形態においては、高抵抗状態を「１」に対応させ、低抵抗状態を「０」に対応させ、抵抗変化素子１０の初期状態は低抵抗状態（「０」）にあるものとする。
　図３は、本発明の第１実施形態の抵抗変化素子１０を動作させる回路の一例と抵抗変化素子にデータを書き込む場合における動作を示す図である。ここでは、抵抗変化素子１０はメモリとして使用され、１ビットデータの処理（書き込みと読み出し）を行うものとする。図３の回路は、抵抗変化素子１０と、第１端子１１と第２端子１２とを備えている。抵抗変化素子１０の上部電極４は第１端子１１に電気的に接続されており、下部電極２は第２端子１２に電気的に接続されている。
　図４は、本発明の第１実施形態の抵抗変化素子にデータを書き込む際および消去する際の抵抗値変化を示す図である。図３に示すように、書き込み時には、第２端子１２は接地（グランド：ＧＮＤ）され、第１端子１１に電圧パルスが印加される。電圧パルスは、下部電極２および接地点を基準に特定される。
　初期状態の抵抗変化素子１０の第１端子１１に初期書き込み電圧パルス（電圧値Ｖｗ１、ここでは、負極性パルス）が印加されると、図４に示すように抵抗変化素子１０の抵抗値は、低抵抗状態のＲａから高抵抗状態のＲｂへと増加する。一方、第１端子１１に消去電圧パルス（ここでは、正極性パルス、電圧値Ｖｅ）が印加されると、抵抗変化素子１０の抵抗値は、高抵抗状態のＲｂから低抵抗状態のＲａへと減少する。さらに第１端子１１に書き込み電圧パルス（ここでは、負極性パルス、電圧値Ｖｗ）が印加されると、抵抗変化素子１０の抵抗値は、低抵抗状態のＲａから高抵抗状態のＲｂへと増加する。
　本発明の実施形態では初期書き込み電圧パルスの電圧値Ｖｗ１と書き込み電圧パルスの電圧値Ｖｗの関係を、
　｜Ｖｗ１｜＞｜Ｖｗ｜
　としている。このような関係を満たすことによって、抵抗変化層３の抵抗値の高速変化が非常に安定に行えるようになった。
　抵抗変化素子１０に、「１」を表す１ビットデータを書き込む（記録する）場合には、抵抗変化素子１０は高抵抗状態へと変化する（もともと高抵抗状態にあって変化しない場合を含む）。かかる動作を、「高抵抗状態への書き込み」と呼ぶ。高抵抗状態への書き込みにおいては、図３の第２端子１２が接地され、第１端子１１に書き込み用の第１電圧パルス（ここでは、負極性パルス）が印加される。かかる動作によれば、抵抗変化素子１０には負極正電圧パルスが印加され、抵抗変化素子１０の抵抗値は高抵抗状態のＲａとなる。すなわち、電圧パルス印加前の抵抗値がＲａの場合にはＲｂへと変化し、電圧パルス印加前の抵抗値がＲｂの場合にはＲｂのまま変化しない。以上の方法により、抵抗変化素子１０の高抵抗状態への書き込みが行われる。
　抵抗変化素子１０に、「０」を表す１ビットデータを書き込む（消去する）場合には、抵抗変化素子１０は低抵抗状態へと変化する（もともと低抵抗状態にあって変化しない場合を含む）。かかる動作を、「低抵抗状態への消去」と呼ぶ。低抵抗状態への消去においては、図３の第２端子１２が接地され、第１端子１１に消去用の第２電圧パルス（ここでは、正極性パルス）が印加される。かかる動作によれば、抵抗変化素子１０には正極性電圧パルスが印加され、抵抗変化素子１０の抵抗値は低抵抗状態のＲａとなる。すなわち、電圧パルス印加前の抵抗値がＲａの場合にはＲａのまま変化せず、電圧パルス印加前の抵抗値がＲｂの場合にはＲａへと変化する。以上の方法により、抵抗変化素子１０の低抵抗状態への消去が行われる。
　図５は、本発明の第１実施形態の抵抗変化素子に書き込まれたデータを読み出す場合における動作を示す図である。図６は、本発明の第１実施形態の抵抗変化素子において、読み出し時に回路を流れる電流と抵抗変化素子の抵抗値との関係を示す図である。図５に示すように、書き込み時には、第２端子１２は接地（グランド：ＧＮＤ）され、第１端子１１に読出電圧が印加される。読出電圧は、下部電極２および接地点を基準に特定される。
　第１端子１１に読出電圧が印加されると、抵抗変化素子１０の抵抗値に応じた電流が回路（抵抗変化素子１０）を流れる。すなわち、図６に示すように、抵抗変化素子１０の抵抗値が低抵抗状態のＲａのときには出力される電流値がＩａとなり、抵抗変化素子１０の抵抗値が高抵抗状態のＲｂのときには出力される電流値がＩｂとなる。
　抵抗変化素子１０の抵抗状態を読み出す場合、図５の第２端子１２が接地され、第１端子１１に読出電圧が印加される。読出電圧は例えば＋０．５Ｖに設定される。抵抗変化素子１０に読出電圧が印加されると、回路を流れる電流の大きさは、抵抗変化素子の抵抗値に応じた電流値となる。第１端子１１と第２端子１２との間を流れる電流の電流値を検出することにより、抵抗変化素子１０の抵抗値が得られる。すなわち、電流値がＩａであれば、抵抗変化素子１０の抵抗値が低抵抗状態のＲａであるから、抵抗変化素子１０に書き込まれているデータが「０」であることが分かり、電流値がＩｂであれば、抵抗変化素子１０の抵抗値が高抵抗状態のＲｂであるから、抵抗変化素子１０に書き込まれているデータが「１」であることが分かる。以上の方法により、抵抗変化素子１０に書き込まれているデータの読み出しが行われる。
　本実施形態の抵抗変化素子１０は、電源を切っても抵抗値が変化しない不揮発性を有する。
　［変形例］
　初期書き込み電圧パルスの電圧値Ｖｗ１とパルス幅、それ以降の書き込み電圧パルスの電圧値Ｖｗとパルス幅、消去電圧パルスの電圧値Ｖｅとパルス幅、読出電圧の値は、上述の値に限定されない。電圧の関係が、
　｜Ｖｗ１｜＞｜Ｖｗ｜を満たし、実際に製造される抵抗変化素子に適合した値であれば、どのような値であってもよい。
　下部電極２と抵抗変化層３との間および抵抗変化層３と上部電極４との間には、別の層が挟持されていてもよい。下部電極２と抵抗変化層３とが電気的に接続され、抵抗変化層３と上部電極４とが電気的に接続されていればよい。
　上述の説明では、Ｔａのターゲット材料を用いた反応性スパッタリングを行い、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、ＴａＯXの化学式のＸの値を変化させる例を示した。しかし、抵抗変化層の成分を調整する方法はこれだけに限定されるものではない。例えば、ＴａとＴａ2Ｏ5を所定の比率で混合したターゲットを用いてスパッタリングを行えば、ＴａＯXの化学式のＸの値を変化させることができる。
　［効果］
　本実施形態の抵抗変化素子では、初期状態から抵抗値を増加させる初期書き込み電圧パルス（第１回目の書き込み電圧パルス）を通常の書き込み電圧パルス（第２回目以降の書き込み電圧パルス）より電圧を高くすることによって、高速な抵抗変化を安定に実現でき、この抵抗変化素子をメモリに用いた場合、非常に良好なエンデュランス特性を実現できるという効果を有する。また、本実施形態の抵抗変化素子は、室温で製造可能であるために、従来の半導体製造プロセス（４００℃以下）との親和性も高く、製造が非常に容易であるという効果を有する。
　［実施例１］
　シリコン基板の上に、０．１μｍの厚さとなるように、Ｐｔよりなる下部電極（大きさは１０μｍ×１０μｍ）がスパッタリングにより形成された。次にＴａのターゲットが用意され、アルゴン中に酸素を所定の流量比で混入し、反応性スパッタリングを行うことにより、下部電極２の上にＴａＯXの化学式で表されるタンタル酸化物からなる抵抗変化層３が形成される。抵抗変化層を形成する時は特に基板加熱などは行わず、室温とした。そして、抵抗変化層の上に、０．１μｍの厚さとなるようにＰｔよりなる上部電極がスパッタリングにより形成され、マスクとリソグラフィを用いて、抵抗変化層および上部電極を一括にエッチングして抵抗変化素子を製造した。上部電極および抵抗変化層の大きさは０．５μｍ×０．５μｍ（面積０．２５μｍ2）であり、下部電極と抵抗変化層とが接する部分の大きさも０．５μｍ×０．５μｍ（面積０．２５μｍ2）とした。抵抗変化層の厚さは５０ｎｍとした。
　実施例１では、抵抗変化層を構成するＴａＯXのＸの値が１．２となるように、反応性スパッタリング時の酸素ガスの流量比が調整された。
　Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法で検証された。検証の結果、Ｘの値は１．２であった。
　上記方法により得られた抵抗変化素子が電源に接続され、電圧パルス印加後の抵抗値の変化を測定した。抵抗測定時には＋０．５Ｖの電圧が印加された。この程度の電圧では抵抗変化素子の抵抗値は変化しなかった。印加された電圧（＋０．５Ｖ）と流れる電流とから、抵抗変化素子の抵抗値が計算された。
　図７は実施例１における初期状態の抵抗変化素子に初期の書き込み電圧パルス（負極性、パルス幅：１００ｎｓｅｃ）を印加し、その値（電圧値Ｖｗ１の絶対値）を徐々に増加したときの抵抗値の変化を示す。－２．５Ｖから－３．５Ｖの間の電圧パルス印加で抵抗値が大きく増加して、ほぼ一定となり、その後ブレイクダウンにより抵抗値が大きく減少する結果となった。したがって、本実施例では、初期書き込み電圧パルスの電圧値Ｖｗ１を－２．５Ｖ（パルス幅：１００ｎｓｅｃ）とした。図１は初期書き込み電圧パルスの電圧値Ｖｗ１を－２．５Ｖ（パルス幅：１００ｎｓｅｃ）とし、その後の書き込み電圧パルスの電圧値Ｖｗを－１．８Ｖ（パルス幅：１００ｎｓｅｃ．）、消去電圧パルスの電圧値Ｖｅを＋１．５Ｖ（パルス幅：１００ｎｓｅｃ）にして交互に印加したときの抵抗値の変化を示す。電圧は、下部電極に対する上部電極の電位が高くなる電圧をプラスとした。このように、本実施例では安定性の高い抵抗変化を実現することができていることがわかる。ちなみに本実施例の抵抗変化素子は１万回以上の良好なエンデュランス特性（書き込み、消去の繰り返し特性）が確認できた。また、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。
　［比較例１］
　図８は、実施例１の抵抗変化素子１０に対して初期書き込み電圧パルスの電圧値Ｖｗ１を－２．５Ｖ（パルス幅：１００ｎｓｅｃ）とし、その後の書き込み電圧パルスの電圧値Ｖｗを－２．５Ｖ（パルス幅：１００ｎｓｅｃ）、消去電圧パルスの電圧値Ｖｅを＋２．０Ｖ（パルス幅：１００ｎｓｅｃ）にして交互に印加したときの抵抗値の変化を示す。このように、｜Ｖｗ１｜＝｜Ｖｗ｜にすると、抵抗の変化が非常に不安定となり、約８５回程度で抵抗値が高抵抗状態のまま、低抵抗状態に変化しなくなる結果となった。図９は、初期書き込み電圧パルスの電圧値Ｖｗ１とその後の書き込み電圧パルスの電圧値Ｖｗを変化させたときのエンデュランス特性の良、不良について調べた結果である。本結果の中でのエンデュランス特性が不良とは、安定な抵抗変化が繰り返し１００回に到達しないものと定義した。
　これから判るように、初期書き込み電圧パルスの電圧値Ｖｗ１とその後の書き込み電圧パルスの電圧値Ｖｗとの電圧の関係が
　｜Ｖｗ１｜＞｜Ｖｗ｜
　であることが、安定した抵抗変化を実現するためには非常に重要であることがわかった。
　図１０は、本実施例の抵抗変化素子１０の駆動方法のフローチャートを示す。
　この駆動方法は、印加される電気的パルスの極性に応じて高抵抗状態と低抵抗状態とを遷移する、金属酸化物からなる抵抗変化層３と抵抗変化層３に接続された下部電極２および上部電極４とを備える不揮発性の抵抗変化素子１０を駆動する方法であって、下部電極２および上部電極４間に与える第１の極性の書き込み電圧パルスによって抵抗変化層３を低抵抗状態から高抵抗状態に遷移させる（Ｓ１２、Ｓ１６）書き込み過程Ｓ１１およびＳ１５と、下部電極２および上部電極４間に与える、上記第１の極性の電圧パルスと異なる第２の極性の消去電圧パルスにより抵抗変化層３を高抵抗状態から低抵抗状態に遷移させる（Ｓ１４）消去過程Ｓ１３とを有する。
　書き込み過程Ｓ１１およびＳ１５では、抵抗変化素子１０が製造された後の第１回目の書き込み時Ｓ１１における書き込み電圧パルスの電圧値をＶｗ１とし、抵抗変化素子１０が製造された後の第２回目以降の書き込み時Ｓ１５における書き込み電圧パルスの電圧値をＶｗとすると、
　｜Ｖｗ１｜＞｜Ｖｗ｜
　を満たすように、書き込み電圧パルスを下部電極２および上部電極４間に印加する。
　つまり、第１回目の書き込み時Ｓ１１においては、抵抗変化層３の抵抗値を、初期抵抗値（Ｓ１０）から初期抵抗値よりも高い抵抗値に遷移させ（Ｓ１２）、第２回目以降の書き込み時Ｓ１５においては、抵抗変化層の抵抗値を、低い抵抗値からよりも高い抵抗値に遷移させる（Ｓ１６）。
　また、消去過程Ｓ１３では、書き込み電圧パルスの電圧値Ｖｗ及び消去電圧パルスの電圧値Ｖｅの関係が
　｜Ｖｗ｜≧｜Ｖｅ｜
　を満たすように、消去電圧パルスを下部電極２および上部電極４間に印加することで、抵抗変化層３を高抵抗状態から低抵抗状態に遷移させる（Ｓ１４）。
　このように、書き込みに関しては、初期状態から高抵抗状態にする初期書き込み電圧パルスの電圧値Ｖｗ１の絶対値｜Ｖｗ１｜を、その後の書き込み電圧パルスの電圧値Ｖｗの絶対値｜Ｖｗ｜より大きくすることでエンデュランス特性の良好な抵抗変化を実現することができる。
　［比較例２］
　図１１は、実施例１の抵抗変化素子１０に対して初期書き込みの電圧パルスの電圧値Ｖｗ１を－２．５Ｖ（パルス幅：１００ｎｓｅｃ）とし、その後の書き込み電圧パルスの電圧値Ｖｗを－１．８Ｖ（パルス幅：１００ｎｓｅｃ）、消去電圧パルスの電圧値Ｖｅを＋２．０Ｖ（パルス幅：１００ｎｓｅｃ）にして交互に印加したときの抵抗値の変化を示す。このように、｜Ｖｗ｜＜｜Ｖｅ｜にすると低抵抗状態から高抵抗状態にする書き込みが全くできなくなる結果となった。図１２は、書き込み電圧パルスの電圧値Ｖｗと消去電圧パルスの電圧値Ｖｅを変化させたときの書き込み（低抵抗状態から高抵抗状態へ変化）結果である。書き込み不可能とは、低抵抗状態から高抵抗状態へ変化しなかったことを示す。これから判るように、書き込みの電圧パルスの電圧値Ｖｗと消去電圧パルスの電圧値Ｖｅとの電圧の関係が
　｜Ｖｗ｜≧｜Ｖｅ｜
　であることが、書き込みには必要であることがわかった。
　［実施例２］
　実施例１の抵抗変化素子のほとんどは、エンデュランスの良好な抵抗変化特性を示すが、極めて稀に、低抵抗状態から高抵抗状態への書き込みが失敗する現象が見られることがわかった。そこで、実施例２では実施例１に加えて、抵抗変化素子１０の書き込み後の抵抗状態の判別を行い、書き込みが失敗した場合には、｜Ｖｗ２｜＞｜Ｖｗ｜を満たす再書き込み電圧パルス（電圧値Ｖｗ２）を印加して再書き込みを行い、その後、通常の書き込み電圧パルス（電圧値Ｖｗ）、消去電圧パルス（電圧値Ｖｅ）で駆動する検討を行った。
　図１３は初期書き込みの電圧パルスの電圧値Ｖｗ１を－２．５Ｖ（パルス幅：１００ｎｓｅｃ）とし、その後の書き込み電圧パルスの電圧値Ｖｗを－１．８Ｖ（パルス幅：１００ｎｓｅｃ）、消去電圧パルスの電圧値Ｖｅを＋１．５Ｖ（パルス幅：１００ｎｓｅｃ）にして交互に印加したときの抵抗値の変化と、書き込みに失敗したときに再書き込み電圧パルスの電圧値Ｖｗ２を－２．５Ｖ（パルス幅：１００ｎｓｅｃ）として印加してその後、通常の書き込み電圧パルス（電圧値Ｖｗ）、消去電圧パルス（電圧値Ｖｅ）で駆動したときの抵抗値の変化を示す。電圧は、下部電極に対する上部電極の電位が高くなる電圧をプラスとした。このように、本実施例では、書き込みに失敗した場合にも、再書き込み電圧パルス（電圧値Ｖｗ２）で再書き込みを行うことにより、極めて安定性の高い抵抗変化を実現できることがわかる。また、実施例１と同様に電源を切っても抵抗値が変化しない不揮発性を有することが確認された。
　ここで、図１４は、書き込み電圧パルスの電圧値Ｖｗを－１．８Ｖ（パルス幅：１００ｎｓｅｃ）、消去電圧パルスの電圧値Ｖｅを＋１．５Ｖ（パルス幅：１００ｎｓｅｃ）、再書き込み電圧パルスの電圧値Ｖｗ２（パルス幅：１００ｎｓｅｃ）を、－１．８Ｖ、－１．９Ｖ、－２．０Ｖ、－２．１Ｖ、－２．２Ｖ、－２．３Ｖ、－２．４Ｖ、－２．５Ｖとし、再書き込み成功率と｜Ｖｗ２｜の関係を求めたものである。ここで再書き込み成功率とは低抵抗状態から高抵抗状態への書き込みが失敗した際に、再書き込み電圧パルス（電圧値Ｖｗ２）の印加によって低抵抗状態から高抵抗状態に変化した回数を再書き込み電圧パルス（電圧値Ｖｗ２）の印加回数で割った値をいう。例えば、再書き込み成功率が２０％とは、書き込み電圧パルスを加えても変化しない低抵抗状態の場合に再書き込み電圧パルス（電圧値Ｖｗ２）を５回加えた場合に１回高抵抗状態になることを意味する。｜Ｖｗ２｜が｜Ｖｗ｜より大きく、｜Ｖｗ１｜に近ければ近い程再書き込み成功率は大きくなった。すなわち、｜Ｖｗ２｜が｜Ｖｗ１｜に略等しいときに高い再書き込み成功率が得られると言える。
　図１５は、本実施例の抵抗変化素子の駆動方法のフローチャートを示す。このフローチャートは、図１０に示されるフローチャートに、再書き込みのステップＳ２０およびＳ２１が追加されたものに相当する。
　つまり、この駆動方法では、書き込み過程には、図１０に示される書き込み過程Ｓ１１およびＳ１５に加えて、再書き込みのステップＳ２０およびＳ２１が含まれる。具体的には、書き込み過程Ｓ１５の終了後に、抵抗変化層３の抵抗状態の判別を行い（Ｓ２０）、抵抗変化層３が低抵抗状態のままの場合には（Ｓ２０でＮｏ）、
　｜Ｖｗ２｜＞｜Ｖｗ｜
　を満たす電圧値Ｖｗ２をもつ再書き込み電圧パルスを下部電極２および上部電極４間に印加することによって（Ｓ２１）、抵抗変化層３を低抵抗状態から高抵抗状態に遷移させる（Ｓ１２）。
　なお、抵抗変化層３の抵抗状態の判別（Ｓ２０）は、上述した読み出し動作と同じである（図５）。また、抵抗変化層３の抵抗状態の判別において（Ｓ２０）、抵抗変化層３が高抵抗状態であると判別した場合には（Ｓ２０でＹｅｓ）、書き込み（Ｓ１５）が成功したと判断し、次に消去が行われることになる（Ｓ１３）。
　このように、書き込みに関しては、初期状態から高抵抗状態にする初期書き込み電圧パルスの電圧値Ｖｗ１の絶対値｜Ｖｗ１｜を、その後の書き込み電圧パルスの電圧値Ｖｗの絶対値｜Ｖｗ｜より大きくし、さらに書き込み過程終了後に低抵抗状態（ＬＲ）か高抵抗状態（ＨＲ）の抵抗状態の判別を行い、抵抗値が低抵抗状態のままの場合には、書き込み電圧パルスの電圧値Ｖｗの絶対値｜Ｖｗ｜より電圧が大きい書き込み電圧パルス（電圧値Ｖｗ２）を印加して、抵抗値を高抵抗状態にする駆動方法とすることによって、極めて信頼性が高く、エンデュランス特性の良好な抵抗変化を実現することができる。
　［変形例］
　本実施例では、抵抗変化層３を構成するＴａＯXのＸの値が１．２の場合についてのみ説明したが、Ｘの値が０．８以上１．９以下のときに同様の効果が確認できた。Ｘの値が０．８～１．９の範囲外では、記憶素子として正常に動作しなかった。たとえば、Ｘの値が２．３の素子では、上記実施形態に比べ、その素子の初期抵抗が高く、同様の電圧パルスを印加すると絶縁破壊し、記憶素子として動作しなかった。また、Ｘの値が０．４の素子では、上記実施形態に比べ、初期抵抗が低く、その素子に書き込み電圧パルスを印加しても抵抗値が上がらなかった。
　また本実施例では、電極がＰｔの場合についてのみ説明したが、これだけに限るものではなく、上部電極４、下部電極２のうちの少なくとも一方の電極がＰｔ、Ａｕ、Ｉｒ、Ｃｕであれば同様の効果が確認できた。
　また、本実施形態では、抵抗変化層３を構成する金属酸化物として、ＴａＯXが用いられたが、本発明に係る金属酸化物としては、ＴａＯXだけに限られない。本発明に係る抵抗変化素子１０として機能する可能性がある金属酸化物として、ＨｆＯX（０．９≦Ｘ≦１．６）や、ＺｒＯX（０．９≦Ｘ≦１．４）を挙げることができる。
　（第２実施形態）
　本実施形態では、第１実施形態で述べた抵抗変化素子１０の応用例として、当該抵抗変化素子と電圧パルス印加装置とを備える抵抗変化型記憶装置２００の構成および動作を説明する。
　＜抵抗変化型記憶装置２００の構成＞
　図１６は、本実施形態の抵抗変化型記憶装置２００の一構成例を示したブロック図である。
　抵抗変化型記憶装置２００は、メモリアレイ２０１と、アドレスバッファ２０２と、制御部２０３と、行デコーダ２０４と、ワード線ドライバ２０５と、列デコーダ２０６と、ビット線／プレート線ドライバ２０７とを備える。なお、アドレスバッファ２０２と、制御部２０３と、行デコーダ２０４と、ワード線ドライバ２０５と、列デコーダ２０６と、ビット線／プレート線ドライバ２０７とから構成される回路が、本発明に係る特徴的な各種電圧パルスを抵抗変化素子１０に印加する電圧パルス印加装置に相当する。
　メモリアレイ２０１には、図１６に示すように、第１方向に延びる２本のワード線Ｗ１、Ｗ２と、ワード線Ｗ１、Ｗ２と交差して第２方向に延びる２本のビット線Ｂ１、Ｂ２と、ビット線Ｂ１、Ｂ２に一対一で対応して第２方向に延びる２本のプレート線Ｐ１、Ｐ２と、ワード線Ｗ１、Ｗ２とビット線Ｂ１、Ｂ２との間の各交差点に対応してマトリクス状に設けられた４個のトランジスタ（電流制限素子の一例）Ｔ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２と、トランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２に一対一で対応してマトリクス状に設けられた４個のメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２と、がある。勿論、ここで述べた個数や本数に限られるものでなく、例えば、図１６の抵抗変化型記憶装置２００では、メモリアレイ２０１中に４つのメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２を含む例が示されているが、５つ以上のメモリセルをマトリクス状に配列するよう、メモリアレイを構成しても良い。
　なおメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２の各々は、第１実施形態における抵抗変化素子１０に相当する。
　ここで、トランジスタＴ２１１およびメモリセルＭＣ２１１は、ビット線Ｂ１とプレート線Ｐ１との間において、電流制限素子としてのトランジスタＴ２１１のソースとメモリセルＭＣ２１１の端子１１（図３参照）とが接続されるようにして直列に並んでいる。より詳しくは、トランジスタＴ２１１は、ビット線Ｂ１とメモリセルＭＣ２１１の間で、ビット線Ｂ１とメモリセルＭＣ２１１に接続され、メモリセルＭＣ２１１は、トランジスタＴ２１１とプレート線Ｐ１との間で、トランジスタＴ２１１とプレート線Ｐ１に接続されている。なお、トランジスタＴ２１１のドレインはビット線Ｂ１に接続され、メモリセルＭＣ２１１の端子１２（図３参照）は、プレート線Ｐ１に接続されている。また、トランジスタＴ２１１のゲートがワード線Ｗ１に接続されている。
　なおここで、他の３個のトランジスタＴ２１２、Ｔ２２１、Ｔ２２２およびこれらのトランジスタＴ２１２、Ｔ２２１、Ｔ２２２と直列配置される３個のメモリセルＭＣ２１２、ＭＣ２１１、ＭＣ２２２の接続状態は、上記説明および図示内容を参酌すれば容易に理解できることから、ここでは、これらの接続状態の説明は省く。
　これにより、トランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２の各々のゲートに、ワード線Ｗ１またはワード線Ｗ２を介して所定の電圧（活性化電圧）が印加されると、トランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２のドレインとソース間が導通する。
　アドレスバッファ２０２は、外部回路（不図示）からアドレス信号ＡＤＤＲＥＳＳを受け取り、このアドレス信号ＡＤＤＲＥＳＳに基づいて行アドレス信号ＲＯＷを行デコーダ２０４に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ２０６に出力する。アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２のうちの選択されるメモリセルのアドレスを示す信号である。行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号ＣＯＬＵＭＮは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの列のアドレスを示す信号である。
　制御部２０３は、外部回路から受け取ったモード選択信号ＭＯＤＥに応じて、記憶モード、リセットモード、および再生モードのうちのいずれか１つのモードを選択する。
　制御部２０３は、記憶モードでは、外部回路から受け取った入力データＤｉｎに応じて、「記憶電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。制御部２０３は、再生モードでは、「再生電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。制御部２０３は、再生モードでは、更に、ビット線／プレート線ドライバ２０７から出力される信号ＩＲＥＡＤを受け取り、この信号ＩＲＥＡＤに応じたビット値を示す出力データＤｏｕｔを外部回路へ出力する。なお、この信号ＩＲＥＡＤは、再生モード時にプレート線Ｐ１、Ｐ２を流れる電流の電流値を示す信号である。また、制御部２０３は、リセットモードでは、メモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２の記憶状態を確認し、その記憶状態に応じて、「リセット電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
　行デコーダ２０４は、アドレスバッファ２０２から出力された行アドレス信号ＲＯＷを受け取り、この行アドレス信号ＲＯＷに応じて、２本のワード線Ｗ１、Ｗ２のうちのいずれか一方を選択する。ワード線ドライバ２０５は、行デコーダ２０４の出力信号に基づいて行デコーダ２０４によって選択されたワード線に活性化電圧を印加する。
　列デコーダ２０６は、アドレスバッファ２０２から列アドレス信号ＣＯＬＵＭＮを受け取り、この列アドレス信号ＣＯＬＵＭＮに応じて、２本のビット線Ｂ１、Ｂ２のうちいずれか一方を選択するとともに、２本のプレート線Ｐ１、Ｐ２のうちのいずれか一方を選択する。
　ビット線／プレート線ドライバ２０７は、制御部２０３から「記憶電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて列デコーダ２０６によって選択されたビット線に記憶電圧ＶＷＲＩＴＥを印加するとともに、列デコーダ２０６によって選択されたプレート線を接地状態にする。
　また、ビット線／プレート線ドライバ２０７は、制御部２０３から「再生電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて列デコーダ２０６によって選択されたビット線に再生電圧ＶＲＥＡＤを印加するとともに、列デコーダ２０６によって選択されたプレート線を接地状態にする。その後、ビット線／プレート線ドライバ２０７は、そのプレート線を流れる電流の電流値を示す信号ＩＲＥＡＤを制御部２０３に出力する。
　また、ビット線／プレート線ドライバ２０７は、制御部２０３から「リセット電圧印加」を指示する制御信号ＣＯＮＴを受けると、列デコーダ２０６の出力信号に基づいて列デコーダ２０６によって選択されたビット線にリセット電圧ＶＲＥＳＥＴを印加するとともに、列デコーダ２０６によって選択されたプレート線を接地状態にする。
　なおここで、記憶電圧ＶＷＲＩＴＥの電圧値は、例えば、初期書き込み時においては電圧値Ｖｗ１：「－２．５Ｖ」、その後の書き込み時においては電圧値Ｖｗ：「－１．８Ｖ」に設定され、そのパルス幅が「１００ｎｓｅｃ」に設定される。また、再生電圧ＶＲＥＡＤの電圧値は、例えば「＋０．５Ｖ」に設定される。更に、リセット電圧ＶＲＥＳＥＴ（消去電圧ＶＥＲＡＣＥ）の電圧値は、例えば、電圧値Ｖｅ：「＋１．５Ｖ」に設定され、そのパルス幅が「１００ｎｓｅｃ」に設定される。つまり、本実施の形態におけるビット線／プレート線ドライバ２０７と制御部２０３とを組み合わせた回路が、本発明に係る電圧パルス印加装置が備える書き込み部と消去部に相当する。
　＜抵抗変化型記憶装置２００の動作＞
　次に、図１６に示した抵抗変化型記憶装置２００の動作例を説明する。
　この抵抗変化型記憶装置２００の動作には、メモリセルに入力データＤｉｎを書き込む記憶モードと、メモリセルに書き込まれたデータをリセットするリセットモードと、メモリセルに書き込まれたデータを出力データＤｏｕｔとして出力（再生）する再生モードとが存在する。以下、これらの各モードの動作を順番に述べる。
　なお以下の説明の便宜上、メモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２は、高抵抗の状態に初期化されているものとし、アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ２１１のアドレスを示す信号であるとする。
　〔記憶モード〕
　まず、抵抗変化型記憶装置２００の記憶モードの動作例を説明する。
　制御部２０３は、外部回路から入力データＤｉｎを受け取る。そして、制御部２０３は、この入力データＤｉｎが「１」である場合には、「記憶電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。一方、制御部２０３は、入力データＤｉｎが「０」である場合には、制御信号ＣＯＮＴを出力しない。
　次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「記憶電圧印加」を示す制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ１に記憶電圧ＶＷＲＩＴＥを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ１を接地状態にする。
　なおこの場合、ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線Ｗ１に活性化電圧を印加されている。これにより、トランジスタＴ２１１のドレインおよびソース間が導通状態になっている。
　このため、電圧値を初期書き込み時においては「－２．５Ｖ」、それ以降の書き込み時においては「－１．８Ｖ」でパルス幅を「１００ｎｓｅｃ」に設定させた記憶電圧ＶＷＲＩＴＥとしてのパルス電圧（負極性パルス）が、メモリセルＭＣ２１１には印加され、これにより、メモリセルＭＣ２１１の抵抗値は、低抵抗の状態から高抵抗の状態になる。一方、メモリセルＭＣ２２１、ＭＣ２２２には負極性パルスが印加されず、メモリセルＭＣ２１２と直列接続されたトランジスタＴ２１２のゲートには活性化電圧が印加されないので、これらのメモリセルＭＣ２１２、ＭＣ２２１、ＭＣ２２２の抵抗状態は変化しない。
　このようにして、電流制限素子であるトランジスタＴ２１１～Ｔ２２２により、メモリセルＭＣ２１１の抵抗状態のみを、選択的に、高抵抗の状態に変化でき、これにより、メモリセルＭＣ２１１に、高抵抗の状態に対応する「１」を示す１ビットデータが書き込まれる（１ビットデータを記憶できる）。
　なおメモリセルＭＣ２１１への書き込みが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述の抵抗変化型記憶装置２００の記憶モードの動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。
　〔再生モード〕
　次に、抵抗変化型記憶装置２００の再生モードの動作例を説明する。
　制御部２０３は、「再生電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
　次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「再生電圧印加」を示す制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ１に再生電圧ＶＲＥＡＤを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ１を接地状態にする。
　なおこの場合、ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線Ｗ１に活性化電圧を印加されている。これにより、トランジスタＴ２１１のドレインおよびソース間が導通状態になっている。
　このため、電圧値を「＋０．５Ｖ」に設定させた再生電圧ＶＲＥＡＤとしての測定電圧が、メモリセルＭＣ２１１には印加され、これにより、メモリセルＭＣ２１１の抵抗値に応じた電流値を示す電流がメモリセルＭＣ２１１を通って、プレート線Ｐ１に流れ込む。
　なおメモリセルＭＣ２２１、ＭＣ２２２には測定電圧が印加されず、メモリセルＭＣ２１２と直列接続されたトランジスタＴ２１２のゲートには活性化電圧が印加されないので、メモリセルＭＣ２１２、ＭＣ２２１、ＭＣ２２２には上記電流が流れない。
　次に、ビット線／プレート線ドライバ２０７は、プレート線Ｐ１を流れる電流の電流値を測定し、その測定値を示す信号ＩＲＥＡＤを制御部２０３に出力する。
　次に、制御部２０３は、その信号ＩＲＥＡＤに示された電流値に応じた出力データＤｏｕｔを外部に出力する。例えば、メモリセルＭＣ２１１が高抵抗の状態のときに流れる電流の電流値であれば、制御部２０３は、「１」を示す出力データＤｏｕｔを出力する。
　このようにして、メモリセルＭＣ２１１のみにメモリセルＭＣ２１１の抵抗値の状態を反映させた電流を流し、当該電流がプレート線Ｐ１に流出するので、メモリセルＭＣ２１１から１ビットデータを読み出される（１ビットデータを再生できる）。
　なお、メモリセルＭＣ２１１からの読み出しが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述の抵抗変化型記憶装置２００の再生モードの動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。
　〔リセットモード〕
　次に、抵抗変化型記憶装置２００のリセットモードの動作例を説明する。
　まず、制御部２０３は、上記再生モードの動作実行によってメモリセルＭＣ２１１の抵抗値の状態（記憶状態）を取得する。
　次に、制御部２０３は、メモリセルＭＣ２１１が「１」を示すビットデータを記憶していると判定した場合（メモリセルＭＣ２１１が高抵抗の状態にあると判定した場合）には、「リセット電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。また、制御部２０３は、メモリセルＭＣ２１１が「０」を示すビットデータを記憶していると判定した場合（メモリセルＭＣ２１１が低抵抗の状態にあると判定した場合）には、上記制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７出力しない。
　次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「リセット電圧印加」を示す制御信号ＣＯＮＴを受け取った場合には、列デコーダ２０６によって選択されたビット線Ｂ１にリセット電圧ＶＲＥＳＥＴを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ１を接地状態にする。
　なおこの場合、ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線Ｗ１に活性化電圧を印加されている。これにより、トランジスタＴ２１１のドレインおよびソース間が導通状態になっている。
　このため、電圧値を「＋１．５Ｖ」およびパルス幅を「１００ｎｓｅｃ」に設定させたリセット電圧ＶＲＥＳＥＴとしてのパルス電圧（正極性パルス）が、メモリセルＭＣ２１１には印加され、これにより、メモリセルＭＣ２１１の抵抗値は、低抵抗の状態から高抵抗の状態になる。一方、メモリセルＭＣ２２１、ＭＣ２２２には負極性パルスが印加されず、メモリセルＭＣ２１２と直列接続されたトランジスタＴ２１２のゲートには活性化電圧が印加されないので、これらのメモリセルＭＣ２１２、ＭＣ２２１、ＭＣ２２２の抵抗状態は変化しない。
　このようにして、メモリセルＭＣ２１１の高抵抗状態のみを、低抵抗の状態に変化でき、これにより、メモリセルＭＣ２１１に記憶された高抵抗の状態に対応する「１」を示す１ビットデータを、低抵抗の状態に対応する「０」を示すようにリセットできる。
　なおメモリセルＭＣ２１１のリセットが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述の抵抗変化型記憶装置２００のリセットモードの動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。
　なお、本実施形態における抵抗変化型記憶装置２００は、第１実施形態で説明した「再書き込み」の機能を有してもよい。つまり、本発明に係る電圧パルス印加装置は、第１実施形態における「再書き込み」のための回路（再書き込み部）を有してもよい。そのような再書き込み回路は、書き込み部および消去部と同様に、ビット線／プレート線ドライバ２０７と制御部２０３とを組み合わせた回路で実現される。
　［効果］
　以上に説明したように、第１実施形態で述べた抵抗変化素子１０をメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２としてメモリアレイ２０１に組み込み、このメモリアレイ２０１を用いて抵抗変化型記憶装置２００を構成できる。このため、本実施形態の抵抗変化型記憶装置２００は、極めて安定に高速動作することが可能となり、従来の抵抗変化型記憶装置よりも長時間使用してもメモリアレイとしての信頼性を維持できる。　　　
　（第３実施形態）
　本実施形態では、第１実施形態で述べた抵抗変化素子１０の応用例として、当該抵抗変化素子と電圧パルス印加装置とを備える抵抗変化型記憶装置１００（クロスポイント型メモリ装置）の構成および動作を説明する。クロスポイント型メモリ装置とは、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた態様のメモリ装置である。
　［抵抗変化型記憶装置１００の構成］
　図１７は、本発明の第２実施形態の抵抗変化型記憶装置１００の一構成例を示したブロック図である。
　抵抗変化型記憶装置１００は、メモリアレイ１０１と、アドレスバッファ１０２と、制御部１０３（電圧パルス印加装置）と、行デコーダ１０４と、ワード線ドライバ１０５（ワード線駆動部）と、列デコーダ１０６と、ビット線ドライバ１０７（ビット線駆動部）とを備える。なお、アドレスバッファ１０２と、制御部１０３（電圧パルス印加装置）と、行デコーダ１０４と、ワード線ドライバ１０５（ワード線駆動部）と、列デコーダ１０６と、ビット線ドライバ１０７とから構成される回路が、本発明に係る特徴的な各種電圧パルスを抵抗変化素子に印加する電圧パルス印加装置に相当する。
　メモリアレイ１０１は、図１７に示すように、半導体基板の上に第１方向に延びるように互いに平行に形成された複数のワード線Ｗ１、Ｗ２、Ｗ３、…（第１の配線）と、これらの複数のワード線Ｗ１、Ｗ２、Ｗ３、…の上方にその半導体基板の主面に平行な面内において第２方向に延びるように互いに平行に、しかも複数のワード線Ｗ１、Ｗ２、Ｗ３、…に立体交差するように形成された複数のビット線Ｂ１、Ｂ２、Ｂ３、…（第２の配線）とを備えている。
　また、これらの複数のワード線Ｗ１、Ｗ２、Ｗ３、…と複数のビット線Ｂ１、Ｂ２、Ｂ３、…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭＣ１１、ＭＣ１２、ＭＣ１３、ＭＣ２１、ＭＣ２２、ＭＣ２３、ＭＣ３１、ＭＣ３２、ＭＣ３３、…（以下、「メモリセルＭＣ１１、ＭＣ１２、…」と表す）が設けられている。個々のメモリセルＭＣは、直列につながった抵抗変化素子と電流制限素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ２１、Ｄ２２、Ｄ２３、Ｄ３１、Ｄ３２、Ｄ３３、…（例えば、双方向ダイオード）とを備えており、抵抗変化素子はビット線Ｂ１、Ｂ２、Ｂ３、…に、電流制限素子は抵抗変化素子とワード線Ｗ１、Ｗ２、Ｗ３、…に、接続されている。抵抗変化素子の各々は本発明の抵抗変化素子であって、例えば第１実施形態の抵抗変化素子１０を用いることができる。
　アドレスバッファ１０２は、外部回路（不図示）からアドレス信号ＡＤＤＲＥＳＳを受け取り、このアドレス信号ＡＤＤＲＥＳＳに基づいて行アドレス信号ＲＯＷを行デコーダ１０４に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ１０６に出力する。アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ１１、ＭＣ１２、…のうちの選択されるメモリセルのアドレスを示す信号である。行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号ＣＯＬＵＭＮは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの列のアドレスを示す信号である。
　制御部１０３は、外部回路から受け取ったモード選択信号ＭＯＤＥに応じて、書き込みモード（Ｄｉｎの値によって、低抵抗状態への書き込みモードまたは高抵抗状態への書き込みモードが択一的に選択される）または読み出しモードのうちのいずれか１つのモードを選択する。
　制御部１０３は、書き込みモードでは、外部回路から受け取った入力データＤｉｎに応じて、低抵抗状態への書き込み電圧パルスまたは高抵抗状態への書き込み電圧パルスをワード線ドライバ１０５に出力する。
　制御部１０３は、読み出しモードでは、読み出し（再生）電圧印加をワード線ドライバ１０５に出力する。制御部１０３は、読み出しモードでは、更に、ワード線ドライバ１０５から出力される信号ＩＲＥＡＤを受け取り、この信号ＩＲＥＡＤに応じたビット値を示す出力データＤｏｕｔを外部回路へ出力する。なお、この信号ＩＲＥＡＤは、読み出しモード時にワード線Ｗ１、Ｗ２、Ｗ３、…を流れる電流の電流値を示す信号である。
　行デコーダ１０４は、アドレスバッファ１０２から出力された行アドレス信号ＲＯＷを受け取り、この行アドレス信号ＲＯＷに応じて、ワード線Ｗ１、Ｗ２、Ｗ３、…のうちのいずれか一つを選択する。
　ワード線ドライバ１０５は、行デコーダ１０４の出力信号に基づいて行デコーダ１０４によって選択されたワード線に、制御部１０３から入力される電圧を印加する。
　列デコーダ１０６は、アドレスバッファ１０２から列アドレス信号ＣＯＬＵＭＮを受け取り、この列アドレス信号ＣＯＬＵＭＮに応じて、ビット線Ｂ１、Ｂ２、Ｂ３、…のうちいずれか一つを選択する。
　ビット線ドライバ１０７は、列デコーダ１０６の出力信号に基づいて列デコーダ１０６によって選択されたビット線を接地状態にする。
　本実施形態では、アドレスバッファ１０２と、行デコーダ１０４と、ワード線ドライバ１０５により、第１の配線選択装置が構成される。また、アドレスバッファ１０２と、列デコーダ１０６と、ビット線ドライバ１０７により、第２の配線選択装置が構成される。また、アドレスバッファ１０２と、行デコーダ１０４と、ワード線ドライバ１０５と、列デコーダ１０６と、ビット線ドライバ１０７により、メモリセル選択装置が構成される。
　なお、本実施の形態における制御部１０３とワード線ドライバ１０５との組み合わせた回路が、本発明に係る電圧パルス印加装置が備える書き込み部と消去部に相当する。
　［動作］
　次に、本実施形態のクロスポイント型メモリの高抵抗状態への書き込み動作、低抵抗状態への消去動作および読み出し（再生）動作の各動作例について説明する。なお、ビット線やワード線の選択、電圧パルスを印加する方法などについては周知の方法が利用可能であるため、詳細な説明を省略する。以下、メモリセルＭＣ２２に対して書き込みおよび読み出しを行う場合を例に説明する。
　［高抵抗状態への書き込み動作］
　メモリセルＭＣ２２に「１」を表す１ビットデータを書き込む（記憶する）場合には、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２が制御部１０３へと電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に書き込み用の電圧パルスが印加される。書き込み用電圧パルスの電圧値は、例えば初期書き込み時は電圧値Ｖｗ１：－２．５Ｖ、それ以降は電圧値Ｖｗ：－１．８Ｖでパルス幅は例えば１００ｎｓに設定されている。
　以上のような動作により、メモリセルＭＣ２２の抵抗変化素子には書き込み電圧パルスが印加されるので、メモリセルＭＣ２２の抵抗変化素子は、「１」に対応する高抵抗状態になる。
　［低抵抗状態への消去動作］
　メモリセルＭＣ２２に「０」を表す１ビットデータを書き込む（記憶する）場合には、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２が制御部１０３へと電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に消去用の電圧パルスが印加される。消去用の電圧パルスの電圧値は、例えば、電圧値Ｖｅ：＋１．５Ｖで、パルス幅は例えば１００ｎｓに設定されている。
　以上のような動作により、メモリセルＭＣ２２の抵抗変化素子には消去用電圧パルスが印加されるので、メモリセルＭＣ２２の抵抗変化素子は、「０」に対応する低抵抗状態になる。
　［読み出し動作］
　メモリセルＭＣ２２に書き込まれているデータを読み出す場合には、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２が制御部１０３へと電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に読出電圧が印加される。読出電圧の電圧値は、例えば「＋０．５Ｖ」に設定されている。メモリセルＭＣ２２に読出電圧が印加されると、メモリセルＭＣ２２の抵抗変化素子１０の抵抗値に応じた電流値を有する電流がビット線Ｂ２とワード線Ｗ２との間に流れる。
　制御部１０３は、ワード線ドライバ１０５を介して、ビット線Ｂ２とワード線Ｗ２との間を流れる電流の大きさを検知し、電流と読出電圧とに基づいてメモリセルＭＣ２２の抵抗状態を検出する。
　メモリセルＭＣ２２の抵抗変化素子の抵抗値が高抵抗の「Ｒｂ」であれば、メモリセルＭＣ２２は「１」の状態と分かる。メモリセルＭＣ２２の抵抗変化素子１０の抵抗値が低抵抗の「Ｒａ」であれば、抵抗変化素子は「０」の状態と分かる。
　以上のような動作により、メモリセルＭＣ２２に書き込まれているデータが読み出される。
　なお、本実施形態における抵抗変化型記憶装置１００は、第１実施形態で説明した「再書き込み」の機能を有してもよい。つまり、本発明に係る電圧パルス印加装置は、第１実施形態における「再書き込み」のための回路（再書き込み部）を有してもよい。そのような再書き込み回路は、書き込み部および消去部と同様に、制御部１０３とワード線ドライバ１０５とを組み合わせた回路で実現される。
　［変形例１］
　上述の説明では１層型のクロスポイント型メモリ装置としたが、メモリアレイを積層して複層型のクロスポイント型メモリ装置として構成してもよい。また、抵抗変化素子と電流制限素子とは、互いに入れ替わっていてもよい。すなわち、ワード線が抵抗変化素子に、ビット線が電流制限素子に、接続されていてもよい。ビット線あるいはワード線が抵抗変化素子の電極を兼ねていてもよい。
　上述の説明では、抵抗変化素子が上書き可能である場合を想定して説明したが、上書きすると正常に動作しにくい場合などには、書き込み前に抵抗変化素子の抵抗状態を読み出して書き込み用パルスを印加するか否かが選択されてもよいし、書き込み前に書き込み対象となるそれぞれの抵抗変化素子の抵抗状態を初期状態に揃えた上で改めて必要な抵抗変化素子に対して書き込みが行われてもよい。
　［効果］
　以上に述べた説明より明らかなように、本実施形態の抵抗変化型記憶装置は、初期状態から抵抗値を増加させる初期書き込み電圧を通常の書き込み電圧より高くすることによって、高速な抵抗変化を安定に実現でき、非常に良好なエンデュランス特性を実現でき、極めて信頼性の高い抵抗変化型記憶装置を提供することができるという効果を有する。
　以上、本発明に係る抵抗変化素子の駆動方法およびそれを用いた抵抗変化型記憶装置について、実施形態、実施例および変形例に基づいて説明したが、本発明は、これらの実施形態、実施例および変形例に限られない。本発明の主旨を逸脱しない範囲で、これらの実施形態等の構成要素を任意に組み合わせて実現される形態や、これらの実施形態等に対して当業者が思いつく各種変形を施して得られる他の形態も、本発明に含まれる。
　たとえば、上記実施形態では、各種電圧パルスのパルス幅を１００ｎｓに設定したが、本発明は、このパルス幅に限定されるものではない。書き込みおよび消去が安定して動作する限りは、さらに小さいパルス幅を設定してもよい。
　本発明の抵抗変化素子の駆動方法および抵抗変化型記憶装置は、室温で製造可能であり、かつ信頼性が極めて高いという特性を有し、不揮発性の記憶素子およびこれを用いた記憶装置として有用である。

Claims (17)

  1. 　印加される電気的パルスの極性に応じて高抵抗状態と低抵抗状態とを遷移する、金属酸化物からなる抵抗変化層と前記抵抗変化層に接続された第１および第２の電極とを備える不揮発性の抵抗変化素子を駆動する方法であって、
    　前記第１および第２の電極間に与える第１の極性の書き込み電圧パルスによって前記抵抗変化層を低抵抗状態から高抵抗状態に遷移させる書き込み過程と、
    　前記第１および第２の電極間に与える、前記第１の極性の電圧パルスと異なる第２の極性の消去電圧パルスにより前記抵抗変化層を高抵抗状態から低抵抗状態に遷移させる消去過程とを有し、
    　前記書き込み過程では、
    　前記抵抗変化素子が製造された後の第１回目の書き込み時における前記書き込み電圧パルスの電圧値をＶｗ１とし、前記抵抗変化素子が製造された後の第２回目以降の書き込み時における前記書き込み電圧パルスの電圧値をＶｗとすると、
    　｜Ｖｗ１｜＞｜Ｖｗ｜
    　を満たすように、前記書き込み電圧パルスを前記第１および第２の電極間に印加する
    　抵抗変化素子の駆動方法。
  2. 　前記第１回目の書き込み時においては、前記抵抗変化層の抵抗値を、初期抵抗値から、前記初期抵抗値よりも高い第１の抵抗値に遷移させ、
    　前記第２回目以降の書き込み時においては、前記抵抗変化層の抵抗値を、第２の抵抗値から、前記第２の抵抗値よりも高い第３の抵抗値に遷移させ、
    　前記初期抵抗値は、前記第２の抵抗値以下である
    　請求項１記載の抵抗変化素子の駆動方法。
  3. 　前記消去過程では、
    　前記電圧値Ｖｗ及び前記消去電圧パルスの電圧値Ｖｅの関係が
    　｜Ｖｗ｜≧｜Ｖｅ｜
    　を満たすように、前記消去電圧パルスを前記第１および第２の電極間に印加する
    　請求項１または２記載の抵抗変化素子の駆動方法。
  4. 　前記書き込み過程ではさらに、
    　前記書き込み過程終了後に前記抵抗変化層の抵抗状態の判別を行い、前記抵抗変化層が低抵抗状態のままの場合には、
    　｜Ｖｗ２｜＞｜Ｖｗ｜
    　を満たす電圧値Ｖｗ２をもつ再書き込み電圧パルスを前記第１および第２の電極間に印加する
    　　請求項１～３のいずれか１項に記載の抵抗変化素子の駆動方法。
  5. 　前記消去過程では、
    　前記再書き込み電圧パルスの印加以降における前記書き込み電圧パルスの電圧値Ｖｗ及び前記消去電圧パルスの電圧値Ｖｅの電圧値の関係が
    　｜Ｖｗ｜≧｜Ｖｅ｜
    　を満たすように、前記消去電圧パルスを前記第１および第２の電極間に印加する
    　請求項４に記載の抵抗変化素子の駆動方法。
  6. 　前記書き込み過程では、
    　Ｖｗ１＝Ｖｗ２
    　を満たすように、前記再書き込み電圧パルスを前記第１および第２の電極間に印加する
    　請求項４または５記載の抵抗変化素子の駆動方法。
  7. 　前記金属酸化物がＴａＯX（０．８≦ｘ≦１．９）の化学式で表されるタンタル酸化物である
    　請求項１～６のいずれか１項に記載の抵抗変化素子の駆動方法。
  8. 　不揮発性の抵抗変化素子と、電圧パルス印加装置とを備える抵抗変化型記憶装置であって、
    　前記抵抗変化素子は、
    　印加される電気的パルスの極性に応じて高抵抗状態と低抵抗状態とを遷移する金属酸化物からなる抵抗変化層と、
    　前記抵抗変化層に接続された第１および第２の電極とを備え、
    　前記電圧パルス印加装置は、
    　前記第１および第２の電極間に与える第１の極性の書き込み電圧パルスによって前記抵抗変化層を低抵抗状態から高抵抗状態に遷移させる書き込み部と、
    　前記第１および第２の電極間に与える前記第１の極性の電圧パルスと異なる第２の極性の消去電圧パルスにより前記抵抗変化層を高抵抗状態から低抵抗状態に遷移させる消去部とを有し、
    　前記書き込み部は、
    　前記抵抗変化素子が製造された後の第1回目の書き込み時における前記書き込み電圧パルスの電圧値をＶｗ１とし、前記抵抗変化素子が製造された後の第２回目以降の書き込み時における前記書き込み電圧パルスの電圧値をＶｗとすると、
    　｜Ｖｗ１｜＞｜Ｖｗ｜
    　を満たすように、前記書き込み電圧パルスを前記第１および第２の電極間に印加する
    　抵抗変化型記憶装置。
  9. 　前記書き込み部は、前記第１回目の書き込み時においては、前記抵抗変化層の抵抗値を、初期抵抗値から、前記初期抵抗値よりも高い第１の抵抗値に遷移させ、前記第２回目以降の書き込み時においては、前記抵抗変化層の抵抗値を、第２の抵抗値から、前記第２の抵抗値よりも高い第３の抵抗値に遷移させ、
    　前記初期抵抗値は、前記第２の抵抗値以下である
    　請求項８記載の抵抗変化型記憶装置。
  10. 　前記消去部は、
    　前記電圧値Ｖｗ及び前記消去電圧パルスの電圧値Ｖｅの関係が
    　｜Ｖｗ｜≧｜Ｖｅ｜
    　を満たすように、前記消去電圧パルスを前記第１および第２の電極間に印加する
    　請求項８または９記載の抵抗変化型記憶装置。
  11. 　前記書き込み部はさらに、
    　前記書き込み過程終了後に前記抵抗変化層の抵抗状態の判別を行い、前記抵抗変化層が低抵抗状態のままの場合には、
    　｜Ｖｗ２｜＞｜Ｖｗ｜
    　を満たす電圧値Ｖｗ２をもつ再書き込み電圧パルスを前記第１および第２の電極間に印加する
    　請求項８～１０のいずれか１項に記載の抵抗変化型記憶装置。
  12. 　前記消去部は、
    　前記再書き込み電圧パルスの印加以降における前記書き込み電圧パルスの電圧値Ｖｗ及び前記消去電圧パルスの電圧値Ｖｅの電圧値の関係が
    　｜Ｖｗ｜≧｜Ｖｅ｜
    　を満たすように、前記消去電圧パルスを前記第１および第２の電極間に印加する
    　請求項１１記載の抵抗変化型記憶装置。
  13. 　前記書き込み部は、
    　Ｖｗ１＝Ｖｗ２
    　を満たすように、前記再書き込み電圧パルスを前記第１および第２の電極間に印加する
    　請求項１１または１２記載の抵抗変化型記憶装置。
  14. 　前記金属酸化物がＴａＯX（０．８≦ｘ≦１．９）の化学式で表されるタンタル酸化物である
    　請求項８～１３のいずれか１項に記載の抵抗変化型記憶装置。
  15. 　さらに、前記第１の電極または前記第２の電極と前記電圧パルス印加装置との間に電気的に接続された電流制限素子を備えた
    　請求項８～１４のいずれか１項に記載の抵抗変化型記憶装置。
  16. 　前記電流制限素子がトランジスタである
    　ことを特徴とする請求項１５記載の抵抗変化型記憶装置。
  17. 　前記電流制限素子がダイオードである
    　請求項１５記載の抵抗変化型記憶装置。
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