JP2005167064A

JP2005167064A - 不揮発性半導体記憶装置

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Publication number: JP2005167064A
Application number: JP2003405718A
Authority: JP
Inventors: Yukio Tamai; 幸夫玉井; Nobuyoshi Awaya; 信義粟屋; Shinji Kobayashi; 慎司小林; Toshiya Kawazoe; 豪哉川添; Toshimasa Suzuki; 利昌鈴木; Hidetoshi Masuda; 秀俊増田; Naoto Hagiwara; 直人萩原; Yuji Matsushita; 祐二松下; Toushi Nishi; 湯二西
Original assignee: Sharp Corp; Taiyo Yuden Co Ltd
Current assignee: Sharp Corp; Taiyo Yuden Co Ltd
Priority date: 2003-12-04
Filing date: 2003-12-04
Publication date: 2005-06-23
Also published as: US20050145910A1; US7045840B2

Abstract

【課題】ペロブスカイト型結晶構造の可変抵抗体を有する可変抵抗素子を備えた大電流駆動に依らず情報の書き込みが可能な不揮発性半導体記憶装置を提供する。
【解決手段】下部電極７と、ペロブスカイト型結晶構造の可変抵抗体８と、上部電極９を順番に積層してなる可変抵抗素子１０を備えてなる不揮発性半導体記憶装置であって、下部電極７と上部電極８の少なくとも何れか一方の電極を、粒子状導電体の集合体を備えて構成されている粒状電極とし、可変抵抗体８との界面での接触面積を実効的に低減し、可変抵抗素子１０の初期抵抗の高抵抗化する。更に、可変抵抗体８は高結晶状態になるように成膜されているのが好ましい。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置に関し、より詳細には、下部電極とペロブスカイト型結晶構造の可変抵抗体と上部電極を順番に積層してなる可変抵抗素子を備えてなる不揮発性半導体記憶装置に関する。

近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ(ＮＶＲＡＭ：ＮｏｎｖｏｌａｔｉｌｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ) として、ＦｅＲＡＭ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲＡＭ）、ＭＲＡＭ（ＭａｇｎｅｔｉｃＲＡＭ）、ＯＵＭ（ＯｖｏｎｉｃＵｎｉｆｉｅｄＭｅｍｏｒｙ)等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及びプロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。

例えば、既に実用化されているＦｅＲＡＭは酸化物強誘電体の自発分極反転現象を利用したものであり、低消費電力、高速動作を特徴とするが、コストが高く、破壊読出しという点で劣る。ＭＲＡＭで使われる巨大磁気抵抗効果（ＧＭＲ：ＧｉａｎｔＭａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ)を利用した強磁性トンネル効果素子はＦｅ、Ｃｏ、Ｎｉ等からなる２つの強磁性体層をＡｌ_２Ｏ_３等の極めて薄い絶縁層(トンネル障壁層)で挟んだ構造を有し、強磁性体層の磁化(スピン)の向き変化させることにより、絶縁層を介して流れるトンネル電流の大きさを制御し、メモリ効果を発現するものであるが、書き込み時の磁化反転における高消費電力、及び微細化に大きな問題を抱えている。また、カルコゲナイト材料の熱的相変態をベースとしたＯＵＭは低コスト、プロセス整合性において優位にたつが、熱的動作ゆえ、微細化高速動作に問題が残る。

これら既存技術に対し、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇＬｉｕやＡｌｅｘＩｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。これは超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れるという極めて画期的なものである。この現象を利用した可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（ＲｅｓｉｓｔａｎｃｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）はＭＲＡＭと異なり磁場を一切必要としないため消費電力が極めて低く、微細化、高集積化も容易であり、抵抗変化のダイナミックレンジがＭＲＡＭに比べ格段に広いため多値記憶が可能であるという優れた特徴を有する。実際のデバイスにおける基本構造は極めて単純で、図１２に例示するように、基板垂直方向に下部電極材料２１、ペロブスカイト材料２２、上部電極材料２３の順に積層された構造となっている。尚、図１に例示する素子構造では、下部電極材料２１はランタン・アルミニウム酸化物ＬａＡｌＯ_３（ＬＡＯ）の単結晶基板２４上に堆積されたイットリウム・バリウム・銅酸化物ＹＢａ_２Ｃｕ_３Ｏ_７（ＹＢＣＯ）膜、ペロブスカイト材料２２は結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ_１−ｘＣａ_ｘＭｎＯ_３（ＰＣＭＯ）膜、上部電極材料２３はスパッタリングで堆積されたＡｇ膜で、夫々形成されている。この記憶素子の動作は、上部及び下部電極間２１，２３に印加する電気的パルスの極性、電圧、パルス幅を制御することで、これら電極に挟まれたペロブスカイト薄膜の抵抗を変化させる。これらパルス印加によって変化した抵抗値はパルス印加後も長期にわたり保持され、例えば低抵抗状態を「０」、高抵抗状態を「１」とすることで不揮発性のメモリ機能が得られる。
米国特許第６２０４１３９号明細書Ｌｉｕ，Ｓ．Ｑ．ほか、"Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄｒｅｖｅｒｓｉｂｌｅＲｅｓｉｓｔａｎｃｅｃｈａｎｇｅｅｆｆｅｃｔｉｎｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅｆｉｌｍｓ"，ＡｐｐｌｉｅｄＰｈｙｓｉｃｓＬｅｔｔｅｒ，Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年

しかしながら、図１２に例示するような素子構造において、ペロブスカイト薄膜の抵抗を変化させようとする場合、上記特許文献１を参照すれば、その動作電圧が１０数Ｖ〜数１０Ｖと高く、実用上問題がある。当該動作電圧を下げることは、可変抵抗素子を構成するペロブスカイト材料の膜厚を薄くすることで実現可能であると考えられるが、同じ素子面積及び電極面積でペロブスカイト材料の膜厚を薄くすると、可変抵抗素子の抵抗値が１０Ω以下と非常に低インピーダンスとなり、通常利用できるパルス電源或いはパルス印加回路では電流供給能力が不足し、十分な電圧を可変抵抗素子に印加することが困難となることが、本願発明者等によって明らかとなった。

本発明は、上記問題点に鑑みてなされたもので、その目的は、ペロブスカイト型結晶構造の可変抵抗体を有する可変抵抗素子を備えた大電流駆動に依らず情報の書き込みが可能な不揮発性半導体記憶装置を提供することにある。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、下部電極と、ペロブスカイト型結晶構造の可変抵抗体と、上部電極を順番に積層してなる可変抵抗素子を備えてなる不揮発性半導体記憶装置であって、前記下部電極と前記上部電極の少なくとも何れか一方の電極が、粒子状導電体の集合体を備えて構成されている粒状電極であることを特徴とする。

上記特徴の不揮発性半導体記憶装置によれば、粒状電極の表面は、均一な平面とならず、粒子状導電体の各粒径に依存した微小な凹凸面が形成されるため、可変抵抗体との界面において、全面で電気的に接触することなく、多数の点接触状態が生じ、同じ接触面積で実質的に有効な接触面積を大幅に低減することが可能となる。また、本願発明者等の新知見によって、ペロブスカイト型結晶構造の可変抵抗体は、同じ断面積でも電極との接触面積が小さいと抵抗が増加することが確認されている。つまり、可変抵抗体内部で、前記接触部分に電圧印加方向に沿って流れる電流が専ら抵抗に寄与し、横方向（電圧印加方向と垂直な方向）に流れる電流が殆ど寄与していないと考えられる。従って、下部電極と上部電極の少なくとも何れか一方の電極を粒状電極とすることによって、可変抵抗体の低抵抗状態における抵抗値を通常利用できるパルス電源或いはパルス印加回路で駆動可能な抵抗値まで高くすることができる。また、このことは、粒状電極を構成する粒子状導電体の粒径（或いは平均粒径）を適切に選択することで、同じ断面積でも抵抗値を自在に制御できることになる。この結果、可変抵抗体の面積や電極面積に依らず適切な抵抗値の可変抵抗素子を得ることができ、大電流駆動に依らず情報の書き込みが可能な不揮発性半導体記憶装置を提供することができる。

また、好ましくは、上記特徴の本発明に係る不揮発性半導体記憶装置において、前記粒状電極は、絶縁体中に前記粒子状導電体を分散させて形成されている。

更に好ましくは、上記特徴の本発明に係る不揮発性半導体記憶装置において、前記可変抵抗体は成膜温度５００℃以上で成膜される。また、前記可変抵抗体は高結晶状態に成膜されている。更に、前記可変抵抗体は、低抵抗状態における体積抵抗率が１００Ωｃｍ以下である。

本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」という。）の一実施の形態につき、図面に基づいて説明する。

図１は、本発明装置１００に用いられる不揮発性記憶素子としての可変抵抗素子１０の基本的な構造を示す断面図である。可変抵抗素子１０は、基本素子構造として、下部電極７とペロブスカイト型結晶構造の可変抵抗体８と上部電極９が順番に積層した積層構造となっている。更に、特徴的な点は、上部電極９が粒子状導電体の集合体で構成されている粒状電極である点である。以下、可変抵抗素子１０について、詳細に説明する。

図１に示す基本構造の可変抵抗素子１０の形成方法は以下のとおりである。先ず、表面に１００ｎｍ厚のＳｉＯ_２熱酸化膜を形成したシリコン下地基板１４上にバリア密着層として反応性スパッタ法を用い、ＴｉＯ_２層１５を形成し、更に４００℃に加熱した基板１４、１５上に１００％Ａｒによるスパッタ法により２５０ｎｍの厚みをもつＰｔ下部電極層を堆積して下部電極７を形成する。その上に、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３（ＰＣＭＯ）をスパッタリングにより２０ｍＴｏｒｒのＯ_２雰囲気、基板温度６００℃、膜厚約１００ｎｍまで局所的にエピタキシャル成長させて、可変抵抗体８を形成する。可変抵抗体８の成膜後、可変抵抗体８上に上部電極９を形成する。上部電極９は、粒子状導電体の集合体で構成されている粒状電極として形成する。具体的には、例えば、平均粒径５μｍ程度の銀粒子（粒子状導電体の一例）が樹脂中に分散された銀ペーストを用いて形成する。銀ペーストは、米国Ｄｉｅｍａｔ社製のＤＭ６０３０Ｈｋ（銀フィラー含有率９２〜９３％）等を用いることができる。

次に、可変抵抗体８の成膜条件とその抵抗値との関係について説明する。図２に、スパッタリング成膜温度とＰＣＭＯ膜の抵抗率（電圧印加前の初期状態の抵抗率）の関係を示す。図２から分かるように、５００℃以上の温度で成膜すると、ＰＣＭＯ膜が高結晶化され、抵抗率の温度依存性が小さくなるため、この領域で成膜を行うことにより安定した抵抗率（１００Ωｃｍ以下）のＰＣＭＯ膜を得易いことが分かる。また、図２より、成膜温度が４００℃〜５００℃にかけて抵抗率が大きく変化していることが分かる。成膜温度が４００℃以下では、ＰＣＭＯ膜が非晶質となり、抵抗率が高くなっているが、その後の４００℃以上の熱処理工程で、抵抗率が低下する可能性がある。従って、上記のようにＰＣＭＯ膜の成膜温度を６００℃とすることにより、その後の熱処理工程の影響を受けない予め安定した抵抗率を得ることができる。また、可変抵抗素子１０を、既存の半導体製造プロセスを積極的に用いて製造しようとする場合、高結晶状態のＰＣＭＯ膜を用いれば、レジスト塗布、剥離、アッシング、洗浄等のその後のプロセス工程で用いる薬品に対し耐性があるという利点もある。

高結晶状態のＰＣＭＯ膜を用いることにより、可変抵抗体８自体の体積抵抗率が低下するため、そのまま可変抵抗素子１０を形成した場合に、可変抵抗素子１０の初期状態での抵抗値が１０Ω程度と低くなってしまう可能性がある。可変抵抗素子１０の初期抵抗値が低すぎると、可変抵抗素子１０の抵抗を変化させるために電圧印加した場合に大電流が流れ、書き込み時の消費電力が過剰となる、或いは、適正な電圧が印加できずに抵抗変化をおこすことが出来ない等の問題が発生する。

そこで、本実施形態では、上部電極９に上述の銀ペーストを用いて粒状電極として形成することで、可変抵抗体８との界面での接触面積を大幅に低減させ、可変抵抗素子１０全体としての初期状態での高抵抗化を図っている。以下、粒状電極による接触面積低減効果について説明する。

図３に、粒子状導電体が球形であると仮定し、粒子状導電体が密に充填されていると仮定したときの実効接触面積が、可変抵抗体８との界面全面で電気的に接触する平面状電極を用いた場合に比べてどの程度になるかを、粒子径に対して見積もった結果を示す。図３に示すように、実効接触面積比は粒子径に依存し、粒子径が大きいほど小さくなる。例えば、粒径５μｍ(半径２．５μｍ)の粒子状導電体の場合、実効接触面積は平面状電極に対しておよそ１／３０００程度まで低下する推定される。本推定計算では、界面と粒子状導電体の離間距離が所定値までを接触状態と仮定しているが、この距離を更に小さくすることで、実効接触面積は更に小さくなる。

上部電極が平面状電極の場合と、平均粒径５μｍの銀粒子（粒子状導電体）からなる銀ペーストを用いた粒状電極の場合の可変抵抗素子の初期抵抗値を、図４に示す電極構造を用いて比較実験した。当該実験に用いた電極構造は、図１に示す可変抵抗素子１０と同様に、下部電極７としてＰｔ下部電極層７ｂを形成し、その上に、ＰＣＭＯ膜８を形成し、その上面に、２種類の上部電極９ａと９ｂを形成した。一方は、銀の平面状電極９ａで、他方が、銀ペーストを用いた粒状電極９ｂである。尚、両電極９ａと９ｂの界面と平行な電極断面積は同じである。同じ下部電極７とＰＣＭＯ膜８を用いて、計測した２種類の上部電極９ａと９ｂによる可変抵抗素子の初期抵抗値を図５に示す。

上部電極９として銀を用いた場合（平面状電極９ａ）、初期抵抗値は１０Ω以下であるのに対し、銀ペースト電極（粒状電極９ｂ）の場合は、初期抵抗値は１ＭΩ程度となっており、粒状電極９ｂを用いることで実効的な電極接触面積が小さくなっていることが明らかである。粒状電極９ｂを用いることによる実効面積の減少が、上述の推定結果よりも更に減少していると考えられるが、これは銀粒子の形状が完全な球形でないこと、粒径にバラツキがあること、推定計算に用いた離間距離が大きすぎること等の誤差要因に起因しているものと考えられる。何れにせよ、上部電極９を平面状電極９ａにした場合は、可変抵抗体８の抵抗値が１０Ω以下であるため、この可変抵抗体８に抵抗変化を起こさせる電圧パルスを印加するには出力インピーダンスの相当低いパルス印加回路が必要となるうえ、大電流が流れるため実用上望ましくない。実際、出力インピーダンス５０Ωのパルス電源で３Ｖ１００ｎｓパルスでの駆動を行うと、図６に示すように、可変抵抗体８に電圧が十分に印加されず抵抗変化を起こさない。一方、銀ペースト電極（粒状電極９ｂ）を用いた場合、実効的な電極接触面積が小さくなり、初期抵抗値が１ＭΩ程度となっているため、この可変抵抗体８を出力インピーダンス５０Ωのパルス電源で駆動するのは容易である。実際にパルスを印加して抵抗を変化させた結果を図７に示す。＋３Ｖ１００ｎｓのパルスと−３Ｖ１００ｎｓのパルスを交互に印加することにより、可変抵抗体８の抵抗値が可逆的に変化することが確認できた。

以上、上部電極９として粒状電極を用いることで、可変抵抗素子１０の初期抵抗値を高抵抗に調整できることが確認できた。粒状電極を用いることによる別の利点は、粒子状導電体の粒径や粒子の密度を調整することにより、電極面積を固定したままで所望の抵抗値を得ることできる点である。

上記実施形態では、ペロブスカイト型結晶構造の可変抵抗体８として、ＰＣＭＯ膜を用いたが、ペロブスカイト型結晶構造の可変抵抗体８は、ＰＣＭＯ膜以外のペロブスカイト型結晶材料でも構わない。例えば、ランタンをドープしたチタン酸ストロンチウムを用いて、電圧パルスを印加し、抵抗を変化させた結果を図８に示す。ＰＣＭＯ膜と同様に電圧印加による抵抗値の変化が確認できる。

上記実施形態では、上部電極９と可変抵抗体８の実効的な電極接触面積を小さくするために、粒子状導電体として銀粒子が樹脂中に分散された銀ペーストから形成された粒状電極を用いたが、粒子状導電体として銀粒子に代えて白金、金など他の金属を用いてもよい。また、樹脂の代わりに絶縁性の無機材料を用いてもよい。

また、粒状電極の形成方法は、上述のような粒子状導電体を絶縁材料に分散させたペーストを塗布する方法以外にも、可変抵抗体８上に絶縁膜を形成し、その絶縁膜中に粒子状導電体（導電性粒子）を打ち込む方法でもよい。例えば、厚さ１０〜５０ｎｍ程度のシリコン酸化膜を可変抵抗体８上に成膜し、銀、銅、金、白金のような金属イオンをシリコン酸化膜と可変抵抗体８の界面付近に、１０〜２００ｋｅＶの注入エネルギ、１０^１６〜１０^１８ｃｍ^−２程度のドーズ量で打ち込むことにより、粒状電極を形成することができる。打ち込みイオンは絶縁膜の帯電による絶縁破壊を防止するために、負イオンであることが好ましい。また、イオン注入後に、１５０〜６００℃程度の熱処理をしてもよい。

上記実施形態では、上部電極９だけを粒状電極とする素子構造を説明したが、上部電極９に代えて、或いは、上部電極９に加えて、下部電極７も粒状電極としても構わない。

上記実施形態における粒子状電極を構成する粒子状導電体とは、可変抵抗体との界面の電気的接触面積を小さくすることが可能である形状であればよく、必ずしも球形に近い形状に限定されない。

次に、本発明装置１００として、上記要領で作製される可変抵抗素子１０をメモリセルとしてアレイ状に配置してメモリアレイ１０１を形成して、大容量の不揮発性半導体記憶装置を構成する場合の構成例を、図面を用いて説明する。

図９は、本発明装置１００のブロック図を示すものである。本発明装置１００は、メモリアレイ１０１内に情報が記憶され、メモリアレイ１０１は上述のようにメモリセルを複数配置した構成を用い、メモリアレイ１０１内のメモリセルに情報を記憶し、読み出すことができる。

図１０にメモリアレイ１０１を構成するメモリセル１１の断面の模式図を示す。図１０に示すように、メモリセル１１は、半導体基板１上に作製したソース領域２、ドレイン領域３、ゲート酸化膜４上に形成されたゲート電極５からなる選択トランジスタ６と、電圧印加によって抵抗値が変化する可変抵抗体８を下部電極７と上部電極９間に挟持してなる可変抵抗素子１０を、ドレイン領域３と下部電極７を電気的に接続して直列に接続して形成されている。また、上部電極９は、ビット線となる金属配線１２に接続され、ゲート電極５はワード線に接続され、ソース領域は、ソース線となる拡散層または金属配線１３に接続される。可変抵抗素子１０は、図１に示す単体の可変抵抗素子１０と同じ要領で形成される。但し、下部電極７は、図１０に示すメモリセルの構造では、半導体基板１上に形成するのではなく、層間絶縁膜１６及びドレイン領域３と連絡するコンタクトプラグ１７上に形成されている。

図１１にメモリアレイ１０１の一構成例を模式的に示す。この構成において、メモリアレイ１０１はビット線ｍ本（ＢＬ１〜ＢＬｍ）とワード線ｎ本（ＷＬ１〜ＷＬｎ）の交点にメモリセル１１がｍ×ｎ個配置した構成になる。また、ソース線がｎ本（ＳＬ１〜ＳＬｎ）で、ワード線と平行に配置される構成となっている。尚、メモリアレイ１０１の構成は、図１１の構成に限定されるものではない。

このように、メモリセル１１を選択トランジスタ６と可変抵抗素子１０の直列回路で構成することにより、ワード線の電位によって選択されたメモリセル１１の選択トランジスタ６がオン状態となり、更に、ビット線の電位によって選択されたメモリセル１１の可変抵抗素子１０にのみ選択的に書き込み或いは消去電圧が印加され、可変抵抗素子１０の可変抵抗体８の抵抗値を変化可能とする構成となっている。

図９に示す本発明装置１００の周辺回路を含むブロック構成は、一般的な不揮発性半導体記憶装置のブロック構成と同様或いは類似の構成である。簡単に各回路ブロックの説明を行う。アドレス線１０２から入力されたアドレスに対応したメモリアレイ１０１内の特定のメモリセルに情報が記憶され、その情報はデータ線１０３を通り、外部装置に出力される。ワード線デコーダ１０４は、アドレス線１０２に入力された信号に対応するメモリアレイ１０１のワード線を選択し、ビット線デコーダ１０５は、アドレス線１０２に入力されたアドレス信号に対応するメモリアレイ１０１のビット線を選択し、更に、ソース線デコーダ１０６は、アドレス線１０２に入力されたアドレス信号に対応するメモリアレイ１０１のソース線を選択する。制御回路１０８は、メモリアレイ１０１の書き込み、消去、読み出しの制御を行う。制御回路１０８は、アドレス線１０２から入力されたアドレス信号、データ線１０３から入力されたデータ入力（書き込み時）、制御信号線１１０から入力された制御入力信号に基づいて、ワード線デコーダ１０４、ビット線デコーダ１０５、ソース線デコーダ１０６、電圧スイッチ回路１０９、メモリアレイ１０１の読み出し、書き込み、及び、消去動作を制御する。図１に示す例では、制御回路１０８は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。

電圧スイッチ回路１０９は、メモリアレイ１０１の読み出し、書き込み、消去時に必要なワード線、ビット線及びソース線の電圧を与える。Ｖｃｃはデバイスの供給電圧、Ｖｓｓはグランド電圧、Ｖｐｐは書き込みまたは消去用の電圧である。また、データの読み出しは、メモリアレイ１０１からビット線デコーダ１０５、読み出し回路１０７を通って行われる。読み出し回路１０７は、データの状態を判定し、その結果を制御回路１０８に送り、データ線１０３へ出力する。

尚、図９に例示した本発明装置１００のブロック構成及びメモリセルの構成は、一例であり、適宜可変抵抗素子１０の特性等に応じて変更可能である。例えば、メモリセル１１を選択トランジスタ６と可変抵抗素子１０の直列回路で構成せずに、可変抵抗素子１０単体で構成するようにしても構わない。或いは、選択トランジスタ６に代えて選択ダイオードを用いても構わない。

以上詳細に説明したように、本発明に係る不揮発性半導体記憶装置は、可変抵抗素子を構成する電極に粒状電極を使用することで、ペロブスカイト型結晶構造の可変抵抗体の膜厚を薄くして体積抵抗率を低下させても、可変抵抗素子としての抵抗値を適正範囲に収めることができる。この結果、低電圧動作、低消費電力動作が可能な可変抵抗素子が実現される。更に、可変抵抗体の膜厚を薄くすることができるので、可変抵抗体の成膜時間が短縮されるため、製造工程の生産性が向上する。結果として、低電圧動作、低消費電力動作が可能な不揮発性半導体記憶装置を、低製造コストで提供できるようになる。

本発明に係る不揮発性半導体記憶装置に用いる可変抵抗素子の基本構造を模式的に示す断面図ペロブスカイト型結晶構造の可変抵抗体の一例としてＰＣＭＯ膜を形成する場合のスパッタリング成膜温度とＰＣＭＯ膜の抵抗率の関係を示す特性図粒状電極における粒子状導電体の半径と実効接触面積との関係を示すグラフ上面電極の違いによる可変抵抗素子の初期抵抗値を比較実験するための素子構造を模式的に示す断面図上面電極が平面状電極と粒状電極である場合の可変抵抗素子の初期抵抗値を比較して示す図上面電極が平面状電極の場合の電圧印加後の抵抗値の変化を示す図上面電極が粒状電極の場合の電圧印加後の抵抗値の変化を示す図ペロブスカイト型結晶構造の可変抵抗体がランタンをドープしたチタン酸ストロンチウムで、上面電極が粒状電極の場合の電圧印加後の抵抗値の変化を示す図本発明に係る不揮発性半導体記憶装置の全体構成を示すブロック図本発明に係る不揮発性半導体記憶装置に用いるメモリセルの構造を模式的に示す断面図本発明に係る不揮発性半導体記憶装置に用いるメモリアレイの一構成例を示す回路図従来の可変抵抗素子の素子構造の一例を模式的に示す断面図

符号の説明

１半導体基板
２ソース領域
３ドレイン領域
４ゲート酸化膜
５ゲート電極
６選択トランジスタ
７下部電極
８可変抵抗体
９上部電極
９ａ平面状電極
９ｂ粒状電極
１０可変抵抗素子
１１メモリセル
１２ビット線
１３ソース線
１４シリコン下地基板
１５ＴｉＯ_２層（バリア密着層）
１６層間絶縁膜
１７コンタクトプラグ
２１下部電極材料
２２ペロブスカイト材料
２３上部電極材料
２４単結晶基板
１００不揮発性半導体記憶装置
１０１メモリアレイ
１０２アドレス線
１０３データ線
１０４ワード線デコーダ
１０５ビット線デコーダ
１０６ソース線デコーダ
１０７読み出し回路
１０８制御回路
１０９電圧スイッチ回路
１１０制御信号線

Claims

下部電極と、ペロブスカイト型結晶構造の可変抵抗体と、上部電極を順番に積層してなる可変抵抗素子を備えてなる不揮発性半導体記憶装置であって、
前記下部電極と前記上部電極の少なくとも何れか一方の電極が、粒子状導電体の集合体を備えて構成されている粒状電極であることを特徴とする不揮発性半導体記憶装置。
前記粒状電極は、絶縁体中に前記粒子状導電体を分散させて形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記可変抵抗体は、成膜温度５００℃以上で成膜されることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
前記可変抵抗体が、エピタキシャル膜あるいは部分エピタキシャル膜であることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
前記可変抵抗体は、低抵抗状態における体積抵抗率が１００Ωｃｍ以下であることを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。