JP4857014B2 - 抵抗変化素子とそれを用いた抵抗変化型メモリ - Google Patents

抵抗変化素子とそれを用いた抵抗変化型メモリ Download PDF

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Description

本発明は、電圧または電流の印加により抵抗値が変化する抵抗変化素子と、それを用いた抵抗変化型メモリとに関する。
メモリ素子は、情報化社会を支える重要な基幹電子部品として、幅広い分野に用いられている。近年、情報携帯端末の普及に伴い、メモリ素子の微細化の要求が高まっており、不揮発性メモリ素子においても例外ではない。しかし、素子の微細化がナノメーターの領域に及ぶにつれ、従来の電荷蓄積型のメモリ素子（代表的にはＤＲＡＭ：Dynamic Random Access Memory）では、情報単位（ビット）あたりの電荷容量Ｃの低下が問題となりつつあり、この問題を回避するために様々な改善等がなされているものの、将来的な技術的限界が懸念されている。
微細化の影響を受けにくいメモリ素子として、電荷容量Ｃではなく、電気抵抗値Ｒの変化により情報を記録する不揮発性メモリ素子（抵抗変化型メモリ素子）が注目されており、このような抵抗変化型メモリ素子として、所定の電圧または電流の印加により電気抵抗値Ｒが変化する抵抗変化素子の開発が進められている。
抵抗変化素子は、通常、抵抗変化層を一対の電極により狭持した構造を有しており、上記一対の電極間に所定の電圧または電流を印加することにより、その電気抵抗値Ｒが変化する。この電気抵抗値Ｒの変化は、上記所定の電圧または電流の印加による抵抗変化層の状態の変化に基づいており、一般に、巨大抵抗変化（ＣＥＲ：Colossal Electro-Resistance）効果と呼ばれる。ＣＥＲ効果は、同じく素子の電気抵抗値Ｒが変化する現象である、いわゆる磁気抵抗（ＭＲ：Magneto-Resistance）効果とは、その原理において異なっている。
ＭＲ効果は、非磁性体を狭持する一対の磁性体において、一方の磁性体の磁化方向が他方の磁性体の磁化方向に対して平行から反平行、または、反平行から平行になるときに、当該一対の磁性体間の電気抵抗値が変化する現象をいう。現在、ＭＲ効果を発現する素子（ＭＲ素子）を用いた磁気抵抗変化型メモリ（ＭＲＡＭ）の開発が進められている。しかしながら、ＭＲ素子では、磁性体の微細化に伴って当該磁性体内に反磁界と呼ばれる成分が増加し、磁化方向の反転に必要な磁界が増大するため、ある程度以上の微細化は困難である。ＣＥＲ効果ではこのような「サイズの問題」がないこと、また、一般にＭＲ効果よりも大きい抵抗変化が得られることなどから、抵抗変化素子を、より一層の微細化を実現した次世代の不揮発性メモリ（例えば、抵抗変化型ランダムアクセスメモリ：ＲｅＲＡＭ）とする期待が高まっている。
このような抵抗変化素子として、特許文献１、２には、抵抗変化層にペロブスカイト酸化物を用いた素子が開示されており、当該酸化物として、特許文献１にはＰｒ0.7Ｃａ0.3ＭｎＯ3（ＰＣＭＯ）が、特許文献２にはＣｒドープＢａＳｒＴｉＯ3（ＢＳＴＣＯ）が例示されている。特許文献３には、抵抗変化層にＮｉＯなどの金属酸化物を用いた素子が開示されている。特許文献１〜３に開示されている素子は、いずれも、抵抗変化層に酸化物が用いられている。
米国特許第６２０４１３９号公報 特表２００２−５３７６２７号公報 特開２００４−３６３６０４号公報
抵抗変化素子を用いてメモリセルアレイを構築するためには、当該素子と、情報の記録時および読出時に素子を選択するための半導体素子（トランジスタ、ダイオードなど）とを組み合わせる必要があるが、ＰＣＭＯ、ＢＳＴＣＯのようなペロブスカイト酸化物の結晶化には、通常、６５０〜８５０℃程度の高温が必要であり、半導体製造プロセスとの親和性が課題となる。特に、素子の微細化を実現するためには、抵抗変化素子の製造プロセス温度を、上記温度範囲よりも低く、例えば、４００℃以下とすることが望まれる。
また、抵抗変化素子と半導体素子とを組み合わせる際に、配線抵抗の低減など、半導体素子のスイッチング特性の向上を目的として、水素含有雰囲気下での高温熱処理（典型的には４００〜５００℃程度）を行う必要があるが、ＰＣＭＯなどのペロブスカイト酸化物を用いた素子では、当該熱処理により素子の抵抗変化特性が劣化する傾向がみられる。
一方、特許文献３に開示の素子では、抵抗変化層がＮｉＯなどの金属酸化物であり、ペロブスカイト酸化物よりも低い温度での形成が可能であると考えられ、素子の製造プロセス温度の低減が期待される。しかし、特許文献３に開示の素子は、特許文献１、２に開示の素子と同様に、水素含有雰囲気下での熱処理により、その抵抗変化特性が劣化する傾向を示す。これは、特許文献１〜３に開示の素子における抵抗変化層が酸化物からなり、熱処理時の水素暴露によって当該酸化物が還元されることで、抵抗変化層に構造的な欠陥、例えば過度の酸素欠損など、が生じるためではないかと考えられる。
そこで本発明は、これら抵抗変化層が酸化物からなる従来の素子とは異なる構成を有し、半導体製造プロセスとの親和性に優れるとともに水素含有雰囲気下における熱処理安定性に優れる抵抗変化素子と、それを用いた抵抗変化型メモリとを提供することを目的とする。
本発明の抵抗変化素子は、電気抵抗値が異なる２以上の状態が存在し、かつ、所定の電圧または電流の印加により、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化層を備える。前記抵抗変化層は、窒化物を形成しうる第１および第２の元素と、窒素とを含む。前記第１の元素は、Ｔｉ、Ｔａ、Ｃｏ、ＣｕおよびＮｂから選ばれる少なくとも１種である。前記第２の元素は、Ａｌ、Ｈｆ、ＣｒおよびＳｉから選ばれる少なくとも１種である。
本発明の抵抗変化型メモリは、上記本発明の抵抗変化素子をメモリ素子として備える。
本発明の抵抗変化素子は、ペロブスカイト酸化物を抵抗変化層とする従来の抵抗変化素子とは異なり、例えば、４００℃以下の製造プロセスにより形成できるなど、半導体製造プロセスとの親和性に優れる。
本発明の抵抗変化層は、また、酸化物を抵抗変化層とする従来の抵抗変化素子とは異なり、水素含有雰囲気下における熱処理安定性に優れる。本発明の抵抗変化素子が水素含有雰囲気下での熱処理安定性に優れる理由は明確ではないが、熱処理時の水素暴露によっても、抵抗変化層に構造的な欠陥が生じにくいためではないかと考えられる。
以下、図面を参照しながら、本発明の実施の形態について説明する。以下の説明において、同一の部材に同一の符号を付して、重複する説明を省略する場合がある。
図１に示す抵抗変化素子１は、基板１２と、下部電極２および上部電極４からなる一対の電極と、下部電極２および上部電極４により狭持された抵抗変化層３とを備える。下部電極２、抵抗変化層３および上部電極４は、多層構造体（積層体）１１として上記順に基板１２上に配置されている。
抵抗変化層３は、窒化物を形成しうる第１および第２の元素と、窒素とを含む。
素子１には、抵抗変化層３の電気抵抗値、即ち、下部電極２と上部電極４との間の電気抵抗値、が異なる２以上の状態が存在する。所定の電圧または電流を抵抗変化層３に、具体的には下部電極２と上部電極４との間に、印加することにより、素子１は、上記２以上の状態から選ばれる１つの状態から他の状態へ変化する。素子１に電気抵抗値が異なる２つの状態（相対的に高抵抗の状態を状態Ａとし、相対的に低抵抗の状態を状態Ｂとする）が存在する場合、所定の電圧または電流の印加により、素子１は、状態Ａから状態Ｂへ、あるいは、状態Ｂから状態Ａへと変化する。
このような素子１は、ペロブスカイト酸化物を抵抗変化層とする従来の抵抗変化素子に比べて低い温度、例えば、４００℃以下の製造プロセスにより形成でき、半導体製造プロセスとの親和性に優れる。素子１は、また、酸化物を抵抗変化層とする従来の抵抗変化素子とは異なり、水素含有雰囲気下における熱処理安定性に優れる。即ち、上記構成を有する素子１とすることにより、半導体素子との組み合わせによる様々なデバイス、例えば、抵抗変化型メモリ、への応用が容易となるほか、素子の微細化、および、素子の微細化に伴うデバイスの高集積化、高特性化の実現に有利となる。
また、素子１は、その抵抗変化特性に優れており、例えば、高い抵抗変化比を得ることができる。抵抗変化比とは、素子の抵抗変化特性の指標となる数値であり、素子が示す最大電気抵抗値をＲMAX、最小電気抵抗値をＲMINとしたときに、式（ＲMAX−ＲMIN）／ＲMINにより求められる値である。
第１および第２の元素は、それぞれ、窒化物を形成しうる元素であればよく、例えば、金属元素またはＳｉであればよい。
より具体的には、第１の元素は、例えば、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｃｏ（コバルト）、Ｃｕ（銅）およびＮｂ（ニオブ）から選ばれる少なくとも１種であればよい。なかでも、抵抗変化層３に第１の元素とともに含まれる第２の元素を適切に選択することでより大きな抵抗変化比が得られることから、Ｔｉが好ましい。
第２の元素は、例えば、Ａｌ（アルミニウム）、Ｈｆ（ハフニウム）、Ｃｒ（クロム）およびＳｉ（ケイ素）から選ばれる少なくとも１種であればよい。なかでも、抵抗変化層３に第２の元素とともに含まれる第１の元素を適切に選択することでより大きな抵抗変化比が得られることから、Ａｌが好ましい。
第１の元素と第２の元素との組み合わせは特に限定されないが、より大きな抵抗変化比が得られることから、第１の元素がＴｉであり、第２の元素がＡｌであることが好ましい。このような抵抗変化層３は、ＴｉとＡｌと窒素とを含む、ともいえる。
抵抗変化層３が、第１の元素としてＴｉを含み、第２の元素としてＡｌを含む場合、抵抗変化層３におけるＴｉの含有率Ｘ1（重量％）とＡｌの含有率Ｘ2（重量％）との合計に対するＡｌの含有率Ｘ2の比Ｚ（Ｚ＝Ｘ2／（Ｘ1＋Ｘ2））は、０．５〜０．９であることが好ましい。
抵抗変化層３は、上記第１および第２の元素と窒素とを含む限り、その構成は特に限定されない。例えば、抵抗変化層３が、第１の元素の窒化物（窒化物Ａ）と第２の元素の窒化物（窒化物Ｂ）とを含んでいてもよい。この場合、抵抗変化層３は、２種類以上の元素の窒化物を含むともいえる。
窒化物Ａと窒化物Ｂとを含む抵抗変化層３の構造としては、例えば、窒化物Ａと窒化物Ｂとの固溶体であってもよく、その他、窒化物Ｂのマトリクス中に、窒化物Ａのドメインがグラニュラー状に分散した構造（グラニュラー構造）なども考えられる。
また実施例に具体的な例を示すが、抵抗変化層３は、厚さ１ｎｍ以下の窒化物Ａ膜と、厚さ１ｎｍ以下の窒化物Ｂ膜とを交互に積層して得た層であってもよい。
上記例示した第１および第２の元素を、窒化物の状態における導電性の観点から見ると、第１の元素の窒化物の導電性は、第２の元素の窒化物よりも大きい傾向を示す。即ち、上記例示した第１および第２の元素を含む抵抗変化層３は、相対的に低抵抗な窒化物Ａと、相対的に高抵抗な窒化物Ｂとを含むともいえる。
この観点から見ると、窒化物の状態における第１の元素の体積抵抗率が１０-1Ω・ｃｍ以下であり、窒化物の状態における第２の元素の体積抵抗率が１０3Ω・ｃｍ以上であることが好ましい。ここで、当該窒化物としては、各元素における化学量論比を満たす組成物を考えればよく、複数の化学量論比を満たす組成がある場合には、第１の元素の場合、最も体積抵抗率が大きい組成物を、第２の元素の場合、最も体積抵抗率が小さい組成物を考えればよい。
抵抗変化層３は、酸素をさらに含んでいてもよい。この場合、抵抗変化層３が含む酸素の量によっては、抵抗変化層３におけるリーク電流を低減でき、抵抗変化特性により優れる素子１とすることができる。ただし、抵抗変化層が酸素を過度に含むと、水素雰囲気下における素子の熱処理安定性が低下するため、抵抗変化層３における酸素の含有率は、通常、１０重量％程度以下とすればよい。
酸素をさらに含む抵抗変化層３としては、例えば、第１の元素および第２の元素から選ばれる少なくとも１種の元素の酸窒化物を含む抵抗変化層３が挙げられる。抵抗変化層３は、第１の元素および第２の元素の双方を含む酸窒化物を含んでいてもよい。
抵抗変化層３が上記酸窒化物を含む場合、当該酸窒化物は抵抗変化層３における少なくとも一部に含まれていればよく、例えば、当該酸窒化物からなる抵抗変化層３であってもよいし、上記グラニュラー構造におけるドメインの少なくとも一部が酸窒化物である抵抗変化層３であってもよい。また、第１の元素および第２の元素を含む窒化物からなる膜と、上記酸窒化物からなる膜とが積層された抵抗変化層３であってもよい。
抵抗変化層３が酸素をさらに含む場合、抵抗変化層３は、第１の元素および第２の元素から選ばれる少なくとも１種の酸化物を部分的に含んでいてもよい。
下部電極２は、基本的に導電性を有していればよく、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｔａ（タンタル）、イリジウム−タンタル合金（Ｉｒ−Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）など、あるいは、これらの合金、酸化物、窒化物、弗化物、炭化物、硼化物、シリサイドなどからなればよい。半導体製造プロセスとの親和性をより向上できる観点からは、下部電極２が、Ｉｒ、Ｒｕ、Ｉｒ−Ｏ（酸化イリジウム）、Ｒｕ−Ｏ（酸化ルテニウム）、Ｔｉ、Ａｌ、Ｔｉ−Ａｌ合金、Ｔｉ−Ａｌ−Ｎ（窒化チタンアルミニウム）などからなることが好ましい。下部電極２は、上述した材料から選ばれる２以上の異なる材料の積層体からなってもよい。
上部電極４は、基本的に導電性を有していればよく、例えば、Ａｕ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ａｌ、Ｃｕ、Ｔａ、Ｉｒ−Ｔａ、ＩＴＯなど、あるいは、これらの合金、酸化物、窒化物、弗化物、炭化物、硼化物などからなればよい。半導体製造プロセスとの親和性をより向上できる観点からは、上部電極４が、酸化されにくい材料、または、酸化後も導電性を保持できる材料からなることが好ましく、例えば、Ｉｒ、Ｒｕ、Ｒｅ、Ｏｓ、Ｒｈ、Ｐｔ、Ａｕなどからなることが好ましい。同様の理由から、上部電極４が、Ｉｒ−Ｏ、Ｒｕ−Ｏ、Ｒｅ−Ｏ(酸化レニウム)、Ｏｓ−Ｏ(酸化オスミウム)、Ｒｈ−Ｏ(酸化ロジウム)などの酸化物からなることが好ましく、また、Ｔｉ−Ｎ(窒化チタン)、Ｆｅ−Ｎ(窒化鉄)、Ｔｉ−Ａｌ−Ｎなどの窒化物からなることが好ましい。上部電極４は、上述した材料から選ばれる２以上の異なる材料の積層体からなってもよい。
基板１２は、例えば、シリコン（Ｓｉ）基板であればよく、この場合、基板１２における下部電極２に接する表面が酸化されていてもよい（基板１２の表面に酸化膜が形成されていてもよい）。基板１２がＳｉ基板である場合、本発明の抵抗変化素子と半導体素子との組み合わせが容易となる。なお、本明細書では、トランジスタやコンタクトプラグ（以下、単に「プラグ」ともいう）などを形成した加工済みの基体も、「基板」と称する。
本発明の抵抗変化素子の構成は、電気抵抗値が異なる２以上の状態が存在し、所定の電圧または電流の印加により上記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化層３を備える限り特に限定されない。
例えば、図１に示すように、下部電極２、抵抗変化層３および上部電極４を含む多層構造体１１が基板１２上に形成され、抵抗変化層３が下部電極２および上部電極４により狭持された構成であってもよい。また例えば、図２に示すように、下部電極２と上部電極４との間に、中間電極１３を狭持する一対の抵抗変化層３ａ、３ｂが配置された構成であってもよい。この場合、下部電極２と中間電極１３との間、上部電極４と中間電極１３との間、および、下部電極２と上部電極４との間、から選ばれる少なくとも１つの電極間に所定の電圧または電流を印加することにより、電気抵抗値が異なる少なくとも３つの状態を取りうる、即ち多値化が実現された、抵抗変化素子１とすることができる。また、同様の多層構造を重ねることにより、さらなる多値化の実現も可能である。
所定の電圧または電流は、下部電極２および上部電極４を介して、素子１に印加すればよい。所定の電圧または電流の印加により、素子１における上記状態が変化する（例えば、状態Ａから状態Ｂへ）が、変化後の状態（例えば、状態Ｂ）は、素子１に所定の電圧または電流が再び印加されるまで保持され、上記電圧または電流の印加により、再び変化する（例えば、状態Ｂから状態Ａへ）。
素子１に印加される所定の電圧または電流は、素子１が状態Ａにあるときと、状態Ｂにあるときとの間で必ずしも同一でなくてもよく、その大きさ、極性、流れる方向などは、素子１の状態により異なっていてもよい。即ち、本明細書における「所定の電圧または電流」とは、素子１がある状態にあるときに、当該状態とは異なる他の状態へ変化できる「電圧または電流」であればよい。
このように抵抗変化素子１では、その電気抵抗値を、素子１に所定の電圧または電流を印加するまで保持できるため、素子１と、素子１における上記状態を検出する機構（即ち、素子１の電気抵抗値を検出する機構）とを組み合わせ、上記各状態に対してビットを割り当てる（例えば、状態Ａを「０」、状態Ｂを「１」とする）ことにより、不揮発性の抵抗変化型メモリ（メモリ素子、あるいは、２以上のメモリ素子が配列したメモリアレイ）を構築できる。また、抵抗変化素子１では、このような状態の変化を少なくとも２回以上繰り返し行うことができ、不揮発性のランダムアクセスメモリを構築できる。その他、上記各状態に対してＯＮまたはＯＦＦを割り当てることにより、素子１をスイッチング素子へ応用することも可能である。
素子１に印加する電圧または電流は、パルス状（パルス電圧または電流パルス）であることが好ましい。この場合、素子１を用いてメモリなどのデバイスを構築する際に、当該デバイスにおける消費電力の低減やスイッチング効率の向上を図ることができる。パルスの形状は、特に限定されず、例えば、正弦波状、矩形波状および三角波状から選ばれる少なくとも１つの形状であればよい。パルスの幅は、通常、数ナノ秒〜数ミリ秒程度の範囲であればよい。
デバイスの駆動をより簡便に行うためには、パルスの形状が三角波状であることが好ましい。素子１の応答をより高速にするためには、パルスの形状が矩形波状であることが好ましく、この場合、数ナノ秒〜数マイクロ秒程度の応答を図ることができる。簡便な駆動、消費電力の低減、および、早い応答速度の並立を図るためには、パルスの形状が、正弦波状、あるいは、矩形波状の立ち上がり部／立ち下がり部を適度なスロープ形状とした台形波状であることが好ましい。正弦波状や台形波状のパルスは、素子１の応答速度を、数十ナノ秒〜数百マイクロ秒程度とする場合に適しており、三角波状のパルスは、素子１の応答速度を、数十マイクロ秒〜数ミリ秒程度とする場合に適している。
素子１には電圧を印加することが好ましく、この場合、素子１の微細化や、素子１を用いて構築したデバイスの小型化がより容易となる。上記状態Ａおよび状態Ｂの２つの状態が存在する素子１の場合、下部電極２と上部電極４との間に電位差を発生させる電位差印加機構を素子１に接続し、例えば、下部電極２の電位に対して上部電極４の電位が正となるようなバイアス電圧（正バイアス電圧）を素子１に印加することにより、素子１を状態Ａから状態Ｂへと変化させ、下部電極２の電位に対して上部電極４の電位が負となるようなバイアス電圧（負バイアス電圧）を素子１に印加することにより（即ち、状態Ａから状態Ｂへの変化時とは極性を反転させた電圧を印加することにより）、素子１を状態Ｂから状態Ａへ変化させてもよい。電位差印加機構としては、例えば、パルスジェネレータを用いればよい。
本発明の抵抗変化素子を、半導体素子、例えば、ダイオード、ＭＯＳ電界効果トランジスタ（ＭＯＳ−ＦＥＴ）などのトランジスタなど、と組み合わせることにより、抵抗変化型メモリを構築できる。
本発明の抵抗変化素子とＭＯＳ−ＦＥＴとを組み合わせた、抵抗変化型メモリ（素子）の一例を図３に示す。
図３に示す抵抗変化型メモリ素子３１は、抵抗変化素子１とトランジスタ２１とを備えており、素子１は、トランジスタ２１およびビット線３２と電気的に接続されている。トランジスタ２１のゲート電極はワード線３３に電気的に接続されており、トランジスタ２１における残る１つの電極は接地されている。このようなメモリ素子３１では、トランジスタ２１をスイッチング素子として、素子１における上記状態の検出（即ち、素子１の電気抵抗値の検出）、および、素子１への所定の電圧または電流の印加が可能となる。例えば、素子１が、電気抵抗値が異なる２つの状態をとる場合、図３に示すメモリ素子３１を、１ビットの抵抗変化型メモリ素子とすることができる。
トランジスタ２１は、例えば、ＭＯＳ−ＦＥＴとして一般的な構成であればよい。
図４に、抵抗変化素子１とトランジスタ２１とを備えるメモリ素子３１の具体的な構成の一例を示す。図４に示すメモリ素子３１では、トランジスタ２１が形成された基板１２上に抵抗変化素子１が形成されており、トランジスタ２１と抵抗変化素子１とが一体化されている。より具体的には、基板１２上にソース２２およびドレイン２３が形成されており、ドレイン２３と素子１の下部電極２とは、プラグ３４を介して電気的に接続されている。ソース２２は、図示しないが、別途接地などの電気的接続がなされていればよい。基板１２におけるソース２２とドレイン２３との間には、ゲート絶縁膜２４およびゲート電極２５が形成されており、素子１の下部電極２上には、抵抗変化層３および上部電極４が上記順に積層されている。ゲート電極２５は、ワード線（図示せず）と電気的に接続され、上部電極４はプラグ３５を介してビット線３２と電気的に接続されている。基板１２上には、基板１２の表面、ならびに、トランジスタ２１および素子１の全体を覆うように層間絶縁層３６が配置されている。なお、基板１２上の符号２６で示された部分は、素子分離部２６である。
層間絶縁層３６は、ＳｉＯ2やＡｌ2Ｏ3などの絶縁材料からなればよく、２以上の種類の材料の積層体であってもよい。絶縁材料には、ＳｉＯ2やＡｌ2Ｏ3の他、レジスト材料のような有機材料を用いてもよい。有機材料を用いる場合、スピナーコーティングなどにより簡便に層間絶縁層３６を形成できるため、平坦でない表面上へ層間絶縁層３６を形成する場合においても、自らの表面が平坦な層間絶縁層３６の形成が容易となる。この場合、層間絶縁層３６として、感光性樹脂であるポリイミドのような材料を用いることが好ましい。
図４に示す例では、抵抗変化素子とＭＯＳ−ＦＥＴとを組み合わせることにより抵抗変化型メモリ素子を構築しているが、本発明の抵抗変化型メモリの構成は図４に示す例に限定されない。例えば、本発明の抵抗変化素子と、選択素子として、その他の種類のトランジスタやダイオードなど、任意の半導体素子とを組み合わせてもよい。
また、図４に示すメモリ素子３１は、トランジスタ２１の直上に抵抗変化素子１を配置した構成を有するが、トランジスタ２１と抵抗変化素子１とを互いに離れた場所に配置し、下部電極２とドレイン２３とを引き出し電極により電気的に接続してもよい。メモリ素子３１の製造プロセスを容易にするためには、抵抗変化素子１とトランジスタ２１とを互いに離して配置することが好ましいが、図４に示すようにトランジスタ２１の直上に抵抗変化素子１を配置すれば、メモリ素子３１の占有面積を小さくでき、より高密度な抵抗変化型メモリアレイを実現できる。
メモリ素子３１への情報の記録は、抵抗変化素子１への所定の電圧または電流の印加により行えばよく、素子１に記録した情報の読出は、例えば、素子１へ印加する電圧または電流の大きさを記録時とは変化させることにより行えばよい。
情報の記録および読出方法として、パルス状の電圧を素子１に印加する方法の一例について、図５を用いて説明する。
図５に示す例では、抵抗変化素子１は、ある閾値（Ｖ0）以上の大きさを有する正バイアス電圧の印加により、相対的に電気抵抗が大きい状態Ａから、相対的に電気抵抗が小さい状態Ｂへ変化し、ある閾値（Ｖ0’）以上の大きさを有する負バイアス電圧の印加により、状態Ｂから状態Ａへ変化する抵抗変化特性を有するとする。なお、正バイアス電圧は、下部電極２の電位に対する上部電極４の電位が正となる電圧のことであり、負バイアス電圧は、下部電極２の電位に対する上部電極４の電位が負となる電圧のことであるとする。各バイアス電圧の大きさは、下部電極２と上部電極４との間の電位差の大きさに相当する。
抵抗変化素子１の初期状態が、状態Ａであるとする。下部電極２と上部電極４との間にパルス状の正バイアス電圧ＶSE（｜ＶSE｜≧Ｖ0）を印加すると、素子１は状態Ａから状態Ｂへと変化する（図５に示すＳＥＴ）。このとき印加する正バイアス電圧をＳＥＴ電圧とする。
ここで、ＳＥＴ電圧よりも小さく、大きさがＶ0未満の正バイアス電圧を素子１に印加すれば、素子１の電気抵抗値を、素子１の電流出力として検出できる（図５に示すＲＥＡＤ１およびＯＵＴＰＵＴ１）。素子１の電気抵抗値の検出は、素子１に、大きさがＶ0’未満の負バイアス電圧を印加することによっても行うことができ、これら、素子１の電気抵抗値を検出するために印加する電圧をＲＥＡＤ電圧（ＶRE）とする。ＲＥＡＤ電圧は、図５に示すようにパルス状であってもよく、この場合、パルス状のＳＥＴ電圧とした時と同様に、メモリ素子３１における消費電力の低減やスイッチング効率の向上を図ることができる。ＲＥＡＤ電圧の印加では、素子１の状態（状態Ｂ）は変化しないため、複数回ＲＥＡＤ電圧を印加した場合においても、同一の電気抵抗値を検出できる。
次に、下部電極２と上部電極４との間にパルス状の負バイアス電圧ＶRS（｜ＶRS｜≧Ｖ0’）を印加すると、素子１は状態Ｂから状態Ａへと変化する（図５に示すＲＥＳＥＴ）。このとき印加する負バイアス電圧をＲＥＳＥＴ電圧とする。
ここで、素子１にＲＥＡＤ電圧を印加すれば、素子１の電気抵抗値を、素子１の電流出力として検出できる（図５に示すＲＥＡＤ２およびＯＵＴＰＵＴ２）。この場合も、ＲＥＡＤ電圧の印加では、素子１の状態（状態Ａ）は変化しないため、複数回ＲＥＡＤ電圧を印加した場合においても、同一の電気抵抗値を検出できる。
このように、パルス状の電圧の印加により、メモリ素子３１への情報の記録および読出を行うことができ、読出によって得られる素子１の出力電流の大きさは、素子１の状態に対応して異なる。ここで、相対的に出力電流の大きい状態（図５におけるＯＵＴＰＵＴ１）を「１」、相対的に出力電流の小さい状態（図５におけるＯＵＴＰＵＴ２）を「０」とすれば、メモリ素子３１を、ＳＥＴ電圧により情報「１」を記録し、ＲＥＳＥＴ電圧により情報「０」を記録する（情報「１」を消去する）メモリ素子とすることができる。
図４に示すメモリ素子３１において、抵抗変化素子１にパルス状の電圧を印加するためには、ワード線によりトランジスタ２１をＯＮ状態とし、ビット線３２を介して電圧を印加すればよい。
ＲＥＡＤ電圧の大きさは、ＳＥＴ電圧およびＲＥＳＥＴ電圧の大きさに対して、通常、１／４〜１／１０００程度であればよい。ＳＥＴ電圧およびＲＥＳＥＴ電圧の具体的な値は、抵抗変化素子１の構成にもよるが、通常、０．１Ｖ〜２０Ｖ程度の範囲であり、１Ｖ〜１２Ｖ程度の範囲が好ましい。
素子１の電気抵抗値の検出は、検出する素子とは別に参照素子を準備し、当該参照素子に対しても同様にＲＥＡＤ電圧を印加して、得られた参照抵抗値（例えば、参照出力電流値）と、検出する素子の抵抗値（例えば、出力電流値）との差分の検出により行うことが好ましい。図６に示す方法では、メモリ素子３１からの出力４２を負帰還増幅回路４４ａにより増幅した出力４５と、参照素子４１からの出力４３を負帰還増幅回路４４ｂにより増幅した出力４６とを差動増幅回路４７に入力し、差動増幅回路４７から得られた出力信号４８を検出している。
図７に示すように、２以上のメモリ素子３１をマトリクス状に配列した場合、不揮発性かつランダムアクセス型の抵抗変化型メモリ（アレイ）５１を構築できる。メモリアレイ５１では、２以上のビット線３２から選ばれる１つのビット線（Ｂn）と、２以上のワード線３３から選ばれる１つのワード線（Ｗn）とを選択することにより、座標（Ｂn、Ｗn）に位置するメモリ素子３１ａへの情報の記録およびメモリ素子３１ａからの情報の読出が可能となる。
図７に示すように、２以上のメモリ素子３１をマトリクス状に配列する場合、少なくとも１つのメモリ素子３１を参照素子とすればよい。
図８に示すように、パストランジスタ３７を用い、２以上の抵抗変化素子１をマトリクス状に配列することによっても、不揮発性かつランダムアクセス型の抵抗変化型メモリ（アレイ）５２を構築できる。メモリアレイ５２では、ビット線３２は素子１の下部電極２に、ワード線３３は素子１の上部電極４に、それぞれ電気的に接続されている。メモリアレイ５２では、２以上のビット線３２から選ばれる１つのビット線（Ｂn）に接続されたパストランジスタ３７ａと、２以上のワード線３３から選ばれる１つのワード線（Ｗn）に接続されたパストランジスタ３７ｂとを選択的にＯＮ状態とすることにより、座標（Ｂn、Ｗn）に位置する抵抗変化素子１ａへの情報の記録、および、抵抗変化素子１ａからの情報の読出が可能となる。素子１ａの情報を読出すためには、例えば、素子１ａの電気抵抗値に対応する電圧である、図８に示す電圧Ｖを測定すればよい。なお、図８に示すメモリアレイ５２には参照素子群３８が配置されており、参照素子群３８に接続されたビット線（Ｂ0）に対応するパストランジスタ３７ｃを選択的にＯＮ状態とし、図８に示す電圧ＶREFを測定することにより、素子１ａの出力と、参照素子群３８の出力との差分を検出できる。
また、図８に示すメモリアレイ５２では、パストランジスタ３７により選択されなかった非選択の素子１を参照素子として利用することも可能である。この方法では、パストランジスタ３７により選択された素子１ａ周辺の素子の状態を検証しながら、参照素子を適宜設定する必要があるため、メモリアレイとしての動作がやや遅くなることがあるが、メモリアレイの構成をより簡便にできる。
図９に示すように、本発明の抵抗変化素子１と、非線形の電流電圧特性（Ｉ−Ｖ特性）を有する選択素子３９（図９では一例としてダイオード）とを組み合わせたメモリ素子４０とし、２以上の当該メモリ素子４０をマトリクス状に配列することによっても、不揮発性かつランダムアクセス型の抵抗変化型メモリ（アレイ）５３を構築できる。
図９に示すメモリ素子４０では、ビット線３２とワード線３３との間に、抵抗変化素子１および選択素子３９を電気的に直列に接続しているが、この場合、選択素子３９を介した回り込みの抵抗成分を低減できる。
図７〜９に示すメモリアレイは、２以上の抵抗変化素子１に、情報の記録および読出時に素子を選択するためのスイッチング素子が接続された構造を有する、ともいえる。
本発明の抵抗変化素子１および素子１を構成する各層は、半導体の製造プロセスを応用し、一般的な薄膜形成プロセスおよび微細加工プロセスにより形成すればよい。例えば、パルスレーザーデポジション（ＰＬＤ）、イオンビームデポジション（ＩＢＤ）、クラスターイオンビーム、およびＲＦ、ＤＣ、電子サイクロトン共鳴（ＥＣＲ）、ヘリコン、誘導結合プラズマ（ＩＣＰ）、対向ターゲットなどの各種スパッタリング法、分子線エピタキシャル法（ＭＢＥ）などの蒸着法、イオンプレーティング法などを用いればよい。これらＰＶＤ（Physical Vapor Deposition）法の他に、ＣＶＤ（Chemical Vapor Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、メッキ法、ＭＯＤ（Metal Organic Decomposition）法、あるいは、ゾルゲル法などを用いてもよい。
各層の微細加工には、例えば、半導体製造プロセスや磁性デバイス（ＧＭＲやＴＭＲなどの磁気抵抗素子など）製造プロセスに用いられるイオンミリング、ＲＩＥ（Reactive Ion Etching）、ＦＩＢ（Focused Ion Beam）などの物理的あるいは化学的エッチング法、および、微細パターン形成のためのステッパー、ＥＢ（Electron Beam）法などを用いたフォトリソグラフィー技術を組み合わせて用いればよい。各層の表面の平坦化には、例えば、ＣＭＰ（Chemical Mechanical Polishing）、クラスター−イオンビームエッチングなどを用いればよい。
素子１を構成する各層の形成に、酸化、窒化あるいは酸窒化処理が必要である場合、当該処理は、酸素や窒素の原子、分子、イオン、ラジカル、プラズマなどを用いて行えばよい。一例として、ＴｉとＡｌとの酸窒化物層（Ｔｉ−Ａｌ−Ｎ−Ｏ）をスパッタリング法により形成する場合、例えば、アルゴン雰囲気下あるいはアルゴンと窒素との混合雰囲気下においてＴｉとＡｌとの窒化物層（Ｔｉ−Ａｌ−Ｎ）を形成し、当該形成した窒化物層と酸素とを接触させて酸化処理すればよい。プラズマやラジカルの発生には、電子サイクロトン共鳴（ＥＣＲ）放電、グロー放電、ＲＦ放電、ヘリコン、誘導結合プラズマ（ＩＣＰ）などの各種方法を利用できる。
後述する保護絶縁膜、バリアメタル、プラグメタルの堆積方法、微細加工方法および平坦化方法についても同様であり、本発明の抵抗変化素子を備えるメモリ素子、メモリアレイなどの電子デバイスも、同様の方法により形成できる。
本発明の抵抗変化素子の製造方法の一例を、本発明の抵抗変化素子が組み込まれたメモリ素子の製造方法の一例として、図１０Ａ〜図１０Ｈに示す。
最初に、図１０Ａに示すように、トランジスタ２１が形成された基板１２の表面に、トランジスタ２１を覆うように保護絶縁膜６１を堆積し、堆積した保護絶縁膜６１の表面をＣＭＰなどにより平坦化した後に、保護絶縁膜６１に対して選択的にエッチングを行ってプラグ用開口部６２を形成する。
保護絶縁膜６１は、例えば、ＳｉＯ2からなればよく、より具体的にはＴＥＯＳ（テトラエチルオルトシリケート）とＯ3（オゾン）から形成したＳｉＯ2膜（ＴＥＯＳ膜）であってもよい。基板１２表面へのトランジスタ２１の形成方法は、一般的な手法によればよい。図１０Ａに示すトランジスタ２１は、ソース２２、ドレイン２３、ゲート絶縁膜２４、ゲート電極２５および素子分離部２６を備える一般的なＭＯＳ−ＦＥＴである。プラグ用開口部６２は、トランジスタ２１のドレイン２３が露出するように形成すればよい。
次に、図１０Ｂに示すように、保護絶縁膜６１の表面にバリアメタル６３およびプラグメタル６４を順に堆積する。バリアメタル６３には、プラグメタル６４の拡散を抑制したり、周囲の絶縁層との密着性を高めたりする作用を有する材料、あるいは、プラグメタル６４をメッキにより形成する場合にはシードとしての作用を有する材料を用いればよく、例えば、チタン（Ｔｉ）膜と窒化チタン（Ｔｉ−Ｎ）膜とからなる積層体や、タンタル（Ｔａ）膜と窒化タンタル（Ｔａ−Ｎ）膜とからなる積層体などを用いればよい。プラグメタル６４には基本的に導電性に優れる材料を用いればよく、例えば、タングステン、アルミニウム、銅などを用いればよい。プラグメタル６４は、プラグ用開口部６２を充填するように堆積すればよい。
次に、図１０Ｃに示すように、堆積したバリアメタル６３およびプラグメタル６４における保護絶縁膜６１上の部分をＣＭＰなどにより除去し、ドレイン２３と電気的に接続されたプラグ３４を形成する。
次に、図１０Ｄに示すように、プラグ３４および保護絶縁膜６１の表面に、下部電極２、抵抗変化層３および上部電極４を順に形成する。下部電極２は、プラグ３４との間に電気的な接続が確保されるように形成すればよい。
次に、図１０Ｅに示すように、形成した下部電極２、抵抗変化層３および上部電極４を所定の形状に微細加工する。
次に、図１０Ｆに示すように、保護絶縁膜６１上に、下部電極２、抵抗変化層３および上部電極４の積層体１１を覆うように、保護絶縁膜６６を堆積する。保護絶縁膜６６は、例えば、上述したＴＥＯＳ膜からなればよい。
次に、図１０Ｇに示すように、保護絶縁膜６６の表面をＣＭＰなどにより平坦化した後、保護絶縁膜６６に対して選択的にエッチングを行ってプラグ用開口部６７を形成する。プラグ用開口部６７は、上部電極４が露出するように形成すればよい。
次に、図１０Ｈに示すように、保護絶縁膜６６の表面に密着用メタル６８および配線用メタル６９を順に堆積し、ビット線３２と、ビット線３２と上部電極４とを電気的に接続するプラグ３５を形成する。密着用メタル６８には、周囲の絶縁層との密着性を高める作用を有する材料、あるいは、配線用メタル６９をメッキにより形成する場合にはシードとしての作用を有する材料を用いればよく、例えば、チタン（Ｔｉ）膜と窒化チタン（Ｔｉ−Ｎ）膜とからなる積層体や、タンタル（Ｔａ）膜と窒化タンタル（Ｔａ−Ｎ）膜とからなる積層体や炭窒化シリコン（Ｓｉ−Ｃ−Ｎ）などを用いればよい。配線用メタル６９には基本的に導電性に優れる材料を用いればよく、例えば、タングステン、銅、アルミニウムなどを用いればよい。配線用メタル６９は、プラグ用開口部６７を充填するように、かつ、ビット線３２が形成されるように堆積すればよい。このようにして図４に示すメモリ素子３１を形成できる。なお、保護絶縁膜６１および６６は、図４に示す層間絶縁層３６となる。
図１０Ａ〜図１０Ｈに示す方法では、トランジスタのオン抵抗値の安定化などを目的とする水素含有雰囲気下での熱処理以外にも、例えば、プラグメタル６４あるいは配線用メタル６９に用いるタングステンの堆積など、水素系ガスプロセスに基づく堆積、成膜などが行われるたびに、素子１が水素暴露されることになる。
図１０Ａ〜図１０Ｈに示す方法では、抵抗変化層３として、例えば、第１の元素と第２の元素と窒素とからなる固溶体を形成すればよいが、このような抵抗変化層３では、その厚さが薄くなるに従って、メモリ素子としての特性（メモリ特性）に寄与しないリーク電流の増加が生じることがある。この場合、酸窒化物を含む抵抗変化層３とすることにより、上記リーク電流を低減できる。酸窒化物を含むことでリーク電流を低減できる理由は明確ではないが、例えば、以下の（１）〜（２）に示す原理が考えられる。
（１）図１１Ａに示す抵抗変化層３の粒界９１がリーク電流のパスとなっている可能性がある。図１１Ｂに示すように、酸窒化物が粒界９２に位置する、即ち、抵抗変化層３が酸窒化された粒界９２を有する、ことでリーク電流を低減できる。
（２）図１２Ａに示すように、抵抗変化層３が、相対的に高抵抗である窒化物Ｂのマトリクス９３中に、相対的に低抵抗である窒化物Ａのドメイン９４がグラニュラー状に分散した構造（グラニュラー構造）を有する場合、窒化物Ａのドメイン９４を経由してホッピング的な伝導が生じている可能性がある。図１２Ｂに示すように、上記ドメインの少なくとも一部が酸窒化物からなる、即ち、抵抗変化層３が酸窒化されたドメイン９５を含む、ことでリーク電流を低減できる。
酸窒化物を含む抵抗変化層３とするためには、例えば、図１０Ｄに示す工程において、酸窒化物からなる抵抗変化層３を形成したり、窒化物からなる抵抗変化層３を形成した後に酸素雰囲気下における熱処理を行ったりすればよい。後述する図１４Ｇに示す工程においても同様である。
また、図１３Ａに示すように、窒化物膜９６とともに酸窒化物膜９７を含む抵抗変化層３とすることによってもリーク電流を低減できる。この場合、酸窒化物膜９７を２以上含む抵抗変化層３（図１３Ｂ）であってもよいし、窒化物膜９６と酸窒化物膜９７とが交互に積層された抵抗変化層３（図１３Ｃ）であってもよい。また、２以上の異なる組成を有する酸窒化物膜９７ａ、９７ｂを含む抵抗変化層３（図１３Ｄ）であってもよいし、上記酸窒化物膜９７ａ、９７ｂが交互に積層された抵抗変化層３（図１３Ｅ、Ｆ）であっても、酸窒化物膜のみからなる抵抗変化層３（図１３Ｆ）であってもよい。
本発明の抵抗変化素子の製造方法の別の一例を、本発明の抵抗変化素子が組み込まれたメモリ素子の製造方法の一例として、図１４Ａ〜図１４Ｋに示す。
最初に、図１０Ａ〜図１０Ｃに示す工程と同様にして、図１４Ａに示すように、ＭＯＳ−ＦＥＴであるトランジスタ２１が形成された基板１２の表面に保護絶縁膜６１ａを堆積し、堆積した保護絶縁膜６１ａに、トランジスタ２１のドレイン２３と電気的に接続されたプラグ３４、および、トランジスタ２１のソース２２と電気的に接続されたプラグ７０を形成する。プラグ７０は、プラグ３４と同様に形成すればよい。
次に、図１４Ｂに示すように、保護絶縁膜６１ａ、プラグ３４およびプラグ７０上に下部電極２を形成する。下部電極２は、プラグ３４との間に電気的な接続が確保されるように形成すればよい。
次に、図１４Ｃに示すように、下部電極２を、プラグ３４の直上の部分を除いてエッチングなどにより除去する。
次に、図１４Ｄに示すように、プラグ７０の表面に、プラグ７０との電気的な接続が確保されるように、ソース２２と後に形成されるビット線３２とを接続するための電極７１を形成する。電極７１は、基本的に、導電性を有する材料からなればよい。
次に、図１４Ｅに示すように、保護絶縁膜６１ａ上に、下部電極２および電極７１を覆うように保護絶縁膜６１ｂを堆積した後に、図１４Ｆに示すように、保護絶縁膜６１ｂの表面をＣＭＰなどにより平坦化して、下部電極２および電極７１を露出させる。
次に、図１４Ｇに示すように、保護絶縁膜６１ｂ、下部電極２および電極７１上に、抵抗変化層３および上部電極４を形成する。
次に、図１４Ｈに示すように、抵抗変化層３および上部電極４を、所定の形状に微細加工する。
次に、図１４Ｉに示すように、保護絶縁膜６１ｂおよび電極７１上に、抵抗変化層３および上部電極４を覆うように、保護絶縁膜６６を形成する。
次に、図１４Ｊに示すように、保護絶縁膜６６の表面をＣＭＰなどにより平坦化した後、保護絶縁膜６６に対して選択的にエッチングを行ってプラグ用開口部７２を形成する。プラグ用開口部７２は、電極７１が露出するように形成すればよい。
次に、図１４Ｋに示すように、保護絶縁膜６６の表面に密着用メタル６８および配線用メタル６９を順に堆積し、ビット線３２と、ビット線３２と電極７１とを電気的に接続するプラグ７３を形成する。配線用メタル６９は、プラグ用開口部７２を充填するように、かつ、ビット線３２が形成されるように堆積すればよい。このようにして、図４に示すメモリ素子３１とは異なる構成を有するメモリ素子７４を形成できる。
以下、実施例により、本発明をより詳細に説明する。本発明は、以下に示す実施例に限定されない。
（実施例１）
実施例１では、図１に示す構成を有する抵抗変化素子１を作製し、その抵抗変化特性を評価した。また、実施例１では、抵抗変化層３を、第１の元素であるＴｉと、第２の元素であるＡｌと、窒素とからなる窒化物固溶体とし、当該固溶体におけるＴｉの含有率Ｘ1とＡｌの含有率Ｘ2との合計に対する上記Ｘ2の重量比Ｚ（Ｚ＝Ｘ2／（Ｘ1＋Ｘ2））を変化させたサンプルを９種類（サンプル１−１〜１−９）作製して、それぞれの素子サンプルにおける抵抗変化特性を評価した。素子サンプルの具体的な作製方法を、図１５Ａ〜図１５Ｅを参照しながら説明する。
最初に、基板１２として、表面に熱酸化膜（ＳｉＯ2膜：図示せず）が形成されたＳｉ基板を準備し、準備したＳｉ基板上に、形成する下部電極２の形状に対応した開口部（典型的には素子の接合部のサイズ（接合面積）に対して約３倍オーバーラップした幅を有する長方形状であり、一例として、接合面積が１μｍ×１μｍの素子を形成する場合、幅７μｍ×長さ２０μｍの長方形部に加え、パッド引き出し用配線およびコンタクトパッド部に相当する多角形部を含めた開口部）を有するメタルマスクＡ８１を配置して、下部電極２としてＴｉＮ層（厚さ４００ｎｍ）を形成した（図１５Ａ）。なお、図１５Ａでは、メタルマスクＡ８１について、その開口部以外の部分を示す。以降の図におけるメタルマスクについても同様である。
下部電極２であるＴｉＮ層の形成は、Ｔｉをターゲットとして用い、マグネトロンスパッタリング法により、圧力０．１Ｐａの窒素−アルゴン混合雰囲気下（窒素：アルゴン（分圧比）＝約４：１）にて、Ｓｉ基板の温度を０〜４００℃（主に３５０℃）とした上で、印加電力をＤＣ４ｋＷとして行った。
次に、メタルマスクＡ８１を除去した後に、形成した下部電極２の一部を覆うように、正方形の開口部を有するメタルマスクＢ８２を配置し、下部電極２上に抵抗変化層３としてＴｉ−Ａｌ−Ｎ層（ＴＡＮ層：厚さ２〜２００ｎｍ、典型的には５０ｎｍ）を形成した（図１５Ｂ）。メタルマスクＢ８２を配置する際には、その開口部の中心（矩形状の対象物において、対向する頂点間を結ぶ２本の直線の交点を、当該対象物の中心とする、以下同じ）と、下部電極２の中心とが一致するようにした。
抵抗変化層３であるＴＡＮ層の形成は、Ｔｉ−Ａｌ合金をターゲットとして用い、マグネトロンスパッタリング法により、圧力０．１Ｐａの窒素−アルゴン混合雰囲気下（窒素：アルゴン（分圧比）＝約４：１）にて、Ｓｉ基板の温度を２５０〜４００℃（主に３５０℃）とした上で、印加電力をＤＣ５ｋＷとして行った。このとき、ターゲットとして用いたＴｉ−Ａｌ合金の組成を変化させることで、上記重量比Ｚが異なるＴＡＮ層を９種類、それぞれ個別に形成した（サンプル１−１〜１−９、各サンプルにおける重量比Ｚは以下の表１を参照）。
形成した抵抗変化層３の構成を、抵抗測定、Ｘ線光電子分光（ＸＰＳ）、エネルギー分散型Ｘ線分光（ＥＤＡＸ）、Ｘ線回折評価により別途確認したところ、抵抗変化層３は、ＴｉとＡｌと窒素とからなる固溶体であった。
次に、メタルマスクＢ８２を除去した後に、抵抗変化層３であるＴＡＮ層を覆うように上述したＴＥＯＳ膜（厚さ４００ｎｍ）を堆積させ層間絶縁層３６を形成した（図１５Ｃ）。
次に、フォトリソグラフィー法およびドライエッチングにより、素子の接合部を形成するための開口部８５を、抵抗変化層３が露出するように形成した（図１５Ｄ）。開口部８５の面積は、１μｍ×１μｍ〜０．１ｍｍ×０．１ｍｍ（典型的には１０μｍ×１０μｍ）の範囲で変化させた。開口部８５の面積が素子１の接合面積となる。
次に、上記露出した抵抗変化層３に接するように、上部電極４としてＴｉＮ層を形成し、図１５Ｅに示す断面構造を有する抵抗変化素子１とした。当該ＴｉＮ層は、下部電極２と同様にして形成した。
図１６に、作製した素子１をその上部電極４側から見た平面図を示す。図１６における断面Ａ−Ａが、図１５Ｅに相当する。
上記のように作製した９種類の素子サンプル（サンプル１−１〜１−９）とは別に、抵抗変化層がＡｌＮからなる素子（サンプル１−１０）と、抵抗変化層がＴｉＮからなる素子（サンプル１−１１）とを作製した。両サンプルの抵抗変化層は、ターゲットとしてＴｉ−Ｎ合金およびＡｌ−Ｎ合金をそれぞれ用いた以外は、サンプル１−１〜１−９と同様にして形成し、両サンプルにおける抵抗変化層以外の各層は、サンプル１−１〜１−９と同様とした。
このようにして作製した各サンプルに対し、下部電極および上部電極を介して、図５に示すようにパルス状のＳＥＴ電圧、ＲＥＳＥＴ電圧およびＲＥＡＤ電圧を印加し、その抵抗変化比を評価した。評価方法を以下に示す。
（抵抗変化比の評価方法）
パルスジェネレータを用い、各素子サンプルの上部電極と下部電極との間に、ＳＥＴ電圧として３Ｖ（正バイアス電圧）、ＲＥＳＥＴ電圧として−３Ｖ（負バイアス電圧、大きさ３Ｖ）、ＲＥＡＤ電圧として０．０１Ｖ（正バイアス電圧）を印加した（各電圧のパルス幅は２００ｎｓ）。ＳＥＴ電圧およびＲＥＳＥＴ電圧を印加した後、ＲＥＡＤ電圧の印加により読み出した電流値からサンプルの電気抵抗値を算出し、算出した電気抵抗値の最大値をＲMAX、最小値をＲMINとして、（ＲMAX−ＲMIN）／ＲMINで示す式より、サンプルの抵抗変化比を求めた。
評価結果を以下の表１および図１７に示す。
Figure 0004857014
表１および図１７に示すように、重量比Ｚが０．５〜０．９の範囲のサンプルで、１０倍以上の高い抵抗変化比が得られた。特に重量比Ｚが０．６〜０．８の範囲では素子の抵抗変化比は１００倍を超え、重量比Ｚが０．７であるサンプル１−７では５００倍、重量比Ｚが０．８であるサンプル１−８では７００倍の極めて高い抵抗変化比が得られた。
一方、重量比Ｚが０．４以下であるサンプル１−１〜１−４では抵抗変化比がほとんど得られなかったが、抵抗変化層の抵抗値が低く、ＳＥＴ電圧（ＲＥＳＥＴ電圧）の印加時に、素子に３Ｖの電圧が印加できなかったことが原因であると考えられる。サンプル１−１〜１−４では、抵抗変化層の厚さをより大きくすることにより、抵抗変化比が得られる可能性がある。
抵抗変化層がＡｌＮからなるサンプル１−１０では、逆に、抵抗変化層の抵抗値が非常に大きく、３Ｖの印加電圧では素子に電流を流すことが難しかった。そこで、印加電圧を徐々に増加させたところ、破壊的なブレークダウンが素子に生じ、抵抗変化比を得ることができなかった。
次に、上記抵抗変化比の評価とは別に、上記のようにして作製したサンプル１−１〜１−１１に対して水素雰囲気下における熱処理（４００℃、１５分）を行い、当該熱処理後における各サンプルの抵抗変化比を評価した。評価方法は、上記と同様とした。評価結果を以下の表２に示す。
Figure 0004857014
表２に示すように、重量比Ｚが０．５〜０．９の範囲のサンプルで、熱処理前と同様、１０倍以上の高い抵抗変化比が得られ、サンプル１−６および１−７では、熱処理により抵抗変化比が増大した。
また、素子の接合面積を変化させて同様の評価を行ったところ、上記と同様の結果が得られ、本発明の抵抗変化素子の熱処理安定性が素子の接合面積に影響を受けにくいことがわかった。
また、下部電極２として、ＴｉＮ層の代わりに、Ｔｉ層、Ａｌ層、Ｃｕ層、Ｔａ層、Ｉｒ0.7Ｔａ0.3層、ＩＴＯ層、Ｎｉ層、Ｃｏ層、Ｆｅ層、Ｔｉ0.65Ａｌ0.35合金層、および、Ｔｉ0.65Ａｌ0.35Ｎ層を用いた場合にも上記と同様の結果が得られた。
(実施例２)
実施例２では、図４に示す構成を有するメモリ素子３１を作製し、その抵抗変化特性を評価した。評価した素子サンプルは、上述した図１０Ａ〜図１０Ｈに示す方法により作製し、重量比Ｚ＝０．７のＴＡＮ層からなる抵抗変化層３とした。
保護絶縁膜６１は、厚さ４００ｎｍのＴＥＯＳ膜とした。バリアメタル６３は、Ｔｉ膜とＴｉＮ膜との積層体とした。プラグメタル６４はタングステン膜とした。
下部電極２はＴｉＮ層（厚さ２００ｎｍ）とし、実施例１と同様にして形成した。
抵抗変化層３は、重量比Ｚ＝０．７のＴＡＮ層（厚さ２〜２００ｎｍ、典型的には５０ｎｍ）とし、当該ＴＡＮ層は、Ｔｉ0.3Ａｌ0.7合金をターゲットとして用い、マグネトロンスパッタリング法により、圧力０．１Ｐａの窒素−アルゴン雰囲気下（窒素：アルゴン（分圧比）＝約４：１）にて、Ｓｉ基板の温度を２５０〜４００℃（主に３５０℃）とした上で、印加電力をＤＣ５ｋＷとして形成した。
上部電極４はＴｉＮ層（典型的には厚さ３００ｎｍ）とし、下部電極２と同様にして形成した。
保護絶縁膜６６は厚さ８００ｎｍのＴＥＯＳ膜とした。密着用メタル６８は厚さ１０ｎｍのＴａＮ膜とし、配線用メタル６９は厚さ３００ｎｍのＣｕ膜とした。なお、配線用メタル６９は、図１０Ｈに示すビット線３２を構成するように堆積させた。
このようにして、図４に示す構成を有するメモリ素子３１（サンプル２−１）を作製した。サンプル２−１の接合面積は、０．５μｍ×０．５μｍとした。
上記のようにして作製したサンプル２−１に対し、図５に示すようにパルス状のＳＥＴ電圧、ＲＥＳＥＴ電圧およびＲＥＡＤ電圧を印加し、メモリ素子としての動作確認を行うとともに、その抵抗変化比を評価した。
動作確認は、ゲート２５への電圧の印加によりトランジスタ２１をＯＮ状態とし、ソース２２と上部電極４との間に、ＳＥＴ電圧として２Ｖ（正バイアス電圧）、ＲＥＳＥＴ電圧として−２Ｖ（負バイアス電圧、大きさ２Ｖ）、ＲＥＡＤ電圧として０．０５Ｖ（正バイアス電圧）を印加して、サンプル２−１から出力される電流値を測定して行った。サンプル２−１に印加する各電圧のパルス幅は２００ｎｓとした。なお、当該電流値の測定は、サンプル２−１とは別に配置した参照抵抗に対し、サンプル２−１に印加したＲＥＡＤ電圧と同様の電圧を印加して得た参照電流値との差動値を検出することにより行った。
動作確認の結果、サンプル２−１では、７０倍の抵抗変化比が得られるとともに、メモリ素子として安定した動作が可能であることが確認できた。また、１０7回以上のＳＥＴ電圧およびＲＥＳＥＴ電圧の印加によっても、その抵抗変化特性（即ちメモリ特性）は失われないことがわかった。
次に、上記抵抗変化比の評価に用いたサンプルとは別個に作製したサンプル２−１を水素雰囲気下において熱処理（４００℃、１５分）し、当該熱処理後におけるサンプル２−１の抵抗変化比を同様に評価したところ、６５倍の抵抗変化比が得られ、サンプル２−１の水素雰囲気下における熱処理安定性が確認できた。
なお、下部電極２としてＴｉＮ層の代わりに、Ｃｕ層を用いたサンプル（サンプル２−２）、および、Ａｌ層を用いたサンプル（サンプル２−３）をそれぞれ作製し、サンプル２−１と同様にして、水素雰囲気下における熱処理後の抵抗変化比の評価を行ったところ、サンプル２−２では６倍の、サンプル２−３では４倍の抵抗変化比が得られることが確認できた。また、双方のサンプルとも、１０7回以上のＳＥＴ電圧およびＲＥＳＥＴ電圧の印加によっても、その抵抗変化特性は失われないことがわかった。
次に、１６個のサンプル２−１をマトリクス状（４×４）に配列して１６ビットのメモリアレイを構築し、サンプル２−１のメモリ素子としての動作確認と同様の方法により、当該メモリアレイの動作確認を行ったところ、ランダムアクセス型の抵抗変化型メモリとしての動作を確認できた。
サンプル２−１〜２−３の作製とは別に、以下の表３に示す構成を有する比較例サンプルＡ１〜Ａ８を作製し、水素雰囲気下における熱処理前と当該熱処理後とにおける、各比較例サンプルの抵抗変化比を評価した。なお、表３の下部電極、抵抗変化層および上部電極の欄における括弧内の数字は、当該層の厚さ（ｎｍ）を示す。また、比較例サンプルＡ１〜Ａ８における下部電極、抵抗変化層および上部電極以外の各層の構成、ならびに、素子接合面積などは、全てサンプル２−１と同様とした。
比較例サンプルＡ１〜Ａ８における各層は、以下のように形成した。
サンプルＡ１、Ａ４〜Ａ８の下部電極および上部電極のＰｔ層は、マグネトロンスパッタリング法により、圧力０．７Ｐａのアルゴン雰囲気下において、Ｓｉ基板の温度を２７℃とした上で、印加電力を１００Ｗとして形成した。
サンプルＡ１のＰＣＭＯ層、ならびに、サンプルＡ２、Ａ３のＳｒＲｕＯ3層、ＢＳＴＣＯ層、ＳｒＺｒ0.998Ｃｒ0.002Ｏ3（ＳＺＣＯ）層は、圧力３Ｐａの酸素−アルゴン混合ガス雰囲気下（酸素：アルゴン（分圧比）＝１：４）において、Ｓｉ基板の温度を４００〜７５０℃（典型的には４００℃と７５０℃の両方の条件）とした上で、印加電力を１００Ｗとして形成した。
サンプルＡ２のＡｕ層は、Ａｕターゲットを電子ビームで昇華して堆積を行う電子ビーム蒸着法により、Ｓｉ基板の温度を室温として形成した。
サンプルＡ３のＴｉ／Ｐｔ層は、多元カソードを有するマグネトロンスパッタリング装置により、圧力０．１Ｐａのアルゴン雰囲気下において、Ｓｉ基板の温度を室温とした上で、印加電力をＲＦ１００Ｗとして、Ｔｉ、Ｐｔの順にin-situにて形成した。
サンプルＡ４のＮｉＯ層、サンプルＡ５のＮｂ2Ｏ5層、サンプルＡ６のＴｉＯ2層、サンプルＡ７のＷＯ3層、ならびに、サンプルＡ８のＣｏＯ層は、圧力３Ｐａの酸素−アルゴン混合ガス雰囲気下（酸素：アルゴン（分圧比）＝１：４）にて、Ｓｉ基板の温度を４００℃とした上で、印加電力を１００Ｗとして形成した。
比較例サンプルＡ１〜Ａ８における熱処理前後の抵抗変化比の評価結果を表３に示す。
Figure 0004857014
表３に示すように、比較例サンプルＡ１〜Ａ８では、水素雰囲気下での熱処理前には、１０倍以上の大きな抵抗変化比が得られるサンプルが存在したものの、当該熱処理により全てのサンプルにおいて大きく抵抗変化比が低下した。特許文献１（米国特許第6204139号）および特許文献２（特表2002-537627号公報）によれば、抵抗変化層としてＰＣＭＯ、ＢＳＴＣＯ、ＳＺＣＯなどを用いることにより、数桁以上の抵抗変化比が得られるとされるが、熱処理後のサンプルＡ１〜Ａ３では全く再現できなかった。これは、素子の水素暴露により、サンプルＡ１〜Ａ３の抵抗変化層が劣化したためと考えられる。
同様に特許文献３（特開2004-363604号公報）によれば、抵抗変化層としてＮｉＯ、Ｎｂ2Ｏ5、ＴｉＯ2、ＷＯ3、ＣｏＯを用いることにより、数桁以上の抵抗変化比が得られるとされるが、熱処理後のサンプルＡ４〜Ａ８では全く再現できなかった。これは、素子の水素暴露により、サンプルＡ４〜Ａ８の抵抗変化層が劣化したためと考えられる。
（実施例３）
実施例３では、図４に示す構成を有するメモリ素子３１を作製し、その抵抗変化特性を評価した。評価した素子サンプルは、上述した図１０Ａ〜図１０Ｈに示す方法により作製し、ＴｉとＡｌとＮとＯとからなる（重量比Ｚ＝０．７）抵抗変化層３とした。
抵抗変化層３は、まず、実施例２と同様にして重量比Ｚが０．７のＴＡＮ層（厚さ２〜２００ｎｍ、典型的には５０ｎｍ）を形成し、形成したＴＡＮ層を、圧力１００Ｐａの酸素−アルゴン混合雰囲気下（酸素：アルゴン（分圧比）＝１：４）において、室温で１時間保持する（酸化処理）ことにより形成した。酸化処理前のＴＡＮ層では、ＴＡＮ層の厚さを薄くするに従ってリーク電流が増加する傾向を示したが、当該酸化処理により、リーク電流を大きく減少できた。酸化処理により、ＴＡＮ層の構造が、図１１Ａあるいは図１２Ａに示す構造から、図１１Ｂあるいは図１２Ｂに示す構造へ変化したと考えられる。
抵抗変化層３以外の各層は、下部電極２であるＴｉＮ層の厚さを１００ｎｍとし、上部電極であるＴｉＮ層の厚さを２００ｎｍとした以外は、サンプル２−１と同様に形成した。
各層の形成後、全体を水素雰囲気下にて熱処理（４００℃、１５分）して、サンプル３−１とした。
このようにして作製したサンプル３−１に対し、実施例２と同様にして、ＳＥＴ電圧、ＲＥＳＥＴ電圧およびＲＥＡＤ電圧を印加し、メモリ素子としての動作確認を行うとともに、その抵抗変化比を評価した。
動作確認の結果、サンプル３−１では、約５０倍の抵抗変化比が得られるとともに、メモリ素子として安定した動作が可能であることが確認できた。また、１０7回以上のＳＥＴ電圧およびＲＥＳＥＴ電圧の印加によっても、その抵抗変化特性（即ちメモリ特性）は失われないことがわかった。
次に、１６個のサンプル３−１をマトリクス状（４×４）に配列して１６ビットのメモリアレイを構築し、メモリ素子としての動作確認と同様の方法により、当該メモリアレイの動作確認を行ったところ、ランダムアクセス型の抵抗変化型メモリとしての動作を確認できた。
サンプル３−１の作製とは別に、厚さ１ｎｍ以下のＡｌ−Ｎ膜とＴｉ−Ｎ膜とを交互に積層して形成した層を抵抗変化層３とする素子（サンプル３−２）を作製した。サンプル３−２の抵抗変化層３は、第１の元素の窒化物Ａとして膜厚ｄが０．４ｎｍのＴｉ−Ｎ膜と、第２の元素の窒化物Ｂとして膜厚Ｄが０．２ｎｍのＡｌ−Ｎ膜とを、繰り返し回数ｎが３８回交互に積層して（即ちＴｉ−Ｎ膜およびＡｌ−Ｎ膜の形成を交互にそれぞれ３８回行って）、形成した。このような抵抗変化層３は、Ｔｉ−Ｎ膜およびＡｌ−Ｎ膜の各膜の厚さが１ｎｍ以下と非常に小さいため、ＴｉおよびＡｌが相互に拡散していると考えられる。また、Ｔｉ−Ｎ膜の膜厚ｄが０．４ｎｍであり、Ａｌ−Ｎ膜の膜厚Ｄが０．２ｎｍであることは、抵抗変化層３としての重量比Ｚが０．７であることに相当する。
Ａｌ−Ｎ膜およびＴｉ−Ｎ膜の積層は、多元カソードを有するマグネトロンスパッタリング装置により、ＴｉおよびＡｌのターゲットを用い、それぞれのターゲットからの蒸着をシャッターおよびウェハホルダーの位置を切り替えることで行った。両膜の積層条件は、圧力０．１Ｐａの窒素−アルゴン雰囲気下（窒素：アルゴン（分圧比）＝約４：１）とし、Ｓｉ基板の温度を２５０〜４００℃（主に３５０℃）とし、印加電力をＤＣ５ｋＷとした。Ａｌ−Ｎ膜およびＴｉ−Ｎ膜を上記のように積層して形成した抵抗変化層３の厚さは約２５ｎｍであった。
サンプル３−２におけるその他の層の形成は、サンプル３−１と同様に行った。
このようにして作製したサンプル３−２に対し、実施例２と同様にして、ＳＥＴ電圧、ＲＥＳＥＴ電圧およびＲＥＡＤ電圧を印加し、メモリ素子としての動作確認を行うとともに、その抵抗変化比を評価した。
動作確認の結果、サンプル３−２では、約１００倍の抵抗変化比が得られるとともに、メモリ素子として安定した動作が可能であることが確認できた。また、水素雰囲気下の熱処理（４００℃、１５分）の後も、得られる抵抗変化比には変化が見られなかった。また、当該熱処理の前後のそれぞれにおいて、１０7回以上のＳＥＴ電圧およびＲＥＳＥＴ電圧の印加によっても、その抵抗変化特性（即ちメモリ特性）は失われないことがわかった。
サンプル３−２の作製とは別に、窒化物ＡとしてＴｉ−Ｎの他にＴａ−Ｎ、Ｃｏ−Ｎ、Ｃｕ−Ｎ、Ｎｂ−Ｎ、および、Ｔｉ−Ｇａ−Ｎを、窒化物ＢとしてＡｌ−Ｎの他に、Ｈｆ−Ｎ、Ｃｒ−Ｎ、およびＡｌ−Ｓｉ−Ｎを用い、サンプル３−２と同様にして、厚さ１ｎｍ以下の窒化物Ａからなる膜と、厚さ１ｎｍ以下の窒化物Ｂからなる膜とを積層して形成した抵抗変化層３を有する素子（サンプル３−３〜３−９）を形成した。各素子の構成を以下の表４に示す。表４におけるｄは窒化物Ａ膜の厚さ（ｎｍ）であり、Ｄは窒化物Ｂ膜の厚さ（ｎｍ）であり、ｎは積層の繰り返し回数（回）である。
Figure 0004857014
このようにして作製したサンプル３−３〜３−９に対し、実施例２と同様にして、ＳＥＴ電圧、ＲＥＳＥＴ電圧およびＲＥＡＤ電圧を印加し、メモリ素子としての動作確認を行うとともに、その抵抗変化比を評価した。
動作確認の結果、サンプル３−３〜３−９では、４５倍以上の抵抗変化比が得られるとともに、メモリ素子として安定した動作が可能であることが確認できた。また、サンプル３−３〜３−９では、水素雰囲気下における熱処理（４００℃、１５分）の後も、得られる抵抗変化比には変化が見られず、当該熱処理の前後のそれぞれにおいて、１０7回以上のＳＥＴ電圧およびＲＥＳＥＴ電圧の印加によっても、その抵抗変化特性（即ちメモリ特性）は失われないことがわかった。
（実施例４）
実施例４では、図１４Ｋに示す構成を有するメモリ素子７４を作製し、その抵抗変化特性を評価した。評価した素子サンプルは、上述した図１４Ａ〜図１４Ｋに示す方法により作製し、重量比Ｚ＝０．７のＴＡＮ層からなる抵抗変化層３とした。
保護絶縁膜６１ａは、厚さ４００ｎｍのＴＥＯＳ膜とした。バリアメタル６３は、Ｔｉ膜とＴｉＮ膜との積層体とした。プラグメタル６４は、タングステン膜とした。
下部電極２はＴｉＮ層（厚さ１００ｎｍ）とし、実施例１と同様にして形成した。
保護絶縁膜６１ｂはＴＥＯＳ膜とした。
抵抗変化層３は、重量比Ｚ＝０．７のＴＡＮ層（厚さ２ｎｍ〜２００ｎｍ、典型的には５０ｎｍ）とし、当該ＴＡＮ層は、Ｔｉ0.3Ａｌ0.7合金をターゲットとして用い、マグネトロンスパッタリング法により、圧力０．１Ｐａの窒素−アルゴン雰囲気下（窒素：アルゴン（分圧比）＝約４：１）にて、Ｓｉ基板の温度を２５０〜４００℃（主に３５０℃）とした上で、印加電力をＤＣ５ｋＷとして形成した。
上部電極４はＴｉＮ層（厚さ２００ｎｍ）とし、下部電極２と同様にして形成した。
保護絶縁膜６６は厚さ８００ｎｍのＴＥＯＳ膜とした。密着用メタル６８は厚さ２０ｎｍのＴａＮ膜とし、配線用メタル６９は厚さ３００ｎｍのＣｕ膜とした。なお、配線用メタル６９は、図１４Ｋに示すビット線３２を構成するように堆積させた。
最後に、全体を水素雰囲気下で熱処理（４００℃、１５分）して、図１２Ｋに示す構成を有するメモリ素子７４（サンプル４）を作製した。
上記のようにして作製したサンプル４に対し、図５に示すようにパルス状のＳＥＴ電圧、ＲＥＳＥＴ電圧およびＲＥＡＤ電圧を印加し、メモリ素子としての動作確認を行うとともに、その抵抗変化比を評価した。
動作確認は、ゲート２５への電圧の印加によりトランジスタ２１をＯＮ状態とし、ソース２２と上部電極４との間に、ＳＥＴ電圧として２Ｖ（正バイアス電圧）、ＲＥＳＥＴ電圧として−２Ｖ（負バイアス電圧、大きさ２Ｖ）、ＲＥＡＤ電圧として０．０５Ｖ（正バイアス電圧）を印加して、サンプル４から出力される電流値を測定して行った。サンプル４に印加する各電圧のパルス幅は２００ｎｓとした。なお、当該電流値の測定は、サンプル４とは別に配置した参照抵抗に対し、サンプル４に印加したＲＥＡＤ電圧と同様の電圧を印加して得た参照電流値との差動値を検出することにより行った。
動作確認の結果、サンプル４では、およそ５０倍の抵抗変化比が得られるとともに、メモリ素子として安定動作が可能であることが確認できた。また、１０7回以上のＳＥＴ電圧およびＲＥＳＥＴ電圧の印加によっても、その抵抗変化特性は失われず、エンデュランス特性に優れるメモリ素子が形成できたことがわかった。サンプル４の評価結果を以下の表５に示す。
Figure 0004857014
次に、ＳＥＴ電圧、ＲＥＳＥＴ電圧およびＲＥＡＤ電圧の形状（駆動波形状）を、図５に示す矩形状から、パルスの立ち上がり／立ち下がりに約１０ｎｓのスロープを設けた台形波状へ変更して（パルス幅は変更せず）、上記の動作確認を行ったところ、駆動波形状が矩形波状の時と同様に、メモリ素子として安定した動作が可能であることが確認できた。駆動波形状を正弦波形状へ変更した時（パルス幅は変更せず）も同様であった。なお、駆動波形状を上記台形波状および正弦波状とすることにより、パルス電圧を素子に印加する際に、素子の出力信号の立ち上がり／立ち下がり時に発生していた発振状のリンギングノイズが低減できることが分かった。
次に、１６個のサンプル４をマトリクス状（４×４）に配列して１６ビットのメモリアレイを構築し、サンプル４のメモリ素子としての動作確認と同様の方法により、当該メモリアレイの動作確認を行ったところ、ランダムアクセス型の抵抗変化型メモリとしての動作を確認できた。
以上説明したように、本発明の抵抗変化素子は、半導体製造プロセスとの親和性に優れるとともに水素含有雰囲気下における熱処理安定性に優れる。また本発明の抵抗変化素子は、情報を電気抵抗値として不揮発に保持でき、従来の電荷蓄積型メモリ素子に比べて素子の微細化も容易である。
本発明の抵抗変化素子は、次世代の高密度不揮発性メモリを始めとする様々な電子デバイスへの応用が可能であり、例えば、情報通信端末などに使用される不揮発性メモリ、スイッチング素子、センサ、画像表示装置などへの応用が考えられる。
本発明の抵抗変化素子の一例を模式的に示す断面図である。 本発明の抵抗変化素子の別の一例を模式的に示す断面図である。 本発明の抵抗変化素子を備える抵抗変化型メモリ（素子）の一例を示す模式図である。 本発明の抵抗変化素子を備える抵抗変化型メモリ（素子）の一例を模式的に示す断面図である。 本発明の抵抗変化素子を備える抵抗変化型メモリにおける情報の記録および読出方法の一例を説明するための図である。 本発明の抵抗変化素子を備える抵抗変化型メモリにおける情報の読出方法の一例を説明するための図である。 本発明の抵抗変化素子を備える抵抗変化型メモリ（アレイ）の一例を示す模式図である。 本発明の抵抗変化素子を備える抵抗変化型メモリ（アレイ）の別の一例を示す模式図である。 本発明の抵抗変化素子を備える抵抗変化型メモリ（アレイ）のまた別の一例を示す模式図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 抵抗変化素子における抵抗変化層の構造の一例を示す模式図である。 抵抗変化素子における抵抗変化層の構造の一例を示す模式図である。 抵抗変化素子における抵抗変化層の構造の一例を示す模式図である。 抵抗変化素子における抵抗変化層の構造の一例を示す模式図である。 本発明の抵抗変化素子における抵抗変化層の構成の一例を示す模式図である。 本発明の抵抗変化素子における抵抗変化層の構成の一例を示す模式図である。 本発明の抵抗変化素子における抵抗変化層の構成の一例を示す模式図である。 本発明の抵抗変化素子における抵抗変化層の構成の一例を示す模式図である。 本発明の抵抗変化素子における抵抗変化層の構成の一例を示す模式図である。 本発明の抵抗変化素子における抵抗変化層の構成の一例を示す模式図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 実施例において作製した本発明の抵抗変化素子サンプルの製造方法を模式的に示す工程図である。 実施例において作製した本発明の抵抗変化素子サンプルの製造方法を模式的に示す工程図である。 実施例において作製した本発明の抵抗変化素子サンプルの製造方法を模式的に示す工程図である。。 実施例において作製した本発明の抵抗変化素子サンプルの製造方法を模式的に示す工程図である。 実施例において作製した本発明の抵抗変化素子サンプルの製造方法を模式的に示す工程図である。 実施例において作製した本発明の抵抗変化素子サンプルを模式的に示す平面図である。 実施例において作製した本発明の抵抗変化素子サンプルにおける、重量比Ｚと抵抗変化比との関係を示す図である。
符号の説明
１ 抵抗変化素子
２ 下部電極
３、３ａ、３ｂ 抵抗変化層
４ 上部電極
１１ 多層構造体（積層体）
１２ 基板
１３ 中間電極
２１ トランジスタ
２２ ソース
２３ ドレイン
２４ ゲート絶縁膜
２５ ゲート電極
２６ 素子分離部
３１、３１ａ （抵抗変化型）メモリ素子
３２ ビット線
３３ ワード線
３４ プラグ
３５ プラグ
３６ 層間絶縁層
３７、３７ａ、３７ｂ、３７ｃ パストランジスタ
３８ 参照素子群
３９ 選択素子
４０ （抵抗変化型）メモリ素子
４１ 参照素子
４２ （メモリ素子３１の）出力
４３ （参照素子４１の）出力
４４ａ、４４ｂ 負帰還増幅回路
４５ （負帰還増幅回路４４ａにより増幅した）出力
４６ （負帰還増幅回路４４ｂにより増幅した）出力
４７ 差動増幅回路
４８ 出力信号
５１ （抵抗変化型）メモリアレイ
５２ （抵抗変化型）メモリアレイ
５３ （抵抗変化型）メモリアレイ
６１、６１ａ、６１ｂ 保護絶縁膜
６２ プラグ用開口部
６３ バリアメタル
６４ プラグメタル
６６ 保護絶縁膜
６７ プラグ用開口部
６８ 密着用メタル
６９ 配線用メタル
７０ プラグ
７１ 電極
７２ プラグ用開口部
７３ プラグ
７４ （抵抗変化型）メモリ素子
８１ メタルマスクＡ
８２ メタルマスクＢ
８５ 開口部
９１ 粒界
９２ （酸窒化された）粒界
９３ マトリクス
９４ ドメイン
９５ （酸窒化された）ドメイン
９６ 窒化物膜
９７ 酸窒化物膜

Claims (11)

  1. 電気抵抗値が異なる２以上の状態が存在し、かつ、所定の電圧または電流の印加により、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化層を備え、
    前記抵抗変化層が、窒化物を形成しうる第１および第２の元素と、窒素と、を含み、
    前記第１の元素が、Ｔｉ、Ｔａ、Ｃｏ、ＣｕおよびＮｂから選ばれる少なくとも１種であり、
    前記第２の元素が、Ａｌ、Ｈｆ、ＣｒおよびＳｉから選ばれる少なくとも１種である抵抗変化素子。
  2. 前記第１の元素がＴｉであり、
    前記第２の元素がＡｌであり、
    前記抵抗変化層におけるＴｉの含有率Ｘ1（重量％）とＡｌの含有率Ｘ2（重量％）との合計に対する前記Ｘ2の比Ｚ（Ｚ＝Ｘ2／（Ｘ1＋Ｘ2））が、０．５〜０．９である請求項１に記載の抵抗変化素子。
  3. 前記抵抗変化層が、前記第１の元素の窒化物と、前記第２の元素の窒化物とを含む請求項１に記載の抵抗変化素子。
  4. 窒化物の状態における前記第１の元素の体積抵抗率が１０-1Ω・ｃｍ以下であり、
    窒化物の状態における前記第２の元素の体積抵抗率が１０3Ω・ｃｍ以上である請求項１に記載の抵抗変化素子。
  5. 前記抵抗変化層が、酸素をさらに含む請求項１に記載の抵抗変化素子。
  6. 前記抵抗変化層が、前記第１の元素および前記第２の元素から選ばれる少なくとも１種の元素の酸窒化物を含む請求項５に記載の抵抗変化素子。
  7. 基板と、前記基板上に配置された多層構造体とを備え、
    前記多層構造体は、上部電極と下部電極とを備え、
    前記抵抗変化層が、前記上部電極と前記下部電極との間に配置されている請求項１に記載の抵抗変化素子。
  8. 前記所定の電圧または電流がパルス状である請求項１に記載の抵抗変化素子。
  9. 請求項１〜８のいずれかに記載の抵抗変化素子をメモリ素子として備える抵抗変化型メモリ。
  10. ２以上の前記抵抗変化素子が、マトリクス状に配列されている請求項９に記載の抵抗変化型メモリ。
  11. 前記２以上の抵抗変化素子に、情報の記録および読出時に前記素子を選択するためのスイッチング素子が接続されている請求項１０に記載の抵抗変化型メモリ。
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