JP4469023B2 - 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置 - Google Patents

不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置 Download PDF

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Description

本発明は、不揮発性記憶素子に関し、特に、印加される電気的信号に応じて抵抗値が変化する抵抗変化型の不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置に関する。
近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化には限界があると言われている。そこで、最近、抵抗変化層を記憶部の材料として用いる新たな抵抗変化型の不揮発性記憶素子に注目が集まっている。
この抵抗変化型の不揮発性記憶素子は、基本的には図２４に示したように、抵抗変化層５０４を下部電極５０３と上部電極５０５でサンドイッチしたような非常に単純な構造で構成される。そして、この上下の電極間に所定の電気的パルスを与えるだけで、抵抗が高抵抗もしくは低抵抗状態に変化する。そして、これらの異なる抵抗状態と数値を対応させ情報の記録を行うのである。抵抗変化型の不揮発性記憶素子はこのような構造上及び動作上の単純さから、さらなる微細化や低コスト化が可能であると期待されている。さらに、高抵抗と低抵抗の状態変化が１００ｎｓｅｃ以下オーダーで起こる場合もある事もから、高速動作という観点からも注目を集めており、種々の提案が成されている。
例えば、特許文献１に開示されているのは、上部電極と下部電極に電圧を印加する事で抵抗変化層５０４内に金属イオンを出し入れして高抵抗と低抵抗状態を作り出し、情報を記録するタイプの抵抗変化型の不揮発性記憶素子がある。また、特許文献２に開示されているような、抵抗変化層の結晶状態を電気パルスで変化させて抵抗状態を変化させるようなタイプの抵抗変化型メモリも知られている（相変化型メモリ）。
さらに、上記に加えて、抵抗変化層５０４に金属酸化物を使った抵抗変化型の不揮発性記憶素子に関する提案も多くなされている。これらは、上記とは異なるメカニズムによって動作していると考えられ、電気的パルスによって抵抗変化層として用いられている金属酸化膜中の酸素が移動して抵抗変化が生じているとされている（詳細なメカニズムはまだ明らかになっていない）。
このような金属酸化物を使った抵抗変化型の不揮発性記憶素子は、抵抗変化層に用いる材料で大きく２種類に分類される。一つは、特許文献３等に開示されているペロブスカイト材料（Ｐｒ（1−ｘ）ＣａＸＭｎＯ３（ＰＣＭＯ）、ＬａＳｒＭｎＯ３（ＬＳＭＯ）、ＧｄＢａＣｏｘＯｙ（ＧＢＣＯ）を抵抗変化層として用いた抵抗変化型の不揮発性記憶素子である。
もう一つは、２元系の遷移金属酸化物を用いた抵抗変化型の不揮発性記憶素子である。２元系の遷移金属酸化物は、上述のペロブスカイト材料と比較しても非常に単純な組成及び構造が単純であるため、製造時の組成制御および成膜が比較的容易である。その上、半導体製造プロセスとの整合性も比較的良好であるという利点もあり、最近、特に精力的に研究がなされている。例えば、特許文献４や非特許文献１では、抵抗変化材料としてＮｉＯ、Ｖ２Ｏ５、ＺｎＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＷＯ３、ＣｏＯが開示されている。また、特許文献５では、Ｎｉ、Ｔｉ、Ｈｆ、Ｎｂ、Ｚｎ、Ｗ、Ｃｏ等のサブオキサイド（化学量論的組成からずれた酸化物）を抵抗変化材料として使った抵抗変化型の不揮発性記憶素子が開示されている。さらに、特許文献６や非特許文献２には、ＴｉＮの表面を酸化してナノメートルオーダーのＴｉＯ２結晶膜を形成したような構造を抵抗変化層に使う例も開示されている。
上記に加え、特許文献７では、酸化チタンおよび酸化タンタル（Ｔａ２Ｏ５）を抵抗変化材料に使った、一度だけの書き込みが可能な、いわゆるワンタイムプログラマブルメモリの提案もされている。
特開２００６−４０９４６号公報 特開２００４−３４９６８９号公報 米国特許第６４７３３３２号明細書 特開２００４−３６３６０４号公報 特開２００５−３１７９７６号公報 特開２００７−１８０２０２号公報 特開平７−２６３６４７号公報
I.G.Beak et al., Tech. Digest IEDM 2004,587頁 Japanese Journal of Applied Physics Vol45, NO11, 2006, pp.L310-L312
しかしながら、上述したような従来の抵抗変化材料に用いられる遷移金属酸化物は、以下のような問題がある。
まず、ＮｉＯなどの遷移金属酸化物を用いた従来の抵抗変化型の不揮発性記憶素子では、非特許文献１に開示されているように、抵抗変化材料を、高抵抗状態から低抵抗状態へ変化させるには１００ｎｓｅｃ程度の短い電気的パルスで実現できる。しかしながら、低抵抗状態から高抵抗状態へ変化させるためには、μｓｅｃオーダーの長パルスが必要になるため、高速化を図ることが困難であるという問題がある。
一方で、特許文献６や非特許文献２に開示されている、ＴｉＮの表面を酸化して微結晶性のＴｉＯ２を形成したような構造（ＴｉＯ２／ＴｉＮ構造）を有する抵抗変化型メモリでは、フォーミング工程が不要とされている。しかしながら、このメモリでは、ＴｉＯ２がナノメートルオーダーの微小な結晶（以下、ナノ結晶）の集合体を使っており、この結晶のサイズによって抵抗変化の状態が変化するとされている。一般にナノ結晶のサイズや結晶構造は、製造方法（上記分では酸化によって形成）に非常に敏感で、製造時のばらつきが大きくなる可能性がある。すなわち、ナノ結晶を抵抗変化層に使うと、抵抗変化の状態にばらつきが生じやすく、望ましくない。
さらに、特許文献７に開示されているＴａ２Ｏ５からなる遷移金属酸化物を主成分として用いた場合では、高抵抗状態から低抵抗状態への１回動作のみに利用可能なアンチヒューズとして機能し、書き換えができないという問題がある。つまり、この場合では、遷移金属酸化物を絶縁破壊することによって抵抗の状態を変化させるため、一度低抵抗状態になると高抵抗状態に戻らないのである。
本発明は、このような事情に鑑みてなされたものであり、その目的は、高速で可逆的に安定した書き換え特性を有する不揮発性記憶素子、及び半導体製造プロセスと親和性の高いその不揮発性記憶素子の製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置を提供することにある。
本発明の不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、両電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて、前記第１電極と前記第２電極間の抵抗値が可逆的に変化する不揮発性記憶素子において、前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する導電性の第１の酸素不足型のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する導電性の第２の酸素不足型のハフニウム酸化物層とが積層された積層構造を少なくとも有している不揮発性記憶素子である。
また、ある好ましい実施形態においては、前記第２の酸素不足型のハフニウム酸化物層の膜厚が、３ｎｍ以上４ｎｍ以下であることを特徴とする。
また、ある好ましい実施形態においては、前記第２の酸素不足型のハフニウム酸化物層が前記第１電極もしくは前記第２電極の少なくとも一方に接していることを特徴とする。
また、好ましい実施形態においては、前記第２の酸素不足型のハフニウム酸化物層が接している電極に大きさがＶＨの正の電気パルスを印加した後の第１電極と第２電極間の抵抗値をＲＨとし、前記第２の酸素不足型のハフニウム酸化物層が接している電極に大きさがＶＬの負の電気パルスを印加した後の第１電極と第２電極間の抵抗値をＲＬとした時、｜ＶＨ｜＞｜ＶＬ｜、ＲＨ＞ＲＬとなることを特徴とする。
また、ある好ましい実施形態においては、前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．３）で表される組成を有する導電性の第１の酸素不足型のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する導電性の第２の酸素不足型のハフニウム酸化物層とが積層された積層構造を有していることを特徴とする。
また、ある好ましい実施形態においては、前記抵抗変化層は、ＨｆＯｘ（但し、ｘ＝０．９）で表される組成を有する導電性の第１の酸素不足型のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する導電性の第２の酸素不足型のハフニウム酸化物層とが積層された積層構造を有していることを特徴とする。
また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記第１の電極配線を第１電極とし、前記第２の電極配線を第２電極とした場合、前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に介在され、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する第１のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する第２のハフニウム酸化物層とが積層された積層構造を有している不揮発性半導体装置である。
また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と接続される第１電極と、前記第２の電極配線と接続される第２電極と、前記第１電極と前記第２電極との間に介在され、前記第１電極と前記だい２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する第１のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する第２のハフニウム酸化物層とが積層された積層構造を有している、不揮発性半導体装置である。
また、ある好ましい実施形態においては、前記第２のハフニウム含有層の膜厚が３ｎｍ以上４ｎｍ以下であることを特徴とする。
また、ある好ましい実施形態においては、前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に整流素子を具備しており、当該整流素子は、前記抵抗変化層と電気的に接続されていることを特徴とする。
また、ある好ましい実施形態においては、前記不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備えることを特徴とする。
また、本発明の不揮発性記憶装置は、半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに対応して設けられた複数の不揮発性記憶素子とを備え、
前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、対応して設けられている前記トランジスタを介して前記第１電極および前記第２電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層を備え、前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する第１のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する第２のハフニウム酸化物層とが積層された積層構造を少なくとも有していることを特徴とする。
また、ある好ましい実施形態においては、前記第２のハフニウム酸化物層の膜厚が３ｎｍ以上４ｎｍ以下であることを特徴とする。
また、本発明の不揮発性記憶装置は、半導体基板と、
前記半導体基板上に形成された、所定の演算を実行する論理回路と、
前記半導体基板上に形成された、不揮発性記憶素子と有し、
前記不揮発性記憶素子は、プログラム機能を備えていることを特徴とする。
また、本発明の不揮発性記憶装置は、所定の演算を実行する論理回路が前記半導体基板上に形成され、前記不揮発性記憶素子はプログラム機能を備えていることを特徴とする。
また、ある好ましい実施形態においては、前記第２のハフニウム酸化物層の膜厚が３ｎｍ以上４ｎｍ以下であることを特徴とする。
また、本発明の不揮発性記憶素子の製造方法は、第1電極と、第２電極と、前記第1電極と前記第２電極との間に介在させ、両電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備える不揮発性記憶素子の製造方法において、
前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する第１のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する第２のハフニウム酸化物層とが積層された積層構造を少なくとも有しており、
前記第１のハフニウム酸化物層を、スパッタリング法または化学気相堆積法によって形成する不揮発性記憶素子の製造方法である。
また、ある好ましい実施形態においては、前記第２のハフニウム酸化物層を、スパッタリング法または化学気相堆積法によって形成することを特徴とする。
また、ある好ましい実施形態においては、前記第２のハフニウム酸化物層を、前記第１のハフニウム酸化物層の一部を酸化することによって形成することを特徴とする。
また、ある好ましい実施形態においては、概ね３ｎｍ以上４ｎｍの膜厚となるように前記第２のハフニウム酸化物層を形成することを特徴とする。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明によれば、可逆的に安定した書き換え特性を有する不揮発性記憶素子及び半導体製造プロセスと親和性の高いその不揮発性記憶素子の製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置が得られる。
図１は、本発明の第１の実施の形態に係る不揮発性記憶素子の一構成例を示した断面図である。 図２は、作成したハフニウム酸化物層の組成をラザフォード後方散乱（ＲＢＳ法）によって解析した結果を示す図である。 図３は、本発明の実施の形態に係る不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図４は、素子Ｆの断面の模式図である。 図５は、本発明の第１の実施の形態に係る不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図６は、本発明の第１の実施の形態に係る不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図７は、本発明の第１の実施の形態に係るハフニウム酸化物からなる抵抗変化層のＸ線反射率のスペクトルを示す図である。 図８は、Ｏ２流量比と抵抗率の関係を示す図である。 図９は、本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。 図１０は、本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。 図１１は、本発明の第２の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。 図１２は、図１１におけるＡ部の構成（４ビット分の構成）を示す斜視図である。 図１３は、図１２におけるＢ部の構成であり、本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図である。 図１４は、本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図である。 図１５は、本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図である。 図１６は、本発明の第２の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。 図１７は、本発明の第３の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。 図１８は、図１７におけるＣ部の構成（２ビット分の構成）を示す断面図である。 図１９は、本発明の第３の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。 図２０は、本発明の第４の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。 図２１は、本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図である。 図２２は、本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示す断面図である。 図２３は、本発明の第４の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャートである。 図２４は、従来の記憶素子の構成を示す断面図である。
以下、本発明の実施の形態を、図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は省略する場合がある。
（第１の実施の形態）
［不揮発性記憶素子の構成］
図１は、本発明の第１の実施の形態に係る不揮発性記憶素子の一構成例を示した断面図である。
図１に示すように、本実施の形態の不揮発性記憶素子１００は、基板１０１と、その基板１０１上に形成された酸化物層１０２と、その酸化物層１０２上に形成された第１電極層１０３と、第２電極層１０８と、第１電極層１０３および第２電極層１０８に挟まれた抵抗変化層１０７とを備えている。ここで、抵抗変化層１０７は、酸素含有率が低い第２のハフニウム含有層（以下、「第２のハフニウム酸化物層」という）１０５と、その第２のハフニウム酸化物層１０５の上下に形成された第２のハフニウム酸化物よりも酸素含有率が高い第１のハフニウム含有層（以下、「第１のハフニウム酸化物層」という）１０４と第３のハフニウム含有層（以下、「第３のハフニウム酸化物層」という）１０６とで構成されている。
この不揮発性記憶素子１００を駆動する場合、外部の電源によって所定の条件を満たす電圧を第１電極層１０３と第２電極層１０８との間に印加する。電圧印加の方向に従い、不揮発性記憶素子１００の抵抗変化層１０７の抵抗値が、可逆的に増加または減少する。例えば、所定の閾値電圧よりも大きなパルス電圧が印加された場合、抵抗変化層１０７の抵抗値が増加または減少する一方で、その閾値電圧よりも小さなパルス電圧が印加された場合、抵抗変化層１０７の抵抗値は変化しない。
第１電極層１０３および第２電極層１０８の材料としては、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｔａ（タンタル）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）およびＴｉＡｌＮ（窒化チタンアルミニウム）などがある。
なお、基板１０１としては、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。抵抗変化層１０７は比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に抵抗変化層１０７を形成することができる。
［不揮発性記憶素子の製造方法］
次に、図１を参照しながら、本実施の形態の不揮発性記憶素子１００の製造方法について説明する。
まず、図１に示したように、単結晶シリコンである基板１０１上に、厚さ２００ｎｍの酸化物層１０２を熱酸化法により形成する。そして、第１電極層１０３としての厚さ１００ｎｍのＰｔ薄膜を、スパッタリング法により酸化物層１０２上に形成する。その後、第１電極層１０３上に、第２のハフニウム酸化物層１０５を、Ｈｆターゲットを用いたＡｒとＯ２ガス雰囲気中での反応性スパッタリング法で形成する。第２のハフニウム酸化物層よりも酸素含有量が高い第１のハフニウム酸化物層１０４は第２のハフニウム酸化物層を形成する際に、大気に暴露された第１電極層１０３の表面の影響で形成される。また、第２のハフニウム酸化物層１０５よりも酸素含有量が高い第３のハフニウム酸化物層１０６は、第２のハフニウム酸化物層１０５を形成後、スパッタリング時のＡｒガスとＯ２ガスのプラズマに暴露されることによって形成される。これら第１のハフニウム酸化物層１０４と第２のハフニウム酸化物層１０５と第３のハフニウム酸化物層１０６が積層された積層構造により抵抗変化層１０７が構成される。
その後、第３のハフニウム酸化物層１０６上に、第２電極層１０８としての厚さ１５０ｎｍのＰｔ薄膜をスパッタリング法により形成する。
最後に、フォトレジスト工程とドライエッチングによって、素子領域１０９を形成する。素子領域１０９は、直径が３μｍの円形である。
上述した製造方法にしたがって、不揮発性記憶素子を作製した。以下、その詳細について説明する。
［ハフニウム酸化物層の組成］
まず、本実施の形態における酸素不足型のハフニウム酸化物層の作製条件及び酸素含有率の解析結果について述べる。酸素不足型のハフニウム酸化物層は、Ｈｆターゲットを（アルゴン）ＡｒとＯ２ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングで作製した。
まずスパッタリング装置内に基板を設置し、スパッタリング装置内を３×１０−５Ｐａ程度まで真空引きする。Ｈｆをターゲットとして、パワーを３００Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を０．９Ｐａ、基板の設定温度を３０℃にし、スパッタリングを行った。ここでは、Ａｒガスに対するＯ２ガスの流量比を２％から４％まで変化させ、５種類のハフニウム酸化物層を形成した。まず、組成を調べる事を目的として、基板としてＳｉ上にＳｉＯ２を２００ｎｍ堆積したものを用い、ハフニウム酸化物層の膜厚は約５０ｎｍになるようにスパッタリング時間を調整した。このようにして作製したハフニウム酸化物層の組成をラザフォード後方散乱法（ＲＢＳ法）によって解析した結果を図２に示す。図２において、Ｏ２ガス流量比が異なる５種類のハフニウム酸化物の組成をＡ、Ｂ、Ｃ、Ｄ、Ｅの点で示す。図２から、酸素流量比を２％から４％に変化させた場合、ハフニウム酸化物層中の酸素含有率は約３７．７ａｔ％（ＨｆＯ０．６）から約６９．４ａｔ％（ＨｆＯ２．３）へと変化していることが分かる。以上の結果より、ハフニウム酸化物層中の酸素含有率を酸素流量比によって制御可能である事と、Ｈｆの化学量論的な酸化物であるＨｆＯ２（ＨｆＯ２）の酸素含有率６６．７ａｔ％よりも酸素が不足している、酸素不足型のハフニウム酸化物（点Ａ、Ｂ、Ｃ、Ｄ）から酸素が過剰に含有されていると思われるハフニウム酸化物（点Ｅ）までが形成されている事が明らかとなった。
抵抗変化層１０７として、組成がＡ、Ｂ、Ｃ、Ｄ、Ｅからなる５種類の不揮発性記憶素子を作製した。抵抗変化層１０７の膜厚はすべて３０ｎｍとした。
なお、本実施の形態では、ハフニウム酸化物層の解析にラザフォード後方散乱法（ＲＢＳ）を利用したが、オージェ電子分光法（ＡＥＳ）、蛍光Ｘ線分析法（ＸＰＳ）、電子線マイクロアナリシス法（ＥＰＭＡ）等の機器分析手法も利用可能である。
［ハフニウム酸化物層の抵抗変化特性］
以上のように作製した不揮発性記憶素子の抵抗変化特性を測定した。
まず、酸素ガスの流量比が３．０％で組成Ｃのハフニウム酸化物層を用いて作製した不揮発性記憶素子に電気的パルスを加えた時の抵抗変化特性を詳細に検討した。図３（ａ）、（ｂ）に電気パルスを繰返し印加したときの不揮発性記憶素子の抵抗変化の様子を示す。
ここで、図３（ａ）、（ｂ）の横軸は下部電極１０３と上部電極１０８の間に加えた電気的なパルスの数であり、縦軸は抵抗値である。
まず、図３（ａ）は、下部電極１０３と上部電極１０８の間には、パルス幅が１００ｎｓｅｃで、下部電極１０３を基準として上部電極１０８に＋１．５Ｖと−１．２Ｖの電圧を有する電気的パルスを交互に印加した時の抵抗の測定結果である。この場合、＋１．５Ｖの電圧の電気パルスを印加する事で抵抗値は５００〜７００Ω程度となり、−１.２Ｖの電圧の電気パルスを印加した場合は、１４０Ω程度と変化していた。すなわち、上部電極１０８に下部電極１０３よりも高い電圧の電気パルスを加えた時に高抵抗化する変化を示した。
次に、印加する電圧のバランスを変化させ、負の電圧を大きくした場合の結果が図３（ｂ）である。この場合、下部電極１０３を基準として上部電極１０６に−１．５Ｖと＋１.２Ｖの電圧の電気的パルスを印加した。すると、−１．５Ｖの電気パルスを印加した時に、高抵抗化し、抵抗値は９００〜１２００Ω程度となり、＋１.２Ｖの電気パルスを印加した時に低抵抗化して、抵抗値は１５０Ω程度となっている。すなわち、上部電極１０８に下部電極１０３よりも高い電圧の電気パルスを加えた時に低抵抗化しており、図３（ａ）のを測定した時と、正反対の動作を示した。
上記のような、不揮発性記憶素子が印加電圧の極性に対して、２つのモードで抵抗変化する原因を調べるため、不揮発性記憶素子のどの部分が抵抗変化を起こしているかを調べた。この目的のために作製した素子が素子Ｆである。なお、今回はＨｆと同様のメカニズムで動作していると考えられている、酸素不足型のタンタルを用いた場合の結果を示す。
図４に示したのは素子Ｆの断面の模式図である。この図のように、１００ｎｍの酸素不足型のタンタル酸化物層１３０５の上下にＰｔで２つずつ、合計４つの電極１３０１〜電極１３０４を形成した。そして、電極１３０２を基準にして電極１３０１に１００ｎｓｅｃのパルス幅で＋２．０Ｖと−１．５Ｖの電圧を印加した。すると、＋２．０Ｖの電圧の電気パルスを印加した時に高抵抗化し、−１．５Ｖの電圧の電気パルスを印加した時に低抵抗化した。このように電極１３０１と電極１３０２の抵抗を変化させた状態で４つの電極間の抵抗値を測定した。具体的には、電極１３０１と電極１３０２に＋２．０Ｖを印加して電極１３０１と電極１３０２の間の抵抗を高抵抗化した状態で、電極１３０１と電極１３０３、電極１３０１と電極１３０４、電極１３０２と電極１３０３、電極１３０２と電極１３０４、電極１３０３と電極１３０４の間の抵抗値をそれぞれ測定した。次に、電極１３０１と電極１３０２に−１．５Ｖを印加して電極１３０１と電極１３０２の間の抵抗を低抵抗化した状態で、上述と同様に各電極間の抵抗値を測定した。
以上のような測定を１０回ずつ繰り返し、各電極間の抵抗値をまとめると、表１に示すような結果が得られた。
Figure 0004469023
 すなわち、電極１３０１に関連した部分だけに抵抗値の変化が見られ、電極１３０１が関与していない場所では、抵抗値がほとんど変化していないという結果が得られた。この事から、電極１３０１と電極１３０２の間に電圧を印加した時に抵抗の変化が起こっていたのは、電極１３０１の近傍だけであった事が分かる。
以上の事より、酸素不足型のタンタル酸化物を抵抗変化層に用いた抵抗変化素子で抵抗変化が生じているのは酸素不足型のタンタル酸化物層の中でも電極に近い部分だけであるといえる。また、高抵抗化を起こす時に、高い電位となっている側の電極の近傍が抵抗変化を起こしていると考えられる（この場合、高抵抗化する時、電極１３０２に対して電極１３０１には高電位の電圧がかかっている）。
この現象は遷移金属の酸素不足型ハフニウムの酸化物を用いた場合であっても同様であると考える。なぜならば、ハフニウム酸化膜を抵抗変化膜に使用した不揮発性記憶素子でもタンタルの場合と同様、電極に加えられた電界によって抵抗変化の現象が観測されるからである。
以上の結果を考慮すると、不揮発性記憶素子１００では、上部電極１０８と抵抗変化層１０７の界面近傍で抵抗変化を起こすモード（上部電極モード）と、下部電極１０３と抵抗変化層１０７の界面近傍で抵抗変化を起こすモード（下部電極モード）の２つのモードで抵抗変化が起こっていたと考えられる。
また、本実施の形態の不揮発性記憶素子は、極性が異なる電気パルスで抵抗変化が生じるバイポーラ型で、１００ｎｓｅｃという比較的短いパルス幅の電気パルスで高速に抵抗変化すると言える。
［ハフニウム酸化物層の酸素含有率と抵抗変化特性］
以上のように作製した酸素不足型のハフニウム酸化物のうち、どの程度の酸素含有率を有する酸素不足型のハフニウム酸化物が抵抗変化を示すのかを調べた。
その結果、図２の組成Ｂ（酸素流量比約２．７％、酸素含有率約４６．６ａｔ％）、組成Ｃ（酸素流量比約３．０％、酸素含有率約５６．８ａｔ％）、組成Ｄ（酸素流量比約３．３％、酸素含有率約６２ａｔ％）のハフニウム酸化膜を使った不揮発性記憶素子では、高抵抗値が低抵抗値の４倍以上と良好であった。組成Ｃのハフニウム酸化膜を使った不揮発性記憶素子の抵抗変化特性はすでに詳細に述べたので、組成Ｂおよび組成Ｄのハフニウム酸化膜を使った不揮発性記憶素子の抵抗変化特性について述べる。
図５（ａ）、（ｂ）と図６（ａ）、（ｂ）は、それぞれ、組成Ｂおよび組成Ｄのハフニウム酸化物層を使った不揮発性記憶素子についてのパルス印加回数に対する抵抗変化特性を測定した結果である。ここで、下部電極を基準として、上部電極に負極性の電圧を加えたときに高抵抗化し、正極性の電圧を加えたときに低抵抗化するようなモードをＡモードと定義し、下部電極を基準に上部電極に正極性の電圧を印加したときに高抵抗化し、負極正の電圧を加えたときに低抵抗化するようなモードをＢモードと定義する。（ａ）がＡモード、（ｂ）がＢモードの測定結果である。組成Ｂのハフニウム酸化物層を使った素子では、図５（ａ）のＡモードの抵抗変化は、１００ｎｓｅｃのパルスを印加するといきなり生じ、抵抗変化も４倍以上であるが、図５（ｂ）のＢモードでは、いきなり１００ｎｓｅｃのパルスでは抵抗変化しないが、＋４Ｖ１００μｓｅｃという長いパルス幅のパルスを印加することによって抵抗値が増大し、以後１００ｎｓｅｃのパルスを繰り返し印加して抵抗変化を示した。このような抵抗変化を開始させるための電気的な処理は、フォーミングと呼ばれ不揮発性記憶素子を正常に動作させるための工程になり、フォーミングなしで抵抗変化し始めることが実用上は望ましい。組成Ｄのハフニウム酸化物層を使った素子では、図６（ａ）、（ｂ）に示すように、両モードで４倍以上の抵抗変化を示している。しかし、組成Ｄのハフニウム酸化物層を使った素子では、電気パルスを印加する前の初期の抵抗が数ＭΩと高く、２〜３Ｖ１００ｎｓｅｃの電気パルスでソフトブレークダウンさせることによって、１００ｎｓｅｃパルスを印加して抵抗変化した。このソフトブレークダウン処理もフォーミングである。
以上のことから、バイポーラ型で高速な抵抗変化を示すのは、酸素流量比が２．６％から３．３％で作製した酸素含有率が４６．６〜６２ａｔ％の組成範囲、即ち抵抗変化層をＨｆＯｘと表記した場合におけるｘの範囲が０．９≦ｘ≦１．６の範囲がより適切な抵抗変化層の範囲であると言える（酸素含有率＝４６．６ａｔ％がｘ＝０．９に、酸素含有率＝６２ａｔ％がｘ＝１．６にそれぞれ対応）。なお、ＲＢＳ法による組成分析では、酸素含有量の分析値は±５ａｔ％程度の精度である。従って、前記ｘの組成範囲もこの精度に起因する測定誤差を含んでおり、実際には、酸素含有率が４２〜６７ａｔ％の組成範囲までこの適切な組成範囲である可能性がある。
さらに、酸素流量比が２．６％から３．０％で作製した酸素含有率が４６．６〜５６．８ａｔ％の組成範囲、即ち抵抗変化層をＨｆＯｘと表記した場合におけるｘの範囲が０．９≦ｘ≦１．３の範囲では、フォーミングなしで抵抗変化したことから、より適切な抵抗変化層の範囲であると言える（酸素含有率＝４６．６ａｔ％がｘ＝０．９に、酸素含有率＝５６．８ａｔ％がｘ＝１．３にそれぞれ対応）。
以上の組成範囲では、ＢモードとＡモードとで抵抗変化している。そのため、上部電極に正の電圧を加えた時に抵抗値が増加する場合と、減少する場合が存在しており、電極に印加する電圧の極性によって抵抗値が一意に決まらないという課題がある。組成Ｂの酸素流量比が２．６％で作製した酸素含有率が４６．６ａｔ％の組成、即ち抵抗変化層をＨｆＯｘと表記した場合におけるｘが０．９では、Ａモードでフォーミングなしで抵抗変化し、Ｂモードではフォーミングなしでは抵抗変化しなかったことから、このような課題がなくなり好都合である。
なお、比較例として作製した、組成Ａの酸素流量比が２．０％のハフニウム酸化物層中の酸素含有率が約３７．７ａｔ％（ＨｆＯ０．６）の不揮発性記憶素子は初期抵抗が小さく、フォーミングすることができす、抵抗変化を示さなかった。また、組成Ｅの酸素流量比が４％のハフニウム酸化物層中の酸素含有率が約６９．４ａｔ％（ＨｆＯ２．３）の不揮発性記憶素子は初期抵抗が非常に高く、５Ｖの直流電圧を印加してもソフトブレークダウンさせることができず、抵抗変化を示さなかった。
［抵抗変化層の解析］
以上のように、抵抗変化層が酸素不足型のハフニウム酸化物層においては上下の電極界面近傍で抵抗変化が生じている事から酸素不足型のハフニウム酸化物層の上下の電極界面近傍の詳細な構造解析を行った。
不揮発性記憶素子１００における抵抗変化層１００の構造を解析するため、酸素含有率が５６．８％で膜厚が５０ｎｍの組成Ｃのハフニウム酸化物層を形成して分析を行った。なお、分析を行うには、ある程度大きな酸素不足型のハフニウム酸化物を堆積した領域が必要であるので、単結晶シリコン基板上に厚さ２００ｎｍの酸化物層が形成された素子パターンのない基板上に酸素不足型のハフニウム酸化物を堆積したような分析用の試料を別途用意した。
使用した分析方法はＸ線反射率法と呼ばれる方法である。この方法は、Ｘ線を試料の表面に対して浅い角度で入射させ、反射されたＸ線の強度を測定する方法（メーカ名：Ｒｉｇａｋｕ、ソフトウエア名：Ｘ線反射率データ処理ソフトウエア）である。ここではX線のサンプル表面との角度θとディテクタ角度（サンプル面に対し角度θ）を連動して変化させ、サンプル表面でのX線の反射率の推移を測定した。そして、このスペクトルに対して適切な構造モデルを仮定してフィッティングを行い、分析用試料における抵抗変化層の膜厚および屈折率を評価する。このとき、フィッティングのパラメータとしては、酸素不足型のハフニウム酸化物の積層構造、各層の膜厚及びδ（＝１−屈折率）である。図７にその測定結果を示す。
この図における横軸は角度（２θ）を、縦軸はＸ線の反射率をそれぞれ示している。図７（ａ）は、実際に分析用試料のＸ線反射率を測定した際に得られたパターン（破線）と、基板上に単層の酸素不足型のハフニウム酸化物層が存在していることを仮定してフィッティングを行った結果（実線）とを示しており、図７（ｂ）は、同じく測定した際に得られた反射率パターン（破線）と、基板上に３層の酸素不足型のハフニウム酸化物層が存在していることを仮定してフィッティングした結果（実線）とを示している。図７（ａ）を見ると、測定値とフィッティング結果とは概ね一致しているものの、細かな点で相違が見受けられる。他方、図７（ｂ）を見ると、実測の反射率パターンとフィッティングによって得られた反射率パターンとは、両者の識別が不可能な程、良好に一致している。
以上の結果から、酸素不足型のハフニウム酸化物層は、下部電極側に近い第１の酸素不足型のハフニウム酸化物層と、中央の第２の酸素不足型のハフニウム酸化物層と、上部電極側に近い第３の酸素不足型のハフニウム酸化物層の３層から構成されていると考えられる。
この３層の積層構造を仮定してフィッティングしたときの解析結果では、第１の酸素不足型のハフニウム酸化物層の膜厚は３．９ｎｍで、δは２４．２×１０−６であり、第２の酸素不足型のハフニウム酸化物層の膜厚は４５．５ｎｍで、δは２６．０×１０−６であり、第３の酸素不足型のハフニウム酸化物層の膜厚は３．３ｎｍで、δは２４．２×１０−６であるという値が得られた。これらのδの値から正確な組成を導出するのは難しいが、金属Ｈｆのδは３１．２×１０−６、化学量論的な組成のＨｆＯ２のδは２４．０×１０−６である事等から、およその推測はできる。すなわち、第２の酸素不足型のハフニウム酸化物層のδは金属ＨｆとＨｆＯ２のδの中間的な値になっている事から当初の設定通り、非化学量論的な組成を有するＨｆの酸化物になっていると考えられる。また、第１および第３の酸素不足型のハフニウム酸化物層はδの値からＨｆＯ１．９４程度と予想され、化学量論的組成を有するＨｆＯ２（酸素含有率６６．７％）に極めて近いＨｆの酸化物であると推測される。
以下、Ｘ線反射率法の解析手順について説明する。
まず、後の計算の容易のため、抵抗変化層を２層構造であると仮定し、フィッティングを行う。すなわち、上部電極近傍に高酸素濃度層が存在し、それ以外の層を低濃度層として仮定した上で、高酸素濃度層、低濃度層のδと膜厚をフィッティングにより求める。（計算過程１）なお、フィッティングは最小二乗法により行う。
この計算過程１により、電極近傍に存在する高酸素濃度酸素層の膜厚、δの大まかな値を得る。
以降の計算では、抵抗変化層を３層構造であるとして仮定した上で計算する。
計算過程１で求めた、高酸素濃度層のδ、膜厚の値を第１層目の抵抗変化膜のδ、膜厚の初期値とし、第１層目の抵抗変化膜のδと第３層目の抵抗変化膜のδの値が等しいという条件の下で、改めて第１層目、第２層目、第３層目の抵抗変化膜のδや膜厚をフィッティングにより求める。（計算過程２）この過程により、第１、第２、第３層目の抵抗変化膜におけるδや膜厚をフィッティングにより求めた。
一般に、Ｘ線反射率法を用いた場合、３層構造における表面から一番奥深くにある層を測定することは容易ではない。今回抵抗変化膜の層構造を計算するにあたり、精度の高い第３層目の抵抗変化層のデータを第１層のデータとして用いて計算した理由は、サンプルＣにおいてＢモード、Ａモード共に抵抗変化現象が発現したため、第１電極近傍にも第３層と同様の高濃度酸素層ができていると推測したためである。
同様にしてＸ反射率法により測定した、サンプルＡ〜Ｅまでの結果は表２のようになった。
Figure 0004469023
 動作をしたサンプルＢ、Ｃ、Ｄの結果から、第１層又は第３層の好適な膜厚は３ｎｍ以上４ｎｍ以下であると言える。第１層又は第３層の好適なｙの値は１．８＜ｙ＜２．０であると言える。
なお、組成Ｅでは、第２の酸素不足型のハフニウム酸化物層のみで良好なフィッティングが得られ、第１および第３の酸素不足型のハフニウム酸化物層は存在しないことがわかった。これらの結果から、抵抗変化をするためには、電極近傍に高抵抗のハフニウム酸化物層が存在するだけでは十分でなく、適度な酸素含有率を有するハフニウム酸化物層の存在が必要であるといえる。
以上の結果は、最初に説明したように、分析用に用意した試料の測定結果であるが、実際に第１の実施の形態で説明した試料でも、第1層および第２層はほぼ同様の構造が出来ていると考えられる。その理由は、第１の実施の形態で説明した試料は、前記の分析に用いた試料と同様に、大気に暴露された下部電極上にハフニウム酸化物をスパッタリングで形成したため、下部電極側に近い酸素不足型のハフニウム酸化物は酸素含有率が高くなったと推測される。しかしながら、第１の実施の形態で説明した試料の第３層は、前記の分析に用いた試料とは異なる。第１の実施の形態で説明した試料の第３層は、ハフニウム酸化物を形成後、大気に暴露せずに上部電極を形成したが、ハフニウム酸化物をスパッタリングで形成後、所定の時間ＡｒガスとＯ２ガスのプラズマに暴露されたため、表面層の酸素含有率が高くなったと推測される。一方、前記の分析に用いた試料においては、ハフニウム酸化物をスパッタリングで形成後、所定の時間ＡｒガスとＯ２ガスのプラズマに暴露した後、スパッタリング装置から取り出し（Ｘ線反射率測定を行うまでの間に）外気に晒され、若干の第３層の膜厚が増加した可能性がある。しかしながら、一般に、酸化の進行は最初は早く徐々に遅くなる傾向がある事が知られている。従って、スパッタリング装置内で酸素プラズマに暴露して酸素の含有率の高いハフニウム酸化物を形成した場合は、スパッタリング装置外で増加したハフニウム酸化物層の割合は小さいと推察される。
次に表２を参照してサンプルＡ〜Ｅまでの抵抗変化膜の層構造と抵抗変化現象との関連について考察する。抵抗変化を示したサンプルＢ、Ｃ、Ｄについて、第２層をＨｆＯｘと表したときのｘは、酸素流量比が大きくなるほど大きくなっている。また、第１層、第３層をＨｆＯｙと表したときのｙは、酸素流量比が大きくなるほどわずかであるが、大きくなっており、２に近づいている。また、第１層、第３層の膜厚に関しては、特に外気に晒されていない第１層の膜厚は酸素流量比が大きくなるほど厚くなっている。さらに、抵抗変化を示さないサンプルＡについては、第２層のｘ、第１層のｙ、第１層の膜厚はサンプルＢ、Ｃ、Ｄに比べて小さくなっている。さらに、抵抗変化を示さないサンプルＥについては、抵抗変化膜は層構造を示さず、第２層のみとなっており、そのｘは２よりも大きくなっている。
これらの結果から、抵抗変化をするためには、第２層のｘ、第１層又は第３層のｙ、膜厚が好適な範囲にあることが必要であると言える。具体的には動作をしたサンプルＢ、Ｃ、Ｄの結果から第２層の好適なｘの範囲は０．９≦ｘ≦１．６、第１層又は第３層の好適なｙの範囲は１．８＜ｙ＜２．０、第１層又は第３層の好適な膜厚は３ｎｍ以上４ｎｍ以下であると言える。
さらに、サンプルＢ、Ｃにおいてはフォーミングなしで抵抗変化が可能であり、サンプルＤにおいては抵抗変化を生じさせるためにはソフトブレークダウンといったフォーミングが必要であった。従って、サンプルＢ、Ｃの結果から第２層の好適なｘの範囲は０．９≦ｘ≦１．３、第１層又は第３層の好適なｙの範囲は１．８＜ｙ＜２．０、第１層又は第３層の好適な膜厚は３ｎｍ以上４ｎｍ以下ではフォーミングなしで抵抗変化が可能あると言える。
サンプルＢにおいては、Ａモードの抵抗変化はフォーミングなしで可能であるが、Ｂモードの抵抗変化を生じさせるためには上部電極側に正の長パルスを印加するフォーミングが必要であった。Ａモードのみフォーミングなしで動作することから電極に印加する電圧の極性によって抵抗値が一意に決まらないという課題を回避可能である。すなわち、サンプルＢの結果から第２層の好適なｘの範囲はｘ＝０．９、第１層又は第３層の好適なｙの範囲は１．８＜ｙ＜２．０、第１層又は第３層の好適な膜厚は３ｎｍ以上４ｎｍ以下では電極に印加する電圧の極性によって抵抗値が一意に決まらないという課題を回避可能であると言える。
なお、第１のハフニウム酸化物層、第３のハフニウム酸化物層の形成方法としては、スパッタリングまたは化学気相堆積法を使って堆積して形成することも可能である。例えばスパッタリング法の場合、まず、堆積時の酸素ガス流量比が高い条件でスパッタリングを行って高酸素含有率で高抵抗なハフニウム酸化物を形成可能である。上述の[不揮発性記憶素子の製造方法]で説明したスパッタリングの条件の場合、酸素ガス流量比を４％程度以上にすることで形成可能である。
［不揮発性記憶素子の初期抵抗］
第１の酸素不足型のハフニウム酸化物層と第３の酸素不足型のハフニウム酸化物層が存在する可能性を示唆していると思われる、不揮発性記憶素子１００の初期抵抗を測定した。初期抵抗の測定は、各実施例における第１電極層１０３と第２電極層１０８との間に、閾値電圧（例えば、１Ｖ程度）よりも低い５０ｍＶの微弱な電圧を印加し、流れる電流を測定して各実施例の不揮発性記憶素子１００の初期の抵抗を求めた。さらに、初期抵抗＝[抵抗変化層の抵抗率]×[抵抗変化層の膜厚]）／[不揮発性記憶素子の面積（図１の素子領域１０９の面積）]の関係から不揮発性記憶素子状態の抵抗変化層の抵抗率を求めた。その結果を図８に示す。また、第２のハフニウム酸化物層のシート抵抗を別途測定した結果から求めた抵抗変化層の抵抗率も図８に示している。
図８を参照すると、酸素流量比すなわち酸素含有量が高くなるにしたがって抵抗変化層の抵抗率は上昇しているが、不揮発性記憶素子１００の素子状態での抵抗率は１桁以上大きな値で酸素含有量とともに上昇しているのが分かる。この結果から、比較的抵抗値が小さい第２の酸素不足型のハフニウム酸化物層以外に抵抗が高い第１の酸素不足型のハフニウム酸化物層と第３の酸素不足型のハフニウム酸化物層が存在し、酸素流量比が増大するにつれて、第１の酸素不足型のハフニウム酸化物層と第３の酸素不足型のハフニウム酸化物層の膜厚が増大していると考えられる。
[抵抗変化現象のメカニズム]
第１のハフニウム酸化物層および第３のハフニウム酸化物層の果している役割についてであるが、抵抗変化現象のメカニズム自体が明らかになっていない現状では、明確には分からない。但し、本実施の形態の抵抗変化型の不揮発性記憶素子の抵抗変化が、電極とハフニウム酸化物層の界面の酸素原子の移動によって起こっていると考えれば、第１あるいは第３のハフニウム酸化物層は界面近傍に電圧を有効に印加する役割を果している可能性が考えられる。つまり、抵抗変化現象は、電極と第１あるいは第３のハフニウム酸化物層の界面付近に電界によって酸素原子が集まったり、拡散したりして発現していると考えられる。具体的にＢモードについて考えると、図１に示す第２電極１０８に正の電圧を印加すれば負に帯電している酸素原子が第２電極１０８側に集まり、高抵抗層を形成して、高抵抗化する。逆に負の電圧を印加すれば、酸素原子がハフニウム酸化物層内に拡散して抵抗が下がる。ここでもし、界面に高抵抗層である第３のハフニウム酸化物層１０６が存在すれば、この部分に大きな電圧がかかって、酸素原子が高抵抗層１０６に注入され、ますます酸素含有率が高くなって、絶縁物として知られている化学量論的組成を有するＨｆＯ２に近づく。その結果、素子自体の抵抗が上昇し、高抵抗化状態となる。
印加した電気パルスの極性と酸素イオンの極性を考慮すると、Ｂモードは下部電極を基準に上部電極にプラスの電圧を加えたときに高抵抗化することから、上部電極近傍での抵抗変化現象が支配的となっている場合といえる。
一方、Ａモードは下部電極を基準に上部電極にマイナスの電圧を加えたときに高抵抗化することから、下部電極近傍での抵抗変化現象が支配的となっている場合といえる。
ここで、例えば上部電極近傍の抵抗変化をさせる場合、界面に高抵抗層である第３のハフニウム酸化物層１０６が存在しなければ、電圧は、ハフニウム酸化物層１０５に均等にかかり、界面近傍に絶縁物に近い高抵抗層は形成されにくい。その結果、抵抗変化現象は起こりにくくなる。
また、上記結果から、下部電極を基準に上部電極に加える正極のパルス電圧をＶ１とし、下部電極を基準に上部電極に加える負極のパルス電圧をＶ２とするとき、
｜Ｖ１｜＞｜Ｖ２｜
を満たすときにＢモードが起こり易く、
｜Ｖ１｜＜｜Ｖ２｜
を満たすときにＡモードが起こり易いということが言える。
また、第２のハフニウム酸化物層１０５が果たす役割は、第３のハフニウム酸化物層１０６に接している電極に正の電圧を有する電気的パルスを印加した時に、第２のハフニウム酸化物に含有される酸素原子が第３のハフニウム酸化物層へ注入される供給源となる。
従って、第２のハフニウム酸化物層１０５の酸素含有率は抵抗変化素子が１００ｎｓｅｃ程度の短い電気パルスで抵抗変化するかどうかに大きく影響すると考えられ、抵抗変化するためには第２のハフニウム酸化物も適度な酸素含有率である必要があると考えられる。
また、電極近傍のハフニウム酸化物層は抵抗変化層の中で電極近傍に局所的に大きな電圧をかける役割を担っていることを考慮すると、酸素の供給層である第２のハフニウム酸化物層よりも抵抗が大きいことが不可欠であると考えられる。したがって、第１または第３のハフニウム酸化物層はＨｆＯｙと表現した時に、ｘ＜ｙ＜２の範囲にあればよいものと考えられる。また第１または第３のハフニウム酸化物層の膜厚に関しても同様に局所的に大きな電圧をかける役割を果たすのに適した範囲であればよいと考えられる。
なお、製造の容易性の観点から考えると、第１または第３のハフニウム酸化物層は１ｎｍ以上の範囲が実施するのに適している。また、今後の微細化による素子抵抗増加の観点から考えると５ｎｍ以下の範囲が実施するのに適していると考えられる。
さらに、上記のようなメカニズムによれば、抵抗変化層の膜構成は次の変形例のように設けられていてもよい。
図９は、本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。なお、図９においては、基板および酸化物層を便宜上省略している。
図９（ａ）に示すように、高酸素濃度のハフニウム酸化物層１０４Ａ（ＨｆＯｙ、１．８＜ｙ＜２．０）は、下部電極１０３Ａの上のみに堆積されていても良い。この場合、抵抗変化層１０７Ａは、高酸素濃度のハフニウム酸化物層１０４Ａとハフニウム酸化物層１０５Ａ（ＨｆＯｘ、０．９≦ｘ≦１．６）とがこの順に積層されて構成されることになる。この場合下部電極近傍のみに高酸素濃度のハフニウム酸化物が存在するため、下部電極モードが支配的となり、Ａモード動作のみに固定できると考えられる。
また、図９（ｂ）に示すように、抵抗変化層１０７Ｂはハフニウム酸化物層１０５Ｂ（ＨｆＯｘ、０．９≦ｘ≦１．６）、高酸素濃度のハフニウム酸化物層１０６Ｂ（ＨｆＯｙ、１．８＜ｙ＜２．０）とがこの順に堆積されていても良い。この場合上部電極近傍のみに高酸素濃度のハフニウム酸化物が存在するため、上部電極モードが支配的となり、Ｂモード動作に固定できると考えられる。
このように、図９（ａ）（ｂ）の実施形態では、上下のどちらかの電極近傍でのみ抵抗変化が起こりやすいため、バイポーラ動作する抵抗変化型の不揮発性記憶素子としては望ましい形態であるといえる。
なお、図９（ａ）の場合、高酸素濃度のハフニウム酸化物層１０４Ａを酸化することで形成することは困難であり、スパッタリングまたは化学気相堆積法を使って堆積して形成する必要がある。例えばスパッタリング法の場合、まず、堆積時の酸素ガス流量比が高い条件でスパッタリングを行って高酸素含有率で高抵抗な高酸素濃度のハフニウム酸化物層を形成する。その後、酸素ガス流量比を低くしてハフニウム酸化物層を堆積することで、図９（ａ）の構造が形成できる。
さらに、図９（ｃ）に示すようにハフニウム酸化物層１０５Ｃ（ＨｆＯｘ、０．９≦ｘ≦１．６）が単層ではなく、２層以上の組成の異なるハフニウム酸化物層によって形成されていても良い。また、組成が連続的に変化しているようなハフニウム酸化物層によって形成されていても良い。但しこの場合、高酸素濃度のハフニウム酸化物層１０６Ｃ（ＨｆＯｙ、１．８＜ｙ＜２．０）の酸素含有率がハフニウム酸化物層１０５Ｃを構成する各層の酸素含有率よりも高くなっている必要がある。図９（ｃ）は便宜上、高酸素濃度のハフニウム酸化物層１０６Ｃと第２電極を接しているように表現したが、図９（ａ）のように第１電極側に設けても良いし第１の、図９（ｂ）のように第２電極側に設けても良い。
さらには、図１（ｃ）に示したとおり、抵抗変化層１０７が、下方に設けられた第１電極層１０３と、上方に設けられた第２電極層１０８とによって挟まれるように構成されており、しかも抵抗変化層１０７の両端部と第２電極層１０８の両端部とが断面視で揃っているが、これは一例であり、本発明はこのような構成に限定されるわけではない。以下、その変形例について説明する。
図１０（ａ）から（ｃ）は、本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。なお、これらの図１０（ａ）から（ｃ）においては、基板および酸化物層を便宜上省略している。また、いくつかのハフニウム酸化物層からなる抵抗変化層は、一つの層として表現してある。実際にはこの抵抗変化層は、図１もしくは図９に示されたような層構造を取る。
図１０（ａ）に示す変形例では、第１電極層１０３Ｄ、抵抗変化層１０７Ｄ、および第２電極層１０８Ｄがこの順に積層されて構成されており、これらの第１電極層１０３Ｄ、抵抗変化層１０７Ｄ、および第２電極層１０８Ｄの両端部は断面視で揃っていない。これに対し、図１０（ｂ）に示す変形例では、同じく第１電極層１０３Ｅ、抵抗変化層１０７Ｅ、および第２電極層１０８Ｅが積層されて構成されているものの、これらの第１電極層１０３Ｅ、抵抗変化層１０７Ｅ、および第２電極層１０８Ｅの両端部が断面視ですべて揃っている。本発明の不揮発性記憶素子は、このように構成されていてもよい。
また、本実施の形態に係る不揮発性記憶素子１００、および上記の２つの変形例においては、いずれも抵抗変化層が上下に配された電極で挟まれるように構成されているが、抵抗変化層の両端面に電極を形成することによって、抵抗変化層の主面に平行な方向に電流を流すような構成であってもよい。すなわち、図１０（ｃ）に示すように、抵抗変化層１０７Ｆの一方の端面に第１電極１０３Ｆを、他方の端面に第２電極１０８Ｆをそれぞれ形成し、その抵抗変化層１０７Ｆの主面に平行な方向に電流を流すように構成されていてもよい。
ところで、図示していないが、本実施の形態に係る不揮発性記憶素子は絶縁層を備えている。なお、化学気相堆積法などによって弗素ドープの酸化膜を形成し、これを絶縁層とするようにしてもよい。また、絶縁層を備えない構成であってもよい。
また、同様にして、図示していないが、本実施の形態に係る不揮発性記憶素子は配線層を備えている。配線材料としては、例えば、Ｐｔ、Ｉｒ、Ｐｄ、Ａｇ、Ａｕ、Ｃｕ、Ｗ、Ｎｉ、ＴｉＮなどを用いることができる。なお、この配線層を備えない構成であってもよい。
また、上記の本実施の形態１における酸素ガスの流量比をはじめとするスパッタリングの条件は、これらの値に限定されるものではなく、装置の構成や状態に依存して変化するものである。また、第１のハフニウム酸化物層の堆積は、ハフニウムをターゲットとして利用したが、ハフニウム酸化物をターゲットとすることによって、酸素などの反応性ガスを使用しないスパッタ法を用いるようにしてもよい。スパッタリング時のパワーやガス圧力、基板温度等も上記の条件に限定されるものではない。さらに、化学気相堆積法等の成膜技術を用いて第１のハフニウム酸化物層を形成しても良い。
また、高酸素濃度のハフニウム酸化物層を形成方法としては、酸素プラズマによる処理、酸素雰囲気中での熱酸化、オゾンによる酸化、空気中での自然酸化、及び、基板に吸着した水等の分子との反応を利用しての酸化等の方法を用いても良い。さらに、高酸素濃度のハフニウム酸化物層自体をスパッタリングや、化学気相堆積法等の成膜技術を使って形成しても良い。
（第２の実施の形態）
上述した第１の実施の形態に係る不揮発性記憶素子は、種々の形態の不揮発性半導体装置へ適用することが可能である。第２の実施の形態に係る半導体装置は、第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、ワード線とビット線との交点（立体交差点）に不揮発性記憶素子を介在させた、いわゆるクロスポイント型のものである。
［第２の実施の形態に係る半導体装置の構成］
図１１は、本発明の第２の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図１２は、図１１におけるＡ部の構成（４ビット分の構成）を示す斜視図である。
図１１に示すように、本実施の形態に係る不揮発性半導体装置２００は、半導体基板上に、メモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリアレイ２０２と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。また、不揮発性半導体装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
メモリアレイ２０２は、図１１および図１２に示すように、半導体基板の上に互いに平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。
また、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３，…（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）が設けられている。
ここで、メモリセルＭ１１１，Ｍ１１２，…は、第１の実施の形態に係る不揮発性記憶素子に相当し、積層構造のハフニウム酸化物を含む抵抗変化層を有している。ただし、本実施の形態において、これらのメモリセルＭ１１１，Ｍ１１２，…は、後述するように、整流素子を備えている。
なお、図１１におけるメモリセルＭ１１１，Ｍ１１２，…は、図１２において符号２１０で示されている。
アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２０９は、読み出し用電圧の印加を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。
行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
また、列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。
［第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成］
図１３は、本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図である。なお、図１３では、図１２のＢ部における構成が示されている。
図１３に示すように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子２１０は、銅配線である下部配線２１２（図１２におけるワード線ＷＬ１に相当する）と同じく上部配線２１１（図１２におけるビット線ＢＬ１に相当する）との間に介在しており、下部電極２１７と、整流素子２１６と、内部電極２１５と、抵抗変化層２１４と、上部電極２１３とがこの順に積層されて構成されている。
ここで、内部電極２１５、抵抗変化層２１４、および上部電極２１３は、実施の形態に係る不揮発性記憶素子における第１電極層、抵抗変化層、および第２電極層にそれぞれ相当する。したがって、抵抗変化層２１４は、第１及び第２の実施の形態と同様にして形成される。
整流素子２１６は、ＴａＮである内部電極２１５を介して、抵抗変化層２１４と直列接続されている。この整流素子２１６は、ダイオードに代表される素子であり、電圧に対して非線形な電流特性を示すものである。また、この整流素子２１６は、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Ｖｆ（一方の電極を基準にして例えば＋１Ｖ以上または−１Ｖ以下）で導通するように構成されている。
なお、ハフニウムおよびその酸化物は、半導体プロセスに一般的に用いられている材料であり、非常に親和性が高いといえる。そのため、既存の半導体製造プロセスに容易に組み入れることが可能である。
［第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成］
本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成は、図１３に示したものに限られるわけではなく、以下に示すような構成であってもよい。
図１４（ａ）から（ｇ）は、本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図である。
図１４（ａ）には、図１３に示す構成と異なり、内部電極を備えず、抵抗変化層２１４が整流素子２１６の上に形成されている構成が示されている。
図１４（ｂ）は、図１３に示す構成と異なり、下部電極、内部電極、および上部電極を備えず、抵抗変化層２１４が整流素子２１６の上に形成されている構成が示されている。また、図１４（ｃ）には、図１３に示す構成と異なり、下部電極を備えていない構成が示されている。他方、図示はしないが、上部電極を備えていない構成も考えられる。
図１４（ｄ）には、図１３に示す構成と異なり、内部電極および整流素子を備えていない構成が示されており、図１４（ｅ）には、さらに上部電極および下部電極を備えていない構成が示されている。
また、図１４（ｆ）には、図１３に示す構成と異なり、内部電極を備えず、その代わりにオーミック抵抗層２１８を備える構成が示されており、図１４（ｇ）には、内部電極の代わりに第２の抵抗変化層２１９を備える構成が示されている。
なお、以上に示した変形例において、上部電極を備えていない場合は上部配線２１１が不揮発性記憶素子の上部電極として機能し、また、下部電極を備えていない場合は下部配線２１２が不揮発性記憶素子の下部電極として機能することになる。
また、メモリセルの数が比較的少ない場合、選択されないメモリセルへの回り込み電流が少なくなる。このような場合、上述したような整流素子を備えない構成とすることが考えられる。
以上のように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子については、種々の構成が考えられる。
［多層化構造の不揮発性半導体装置の構成例］
図１１および図１２に示した本実施の形態に係る不揮発性半導体装置におけるメモリアレイを、３次元に積み重ねることによって、多層化構造の不揮発性半導体装置を実現することができる。
図１５は、本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図である。図１５に示すように、この不揮発性半導体装置は、図示しない半導体基板の上に互いに平行に形成された複数の下部配線２１２と、これらの複数の下部配線２１２の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数の下部配線２１２に立体交差するように形成された複数の上部配線２１１と、これらの複数の下部配線２１２と複数の上部配線２１１との立体交差点に対応してマトリクス状に設けられた複数のメモリセル２１０とを備えるメモリアレイが、複数積層されてなる多層化メモリアレイを備えている。
なお、図１５に示す例では、配線層が５層であり、その立体交差点に配される不揮発性記憶素子が４層の構成となっているが、必要に応じてこれらの層数を増減してもよいことは勿論である。
このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。
なお、第１の実施の形態において説明したように、本発明の積層構造のハフニウム酸化物を含む抵抗変化層は低温で成膜することが可能である。したがって、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないため、多層化メモリアレイを容易に実現することができる。すなわち、本発明の積層構造のハフニウム酸化物を含む抵抗変化層を用いることによって、多層化構造の不揮発性半導体装置を容易に実現することが可能となる。
［不揮発性半導体装置の動作例］
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第２の実施の形態に係る不揮発性半導体装置の動作例について、図１６に示すタイミングチャートを参照しながら説明する。
図１６は、本発明の第２の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ１１１およびＭ１２２について情報の書き込みおよび読み出しをする場合のみについて示す。
図１６におけるＶＰは、抵抗変化素子と整流素子とで構成されたメモリセルの抵抗変化に必要なパルス電圧を示している。ここでは、ＶＰ／２＜閾値電圧Ｖｆの関係が成り立つことが望ましい。なぜなら、非選択のメモリセルに回り込んで流れる漏れ電流を抑えることができるからである。その結果、情報を書き込む必要のないメモリセルへ供給される余分な電流を抑制することができ、低消費電流化をより一層図ることができる。また、非選択のメモリセルへの意図しない浅い書き込み（一般にディスターブと称される）が抑制されるなどの利点もある。
また、図１６において、１回の書き込みサイクルに要する時間である書き込みサイクル時間をｔＷで、１回の読み出しサイクルに要する時間である読み出しサイクル時間をｔＲでそれぞれ示している。
メモリセルＭ１１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧ＶＰが印加され、そのタイミングに応じて、ビット線ＢＬ０には同じく０Ｖの電圧が印加される。これにより、メモリセルＭ１１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１１１の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ１１１に情報「１」が書き込まれたことになる。
次に、メモリセルＭ１２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰの０Ｖの電圧が印加され、そのタイミングに応じて、ビット線ＢＬ１には同じくパルス電圧ＶＰが印加される。これにより、Ｍ１２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１２２の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ１２２に情報「０」が書き込まれたことになる。
メモリセルＭ１１１に対する読み出しサイクルにおいては、書き込み時のパルスよりも振幅が小さいパルス電圧であって、０Ｖよりも大きくＶＰ／２よりも小さい値の電圧が、ワード線ＷＬ０に印加される。また、このタイミングに応じて、書き込み時のパルスよりも振幅が小さいパルス電圧であって、ＶＰ／２よりも大きくＶＰよりも小さい値の電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ１１１の抵抗変化層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
次に、メモリセルＭ１２２に対する読み出しサイクルにおいて、先のメモリセルＭ１１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ１２２の抵抗変化層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
本実施の形態においては、半導体基板上に集積したクロスポイント構造のみについて説明している。しかしながら、このような半導体基板上ではなく、プラスチック基板などのより安価な基板上にクロスポイント構造を形成し、バンプ等の組み立て工法で積層化したメモリ装置に適用するようにしてもよい。
（第３の実施の形態）
第３の実施の形態に係る不揮発性半導体装置は、第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、１トランジスタ／１不揮発性記憶部のものである。
［第３の実施の形態に係る不揮発性半導体装置の構成］
図１７は、本発明の第３の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図１８は、図１７におけるＣ部の構成（２ビット分の構成）を示す断面図である。
図１７に示すように、本実施の形態に係る不揮発性半導体装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリアレイ３０２と、行選択回路／ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。また、不揮発性半導体装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
メモリアレイ３０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してそれぞれ設けられた複数のトランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３，…（以下、「トランジスタＴ１１，Ｔ１２，…」と表す）と、トランジスタＴ１１，Ｔ１２，…と１対１に設けられた複数のメモリセルＭ２１１，Ｍ２１２，Ｍ２１３，Ｍ２２１，Ｍ２２２，Ｍ２２３，Ｍ２３１，Ｍ２３２，Ｍ２３３（以下、「メモリセルＭ２１１，Ｍ２１２，…」と表す）とを備えている。
また、メモリアレイ３０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…を備えている。
図１８に示すように、ワード線ＷＬ０，ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０，ＷＬ１とビット線ＢＬ０との間に、プレート線ＰＬ０，ＰＬ１が配されている。
ここで、メモリセルＭ２１１，Ｍ２１２，…は、第１の実施の形態に係る不揮発性記憶素子に相当し、積層構造のハフニウム酸化物を含む抵抗変化層を有している。より具体的には、図１８における不揮発性記憶素子３１３が、図１７におけるメモリセルＭ２１１，Ｍ２１２，…に相当し、この不揮発性記憶素子３１３は、上部電極３１４、ハフニウム酸化物を整含む抵抗変化層３１５、および下部電極３１６から構成されている。
なお、図１８における３１７はプラグ層を、３１８は金属配線層を、３１９はソース／ドレイン領域をそれぞれ示している。
図１７に示すように、トランジスタＴ１１，Ｔ１２，Ｔ１３，…のドレインはビット線ＢＬ０に、トランジスタＴ２１，Ｔ２２，Ｔ２３，…のドレインはビット線ＢＬ１に、トランジスタＴ３１，Ｔ３２，Ｔ３３，…のドレインはビット線ＢＬ２に、それぞれ接続されている。
また、トランジスタＴ１１，Ｔ２１，Ｔ３１，…のゲートはワード線ＷＬ０に、トランジスタＴ１２，Ｔ２２，Ｔ３２，…のゲートはワード線ＷＬ１に、トランジスタＴ１３，Ｔ２３，Ｔ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。
さらに、トランジスタＴ１１，Ｔ１２，…のソースはそれぞれ、メモリセルＭ２１１，Ｍ２１２，…と接続されている。
また、メモリセルＭ２１１，Ｍ２２１，Ｍ２３１，…はプレート線ＰＬ０に、メモリセルＭ２１２，Ｍ２２２，Ｍ２３２，…はプレート線ＰＬ１に、メモリセルＭ２１３，Ｍ２２３，Ｍ２３３，…はプレート線ＰＬ２に、それぞれ接続されている。
アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１，Ｍ２１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４へ出力する。
行選択回路／ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
また、センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。
なお、１トランジスタ／１不揮発性記憶部の構成である第３の実施の形態の場合、第２の実施の形態のクロスポイント型の構成と比べて記憶容量は小さくなる。しかしながら、ダイオードのような整流素子が不要であるため、ＣＭＯＳプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。
また、第２の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
さらに、第２の実施の形態の場合と同様に、ハフニウムおよびその酸化物の成膜は、既存の半導体製造プロセスに容易に組み入れることが可能であるため、本実施の形態に係る不揮発性半導体装置を容易に製造することができる。
［不揮発性半導体装置の動作例］
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第３の実施の形態に係る不揮発性半導体装置の動作例について、図１９に示すタイミングチャートを参照しながら説明する。
図１９は、本発明の第３の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ２１１およびＭ２２２について情報の書き込みおよび読み出しをする場合のみについて示す。
図１９において、ＶＰは、抵抗変化素子の抵抗変化に必要なパルス電圧を示しており、ＶＴはトランジスタの閾値電圧を示している。また、プレート線には、常時電圧VPが印加され、ビット線も、非選択の場合は電圧VPにプリチャージされている。
メモリセルＭ２１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ１１がＯＮ状態となる。そして、そのタイミングに応じて、ビット線ＢＬ０にはパルス電圧２ＶＰが印加される。これにより、メモリセルＭ２１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２１１の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ２１１に情報「１」が書き込まれたことになる。
次に、メモリセルＭ２２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ２２がＯＮ状態となる。そのタイミングに応じて、ビット線ＢＬ１には０Ｖの電圧が印加される。これにより、メモリセルＭ２２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２２２の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ２２２に情報「０」が書き込まれたことになる。
メモリセルＭ２１１に対する読み出しサイクルにおいては、トランジスタＴ１１をＯＮ状態にするために所定の電圧がワード線ＷＬ０に印加され、そのタイミングに応じて、書き込みの際のパルス幅よりも振幅が小さいパルス電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ２１１の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
次に、メモリセルＭ２２２に対する読み出しサイクルにおいて、先のメモリセルＭ２１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ２２２の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
なお、第２の実施の形態において説明したように、本実施の形態においても、冗長救済用メモリセルおよびエラー訂正用のパリティビット用のメモリセルを別途設けるような構成としてもよく、その場合、それらのメモリセルとして、本発明の不揮発性記憶素子を用いることができる。
（第４の実施の形態）
第４の実施の形態に係る不揮発性半導体装置は、プログラム機能を有する第１の実施の形態に係る不揮発性記憶素子を、少なくとも１つ備える不揮発性半導体装置であって、所定の演算を実行する論理回路を備えるものである。
［不揮発性半導体装置の構成］
図２０は、本発明の第４の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。
図２０に示すように、本実施の形態に係る不揮発性半導体装置４００は、半導体基板４０１上に、ＣＰＵ４０２と、外部回路との間でデータの入出力処理を行う入出力回路４０３と、所定の演算を実行する論理回路４０４と、アナログ信号を処理するアナログ回路４０５と、自己診断を行うためのＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路４０６と、ＳＲＡＭ４０７と、これらＢＩＳＴ回路４０６およびＳＲＡＭ４０７と接続され、特定のアドレス情報を格納するための救済アドレス格納レジスタ４０８とを備えている。
図２１は、本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図である。また、図２２は、同じく救済アドレス格納レジスタの構成を示す断面図である。
図２１および図２２に示すように、救済アドレス格納レジスタ４０８は、第１の実施の形態に係る不揮発性記憶素子に相当する不揮発性記憶素子４０９と、その不揮発性記憶素子４０９に対して特定のアドレス情報を書き込むための書き込み回路４１０と、不揮発性記憶素子４０９に書き込まれているアドレス情報を読み出すための読み出し回路４１１と、ラッチ回路４１２とを備えている。
不揮発性記憶素子４０９は、書込み回路側４１０への切替え部と読出し回路４１１側への切替え部に接続されており、抵抗変化層４２１を、上部電極４２２と下部電極４２３とで挟むようにして構成されている。ここで、この不揮発性記憶素子４０９は、第１の実施の形態に係る不揮発性記憶素子に相当する。
なお、図２２において、４２４はプラグ層を、４２５は金属配線層を、４２６はソース／ドレイン層をそれぞれ示している。
本実施の形態では、２層配線で、第１配線と第２配線との間に不揮発性記憶素子を設ける構成を示しているが、例えば、３層以上の多層配線とした上で、任意の配線間へ不揮発性記憶素子を配置したり、または、必要に応じて複数の配線間に配置したりするようにしてもよい。
［不揮発性半導体装置の動作例］
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の動作例について説明する。
以下、救済アドレス格納レジスタ４０８に対してアドレス情報の書き込みを行う場合について説明する。ＢＩＳＴ回路４０６は、診断指示信号ＴＳＴを受け取った場合、ＳＲＡＭ４０７のメモリブロックの検査を実行する。
なお、このメモリブロックの検査は、ＬＳＩの製造過程における検査の際、およびＬＳＩが実際のシステムに搭載された場合における各種の診断実行の際などに行われる。
メモリブロックの検査の結果、不良ビットが検出された場合、ＢＩＳＴ回路４０６は、書き込みデータ指示信号ＷＤを救済アドレス格納レジスタ４０８へ出力する。この書き込みデータ指示信号ＷＤを受け取った救済アドレス格納レジスタ４０８は、対応する不良ビットのアドレス情報を救済アドレス格納レジスタに格納する。
このアドレス情報の格納は、そのアドレス情報に応じて、該当するレジスタが備える抵抗変化層の抵抗状態を高抵抗化または低抵抗化することによって行われる。抵抗変化層の高抵抗化または低抵抗化は、第１の実施の形態の場合と同様にして実現される。
このようにして、救済アドレス格納レジスタ４０８に対するアドレス情報の書き込みが行われる。そして、ＳＲＡＭ４０７がアクセスされる場合、それと同時に救済アドレス格納レジスタ４０８に書き込まれているアドレス情報が読み出される。このアドレス情報の読み出しは、第１の実施の形態の場合と同様、抵抗変化層の抵抗状態に応じた出力電流値を検出することにより行われる。
このようにして救済アドレス格納レジスタ４０８から読み出されたアドレス情報と、アクセス先のアドレス情報とが一致する場合、ＳＲＡＭ４０７内に設けられている予備の冗長メモリセルにアクセスし、情報の読み取りまたは書き込みが行われる。
以上のようにして自己診断を行うことによって、製造工程の検査において外部の高価なＬＳＩテスタを用いる必要がなくなる。また、at Speedテストが可能になるという利点もある。さらには、検査をする際のみではなく、経時変化した場合にも不良ビットの救済が可能となるため、長期間に亘って高品質を保つことできるという利点もある。
本実施の形態に係る不揮発性半導体装置は、製造工程における１回のみの情報の書き込む場合と、製品出荷後に繰り返し情報を書き換える場合との何れにも対応することができる。
［不揮発性半導体装置の製造方法］
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の製造方法について説明する。
図２３は、本発明の第４の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャートである。
まず、半導体基板上にトランジスタを形成する（Ｓ１０１）。次に、第１ビアを形成し（Ｓ１０２）、その上に第１配線を形成する（Ｓ１０３）。
そして、Ｓ１０３で形成された第１配線の上に、抵抗変化層を形成する（Ｓ１０４）。この抵抗変化層の形成は、第１の実施の形態において説明したとおりに行われる。
次に、抵抗変化層の上に第２ビアを形成し（Ｓ１０５）、さらに、第２配線を形成する（Ｓ１０６）。
以上に示すように、本実施の形態の不揮発性半導体装置の製造方法は、ＣＯＭＳプロセスの製造工程に、電極および抵抗変化層を形成する工程が追加されたものである。したがって、既存のＣＭＯＳプロセスを利用して容易に製造することが可能となる。また、追加の工程も少なく、しかも抵抗変化層の膜厚は比較的薄いため、プロセスの短縮化を図ることができる。
また、第１の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
なお、電極部は１μｍ角以下で形成することができ、且つその他の回路もＣＭＯＳプロセスで形成することが可能であるため、小型の不揮発性スイッチ回路を容易に実現することができる。
本実施の形態のように、第１の実施の形態における積層構造のハフニウム酸化物を含む抵抗変化層を備えた不揮発性記憶素子を用いるのではなく、公知のフラッシュメモリの不揮発性記憶素子を用いたり、または、公知のＦｅＲＡＭメモリの不揮発性記憶素子を用いたりすることによって、不揮発性半導体装置を実現することも考えられる。しかしながら、これらの場合、特別の専用プロセス工程および材料が必要となり、ＣＯＭＳプロセスとの親和性に劣るという欠点がある。そのため、コスト面で問題があり、しかも製造工数が著しく増加するなど、現実性に乏しいといえる。さらに、情報の書き込みおよび読み出しが複雑であり、プログラム素子として扱うのが困難であるという問題がある。
また、ＣＭＯＳプロセスと親和性が高い構成としては、ＣＭＯＳ不揮発性メモリセルと称される、ＣＯＭＳプロセスでゲート配線をフローティング化して等価的にフラッシュメモリセルと同様の動作を実現するものがある。しかし、この構成によると、素子部の面積が大きくなり、しかも動作の制御が複雑になるなどの問題が生じる。
また、シリサイド溶断型などの電気フューズ素子で構成する場合もＣＭＯＳプロセスと親和性が高いと言えるが、この場合、情報の書き換えが不可能である、また、素子部の面積が大きくなるなどの問題が生じる。
さらに、公知のレーザーで配線をトリミングすることも考えられるが、この場合では、製造工程のみに限定される、レーザートリマー装置の機械的精度に律速されることになるため、微細化することができない、または、最上層に配置しなければならないというレイアウトの制約があるなどの問題が生じる。
なお、本実施の形態では、第１実施の形態における不揮発性記憶素子をＳＲＡＭの救済アドレス格納レジスタとして用いたが、それ以外にも、次のような適用例が考えられる。すなわち、例えば、ＤＲＡＭ、ＲＯＭ、または第２および第３の実施の形態に係る不揮発性半導体装置の不良ビットに対する救済アドレス格納レジスタとして、第１の実施の形態における不揮発性記憶素子を用いることが可能である。
また、不良ロジック回路若しくは予備ロジック回路の切り替え用不揮発性スイッチに適用することもできる。その他にも、アナログ回路の電圧調整およびタイミング調整用のレジスタとして、製品完成後のＲＯＭの修正用のレジスタとして、リコンフィギュアラブルロジックおよびFPGA用の不揮発性スイッチ素子として、さらには、不揮発性レジスタとして用いることも可能である。
（その他の実施の形態）
第４の実施の形態に係る不揮発性半導体装置が、第２の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第２の実施の.形態に係るクロスポイント型の不揮発性半導体装置と第４の実施の形態に係るＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することができる。
この場合、第２の実施の形態に係るクロスポイント型の不揮発性半導体装置および第４の実施の形態に係るＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
また、第４の実施の形態に係る不揮発性半導体装置が、第３の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第３の実施の形態に係る１トランジスタ／１不揮発性記憶部構成の不揮発性半導体装置と第４の実施の形態に係るＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することもできる。
この場合も、第３の実施の形態に係る１トランジスタ／１不揮発性記憶部構成の不揮発性半導体装置および第４の実施の形態に係るＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明の不揮発性記憶素子および不揮発性半導体装置は、高速動作が可能で、しかも安定した書き換え特性を有しており、デジタル家電、メモリカード、携帯型電話機、およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性記憶素子等として有用である。
１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ 不揮発性記憶素子
１０１ 基板
１０２ 酸化物層
１０３，１０３Ａ，１０３Ｂ，１０３Ｃ，１０３Ｄ，１０３Ｅ，１０３Ｆ 第１電極層
１０４ 第１のハフニウム酸化物層
１０５ 第２のハフニウム酸化物層
１０６ 第３のハフニウム酸化物層
１０４Ａ，１０６Ｂ，１０６Ｃ 高酸素濃度のハフニウム酸化物層
１０５Ａ，１０５Ｂ，１０５Ｃ ハフニウム酸化物層
１０７，１０７Ａ，１０７Ｂ，１０７Ｃ，１０７Ｄ，１０７Ｅ，１０７Ｆ 抵抗変化層
１０８，１０８Ａ，１０８Ｂ，１０８Ｃ，１０８Ｄ，１０８Ｅ，１０８Ｆ 第２電極層
１０９ 素子領域
２００ 不揮発性半導体装置
２０１ メモリ本体部
２０２ メモリアレイ
２０３ 行選択回路／ドライバ
２０４ 列選択回路／ドライバ
２０５ 書き込み回路
２０６ センスアンプ
２０７ データ入出力回路
２０８ アドレス入力回路
２０９ 制御回路
２１０ 不揮発性記憶素子
２１１ 上部配線
２１２ 下部配線
２１３ 上部電極
２１４ 抵抗変化層
２１５ 内部電極
２１６ 整流素子
２１７ 下部電極
２１８ オーミック抵抗層
２１９ 第２の抵抗変化層
３００ 不揮発性半導体装置
３０１ メモリ本体部
３０２ メモリアレイ
３０３ 行選択回路／ドライバ
３０４ 列選択回路
３０５ 書き込み回路
３０６ センスアンプ
３０７ データ入出力回路
３０８ セルプレート電源
３０９ アドレス入力回路
３１０ 制御回路
３１３ 不揮発性記憶素子
３１４ 上部電極
３１５ 抵抗変化層
３１６ 下部電極
３１７ プラグ層
３１８ 金属配線層
３１９ ソース／ドレイン領域
４００ 不揮発性半導体装置
４０１ 半導体基板
４０２ ＣＰＵ
４０３ 入出力回路
４０４ 論理回路
４０５ アナログ回路
４０６ ＢＩＳＴ回路
４０７ ＳＲＡＭ
４０８ 救済アドレス格納レジスタ
４０９ 不揮発性記憶素子
４１０ 書き込み回路
４１１ 読み出し回路
４１２ ラッチ回路
４２１ 抵抗変化層
４２２ 上部電極
４２３ 下部電極
４２４ プラグ層
４２５ 金属配線層
４２６ ソース／ドレイン層
５０１ 基板
５０２ 酸化物層
５０３ 下部電極
５０４ 抵抗変化層
５０５ 上部電極
ＢＬ０，ＢＬ１，… ビット線
Ｍ１１１，Ｍ１１２，…，Ｍ２１１，Ｍ２１２，… メモリセル
Ｔ１１，Ｔ１２，… トランジスタ
ＷＬ０，ＷＬ１，… ワード線
ＰＬ０，ＰＬ１，ＰＬ２，… プレート線
１３００ 素子Ｆ
１３０１〜１３０４ 電極
１３０５ 酸素不足型のタンタル酸化物層

Claims (25)

  1. 第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、両電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
    前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて、前記第１電極と前記第２電極間の抵抗値が可逆的に変化する不揮発性記憶素子において、
    前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する導電性の第２の酸素不足型のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する導電性の第１の酸素不足型のハフニウム酸化物層とが積層された積層構造を有している不揮発性記憶素子。
  2. 前記第１の酸素不足型のハフニウム酸化物層の膜厚が、３ｎｍ以上４ｎｍ以下である請求項１に記載の不揮発性記憶素子。
  3. 前記第１の酸素不足型のハフニウム酸化物層が前記第１電極もしくは前記第２電極の一方に接している、請求項１または２に記載の不揮発性記憶素子。
  4. 請求項３記載の不揮発性記憶素子において、前記第１の酸素不足型のハフニウム酸化物層が接している電極に大きさがＶＨの正の電気パルスを印加した後の第１電極と第２電極間の抵抗値をＲＨとし、前記第１の酸素不足型のハフニウム酸化物層が接している電極に大きさがＶＬの負の電気パルスを印加した後の第１電極と第２電極間の抵抗値をＲＬとした時、
    ｜ＶＨ｜＞｜ＶＬ｜、ＲＨ＞ＲＬとなる不揮発性記憶素子。
  5. 前記不揮発性記憶素子は、前記第１電極と前記第２電極との間に整流素子を具備しており、
    前記整流素子は、前記抵抗変化層と電気的に接続されている、請求項１〜４のいずれかに記載の不揮発性記憶素子。
  6. 半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
    前記第１の電極配線を第１電極とし、前記第２の電極配線を第２電極とした場合、前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に介在され、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
    前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する第２のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する第１のハフニウム酸化物層とが積層された積層構造を有している、不揮発性半導体装置。
  7. 前記第１の酸素不足型のハフニウム酸化物層の膜厚が、３ｎｍ以上４ｎｍ以下である請求項６に記載の不揮発性半導体装置。
  8. 前記第１の酸素不足型のハフニウム酸化物層が前記第１電極もしくは前記第２電極の一方に接している、請求項６または７に記載の不揮発性半導体装置。
  9. 前記不揮発性記憶素子は、前記第１電極と前記第２電極との間に整流素子を具備しており、
    前記整流素子は、前記抵抗変化層と電気的に接続されている、請求項６〜８のいずれかに記載の不揮発性半導体装置。
  10. 請求項６〜９のいずれかに記載の不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備える、不揮発性半導体装置。
  11. 半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
    前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と接続される第１電極と、前記第２の電極配線と接続される第２電極と、前記第１電極と前記第２電極との間に介在され、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
    前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する第２のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する第１のハフニウム酸化物層とが積層された積層構造を有している、不揮発性半導体装置。
  12. 前記第１のハフニウム含有層の膜厚が３ｎｍ以上４ｎｍ以下である、請求項１１に記載の不揮発性半導体装置。
  13. 前記第１の酸素不足型のハフニウム酸化物層が前記第１電極もしくは前記第２電極の一方に接している、請求項１１または１２に記載の不揮発性半導体装置。
  14. 前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に整流素子を具備しており、
    当該整流素子は、前記抵抗変化層と電気的に接続されている、請求項１１〜１３のいずれかに記載の不揮発性半導体装置。
  15. 請求項１１〜１４のいずれかに記載の不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備える、不揮発性半導体装置。
  16. 半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに対応して設けられた複数の不揮発性記憶素子とを備え、
    前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、対応して設けられている前記トランジスタのソース又はドレイン電極を介して前記第１電極および前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層を備え、
    前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する第２のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する第１のハフニウム酸化物層とが積層された積層構造を有している、不揮発性半導体装置。
  17. 前記第１のハフニウム酸化物層の膜厚が３ｎｍ以上４ｎｍ以下である、請求項１６に記載の不揮発性半導体装置。
  18. 前記第１の酸素不足型のハフニウム酸化物層が前記第１電極もしくは前記第２電極の一方に接している、請求項１６または１７に記載の不揮発性半導体装置。
  19. 半導体基板と、
    前記半導体基板上に形成された、所定の演算を実行する論理回路と、
    前記半導体基板上に形成された、請求項１〜５のいずれかに記載の不揮発性記憶素子と有し、
    前記請求項１〜５のいずれかに記載の不揮発性記憶素子は、プログラム機能を備えている不揮発性半導体装置。
  20. 所定の演算を実行する論理回路が前記半導体基板上に形成され、
    前記不揮発性記憶素子はプログラム機能を備えている、
    請求項６〜１８のいずれかに記載の不揮発性記憶装置。
  21. 第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在させ、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備える不揮発性記憶素子の製造方法において、
    前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する第２のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する第１のハフニウム酸化物層とが積層された積層構造を有しており、
    前記第２のハフニウム酸化物層を、スパッタリング法または化学気相堆積法によって形成することを特徴とする不揮発性記憶素子の製造方法。
  22. 前記第１のハフニウム酸化物層を、スパッタリング法または化学気相堆積法によって形成する、請求項２１に記載の不揮発性記憶素子の製造方法。
  23. 前記第１のハフニウム酸化物層を、前記第２のハフニウム酸化物層の一部を酸化することによって形成する、請求項２１に記載の不揮発性記憶素子の製造方法。
  24. ３ｎｍ以上４ｎｍの膜厚となるように前記第１のハフニウム酸化物層を形成する、請求項２１〜２３のいずれかに記載の不揮発性記憶素子の製造方法。
  25. 前記第１の酸素不足型のハフニウム酸化物層が前記第１電極もしくは前記第２電極の一方に接している、請求項２１〜２４のいずれかに記載の不揮発性記憶素子の製造方法。
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