WO2011013344A1 - 抵抗変化型不揮発性記憶装置及びその書き込み方法 - Google Patents

抵抗変化型不揮発性記憶装置及びその書き込み方法 Download PDF

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池田　雄一郎
一彦 島川
神澤　好彦
村岡　俊作
佳一 加藤
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パナソニック株式会社
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Definitions

  • the present invention relates to a variable resistance nonvolatile memory having a memory cell composed of a variable resistance element whose resistance value reversibly changes based on an electrical signal and a current control element.
  • the present invention relates to a device and a programming method thereof.
  • the resistance change element refers to an element having a property that the resistance value reversibly changes by an electrical signal, and further capable of storing data corresponding to the resistance value in a nonvolatile manner.
  • a nonvolatile memory device using a resistance change element As a nonvolatile memory device using a resistance change element, a so-called 1T1R type memory in which a transistor and a resistance change element are connected in series at the intersection of a bit line and a word line arranged so as to cross three-dimensionally A nonvolatile memory device in which cells are arranged in a matrix is generally known.
  • a diode element that functions as a current control element and a resistance change element are connected in series at the position of the intersection of the bit line and the word line arranged so as to cross three-dimensionally.
  • a non-volatile memory device in which memory cells called a so-called 1D1R type cross-point memory are arranged in a matrix and a non-volatile memory device in which memory cells of a 1D1R type cross-point memory are stacked in multiple layers are also known.
  • Patent Document 1 discloses a nonvolatile memory device composed of 1T1R type memory cells using an amorphous thin film such as a rare earth oxide film as a resistance change element.
  • FIG. 54 is a circuit diagram of a memory cell of the nonvolatile memory device shown therein.
  • the memory cell 1001 is formed by electrically connecting a transistor 1002 and a resistance change element 1003 in series.
  • an amorphous thin film such as a rare earth oxide film is disclosed as a material used for the resistance change element 1003, and copper, silver, and zinc are disclosed as electrode materials.
  • FIG. 55 is a diagram showing a voltage-current change of the resistance change element 1003 used in the memory cell of the nonvolatile memory device shown therein.
  • a voltage of + 1.1X [V] or more and a minute current are applied to the resistance change element 1003, and the resistance change element is changed from a high resistance state to a low resistance. Change to state.
  • a voltage of ⁇ 1.1X [V] and a current of ⁇ 1.5Y [A] are applied to the resistance change element 1003, and the resistance change element is in a low resistance state. Changes from high to high resistance.
  • Patent Document 1 at the time of writing, by controlling the gate voltage of the transistor 1002 in FIG. 54, the on-resistance value of the transistor 1002 is changed, and the current value when the resistance change element 1003 is lowered in resistance is controlled.
  • the resistance value of the resistance change element 1003 after the resistance is lowered can be controlled, and that the principle is applied to a multi-value memory.
  • Patent Document 2 discloses a nonvolatile memory device including a 1D1R type cross-point memory cell using a perovskite crystal structure material as a resistance change element and using a varistor as a bidirectional diode element.
  • FIG. 56 is a schematic diagram of a memory cell array of the nonvolatile memory device 1200 shown therein.
  • Memory cell 1280 is formed by electrically connecting diode element 1270 and resistance change element 1260 in series.
  • Reference numeral 1210 denotes a bit line, and 1220 denotes a word line.
  • the resistance change element 1260 is formed by sandwiching a resistance change layer 1230 whose resistance value changes with voltage application between an upper electrode 1240 and a lower electrode 1250.
  • FIG. 57 shows voltage-current characteristics of the diode element 1270.
  • the diode element is bidirectional and has a non-linear and symmetric voltage-current characteristic in which the current increases rapidly at a voltage equal to or higher than the threshold voltage Vth.
  • manganese, titanium, zirconia, high-temperature superconducting material La or Pr rare earth, La and Pr mixed crystal, Ca or Sr alkaline earth metal, or Ca and Sr mixed.
  • Materials used for the upper electrode 1240 and the lower electrode 1250 include Pt, Ir, Each element of Ph and Pd, and oxide conductors such as alloys, Ir, and Ru, SRO, and YBCO are disclosed.
  • ZnO varistors obtained by sintering metal oxides such as zinc oxide and a small amount of bismuth oxide and SrTiO 3 varistors are disclosed.
  • Vpp is applied to the selected bit line
  • 1/2 Vpp is applied to the unselected bit line
  • 0 V is applied to the selected word line
  • 1/2 Vpp is applied to the unselected word line.
  • 1 / 2Vpp to the selected word line has been shown to apply a 1 / 2Vpp 0V, the unselected bit line to the selected bit line.
  • a non-linear element that can flow a current bidirectionally such as a varistor, can be used to flow a necessary current bidirectionally during rewriting. Further, by optimizing the threshold voltage Vth so that the potential 1/2 Vpp applied to the non-selected line is lower than the threshold voltage Vth of the nonlinear element, the problem of leakage current to the non-selected cell is solved, and the memory It is shown that the array size of the cell array can be increased and high integration can be achieved.
  • variable resistance nonvolatile memory devices As one of the variable resistance nonvolatile memory devices, the inventors of the present application have a variable resistance nonvolatile memory composed of memory cells of a 1D1R type cross-point memory using an oxygen-deficient transition metal oxide as a main variable resistance layer material. I am considering sex memory.
  • the oxygen-deficient oxide refers to an oxide in which oxygen is deficient from the stoichiometric composition.
  • Ta 2 O 5 is an oxide having a stoichiometric composition.
  • oxygen is contained 2.5 times as much as tantalum, and it is 71.4% in terms of oxygen content.
  • TaO x When expressed as an oxide having an oxygen content lower than 71.4%, that is, TaO x , Ta has a non-stoichiometric composition satisfying 0 ⁇ x ⁇ 2.5.
  • the oxide is called oxygen-deficient Ta oxide.
  • an oxide having a stoichiometric composition is an insulator, but an oxygen-deficient oxide exhibits characteristics of a semiconductor or a conductor.
  • FIG. 1 is a schematic diagram showing a basic structure of a resistance change element used for measurement.
  • An oxygen-deficient Ta oxide is used for the resistance change layer 3302 and has a vertically symmetrical structure sandwiched between a lower electrode 3301 made of Pt and an upper electrode 3303 also made of Pt.
  • this non-volatile element is referred to as element A.
  • the relationship between the element names and the electrode materials is shown in Table 1 including the elements described in the embodiments.
  • FIG. 2 is a graph showing a current-voltage hysteresis characteristic showing an example of the state of resistance change of the element A.
  • the horizontal axis represents the voltage of the upper electrode 3303 with the lower electrode 3301 as a reference.
  • the value of the current flowing through the vertical axis is represented on the vertical axis.
  • variable resistance element is first at the O point of the voltage 0 V in the low resistance state.
  • the current increases substantially in proportion to the voltage.
  • the positive voltage indicated by the point A is exceeded, the current decreases rapidly and reaches the point D. . That is, it shows a state of changing from a low resistance state to a high resistance state (high resistance).
  • the arrival point at the time of low resistance indicated by the point C and the starting point of the high resistance indicated by the point A are characterized by a generally symmetrical relationship. That is, a desired low resistance value can be obtained by applying a current controlled to a predetermined value at the low resistance point corresponding to the C point (about ⁇ 15 mA at the C point). It can be seen that if a voltage corresponding to point A is applied with the above current capability, a stable resistance changing operation can be realized.
  • the inventors of the present application are in the process of studying, and the voltage application direction (driving polarity) that stably causes resistance change in one direction (low resistance or high resistance) is not necessarily uniform, It has been found that among the variable resistance elements made of the same material using Pt for the electrode and an oxygen-deficient Ta oxide for the variable resistance layer, there are elements having different driving polarities.
  • a certain resistance change element has a lower voltage by applying a voltage of +2.0 V and 100 ns between the upper and lower electrodes, with the upper electrode 3303 higher than the lower electrode 3301 being positive, and ⁇ 2.6 V, It was confirmed that the resistance was increased by applying a pulse voltage of 100 ns.
  • the other resistance change element has a lower voltage by applying a voltage of ⁇ 2.0 V and 100 ns between the upper and lower electrodes, with the upper electrode 3303 higher than the lower electrode 3301 being positive, and +2.7 V. It was confirmed that the resistance was increased by applying a pulse voltage of 100 ns.
  • FIG. 3A and FIG. 3B are graphs showing resistance values of these resistance change elements when a pulse voltage causing a low resistance and a pulse voltage causing a high resistance are continuously applied alternately. is there.
  • the horizontal axis represents the number of applied electrical pulses, and the vertical axis represents the resistance value.
  • one resistance change element is initially in a high resistance state of about 33 k ⁇ , changes to a low resistance state of about 500 ⁇ upon application of a pulse voltage of +2.0 V, and then ⁇ 2.6 V. Is changed to a high resistance state of about 40 k ⁇ by application of a negative voltage, and then the resistance is lowered by applying a positive pulse voltage to the upper electrode 3303 with respect to the lower electrode 3301, and a negative pulse is applied to the upper electrode 3303 with respect to the lower electrode 3301. Repeatedly increase the resistance by applying voltage.
  • a mode The relationship between the direction of resistance change and the polarity of the applied voltage is called A mode for convenience.
  • another variable resistance element is initially in a high resistance state of about 42 k ⁇ , changes to a low resistance state of about 600 ⁇ upon application of a ⁇ 2.0 V pulse voltage, and then +2.
  • the lower electrode 3301 is reduced in resistance by applying a negative pulse voltage to the upper electrode 3303, and the upper electrode 3303 is positive with respect to the lower electrode 3301. Repeatedly increase the resistance by applying a pulse voltage.
  • the relationship between the direction of resistance change and the polarity of the applied voltage is referred to as B mode for convenience.
  • the voltage-current hysteresis characteristics shown in FIG. 2 correspond to this B mode.
  • the above-mentioned pulse voltage value indicates the set output voltage value of the pulse generator, and the effective voltage value applied across the resistance change element is the voltage drop through the measurement system. It is considered to be a small voltage value.
  • the upper electrode 3303 and the lower electrode 3301 are both made of Pt, and the resistance change layer 3302 composed of oxygen-deficient Ta oxide sandwiched between them is formed on the electrode. On the other hand, it is electrically symmetrical.
  • the writing operation of the 1D1R type cross-point type memory using the bipolar variable resistance element is selected for writing, as shown in Patent Document 2, unlike the case of the 1T1R type memory composed of transistors.
  • a memory cell is distinguished from other non-selected memory cells by the difference in voltage applied to both ends of the memory cell.
  • a driving circuit (hereinafter referred to as an LR driving circuit) for supplying a current corresponding to a desired low resistance value setting may be configured as a bit line driving circuit.
  • the high resistance changes in voltage and current characteristics of the variable resistance element in terms of voltage and current that are generally symmetric compared to low resistance. Therefore, for example, the bit line side is the reference in the opposite direction to the low resistance direction.
  • a driving circuit (hereinafter referred to as an HR driving circuit) that can apply a positive voltage to the word line side and can flow a current amount at least as high as that at the time of LR may be configured as the word line driving circuit.
  • the unselected memory cells be composed of a current control device having these voltage threshold voltage Vth such that no current flows by applying a conceivable.
  • the first problem is that when the appearance of the A mode and the B mode is opposite to the assumption, a desired resistance value cannot be set in the variable resistance element.
  • the resistance value is set lower than expected because the low resistance writing is performed by the HR driving circuit higher than the original current driving capability. High resistance writing is performed by an LR drive circuit having a lower drive performance than the original drive capability. For this reason, it is necessary to increase the resistance of the resistance change element set to a resistance value lower than expected, but there is a problem that a current amount necessary for the resistance change element is insufficient and a stable resistance change operation cannot be performed.
  • both the LR drive circuit and the HR drive circuit are prepared in both the word line drive circuit and the bit line drive circuit, and the A mode and the B mode are provided.
  • Patent Document 2 discloses that a predetermined current can be driven by using a diode such as a ZnO varistor or an SrTiO 3 varistor as a current control element used in a 1D1R type cross-point memory.
  • a diode such as a ZnO varistor or an SrTiO 3 varistor
  • the present inventors are advancing research to construct a diode with a SiN-based material, which will be described later, as a current control element having a material more compatible with a semiconductor process.
  • a diode element generally has a non-linear current characteristic with respect to an applied voltage, and has a characteristic in which a current rapidly increases at a predetermined threshold voltage Vth or higher.
  • the ability to control the setting of the threshold voltage Vth and how much current can flow at a voltage equal to or higher than the threshold voltage Vth are important for high integration and low voltage.
  • an increase in current density leads to deterioration of the diode performance due to thermal factors, so it is important from the viewpoint of reliability to have a configuration in which no more current than necessary flows.
  • the third problem is that the writing speed decreases.
  • the first and second problems are solved by providing a current limiting circuit for limiting the current in the direction in which the memory cell is changed to the low resistance state, and performing low resistance writing via the current limiting circuit. Is done.
  • the current at the time of writing is limited, arises another problem that the writing speed is reduced.
  • the present invention has been made in view of such circumstances, and in a variable resistance nonvolatile memory device of a 1D1R type cross-point memory using a variable resistance element, the A mode and B of the variable resistance characteristic of the variable resistance element It is possible to control the appearance of the mode, and by specifying the connection relationship between the drive circuit and the memory cell, it is possible to set a desired resistance value for the variable resistance element, and provide a control technology that can stably change the resistance, as well as current control
  • An object of the present invention is to provide a variable resistance nonvolatile memory device capable of increasing the reliability of the element and suppressing the decrease in writing speed.
  • a variable resistance nonvolatile memory device has a low resistance value belonging to a first range when a first voltage having a predetermined first polarity is applied.
  • a second voltage having a second polarity opposite to the first polarity is applied, the resistance state changes to a high resistance state having a resistance value belonging to a second range higher than the first range.
  • a plurality of memory cells formed by connecting a resistance change element and a two-terminal current control element in series, a plurality of first signal lines and a plurality of second signal lines intersecting each other, and the plurality of memory cells
  • a pair of the first signal line and the second signal line are arranged at the intersections of the plurality of first signal lines and the plurality of second signal lines, and intersect both ends of the memory cells arranged at each intersection.
  • a memory cell array connected to each of the plurality of memory cells and the plurality of memory cells.
  • a current limiting circuit that limits only the first current out of a first current in a direction to change the memory cells to a low resistance state and a second current in a direction to change the plurality of memory cells to a high resistance state;
  • the current path is connected in parallel with the current limiting circuit, and when changing any one of the plurality of memory cells to the low resistance state, the current path in the first period before the memory cell changes to the low resistance state.
  • a boost circuit that increases the first current by short-circuiting the voltage source.
  • the plurality of first signal lines and the plurality of second signal lines are assumed to be, for example, a plurality of bit lines and a plurality of word lines, respectively.
  • the resistance change element changes to the low resistance state by applying a voltage
  • the resistance change element changes to the high resistance state by applying a positive voltage to the word line with reference to the bit line.
  • Each memory cell can be configured.
  • the current limiting when the resistance of the memory cell is reduced by the current limiting circuit may be performed when the resistance change element starts changing to the low resistance state. Therefore, after limiting the low resistance write current with the current limit circuit, the boost circuit that increases the current is added between the start of the low resistance write and the change of the resistance change element to the low resistance state. By using it, it is possible to improve the writing speed which is lowered when writing is performed using only the current limiting circuit.
  • the boost circuit includes an output terminal connected to the current path, and a switch connected between the voltage source and the output terminal, and the switch is turned on in the first period. Also good.
  • the switch is a transistor, the source terminal of the transistor is connected to the voltage source, the drain terminal of the transistor is connected to the output terminal, and the transistor is turned on in the first period. Good.
  • the source of the transistor constituting the boost circuit is connected to the voltage source, the current drive capability of the boost circuit can be improved.
  • the switch may be turned off before the memory cell changes to a low resistance state.
  • the current supplied to the memory cell can be limited after the memory cell changes to the low resistance state.
  • the boost circuit uses a signal obtained by feeding back the voltage of the output terminal, and when the voltage of the output terminal reaches a predetermined voltage after the switch is turned on, the boost circuit may turn off the switch. Good.
  • the boost circuit can be automatically turned off before the memory cell enters the low resistance state.
  • Each of the memory cells has the first polarity with a voltage of the first signal line higher than the voltage of the second signal line via the connected first signal line and second signal line.
  • the circuit serves as a reference for the first drive voltage, a first drive circuit that generates a first drive voltage that is greater than or equal to the first voltage, a second drive circuit that generates a second drive voltage that is greater than or equal to the second voltage, and the like.
  • a third drive circuit that generates a voltage; and a fourth drive circuit that generates a voltage that serves as a reference for the second drive voltage.
  • the variable resistance nonvolatile memory device further includes the first drive circuit, One fourth signal selected from the fourth drive circuit and the plurality of first signal lines.
  • a first selection circuit that connects a line
  • a second selection circuit that connects the second drive circuit and the third drive circuit
  • one second signal line selected from the plurality of second signal lines.
  • said current limiting circuit and the boost circuit may be inserted between said first driving circuit and the first selection circuit.
  • Each of the memory cells has the first polarity with a voltage of the first signal line higher than the voltage of the second signal line via the connected first signal line and second signal line.
  • the circuit serves as a reference for the first drive voltage, a first drive circuit that generates a first drive voltage that is greater than or equal to the first voltage, a second drive circuit that generates a second drive voltage that is greater than or equal to the second voltage, and the like.
  • a third drive circuit that generates a voltage; and a fourth drive circuit that generates a voltage that serves as a reference for the second drive voltage.
  • the variable resistance nonvolatile memory device further includes the first drive circuit, One second signal selected from the second drive circuit and the plurality of first signal lines.
  • a first selection circuit for connecting a line a second selection for connecting the third drive circuit and the fourth drive circuit, and one second signal line selected from the plurality of second signal lines.
  • the current limiting circuit includes a plurality of limiting circuits, and each of the plurality of limiting circuits is inserted between the first selection circuit and the first signal lines
  • the boost circuit includes a plurality of boosting circuits. Each of the plurality of boost circuit units may be inserted between the first selection circuit and each of the first signal lines.
  • Each of the memory cells has the first polarity with a voltage of the first signal line higher than the voltage of the second signal line via the connected first signal line and second signal line.
  • the circuit serves as a reference for the first drive voltage, a first drive circuit that generates a first drive voltage that is greater than or equal to the first voltage, a second drive circuit that generates a second drive voltage that is greater than or equal to the second voltage, and the like.
  • a third drive circuit that generates a voltage; and a fourth drive circuit that generates a voltage that serves as a reference for the second drive voltage.
  • the variable resistance nonvolatile memory device further includes the first drive circuit, The second driving circuit and one first selected from the plurality of first signal lines A first selection circuit for connecting a signal line, the third drive circuit, the fourth drive circuit, and a second signal line selected from the plurality of second signal lines. A selection circuit, and the current limiting circuit and the boost circuit may be inserted between the third drive circuit and the second selection circuit.
  • Each of the memory cells has the first polarity with a voltage of the first signal line higher than the voltage of the second signal line via the connected first signal line and second signal line.
  • the circuit serves as a reference for the first drive voltage, a first drive circuit that generates a first drive voltage that is greater than or equal to the first voltage, a second drive circuit that generates a second drive voltage that is greater than or equal to the second voltage, and the like.
  • a third drive circuit that generates a voltage; and a fourth drive circuit that generates a voltage that serves as a reference for the second drive voltage.
  • the variable resistance nonvolatile memory device further includes the first drive circuit, One second signal selected from the second drive circuit and the plurality of first signal lines.
  • a first selection circuit for connecting a line
  • a second selection for connecting the third drive circuit and the fourth drive circuit, and one second signal line selected from the plurality of second signal lines.
  • the current limiting circuit includes a plurality of limiting circuits, each of the plurality of limiting circuits being inserted between the second selection circuit and each of the second signal lines, and a plurality of the boost circuits.
  • Each of the plurality of boost circuit units may be inserted between the second selection circuit and each of the second signal lines.
  • the current limiting circuit may be formed of an N-type MOS transistor, and the boost circuit may be formed of a P-type MOS transistor connected in parallel with the N-type MOS transistor.
  • the current limiting circuit is formed of an N-type MOS transistor, and the variable resistance element is set when a third voltage is applied to the memory cell within a resistance value belonging to the first range.
  • the current limiting circuit is formed of an N-type MOS transistor, and the variable resistance element is set when a third voltage is applied to the memory cell within a resistance value belonging to the first range.
  • Each of the limiting circuits in the current limiting circuit is formed of an N-type MOS transistor, and each of the boost circuit units in the boost circuit is a P-type MOS transistor connected in parallel with the N-type MOS transistor.
  • the current limiting circuit and the boost circuit may be shared with the first selection circuit by supplying a selection signal to the gates of the N-type MOS transistors and the P-type MOS transistors. .
  • the current limiting circuit and the boost circuit can be realized with a small number of elements, and the area can be reduced.
  • the current limiting circuit may be formed of a P-type MOS transistor, and the boost circuit may be formed of an N-type MOS transistor connected in parallel with the P-type MOS transistor.
  • the current limiting circuit is configured by a P-type MOS transistor, and the variable resistance element is set when a third voltage is applied to the memory cell within a resistance value belonging to the first range.
  • the current limiting circuit is composed of a P-type MOS transistor, Among the resistance values belonging to the first range, the resistance change element is larger than a third resistance value set when a third voltage is applied to the memory cell and smaller than the third voltage.
  • the gate voltage of the P-type MOS transistor is changed from the first driving voltage to the third voltage and the P-type MOS transistor. Larger than the value obtained by subtracting the absolute value of the threshold voltage of the first voltage, smaller than the value obtained by subtracting the absolute value of the threshold voltage of the fourth voltage and the P-type MOS transistor from the first drive voltage, and the first voltage. It may be set to a voltage equal to or higher than the reference voltage of the drive voltage.
  • Each limiting circuit in the current limiting circuit is configured by a P-type MOS transistor, and each boost circuit portion in the boost circuit is an N-type MOS transistor connected in parallel with the P-type MOS transistor.
  • the current limiting circuit and the boost circuit may be shared with the second selection circuit by supplying a selection signal to the gates of the P-type MOS transistor and the N-type MOS transistor.
  • the current limiting circuit and the boost circuit can be realized with a small number of elements, and the area can be reduced.
  • the third resistance value is a minimum resistance value belonging to the first range, and a current flowing through the memory cell when the resistance change element is set to the third resistance value is destroyed by the current control element. It may be below the maximum current that is not done.
  • the fourth resistance value is a maximum resistance value belonging to the first range, and is a maximum resistance value that allows the low resistance state and the high resistance state to be distinguished using a readout circuit. Also good.
  • the present invention can be realized not only as such a resistance change type nonvolatile memory device but also as a writing method of the resistance change type nonvolatile memory device including the characteristic means included in the resistance change type nonvolatile memory device. It can be implemented as.
  • each memory cell has a high resistance by applying a positive voltage to the second electrode with reference to the first electrode of the variable resistance element.
  • the resistance change element is configured so as to reduce the resistance by applying a positive voltage to the first electrode with respect to the second electrode of the resistance change element, and then, a current limiting circuit is provided on the first electrode side.
  • the low resistance (LR) driving circuit is connected, and the high resistance (HR) driving circuit is connected to the second electrode side.
  • the boost circuit is used in addition to the current limit circuit until the resistance change element changes to the low resistance state after the low resistance write is started. It is possible to efficiently precharge one signal line or the second signal line, and to improve the speed reduction that occurs when writing is performed only by the current limiting circuit.
  • the resistance change phenomenon is an interaction between the resistance change layer and the electrode material, and not only the resistance change material but also a combination with a specific electrode material is important.
  • a material whose standard electrode potential of the electrode material is higher than the standard electrode potential of the metal constituting the resistance change layer for example, when using platinum (Pt) or iridium (Ir) as the electrode material
  • These electrode materials are used only for one of the first electrode and the second electrode, and the other electrode is a material whose standard electrode potential is lower than that of the one electrode (for example, the other electrode).
  • the material can be made of tungsten (W), tantalum nitride (TaN), or the like.
  • variable resistance nonvolatile memory device of the 1D1R type cross-point memory using the variable resistance element it is possible to control the appearance of the A mode and the B mode of the resistance change characteristic of the variable resistance element.
  • connection relationship between the memory cell and the memory cell it is possible to set a desired resistance value for the variable resistance element, and to provide a control technology capable of stable resistance change, to improve the reliability of the current control element, and to write speed It is possible to provide a variable resistance nonvolatile memory device that can suppress the decrease in the resistance.
  • FIG. 1 is a schematic diagram showing a basic structure of a nonvolatile memory element as basic data of the present invention.
  • FIG. 2 is a diagram showing an example of a current-voltage hysteresis characteristic in the resistance change of the nonvolatile memory element as basic data of the present invention.
  • FIG. 3A is a diagram showing an example of the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 3B is a diagram illustrating an example of the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 1 is a schematic diagram showing a basic structure of a nonvolatile memory element as basic data of the present invention.
  • FIG. 2 is a diagram showing an example of a current-voltage hysteresis characteristic in the resistance change of the nonvolatile memory element as basic data of the present invention.
  • FIG. 3A is a
  • FIG. 4 is a diagram showing an analysis result of the composition of the Ta oxide layer of the nonvolatile memory element as basic data of the present invention.
  • FIG. 5 is a cross-sectional view showing a configuration of a nonvolatile memory element as basic data of the present invention.
  • FIG. 6A is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 6B is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 7A is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 6A is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 7B is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 8A is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 8B is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 9A is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 9B is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 10A is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 10B is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 11A is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 11B is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 12 is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 13A is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 13B is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 13C is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 13D is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 13E is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 13F is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 13G is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 13H is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 14 is a diagram showing the relationship between the electrode material type of the nonvolatile memory element and the standard electrode potential as basic data of the present invention.
  • FIG. 15A is a schematic cross-sectional view for explaining the operation of the nonvolatile memory element as basic data of the present invention.
  • FIG. 15B is a schematic cross-sectional view for explaining the operation of the nonvolatile memory element as basic data of the present invention.
  • FIG. 16A is a schematic cross-sectional view for explaining the operation of the nonvolatile memory element as basic data of the present invention.
  • FIG. 16B is a schematic cross-sectional view for explaining the operation of the nonvolatile memory element as basic data of the present invention.
  • Figure 17 is a diagram showing an analysis result of the composition of nonvolatile Hf oxide layer of the memory element as basic data of the present invention.
  • Figure 18A is a view showing the relationship between the resistance value of the nonvolatile memory element and the electric pulse application number of the basic data of the present invention.
  • 18B is a view showing the relationship between the resistance value of the nonvolatile memory element and the electric pulse application number of the basic data of the present invention.
  • FIG. 19A is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 19B is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 19C is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 19D is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • FIG. 19E is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the number of applied electrical pulses as basic data of the present invention.
  • Figure 19F is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the electric pulse application number of the basic data of the present invention.
  • Figure 19G is a diagram showing the relationship between the resistance value of the nonvolatile memory element and the electric pulse application number of the basic data of the present invention.
  • Figure 20 is a diagram showing the relationship between the non-volatile electrode material types and the standard electrode potential of the storage element as basic data of the present invention.
  • FIG. 21 is a configuration diagram of a variable resistance nonvolatile memory device according to the basic configuration of the embodiment of the present invention.
  • FIG. 22 is a cross-sectional view showing the configuration of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 23A is a circuit diagram showing an embodiment of a first LR drive circuit, a second HR drive circuit, and a current limiting circuit according to the basic configuration of the embodiment of the present invention.
  • FIG. 23B is a circuit diagram showing an embodiment of the first HR drive circuit and the second LR drive circuit according to the basic configuration of the embodiment of the present invention.
  • Figure 24 is a graph showing measured data showing current-voltage characteristics of a memory cell according to the basic configuration of an embodiment of the present invention.
  • FIG. 25A is an equivalent circuit diagram of a write system current path according to the basic configuration of the embodiment of the present invention.
  • FIG. 25B is a diagram illustrating characteristics of a write-system current path according to the basic configuration of the embodiment of the invention.
  • FIG. 26 is another configuration diagram of the variable resistance nonvolatile memory device according to the basic configuration of the embodiment of the present invention.
  • FIG. 27 is another configuration diagram of the variable resistance nonvolatile memory device according to the basic configuration of the embodiment of the present invention.
  • FIG. 28A is an equivalent circuit diagram of another write system current path according to the basic configuration of the embodiment of the present invention.
  • FIG. 28B is a diagram illustrating characteristics of another write-system current path according to the basic configuration of the embodiment of the present invention.
  • Figure 29A is an equivalent circuit diagram of a write system current path in the case of another configuration according to the basic configuration of an embodiment of the present invention.
  • Figure 29B is an equivalent circuit diagram of a write system current path in the case of another configuration according to the basic configuration of an embodiment of the present invention.
  • FIG. 30 is another configuration diagram of the variable resistance nonvolatile memory device according to the basic configuration of the embodiment of the present invention.
  • FIG. 31A is an explanatory diagram of operation timings of the variable resistance nonvolatile memory device according to the basic configuration of the embodiment of the present invention.
  • FIG. 31B is a diagram illustrating an operation timing of the variable resistance nonvolatile memory device according to the basic configuration of an embodiment of the present invention.
  • FIG. 32A is a cross-sectional view showing a development example of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 32B is a cross-sectional view showing a development example of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 32C is a cross-sectional view showing a development example of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 32D is a cross-sectional view showing a development example of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 32A is a cross-sectional view showing a development example of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 32B is a cross-sectional view showing a development example of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 33 is a cross-sectional view showing another configuration of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 34A is a cross-sectional view showing a development example of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 34B is a cross-sectional view showing a development example of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 34C is a cross-sectional view showing a development example of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 35 is a configuration diagram of a variable resistance nonvolatile memory device according to the basic configuration of the embodiment of the present invention.
  • FIG. 36 is a cross-sectional view showing the configuration of the memory cell according to the basic configuration of the embodiment of the present invention.
  • Figure 37A is a diagram illustrating an operation timing of the variable resistance nonvolatile memory device according to the basic configuration of an embodiment of the present invention.
  • Figure 37B is a diagram illustrating an operation timing of the variable resistance nonvolatile memory device according to the basic configuration of an embodiment of the present invention.
  • FIG. 38A is a cross-sectional view showing a development example of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 38B is a cross-sectional view showing a development example of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 38A is a cross-sectional view showing a development example of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 38B is a cross-sectional view showing a development example of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 38C is a cross-sectional view showing a development example of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 38D is a cross-sectional view showing a development example of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 39 is a cross-sectional view showing another configuration of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 40A is a cross-sectional view showing a development example of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 40B is a cross-sectional view showing a development example of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 40A is a cross-sectional view showing a development example of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 40B is a cross-sectional view showing a development example of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 40C is a cross-sectional view showing a development example of the memory cell according to the basic configuration of the embodiment of the present invention.
  • FIG. 41 is a configuration diagram of a variable resistance nonvolatile memory device according to an embodiment of the present invention.
  • FIG. 42 is a circuit diagram showing an embodiment of a boost circuit according to an embodiment of the present invention.
  • FIG. 43A is a diagram showing the operation of the write circuit according to the comparative example of the present invention.
  • FIG. 43B is a diagram showing an operation of the write circuit according to the embodiment of the present invention.
  • FIG. 44 is a circuit diagram showing another embodiment of the boost circuit according to the embodiment of the present invention.
  • FIG. 45 is a diagram showing the operation of the write circuit having another configuration according to the embodiment of the present invention.
  • FIG. 41 is a configuration diagram of a variable resistance nonvolatile memory device according to an embodiment of the present invention.
  • FIG. 42 is a circuit diagram showing an embodiment of a boost circuit according to an embodiment of the present
  • FIG. 46 is another configuration diagram of the variable resistance nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 47 is a configuration diagram of Modification 1 of the variable resistance nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 48 is a configuration diagram of Modification Example 2 of the variable resistance nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 49 is a circuit diagram of Modification Example 2 of the boost circuit according to the embodiment of the present invention.
  • FIG. 50 is another circuit diagram of Modification 2 of the boost circuit according to the embodiment of the present invention.
  • Figure 51 is another block diagram of a second variation of the variable resistance nonvolatile memory device according to an embodiment of the present invention.
  • FIG. 52 is another block diagram of a second variation of the variable resistance nonvolatile memory device according to an embodiment of the present invention.
  • FIG. 53 is an explanatory diagram of operation timings of the variable resistance nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 54 is a circuit diagram of a memory cell of a conventional variable resistance nonvolatile memory device.
  • FIG. 55 is a voltage-current characteristic diagram of a variable resistance element of a conventional variable resistance nonvolatile memory device.
  • FIG. 56 is a schematic diagram of a memory cell of a conventional variable resistance nonvolatile memory device.
  • FIG. 57 is a voltage-current characteristic diagram of the nonlinear element of the conventional variable resistance nonvolatile memory device.
  • variable resistance nonvolatile memory device is a cross-point nonvolatile memory device using a plurality of 1D1R type memory cells in which a variable resistance element and a current control element are connected in series. Te, is fixed a mode of resistance change characteristics of the variable resistance element, it is to optimize the structure of the drive circuit according to the mode to be fixed.
  • variable resistance elements are first and second electrodes made of different materials, and variable resistance layers made of oxygen-deficient tantalum oxide (TaO x , 0 ⁇ x ⁇ 2.5), respectively. And a resistance change layer composed of oxygen-deficient hafnium oxide (HfO y , 0 ⁇ y ⁇ 2.0).
  • the standard electrode potential of the metal (Ta or Hf) constituting the variable resistance layer is Vt
  • the standard electrode potential of the first electrode material is V1
  • the standard electrode potential of the second electrode material is V2, V2-Vt>
  • variable resistance layer composed of an oxygen-deficient tantalum oxide
  • the variable resistance layer in the vicinity of the interface between the second electrode and the variable resistance layer is satisfied by satisfying the standard electrode potential condition described above.
  • Patent Document 3 International Publication No. 2009/050833 (hereinafter abbreviated as a prior application related application) already filed by the present applicant.
  • a resistance change layer composed of an oxygen-deficient hafnium oxide the concept described in the prior application-related application can be similarly applied to the conditions relating to the standard electrode potential.
  • variable resistance elements have the characteristic that the variable resistance characteristic can be fixed to one of the aforementioned A mode and B mode, which is used in the variable resistance nonvolatile memory device of the present invention.
  • a mode and B mode which is used in the variable resistance nonvolatile memory device of the present invention.
  • resistance change element and “resistance change type nonvolatile memory element (or short, nonvolatile memory element)” are used synonymously.
  • variable resistance nonvolatile memory element that uses bipolar operation using oxygen-deficient Ta oxide is configured to easily change resistance only near either the upper or lower electrode, thereby being reversibly stable. It was verified whether the rewriting characteristics obtained were obtained.
  • TaO x is formed of an electrode composed of platinum (Pt), tungsten (W), tantalum (Ta), and tantalum nitride (TaN).
  • Pt platinum
  • W tungsten
  • Ta tantalum
  • TaN tantalum nitride
  • the oxygen-deficient Ta oxide layer was produced by so-called reactive sputtering, in which a Ta target was sputtered in an argon Ar and O 2 gas atmosphere.
  • a specific method for producing an oxygen-deficient Ta oxide in this experiment is as follows.
  • a substrate is placed in a sputtering apparatus, and the inside of the sputtering apparatus is evacuated to about 7 ⁇ 10 ⁇ 4 Pa.
  • Sputtering was performed with Ta as the target, power of 250 W, total gas pressure of Ar gas and oxygen gas combined at 3.3 Pa, and the substrate set temperature at 30 ° C.
  • the flow rate ratio of O 2 gas to Ar gas was changed from 0.8% to 6.7%.
  • the sputtering time is adjusted so that the thickness of the Ta oxide layer is about 100 nm.
  • FIG. 4 shows the result of analyzing the composition of the Ta oxide layer thus prepared by Rutherford backscattering method (RBS method) and Auger electron spectroscopy (AES method).
  • the oxygen content in the Ta oxide layer can be controlled by the oxygen flow ratio, and the oxygen content of Ta 2 O 5 (TaO 2.5 ), which is a stoichiometric oxide of Ta, 71 It was revealed that an oxygen-deficient Ta oxide having oxygen deficiency of more than 4 at% was formed.
  • Pt is an electrode material that is very easy to show a resistance change, and is most suitable for determining whether or not an oxygen-deficient Ta oxide having a certain oxygen content shows a resistance change. Material.
  • the nonvolatile memory element 500 as shown in FIG. 5 was formed.
  • an oxide layer 502 with a thickness of 200 nm was formed on the single crystal silicon substrate 501 by a thermal oxidation method, and a Pt thin film with a thickness of 100 nm as a lower electrode 503 was formed on the oxide layer 502 by a sputtering method. .
  • an oxygen-deficient Ta oxide layer 504 was formed by reactive sputtering using Ta as a target.
  • the non-volatile memory element was manufactured by changing the flow rate ratio of oxygen gas from 0.8% to 6.7% as in the above analysis sample.
  • the film thickness of the oxygen-deficient Ta oxide layer 504 was 30 nm.
  • an element region 506 was formed by a photolithography process and a dry etching process.
  • the element region 506 is a circular pattern having a diameter of 3 ⁇ m.
  • the resistance change phenomenon of the nonvolatile memory element manufactured as described above was measured. As a result, a Ta oxide film from point ⁇ (oxygen flow rate ratio: about 1.7%, oxygen content rate: about 45 at%) to ⁇ point (oxygen flow rate ratio: about 5%, oxygen content rate: about 65 at%) in FIG. 4 was used. In the nonvolatile memory element, the high resistance value was as good as 5 times the low resistance value.
  • FIG. 6A and FIG. 6B are results of measuring resistance change characteristics with respect to the number of times of pulse application for a nonvolatile memory element using a Ta oxide layer having an oxygen content of ⁇ point and ⁇ point, respectively.
  • both the high resistance value and the low resistance value are 5 times or more good.
  • composition range where the oxygen content is 45 to 65 at% that is, the range of x ⁇ 0.8 ⁇ x ⁇ 1.9 when the resistance change layer is expressed as TaO x is a more appropriate range of the resistance change layer.
  • the upper and lower electrode materials were the same.
  • the oxygen content of the oxygen-deficient Ta oxide used was 58 at% (TaO 1.38 ), which was almost in the middle of the preferred oxygen content range.
  • the element formation method was almost the same as described above, and all of Pt, W, Ta, and TaN were deposited by sputtering.
  • element B a nonvolatile memory element formed of a thin film made of Pt for both the lower electrode 503 and the upper electrode 505
  • an electric pulse having a pulse width of 100 ns and alternately having a voltage of +3.0 V and ⁇ 1.5 V is alternately applied to the upper electrode 505 with reference to the lower electrode 503. It is a measurement result of resistance when applying.
  • the resistance value was about 800 to 1000 ⁇ , and when an electric pulse with a voltage of ⁇ 1.5 V was applied, it changed to about 150 ⁇ . That is, the B-mode characteristics that change when the electrical resistance of the voltage higher than that of the lower electrode 503 is applied to the upper electrode 505 are increased.
  • FIG. 7B shows the result when the balance of applied voltages is changed and the negative voltage is increased.
  • electrical pulses having voltages of ⁇ 3.0 V and +1.5 V were applied to the upper electrode 505 with respect to the lower electrode 503.
  • the resistance is increased and the resistance value is about 600 to 800 ⁇
  • a + 1.5V electric pulse is applied, the resistance is reduced and the resistance value is about 150 ⁇ .
  • the resistance was reduced when an electric pulse having a voltage higher than that of the lower electrode 503 was applied to the upper electrode 505, and the A-mode characteristics opposite to those measured in FIG. 7A were shown.
  • element C a non-volatile memory element formed of a thin film composed of W for both the lower electrode 503 and the upper electrode 505
  • 8A and 8B are measurement results of resistance change due to an electric pulse of the element C manufactured in this manner.
  • FIG. 8A shows the resistance when + 7V and ⁇ 5V are alternately applied to the upper electrode 505 with reference to the lower electrode 503 for the purpose of generating a B mode due to a resistance change in the vicinity of the upper electrode 505. Indicates a change in value.
  • FIG. 8B shows the change in resistance value when + 5V and ⁇ 7V are alternately applied to the upper electrode 505 for the purpose of generating an A mode due to a resistance change in the vicinity of the lower electrode 503.
  • the resistance value is a constant value of about 30 ⁇ .
  • FIG. 7A which is the measurement result of the element B
  • the resistance value in the low resistance state is 150 ⁇ and the resistance value in the high resistance state is about 1000 ⁇ , which is about 7 times the ratio
  • W is the electrode.
  • FIG. 8A which is a measurement result of the element C used for the material, even in the range where the resistance is greatly changed, only a resistance change occurs between 50 ⁇ and 100 ⁇ at most. It is only changing.
  • the applied voltages are +3.0 V and ⁇ 1.5 V at the time of measurement in FIG. 7A, whereas in FIG. 8A, although very high voltages of +7 V and ⁇ 5 V are applied. There is almost no resistance change.
  • variable resistance element using the oxygen-deficient Ta oxide for the variable resistance layer is very strongly dependent on the electrode material used. That is, it is clear that at least when Pt is used for the electrode, a resistance change is likely to occur, and when W is used for the electrode, the resistance change is less likely to occur.
  • a resistance change element using Ta and TaN for the upper and lower electrodes was also manufactured and the resistance change characteristic was measured.
  • 9A and 9B show resistance change characteristics of the element D using Ta for both the lower electrode 503 and the upper electrode 505.
  • FIG. 9A shows the measurement results when + 7V and ⁇ 5V electrical pulses are applied to the upper electrode 505
  • FIG. 9B shows the measurement results when + 5V and ⁇ 7V electrical pulses are applied to the upper electrode 505. In either case, little resistance change has occurred.
  • FIG. 10A shows resistance change characteristics of the element E using TaN for both the lower electrode 503 and the upper electrode 505.
  • FIG. 10A shows the measurement results when + 7V and ⁇ 5V electrical pulses are applied to the upper electrode 505, and
  • FIG. 10B shows the measurement results when + 5V and ⁇ 7V electrical pulses are applied to the upper electrode 505. In this case as well, only a resistance change that can be said to have hardly changed has occurred.
  • the prepared element was manufactured using a W thin film as the lower electrode 503 and a Pt thin film as the upper electrode 505.
  • the W thin film and the Pt thin film were deposited by sputtering a W target and a Pt target in Ar gas, respectively.
  • FIG. 11A and FIG. 11B show the state of resistance change due to the electric pulse of the element F manufactured as described above.
  • +2.5 V and ⁇ 1.5 V are alternately applied to the upper electrode 505 with reference to the lower electrode 503 for the purpose of causing a resistance change in the vicinity of the upper electrode 505 (B mode). It is a change in resistance value at the time.
  • the resistance value is about 600 ⁇ when an electric pulse of + 2.5V is applied, and is stably changed to 60 ⁇ when an electric pulse of ⁇ 1.5V is applied.
  • the element F shows an ideal operation of a variable resistance nonvolatile memory element that performs a bipolar operation that causes a resistance change only in the vicinity of one electrode.
  • FIG. 12 shows the result of applying an electric pulse about 1000 times to an element different from the element F (the different element on the same substrate) from which the measurement results of FIGS. 11A and 11B were obtained. It can be seen that the phenomenon occurs very stably.
  • the relationship between the applied voltage and the resistance value is that when a positive voltage electrical pulse is applied to an electrode that is susceptible to resistance change, the resistance value increases, and when a negative voltage electrical pulse is applied, the resistance value decreases. The operation is shown.
  • the method for manufacturing the element is similar to the method described in the first experiment, and the lower electrode 503 and the upper electrode 505 are all formed by a sputtering method.
  • An oxygen-deficient Ta oxide which is a variable resistance material, was also produced by sputtering Ta metal in O 2 and Ar.
  • the composition of the oxygen-deficient Ta oxide was set to be the same. That is, the oxygen content was fixed to about 58 at% oxygen-deficient Ta oxide (when expressed as TaO x , x was 1.38).
  • the resistance value hardly changes, and the A mode (mode in which the resistance is increased when a high voltage is applied to the lower electrode with respect to the upper electrode).
  • the results are omitted, and only the results of the B mode (a mode in which the resistance is increased when a high voltage is applied to the upper electrode with respect to the lower electrode) are shown.
  • the voltage of the electric pulse when the resistance is changed in the B mode is slightly different depending on the element, but the voltage when the resistance is increased with the lower electrode as a reference of the voltage is +1.8 to +2.0 V and is low.
  • the voltage at the time of resistance was set to -1.3 to -1.6V.
  • Fig. 13A to Fig. 13H summarize the measurement results.
  • the results of the element G using Ir as the upper electrode in FIG. 13A, the element H using Ag as the upper electrode in FIG. 13B, and the element I using Cu as the upper electrode in FIG. 13C are relatively stable. Thus, it can be seen that the resistance change occurs with a large width.
  • the element J using Ni for the upper electrode in FIG. 13D and the element N using TaN in the upper electrode in FIG. 13H a slight resistance change was observed, but the change width was small.
  • the nonvolatile memory element using the oxygen-deficient Ta oxide there are an electrode material in which a resistance change phenomenon is likely to occur (easy to operate) and an electrode material that is unlikely to occur (easy to operate). It is to exist.
  • the electrodes that are easy to operate are Pt, Ir, Ag, and Cu
  • the electrode materials that are difficult to operate are W, Ni, Ta, Ti, Al, and TaN.
  • a resistance change element having a structure in which an oxygen-deficient Ta oxide is sandwiched by a combination of these materials a stable resistance change without mixing of the resistance change modes can be obtained.
  • the resistance change is observed although it is weak in the W, Ni, and TaN electrodes. Therefore, when these materials are used for one electrode, for example, when Ta, Ti, and Al, which are electrode materials for which no change in resistance was observed in this experiment, are used for the other electrode, the resistance is weak but stable. Change can be expected.
  • FIG. 14 summarizes the results of the first experiment and the second experiment.
  • the horizontal axis shows the electrode material, and the vertical axis shows the standard electrode potential.
  • ⁇ means that a resistance change is likely to occur
  • ⁇ means that a resistance change has occurred although the rate of change is small
  • X means that a resistance change has not occurred.
  • Titanium nitride (TiN) is an electrode material that was not used in the first experiment and the second experiment, and is indicated by ⁇ for reference.
  • Non-Patent Document 1 “CRC HANDBOOK of CHEMISTRY and PHYSICS, DAVID R. LIDE Editor-in-chif, 84th Edition 2003-2004, CRC PRESS”.
  • the disclosed literature values and the standard electrode potentials of TaN and TiN are data measured by the inventors.
  • the inventors measured the standard electrode potential of several electrode materials including TaN and TiN using a three-electrode potentiostat configured using a Solartron electrochemical measurement system SI1280B.
  • an electrode material to be measured was used as a working electrode
  • a Pt electrode was used as a counter electrode
  • an Ag / AgCl electrode was used as a reference electrode
  • 7 ml of 1 wt% KCl was used as an electrolyte under N 2 bubbling.
  • the potential at the potential equilibrium point of the electrode material with respect to the Ag / AgCl electrode is measured by searching for a potential equilibrium point between the working electrode and the counter electrode, and then + 0.196V is applied to the measured potential.
  • the added value was defined as the potential of the electrode material with respect to the standard hydrogen electrode (that is, the standard electrode potential).
  • a resistance change occurs in a material having a higher standard electrode potential than Ta, which is a constituent element of the resistance change film, and a resistance change is less likely to occur in a lower material. It can be seen that the resistance change is more likely to occur as the difference in the standard electrode potential is larger, and the resistance change is less likely to occur as the difference is smaller.
  • the standard electrode potential is one index of the difficulty of being oxidized, and if this value is large, it means that it is difficult to oxidize, and if it is small, it means that it is easily oxidized. From this fact, it is speculated that the difficulty of oxidation plays a major role in the mechanism of the resistance change phenomenon.
  • a resistance change element including a lower electrode 1401, an oxygen-deficient Ta oxide layer 1402, and an upper electrode 1403 made of a material that is less likely to be oxidized than Ta is used.
  • an upper electrode 1403 made of a material that is less likely to be oxidized than Ta.
  • the oxygen ions 1404 stay in the interface between the oxygen-deficient Ta oxide layer 1402 and the upper electrode 1403, and Ta and Bonds to form an oxygen-deficient Ta oxide having a high oxygen concentration. This increases the resistance of the device.
  • FIGS. 16A and 16B are diagrams illustrating the case where the upper electrode is made of a material that is more easily oxidized than Ta.
  • a resistance change element including a lower electrode 1501, an oxygen-deficient Ta oxide layer 1502, and an upper electrode 1503 made of a material that is more easily oxidized than Ta is used.
  • an upper electrode 1503 made of a material that is more easily oxidized than Ta.
  • the oxygen ions 1504 are absorbed into the upper electrode 1503 and cause a bond with the material forming the upper electrode 1503.
  • a high resistance layer is not formed at the interface between the oxygen-deficient Ta oxide layer 1502 and the upper electrode 1503, and the number of oxygen ions with respect to the number of elements constituting the upper electrode 1503. The resistance value hardly rises because there are few.
  • the nonvolatile memory element using the oxygen-deficient Ta oxide for the resistance change film materials having different standard electrode potentials for the upper electrode and the lower electrode may be used.
  • one electrode material is made of a material having a larger difference than the standard electrode potential of Ta, and the other electrode material is made of a material having a larger and smaller difference than the standard electrode potential of Ta. Use it.
  • a material larger than the standard electrode potential of Ta may be used for one electrode material, and a material smaller than the standard electrode potential of Ta may be used for the other electrode material.
  • the standard electrode potential of TaN is +0.48 eV according to the measurement by the inventors, and the standard electrode potentials of Pt and Ta are +1.18 eV and ⁇ 0.6 eV, respectively, according to Non-Patent Document 1.
  • Pt which is a material having a larger difference than the standard electrode potential of Ta
  • TaN which is a material having a larger difference than the standard electrode potential of Ta
  • TiN and Pt may be used for the lower electrode and the upper electrode, respectively.
  • the standard electrode potential of TiN is +0.55 eV according to the above measurement by the inventors. Therefore, the combination of TiN and Pt satisfies the condition regarding the standard electrode potential when tantalum oxide is used for the resistance change layer. Therefore, by using TiN and Pt as electrode materials, the result of the second experiment is described. Expected effects.
  • Au (gold) or Pd may be used as the electrode material.
  • the standard electrode potentials of Au and Pd are +1.692 eV and +0.951 eV, respectively, which is higher than the standard electrode potential of Ta -0.6 eV. Therefore, when tantalum oxide is used as the resistance change layer, one of Au and Pd is used as an electrode material that easily changes resistance, and the standard electrode potential is higher than that of Au and Pd as an electrode material that hardly changes resistance.
  • a low material for example, W having a standard electrode potential of +0.1 eV
  • the standard electrode potential of gold (Au) is +1.692 eV, which is higher than the standard electrode potential of Ta—0.6 eV. Therefore, when Ta is used as the resistance change film, the effects described as a result of this experiment can be expected even if Au is used as the electrode material that easily changes resistance.
  • the resistance value increases when a positive voltage electric pulse is applied to an electrode that easily undergoes a resistance change, and the resistance value decreases when a negative voltage electric pulse is applied.
  • the operation is as follows.
  • the oxygen-deficient Hf oxide layer was produced by so-called reactive sputtering in which a Hf target was sputtered in an atmosphere of (argon) Ar and O 2 .
  • a specific method for producing an oxygen-deficient Hf oxide in this experiment is as follows.
  • a substrate is set in a sputtering apparatus, and the inside of the sputtering apparatus is evacuated to about 3 ⁇ 10 ⁇ 5 Pa.
  • Sputtering was performed by using Hf as a target, power of 300 W, total gas pressure of argon gas and oxygen gas of 0.9 Pa, and a substrate set temperature of 30 ° C.
  • the flow rate ratio of O 2 gas to Ar gas was changed from 2% to 4.2%.
  • FIG. 17 shows the result of analyzing the composition of the Hf oxide layer thus prepared by Rutherford backscattering method (RBS method).
  • the oxygen content in the Hf oxide layer can be controlled by the oxygen flow ratio, and the oxygen content of HfO 2 , which is a stoichiometric oxide of Hf, is 66.7 at%. From the oxygen-deficient Hf oxide to the Hf oxide that seems to contain excessive oxygen, it has been clarified.
  • Pt is an electrode material that is very easy to show a resistance change, and is most suitable for determining whether or not an oxygen-deficient Hf oxide having a certain oxygen content shows a resistance change. Material.
  • an oxide layer 502 with a thickness of 200 nm was formed on the single crystal silicon substrate 501 by a thermal oxidation method, and a Pt thin film with a thickness of 100 nm as a lower electrode 503 was formed on the oxide layer 502 by a sputtering method. .
  • an oxygen-deficient Hf oxide layer 504 was formed by reactive sputtering using Hf as a target.
  • the non-volatile memory element was manufactured by changing the flow rate ratio of oxygen gas from 2% to 4.2% as in the above analysis sample.
  • the film thickness of the oxygen-deficient Hf oxide layer 504 was 30 nm.
  • a 150 nm-thick Pt thin film as the upper electrode 505 was deposited on the oxygen-deficient Hf oxide layer 504 by a sputtering method.
  • an element region 506 was formed by a photolithography process and a dry etching process.
  • the element region 506 is a circular pattern having a diameter of 3 ⁇ m.
  • the resistance change phenomenon of the nonvolatile memory element manufactured as described above was measured. As a result, Hf oxidation from the ⁇ point (oxygen flow rate ratio of about 2.7%, oxygen content rate of about 46.6 at%) to ⁇ point (oxygen flow rate ratio of about 3.3%, oxygen content rate of about 62 at%) in FIG. In a nonvolatile memory element using a film, the high resistance value was as good as at least four times the low resistance value.
  • 18A and 18B show the results of measuring the resistance change characteristics with respect to the number of pulse applications for the nonvolatile memory element using the Hf oxide layer having the oxygen content of the ⁇ point and the ⁇ point in FIG. 17, respectively.
  • both the high resistance value and the low resistance value are four times as good. .
  • composition range in which the oxygen content is 46.6 to 62 at% that is, the range where x is 0.9 ⁇ x ⁇ 1.6 when the resistance change layer is expressed as HfO x is more appropriate.
  • the oxygen content of the oxygen-deficient Hf oxide used was 61 at% (HfO 1.56 ) close to the upper limit in the range of a suitable oxygen content.
  • the element formation method is almost the same as the Hf oxide film formation method described above, but Al, Ti, Hf, Ta, W, Cu, and Pt are once exposed to the atmosphere after the Hf oxide is formed. It was deposited by the sputtering method with a sputtering apparatus.
  • Table 2 shows the materials of the lower electrode and the upper electrode used for the fabricated elements O to U.
  • the resistance of the elements O to U was changed by applying an electric pulse with a predetermined amplitude and a pulse width of 100 ns.
  • the voltage of the electric pulse when the resistance is changed in the upper electrode mode is slightly different depending on the element, but the voltage when increasing the resistance with the lower electrode as the reference of the voltage is +1.1 to +1.9 V, The voltage for reducing the resistance was -1.1 to -1.5V.
  • the results of the element O using Al for the upper electrode in FIG. 19A, the element P using Ti for the upper electrode in FIG. 19B, and the element Q using Hf for the upper electrode in FIG. 19C hardly change in resistance. Or the resistance does not change at all.
  • the element R using Ta for the upper electrode in FIG. 19D a slight resistance change was observed at first, but the change width decreased with the number of pulses, and almost no resistance change was shown. These materials are considered to have the property that resistance change hardly occurs.
  • the resistance change is relatively stable. occured.
  • a resistance change element having a structure in which an oxygen-deficient Hf oxide is sandwiched with a combination of these materials is formed, a stable resistance change without mixing resistance change modes can be obtained.
  • a resistance change is observed in the Ta electrode although it is weak. Therefore, if this material is used for one electrode and, for example, Ti and Hf, which are electrode materials for which no change in resistance was observed in this experiment, are used for the other electrode, a slight but stable resistance change is expected. it can.
  • FIG. 20 summarizes the results of the nonvolatile memory element using the oxygen-deficient Hf oxide.
  • the horizontal axis shows the electrode material, and the vertical axis shows the standard electrode potential.
  • ⁇ means that a resistance change is likely to occur, “ ⁇ ” means that a resistance change has occurred although the rate of change is small, and “ ⁇ ” means that a resistance change has not occurred.
  • a resistance change occurs in a material having a higher standard electrode potential than Hf, which is a constituent element of the resistance change film, and a resistance change is less likely to occur in a lower material. It can be seen that the resistance change is more likely to occur as the difference in the standard electrode potential is larger, and the resistance change is less likely to occur as the difference is smaller.
  • the nonvolatile memory element using the oxygen-deficient Hf oxide for the resistance change film materials having different standard electrode potentials for the upper electrode and the lower electrode may be used.
  • one electrode material is made of a material having a larger difference than the standard electrode potential of Hf, and the other electrode material is made of a material having a larger and smaller difference than the standard electrode potential of Hf. Use it.
  • the standard electrode potential of TaN is +0.48 eV
  • the standard electrode potentials of Pt and Hf are +1.18 eV and -1.55 eV.
  • the upper electrode is made of Pt, which is a material having a larger difference than the standard electrode potential of Hf
  • the lower electrode is made of TaN, a material having a larger difference than the standard electrode potential of Hf. It is an example used.
  • TiN and Pt may be used for the lower electrode and the upper electrode, respectively.
  • the standard electrode potential of TiN is +0.55 eV. Therefore, since the combination of TiN and Pt satisfies the conditions regarding the standard electrode potential when hafnium oxide is used for the resistance change layer, the effects described as a result of this experiment can be obtained by using TiN and Pt as electrode materials. The effect can be expected.
  • a material having a potential higher than the standard electrode potential of Hf is used for one electrode material, and a material having a standard electrode potential of Hf or less is used for the other electrode material.
  • the standard electrode potential of gold (Au) is +1.692 eV, which is higher than the standard electrode potential of Hf—1.55 eV. Therefore, when Hf is used as the resistance change film, the effects described as a result of this experiment can be expected even if Au is used as an electrode material that easily changes resistance.
  • the resistance value increases when a positive voltage electric pulse is applied to an electrode that easily undergoes a resistance change, and the resistance value decreases when a negative voltage electric pulse is applied.
  • the operation is as follows.
  • the present invention is not limited to this.
  • the non-volatile memory element using an oxygen-deficient oxide film of another transition metal as the resistance change film is considered to cause oxygen ion movement due to the electric field applied to the electrode as described above.
  • the electrode material is selected based on the standard electrode potential of the transition metal material to be used, a nonvolatile memory element that operates predominantly on one side can be formed. Further, a small amount of dopant may be added to the tantalum oxide or hafnium oxide as the resistance change layer to such an extent that the resistance change characteristics are not greatly changed.
  • variable resistance element in which oxygen-deficient transition metal oxide is laminated on resistance change layer
  • variable resistance element two variable resistance layers made of one of oxygen-deficient tantalum oxide, oxygen-deficient hafnium oxide, and oxygen-deficient zirconium oxide and having different oxygen contents are stacked.
  • a configuration sandwiched between two electrodes is also possible.
  • Patent Document 5 International Publication No. 2008/149484
  • Patent Document 6 International Publication No. 2010/004705
  • Patent Document 7 Japanese Patent Application Laid-Open No. 2010-21381.
  • variable resistance elements have the characteristic that the resistance change characteristic can be fixed to one of the aforementioned A mode and B mode, and the upper and lower electrodes made of the aforementioned different materials are also used. Like the variable resistance element, it can be used for the variable resistance nonvolatile memory device of the present invention.
  • Patent Document 5 International Publication No. 2008/149484. Has been.
  • the current control layer is made of silicon nitride SiN x (0 ⁇ x ⁇ 0.85), so that the current-voltage characteristic has non-linear electrical characteristics and the polarity of the applied voltage is The fact that it has a bidirectional diode characteristic of being substantially symmetric is described in detail in Patent Document 8: International Publication No. 2008/117494, which is a related application.
  • the bidirectional diode element having the above-described symmetrical current-voltage characteristics and high current resistance characteristics of 30000 A / cm 2 or more can be used as the current control element of the 1D1R type cross-point memory in the present invention. .
  • variable resistance nonvolatile memory device in basic configuration of embodiment of the present invention
  • a 1D1R type cross-point memory device using the variable resistance element and the current control element described above will be described.
  • the specific detailed configuration of the embodiment of the present invention will be described with reference to FIG. 41 and subsequent drawings. First, the basic configuration will be described.
  • FIG. 21 is a block diagram showing a basic configuration of the nonvolatile memory device according to the embodiment of the present invention.
  • the present embodiment shows a configuration of a memory cell in which a B-mode operation in which a resistance change phenomenon is considered to occur in the vicinity of the upper electrode of the resistance change element, and a control circuit optimal for the configuration.
  • a variable resistance nonvolatile memory device 100 includes a memory main body 101 on a semiconductor substrate.
  • the memory main body 101 includes a memory array 102, a row selection circuit 103, a column selection circuit 104, , A write circuit 105, a read circuit 106 that detects the amount of current flowing through the selected bit line and determines whether the stored data is “1” or “0”, and input / output of input / output data via the terminal DQ And a data input / output circuit 107 for processing.
  • an address signal applied from the outside of the variable resistance nonvolatile memory device 100 as an input, an address input circuit 108 for selecting and instructing a predetermined address, and an output of a control circuit 109 for receiving a control signal are output from the memory body 101. To control the operation.
  • memory cells Mij (natural numbers where i ⁇ M and j ⁇ N. The same elements are omitted below) are arranged in a matrix of M rows and N columns (M and N are natural numbers).
  • the memory cell Mij is configured by connecting one end of a resistance change element Rij and one end of a current control element Dij having a threshold voltage in both positive and negative directions in series.
  • the other end of the resistance change element Rij is connected to the word line WLi, and the other end of the current control element Dij is connected to the bit line BLj.
  • memory cells M11, M12, M21, and M22 for 4 bits in 2 rows and 2 columns resistance change elements R11, R12, R21, and R22, current control elements D11, D12, D21, and D22, and bit lines. Only BL1 and BL2 and word lines WL1 and WL2) are shown.
  • the word line WLi is formed of a wiring higher than the bit line BLj and is arranged in the horizontal direction in the drawing.
  • the resistance change element Rij is configured to have a B-mode characteristic in which the resistance change phenomenon occurs in the vicinity of the upper electrode of the resistance change element.
  • the word line WLi is connected to the row selection circuit 103, and row selection is performed alternatively in the read or write mode.
  • the bit line BLj is connected to the column selection circuit 104, and column selection is performed alternatively in the read or write mode.
  • the data input / output circuit 107 reduces the resistance or increases the resistance change element Rij in the selected memory cell Mij in accordance with the write instruction of the data “0” or the data “1” of the data input signal Din.
  • Write resistance In this embodiment, data “0” writing corresponds to low resistance writing, and data “1” writing corresponds to high resistance writing.
  • the write circuit 105 is connected to the data input / output circuit 107.
  • a first LR drive circuit 105a1 that drives a high level when writing data “0”, that is, a low resistance write, a current limiting circuit 105b that receives the output, and a second LR drive circuit 105c2 that drives a low level.
  • it has a first HR drive circuit 105c1 that drives a high level and a second HR drive circuit 105a2 that drives a low level when data “1” write, that is, high resistance write is performed.
  • a signal whose current is limited by the current limiting circuit 105b is supplied to the selected bit line BLj via the column selection circuit 104.
  • a signal is supplied to the selected word line WLi via the row selection circuit 103 by the first HR drive circuit 105c1 that does not have a current limiting function.
  • the bit line BLj and the word line WLi are examples of the first signal line and the second signal line of the present invention, respectively.
  • the first LR drive circuit 105a1, the first HR drive circuit 105c1, the second LR drive circuit 105c2, and the second HR drive circuit 105a2 are respectively a first drive circuit, a second drive circuit, a third drive circuit, and It is an example of a 4th drive circuit.
  • the current limiting circuit 105b is an example of the current limiting circuit of the present invention.
  • the column selection circuit 104 and the row selection circuit 103 are examples of the first selection circuit and the second selection circuit of the present invention, respectively.
  • FIG. 22 is a cross-sectional view showing the configuration of the memory cell M11, indicated by A in FIG.
  • the current control element 212 and the resistance change element 213 respectively correspond to the current control element Dij and the resistance change element Rij (i and j are positive integers) in FIG.
  • the memory cell 200 includes a first layer wiring 201 made of Al, a first via 202, a third electrode 203 made of TaN of the current control element 212, and a current control layer 204 made of nitrogen-deficient silicon nitride.
  • the second electrode 209, the third via 210, and the second layer wiring 211 composed of Al are sequentially formed.
  • the upper second electrode 209 connected to the word line WLi side is made of Pt, which is a material having a higher standard electrode potential than the first electrode 207 connected to the bit line BLj side. Is another feature.
  • the resistance change operation is performed by the second electrode made of Pt having a standard electrode potential higher than TaN constituting the first electrode, and the resistance change layer. It occurs in the vicinity of the interface with 208, and its operation corresponds to the B mode.
  • the voltage of the first layer wiring 201 is a predetermined voltage relative to the voltage of the second layer wiring 211.
  • the resistance change element 213 changes to a low resistance state.
  • the resistance change element 213 Changes to a high resistance state.
  • the relationship between the current control element 212 and the resistance change element 213 may be reversed upside down, and the positions of the first electrode 207 and the second electrode 209 in the resistance change element 213 may be reversed.
  • 23A and 23B show an example of a specific circuit configuration of the write circuit 105 in FIG.
  • FIG. 23A shows an example of the first LR drive circuit 105a1, the second HR drive circuit 105a2, and the current limiting circuit 105b, respectively.
  • the first LR drive circuit 105a1 is composed of a P-type MOS transistor MP1
  • the second HR drive circuit 105a2 is composed of an N-type MOS transistor MN1
  • the current limiting circuit 105b is composed of an N-type MOS transistor MN3.
  • C_NLR is a write control signal that is low level when a low resistance write pulse is generated, and C_HR is high level when a high resistance write pulse is generated.
  • VCL is a low-resistance current limiting gate voltage to which a predetermined constant voltage is applied.
  • the low resistance write power supply voltage VLR is supplied to the source terminal of the P-type MOS transistor MP1, and the resistance change element 213 is set to have a capability of driving a voltage and current sufficient to reduce the resistance. Yes.
  • FIG. 23B shows an example of the first HR drive circuit 105c1 and the second LR drive circuit 105c2.
  • the first HR drive circuit 105c1 is composed of a P-type MOS transistor MP2, and the second LR drive circuit 105c2 is composed of an N-type MOS transistor MN2.
  • C_NHR is a write control signal that is low when a high resistance write pulse is generated, and C_LR is high when a low resistance write pulse is generated.
  • the source terminal of the P-type MOS transistor MP2 is supplied with the high resistance write power supply voltage VHR, and is set to have a capability of driving a voltage and current sufficient to increase the resistance of the resistance change element 213. Yes.
  • the output of the current limiting circuit 105b is current limited by the N-type MOS transistor MN3, and the upper limit of the output voltage VLR_O is limited to the voltage of VCL ⁇ Vth_MN3 when the threshold voltage of MN3 is Vth_MN3.
  • the transistor MN3 since the transistor MN3 has a source follower characteristic, when the low-resistance write power supply voltage VLR is set to a certain voltage or higher, the transistor MN3 operates as a constant current source, and the current becomes constant.
  • C_NHR is set to low level and C_HR is set to high level
  • the P-type MOS transistor MP2 of the first HR drive circuit 105c1 is set to high level
  • the P-type MOS transistor MP2 of the first HR drive circuit 105c1 is set to high level
  • the N-type MOS transistor MN1 of the circuit 105a2 is turned on, and an output current of the first HR drive circuit 105c1 is formed by using the word line WLi, the memory cell Mij, and the bit line BLj as main paths, and a current path is formed that flows into the second HR drive circuit 105a2. Is done. Since this current path does not include a current limiting circuit, the current increases monotonically as the resistance write power supply voltage VHR increases.
  • variable resistance nonvolatile memory device 100 In Basic Configuration of Embodiment of Present Invention
  • the operation of the variable resistance nonvolatile memory device 100 configured as described above will be described.
  • FIG. 24 shows the relationship between the voltage and current when a voltage is applied with the polarity at which the second layer wiring 211 is higher than the first layer wiring 201 being positive for the memory cell having the structure of FIG. FIG.
  • the resistance change element When a negative voltage in which the first layer wiring 201 is at a higher potential than the second layer wiring 211 is applied to the memory cell 200, the resistance change element is brought into a high resistance state in the vicinity of over -3.2V. Start changing to a low resistance state. Furthermore, although it applied to -3.9V (A point), resistance reduction is progressing gradually according to the applied voltage.
  • the voltage is generally symmetric with respect to the change voltage to the low resistance state. In the vicinity of 8V (point B), the resistance change element starts to change from the low resistance state to the high resistance state. Further, when the voltage is applied up to 5.1 V, an increase in current is observed, but when the applied voltage is lowered thereafter, the current is smaller than when the applied voltage is raised, and therefore the state is changed to a high resistance state. I understand that.
  • the measured data shown in FIG. 24 indicates that the memory cell 200 having the structure of FIG. 22 is in a low resistance state when the voltage of the first layer wiring 201 becomes higher than the predetermined voltage VLth with reference to the voltage of the second layer wiring 211. And when the voltage of the second layer wiring 211 becomes higher than the predetermined voltage VHth with respect to the voltage of the first layer wiring 201, the B mode operation that changes to the high resistance state is exhibited, and the low resistance state It shows that the applied voltage (point A) and the change start voltage to the high resistance state (point B) are generally symmetrical.
  • variable resistance nonvolatile memory device configured as described above.
  • FIG. 25A shows only the current path related to writing in order to explain the operation of the variable resistance nonvolatile memory device 100 shown in FIG. 21 using the first specific writing circuit shown in FIGS. 23A and 23B. It is an equivalent circuit diagram.
  • FIG. 25B is an explanatory diagram of the characteristics.
  • the resistance change element R11 of the memory cell M11 is set to a fixed value of 10 k ⁇ assuming a low resistance state, and is connected in series with a current control element having bidirectional characteristics. It is a figure which shows the result of having calculated
  • the characteristic of the negative voltage region (A) is that the memory cell after the change from the high resistance state to the low resistance state assumed to be 10 k ⁇ is driven by the first LR drive circuit 105a1 (for example, ⁇ 3V). Indicates that the driving is performed by applying 3 V to the VLR.
  • the characteristics of the positive voltage region (B) are characteristics when the low resistance state memory cell assumed to be 10 k ⁇ is driven to the high resistance state by the first HR drive circuit 105c1.
  • the voltage of the drive circuit corresponds to VLR that is a low resistance write power supply voltage in the negative voltage region (A), and corresponds to VHR that is a high resistance write power supply voltage in the positive voltage region (B). To do.
  • the broken line in the negative voltage region (A) shows the characteristics when not passing through the current limiting circuit 105b for comparison.
  • the low resistance value set in the memory cell is assumed to be set in the low resistance state when a current is applied up to -3.9 V, which is the applied voltage in the low resistance state indicated by point A in the memory cell characteristics shown in FIG. Think.
  • V the applied voltage in the low resistance state indicated by point A in the memory cell characteristics shown in FIG. Think.
  • the applied voltage in the low resistance state is low and a smaller amount of current is passed, the low resistance state is set closer to the high resistance, and conversely, the applied voltage is high and more current is applied. When it is flowed, the resistance is further lowered.
  • the voltage at point A is VL and the current at point A is IL. However, it is assumed that there is no voltage drop across the diode.
  • VCL VLth + Vth_MN3 and VLR ⁇ VCL (Formula 1)
  • VCL may be set to satisfy the above.
  • the gate width and gate length of the N-type MOS transistor MN3 of the current limiting circuit 105b are adjusted so that the current IL at point A can be driven.
  • FIG. 26 illustrates a first modification different from that in FIG. 21 in the case where the current limiting circuit 105b is configured using an N-type MOS transistor in the basic configuration of the embodiment. This configuration is characterized in that the current limiting circuit 105b is disposed between the first electrode of the variable resistance element and the write circuit. In the configuration of FIG. 26, since the current limiting circuit 105b is arranged near the memory cell array, it is possible to perform current limiting at a position closer to the memory cell than in the case of FIG.
  • the capacitive load to be charged / discharged can be reduced through the current limiting circuit 105b, and the current can be limited with good follow-up against the change of the memory cell to the low resistance state. Therefore, it is possible to set the assumed resistance value with higher accuracy.
  • the current limiting circuit 105b when writing is performed by the LR drive circuit, the current limiting circuit 105b becomes a source follower and exhibits a constant current characteristic, so that the resistance value in the low resistance state can be stably set to a constant value, When writing is performed by the HR drive circuit, the current limiting circuit 105b does not serve as a source follower, so that a larger current can be driven than when the resistance is reduced.
  • the column selection circuit 104 is generally composed of a P-type MOS transistor, an N-type MOS transistor, and a decoder circuit, and a bit line corresponding to the selected memory cell is alternatively selected.
  • the column selection circuit 104 By configuring the column selection circuit 104 with only an N-type MOS transistor, it becomes a source follower when writing is performed by the LR drive circuit. Therefore, in addition to a function of selecting a column, a function of limiting current can be provided. it can. In this case, it is not necessary to separately provide the current limiting circuit 105b, and the area can be reduced.
  • FIG. 27 shows a second modification of the basic configuration of the embodiment.
  • FIG. 28A shows an example of a first specific circuit configuration of the write circuit 105 of FIG. 27, and includes a current limiting circuit 105b formed of an N-type MOS transistor.
  • FIG. 28B is an explanatory diagram of the characteristics.
  • the resistance change element of the memory cell 200 assumes a low resistance state and has a fixed value of 10 k ⁇ , and is in series with a current control element having bidirectional characteristics.
  • FIG. 6 is a diagram in which a relationship between a voltage applied from a write circuit 105 and a current flowing through a memory cell 200 in a connected state is obtained using simulation.
  • the characteristic of the negative voltage region (A) is that the memory cell after changing from the high resistance state to the low resistance state assumed to be 10 k ⁇ is driven by the first LR drive circuit 105a1 (for example, ⁇ 3V). Is assumed to be driven by applying 3V to the VLR), and the characteristic of the positive voltage region (B) is assumed to be 10 k.OMEGA ..
  • the characteristic in the case of driving by the integrated drive circuit 105c1 is shown.
  • a broken line in the negative voltage region (A) indicates a characteristic when not passing through the current limiting circuit 105b for comparison.
  • the voltage VCL ⁇ Vth_MN3 + VLth at the inflection point C matches the voltage VLR of the LR power supply.
  • the current limiting circuit 105b is not a N-type MOS transistor but a constant current circuit using a current mirror circuit or the like, and the resistance value can be set to an assumed resistance value with higher accuracy by controlling the current limiting circuit 105b to a constant current value. It is.
  • the threshold voltage of the N-type MOS transistor MN3 is Vth_MN3. This indicates the threshold voltage when the source voltage is higher than the substrate voltage, that is, when the substrate bias effect is effective. Setting not only the VCL but also the threshold voltage Vth_MN3 so as to satisfy the relationship of (Equation 1) and (Equation 2) is effective in reducing the operating voltage.
  • the characteristics of the memory cell for example, the current value at the low resistance point of the memory cell shown at point A in FIG. Since the inflection point C varies due to variations, it is necessary to set the VCL in consideration of this point. This will be specifically described below.
  • the read circuit 106 generally requires a read current of a certain value or more when reading a memory cell in a low resistance state. Therefore, even in a memory cell having a minimum read current, that is, a memory cell having the highest resistance among memory cells in a low resistance state, the low resistance state lower than a certain value can be set in order to ensure the read current. Therefore, it is necessary to set VCL.
  • the resistance value is verified, and for example, additional writing may be performed on a memory cell in which the low resistance state is insufficient. In such a case, the resistance reduction may be promoted by setting VCL high for the memory cell to which additional writing is performed.
  • FIG. 29A shows a second specific circuit configuration example of the write circuit 105 of FIG. 21 when the current limiting circuit 105b is provided on the first LR drive circuit 105a1 side using a P-type MOS transistor.
  • FIG. 29B shows a second specific circuit configuration example of the write circuit 105 in FIG. 27 provided on the drive circuit 105c2 side.
  • the setting condition to be satisfied by the P-type MOS transistor of the current limiting circuit 105b can be obtained in the same manner as in FIG. 28A configured with an N-type MOS transistor.
  • the threshold voltage of the P-type MOS transistor MP3 in the current limiting circuit 105b is Vth_MP3 (Vth_MP3 is positive)
  • the gate voltage is VCL
  • the LR power supply voltage is VLR
  • the voltage applied to the memory cell is Assuming VL, the voltage at the inflection point C of the current limiting circuit 105b is approximated to VCL + Vth_MP3.
  • VL VLth
  • VCL VLth ⁇ Vth_MP3 (Expression 3)
  • VCL may be set to satisfy the above.
  • the voltage drop in the N-type MOS transistor MN2 can be ignored.
  • the gate width and gate length of the P-type MOS transistor MP3 of the current limiting circuit 105b are adjusted and designed so that the current IL at point A can be driven.
  • the current limiting circuit 105b is not a P-type MOS transistor, but a constant current circuit using a current mirror circuit or the like, and can be set to an assumed resistance value with higher accuracy by controlling to a constant current value. It is.
  • VCL VLR ⁇ VLth ⁇ Vth_MP3 and VCL ⁇ 0 (Expression 4)
  • FIG. 30 shows a case where the current limiting circuit 105b is configured using a P-type MOS transistor, and the current limiting circuit 105b is arranged between the second electrode of the resistance change element and the write circuit.
  • the current limiting circuit 105b is arranged near the memory cell array, it is possible to perform current limiting at a position closer to the memory cell than in the case of FIG. Therefore, when performing a low resistance write operation, the capacitive load to be charged / discharged can be reduced through the current limiting circuit 105b, and the current can be limited with good follow-up against the change of the memory cell to the low resistance state. Therefore, it is possible to set the assumed resistance value with higher accuracy.
  • the current limiting circuit 105b serves as a source follower and has a constant current characteristic, so that the resistance value in the low resistance state can be stably set to a constant value.
  • the current limiting circuit 105b since the current limiting circuit 105b does not serve as a source follower, a larger current can be driven than when the resistance is reduced.
  • the row selection circuit 103 is generally composed of a P-type MOS transistor, an N-type MOS transistor, and a decoder circuit, and a bit line corresponding to the selected memory cell is alternatively selected.
  • this row selection circuit 103 With only P-type MOS transistors, it becomes a source follower when writing by the second LR drive circuit 105c2, so that in addition to the function of selecting a row to the row selection circuit 103, a current is supplied. It can have a function to restrict. In this case, it is not necessary to separately provide the current limiting circuit 105b, and the area can be reduced.
  • the threshold voltage of the P-type MOS transistor MP3 in FIGS. 29A and 29B is Vth_MP3, which indicates the threshold voltage when the source voltage is lower than the substrate voltage, that is, when the substrate bias effect is effective. Yes. Setting the threshold voltage Vth_MP3 lower than other transistors so as to satisfy not only the VCL but also the relations of (Expression 3) and (Expression 4) is also effective in reducing the operating voltage.
  • the current can be more easily selected by appropriately selecting the size of the MOS transistor that constitutes the current limiting circuit when designing the circuit. Restrictions can be realized.
  • the gate width of the P-type MOS transistor constituting the first HR drive circuit 105c1 is W2
  • the gate length is L2
  • the gate width of the N-type MOS transistor constituting the second HR drive circuit 105a2 is W4.
  • the length is L4
  • the current capability of the drive circuit when the resistance variable element is increased in resistance is defined by the smaller one of W2 / L2 and W4 / L4.
  • the current capability of the current limiting circuit 105b is defined by WC / LC.
  • the current capability of the current limiting circuit 105b is smaller than the current capability of the drive circuit when the resistance change element is increased in resistance, that is, W2 / L2> WC / LC and W4 / L4> WC / LC (Formula 5)
  • the size of the MOS transistor constituting the current limiting circuit 105b is designed so as to satisfy (Equation 5), and in addition, the gate voltage of the MOS transistor constituting the current limiting circuit 105b is reduced. It goes without saying that the resistance value can be set to the variable resistance element with higher accuracy by controlling the current capacity to be smaller than the current capacity of the drive circuit in the case of increasing the resistance of the variable resistance element. Absent.
  • FIGS. 31A and 31B are timing charts illustrating an operation example of a nonvolatile memory device according to the basic configuration of an embodiment of the present invention.
  • FIG. 31A shows a case where data “0”, that is, a low resistance state is written (LR)
  • FIG. 31B shows a case where data “1”, that is, a high resistance state is written (HR).
  • the memory cell M11 is selected and data is written and read.
  • the memory cell M11 is a selected memory cell
  • the memory cell M12 is a non-selected memory cell whose word line is a selected potential and the bit line is a non-selected potential
  • the memory cell M21 is a word line whose non-selected potential and a bit line is a non-selective memory cell to be selected potential
  • the memory cell M22 is a non-selected memory cells even word line is also a bit line in a non-selection potential.
  • 31A and 31B also show the currents flowing through the non-selected memory cells M12, M21, and M22 in addition to the current flowing through the selected memory cell M11.
  • the current waveform has a positive polarity as a current flowing from the word line to the bit line, that is, from the second electrode of the resistance change element to the first electrode.
  • VDD corresponds to a power supply voltage supplied to the nonvolatile memory device 100.
  • all word lines (WL1 and WL2) are precharged to VPR_WL and all bit lines (BL1 and BL2) are precharged to voltage VPR_BL in the period T1.
  • the precharge voltage is set to a substantially intermediate voltage with the maximum amplitude of the word line and the bit line.
  • a period T2 following the period T1 is a period in which the variable resistance element R11 is still in the high resistance state.
  • the word line WL1 is selected by the row selection circuit 103, the bit line BL1 is selected by the column selection circuit 104, and the first LR drive circuit 105a1. Is used to drive the selected bit line BL1 to VLR, and the second LR drive circuit 105c2 is used to drive the selected word line WL1 to 0V.
  • the potential of the bit line BL1 rises and the potential of the word line WL1 falls, but the word line WL1 drops relatively quickly, whereas the bit line BL1 driven through the current limiting circuit 105b gradually To rise. Further, the potential of the bit line BL1 does not rise to VLR because it passes through the current limiting circuit 105b.
  • the period T3 indicates a period during which writing, that is, a resistance change occurs and transitions to a low resistance state.
  • the value of the current flowing through the selected memory cell M11 increases, and the resistance change element R11 (the resistance change element 213 in FIG. 22) is connected to the first electrode 207 on the basis of the second electrode 209.
  • VLth a voltage having an absolute value that becomes the resistance voltage VLth
  • writing is performed from a high resistance value to a low resistance value.
  • the resistance is reduced, the current flowing through the memory cell M11 increases, but the current value does not increase more than a certain value because of the current limiting circuit 105b. For this reason, the resistance value remains constant at a constant value.
  • FIG. 31A the direction of current increase is downward.
  • the selection of the word line WL1 and the bit line BL1 is released, all the word lines are precharged to VPR_WL, and all the bit lines are precharged to the voltage VPR_BL, thereby completing the writing of the data “0”.
  • all word lines are precharged to VPR_WL and all bit lines are precharged to voltage VPR_BL in the period T1.
  • the precharge voltage is set to a substantially intermediate voltage with the maximum amplitude of the word line and the bit line.
  • a period T2 following the period T1 is a period in which the variable resistance element R11 is still in a low resistance state.
  • the row selection circuit 103 selects the word line WL1
  • the column selection circuit 104 selects the bit line BL1
  • the first HR drive circuit 105c1 Is used to drive the selected word line WL1 to VHR
  • the second HR drive circuit 105a2 is used to drive the selected bit line BL1 to 0V.
  • the period T3 indicates a period during which writing, that is, a resistance change occurs and the state changes to the high resistance state.
  • the value of the current flowing through the selected memory cell M11 increases, and the resistance change element R11 (the resistance change element 213 in FIG. 22) increases the resistance change element to the second electrode 209 with respect to the first electrode 207.
  • the voltage having an absolute value that exceeds the resistance voltage VHth is applied, the writing from a low resistance value to a high resistance value is performed.
  • the selection of the word line WL1 and the bit line BL1 is released, all the word lines are precharged to VPR_WL, all the bit lines are precharged to the voltage VPR_BL, and the writing of the data “1” is completed.
  • the memory cell Mij is not limited to the structure shown in FIG. 22, and may be the following one showing B-mode characteristics.
  • 32A to 32D are all made of different electrode materials in the upper electrode and lower electrode structures sandwiching the resistance change layer as in FIG. 22, and the upper electrode has a higher standard electrode potential than the lower electrode. This is an example of development of a memory cell that operates in B mode.
  • FIG. 32A shows a memory cell configured such that the second via 206 is not provided and the resistance change element 213 and the current control element 212 are in contact with each other.
  • FIG. 32B shows a memory cell in which the fourth electrode 205 of the current control element 212 made of TaN and the first electrode of the resistance change element 213 made of TaN are made common to FIG. 32A.
  • the memory cell can be manufactured easily because the electrodes can be shared.
  • Figure 32C is a same diameter as the second via 206, a configuration memory cell of the variable resistance element 213 and the current control element 212. Since this memory cell has the same diameter as that of the second via 206, it is possible to arrange the memory cell in accordance with the minimum interval between wirings, and to reduce the area.
  • This memory cell is an example in which the resistance change element 213 and the current control element 212 are formed with the same or smaller cross-sectional size (as an example, the above-described diameter) perpendicular to the stacking direction than the via.
  • FIG. 32D is different from FIG. 32C in that the second layer wiring 211 is made of Pt, the second layer wiring is used as the second electrode of the resistance change element 213, and the first layer wiring 201 is made of TaN.
  • the first layer wiring is used as the third electrode of the current control element 212.
  • FIG. 32D shows an example in which both the second layer wiring 211 and the first layer wiring 201 are common to the electrodes at both ends of the memory cell, but only one of them may be common.
  • the variable resistance element 213, the current control element 212, and the second layer wiring 211 may be formed on the first layer wiring 201 in this order.
  • the fourth electrode 205 and the second layer wiring 211 are formed in this order.
  • FIG. 33 shows an example of a memory cell 250 having another structure that operates in the B mode.
  • the memory cell 250 includes a first layer wiring 201 made of Al, a first via 202, a third electrode 203 of a current control element made of TaN, and a nitrogen-deficient silicon nitride.
  • the material layer 208a, the second tantalum oxide layer 208b having a high oxygen content, the second electrode 209 of the variable resistance element composed of Pt, the third via 210, and the second layer wiring 211 composed of Al are sequentially formed.
  • the second tantalum oxide layer 208b is configured to be in contact with the second electrode 209 that is the upper electrode of the resistance change element.
  • the resistance change operation is performed at the interface between the second electrode 209 as the upper electrode and the second tantalum oxide layer 208b. It occurs in the vicinity and its operation corresponds to the B mode.
  • the voltage of the first layer wiring 201 is a predetermined voltage relative to the voltage of the second layer wiring 211.
  • the resistance change element 213 changes to a low resistance state.
  • the resistance change element 213 Changes to a high resistance state.
  • FIGS. 34A to 34C includes a second tantalum oxide layer having a high oxygen content in contact with the upper electrode in the upper electrode and lower electrode structures sandwiching the resistance change layer as in FIG. 33. It is an example of expansion
  • FIG. 34A shows a memory cell configured such that the second via 206 is not provided and the resistance change element 213 and the current control element 212 are in contact with each other.
  • Figure 34B is the same diameter as the second via 206, a configuration memory cell of the variable resistance element 213 and the current control element 212. Since this memory cell has the same diameter as that of the second via 206, it is possible to arrange the memory cell in accordance with the minimum interval between wirings, and to reduce the area.
  • This memory cell is an example in which the resistance change element 213 and the current control element 212 are formed with the same or smaller cross-sectional size (as an example, the above-described diameter) perpendicular to the stacking direction than the via.
  • FIG. 34C is different from FIG. 34B in that the second layer wiring 211 is made of Pt, the second layer wiring is used as the second electrode of the resistance change element 213, and the first layer wiring 201 is made of TaN.
  • the first layer wiring is used as the third electrode of the current control element 212.
  • FIG. 34C shows an example in which both the second layer wiring 211 and the first layer wiring 201 are common to the electrodes at both ends of the memory cell, only one of them may be common.
  • the current control element 212, the resistance change element 213, and the second layer wiring 211 are configured on the first layer wiring 201 in this order.
  • the variable resistance element 213, the current control element 212, and the second layer wiring 211 may be configured in this order on the first layer wiring 201.
  • the fourth electrode 205 and the second layer wiring 211 are formed in this order.
  • the upper electrode is made of a material having a higher standard electrode potential, and the oxygen content shown in FIGS. 33 and 34A to 34C is high in contact therewith.
  • the second tantalum oxide layer may have a structure in which a different electrode and a tantalum oxide layer having a different concentration are combined.
  • the third electrode 203 or the third electrode 203 and the current control layer 204 may be formed on the first layer wiring 201 in the same wiring shape.
  • the second electrode 209 may also be formed under the second layer wiring 211 in the same wiring shape.
  • Modification 4 of the variable resistance nonvolatile memory device in the basic configuration of the embodiment of the present invention Next, Modification 4 of the basic configuration of the embodiment of the present invention will be described. In the basic configuration of the present invention and the modifications 1 to 3 described above, the case where the memory cell is in the B mode has been described. In the modification 4, the memory cell is set to the A mode.
  • the circuits, operations, and the like that are the same as those described above will be omitted as appropriate.
  • FIG. 35 is a block diagram showing a configuration of a nonvolatile memory device according to Modification 4.
  • the fourth modification shows a configuration of a memory cell in which an A mode operation in which a resistance change phenomenon is considered to occur in the vicinity of the lower electrode of the resistance change element, and a control circuit optimal for the configuration.
  • the variable resistance nonvolatile memory device 120 includes a memory body 121 on a semiconductor substrate.
  • the memory body 121 includes a memory array 122, a row selection circuit 103, a column selection circuit 104, and the like.
  • a write circuit 105, a read circuit 106 that detects the amount of current flowing through the selected bit line and determines whether the stored data is “1” or “0”, and input / output of input / output data via the terminal DQ And a data input / output circuit 107 for processing.
  • an address signal given from the outside of the variable resistance nonvolatile memory device 120 as an input, and an output of an address input circuit 108 for selecting and instructing a predetermined address and an output of a control circuit 109 for receiving a control signal are the memory main body 121. To control the operation.
  • the memory array 122 has M rows and N columns (M and N are arranged in a matrix of natural numbers, and memory cells Mij (i ⁇ M, j ⁇ N are natural numbers; hereinafter the same is omitted)).
  • One end of the resistance change element Rij and one end of the current control element Dij having a threshold voltage in both positive and negative directions are connected in series with each other, and the other end of the resistance change element Rij is connected to the bit line BLj. 35, the other end of the current control element Dij is connected to the word line WLi, where memory cells M11, M12, M21, M22 (resistance change elements R11, R12, R21 and 2 bits) for 2 bits and 2 columns are provided. Only R22, current control elements D11, D12, D21 and D22, bit lines BL1 and BL2, and word lines WL1 and WL2) are shown.
  • the word line WLi is formed of a wiring higher than the bit line BLj and is arranged in the horizontal direction in the drawing.
  • the resistance change element Rij has a structure in which the resistance change phenomenon becomes an A-mode characteristic generated near the lower electrode of the resistance change element.
  • the word line WLi is connected to the row selection circuit 103, and row selection is performed alternatively in the read or write mode.
  • the bit line BLj is connected to the column selection circuit 104, alternatively column selected in read or write mode is performed.
  • the data input / output circuit 107 reduces the resistance or increases the resistance change element Rij in the selected memory cell Mij in accordance with the write instruction of the data “0” or the data “1” of the data input signal Din.
  • Write resistance In this embodiment, data “0” writing corresponds to low resistance writing, and data “1” writing corresponds to high resistance writing.
  • the write circuit 105 is connected to the data input / output circuit 107, a first LR drive circuit 105a1 that drives high level when writing data “0”, that is, low-resistance write, and a current limiting circuit 105b that receives the output as an input. And a second LR drive circuit 105c2 for driving the low level.
  • it has a first HR drive circuit 105c1 that drives a high level and a second HR drive circuit 105a2 that drives a low level when data “1” write, that is, high resistance write is performed.
  • the word line WLi and the bit line BLj are examples of the first signal line and the second signal line of the present invention, respectively.
  • the first LR drive circuit 105a1, the first HR drive circuit 105c1, the second LR drive circuit 105c2, and the second HR drive circuit 105a2 are respectively a first drive circuit, a second drive circuit, a third drive circuit, and It is an example of a 4th drive circuit.
  • the current limiting circuit 105b is an example of the current limiting circuit of the present invention.
  • the row selection circuit 103 and the column selection circuit 104 is an example of the first selection circuit and the second selection circuit of the present invention, respectively.
  • FIG. 36 is a cross-sectional view showing the configuration of the memory cell M11, indicated by A in FIG.
  • the memory cell 220 includes a first layer wiring 201 made of Al, a first via 202, a second electrode 209 of a resistance change element made of Pt, and an oxygen-deficient tantalum oxide.
  • Variable resistance layer 208, first electrode 207 of resistance change element composed of TaN, second via 206, fourth electrode 205 of current control element composed of TaN, composed of nitrogen-deficient silicon nitride The current control layer 204, the third electrode 203 of the current control element composed of TaN, the third via 210, and the second layer wiring 211 composed of Al are sequentially formed, and the first resistance change element
  • the electrode 207 and the second electrode 209 are made of different materials.
  • the lower second electrode 209 connected to the bit line BLj side is made of Pt, which is a material having a higher standard electrode potential than the first electrode 207 connected to the word line WLi side. This is another feature.
  • the resistance change operation is performed by the second electrode made of Pt having a standard electrode potential higher than TaN constituting the first electrode, and the resistance change layer. It occurs in the vicinity of the interface with 208, and its operation corresponds to the A mode.
  • the voltage of the second layer wiring 211 is a predetermined voltage relative to the voltage of the first layer wiring 201.
  • the resistance change element 213 changes to a low resistance state.
  • the resistance change element 213 is Changes to a high resistance state.
  • the specific circuit of the writing circuit 105 is the same as that in FIGS. 23A and 23B.
  • the output of the current limiting circuit 105b is current limited by the N-type MOS transistor MN3, and the upper limit of the output voltage VLR_O is limited to the voltage of VCL ⁇ Vth_MN3 when the threshold voltage of MN3 is Vth_MN3.
  • the transistor MN3 since the transistor MN3 has a source follower characteristic, the transistor MN3 operates as a constant current source when the low resistance write power supply voltage VLR is set to a certain voltage or higher.
  • C_NHR When data “1” write, that is, high resistance write is instructed in the write mode, C_NHR is set to low level and C_HR is set to high level, the P-type MOS transistor MP2 of the first HR drive circuit 105c1, and the second HR drive.
  • the N-type MOS transistor MN1 of the circuit 105a2 is turned on, and an output current of the first HR drive circuit 105c1 is formed by using the bit line BLj, the memory cell Mij, and the word line WLi as main paths, and a current path flowing into the second HR drive circuit 105a2 is formed. Is done. Since this current path does not include the current limiting circuit, with increasing high resistance write power supply voltage VHR, current increases monotonically.
  • the characteristics of the write circuit 105 in the modified example 4 are the same as those of the basic configuration of the embodiment, that is, FIG. 25A, and the setting conditions of the N-type MOS transistor MN3 of the current limiting circuit 105b are the same as in FIGS. Since it can be obtained, the description is omitted here.
  • the current limiting circuit 105b may be provided on the second LR drive circuit 105c2.
  • the current limiting circuit 105b is disposed between the first electrode of the variable resistance element and the write circuit 105 (see FIG. 26), and is configured with a P-type MOS transistor (see FIGS. 29A and 29B). It is also possible to dispose between the second electrode of the variable resistance element and the write circuit 105 (see FIG. 30).
  • FIG. 37A and 37B are timing diagrams showing an operation example of the nonvolatile memory device according to Modification 4 of the basic configuration of the embodiment of the present invention.
  • FIG. 37A shows a case where data “0”, that is, a low resistance state is written
  • FIG. 37B shows a case where data “1”, that is, a high resistance state is written.
  • M11 is selected and data is written and read.
  • M12 is a non-selected memory cell whose word line is a selected potential and a bit line is a non-selected potential
  • M21 is a non-selected memory cell whose word line is a non-selected potential and whose bit line is a selected potential.
  • M22 is an unselected memory cell in which both the word line and the bit line are at the unselected potential.
  • the current waveform has a positive polarity as a current flowing from the word line to the bit line, that is, from the first electrode to the second electrode of the resistance change element.
  • VDD corresponds to the power supply voltage supplied to the variable resistance nonvolatile memory device 120.
  • all word lines are precharged to VPR_WL and all bit lines are precharged to voltage VPR_BL in the period T1.
  • the precharge voltage is set to a substantially intermediate voltage with the maximum amplitude of the word line and the bit line.
  • a period T2 following the period T1 is a period in which the variable resistance element R11 is still in the high resistance state.
  • the word line WL1 is selected by the row selection circuit 103, the bit line BL1 is selected by the column selection circuit 104, and the first LR drive circuit 105a1. Is used to drive the selected word line WL1 to VLR, and the second LR drive circuit 105c2 is used to drive the selected bit line BL1 to 0V.
  • the potential of the word line WL1 rises and the potential of the bit line BL1 falls with the passage of time, the bit line BL1 drops relatively quickly, whereas the word line WL1 driven through the current limiting circuit 105b is gradual. To rise.
  • the period T3 indicates a period during which writing, that is, resistance change occurs and the state changes to the low resistance state.
  • the value of the current flowing through the selected memory cell M11 increases, and the absolute value that causes the resistance change element VLth to be reduced is applied to the first electrode 207 with reference to the second electrode 209.
  • a voltage having the same is applied to the resistance change element R11, writing is performed from a high resistance value to a low resistance value.
  • the resistance is reduced, the current flowing through the memory cell M11 increases, but the current value does not increase more than a certain value because of the current limiting circuit 105b. For this reason, the resistance value remains constant at a constant value.
  • the selection of the word line WL1 and the bit line BL1 is released, all the word lines are precharged to VPR_WL, and all the bit lines are precharged to the voltage VPR_BL, thereby completing the writing of the data “0”.
  • a period T2 following the period T1 is a period in which the variable resistance element R11 is still in a low resistance state.
  • the row selection circuit 103 selects the word line WL1
  • the column selection circuit 104 selects the bit line BL1
  • the first HR drive circuit 105c1 Is used to drive the selected bit line BL1 to VHR
  • the second HR drive circuit 105a2 is used to drive the selected word line WL1 to 0V.
  • the period T3 indicates a period during which writing, that is, a resistance change occurs and the state changes to the high resistance state.
  • the value of the current flowing through the selected memory cell M11 increases, and the resistance change element 213 has an absolute value exceeding the high resistance voltage VHth of the resistance change element on the second electrode 209 with reference to the first electrode 207.
  • writing is performed from a low resistance value to a high resistance value.
  • the selection of the word line WL1 and the bit line BL1 is released, all the word lines are precharged to VPR_WL, all the bit lines are precharged to the voltage VPR_BL, and the writing of the data “1” is completed.
  • the memory cell Mij is not limited to the structure shown in FIG. 36, and may be the following one showing A-mode characteristics.
  • 38A to 38D are all made of different electrode materials in the upper electrode and lower electrode structures sandwiching the resistance change layer as in FIG. 36, and the lower electrode has a higher standard electrode potential than the upper electrode. This is an example of development of a memory cell that operates in A mode.
  • FIG. 38A shows a memory cell configured such that the second via 206 is not provided and the resistance change element 213 and the current control element 212 are in contact with each other.
  • FIG. 38B shows a memory cell in which the fourth electrode 205 of the current control element 212 made of TaN and the first electrode of the resistance change element 213 made of TaN are made common to FIG. 38A.
  • the memory cell can be manufactured easily because the electrodes can be shared.
  • Figure 38C is a same diameter as the second via 206, a configuration memory cell of the variable resistance element 213 and the current control element 212. Since this memory cell has the same diameter as that of the second via 206, it is possible to arrange the memory cell in accordance with the minimum interval between wirings, and to reduce the area.
  • This memory cell is an example in which the resistance change element 213 and the current control element 212 are formed with the same or smaller cross-sectional size (as an example, the above-described diameter) perpendicular to the stacking direction than the via.
  • FIG. 38D is different from FIG. 38C in that the first layer wiring 201 is made of Pt, the first layer wiring is used as the second electrode of the resistance change element 213, and the second layer wiring 211 is made of TaN.
  • the second layer wiring is used as the third electrode of the current control element 212.
  • FIG. 38D shows an example in which both the second layer wiring 211 and the first layer wiring 201 are common to the electrodes at both ends of the memory cell, but only one of them may be common.
  • variable resistance element 213, the current control element 212, and the second layer wiring 211 are configured in this order on the first layer wiring 201
  • the current control element 212, the resistance change element 213, and the second layer wiring 211 may be configured in this order on the first layer wiring 201.
  • the first electrode 207 and the second layer wiring 211 are formed in this order.
  • FIG. 39 shows an example of a memory cell 270 having another structure that operates in the A mode.
  • the same components as those in FIG. 36 are denoted by the same symbols.
  • the memory cell 270 includes a first layer wiring 201 made of Al, a first via 202, a second electrode 209 of a resistance change element made of Pt, and a second electrode having a high oxygen content.
  • An electrode 205, a current control layer 204 made of nitrogen-deficient silicon nitride, a third electrode 203 of a current control element made of TaN, a third via 210, and a second layer wiring 211 made of Al are formed in order.
  • the second tantalum oxide layer 208b is in contact with the second electrode 209 that is the lower electrode of the resistance change element.
  • the resistance change operation is performed at the interface between the second electrode 209 as the lower electrode and the second tantalum oxide layer 208b. It occurs in the vicinity and its operation corresponds to the A mode.
  • the voltage of the second layer wiring 211 is a predetermined voltage relative to the voltage of the first layer wiring 201.
  • the resistance change element 213 changes to a low resistance state.
  • the resistance change element 213 is Changes to a high resistance state.
  • a second tantalum oxide layer having a high oxygen content is disposed in contact with the lower electrode, both of which are A It is an example of expansion
  • FIG. 40A shows a memory cell configured such that the second via 206 is not provided and the resistance change element 213 and the current control element 212 are in contact with each other.
  • Figure 40B is the same diameter as the second via 206, a configuration memory cell of the variable resistance element 213 and the current control element 212. Since this memory cell has the same diameter as that of the second via 206, it is possible to arrange the memory cell in accordance with the minimum interval between wirings, and to reduce the area.
  • This memory cell is an example in which the resistance change element 213 and the current control element 212 are formed with the same or smaller cross-sectional size (as an example, the above-described diameter) perpendicular to the stacking direction than the via.
  • 40C is different from FIG. 40B in that the first layer wiring 201 is made of Pt, the first layer wiring is used as the second electrode of the resistance change element 213, and the second layer wiring 211 is made of TaN.
  • the second layer wiring is used as the third electrode of the current control element 212.
  • 40C shows an example in which both the second layer wiring 211 and the first layer wiring 201 are common to the electrodes at both ends of the memory cell, but only one of them may be common.
  • variable resistance element 213, the current control element 212, and the second layer wiring 211 are configured in this order on the first layer wiring 201 has been described above with reference to FIGS. 39 and 40A to 40C.
  • current control element 212 on the first layer wirings 201 the variable resistance element 213 may be configured in order of the second layer wiring 211.
  • the first electrode 207 and the second layer wiring 211 are formed in this order.
  • the lower electrode is made of a material with a higher standard electrode potential, and the oxygen content is high as shown in FIGS. 39 and 40A to 40C.
  • the second tantalum oxide layer may have a structure in which a different electrode and a tantalum oxide layer having a different concentration are combined.
  • the third electrode 203 or the third electrode 203 and the current control layer 204 may be formed on the second layer wiring 211 in the same wiring shape.
  • the second electrode 209 may also be formed under the first layer wiring 201 with the same wiring shape.
  • the current limitation may be performed at the time when the variable resistance element changes to the low resistance state, and the time from the start of the low resistance writing until the variable resistance element changes to the low resistance state is There is no need to limit the current.
  • a boost circuit that enhances the current driving capability is provided, and the period from when writing to the low resistance state is started until the resistance change element changes to the low resistance state is a current limiting circuit.
  • the boost circuit together, the time for charging / discharging the bit line or the word line can be shortened, so that the writing speed can be improved.
  • variable resistance nonvolatile memory device of the present invention a 1D1R type cross-point memory device provided with a boost circuit in addition to a current limiting circuit will be described as an embodiment of the variable resistance nonvolatile memory device of the present invention.
  • the description of the basic configuration of the embodiment and the configuration similar to the modification thereof will be omitted as appropriate.
  • FIG. 41 is a block diagram showing a configuration of the nonvolatile memory device according to the embodiment of the present invention.
  • the control circuit which can suppress is shown.
  • this embodiment demonstrates the case where a resistance change element performs B mode operation
  • the variable resistance nonvolatile memory device 100 includes a memory main body 101 on a semiconductor substrate. Further, the memory main body 101 detects the amount of current flowing through the memory array 102, the row selection circuit 103, the column selection circuit 104, the write circuit 105, and the selected bit line, and the stored data is “1”. Or “0”, and a data input / output circuit 107 that performs input / output processing of input / output data via a terminal DQ.
  • the variable resistance nonvolatile memory device 100 receives an address signal supplied from the outside of the variable resistance nonvolatile memory device 100 as input, an address input circuit 108 for selecting and instructing a predetermined address, and a control signal as input. And a control circuit 109. Output signals from the address input circuit 108 and the control circuit 109 are supplied to the memory main body 101 to control the operation of the memory main body 101.
  • the memory array 102, row selection circuit 103, column selection circuit 104, and data input / output circuit 107 are the same as in FIG.
  • the plurality of memory cells M11, M12, M21 and M22 are arranged at the intersections of the plurality of bit lines BL1 and BL2 and the plurality of word lines WL1 and WL2. In addition, both ends of the memory cells arranged at each intersection are connected to a pair of bit lines and word lines that intersect each other.
  • Each memory cell Mij changes to a low resistance state having a resistance value belonging to the first range when a first voltage having a predetermined first polarity is applied, and a second polarity opposite to the first polarity is applied.
  • a resistance change element Rij that changes to a high resistance state having a resistance value that belongs to a second range higher than the first range when a second voltage of polarity is applied, and a current of two terminals connected in series with the resistance change element Rij And a control element Dij.
  • the write circuit 105 generates bipolar voltages applied to the plurality of memory cells Mij through the plurality of bit lines BLj and the plurality of word lines WLi.
  • the write circuit 105 is connected to the data input / output circuit 107.
  • the write circuit 105 includes a first LR drive circuit 105a1 that drives a high level when data “0” is written, that is, low resistance write, a current limiting circuit 105b that receives the output, and low resistance write.
  • a second LR drive circuit 105c2 that drives the low level when performing and a boost circuit 105d that drives the high level for a certain time after the start of writing are provided.
  • the write circuit 105 includes a first HR drive circuit 105c1 that drives a high level and a second HR drive circuit 105a2 that drives a low level when data “1” is written, that is, high-resistance write. .
  • the write circuit 105 supplies the signal that is current-limited by the current limiting circuit 105b to the selected bit line BLj via the column selection circuit 104 when performing resistance-reduced writing, and further performs constant resistance after the start of resistance-reducing writing.
  • the signal is supplied from the boost circuit 105d to the selected bit line BLj via the column selection circuit 104 without passing through the current limiting circuit 105b.
  • the writing circuit 105 supplies a signal to the selected word line WLi from the first HR driving circuit 105c1 that does not have a current limiting function via the row selection circuit 103. It is a feature.
  • the bit line BLj and the word line WLi are examples of the first signal line and the second signal line of the present invention, respectively.
  • the first LR drive circuit 105a1, the first HR drive circuit 105c1, the second LR drive circuit 105c2, and the second HR drive circuit 105a2 are respectively a first drive circuit, a second drive circuit, a third drive circuit, and It is an example of a 4th drive circuit.
  • the current limiting circuit 105b is an example of the current limiting circuit of the present invention
  • the boost circuit 105d is an example of the boost circuit of the present invention.
  • the column selection circuit 104 and the row selection circuit 103 are examples of the first selection circuit and the second selection circuit of the present invention, respectively.
  • the cross-sectional view showing the configuration of the memory cell M11 is the same as that in FIG. Further, the first LR drive circuit 105a1, the first HR drive circuit 105c1, the second LR drive circuit 105c2, and the second HR drive circuit 105a2 are the same as those shown in FIGS. 23A, 23B, 25A, 28A, 29A, or 29B. This can be realized with the circuit configuration.
  • the current limiting circuit 105b is inserted into a path of current flowing from the write circuit 105 to the plurality of memory cells.
  • the current limiting circuit 105b includes only a first current among a first current in a direction for changing a plurality of memory cells to a low resistance state and a second current in a direction for changing the plurality of memory cells to a high resistance state. Limit.
  • the boost circuit 105d has an output terminal 130 connected to a path of current flowing from the write circuit 105 to the plurality of memory cells.
  • the boost circuit 105d changes any of the plurality of memory cells to the low resistance state, the boost circuit 105d short-circuits the output terminal 130 to the boost voltage source in the first period before the memory cell changes to the low resistance state. As a result, the first current is increased.
  • FIG. 42 shows an example of a specific circuit configuration of the boost circuit 105d in the write circuit 105 of FIG.
  • the first LR drive circuit 105a1, the second HR drive circuit 105a2, the first HR drive circuit 105c1, the second LR drive circuit 105c2, and the current limiting circuit 105b in the writing circuit 105 are shown in FIG. 23A, FIG. 23B, FIG. This is the same as any one of FIGS. 28A, 29A, and 29B.
  • the boost circuit 105d is composed of a P-type MOS transistor MP4 that functions as a switch.
  • the P-type MOS transistor MP4 is connected between the boost voltage source and the output terminal 130. Specifically, the source terminal of the P-type MOS transistor MP4 is connected to the boost voltage source, and the drain terminal of the P-type MOS transistor MP4 is connected to the output terminal 130.
  • C_NBT is a boost control signal that becomes a low level for a certain period after activation (a certain period after the start of writing to the low resistance state) when a low resistance write pulse is generated. That is, the P-type MOS transistor MP4 is turned on for the predetermined period (first period) and turned off before the memory cell is changed to the low resistance state.
  • the boost power supply voltage VBT supplied from the boost voltage source is supplied to the source terminal of the P-type MOS transistor MP4, and the P-type MOS transistor MP4 is set to have a capability of driving a sufficient boost current. Yes.
  • C_NBT is set to the low level (voltage VCBT)
  • the P-type MOS transistor MP4 of the boost circuit 105d is turned on, and the boost circuit 105d, the bit line BLj, the memory cell Mij, the word from the boost voltage source that supplies the boost power supply voltage VBT
  • a current path through which a current flows into the second LR drive circuit 105c2 is formed using the line WLi as a path.
  • C_NLR is set to low level and C_LR is set to high level
  • P-type MOS of the first LR drive circuit 105a1 The transistor MP1 and the N-type MOS transistor MN2 of the second LR drive circuit 105c2 are turned on, and the output current of the first LR drive circuit 105a1 is supplied to the current limiting circuit 105b, the bit line BLj, the memory cell Mij, and the word line WLi. As a path, a current path that flows into the second LR drive circuit 105c2 is formed.
  • the output of the current limiting circuit 105b is current limited by the N-type MOS transistor MN3, and the upper limit of the output voltage VLR_O is limited to the voltage of VCL ⁇ Vth_MN3 when the threshold voltage of the transistor MN3 is Vth_MN3.
  • the transistor MN3 since the transistor MN3 has a source follower characteristic, the transistor MN3 operates as a constant current source when the low resistance write power supply voltage VLR is set to a certain voltage or higher. Therefore, the current flowing through the memory cell is constant.
  • the current limiting circuit 105b may operate simultaneously with the boost circuit 105d. At that time, the current by the boost circuit 105d becomes dominant, and the wiring connected to the selected memory cell is quickly precharged.
  • the boost circuit 105d needs to be turned off before the voltage applied to the selected variable resistance element reaches the low resistance voltage VLth of the variable resistance element so that the current limitation is effective.
  • the basic configuration is the same as that of the above-described embodiment.
  • variable resistance nonvolatile memory device 100 configured as described above will be described. Note that the operation of the memory cell is the same as in the case of the basic configuration of the above-described embodiment, and is therefore omitted.
  • FIG. 43A is a diagram showing a change with time of the bit line BL1 when low resistance writing is performed using the write circuit shown in FIG. 25A, which is obtained by simulation.
  • the resistance change element R11 of the memory cell M11 has a fixed value of 10 k ⁇ assuming a low resistance state.
  • the change with time of the bit line BL1 when not passing through the current limiting circuit 105b is shown by a broken line for comparison.
  • FIG. 43B shows the change with time of the bit line BL1 when the signal is kept at the low level for a certain period until reaching the value of FIG.
  • the rising speed of the bit line BL1 is increased, and the voltage applied to the resistance change element R11 of the memory cell M11 is low resistance after C_LR is set to the high level. It can be seen that the time to reach the activation voltage VLth is shortened.
  • boost control signal C_NBT is generated by the control circuit 109 or the like, for example.
  • the boost power supply voltage VBT can be adjusted by adjusting one or both of the boost power supply voltage VBT and the boost control voltage VCBT (the gate voltage of the P-type MOS transistor MP4).
  • the boost power supply voltage VBT is increased or the boost control voltage VCBT is decreased to increase the current capability supplied to the bit line, so that C_LR is set to a high level and then applied to the resistance change element R11 of the memory cell M11. The time until the voltage reaches the low resistance voltage VLth can be shortened.
  • the boost power supply voltage VBT decreases or increasing the boost control voltage VCBT, the voltage applied to the memory cell when the boost circuit 105d is activated can be suppressed, so that the resistance can be reduced more stably. It is possible to write. Furthermore, by setting the boost power supply voltage VBT to be equal to or lower than the resistance-reducing voltage VLth of the resistance change element, no current is supplied from the boost circuit 105d when the resistance change element becomes low resistance, and only the current limiting circuit 105b. Therefore, it is possible to reliably limit the current to the variable resistance element.
  • the boost control voltage VCBT becomes low level (P-type MOS transistor MP4 is turned on) for a certain period until the resistance change element of the memory cell changes to the low resistance state.
  • This fixed period may be generated using the output signal of the boost circuit 105d as shown in FIG. That is, the boost circuit 105d uses a signal obtained by feeding back the voltage of the output terminal 130.
  • the P-type MOS transistor MP4 may be turned off.
  • the boost circuit 105d shown in FIG. 44 further includes an inverter 131 and a NAND circuit 132.
  • the drain terminal (output terminal 130) of the P-type MOS transistor MP4 is connected to one input terminal of the NAND circuit 132 via the inverter 131. Further, the boost control signal C_BT is input to the other input terminal of the NAND circuit 132.
  • C_BT is a boost control signal that is set to a high level for a certain period after the start of low resistance writing.
  • FIG. 45 is a diagram showing a change with time of each signal in this case.
  • the boost control signal C_BT changes from the low level to the high level
  • the control voltage VCBT changes from the high level to the low level.
  • the boost circuit 105d is turned on by turning on the P-type MOS transistor MP4.
  • the control voltage VCBT changes from the low level to the high level.
  • the boost circuit 105d is turned off by turning off the P-type MOS transistor MP4.
  • the voltage Vth1 is smaller than the low resistance voltage VLth.
  • the voltage Vth1 is determined by the logic threshold voltage of the inverter 131 (the input voltage at which the output voltage changes).
  • the output signal of the inverter 131 in FIG. 44 is designed to change gently with respect to the input signal, and similarly, the output signal of the NAND circuit 132 is designed to change gently with respect to the input signal.
  • the boost control voltage VCBT gradually changes from the low level to the high level.
  • the driving capability of the boost circuit 105d can be gradually reduced.
  • the current capability of the boost circuit 105d can be controlled more optimally.
  • a signal whose logic is inverted is generated until the low resistance voltage VLth is applied to the variable resistance element, and the period during which the logic of the signal is inverted is the predetermined period. It may be used as
  • the boost circuit 105d is connected to the column selection circuit 104, and the drive current is supplied from the boost voltage source that supplies the voltage VBT, but the boost circuit 105d is column-selected as shown in FIG.
  • the boost current may be supplied from the first LR drive circuit 105a1, which is a voltage source, to the boost circuit 105d by connecting to the circuit 104 and the first LR drive circuit 105a1.
  • the boost circuit 105d is connected in parallel with the current limiting circuit 105b. Further, the current limiting circuit 105 b and the boost circuit 105 d are inserted between the first LR drive circuit 105 a 1 and the column selection circuit 104.
  • FIG. 47 shows Modification 1 different from FIG. 41 in the case where the boost circuit 105d is configured using P-type MOS transistors in this embodiment.
  • the boost circuit 105d is arranged between the first electrode side of the variable resistance element and the column selection circuit 104. This corresponds to a configuration in which the boost circuit 105d is arranged between the first electrode side of the variable resistance element and the column selection circuit 104 in Modification 1 (FIG. 26) of the basic configuration already described.
  • the current limiting circuit 105b includes a plurality of limiting circuits provided for each column, and a plurality of limiting circuits (N-type MOS transistors) are provided between the column selection circuit 104 and each bit line. Each is inserted.
  • the boost circuit 105d includes a plurality of boost circuit sections (P-type MOS transistors) provided for each column, and each of the plurality of boost circuit sections is inserted between the column selection circuit 104 and each bit line. . Further, the limiting circuit (N-type MOS transistor) and the boost circuit unit (P-type MOS transistor) in the columns corresponding to each other are connected in parallel.
  • boost control can be performed at a position closer to the memory cell than in the case of FIG. Therefore, when performing the low resistance write operation, the capacitive load to be charged / discharged can be reduced via the boost circuit 105d, so that boosting can be performed with good followability.
  • the column selection circuit 104 is generally composed of a P-type MOS transistor, an N-type MOS transistor, and a decoder circuit, and a bit line corresponding to the selected memory cell is alternatively selected.
  • the column selection circuit 104 can have a function of boosting current. In this case, it is not necessary to separately provide a boost circuit 105d, it is possible to reduce the area.
  • the current limiting circuit 105b and the boost circuit 105d are shared with the column selection circuit 104 by supplying a selection signal to the gates of the N-type MOS transistors (limit circuit) and the P-type MOS transistors (boost circuit section). May be.
  • the current limiting circuit 105b may be provided not on the first LR drive circuit 105a1 side but on the second LR drive circuit 105c2 side as shown in FIG. Is possible.
  • the boost circuit 105d is also provided on the second LR drive circuit 105c2 side (the boost circuit 105d is connected to the row selection circuit 103 and the second LR drive).
  • the boost circuit 105d is composed of an N-type MOS transistor MN4 as shown in FIG. 49, and the boost control signal C_BT is kept high for a certain period after activation when a low-resistance write pulse is generated. It may be a level.
  • the boost control voltage VCBT is at a high level for a certain period until the resistance change element of the memory cell changes to the low resistance state.
  • This fixed period may be generated using the output voltage of the boost circuit 105d. That is, the boost circuit 105d uses a signal obtained by feeding back the voltage of the output terminal 130, and even after the transistor MN4 is turned on after the transistor MN4 is turned on, the boost circuit 105d turns off the transistor MN4. Good.
  • the drain terminal (output terminal 130) of the N-type MOS transistor MN4 is connected to one input terminal of the AND circuit 133, and the boost control signal C_BT is connected to the other input terminal.
  • C_BT is a boost control signal that is set to a high level for a certain period after the start of low resistance writing.
  • the VCBT is controlled to be at a high level while the output voltage of the boost circuit 105d is high, and is controlled to be at a low level when the output voltage of the boost circuit 105d is lowered.
  • the boost control voltage VCBT gradually changes from the high level to the low level, and the drive capability of the boost circuit can be reduced. Capability can be controlled.
  • the input of the boost circuit 105d may be connected to the second LR drive circuit 105c2, and the boost current may be supplied from the second LR drive circuit 105c2 to the boost circuit 105d. That is, in the configuration shown in FIG. 51, the boost circuit 105d is connected in parallel with the current limiting circuit 105b. The current limiting circuit 105b and the boost circuit 105d are inserted between the second LR drive circuit 105c2 and the row selection circuit 103.
  • the boost circuit 105d can be arranged between the second electrode of the resistance change element and the row selection circuit 103.
  • the current limiting circuit 105b includes a plurality of limiting circuits provided for each row, and a plurality of limiting circuits (P-type MOS transistors) are provided between the row selection circuit 103 and each word line. Each is inserted.
  • the boost circuit 105d includes a plurality of boost circuit portions (N-type MOS transistors) provided for each row, and each of the plurality of boost circuit portions is inserted between the row selection circuit 103 and each word line. . Further, the limiting circuit (P-type MOS transistor) and boost circuit unit (N-type MOS transistor) of the corresponding column are connected in parallel.
  • boost control can be performed at a position closer to the memory cell than in the case of FIG. Therefore, when performing a low resistance write operation, the capacitive load to be charged / discharged can be reduced via the boost circuit 105d, and therefore boost can be performed with good follow-up.
  • the row selection circuit 103 is generally composed of a P-type MOS transistor, an N-type MOS transistor, and a decoder circuit, and a word line corresponding to the selected memory cell is alternatively selected.
  • the row selection circuit 103 can have a function of boosting current. In this case, it is not necessary to separately provide a boost circuit 105d, it is possible to reduce the area.
  • each P-type MOS transistor limit circuit
  • each N-type MOS transistor boost circuit unit
  • FIG. 53 shows only the case where data “0”, that is, the low resistance state is written, and the case where data “1”, that is, the high resistance state is written, is the same as FIG. 31B of the first embodiment.
  • selected memory cell M11 shows the case where data is written only.
  • the memory cell M12 is a non-selected memory cell whose word line is a selected potential and the bit line is a non-selected potential
  • the memory cell M21 is a word line whose non-selected potential and a bit line is a non-selective memory cell to be selected potential
  • the memory cell M22 is a non-selected memory cells even word line is also a bit line in a non-selection potential.
  • FIG. 53 also shows currents flowing through the unselected memory cells M12, M21, and M22 in addition to the current flowing through the selected memory cell M11.
  • the current waveform has a positive polarity as a current flowing from the word line to the bit line, that is, from the second electrode of the resistance change element to the first electrode.
  • VDD corresponds to the power supply voltage supplied to the variable resistance nonvolatile memory device 100.
  • all the word lines (WL1 and WL2) are precharged to VPR_WL and all the bit lines (BL1 and BL2) are precharged to the voltage VPR_BL in the period T1.
  • the precharge voltage is set to a substantially intermediate voltage with the maximum amplitude of the word line and the bit line.
  • a period T2 following the period T1 is a period in which the variable resistance element R11 is still in the high resistance state.
  • the word line WL1 is selected by the row selection circuit 103, the bit line BL1 is selected by the column selection circuit 104, and the first LR drive circuit 105a1. Is used to drive the selected bit line BL1 to VLR, and the second LR drive circuit 105c2 is used to drive the selected word line WL1 to 0V.
  • the boost control signal C_NBT is turned off, that is, at a high level in the period T2.
  • the potential of the bit line BL1 rises with time, the potential of the word line WL1 is lowered.
  • the word line WL1 drops at a relatively high speed as in the first embodiment shown in FIGS. 31A and 31B, but the bit line BL1 is also added by the boost circuit 105d in addition to the first LR drive circuit 105a1. Since it is driven, it rises faster than in the case of the first embodiment.
  • the period T3 indicates a period during which writing, that is, a resistance change occurs and transitions to a low resistance state.
  • the value of the current flowing through the selected memory cell M11 increases, and the resistance change element R11 has an absolute value exceeding the low resistance voltage VLth of the resistance change element on the first electrode 207 with reference to the second electrode 209. when the voltage having are applied, it is written from the high resistance to a low resistance value is performed. While the resistance is reduced, the current flowing through the memory cell M11 increases, but the current value does not increase more than a certain value because of the current limiting circuit 105b. For this reason, the resistance value remains constant at a constant value.
  • the selection of the word line WL1 and the bit line BL1 is released, all the word lines are precharged to VPR_WL, and all the bit lines are precharged to the voltage VPR_BL, thereby completing the writing of the data “0”.
  • the memory cell Mij is not limited to the structure shown in FIG. 22, but may have the structure shown in FIGS. 32A to 32D, 33, and 34A to 34C.
  • the upper electrode is made of a material having a higher standard electrode potential, and the oxygen content shown in FIGS. 33 and 34A to 34C is high in contact therewith.
  • the second tantalum oxide layer may have a structure in which a different electrode and a tantalum oxide layer having different concentrations are combined.
  • variable resistance nonvolatile memory device of the present invention can be similarly applied to other transition metal oxides such as zirconium oxide in addition to tantalum oxide and hafnium oxide.
  • transition metal oxides such as zirconium oxide in addition to tantalum oxide and hafnium oxide.
  • the main resistance change layer that exhibits a resistance change includes an oxide layer such as tantalum, hafnium, zirconium, etc.
  • Other elements may be included. It is also possible to intentionally include a small amount of other elements by fine adjustment of the resistance value, and such a case is also included in the scope of the present invention.
  • an unintended trace element may be mixed into the resistive film due to residual gas or outgassing from the vacuum vessel wall. Naturally, it is also included in the scope of the present invention when mixed into the film.
  • variable resistance nonvolatile memory device Accordingly, at least some of the functions or configurations of the variable resistance nonvolatile memory device according to the above-described embodiment and its modifications may be combined.
  • MOS transistor an example using a MOS transistor is shown, but another transistor such as a bipolar transistor may be used.
  • variable resistance nonvolatile memory device of the present invention has high reliability and stable rewriting characteristics, and is used in various electronic devices such as digital home appliances, memory cards, portable telephones, and personal computers. This is useful as a memory device.

Abstract

　本発明に係る抵抗変化型不揮発性記憶装置（１００）は、抵抗変化素子（Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２）と、２端子の電流制御素子（Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２）とを直列に接続してなる複数のメモリセル（Ｍ１１、Ｍ１２、Ｍ２１、Ｍ２２）と、複数のメモリセル（Ｍ１１、Ｍ１２、Ｍ２１、Ｍ２２）を低抵抗状態に変化させる方向の第１電流を制限する電流制限回路（１０５ｂ）と、複数のメモリセル（Ｍ１１、Ｍ１２、Ｍ２１、Ｍ２２）のうちいずれかを低抵抗状態に変化させるとき、当該メモリセルが低抵抗状態へ変化する前の第１期間において、第１電流を増加させるブースト回路（１０５ｄ）とを備える。

Description

抵抗変化型不揮発性記憶装置及びその書き込み方法
　本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子（ｖａｒｉａｂｌｅ　ｒｅｓｉｓｔａｎｃｅ　ｅｌｅｍｅｎｔ）と電流制御素子（ｃｕｒｒｅｎｔ　ｓｔｅｅｒｉｎｇ　ｅｌｅｍｅｎｔ）とで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置及びその書き込み（ｐｒｏｇｒａｍｍｉｎｇ）方法に関する。
　近年、抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。
　抵抗変化素子を用いた不揮発性記憶装置として、立体交差するように配置されたビット線とワード線との交点の位置に、トランジスタと抵抗変化素子とを直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリクス状にアレイ配置した不揮発性記憶装置が一般的に知られている。また、さらなる高集積化を目指して、立体交差するように配置されたビット線とワード線との交点の位置に、電流制御素子として機能するダイオード素子と、抵抗変化素子とを直列に接続した、いわゆる１Ｄ１Ｒ型クロスポイントメモリと呼ばれるメモリセルをマトリクス状にアレイ配置した不揮発性記憶装置や、１Ｄ１Ｒ型クロスポイントメモリのメモリセルを多層に積層した不揮発性記憶装置も知られている。
　特許文献１では、希土類酸化膜等のアモルファス薄膜を抵抗変化素子として用いた１Ｔ１Ｒ型メモリセルで構成された不揮発性記憶装置が示されている。
　図５４は、その中で示されている不揮発性記憶装置のメモリセルの回路図である。
　メモリセル１００１は、トランジスタ１００２と抵抗変化素子１００３とを電気的に直列に接続して形成されている。
　ここでは、抵抗変化素子１００３に用いる材料として、希土類酸化膜等のアモルファス薄膜が開示されており、電極材料として、銅、銀、亜鉛が開示されている。
　図５５は、その中で示されている不揮発性記憶装置のメモリセルに使用されている抵抗変化素子１００３の、電圧－電流変化を示す図である。書き込み時には、図５４のＶ１、Ｖ２間に電位差を与えることにより、抵抗変化素子１００３に＋１．１Ｘ［Ｖ］以上の電圧、及び微小な電流を印加し、抵抗変化素子が高抵抗状態から低抵抗状態へと変化する。消去時には、書き込み時と逆極性の電圧を与えることにより、抵抗変化素子１００３に－１．１Ｘ［Ｖ］の電圧、－１．５Ｙ［Ａ］の電流を印加し、抵抗変化素子が低抵抗状態から高抵抗状態へと変化する。
　特許文献１では、書き込み時において、図５４のトランジスタ１００２のゲート電圧を制御する等の方法で、トランジスタ１００２のオン抵抗値を変化させ、抵抗変化素子１００３が低抵抗化するときの電流値を制御することによって、低抵抗化した後の抵抗変化素子１００３の抵抗値を制御できること、その原理を多値メモリに応用することが開示されている。
　特許文献２では、ペロブスカイト型結晶構造の材料を抵抗変化素子として用い、バリスタを双方向ダイオード素子として用いた、１Ｄ１Ｒ型クロスポイントのメモリセルで構成された不揮発性記憶装置が示されている。
　図５６は、その中で示されている不揮発性記憶装置１２００のメモリセルアレイの模式図である。メモリセル１２８０は、ダイオード素子１２７０と抵抗変化素子１２６０とを電気的に直列に接続して形成されている。１２１０はビット線、１２２０はワード線である。
　抵抗変化素子１２６０は、電圧印加によって抵抗値が変化する抵抗変化層１２３０を、上部電極１２４０と下部電極１２５０との間に挟持してなる。
　図５７は、ダイオード素子１２７０の電圧－電流特性である。図５７に示す通り、ダイオード素子は双方向性を有し、閾値電圧Ｖｔｈ以上の電圧で急激に電流が増加する非線形、かつ対称な電圧－電流特性を持つ。
　ここでは、抵抗変化層１２３０に用いる材料として、マンガン、チタン、ジルコニア、高温超伝導材料、Ｌａ又はＰｒの希土類やＬａとＰｒの混晶とＣａやＳｒのアルカリ土類金属やＣａとＳｒの混晶とＭｎＯ3を組み合わせたマンガン酸化物、Ｐｒ1-xＣａxＭｎＯ3（ｘ＝０．３、０．５）が開示され、上部電極１２４０及び下部電極１２５０に用いる材料として、Ｐｔ、Ｉｒ、Ｐｈ、Ｐｄ各単体、及び合金、Ｉｒ、Ｒｕ等の酸化物導電体、ＳＲＯ、ＹＢＣＯが開示されている。ダイオード素子に用いる材料、デバイスとしては、酸化亜鉛と微量の酸化ビスマス等の金属酸化物を焼結したＺｎＯバリスタや、ＳｒＴｉＯ3バリスタが開示されている。
　そして、書き込み時において、選択ビット線にＶｐｐ、非選択ビット線に１／２Ｖｐｐ、選択ワード線に０Ｖ、非選択ワード線に１／２Ｖｐｐを印加し、消去時において、選択ワード線にＶｐｐ、非選択ワード線に１／２Ｖｐｐ、選択ビット線に０Ｖ、非選択ビット線に１／２Ｖｐｐを印加することが示されている。
　このように特許文献２では、１Ｄ１Ｒクロスポイント型メモリセルにおいて、ダイオードとして双方向に電流を流すことのできる非線形素子、例えばバリスタを用いることで、書き換え時に双方向に必要な電流を流すことができ、さらには非選択線に与える電位１／２Ｖｐｐが、非線形素子の閾値電圧Ｖｔｈより低くなるようにこの閾値電圧Ｖｔｈを最適化することで、非選択セルへの漏れ電流の問題が解消され、メモリセルアレイのアレイサイズを大きくでき、高集積化を図れることが示されている。
特開２００５－２３５３６０号公報（図１、図２） 特開２００６－２０３０９８号公報（図２、図４） 国際公開第２００９／０５０８３３号 国際公開第２００８／０５９７０１号 国際公開第２００８／１４９４８４号 国際公開第２０１０／００４７０５号 特開２０１０－２１３８１号公報 国際公開第２００８／１１７４９４号 国際公開第２０１０／００４６７５号
「ＣＲＣ　ＨＡＮＤＢＯＯＫ　ｏｆ　ＣＨＥＭＩＳＴＲＹ　ａｎｄ　ＰＨＹＳＩＣＳ，ＤＡＶＩＤ　Ｒ．ＬＩＤＥ　Ｅｄｉｔｏｒ－ｉｎ－ｃｈｉｆ，８４ｔｈ　Ｅｄｉｔｉｏｎ　２００３－２００４，ＣＲＣ　ＰＲＥＳＳ」
　本願発明者らは、抵抗変化型不揮発性記憶装置の１つとして、酸素不足型の遷移金属酸化物を主たる抵抗変化層材料とする１Ｄ１Ｒ型クロスポイントメモリのメモリセルで構成された抵抗変化型不揮発性記憶装置を検討している。
　ここで、酸素不足型の酸化物とは、酸素が化学量論的組成（ｓｔｏｉｃｈｉｏｍｅｔｒｙ）から不足した酸化物をいう。遷移金属の１つであるタンタルの例で言えば、化学量論的な組成を有する酸化物としてＴａ2Ｏ5がある。このＴａ2Ｏ5では、酸素がタンタルの２．５倍含まれており、酸素含有率で表現すると、７１．４％である。この酸素含有率７１．４％よりも酸素含有率が低くなった状態の酸化物、即ちＴａＯxと表現したとき、０＜ｘ＜２．５を満足する非化学量論的な組成を有するＴａ酸化物を、酸素不足型のＴａ酸化物と呼ぶ。通常、多くの遷移金属酸化物において、化学量論的組成の酸化物は絶縁体であるが、酸素不足型の酸化物は半導体あるいは導体の特性を示す。
　課題を説明するための準備として、酸素不足型のＴａ酸化物を抵抗変化層とする抵抗変化素子について、測定で得られたいくつかの特性を説明する。
　図１は、測定に用いた抵抗変化素子の基本構造を示す模式図である。抵抗変化層３３０２に酸素不足型のＴａ酸化物を用い、これをＰｔで構成される下部電極３３０１と、同じくＰｔで構成される上部電極３３０３でサンドイッチしたような上下対称な構造とした。
　以下、この不揮発性素子を素子Ａと呼ぶ。なお、素子の名称と電極材料の関係は、実施形態で説明する素子も含めて、表１に示した。
Figure JPOXMLDOC01-appb-T000001
　図２は、この素子Ａの抵抗変化の様子の一例を示す電流－電圧のヒステリシス特性を示すグラフであり、下部電極３３０１を基準にしたときの上部電極３３０３の電圧を横軸に表し、素子Ａに流れる電流値を縦軸に表している。
　図２において、最初、抵抗変化素子が低抵抗状態の電圧０ＶのＯ点にあるとする。下部電極３３０１を基準に上部電極３３０３に正電圧を印加していくと、電流はほぼ電圧に比例して増加し、Ａ点で示す正電圧を超えると急激に電流は減少し、Ｄ点に至る。即ち低抵抗状態から高抵抗状態へ変化（高抵抗化）している様子を示している。
　一方、高抵抗状態のＯ点において、下部電極３３０１を基準に上部電極３３０３に負電圧（上部電極３３０３を基準に下部電極３３０１に正電圧を印加することと等価）を印加していくと、Ｂ点で示す負電圧を超えると急激に電流は増加する。即ち高抵抗状態から低抵抗状態へ変化（低抵抗化）している様子を示している。なお図２のＣ点で示す状態の最終的に到達する低抵抗値は、特許文献１で開示されている現象と同様に、低抵抗化時（図２のＣ点の状態にあるときに相当する時）に流す電流値に依存して決まる現象も確認されている。
　また、図２に示す抵抗変化特性において、Ｃ点で示す低抵抗化時の到達点と、Ａ点で示す高抵抗化の開始点は、概ね対称な関係になる特徴がある。即ちＣ点に対応する低抵抗化点で、所定の値に制御された電流（Ｃ点において、約－１５ｍＡ）を印加することで所望の低抵抗値が得られ、一方高抵抗化するときは、Ａ点に相当する電圧において上記以上の電流能力で印加すれば、安定な抵抗変化動作を実現できることがわかる。
　ところで、本願発明者らは、検討を進める中で、１つの方向の抵抗変化（低抵抗化又は高抵抗化）を安定的に生ぜしめる電圧印加方向（駆動極性）は必ずしも一様ではなく、上下電極にＰｔを用い、抵抗変化層に酸素不足型のＴａ酸化物を用いて同一材料で作製した抵抗変化素子の中でも、駆動極性が異なるものがあることを見出した。
　例えば、ある抵抗変化素子は、下部電極３３０１よりも上部電極３３０３が高い電圧を正として、上下の電極間に＋２．０Ｖ、１００ｎｓのパルス電圧を印加することで低抵抗化し、－２．６Ｖ、１００ｎｓのパルス電圧を印加することで高抵抗化することが確認された。
　また、他の抵抗変化素子は、下部電極３３０１よりも上部電極３３０３が高い電圧を正として、上下の電極間に－２．０Ｖ、１００ｎｓのパルス電圧を印加することで低抵抗化し、＋２．７Ｖ、１００ｎｓのパルス電圧を印加することで高抵抗化することが確認された。
　図３Ａ及び図３Ｂは、これらの抵抗変化素子について、低抵抗化を引き起こすパルス電圧と高抵抗化を引き起こすパルス電圧とを交互に印加し続けたときの、その都度の抵抗値を表したグラフである。横軸は加えた電気的なパルスの数を表し、縦軸は抵抗値を表している。
　図３Ａに示されるように、ある抵抗変化素子は、最初、約３３ｋΩの高抵抗状態にあり、＋２．０Ｖのパルス電圧の印加で約５００Ωの低抵抗状態に変化し、次に－２．６Ｖのパルス電圧の印加で約４０ｋΩの高抵抗状態に変化した後、下部電極３３０１に対し上部電極３３０３に正のパルス電圧の印加による低抵抗化と、下部電極３３０１に対し上部電極３３０３に負のパルス電圧の印加による高抵抗化とを繰り返す。
　この抵抗変化の方向と印加電圧の極性との関係を、便宜的にＡモードと呼ぶ。
　図３Ｂに示されるように、別の抵抗変化素子は、最初、約４２ｋΩの高抵抗状態にあり、－２．０Ｖのパルス電圧の印加で約６００Ωの低抵抗状態に変化し、次に＋２．７Ｖのパルス電圧の印加で約４０ｋΩの高抵抗状態に変化した後、下部電極３３０１に対し上部電極３３０３に負のパルス電圧の印加による低抵抗化と、下部電極３３０１に対し上部電極３３０３に正のパルス電圧の印加による高抵抗化とを繰り返す。
　この抵抗変化の方向と印加電圧の極性との関係を、便宜的にＢモードと呼ぶ。図２に示した電圧－電流ヒステリシス特性は、このＢモードに対応している。
　なお、上述のパルス電圧値は、パルス発生器の設定出力電圧値を指しており、抵抗変化素子の両端間に印加されている実効的な電圧値は、測定系を通じた電圧降下のためこれより小さな電圧値と考えられる。
　このような結果が得られた素子Ａにおいて、上部電極３３０３と下部電極３３０１はいずれもＰｔからなり、それらに挟まれた酸素不足型のＴａ酸化物で構成される抵抗変化層３３０２は、電極に対して電気的には上下対称な関係である。
　このため、抵抗変化特性としてＡモード及びＢモードのいずれが出現するかは必ずしも自明ではなく、経験則や実証的な測定結果に基づいていた。そしてこれらの現象は、抵抗変化のメカニズムにおいて解明されていない何らかの異方性要因により定まっていると予想される。
　ところでバイポーラ型の抵抗変化素子を用いた１Ｄ１Ｒ型クロスポイント型メモリの書込み動作は、トランジスタで構成された１Ｔ１Ｒ型メモリの場合と異なり、特許文献２でも示されているように、書き込みのため選択されるメモリセルと、それ以外の非選択メモリセルとの区別が、メモリセルの両端にかかる電圧の差異で行われる。
　また、抵抗変化素子に設定される低抵抗値は、低抵抗化時に流す電流量で決まることから、低抵抗化する方向、例えばワード線側を基準にしてビット線側に正の電圧を印加し、所望の低抵抗値設定に相当する電流量を流す駆動回路（以下、ＬＲ化駆動回路と称す）をビット線駆動回路として構成すればよい。また高抵抗化は、抵抗変化素子の電圧－電流特性で低抵抗化と比べて概ね対称な電圧、電流で変化することから、低抵抗化方向とは逆の向きに、例えばビット線側を基準にしてワード線側に正の電圧を印加でき、かつ少なくともＬＲ化時以上の電流量を流すことができる駆動回路（以下、ＨＲ化駆動回路と称す）をワード線駆動回路として構成すればよい。また非選択メモリセルは、これらの電圧を印加しても電流が流れないような閾値電圧Ｖｔｈを有する電流制御素子で構成することが考えられる。
　しかしながら、抵抗変化素子の変化方向と印加電圧の極性との関係であるＡモード又はＢモードが必ずしも一律ではない場合、次の課題が考えられる。
　第１の課題は、Ａモード、Ｂモードの出現が想定とは逆になった場合、抵抗変化素子に所望の抵抗値を設定できないことである。
　Ａモード、Ｂモードの出現が想定とは逆になると、低抵抗化書き込みは本来の電流駆動能力より高いＨＲ化駆動回路で行うため、抵抗値は想定より、より低く設定されてしまう。また高抵抗化書き込みは、本来の駆動能力より低いＬＲ化駆動回路で行うことになる。このため、想定よりさらに低い抵抗値に設定された抵抗変化素子を高抵抗化する必要があるが、それに必要な電流量が不足し、安定した抵抗変化動作ができないという課題が生じる。
　このような場合には、高抵抗化に際してより高い電圧を印加して電流を供給することにより高抵抗化動作を行い、安定した抵抗変化動作を行うことも考えられる。しかし所望の抵抗値とは異なる抵抗値に書き込まれるため、読み出し性能を一律にできず、その結果安定した性能の製品を提供できない課題が生じる。また、高い電圧が必要となるため、低電圧化を阻害する課題や、後述の第２の課題にも繋がる。
　また、ＡモードとＢモードの両方が出現する可能性を想定して、ＬＲ化駆動回路とＨＲ化駆動回路の両方をワード線駆動回路とビット線駆動回路の両方に用意し、ＡモードとＢモードの出現状態に応じて切り替える方法が考えられるが、その状態に応じて設定を切り替える繁雑さや、チップ面積の増大に繋がるという課題が生じる。
　第２の課題は、メモリセル、特に電流制御素子の信頼性に関係する課題である。特許文献２では１Ｄ１Ｒ型クロスポイントメモリに用いられる電流制御素子として、ＺｎＯバリスタやＳｒＴｉＯ3バリスタといったダイオードを用いることで、所定の電流を駆動できることが開示されている。本発明者らは、半導体プロセスとより親和性のある材質の電流制御素子として、後述のＳｉＮ系の材料でダイオードを構成する研究を進めている。
　ダイオード素子は一般的に、印加電圧に対し、非線形な電流特性を有し、所定の閾値電圧Ｖｔｈ以上で急激に電流が増加する特性をもつ。この閾値電圧Ｖｔｈの設定を制御できること、及び閾値電圧Ｖｔｈ以上の電圧でいかに多くの電流を流せるかということが、高集積化や低電圧化に重要である。反面、電流密度の増大は熱的要因によるダイオード性能の劣化に繋がるため、必要以上の電流は流さない構成にすることが信頼性の観点から重要である。
　ＡモードとＢモードが想定とは逆になった場合、第１の課題で説明した通り、高抵抗化に際してより高い電圧を印加してより多くの電流を供給することで、高抵抗化動作は可能であるが、ダイオード特性を劣化させる可能性を有するという課題がある。
　第３の課題は、書き込み速度が低下することである。ここで、上記第１及び第２の課題は、メモリセルを低抵抗状態に変化させる方向の電流を制限する電流制限回路を設け、低抵抗化書き込みを、電流制限回路を介して行うことにより解決される。しかしながら、電流制限回路を介して低抵抗化書き込みを行う場合、書き込み時の電流が制限されるため、書き込み速度が低下するという別の課題が生じる。
　本発明は、このような事情を鑑みてなされたものであり、抵抗変化素子を用いた１Ｄ１Ｒ型クロスポイントメモリの抵抗変化型不揮発性記憶装置において、抵抗変化素子の抵抗変化特性のＡモード及びＢモードの出現を制御可能とし、駆動回路とメモリセルとの接続関係を特定することにより、抵抗変化素子に所望の抵抗値を設定でき、安定した抵抗変化ができる制御技術を提供するとともに、電流制御素子の信頼性を高め、かつ書き込み速度の低下が抑制可能な抵抗変化型不揮発性記憶装置を提供することを目的としている。
　上記目的を達成するために、本発明の一形態に係る抵抗変化型不揮発性記憶装置は、予め定められた第１の極性の第１電圧が印加されると第１範囲に属する抵抗値の低抵抗状態に変化し、かつ前記第１の極性とは逆の第２の極性の第２電圧が印加されると前記第１範囲よりも高い第２範囲に属する抵抗値の高抵抗状態に変化する抵抗変化素子と、２端子の電流制御素子とを直列に接続してなる複数のメモリセルと、互いに交差する複数の第１信号線及び複数の第２信号線と、前記複数のメモリセルを前記複数の第１信号線と前記複数の第２信号線との交差点に配置し、各交差点に配置されたメモリセルの両端を交差する１組の前記第１信号線と前記第２信号線とにそれぞれ接続してなるメモリセルアレイと、前記複数のメモリセルに前記複数の第１信号線及び前記複数の第２信号線を介して印加される両極性の電圧を発生する書き込み回路と、前記書き込み回路から前記複数のメモリセルへ流れる電流の経路に挿入され、前記複数のメモリセルを低抵抗状態に変化させる方向の第１電流と、前記複数のメモリセルを高抵抗状態に変化させる方向の第２電流とのうち、前記第１電流のみを制限する電流制限回路と、前記電流制限回路と並列に接続され、前記複数のメモリセルのうちいずれかを低抵抗状態に変化させるとき、当該メモリセルが低抵抗状態へ変化する前の第１期間において、前記電流の経路と電圧源とを短絡することにより前記第１電流を増加させるブースト回路と、を備える。
　このような構成によれば、複数の第１信号線及び複数の第２信号線を、例えば、それぞれ複数のビット線及び複数のワード線として想定し、ワード線を基準にしてビット線に正の電圧が印加されることで抵抗変化素子が上記低抵抗状態に変化し、ビット線を基準にしてワード線に正の電圧が印加されることで抵抗変化素子が上記高抵抗状態に変化するように、各メモリセルを構成することができる。
　このようにして、複数のメモリセルを低抵抗状態に変化させる電流の方向を固定した上で、固定された方向の電流を電流制限回路にて制限することで、低抵抗状態に変化させるときは、高抵抗状態に変化させるときよりも少ない電流を供給することによって、想定以上の電流がメモリセルに流れることを防止できる。
　ここで、電流制限回路によるメモリセルの低抵抗化時の電流制限は、抵抗変化素子が低抵抗状態に変化を開始する時点で行われておればよい。よって、低抵抗化書き込み電流を電流制限回路により制限した上で、低抵抗化書き込みを開始してから抵抗変化素子が低抵抗状態に変化するまでの間に、電流を増大させるブースト回路をあわせて用いることにより、電流制限回路のみを用いて書き込みを行う場合に低下する書き込み速度を、向上させることができる。
　その結果、抵抗変化素子にばらつきが少なく、所望の抵抗値を設定することが可能となり、また、電流制御素子の信頼性低下、破壊を防止することができ、かつ書き込み速度の低下を抑制することができる。
　また、前記ブースト回路は、前記電流の経路に接続された出力端子と、前記電圧源と前記出力端子との間に接続されたスイッチとを備え、前記スイッチは、前記第１期間にオンしてもよい。
　また、前記スイッチはトランジスタであり、前記トランジスタのソース端子は前記電圧源に接続されており、前記トランジスタのドレイン端子は前記出力端子に接続されおり、前記トランジスタは前記第１期間にオンしてもよい。
　この構成によれば、ブースト回路を構成するトランジスタのソースが電圧源に接続されるので、当該ブースト回路の電流駆動能力を向上できる。
　また、前記スイッチは、前記メモリセルが低抵抗状態に変化する前に、オフしてもよい。
　この構成によれば、メモリセルが低抵抗状態に変化した後には、当該メモリセルに供給する電流を制限できる。
　また、前記ブースト回路は、前記出力端子の電圧をフィードバックした信号を用い、前記スイッチがオンした後、前記出力端子の電圧が予め定められた電圧に達した際に、前記スイッチをオフしてもよい。
　この構成によれば、自動的に、メモリセルが低抵抗状態になる前に、ブースト回路をオフできる。
　また、前記各メモリセルは、接続されている第１信号線と第２信号線とを介して、前記第１信号線の電圧が前記第２信号線の電圧よりも高い前記第１の極性の第１電圧が印加されたときに前記低抵抗状態に変化し、前記第１極性とは逆の前記第２の極性の第２電圧が印加されたときに前記高抵抗状態に変化し、前記書き込み回路は、前記第１電圧以上の第１駆動電圧を発生する第１駆動回路と、前記第２電圧以上の第２駆動電圧を発生する第２駆動回路と、前記第１駆動電圧の基準となる電圧を発生する第３駆動回路と、前記第２駆動電圧の基準となる電圧を発生する第４駆動回路とを有し、前記抵抗変化型不揮発性記憶装置は、さらに、前記第１駆動回路及び前記第４駆動回路と、前記複数の第１信号線の中から選択される１つの第１信号線とを接続する第１選択回路と、前記第２駆動回路及び前記第３駆動回路と、前記複数の第２信号線の中から選択される１つの第２信号線とを接続する第２選択回路とを備え、前記電流制限回路及び前記ブースト回路は、前記第１駆動回路と前記第１選択回路との間に挿入されていてもよい。
　この構成によれば、全てのメモリセルに対して、１つの電流制限回路及びブースト回路を共有できるので、回路面積の増加を抑制できる。
　また、前記各メモリセルは、接続されている第１信号線と第２信号線とを介して、前記第１信号線の電圧が前記第２信号線の電圧よりも高い前記第１の極性の第１電圧が印加されたときに前記低抵抗状態に変化し、前記第１極性とは逆の前記第２の極性の第２電圧が印加されたときに前記高抵抗状態に変化し、前記書き込み回路は、前記第１電圧以上の第１駆動電圧を発生する第１駆動回路と、前記第２電圧以上の第２駆動電圧を発生する第２駆動回路と、前記第１駆動電圧の基準となる電圧を発生する第３駆動回路と、前記第２駆動電圧の基準となる電圧を発生する第４駆動回路とを有し、前記抵抗変化型不揮発性記憶装置は、さらに、前記第１駆動回路及び前記第２駆動回路と、前記複数の第１信号線の中から選択される１つの第１信号線とを接続する第１選択回路と、前記第３駆動回路及び前記第４駆動回路と、前記複数の第２信号線の中から選択される１つの第２信号線とを接続する第２選択回路とを備え、前記電流制限回路は複数の制限回路を含み、前記第１選択回路及び前記各第１信号線の間に前記複数の制限回路の各々が挿入されており、前記ブースト回路は複数のブースト回路部を含み、前記第１選択回路及び前記各第１信号線の間に前記複数のブースト回路部の各々が挿入されていてもよい。
　この構成によれば、メモリセルに近い位置で、電流制限及びブーストの制御を行うことが可能となる。よって、低抵抗化書き込み動作を行うときに、電流制限回路及びブースト回路及びを介して充放電すべき容量負荷を低減することができるため、追随性よく電流制限及びブーストの制御を行うことが可能となる。
　また、前記各メモリセルは、接続されている第１信号線と第２信号線とを介して、前記第１信号線の電圧が前記第２信号線の電圧よりも高い前記第１の極性の第１電圧が印加されたときに前記低抵抗状態に変化し、前記第１極性とは逆の前記第２の極性の第２電圧が印加されたときに前記高抵抗状態に変化し、前記書き込み回路は、前記第１電圧以上の第１駆動電圧を発生する第１駆動回路と、前記第２電圧以上の第２駆動電圧を発生する第２駆動回路と、前記第１駆動電圧の基準となる電圧を発生する第３駆動回路と、前記第２駆動電圧の基準となる電圧を発生する第４駆動回路とを有し、前記抵抗変化型不揮発性記憶装置は、さらに、前記第１駆動回路及び前記第２駆動回路と、前記複数の第１信号線の中から選択される１つの第１の信号線とを接続する第１選択回路と、前記第３駆動回路及び前記第４駆動回路と、前記複数の第２信号線の中から選択される１つの第２の信号線とを接続する第２選択回路とを備え、前記電流制限回路及び前記ブースト回路は、前記第３駆動回路及び前記第２選択回路の間に挿入されていてもよい。
　この構成によれば、全てのメモリセルに対して、１つの電流制限回路及びブースト回路を共有できるので、回路面積の増加を抑制できる。
　また、前記各メモリセルは、接続されている第１信号線と第２信号線とを介して、前記第１信号線の電圧が前記第２信号線の電圧よりも高い前記第１の極性の第１電圧が印加されたときに前記低抵抗状態に変化し、前記第１極性とは逆の前記第２の極性の第２電圧が印加されたときに前記高抵抗状態に変化し、前記書き込み回路は、前記第１電圧以上の第１駆動電圧を発生する第１駆動回路と、前記第２電圧以上の第２駆動電圧を発生する第２駆動回路と、前記第１駆動電圧の基準となる電圧を発生する第３駆動回路と、前記第２駆動電圧の基準となる電圧を発生する第４駆動回路とを有し、前記抵抗変化型不揮発性記憶装置は、さらに、前記第１駆動回路及び前記第２駆動回路と、前記複数の第１信号線の中から選択される１つの第１信号線とを接続する第１選択回路と、前記第３駆動回路及び前記第４駆動回路と、前記複数の第２信号線の中から選択される１つの第２信号線とを接続する第２選択回路とを備え、前記電流制限回路は複数の制限回路を含み、前記第２選択回路及び前記各第２信号線の間に前記複数の制限回路の各々が挿入されており、前記ブースト回路は複数のブースト回路部からなり、前記第２選択回路及び前記各第２信号線の間に前記複数のブースト回路部の各々が挿入されていてもよい。
　この構成によれば、メモリセルに近い位置で、電流制限及びブーストの制御を行うことが可能となる。よって、低抵抗化書き込み動作を行うときに、電流制限回路及びブースト回路及びを介して充放電すべき容量負荷を低減することができるため、追随性よく電流制限及びブーストの制御を行うことが可能となる。
　また、前記電流制限回路は、Ｎ型ＭＯＳトランジスタで構成されており、前記ブースト回路は、前記Ｎ型ＭＯＳトランジスタと並列に接続されたＰ型ＭＯＳトランジスタで構成されていてもよい。
　また、前記電流制限回路は、Ｎ型ＭＯＳトランジスタで構成されており、前記抵抗変化素子を、前記第１範囲に属する抵抗値のなかで、前記メモリセルに第３電圧が印加されたときに設定される第３抵抗値より大きく、かつ前記第３電圧よりも小さい第４電圧が印加されたときに設定される第４抵抗値より小さい抵抗値に設定するとき、前記Ｎ型ＭＯＳトランジスタのゲート電圧は、前記第４電圧に前記Ｎ型ＭＯＳトランジスタの閾値電圧の絶対値を加えた値より大きく、前記第３電圧に前記Ｎ型ＭＯＳトランジスタの閾値電圧の絶対値を加えた値より小さく、かつ前記第１駆動電圧以下の電圧に設定されてもよい。
　また、前記電流制限回路は、Ｎ型ＭＯＳトランジスタで構成されており、前記抵抗変化素子を、前記第１範囲に属する抵抗値のなかで、前記メモリセルに第３電圧が印加されたときに設定される第３抵抗値より大きく、かつ前記第３電圧よりも小さい第４電圧が印加されたときに設定される第４抵抗値より小さい抵抗値に設定するとき、前記Ｎ型ＭＯＳトランジスタのゲート電圧は、前記第１駆動電圧から前記第３電圧を減じて前記Ｎ型ＭＯＳトランジスタの閾値電圧の絶対値を加えた値より大きく、かつ前記第１駆動電圧から前記第４電圧を減じて前記Ｎ型ＭＯＳトランジスタの閾値電圧の絶対値を加えた値より小さい電圧に設定されてもよい。
　また、前記電流制限回路における前記各制限回路は、Ｎ型ＭＯＳトランジスタで構成されており、前記ブースト回路における前記各ブースト回路部は、前記Ｎ型ＭＯＳトランジスタと並列に接続されたＰ型ＭＯＳトランジスタで構成されており、前記各Ｎ型ＭＯＳトランジスタ及び前記各Ｐ型ＭＯＳトランジスタのゲートに選択信号が供給されることで、前記電流制限回路及び前記ブースト回路は前記第１選択回路と共用されてもよい。
　この構成によれば、電流制限回路及びブースト回路を少ない素子数で実現することが可能であり、面積を削減することができる。
　また、前記電流制限回路は、Ｐ型ＭＯＳトランジスタで構成されており、前記ブースト回路は、前記Ｐ型ＭＯＳトランジスタと並列に接続されたＮ型ＭＯＳトランジスタで構成されていてもよい。
　また、前記電流制限回路は、Ｐ型ＭＯＳトランジスタで構成されており、前記抵抗変化素子を、前記第１範囲に属する抵抗値のなかで、前記メモリセルに第３電圧が印加されたときに設定される第３抵抗値より大きく、かつ前記第３電圧よりも小さい第４電圧が印加されたときに設定される第４抵抗値より小さい抵抗値に設定するとき、前記Ｐ型ＭＯＳトランジスタのゲート電圧は、前記第４電圧から前記Ｐ型ＭＯＳトランジスタの閾値電圧の絶対値を減じた値より大きく、かつ前記第３電圧から前記Ｐ型ＭＯＳトランジスタの閾値電圧の絶対値を減じた値より小さい電圧に設定されてもよい。
　また、前記電流制限回路は、Ｐ型ＭＯＳトランジスタで構成されており、
　前記抵抗変化素子を、前記第１範囲に属する抵抗値のなかで、前記メモリセルに第３電圧が印加されたときに設定される第３抵抗値より大きく、かつ前記第３電圧よりも小さい第４電圧が印加されたときに設定される第４抵抗値より小さい抵抗値に設定するとき、前記Ｐ型ＭＯＳトランジスタのゲート電圧は、前記第１駆動電圧から前記第３電圧と前記Ｐ型ＭＯＳトランジスタの閾値電圧の絶対値とを減じた値より大きく、前記第１の駆動電圧から、前記第４電圧と前記Ｐ型ＭＯＳトランジスタの閾値電圧の絶対値とを減じた値より小さく、かつ前記第１駆動電圧の基準電圧以上の電圧に設定されてもよい。
　また、前記電流制限回路における前記各制限回路は、Ｐ型ＭＯＳトランジスタで構成されており、前記ブースト回路における前記各ブースト回路部は、前記Ｐ型ＭＯＳトランジスタと並列に接続されたＮ型ＭＯＳトランジスタで構成されており、前記各Ｐ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタのゲートに選択信号が供給されることで、前記電流制限回路及び前記ブースト回路は前記第２選択回路と共用されてもよい。
　この構成によれば、電流制限回路及びブースト回路を少ない素子数で実現することが可能となり、面積を削減することができる。
　また、前記第３抵抗値は前記第１範囲に属する最小の抵抗値であり、前記抵抗変化素子を前記第３抵抗値に設定するときに前記メモリセルに流れる電流は、前記電流制御素子が破壊されない最大の電流以下であってもよい。
　この方法によれば、電流制御素子を破壊することなく、安定に書き込みを行うことが可能となる。
　また、前記第４抵抗値は前記第１範囲に属する最大の抵抗値であり、読み出し回路を用いて前記低抵抗状態と前記高抵抗状態とが判別可能であるような最大の抵抗値であってもよい。
　この方法によれば、安定して読み出し動作を行うことが可能となる。
　なお、本発明は、このような抵抗変化型不揮発性記憶装置として実現できるだけでなく、抵抗変化型不揮発性記憶装置に含まれる特徴的な手段をステップとする抵抗変化型不揮発性記憶装置の書き込み方法として実現できる。
　また、本発明の一形態に係る抵抗変化型不揮発性記憶装置によると、各メモリセルにおいて、抵抗変化素子の第１電極を基準にして第２電極に正の電圧を印加することで高抵抗化し、抵抗変化素子の第２電極を基準にして第１電極に正の電圧を印加することで低抵抗化するように、抵抗変化素子を構成した上で、第１電極側に電流制限回路を介して低抵抗（ＬＲ）化駆動回路を接続し、第２電極側に高抵抗（ＨＲ）化駆動回路を接続して構成される。
　一般的に、抵抗変化素子を高抵抗化させる場合、低抵抗化させる場合と比べて、低い抵抗値の状態にある抵抗変化素子に抵抗変化を起こすだけの電圧を発生させるために、より多くの駆動電流が必要となる。
　そこで、高抵抗化させるときは、抵抗変化素子の第２電極側に接続したＨＲ化駆動回路から電流を供給し、一方、低抵抗化させるときは、電流制限回路を介して、抵抗変化素子の第１電極側に接続したＬＲ化駆動回路から電流を供給し、電流制限回路を制御することにより、高抵抗化するときよりも少ない電流を供給することによって、想定以上の電流がメモリセルに流れることを防止し、抵抗変化素子にばらつきが少なく、所望の抵抗値を設定することが可能となる。同様に想定以上の電流がメモリセルに流れることを防止できるため、電流制御素子の信頼性低下、破壊を防止することができる。
　さらには、低抵抗化させるときに、低抵抗化書き込みを開始してから抵抗変化素子が低抵抗状態に変化するまでの間は、電流制限回路に加え、ブースト回路をあわせて用いることによって、第１信号線又は第２信号線へのプリチャージが効率よく行え、電流制限回路のみで書き込みを行う場合に生じる速度低下を改善することが可能となる。
　また、抵抗変化現象は抵抗変化層と電極材料との間の相互作用であり、抵抗変化材料だけではなく、特定の電極材料との組合せが重要となる。例えば電極として、その電極材料の標準電極電位が、抵抗変化層を構成する金属の標準電極電位より高い材料を用いる場合（例えば、電極材料として、白金（Ｐｔ）やイリジウム（Ｉｒ）などを用いる場合）は、これらの電極材料は第１電極と第２電極のうちの一方の電極だけに使用し、他方の電極はその標準電極電位が上記一方の電極の材料より低い材料（例えば、他方の電極材料として、タングステン（Ｗ）や窒化タンタル（ＴａＮ）などを用いる）で構成できることが望ましい。そのような場合においては、第１電極と抵抗変化層との界面、及び第２電極と抵抗変化層との界面のうち、標準電極電位が高い方の電極と抵抗変化層との界面付近で抵抗変化を起こす事ができ、電極と駆動回路との接続関係を、確実に決定することができる。
　以上より、本発明は、抵抗変化素子を用いた１Ｄ１Ｒ型クロスポイントメモリの抵抗変化型不揮発性記憶装置において、抵抗変化素子の抵抗変化特性のＡモード及びＢモードの出現を制御可能とし、駆動回路とメモリセルとの接続関係を特定することにより、抵抗変化素子に所望の抵抗値を設定でき、安定した抵抗変化ができる制御技術を提供するとともに、電流制御素子の信頼性を高め、かつ書き込み速度の低下を抑制可能な抵抗変化型不揮発性記憶装置を提供できる。
図１は、本発明の基礎データとしての不揮発性記憶素子の基本構造を示す模式図である。 図２は、本発明の基礎データとしての不揮発性記憶素子の抵抗変化における電流－電圧のヒステリシス特性の一例を示す図である。 図３Ａは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係の一例を示す図である。 図３Ｂは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係の一例を示す図である。 図４は、本発明の基礎データとしての不揮発性記憶素子のＴａ酸化物層の組成の解析結果を示す図である。 図５は、本発明の基礎データとしての不揮発性記憶素子の構成を示す断面図である。 図６Ａは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図６Ｂは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図７Ａは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図７Ｂは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図８Ａは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図８Ｂは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図９Ａは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図９Ｂは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１０Ａは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１０Ｂは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１１Ａは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１１Ｂは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１２は、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１３Ａは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１３Ｂは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１３Ｃは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１３Ｄは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１３Ｅは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１３Ｆは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１３Ｇは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１３Ｈは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１４は、本発明の基礎データとしての不揮発性記憶素子の電極材料種と標準電極電位の関係を示す図である。 図１５Ａは、本発明の基礎データとしての不揮発性記憶素子の動作を説明するための断面模式図である。 図１５Ｂは、本発明の基礎データとしての不揮発性記憶素子の動作を説明するための断面模式図である。 図１６Ａは、本発明の基礎データとしての不揮発性記憶素子の動作を説明するための断面模式図である。 図１６Ｂは、本発明の基礎データとしての不揮発性記憶素子の動作を説明するための断面模式図である。 図１７は、本発明の基礎データとしての不揮発性記憶素子のＨｆ酸化物層の組成の解析結果を示す図である。 図１８Ａは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１８Ｂは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１９Ａは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１９Ｂは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１９Ｃは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１９Ｄは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１９Ｅは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１９Ｆは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図１９Ｇは、本発明の基礎データとしての不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図である。 図２０は、本発明の基礎データとしての不揮発性記憶素子の電極材料種と標準電極電位の関係を示す図である。 図２１は、本発明の実施形態の基本構成に係る抵抗変化型不揮発性記憶装置の構成図である。 図２２は、本発明の実施形態の基本構成に係るメモリセルの構成を示す断面図である。 図２３Ａは、本発明の実施形態の基本構成に係る第１ＬＲ化駆動回路、第２ＨＲ化駆動回路、及び電流制限回路の実施形態を示す回路図である。 図２３Ｂは、本発明の実施形態の基本構成に係る第１ＨＲ化駆動回路、及び第２ＬＲ化駆動回路の実施形態を示す回路図である。 図２４は、本発明の実施形態の基本構成に係るメモリセルの電流電圧特性を示す実測データを示す図である。 図２５Ａは、発明の実施形態の基本構成に係る書き込み系電流経路の等価回路図である。 図２５Ｂは、発明の実施形態の基本構成に係る書き込み系電流経路の特性を表す図である。 図２６は、本発明の実施形態の基本構成に係る抵抗変化型不揮発性記憶装置の別の構成図である。 図２７は、本発明の実施形態の基本構成に係る抵抗変化型不揮発性記憶装置の別の構成図である。 図２８Ａは、本発明の実施形態の基本構成に係る別の書き込み系電流経路の等価回路図である。 図２８Ｂは、本発明の実施形態の基本構成に係る別の書き込み系電流経路の特性を表す図である。 図２９Ａは、本発明の実施形態の基本構成に係る別の構成の場合の書き込み系電流経路の等価回路図である。 図２９Ｂは、本発明の実施形態の基本構成に係る別の構成の場合の書き込み系電流経路の等価回路図である。 図３０は、本発明の実施形態の基本構成に係る抵抗変化型不揮発性記憶装置の別の構成図である。 図３１Ａは、本発明の実施形態の基本構成に係る抵抗変化型不揮発性記憶装置の動作タイミングの説明図である。 図３１Ｂは、本発明の実施形態の基本構成に係る抵抗変化型不揮発性記憶装置の動作タイミングの説明図である。 図３２Ａは、本発明の実施形態の基本構成に係るメモリセルの展開例を示す断面図である。 図３２Ｂは、本発明の実施形態の基本構成に係るメモリセルの展開例を示す断面図である。 図３２Ｃは、本発明の実施形態の基本構成に係るメモリセルの展開例を示す断面図である。 図３２Ｄは、本発明の実施形態の基本構成に係るメモリセルの展開例を示す断面図である。 図３３は、本発明の実施形態の基本構成に係るメモリセルの別の構成を示す断面図である。 図３４Ａは、本発明の実施形態の基本構成に係るメモリセルの展開例を示す断面図である。 図３４Ｂは、本発明の実施形態の基本構成に係るメモリセルの展開例を示す断面図である。 図３４Ｃは、本発明の実施形態の基本構成に係るメモリセルの展開例を示す断面図である。 図３５は、本発明の実施形態の基本構成に係る抵抗変化型不揮発性記憶装置の構成図である。 図３６は、本発明の実施形態の基本構成に係るメモリセルの構成を示す断面図である。 図３７Ａは、本発明の実施形態の基本構成に係る抵抗変化型不揮発性記憶装置の動作タイミングの説明図である。 図３７Ｂは、本発明の実施形態の基本構成に係る抵抗変化型不揮発性記憶装置の動作タイミングの説明図である。 図３８Ａは、本発明の実施形態の基本構成に係るメモリセルの展開例を示す断面図である。 図３８Ｂは、本発明の実施形態の基本構成に係るメモリセルの展開例を示す断面図である。 図３８Ｃは、本発明の実施形態の基本構成に係るメモリセルの展開例を示す断面図である。 図３８Ｄは、本発明の実施形態の基本構成に係るメモリセルの展開例を示す断面図である。 図３９は、本発明の実施形態の基本構成に係るメモリセルの別の構成を示す断面図である。 図４０Ａは、本発明の実施形態の基本構成に係るメモリセルの展開例を示す断面図である。 図４０Ｂは、本発明の実施形態の基本構成に係るメモリセルの展開例を示す断面図である。 図４０Ｃは、本発明の実施形態の基本構成に係るメモリセルの展開例を示す断面図である。 図４１は、本発明の実施形態に係る抵抗変化型不揮発性記憶装置の構成図である。 図４２は、本発明の実施形態に係るブースト回路の実施形態を示す回路図である。 図４３Ａは、本発明の比較例に係る書き込み回路の動作を示す図である。 図４３Ｂは、本発明の実施形態に係る書き込み回路の動作を示す図である。 図４４は、本発明の実施形態に係るブースト回路の別の実施形態を示す回路図である。 図４５は、本発明の実施形態に係る別の構成の書き込み回路の動作を示す図である。 図４６は、本発明の実施形態に係る抵抗変化型不揮発性記憶装置の別の構成図である。 図４７は、本発明の実施形態に係る抵抗変化型不揮発性記憶装置の変形例１の構成図である。 図４８は、本発明の実施形態に係る抵抗変化型不揮発性記憶装置の変形例２の構成図である。 図４９は、本発明の実施形態に係るブースト回路の変形例２の回路図である。 図５０は、本発明の実施形態に係るブースト回路の変形例２の別の回路図である。 図５１は、本発明の実施形態に係る抵抗変化型不揮発性記憶装置の変形例２の別の構成図である。 図５２は、本発明の実施形態に係る抵抗変化型不揮発性記憶装置の変形例２の別の構成図である。 図５３は、本発明の実施形態に係る抵抗変化型不揮発性記憶装置の動作タイミングの説明図である。 図５４は、従来の抵抗変化型不揮発性記憶装置のメモリセルの回路図である。 図５５は、従来の抵抗変化型不揮発性記憶装置の抵抗変化素子の電圧－電流特性図である。 図５６は、従来の抵抗変化型不揮発性記憶装置のメモリセルの模式図である。 図５７は、従来の抵抗変化型不揮発性記憶装置の非線形素子の電圧－電流特性図である。
　以下、本発明の実施形態について、図面を参照しながら詳細に説明する。
　本発明の実施形態における抵抗変化型不揮発性記憶装置は、抵抗変化素子と電流制御素子とを直列に接続してなる１Ｄ１Ｒ型の複数のメモリセルを用いたクロスポイント型の不揮発性記憶装置であって、抵抗変化素子の抵抗変化特性のモードを固定するとともに、固定されるモードに応じて駆動回路の構成を最適化するものである。
　［本発明の基礎データ］
　準備として、本発明の抵抗変化型不揮発性記憶装置の抵抗変化素子に用いられる２種類の抵抗変化材料に関する基礎的なデータを説明する。
　これらの抵抗変化素子は、異種の材料で構成される第１と第２の電極で、それぞれ酸素不足型のタンタル酸化物（ＴａＯx、０＜ｘ＜２．５）で構成される抵抗変化層、及び酸素不足型のハフニウム酸化物（ＨｆＯy、０＜ｙ＜２．０）で構成される抵抗変化層を挟んで構成される。
　抵抗変化層を構成する金属（Ｔａ又はＨｆ）の標準電極電位をＶｔ、第１の電極材料の標準電極電位をＶ１、第２の電極材料の標準電極電位をＶ２としたとき、Ｖ２－Ｖｔ＞０、かつＶ２－Ｖ１＞０を満足する第１の電極及び第２の電極を用いることにより、第１の電極と抵抗変化層との界面、及び第２の電極と抵抗変化層との界面のうち、第２の電極と抵抗変化層の界面近傍の抵抗変化層において抵抗変化を起こす事ができ、これらの抵抗変化素子は、可逆的に安定した書き換え特性を有する。ここで、酸素不足型のタンタル酸化物で構成される抵抗変化層の場合に、上述した標準電極電位の条件を満足することで、第２の電極と抵抗変化層との界面近傍の抵抗変化層において抵抗変化を起こすことについては、本件出願人が既に出願した特許文献３：国際公開第２００９／０５０８３３号（以下、先願関連出願と略記）に詳細に記載されている。酸素不足型のハフニウム酸化物で構成される抵抗変化層の場合についても、標準電極電位に関する条件については、上記先願関連出願に記載された考え方を同様に適用できる。
　これらの抵抗変化素子が有している、抵抗変化特性を前述のＡモード及びＢモードのいずれか意図した一方に固定できるという特徴を、本発明の抵抗変化型不揮発性記憶装置に利用する。以下では説明のために、上記先願関連出願の内容の一部を引用する。
　なお、本明細書において、「抵抗変化素子」と「抵抗変化型の不揮発性記憶素子（又は、短く、不揮発性記憶素子）」とを同義で用いる。
　［抵抗変化層に酸素不足型のタンタル（Ｔａ）酸化物を用いた抵抗変化素子］
　まず、酸素不足型のＴａ酸化物を使ったバイポーラ動作する抵抗変化型の不揮発性記憶素子に関する第１の実験について説明する。
　この実験では、酸素不足型のＴａ酸化物を使ったバイポーラ動作する抵抗変化型の不揮発性記憶素子を、上下のどちらかの電極近傍でのみ抵抗変化が起こりやすく構成することによって、可逆的に安定した書き換え特性が得られるかを検証した。
　この検証のため、抵抗変化の起きやすさが電極の材料種によって変化すると想定して、異種材料の上下電極で酸素不足型のＴａ酸化物を挟んだ構造の抵抗変化素子を作製し、抵抗変化特性を測定した。
　以下では、この実験の結果について説明する。
　なお、この検証結果を説明する前に、酸素不足型のＴａ酸化物層の形成方法や、酸素含有率の好適な範囲を説明する。
　その後、抵抗変化の起こりやすさが電極材料に依存するかどうかの確認を行うため、白金（Ｐｔ）、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）で構成される電極でＴａＯx層を挟んだ構造を形成し、電気パルスによる抵抗変化現象の様子を調べた結果について述べる。
　そして最後に、動作しやすい電極材料と動作しにくい電極材料で酸素不足型のＴａ酸化物を挟み込んだ構造の抵抗変化素子の抵抗変化の測定結果について述べる。
　［スパッタリング時の酸素流量比とＴａ酸化物層の酸素含有率との関係］
　まず、本実験における酸素不足型のＴａ酸化物層の作製条件及び酸素含有率の解析結果について述べる。
　酸素不足型のＴａ酸化物層は、ＴａターゲットをアルゴンＡｒとＯ2ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングで作製した。本実験での具体的な酸素不足型のＴａ酸化物の作製方法は次の通りである。
　まずスパッタリング装置内に基板を設置し、スパッタリング装置内を７×１０-4Ｐａ程度まで真空引きする。Ｔａをターゲットとして、パワーを２５０Ｗ、Ａｒガスと酸素ガスとをあわせた全ガス圧力を３．３Ｐａ、基板の設定温度を３０℃にし、スパッタリングを行った。ここでは、Ａｒガスに対するＯ2ガスの流量比を０．８％から６．７％まで変化させた。
　まずは、組成を調べる事が目的であるため、基板としては、Ｓｉ上にＳｉＯ2を２００ｎｍ堆積したものを用い、Ｔａ酸化物層の膜厚は約１００ｎｍになるようにスパッタリング時間を調整した。
　このようにして作製したＴａ酸化物層の組成をラザフォード後方散乱法（ＲＢＳ法）、及びオージェ電子分光法（ＡＥＳ法）によって解析した結果を図４に示す。
　この図から、酸素流量比を０．８％から６．７％に変化させた場合、Ｔａ酸化物層中の酸素含有率は約３５ａｔ％（ＴａＯ0.66）から約７０ａｔ％（ＴａＯ2.3）へと変化していることが分かる。
　以上の結果より、Ｔａ酸化物層中の酸素含有率を酸素流量比によって制御可能である事と、Ｔａの化学量論的な酸化物であるＴａ2Ｏ5（ＴａＯ2.5）の酸素含有率７１．４ａｔ％よりも酸素が不足している、酸素不足型のＴａ酸化物が形成されている事が明らかとなった。
　なお、本実験では、Ｔａ酸化物層の解析にラザフォード後方散乱法（ＲＢＳ）及びオージェ電子分光法（ＡＥＳ）を利用したが、蛍光Ｘ線分析法（ＸＰＳ）や電子線マイクロアナリシス法（ＥＰＭＡ）等の機器分析手法も利用可能である。
　［酸素不足型のＴａ酸化物層の組成と抵抗変化特性］
　以上のように作製した酸素不足型のＴａ酸化物のうち、どの程度の酸素含有率を有する酸素不足型のＴａ酸化物が抵抗変化を示すのかを調べた。ここで酸素不足型のＴａ酸化物層を挟む電極の材料として用いたのは、上下の電極ともにＰｔである。
　上下の電極ともにＰｔを用いた場合は、上述のように、バイポーラ型の抵抗変化型の不揮発性素子としては、上電極と抵抗変化層の界面で抵抗変化が起こる場合と、下電極と抵抗変化層の界面で抵抗変化が起こる場合が発生し、安定動作と言う観点では不適当である。しかしながら、Ｐｔは後述するように、抵抗変化を非常に示しやすい電極材料であり、ある酸素含有率を有する酸素不足型のＴａ酸化物が抵抗変化を示すか否かの判定を行うには最も好適な材料である。
　以上のような理由から、図５のような不揮発性記憶素子５００を形成した。
　即ち、単結晶シリコン基板５０１上に、厚さ２００ｎｍの酸化物層５０２を熱酸化法により形成し、下部電極５０３としての厚さ１００ｎｍのＰｔ薄膜を、スパッタリング法により酸化物層５０２上に形成した。
　その後、Ｔａをターゲットとして、反応性スパッタリングによって酸素不足型のＴａ酸化物層５０４を形成した。本実験で検討した範囲では、上記の分析試料と同様に、酸素ガスの流量比を、０．８％から６．７％まで変化させて不揮発性記憶素子を作製した。酸素不足型のＴａ酸化物層５０４の膜厚は３０ｎｍとした。
　その後、酸素不足型のＴａ酸化物層５０４の上に、上部電極５０５としての厚さ１５０ｎｍのＰｔ薄膜をスパッタ法により堆積した。
　最後にフォトリソグラフィー工程とドライエッチング工程によって、素子領域５０６を形成した。なお、素子領域５０６は、直径が３μｍの円形パターンである。
　以上のように作製した不揮発性記憶素子の抵抗変化現象を測定した。その結果、図４のα点（酸素流量比約１．７％、酸素含有率約４５ａｔ％）からβ点（酸素流量比約５％、酸素含有率約６５ａｔ％）のＴａ酸化膜を使った不揮発性記憶素子では、高抵抗値が低抵抗値の５倍以上と良好であった。
　図６Ａ及び図６Ｂは、それぞれ、α点及びβ点の酸素含有率を有するＴａ酸化物層を使った不揮発性記憶素子についてのパルス印加回数に対する抵抗変化特性を測定した結果である。
　図６Ａ及び図６Ｂによれば、α点及びβ点の酸素含有率を有するＴａ酸化物層を使った素子では、共に、高抵抗値が低抵抗値の５倍以上と良好であることが判る。
　従って、酸素含有率が４５～６５ａｔ％の組成範囲、即ち抵抗変化層をＴａＯxと表記した場合におけるｘの範囲が０．８≦ｘ≦１．９の範囲がより適切な抵抗変化層の範囲であると言える（酸素含有率＝４５ａｔ％がｘ＝０．８に、酸素含有率＝６５ａｔ％がｘ＝１．９にそれぞれ対応）。なおこの最適条件については、特許文献４：国際公開第２００８／０５９７０１号にて詳しく説明されている。
　［Ｗ、Ｔａ、ＴａＮを上下の電極材料に用いた抵抗変化素子の抵抗変化特性］
　次に、抵抗変化の起こりやすさが、電極材料に依存するかどうかの確認を行うため、Ｐｔ以外の材料として、Ｗ、Ｔａ、ＴａＮから成る下部電極５０３と上部電極５０５で酸素不足型のＴａ酸化物層５０４を挟んだ構造を作製し、電気パルスによる抵抗変化の様子を調べた結果について説明する。
　なお、ここでも抵抗変化の起こりやすさだけを評価する目的で実験を行ったので、上下の電極材料は同一とした。また、使用した酸素不足型のＴａ酸化物の酸素含有率は、好適な酸素含有率の範囲のほぼ中間の５８ａｔ％（ＴａＯ1.38）とした。素子の形成方法は上記とほぼ同じであり、Ｐｔ、Ｗ、Ｔａ、ＴａＮのいずれもスパッタリング法によって堆積した。
　まず、比較のため、下部電極５０３と上部電極５０５のいずれもＰｔで構成される薄膜により形成した不揮発性記憶素子（以下、素子Ｂと表す）の抵抗変化特性について述べる。
　図７Ａ及び図７Ｂは、このようにして作製した素子Ｂの電気パルスによる抵抗変化の測定結果である。
　図７Ａは、下部電極５０３と上部電極５０５の間には、パルス幅が１００ｎｓで、下部電極５０３を基準として上部電極５０５に＋３．０Ｖと－１．５Ｖの電圧を有する電気的パルスを交互に印加した時の抵抗の測定結果である。
　この場合、＋３．０Ｖの電圧の電気パルスを印加する事で抵抗値は８００～１０００Ω程度となり、－１．５Ｖの電圧の電気パルスを印加した場合は、１５０Ω程度と変化していた。即ち、上部電極５０５に下部電極５０３よりも高い電圧の電気パルスを加えた時に高抵抗化する変化するＢモードの特性を示した。
　また、詳細は省略するが、追加的な実験から、このときの抵抗変化は上部電極５０５の近傍で生じていることを推認する結果が得られた。
　次に、印加する電圧のバランスを変化させ、負の電圧を大きくした場合の結果が図７Ｂである。この場合、下部電極５０３に対して上部電極５０５に－３．０Ｖと＋１．５Ｖの電圧の電気的パルスを印加した。すると、－３．０Ｖの電気パルスを印加した時に、高抵抗化し、抵抗値は６００～８００Ω程度となり、＋１．５Ｖの電気パルスを印加した時に低抵抗化して、抵抗値は１５０Ω程度となっている。即ち、上部電極５０５に下部電極５０３よりも高い電圧の電気パルスを加えた時に低抵抗化しており、図７Ａを測定した時と、正反対のＡモードの特性を示した。
　また、詳細は省略するが、追加的な実験から、このときの抵抗変化は下部電極５０３の近傍で生じていることを推認する結果が得られた。
　次に、下部電極５０３と上部電極５０５のいずれもＷで構成される薄膜により形成した不揮発性記憶素子（以下、素子Ｃと表す）の抵抗変化特性について述べる。
　図８Ａ及び図８Ｂは、このようにして作製した素子Ｃの電気パルスによる抵抗変化の測定結果である。
　図８Ａは、上部電極５０５の近傍での抵抗変化に起因するＢモードを発生させることを目的に、下部電極５０３を基準にして上部電極５０５に＋７Ｖと、－５Ｖを交互に印加した時の抵抗値の変化を示す。
　図８Ａから分かるように、パルス数が３０回程度まででは、弱いながらも、Ｂモードでの抵抗変化が観測されており、＋７Ｖの電気パルスを印加した時に高抵抗化し、－５Ｖの電気パルスを印加した時に低抵抗化している。しかしながら、パルス数が３０回を超えると、抵抗変化がほとんど観測されなくなっている。
　逆に下部電極５０３の近傍での抵抗変化に起因するＡモードを発生させることを目的に、上部電極５０５に＋５Ｖと、－７Ｖを交互に印加した時の抵抗値の変化を図８Ｂに示す。
　図８Ｂから分かるように、この場合はほとんど抵抗値の変化は観測されておらず、抵抗値は３０Ω程度で一定の値になっている。
　ここで図７Ａの上下の電極をＰｔで形成した素子Ｂの結果と図８Ａの結果を比較すると、Ｗを電極に使用した時、明らかに抵抗変化が起こりにくくなっているのが分かる。
　素子Ｂの測定結果である図７Ａでは、低抵抗状態の抵抗値は１５０Ω、高抵抗状態の抵抗値は約１０００Ωと、比率にして７倍程度の変化をしているのに対し、Ｗを電極材料に使用した素子Ｃの測定結果である図８Ａでは、大きく抵抗変化している範囲でも、高々、５０Ωと１００Ωの間で抵抗変化が起こっているだけであり、比率としては、２倍程度の変化をしているだけである。
　印加している電圧も、図７Ａの測定時は、＋３．０Ｖと－１．５Ｖであるのに対し、図８Ａでは、＋７Ｖと－５Ｖと非常に高い電圧を印加しているのも関わらず、ほとんど抵抗変化が見られていない。
　以上のように、Ｗを電極に使用した場合、電極にＰｔを使用した場合に比べて、明らかに抵抗変化が起こりにくい事がわかる。
　以上の結果は、酸素不足型のＴａ酸化物を抵抗変化層に用いた抵抗変化素子の動作は、使用する電極の材料に非常に強く依存する事を意味している。即ち、少なくとも、Ｐｔを電極に用いた場合は抵抗変化が起こりやすく、Ｗを電極に用いた場合、抵抗変化は起こりにくいのは明らかである。
　また、詳しくは説明しないが、ＴａやＴａＮを上下の電極に用いた抵抗変化素子も作製し、抵抗変化特性の測定を行った。
　図９Ａ及び図９Ｂは下部電極５０３と上部電極５０５のいずれにも、Ｔａを用いた素子Ｄの抵抗変化特性である。
　図９Ａは、上部電極５０５に＋７Ｖと－５Ｖの電気パルスを加えた場合で、図９Ｂは上部電極５０５に＋５Ｖと－７Ｖの電気パルスを加えた場合の測定結果である。いずれの場合も、ほとんど抵抗変化は起こっていない。
　また、図１０Ａは下部電極５０３と上部電極５０５のいずれにも、ＴａＮを用いた素子Ｅの抵抗変化特性である。図１０Ａは、上部電極５０５に＋７Ｖと－５Ｖの電気パルスを加えた場合で、図１０Ｂは上部電極５０５に＋５Ｖと－７Ｖの電気パルスを加えた場合の測定結果である。この場合も、ほとんど変化していないと言ってよい程度の抵抗変化しか起こっていない。
　以上のように、Ｗ以外にも抵抗変化が起こりにくい材料は存在する。
　［ＷとＰｔを電極に用いた抵抗変化素子の抵抗変化特性］
　次に抵抗変化を起こしやすい材料であるＰｔと、抵抗変化を起こしにくい材料でかつ、プロセス安定性の高い材料であるＷで酸素不足型のＴａ酸化物を挟み込んだ形の抵抗変化素子である素子Ｆの抵抗変化特性について述べる。
　用意した素子は、下部電極５０３としてＷ薄膜を用い、上部電極５０５としてＰｔ薄膜を用いて作製した。Ｗ薄膜とＰｔ薄膜は、それぞれ、ＷターゲットとＰｔターゲットをＡｒガス中でスパッタリングする事で堆積した。
　以上のようにして作製した素子Ｆの電気パルスによる抵抗変化の様子を図１１Ａ及び図１１Ｂに示す。
　図１１Ａは、上部電極５０５の近傍での抵抗変化を起こさせる（Ｂモード）事を目的に、下部電極５０３を基準にして上部電極５０５に＋２．５Ｖと、－１．５Ｖを交互に印加した時の抵抗値の変化である。この場合、抵抗値は、＋２．５Ｖの電気パルスを印加した時には約６００Ωとなり、－１．５Ｖの電気パルスを印加した時に６０Ωとなって安定して変化している。
　一方で、下部電極５０３の近傍での抵抗変化を起こさせる（Ａモード）事を目的に、下部電極５０３を基準にして上部電極５０５に＋１．５Ｖと、－２．５Ｖを交互に印加した時の抵抗値の変化を図１１Ｂに示す。この場合は、抵抗変化は、６０Ωと１００Ωの間で抵抗変化が起こっているだけであり、Ｂモードの抵抗変化を起こさせるための電圧印加と比較して、無視できる程度の抵抗変化しか起こっていない。
　以上の図１１Ａ及び図１１Ｂの結果から、素子Ｆは、片側の電極近傍だけで抵抗変化を起こすバイポーラ動作する抵抗変化型の不揮発性記憶素子の理想的な動作を示している。
　また、ＡモードとＢモードの混ざりあいのような現象もみられなかった。
　例えば、図１２は、図１１Ａ及び図１１Ｂの測定結果を得た素子Ｆとは別の素子（同一基板上の異なる素子）に１０００回程度電気パルスを加えた結果を示しているが、抵抗変化現象が非常に安定して発生しているのが見て取れる。
　以上の事から、抵抗変化現象を起こしやすい電極と、抵抗変化現象を起こしにくい電極で抵抗変化膜を挟んだ構造を形成する事で、意図した片側の電極側で抵抗変化させることができるため安定動作し、望ましいバイポーラ動作を示す抵抗変化型の不揮発性記憶素子が作製可能である事が分かった。
　また、印加電圧と抵抗値の関係は、抵抗変化を起こしやすい電極に正の電圧の電気パルスを印加した時に、抵抗値が高くなり、負の電圧の電気パルスを印加した時に抵抗値が低くなるような動作を示す。
　［上下の電極材料種に応じた抵抗変化素子の抵抗変化特性］
　次に、電極材料が相異なるいくつかの素子について抵抗変化の起こりやすさを評価した第２の実験の結果を示す。
　本実験の結果として、下部電極５０３をＷに固定し、上部電極５０５をＰｔ以外の相異なる材料で構成した複数の素子の抵抗変化の様子について述べる。ここで下部電極５０３をＷに固定したのは、Ｗが比較的安定した材料であり、加工も比較的容易である事による。
　なお、素子の作製方法は、第１の実験で説明した方法と同様であり、下部電極５０３、上部電極５０５は全てスパッタリング法によって形成した。また、抵抗変化材料である酸素不足型のＴａ酸化物もＴａ金属をＯ2とＡｒ中でスパッタリングして作製した。
　電極の違いに応じた抵抗変化の特性を調べるため、酸素不足型のＴａ酸化物の組成は全て同じに設定した。即ち、酸素含有率を約５８ａｔ％の酸素不足型のＴａ酸化物（ＴａＯxと表現した時、ｘは１．３８）に固定した。
　また、本実験では、下部電極５０３を動作しにくいＷとしたので、抵抗値の変化がほとんど生じないＡモード（上部電極に対し、下部電極に高い電圧を加えた時に高抵抗化するモード）の結果は省略し、Ｂモード（下部電極に対し、上部電極に高い電圧を加えた時に高抵抗化するモード）の結果のみを示す。Ｂモードで抵抗変化させた時の電気パルスの電圧は、素子によって若干の違いはあるが、下部電極を電圧の基準として、高抵抗化させる時の電圧は＋１．８～＋２．０Ｖとし、低抵抗化させる時の電圧は－１．３～－１．６Ｖとした。
　図１３Ａ～図１３Ｈに測定結果をまとめる。
　まず、図１３Ａの上部電極にＩｒを用いた素子Ｇ、図１３Ｂの上部電極にＡｇを用いた素子Ｈ、図１３Ｃの上部電極にＣｕを用いた素子Ｉの結果を見ると、比較的安定して、大きな幅で抵抗変化が生じているのが分かる。次に、図１３Ｄの上部電極にＮｉを用いた素子Ｊ、図１３Ｈの上部電極にＴａＮを用いた素子Ｎでは、若干の抵抗変化が見られたがその変化幅が小さい。
　次に、図１３Ｅの上部電極にＴａを用いた素子Ｋ、図１３Ｆの上部電極にＴｉを用いた素子Ｌ、図１３Ｇが上部電極にＡｌを用いた素子Ｍでは、全く抵抗変化現象は観測されなかった。これらの材料は、本質的に抵抗変化が生じにくい性質を持っていると考えられる。
　以上の結果から分かる事は、酸素不足型のＴａ酸化物を用いた不揮発性記憶素子では、抵抗変化現象が生じやすい（動作しやすい）電極材料と、生じにくい（動作しにくい）電極材料とが存在すると言う事である。本実験の範囲で言えば、動作しやすい電極はＰｔ、Ｉｒ、Ａｇ、Ｃｕであり、動作しにくい電極材料はＷ、Ｎｉ、Ｔａ、Ｔｉ、Ａｌ、ＴａＮである。
　これらの材料の組み合わせで酸素不足型のＴａ酸化物を挟んだ構造の抵抗変化素子を形成すれば、抵抗変化モードの混ざり合いのない安定した抵抗変化が得られる。但し、図７Ａ、図１１Ｂ、図１３Ｄ、図１３Ｈを参照すると、Ｗ、Ｎｉ、ＴａＮ電極では、微弱ながらも抵抗変化は観測されている。それ故にこれらの材料を１つの電極に用い、例えば、本実験で全く抵抗変化が観測されなかった電極材料であるＴａ、Ｔｉ、Ａｌをもう１つの電極に用いた場合、微弱ながらも安定した抵抗変化が期待できる。
　次に、抵抗変化自体の起こるメカニズムと、抵抗変化の起こりやすさの材料依存性について若干の考察を行う。
　図１４は、第１の実験と第２の実験の結果をまとめたものである。横軸は電極材料、縦軸には標準電極電位をプロットしてある。図１４の○は抵抗変化が起こりやすかった事を意味し、△は変化の割合が小さいものの抵抗変化が起こった事を意味し、×は抵抗変化が起こらなかった事を意味する。なお、窒化チタン（ＴｉＮ）は第１の実験及び第２の実験では用いなかった電極材料であり、参考のために・で示している。
　図１４において、ＴａＮ、ＴｉＮ以外の電極材料の標準電極電位は、非特許文献１：「ＣＲＣ　ＨＡＮＤＢＯＯＫ　ｏｆ　ＣＨＥＭＩＳＴＲＹ　ａｎｄ　ＰＨＹＳＩＣＳ，ＤＡＶＩＤ　Ｒ．ＬＩＤＥ　Ｅｄｉｔｏｒ－ｉｎ－ｃｈｉｆ，８４ｔｈ　Ｅｄｉｔｉｏｎ　２００３－２００４，ＣＲＣ　ＰＲＥＳＳ」に開示された文献値であり、ＴａＮ、ＴｉＮの標準電極電位は、発明者らが測定したデータである。
　発明者らは、ＴａＮ、ＴｉＮを含むいくつかの電極材料の標準電極電位を、Ｓｏｌａｒｔｒｏｎ社製の電気化学測定システムＳＩ１２８０Ｂを用いて構成した３電極系のポテンショスタットにより測定した。測定条件として、作用極に測定対象となる電極材料、対極にＰｔ電極、参照極にＡｇ／ＡｇＣｌ電極を用い、電解液には１ｗｔ％ＫＣｌ７ｍｌをＮ2バブリング下で用いた。
　このような条件下で作用極と対極との間の電位平衡点を探索することによって、電極材料のＡｇ／ＡｇＣｌ電極に対する電位平衡点における電位を測定した後、測定された電位に＋０．１９６Ｖを加えた値を、電極材料の標準水素電極に対する電位（即ち標準電極電位）とした。
　図１４を見ると、抵抗変化膜の構成元素であるＴａよりも標準電極電位が高い材料では抵抗変化が起こっており、低い材料では抵抗変化が起こりにくくなっている事が分かる。そして、標準電極電位の差が大きいほど抵抗変化が起こりやすく、差が小さくなるにつれて、抵抗変化が起こりにくくなっているのが分かる。
　一般に標準電極電位は、酸化のされにくさの１つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすい事を意味する。この事から酸化のされにくさが抵抗変化現象のメカニズムに大きな役割を果たしているのではないかと推測される。
　以上の結果をもとに、抵抗変化のメカニズムを考える。まず。抵抗変化が起こり易い材料（標準電極電位が大きく酸化されにくい材料）によって上部電極が構成されている場合について、図１５Ａ及び図１５Ｂを使って説明する。
　図１５Ａのように、下部電極１４０１と、酸素不足型のＴａ酸化物層１４０２と、Ｔａよりも酸化されにくい材料によって構成されている上部電極１４０３で構成される抵抗変化素子に、下部電極１４０１に対して高い電圧を上部電極１４０３に印加した場合、酸素不足型のＴａ酸化物中の酸素原子がイオンとなって、電界によって移動し、上部電極１４０３の界面近傍に集まる。
　しかし、上部電極１４０３を構成する金属はＴａに比べて酸化されにくいので、酸素イオン１４０４は酸素不足型のＴａ酸化物層１４０２と上部電極１４０３の界面に滞留した状態になり、界面付近でＴａと結合し、酸素濃度の高い酸素不足型のＴａ酸化物を形成する。この事によって素子は高抵抗化する。
　次に、図１５Ｂのように、下部電極１４０１に高い電圧を印加した場合、酸素原子は再び酸素イオンとなって、酸素不足型のＴａ酸化物層１４０２の内部に戻ってゆく。これにより、低抵抗化が起っていると考えられる。
　次に、Ｔａよりも酸化されやすい材料によって上部電極が構成されている場合について説明した図が図１６Ａ及び図１６Ｂである。
　図１６Ａのように下部電極１５０１と、酸素不足型のＴａ酸化物層１５０２と、Ｔａよりも酸化され易い材料によって構成されている上部電極１５０３で構成される抵抗変化素子に、下部電極１５０１に対して高い電圧を上部電極１５０３に印加した場合、酸素不足型のＴａ酸化物中の酸素原子がイオンとなって電界によって移動し、上部電極１５０３の界面近傍に集まる。
　この場合、上部電極１５０３はＴａよりも酸化されやすいので、酸素イオン１５０４は上部電極１５０３の内部に吸いとられて、上部電極１５０３を形成している材料と結合を起こす。この場合、図１５Ａとは異なり、酸素不足型のＴａ酸化物層１５０２と上部電極１５０３の界面に高抵抗層が形成されず、さらに上部電極１５０３を構成する元素の数に対して酸素イオンの数は少ないために、抵抗値はほとんど上昇しない。
　逆に、図１６Ｂのように、下部電極１５０１に高い電圧を印加した場合、上部電極１５０３に吸い取られた酸素は、上部電極材との結合がより安定であるため、酸素不足型のＴａ酸化物層１５０２の中には戻りにくく、抵抗値は大きくは変化しないと考えられる。
　もし、図１５Ａ、図１５Ｂ、図１６Ａ及び図１６Ｂにおいて、上部電極を構成する材料の酸化のされやすさがＴａと同程度の場合、上記の２つの例の中間的な変化が生じ、微弱な抵抗変化が生じると考えられる。
　以上の結果から分かるように、酸素不足型のＴａ酸化物を抵抗変化膜に使用した不揮発性記憶素子では、上部電極と下部電極とで異なる標準電極電位を有する材料を用いればよい。
　これにより、片側の電極近傍で優勢に抵抗変化が起こって、理想的なバイポーラ型の抵抗変化を実現できる。さらに、抵抗変化モードの混ざり合いも起こらず、安定した抵抗変化動作が可能となる。
　より好適には、一方の電極材料には、Ｔａの標準電極電位よりも大きく、かつ差の大きな材料を用い、もう一方の電極材料には、Ｔａの標準電極電位よりも大きく差の小さな材料を用いればよい。
　さらにより好適には、一方の電極材料には、Ｔａの標準電極電位よりも大きな材料を用い、もう一方の電極材料には、Ｔａの標準電極電位よりも小さな材料を用いればよい。
　なお、第２の実験の結果としては記述していないが、下部電極及び上部電極に、それぞれＴａＮ及びＰｔを用いた抵抗変化素子について、安定した抵抗変化現象が起こったことを示す良好な実験結果が得られている。
　ＴａＮの標準電極電位は、発明者らの測定によれば＋０．４８ｅＶであり、Ｐｔ及びＴａの標準電極電位は、非特許文献１によればそれぞれ＋１．１８ｅＶ、－０．６ｅＶである。
　この例は、上部電極には、Ｔａの標準電極電位よりも大きく、かつ差の大きな材料であるＰｔを用い、下部電極には、Ｔａの標準電極電位よりも大きく差の小さな材料であるＴａＮを用いた一例である。
　即ち、この例では、上述の標準電極電位に関する条件を満たすＴａＮ及びＰｔを電極材料として用いたことで、第２の実験の結果として述べた作用効果が得られたと考えられる。
　また他の例として、下部電極及び上部電極にそれぞれＴｉＮ及びＰｔを用いてもよい。ＴｉＮの標準電極電位は、発明者らによる前述の測定によれば＋０．５５ｅＶである。したがって、ＴｉＮとＰｔとの組み合わせは、抵抗変化層にタンタル酸化物を用いた場合の標準電極電位に関する条件を満たすので、ＴｉＮ及びＰｔを電極材料として用いることで、第２の実験の結果として述べた作用効果が期待できる。
　さらに他の例として、Ａｕ（金）又はＰｄを電極材料として用いてもよい。非特許文献１によればＡｕ、Ｐｄの標準電極電位はそれぞれ＋１．６９２ｅＶ、＋０．９５１ｅＶであり、Ｔａの標準電極電位－０．６ｅＶよりも高い。したがって、抵抗変化層としてタンタル酸化物を用いた場合に、抵抗変化しやすい電極材料としてＡｕ及びＰｄの一方を用い、かつ抵抗変化しにくい電極材料としてＡｕ及びＰｄの上記一方よりも標準電極電位が低い材料（例えば、標準電極電位が＋０．１ｅＶであるＷ）を用いることで、第２の実験の結果として述べた作用効果が期待できる。
　なお、本実験の結果としては記述していないが、金（Ａｕ）の標準電極電位は＋１．６９２ｅＶであるので、Ｔａの標準電極電位－０．６ｅＶよりも高い。したがって、抵抗変化膜としてＴａを用いた場合に、抵抗変化しやすい電極材料としてＡｕを用いても、本実験の結果として述べた作用効果が期待できる。
　また、上記のメカニズムからも明らかなように、抵抗変化を起こしやすい電極に正の電圧の電気パルスを印加した時に、抵抗値が高くなり、負の電圧の電気パルスを印加した時に抵抗値が低くなるような動作を示す。
　［抵抗変化層に酸素不足型のハフニウム（Ｈｆ）酸化物を用いた抵抗変化素子］
　次に、他の同様な例として、酸素不足型のＨｆ酸化物を抵抗変化膜として用いたバイポーラ動作する不揮発性記憶素子に関する第３の実験について説明する。
　第１の実験の説明と同様に、まず、酸素不足型のＨｆ酸化物層の形成方法や、酸素含有率の好適な範囲を説明する。
　その後、抵抗変化の起こりやすさが電極材料に依存するかどうかの確認を行うため、Ａｌ、Ｔｉ、Ｔａ、Ｗ、Ｃｕ、Ｐｔで構成される電極でＨｆＯx層を挟んだ構造を形成し、電気パルスによる抵抗変化現象の様子を調べた結果について述べる。そして最後に、動作しやすい電極材料と動作しにくい電極材料で酸素不足型のＨｆ酸化物を挟み込んだ構造の抵抗変化素子の抵抗変化の測定結果について述べる。
　［スパッタリング時の酸素流量比とＨｆ酸化物層の酸素含有率との関係］
　まず、本実験における酸素不足型のＨｆ酸化物層の作製条件及び酸素含有率の解析結果について述べる。
　酸素不足型のＨｆ酸化物層は、Ｈｆターゲットを（アルゴン）ＡｒとＯ2ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングで作製した。本実験での具体的な酸素不足型のＨｆ酸化物の作製方法は次の通りである。
　まずスパッタリング装置内に基板を設置し、スパッタリング装置内を３×１０-5Ｐａ程度まで真空引きする。Ｈｆをターゲットとして、パワーを３００Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を０．９Ｐａ、基板の設定温度を３０℃にし、スパッタリングを行った。ここでは、Ａｒガスに対するＯ2ガスの流量比を２％から４．２％まで変化させた。
　まずは、組成を調べる事が目的であるため、基板としては、Ｓｉ上にＳｉＯ2を２００ｎｍ堆積したものを用い、Ｈｆ酸化物層の膜厚は約５０ｎｍになるようにスパッタリング時間を調整した。
　このようにして作製したＨｆ酸化物層の組成をラザフォード後方散乱法（ＲＢＳ法）によって解析した結果を図１７に示す。
　この図から、酸素流量比を２％から４．２％に変化させた場合、Ｈｆ酸化物層中の酸素含有率は約３７．７ａｔ％（ＨｆＯ0.6）から約６９．４ａｔ％（ＨｆＯ2.3）へと変化していることが分かる。
　以上の結果より、Ｈｆ酸化物層中の酸素含有率を酸素流量比によって制御可能である事と、Ｈｆの化学量論的な酸化物であるＨｆＯ2の酸素含有率６６．７ａｔ％よりも酸素が不足している、酸素不足型のＨｆ酸化物から酸素が過剰に含有されていると思われるＨｆ酸化物までが形成されている事が明らかとなった。
　なお、本実験では、Ｈｆ酸化物層の解析にラザフォード後方散乱法（ＲＢＳ）を利用したが、オージェ電子分光法（ＡＥＳ）、蛍光Ｘ線分析法（ＸＰＳ）、電子線マイクロアナリシス法（ＥＰＭＡ）等の機器分析手法も利用可能である。
　［酸素不足型のＨｆ酸化物層の抵抗変化特性］
　以上のように作製した酸素不足型のＨｆ酸化物のうち、どの程度の酸素含有率を有する酸素不足型のＨｆ酸化物が抵抗変化を示すのかを調べた。ここで酸素不足型のＨｆ酸化物層を挟む電極の材料として用いたのは、上下の電極ともにＰｔである。
　上下にＰｔを用いた場合は、上述のように、バイポーラ型の抵抗変化型の不揮発性素子としては不適当である。しかしながら、Ｐｔは後述するように、抵抗変化を非常に示しやすい電極材料であり、ある酸素含有率を有する酸素不足型のＨｆ酸化物が抵抗変化を示すか否かの判定を行うには最も好適な材料である。
　以上のような理由から、図５のような不揮発性記憶素子を形成した。
　即ち、単結晶シリコン基板５０１上に、厚さ２００ｎｍの酸化物層５０２を熱酸化法により形成し、下部電極５０３としての厚さ１００ｎｍのＰｔ薄膜を、スパッタリング法により酸化物層５０２上に形成した。
　その後、Ｈｆをターゲットとして、反応性スパッタリングによって酸素不足型のＨｆ酸化物層５０４を形成した。本実験で検討した範囲では、上記の分析試料と同様に、酸素ガスの流量比を、２％から４．２％まで変化させて不揮発性記憶素子を作製した。酸素不足型のＨｆ酸化物層５０４の膜厚は３０ｎｍとした。
　その後、酸素不足型のＨｆ酸化物層５０４の上に、上部電極５０５としての厚さ１５０ｎｍのＰｔ薄膜をスパッタ法により堆積した。
　最後にフォトリソグラフィー工程とドライエッチング工程によって、素子領域５０６を形成した。なお、素子領域５０６は、直径が３μｍの円形パターンである。
　以上のように作製した不揮発性記憶素子の抵抗変化現象を測定した。その結果、図１７のα点（酸素流量比約２．７％、酸素含有率約４６．６ａｔ％）からβ点（酸素流量比約３．３％、酸素含有率約６２ａｔ％）のＨｆ酸化膜を使った不揮発性記憶素子では、高抵抗値が低抵抗値の４倍以上と良好であった。
　図１８Ａ及び図１８Ｂは、それぞれ、図１７のα点及びβ点の酸素含有率を有するＨｆ酸化物層を使った不揮発性記憶素子についてのパルス印加回数に対する抵抗変化特性を測定した結果である。
　図１８Ａ及び図１８Ｂによれば、α点及びβ点の酸素含有率を有するＨｆ酸化物層を使った素子では、共に、高抵抗値が低抵抗値の４倍以上と良好であることが判る。
　従って、酸素含有率が４６．６～６２ａｔ％の組成範囲、即ち抵抗変化層をＨｆＯxと表記した場合におけるｘの範囲が０．９≦ｘ≦１．６の範囲がより適切な抵抗変化層の範囲であると言える（酸素含有率＝４６．６ａｔ％がｘ＝０．９に、酸素含有率＝６２ａｔ％がｘ＝１．６にそれぞれ対応）。
　［上下の電極材料種に応じた抵抗変化素子の抵抗変化特性］
　次に、抵抗変化の起こりやすさが、電極材料に依存するかどうかの確認を行うため、Ｗで構成される下部電極５０３とＡｌ、Ｔｉ、Ｈｆ、Ｔａ、Ｗ、Ｃｕ、Ｐｔの１つから成る上部電極５０５で、酸素不足型のＨｆ酸化物層５０４を挟んだ複数種の素子を作製し、電気パルスによる抵抗変化の様子を調べた結果について説明する。
　使用した酸素不足型のＨｆ酸化物の酸素含有率は、好適な酸素含有率の範囲で上限に近い６１ａｔ％（ＨｆＯ1.56）とした。素子の形成方法は、Ｈｆ酸化物の成膜方法は上記とほぼ同じであるが、Ａｌ、Ｔｉ、Ｈｆ、Ｔａ、Ｗ、Ｃｕ、ＰｔはＨｆ酸化物を形成後、一旦大気中に出し、別のスパッタ装置でスパッタリング法によって堆積した。
　作製した素子Ｏ～素子Ｕに使用した下部電極、上部電極の材料を表２に示す。
Figure JPOXMLDOC01-appb-T000002
　上記の素子Ｏ～素子Ｕを、所定の振幅でパルス幅１００ｎｓの電気パルスを与えて抵抗変化させた。
　本実験では、下部電極５０３を動作しにくいＷとしたので、Ａモード（上部電極に対し、下部電極に高い電圧を加えた時に高抵抗化するようなモード）の結果は省略し、Ｂモード（下部電極に対し、上部電極に高い電圧を加えた時に高抵抗化するようなモード）の結果のみを示す。
　上部電極モードで抵抗変化させた時の電気パルスの電圧は、素子によって若干の違いはあるが、下部電極を電圧の基準として、高抵抗化させる時の電圧は＋１．１～＋１．９Ｖとし、低抵抗化させる時の電圧は－１．１～－１．５Ｖとした。
　図１９Ａ～図１９Ｇに測定結果をまとめる。
　まず、図１９Ａの上部電極にＡｌを用いた素子Ｏ、図１９Ｂの上部電極にＴｉを用いた素子Ｐ、図１９Ｃの上部電極にＨｆを用いた素子Ｑの結果を見ると、ほとんど抵抗変化しないか、あるいはまったく抵抗変化しないのが分かる。次に、図１９Ｄの上部電極にＴａを用いた素子Ｒでは、最初わずかであるが抵抗変化が見られたがパルス数とともにその変化幅が減少していき、ほとんど抵抗変化を示さなくなった。これらの材料は、本質的に抵抗変化が生じにくい性質を持っていると考えられる。
　次に、図１９Ｅの上部電極にＷを用いた素子Ｓ、図１９Ｆの上部電極にＣｕを用いた素子Ｔ、図１９Ｇの上部電極にＰｔを用いた素子Ｕでは、比較的安定した抵抗変化が生じた。
　以上の結果から分かる事は、酸素不足型のＨｆ酸化物を用いた不揮発性記憶素子では、抵抗変化現象が生じやすい（動作しやすい）材料と、生じにくい（動作しにくい）材料が存在すると言う事である。本実験の範囲で言えば、動作しやすい電極はＰｔ、Ｃｕ、Ｗであり、動作しにくい電極材料はＴａ、Ｈｆ、Ｔｉ、Ａｌである。
　これらの材料の組み合わせで酸素不足型のＨｆ酸化物を挟んだ構造の抵抗変化素子を形成すれば、抵抗変化モードの混ざり合いのない安定した抵抗変化が得られる。但し、図１９Ｄを参照すると、Ｔａ電極では、微弱ながらも抵抗変化は観測されている。それ故にこの材料を１つの電極に用い、例えば、本実験で全く抵抗変化が観測されなかった電極材料であるＴｉ、Ｈｆをもう１つの電極に用いた場合、微弱ながらも安定した抵抗変化が期待できる。
　次に、抵抗変化自体の起こるメカニズムと、抵抗変化の起こりやすさの材料依存性について若干の考察を行う。
　図２０は、酸素不足型のＨｆ酸化物を用いた不揮発性記憶素子に係る結果をまとめたものである。横軸は電極材料、縦軸には標準電極電位をプロットしてある。図２０の○は抵抗変化が起こりやすかった事を意味し、△は変化の割合が小さいものの抵抗変化が起こった事を意味し、×は抵抗変化が起こらなかった事を意味する。
　図２０を見ると、抵抗変化膜の構成元素であるＨｆよりも標準電極電位が高い材料では抵抗変化が起こっており、低い材料では抵抗変化が起こりにくくなっている事が分かる。そして、標準電極電位の差が大きいほど抵抗変化が起こりやすく、差が小さくなるにつれて、抵抗変化が起こりにくくなっているのが分かる。
　この結果は、第２の実験に関して述べた、酸素不足型のＴａ酸化物を用いた不揮発性記憶素子に係る結果と全く同一の傾向を示している。即ち、酸素不足型のＨｆ酸化物を用いた不揮発性記憶素子について説明した抵抗変化のメカニズム（図１５Ａ、図１５Ｂ、図１６Ａ及び図１６Ｂを参照）が、酸素不足型のＨｆ酸化物を用いた不揮発性記憶素子にも同様に働いていると考えられる。
　以上の結果から分かるように、酸素不足型のＨｆ酸化物を抵抗変化膜に使用した不揮発性記憶素子では、上部電極と下部電極とで異なる標準電極電位を有する材料を用いればよい。
　これにより、片側の電極近傍で優勢に抵抗変化が起こって、理想的なバイポーラ型の抵抗変化を実現できる。さらに、抵抗変化モードの混ざり合いも起こらず、安定した抵抗変化動作が可能となる。
　より好適には、一方の電極材料には、Ｈｆの標準電極電位よりも大きく、かつ差の大きな材料を用い、もう一方の電極材料には、Ｈｆの標準電極電位よりも大きく差の小さな材料を用いればよい。
　なお、本実験の結果としては記述していないが、下部電極及び上部電極に、それぞれＴａＮ及びＰｔを用いた抵抗変化素子について、安定した抵抗変化現象が起こったことを示す良好な実験結果が得られている。
　ＴａＮの標準電極電位は＋０．４８ｅＶであり、Ｐｔ及びＨｆの標準電極電位は＋１．１８ｅＶ、－１．５５ｅＶである。
　この例は、上部電極には、Ｈｆの標準電極電位よりも大きく、かつ差の大きな材料であるＰｔを用い、下部電極には、Ｈｆの標準電極電位よりも大きく差の小さな材料であるＴａＮを用いた一例である。
　即ち、この例では、上述の標準電極電位に関する条件を満たすＴａＮ及びＰｔを電極材料として用いたことで、本実験の結果として述べた作用効果が得られたと考えられる。
　また他の例として、下部電極及び上部電極にそれぞれＴｉＮ及びＰｔを用いてもよい。ＴｉＮの標準電極電位は＋０．５５ｅＶである。したがって、ＴｉＮとＰｔとの組み合わせは、抵抗変化層にハフニウム酸化物を用いた場合の標準電極電位に関する条件を満たすので、ＴｉＮ及びＰｔを電極材料として用いることで、本実験の結果として述べた作用効果が期待できる。
　さらにより好適には、一方の電極材料には、Ｈｆの標準電極電位よりも大きな材料も用い、もう一方の電極材料には、Ｈｆの標準電極電位以下の材料を用いればよい。
　なお、本実験の結果としては記述していないが、金（Ａｕ）の標準電極電位は＋１．６９２ｅＶであるので、Ｈｆの標準電極電位－１．５５ｅＶよりも高い。したがって、抵抗変化膜としてＨｆを用いた場合に、抵抗変化しやすい電極材料としてＡｕを用いても、本実験の結果として述べた作用効果が期待できる。
　また、上記のメカニズムからも明らかなように、抵抗変化を起こしやすい電極に正の電圧の電気パルスを印加した時に、抵抗値が高くなり、負の電圧の電気パルスを印加した時に抵抗値が低くなるような動作を示す。
　なお、上記の第１、第２の実験及び第３の実験では、抵抗変化膜として酸素不足型のＴａ酸化物及びＨｆ酸化物を用いた例について説明したが、これに限定されるものではなく、他の遷移金属の酸素不足型の酸化膜を抵抗変化膜に用いた不揮発性記憶素子についても、上記で説明したように電極に加えられた電界による酸素イオンの移動が起こると考えられるため、同様に応用可能である。その場合も、用いる遷移金属材料の標準電極電位を基準にして電極材料を選択すれば、片側で優勢的に動作する不揮発性記憶素子が形成できる。また、抵抗変化層としてのタンタル酸化物やハフニウム酸化物に、抵抗変化特性を大きく変化させない程度に微量のドーパントを添加してもよい。
　［抵抗変化層に酸素不足型の遷移金属酸化物を積層した抵抗変化素子］
　また、抵抗変化素子として、酸素不足型のタンタル酸化物、酸素不足型のハフニウム酸化物、及び酸素不足型のジルコニウム酸化物の１つからなり、かつ酸素含有率の異なる２つの抵抗変化層を積層し、２つの電極で挟んだ構成も可能である。
　これらの抵抗変化素子は、可逆的に安定した書き換え特性を有する、抵抗変化現象を利用した不揮発性記憶素子を得ることを目的として本願発明者らにより発明されたものであり、それぞれ関連特許出願である特許文献５：国際公開第２００８／１４９４８４号や、特許文献６：国際公開第２０１０／００４７０５号、特許文献７：特開２０１０－２１３８１号公報で詳細に説明されている。
　これらの抵抗変化素子が有している、抵抗変化特性を前述のＡモード及びＢモードのいずれか意図した一方に固定できるという特徴も、前述の異種の材料で構成される上下の電極を用いた抵抗変化素子と同様に、本発明の抵抗変化型不揮発性記憶装置に利用可能である。
　なお、酸素不足型のタンタル酸化物を用いた抵抗変化素子における２つの抵抗変化層の膜厚、組成の最適条件については、上記した特許文献５：国際公開第２００８／１４９４８４号にて、詳しく開示されている。
　［電流制御層にＳｉＮxを用いた電流制御素子］
　次に本発明の１Ｄ１Ｒ型クロスポイントメモリ装置の電流制御素子について説明する。
　電流制御素子は、電流制御層を窒化シリコンＳｉＮx（０＜ｘ≦０．８５）で構成することにより、その電流－電圧特性が非線形の電気特性を有し、かつ印加電圧の極性に対して実質的に対称となるという、双方向ダイオード特性を持つことが、関連出願である特許文献８：国際公開第２００８／１１７４９４号で詳細に説明されている。
　また、電流制御素子の第１の電極及び上記第２の電極の少なくとも一方を、体心立法格子（ｂｃｃ）構造を有するα－タングステン（α－Ｗ）で構成することにより、３００００Ａ／ｃｍ2以上の電流を安定供給可能なＭＳＭダイオードを実現できることが、関連出願である特許文献９：国際公開第２０１０／００４６７５号で詳細に説明されている。
　以上のような、対称な電流電圧特性、及び３００００Ａ／ｃｍ2以上という高い耐電流特性を持つ双方向ダイオード素子を、本発明における１Ｄ１Ｒ型クロスポイントメモリの電流制御素子として利用することが可能である。
　［本発明の実施形態の基本構成における抵抗変化型不揮発性記憶装置］
　以下、本発明の抵抗変化型不揮発性記憶装置の実施形態として、上記で説明した抵抗変化素子と電流制御素子を用いた１Ｄ１Ｒ型クロスポイントメモリ装置について説明する。本発明の実施形態の具体的な詳細な構成は、図４１以降の図面を用いて説明を行なうが、まずは、そのうちの基本構成について説明する。
　図２１は、本発明の実施形態に係る不揮発性記憶装置の基本構成を示すブロック図である。本実施形態は、抵抗変化現象が抵抗変化素子の上部電極近傍で生じると考えられるＢモード動作が生じるメモリセルの構成と、それに最適な制御回路を示すものである。
　図２１において、抵抗変化型不揮発性記憶装置１００は、半導体基板上に、メモリ本体部１０１を備えており、メモリ本体部１０１は、メモリアレイ１０２と、行選択回路１０３と、列選択回路１０４と、書き込み回路１０５と、選択ビット線に流れる電流量を検出し、記憶されているデータが「１」か「０」かを判定する読み出し回路１０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路１０７とを備えている。
　また、抵抗変化型不揮発性記憶装置１００の外部より与えられるアドレス信号を入力とし、所定のアドレスを選択指示するアドレス入力回路１０８と、制御信号を入力とする制御回路１０９の出力がメモリ本体部１０１に供給され、その動作を制御している。
　メモリアレイ１０２は、Ｍ行Ｎ列（Ｍ、Ｎは自然数）のマトリクス状にメモリセルＭｉｊ（ｉ≦Ｍ、ｊ≦Ｎなる自然数。以下同じものは省略）が配列されている。メモリセルＭｉｊは、抵抗変化素子Ｒｉｊの一端と、正負の双方向に閾値電圧を有する電流制御素子Ｄｉｊの一端とを、互いに直列に接続して構成されている。抵抗変化素子Ｒｉｊの他端はワード線ＷＬｉに、電流制御素子Ｄｉｊの他端はビット線ＢＬｊに接続されている。なお、図２１では２行２列の４ビット分のメモリセルＭ１１、Ｍ１２、Ｍ２１、Ｍ２２（抵抗変化素子Ｒ１１、Ｒ１２、Ｒ２１及びＲ２２と、電流制御素子Ｄ１１、Ｄ１２、Ｄ２１及びＤ２２と、ビット線ＢＬ１及びＢＬ２と、ワード線ＷＬ１及びＷＬ２）のみを図示している。
　本構成では、ビット線ＢＬｊが下層の配線で構成され、紙面内の上下方向に配置されるとすると、ワード線ＷＬｉはビット線ＢＬｊより上層の配線で構成され、紙面内の左右方向に配置される。また抵抗変化素子Ｒｉｊは、後で詳細を説明するが、抵抗変化現象が抵抗変化素子の上部電極近傍で生じるＢモードの特性になる構造で構成されている。
　ワード線ＷＬｉは、行選択回路１０３に接続され、読み出し又は書き込みモードにおいて択一的に行選択が行われる。またビット線ＢＬｊは、列選択回路１０４に接続され、読み出し又は書き込みモードにおいて択一的に列選択が行われる。
　データ入出力回路１０７は、書き込みモードにおいて、データ入力信号Ｄｉｎのデータ“０”又はデータ“１”の書き込み指示に従って、選択されたメモリセルＭｉｊ内の抵抗変化素子Ｒｉｊに対し、低抵抗化又は高抵抗化の書き込みを行う。本実施形態では、データ“０”書き込みを低抵抗化書き込みに、データ“１”書き込みを高抵抗化書き込みに対応させてある。
　書き込み回路１０５はデータ入出力回路１０７と接続される。データ“０”書き込み、即ち低抵抗化書き込みを行うときにハイレベルを駆動する第１ＬＲ化駆動回路１０５ａ１、その出力を入力とする電流制限回路１０５ｂ、及びロウレベルを駆動する第２ＬＲ化駆動回路１０５ｃ２を有している。また、データ“１”書き込み、即ち高抵抗化書き込みを行うときにハイレベルを駆動する第１ＨＲ化駆動回路１０５ｃ１、及びロウレベルを駆動する第２ＨＲ化駆動回路１０５ａ２を有している。
　そして、低抵抗化書き込みを行うときは、電流制限回路１０５ｂにより電流制限した信号を、列選択回路１０４を介して選択ビット線ＢＬｊに供給する。一方、高抵抗化書き込みを行うときは、電流制限機能を有しない第１ＨＲ化駆動回路１０５ｃ１で行選択回路１０３を介して選択ワード線ＷＬｉに信号を供給することを１つの特徴としている。
　このように構成される抵抗変化型不揮発性記憶装置１００において、ビット線ＢＬｊ及びワード線ＷＬｉが、それぞれ本発明の第１信号線及び第２信号線の一例である。第１ＬＲ化駆動回路１０５ａ１、第１ＨＲ化駆動回路１０５ｃ１、第２ＬＲ化駆動回路１０５ｃ２、及び第２ＨＲ化駆動回路１０５ａ２が、それぞれ本発明の第１駆動回路、第２駆動回路、第３駆動回路、及び第４駆動回路の一例である。電流制限回路１０５ｂが、本発明の電流制限回路の一例である。また、列選択回路１０４及び行選択回路１０３が、それぞれ本発明の第１選択回路及び第２選択回路の一例である。
　図２２は、図２１においてＡ部で示す、メモリセルＭ１１の構成を示す断面図である。
　電流制御素子２１２、抵抗変化素子２１３は、各々、図２１における電流制御素子Ｄｉｊ、抵抗変化素子Ｒｉｊ（ｉ，ｊはそれぞれ正の整数）に対応している。
　メモリセル２００は、Ａｌで構成される第１層配線２０１、第１ビア２０２、電流制御素子２１２のＴａＮで構成される第３電極２０３、窒素不足型シリコン窒化物で構成される電流制御層２０４、ＴａＮで構成される第４電極２０５、第２ビア２０６、抵抗変化素子２１３のＴａＮで構成される第１電極２０７、酸素不足型タンタル酸化物で構成される抵抗変化層２０８、Ｐｔで構成される第２電極２０９、第３ビア２１０、Ａｌで構成される第２層配線２１１を順に形成して構成されている。
　ここで、ワード線ＷＬｉ側に接続される、より上層の第２電極２０９を、ビット線ＢＬｊ側に接続される第１電極２０７に比べ、標準電極電位がより高い材料であるＰｔで構成することを、もう１つの特徴としている。
　このメモリセル構造では、本発明の基礎データでも説明したように、抵抗変化動作は、第１電極を構成するＴａＮよりも高い標準電極電位を有するＰｔで構成される第２電極と、抵抗変化層２０８との界面近傍で起こり、その動作はＢモードに対応している。
　図２２で、第１層配線２０１はビット線ＢＬ１に、第２層配線２１１はワード線ＷＬ１に対応しているので、第２層配線２１１の電圧に対し第１層配線２０１の電圧が所定電圧ＶＬｔｈ以上高くなったとき、抵抗変化素子２１３は低抵抗状態に変化し、第１層配線２０１の電圧に対し第２層配線２１１の電圧が所定電圧ＶＨｔｈ以上高くなったとき、抵抗変化素子２１３は高抵抗状態に変化する。
　なお、図２２において、電流制御素子２１２と抵抗変化素子２１３の関係は上下逆でもかまわないし、抵抗変化素子２１３において第１電極２０７と第２電極２０９の位置が逆でもかまわない。
　図２３Ａ及び図２３Ｂは、図２１の書き込み回路１０５の具体的回路構成の一例を示している。
　図２３Ａは、第１ＬＲ化駆動回路１０５ａ１、第２ＨＲ化駆動回路１０５ａ２、電流制限回路１０５ｂの一例をそれぞれ示している。
　第１ＬＲ化駆動回路１０５ａ１はＰ型ＭＯＳトランジスタＭＰ１で構成され、第２ＨＲ化駆動回路１０５ａ２はＮ型ＭＯＳトランジスタＭＮ１で構成され、電流制限回路１０５ｂはＮ型ＭＯＳトランジスタＭＮ３で構成されている。
　Ｃ＿ＮＬＲは低抵抗化書き込みパルスの発生時ロウレベル、またＣ＿ＨＲは高抵抗化書き込みパルスの発生時ハイレベルとなる書き込み制御信号である。ＶＣＬは低抵抗化電流制限用ゲート電圧で、所定の定電圧が与えられている。
　またＰ型ＭＯＳトランジスタＭＰ１のソース端子には、低抵抗化書き込み電源電圧ＶＬＲが供給され、抵抗変化素子２１３が低抵抗化するのに十分な電圧及び電流を駆動できる能力を有するように設定されている。
　図２３Ｂは、第１ＨＲ化駆動回路１０５ｃ１、第２ＬＲ化駆動回路１０５ｃ２の一例を示している。
　第１ＨＲ化駆動回路１０５ｃ１はＰ型ＭＯＳトランジスタＭＰ２で構成され、第２ＬＲ化駆動回路１０５ｃ２はＮ型ＭＯＳトランジスタＭＮ２で構成されている。
　Ｃ＿ＮＨＲは高抵抗化書き込みパルスの発生時ロウレベル、またＣ＿ＬＲは低抵抗化書き込みパルスの発生時ハイレベルとなる書き込み制御信号である。
　またＰ型ＭＯＳトランジスタＭＰ２のソース端子には、高抵抗化書き込み電源電圧ＶＨＲが供給され、抵抗変化素子２１３が高抵抗化するのに十分な電圧及び電流を駆動できる能力を有するように設定されている。
　書き込みモードにおいて、データ“０”書き込み、即ち低抵抗化書き込みが指示されると、Ｃ＿ＮＬＲがロウレベル、Ｃ＿ＬＲがハイレベルに設定され、第１ＬＲ化駆動回路１０５ａ１のＰ型ＭＯＳトランジスタＭＰ１と、第２ＬＲ化駆動回路１０５ｃ２のＮ型ＭＯＳトランジスタＭＮ２がオンし、第１ＬＲ化駆動回路１０５ａ１の出力電流が、電流制限回路１０５ｂ、ビット線ＢＬｊ、メモリセルＭｉｊ、ワード線ＷＬｉを主経路とし、第２ＬＲ化駆動回路１０５ｃ２に流れ込む電流経路が形成される。
　また、電流制限回路１０５ｂの出力は、Ｎ型ＭＯＳトランジスタＭＮ３で電流制限されるとともに、その出力電圧ＶＬＲ＿Ｏは、ＭＮ３の閾値電圧をＶｔｈ＿ＭＮ３とすると、ＶＣＬ－Ｖｔｈ＿ＭＮ３の電圧に上限が制限される。それとともに、トランジスタＭＮ３がソースフォロワ特性を持つため、低抵抗化書き込み電源電圧ＶＬＲを一定電圧以上に設定すると、トランジスタＭＮ３は定電流源として動作し、電流は一定となる。
　書き込みモードにおいてデータ“１”書き込み、即ち高抵抗化書き込みが指示されると、Ｃ＿ＮＨＲがロウレベル、Ｃ＿ＨＲがハイレベルに設定され、第１ＨＲ化駆動回路１０５ｃ１のＰ型ＭＯＳトランジスタＭＰ２と、第２ＨＲ化駆動回路１０５ａ２のＮ型ＭＯＳトランジスタＭＮ１がオンし、第１ＨＲ化駆動回路１０５ｃ１の出力電流がワード線ＷＬｉ、メモリセルＭｉｊ、ビット線ＢＬｊを主経路とし、第２ＨＲ化駆動回路１０５ａ２に流れ込む電流経路が形成される。この電流経路に電流制限回路を含まないため、高抵抗化書き込み電源電圧ＶＨＲの増加に従い、電流は単調に増加する。
　［本発明の実施形態の基本構成における抵抗変化型不揮発性記憶装置の動作］
　以上のように構成された抵抗変化型不揮発性記憶装置１００について、その動作を説明する。
　まず、メモリセルの動作について説明する。図２４は、図２２の構造を持つメモリセルについて、第１層配線２０１よりも第２層配線２１１が高い電圧となる極性を正として電圧を印加した場合に、その電圧と電流との関係を実測した図である。
　メモリセル２００に対し、第２層配線２１１よりも第１層配線２０１が高い電位となる負極性の電圧を印加していくと、－３．２Ｖを超える付近で抵抗変化素子は高抵抗状態から低抵抗状態へと変化を開始する。さらに－３．９Ｖ（Ａ点）まで印加しているが、印加電圧に応じて徐々に低抵抗化が進行している。
　一方、メモリセル２００に対し、第１層配線２０１よりも第２層配線２１１が高い電位となる正極性の電圧を印加していくと、低抵抗状態への変化電圧と概ね対称である３．８Ｖ付近（Ｂ点）で、抵抗変化素子は低抵抗状態から高抵抗状態へと変化を開始する。さらに、５．１Ｖまで印加すると電流増加が見られるが、この後印加電圧を下げていくと、印加電圧を上げるときと比較して電流が小さくなっているため、高抵抗状態に変化していることがわかる。
　即ち、図２４に示す実測データは、図２２の構造を持つメモリセル２００について、第２層配線２１１の電圧を基準として第１層配線２０１の電圧が所定電圧ＶＬｔｈ以上高くなったとき低抵抗状態に変化し、第１層配線２０１の電圧を基準として第２層配線２１１の電圧が所定電圧ＶＨｔｈ以上高くなったとき高抵抗状態に変化するＢモード動作を発現すること、及び、低抵抗状態の印加電圧（Ａ点）と、高抵抗状態への変化開始電圧（Ｂ点）とが、概ね対称な関係にあることを示している。
　次に、以上のように構成した抵抗変化型不揮発性記憶装置の動作について説明する。
　最初に書き込み回路１０５の特性について説明する。
　図２５Ａは、図２３Ａ及び図２３Ｂに示す第１の具体的書き込み回路を用いて、図２１に示す抵抗変化型不揮発性記憶装置１００の動作を説明するため、書き込みに関わる電流経路だけを切り出した等価回路図である。図２５Ｂは、その特性説明図であり、メモリセルＭ１１の抵抗変化素子Ｒ１１は低抵抗状態を想定して１０ｋΩの固定値とし、双方向特性を有する電流制御素子と直列接続した状態で、書き込み回路１０５から与えられる電圧と、メモリセルＭ１１に流れる電流との関係を、シミュレーションを用いて求めた結果を示す図である。
　図２５Ｂにおいて、負の電圧領域（Ａ）の特性は、高抵抗状態から１０ｋΩと仮定した低抵抗状態に変化した後のメモリセルを、第１ＬＲ化駆動回路１０５ａ１により駆動する場合（例えば－３Ｖというのは、ＶＬＲに３Ｖを与えて駆動することを意味する）の特性を示している。また、正の電圧領域（Ｂ）の特性は、１０ｋΩと仮定した低抵抗状態のメモリセルを高抵抗化状態に向け第１ＨＲ化駆動回路１０５ｃ１により駆動する場合の特性を示している。なお駆動回路の電圧とは、負の電圧領域（Ａ）では、低抵抗化書き込み電源電圧であるＶＬＲに相当し、正の電圧領域（Ｂ）では、高抵抗化書込み電源電圧であるＶＨＲに相当する。また、負の電圧領域（Ａ）中の破線は、電流制限回路１０５ｂを介さない場合の特性を比較のために示している。
　図２５Ｂより、メモリセルを低抵抗化するときは、低抵抗化電源電圧ＶＬＲの増加とともに、メモリセルに流れる電流も増加し、電流制限回路１０５ｂを介さない場合、破線の特性の様に単調増加するのに対し、電流制限回路１０５ｂを用いる場合、その電流制限効果により、変極点Ｃを持ち、約３．５Ｖ付近からは１３０μＡの一定電流に制限される。
　一方、メモリセルを高抵抗化するときは、電流制限回路がないため、高抵抗化電源電圧ＶＨＲに３．５Ｖを印加した場合、１５０μＡの電流、即ち低抵抗化するときよりも大きい電流が流れることがわかる。
　ここで、この回路構成における電流制限回路１０５ｂのＮ型ＭＯＳトランジスタＭＮ３の設定条件を考える。
　メモリセルに設定する低抵抗値は、図２４に示すメモリセル特性において、Ａ点で示す低抵抗状態の印加電圧である－３．９Ｖまで電流を印加した時の低抵抗状態の設定を想定して考える。なお、上述のように、この低抵抗状態の印加電圧が低く、より少ない電流を流した場合は、低抵抗状態はより高抵抗に近く設定され、反対に印加電圧が高く、より多くの電流を流した場合は、より低抵抗化が進む。定式化のため、Ａ点の電圧をＶＬ、Ａ点の電流をＩＬとする。ただし、ダイオードでの電圧降下はないものと仮定する。
　ところで、図２５Ａにおいて、電流制限回路１０５ｂ中のＮ型ＭＯＳトランジスタＭＮ３の閾値電圧をＶｔｈ＿ＭＮ３、同ゲート電圧をＶＣＬ、ＬＲ化電源の電圧をＶＬＲとすると、ＶＬＲ≧ＶＣＬのとき、図２５Ｂに示す変極点Ｃの電圧は、ＶＣＬ－Ｖｔｈ＿ＭＮ３と近似される。
　図２４のＡ点に示すメモリセルの低抵抗化点の電圧（ＶＬ＝ＶＬｔｈ）と、図２５Ｂに示す電流制限回路１０５ｂの変極点Ｃの電圧ＶＣＬ－Ｖｔｈ＿ＭＮ３とを一致させておけば、電流制限回路１０５ｂの変極点Ｃにおいて、メモリセルを想定する低抵抗状態に設定できる。よって、
　ＶＬｔｈ＝ＶＣＬ－Ｖｔｈ＿ＭＮ３　かつ　ＶＬＲ≧ＶＣＬ
　即ち、
　ＶＣＬ＝ＶＬｔｈ＋Ｖｔｈ＿ＭＮ３　かつ　ＶＬＲ≧ＶＣＬ　・・・（式１）
　を満たすように、ＶＣＬを設定すればよい。このとき、Ｎ型ＭＯＳトランジスタＭＮ２における電圧降下は無視できるとする。またこの条件のとき、Ａ点の電流ＩＬを駆動できるよう、電流制限回路１０５ｂのＮ型ＭＯＳトランジスタＭＮ３のゲート幅及びゲート長を調整して設計しておく。
　そして、この条件を満たしておけば、電圧変動や、速度低下の懸念に対してＬＲ化電源の電圧ＶＬＲを、余裕を持って高めに設定しても、変極点Ｃ以上の電圧では定電流となるため、低抵抗状態の抵抗値を一定の値に安定させて設定することができる。
　［本発明の実施形態の基本構成における抵抗変化型不揮発性記憶装置の変形例１］
　図２６は、実施形態の基本構成において、Ｎ型ＭＯＳトランジスタを用いて電流制限回路１０５ｂを構成する場合の、図２１とは異なる変形例１を示している。この構成は、電流制限回路１０５ｂを抵抗変化素子の第１電極と書き込み回路との間に配置することを特徴とする。図２６の構成では、電流制限回路１０５ｂをメモリセルアレイの近くに配置するため、図２１の場合と比較して、よりメモリセルに近い位置で電流制限を行うことが可能となる。よって低抵抗化書き込み動作を行うときに、電流制限回路１０５ｂを介して充放電すべき容量負荷を低減することができ、メモリセルの低抵抗状態への変化に対し、追随性よく電流制限を行えるため、より精度よく想定の抵抗値に設定することが可能となる。
　また、ＬＲ化駆動回路で書き込みを行うときは、電流制限回路１０５ｂはソースフォロワとなり、定電流特性を示すため、低抵抗状態の抵抗値を一定の値に安定させて設定することができる一方、ＨＲ化駆動回路で書き込みを行うときは、電流制限回路１０５ｂはソースフォロワとはならないため、低抵抗化するときよりも大きい電流を駆動することができる。
　ここで、列選択回路１０４は一般に、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタと、デコーダ回路とで構成され、選択されたメモリセルに対応したビット線が択一的に選択される。この列選択回路１０４をＮ型ＭＯＳトランジスタのみで構成することにより、ＬＲ駆動回路で書き込みを行うときにソースフォロワとなるため、列を選択する機能に加え、電流を制限する機能を持たせることができる。この場合、電流制限回路１０５ｂを別途設ける必要がなくなり、面積を削減することができる。
　［本発明の実施形態の基本構成における抵抗変化型不揮発性記憶装置の変形例２］
　電流制限回路１０５ｂは、図２１に示したような第１ＬＲ化駆動回路１０５ａ１側ではなく、第２ＬＲ化駆動回路１０５ｃ２側に設けることも可能である。図２７に、実施形態の基本構成の変形例２を示す。また、図２８Ａは、図２７の書き込み回路１０５の第１の具体的回路構成の一例を示していて、Ｎ型ＭＯＳトランジスタで構成される電流制限回路１０５ｂを有する。また、図２８Ｂは、その特性説明図であり、図２５Ｂと同様に、メモリセル２００の抵抗変化素子は低抵抗状態を想定して１０ｋΩの固定値とし、双方向特性を有する電流制御素子と直列接続した状態で、書き込み回路１０５から与えられる電圧と、メモリセル２００に流れる電流との関係を、シミュレーションを用いて求めた図である。
　図２８Ｂにおいて、負の電圧領域（Ａ）の特性は、高抵抗状態から１０ｋΩと仮定した低抵抗状態に変化した後のメモリセルを、第１ＬＲ化駆動回路１０５ａ１により駆動する場合（例えば－３Ｖというのは、ＶＬＲに３Ｖを与えて駆動することを意味する）の特性を、正の電圧領域（Ｂ）の特性は、１０ｋΩと仮定した低抵抗状態のメモリセルを高抵抗化状態に向け第１ＨＲ化駆動回路１０５ｃ１により駆動する場合の特性を示している。負の電圧領域（Ａ）中の破線は、電流制限回路１０５ｂを介さない場合の特性を比較のために示している。
　図２８Ｂより、メモリセルを低抵抗化するときは、低抵抗化電源電圧ＶＬＲの増加とともに、メモリセルに流れる電流も増加し、電流制限回路１０５ｂを介さない場合、破線の特性の様に単調増加するのに対し、電流制限回路１０５ｂを用いる場合、その電流制限効果により、変極点Ｃを持ち、約－３．９Ｖ付近からは－１３０μＡの一定電流に制限される。
　一方、メモリセルを高抵抗化するときは、電流制限回路がないため、高抵抗化電源電圧ＶＨＲに３．５Ｖを印加した場合、１５０μＡの電流、即ち低抵抗化するときよりも大きい電流が流れることがわかる。
　図２８Ａにおいて、電流制限回路１０５ｂ中のＮ型ＭＯＳトランジスタＭＮ３の閾値電圧をＶｔｈ＿ＭＮ３、同ゲート電圧をＶＣＬ、ＬＲ化電源の電圧をＶＬＲ、メモリセルの低抵抗化点の電圧をＶＬ＝ＶＬｔｈとすると、図２８Ｂに示す変極点Ｃの電圧は、ＶＣＬ－Ｖｔｈ＿ＭＮ３＋ＶＬ（＝ＶＬｔｈ）と近似される。この変極点Ｃの電圧ＶＣＬ－Ｖｔｈ＿ＭＮ３＋ＶＬｔｈが、ＬＲ化電源の電圧ＶＬＲと一致するように、
　ＶＬＲ＝ＶＣＬ－Ｖｔｈ＿ＭＮ３＋ＶＬｔｈ
　即ち、
　ＶＣＬ＝ＶＬＲ－ＶＬｔｈ＋Ｖｔｈ＿ＭＮ３　・・・（式２）
　を満たすようにＶＣＬを設定することにより、ＬＲ化電源の電圧としてＶＬＲを与えた場合に、電流制限回路１０５ｂの変極点Ｃでメモリセルを低抵抗化すること、即ち想定する低抵抗状態に設定することが可能となる。このとき、Ｐ型ＭＯＳトランジスタＭＰ１における電圧降下は無視できるとした。またこの条件のとき、図２４のＡ点の電流ＩＬが駆動できるよう、電流制限回路１０５ｂのＮ型ＭＯＳトランジスタＭＮ３のゲート幅及びゲート長を調整して設計しておく。
　さらには、電流制限回路１０５ｂをＮ型ＭＯＳトランジスタではなく、電流ミラー回路等を用いた定電流回路とし、一定の電流値に制御することにより、より精度よく想定の抵抗値に設定することが可能である。
　そして、この条件を満たしておけば、電圧変動や、速度低下の懸念に対してＬＲ化電源の電圧ＶＬＲを、余裕を持って高めに設定しても、変極点Ｃ以上の電圧では定電流となるため、低抵抗状態の抵抗値を、一定の値に安定させて設定することができる。
　以上において、Ｎ型ＭＯＳトランジスタＭＮ３の閾値電圧をＶｔｈ＿ＭＮ３としているが、これはソース電圧が基板電圧に比べ上昇した状態、即ち基板バイアス効果が効いた状態での閾値電圧を指している。ＶＣＬだけでなく、閾値電圧Ｖｔｈ＿ＭＮ３を（式１）、（式２）の関係を満たすように設定することも、動作電圧の低減には有効となる。
　ところで、メモリセルの特性、例えば図２４のＡ点に示すメモリセルの低抵抗化点の電流値はメモリセル毎に固有のばらつきを有している。ばらつきにより変極点Ｃもばらつくため、この点を考慮してＶＣＬを設定しておく必要がある。以下、具体的に説明する。
　まず、下限値について、一般に読み出し回路１０６は、低抵抗状態のメモリセルの読み出しにおいては、一定値以上の読み出し電流が必要となる。そのため、最小読み出し電流となるメモリセル、即ち低抵抗状態のメモリセルのなかで一番高抵抗な状態のメモリセルにおいても、上記読み出し電流を確保すべく、一定値より低い低抵抗状態に設定できるよう、ＶＣＬを設定しておく必要がある。
　一方、上限値について、メモリセル２００に一定値より大きい電流を繰り返し流した場合、メモリセル、特に電流制御素子２１２の信頼性面で、望ましくない場合がある。そのような場合には、電流制御素子に耐電流（電流制御素子が破壊されない最大の電流）より大きい電流が流れないよう、即ち抵抗変化素子を一定値より高い低抵抗状態に留められるように、ＶＣＬを設定しておけばよい。
　下限値の設定において、不揮発性記憶装置で一般的に用いられる手段として、抵抗値のベリファイを行い、例えば低抵抗状態が不足したメモリセルに対して追加書き込みを行う場合がある。このような場合、追加書き込みを行うメモリセルに対してはＶＣＬを高く設定することにより、低抵抗化を促進させてもよい。
　以上の説明では、電流制限回路１０５ｂをＮ型ＭＯＳトランジスタで構成する場合について説明したが、Ｐ型ＭＯＳトランジスタで構成することも可能である。Ｐ型ＭＯＳトランジスタを使用して、電流制限回路１０５ｂを第１ＬＲ化駆動回路１０５ａ１側に設けた場合の、図２１の書き込み回路１０５の第２の具体的回路構成例を図２９Ａに、第２ＬＲ化駆動回路１０５ｃ２側に設けた、図２７の書き込み回路１０５の第２の具体的回路構成例を図２９Ｂに示す。
　電流制限回路１０５ｂのＰ型ＭＯＳトランジスタの満たすべき設定条件は、図２９Ａの場合、Ｎ型ＭＯＳトランジスタで構成した図２８Ａの場合と同様に求めることができる。図２９Ａにおいて、電流制限回路１０５ｂ中のＰ型ＭＯＳトランジスタＭＰ３の閾値電圧をＶｔｈ＿ＭＰ３（Ｖｔｈ＿ＭＰ３は正とする）、同ゲート電圧をＶＣＬ、ＬＲ化電源の電圧をＶＬＲ、メモリセルに印加される電圧をＶＬとすると、電流制限回路１０５ｂの変極点Ｃの電圧は、ＶＣＬ＋Ｖｔｈ＿ＭＰ３と近似される。メモリセルの低抵抗化点の電圧（ＶＬ＝ＶＬｔｈ）と、この電流制限回路１０５ｂの変極点Ｃの電圧（＝ＶＣＬ＋Ｖｔｈ＿ＭＰ３）とを一致させておけば、電流制限回路１０５ｂの変極点Ｃにおいて、メモリセルを想定する低抵抗状態に設定できる。よって、
　ＶＬ＝ＶＬｔｈ＝ＶＣＬ＋Ｖｔｈ＿ＭＰ３
　即ち、
　ＶＣＬ＝ＶＬｔｈ－Ｖｔｈ＿ＭＰ３　・・・（式３）
　を満たすように、ＶＣＬを設定すればよい。このとき、Ｎ型ＭＯＳトランジスタＭＮ２における電圧降下は無視できるとした。またこの条件のとき、Ａ点の電流ＩＬが駆動できるよう、電流制限回路１０５ｂのＰ型ＭＯＳトランジスタＭＰ３のゲート幅及びゲート長を調整して設計しておく。
　さらには、電流制限回路１０５ｂをＰ型ＭＯＳトランジスタではなく、電流ミラー回路等を用いた定電流回路とし、一定の電流値に制御することにより、より精度よく想定の抵抗値に設定することが可能である。
　そして、この条件を満たしておけば、電圧変動や、速度低下の懸念に対してＬＲ化電源の電圧ＶＬＲを、余裕を持って高めに設定しても、変極点Ｃ以上の電圧では定電流となるため、低抵抗状態の抵抗値を、一定の値に安定させて設定することができる。
　一方、図２９Ｂの場合は、図２５Ａの場合と同様に求めることが可能である。即ち、図２９Ｂにおいて、電流制限回路１０５ｂ中のＰ型ＭＯＳトランジスタＭＰ３の閾値電圧をＶｔｈ＿ＭＰ３、同ゲート電圧をＶＣＬ、ＬＲ化電源の電圧をＶＬＲ、メモリセルに印加される電圧をＶＬ、メモリセルの低抵抗化点の電圧をＶＬ＝ＶＬｔｈとすると、ＶＣＬ≧０のとき、電流制限回路１０５ｂの変極点Ｃの電圧は、ＶＣＬ＋Ｖｔｈ＿ＭＰ３＋ＶＬ（＝ＶＬｔｈ）と近似される。この変極点Ｃの電圧（＝ＶＣＬ＋Ｖｔｈ＿ＭＰ３＋ＶＬ）が、ＬＲ化電源の電圧ＶＬＲと一致するように、
　ＶＬＲ＝ＶＣＬ＋Ｖｔｈ＿ＭＰ３＋ＶＬ（＝ＶＬｔｈ）　かつ　ＶＣＬ≧０
　即ち、
　ＶＣＬ＝ＶＬＲ－ＶＬｔｈ－Ｖｔｈ＿ＭＰ３　かつ　ＶＣＬ≧０　・・・（式４）
　を満たすようにＶＣＬを設定することにより、ＬＲ化電源の電圧としてＶＬＲを与えた場合に、電流制限回路１０５ｂの変極点Ｃでメモリセルを低抵抗化すること、即ち想定する低抵抗状態に設定することが可能となる。このとき、Ｐ型ＭＯＳトランジスタＭＰ２における電圧降下は無視できるとした。またこの条件のとき、図２４のＡ点の電流ＩＬが駆動できるよう、電流制限回路１０５ｂのＰ型ＭＯＳトランジスタＭＰ３のゲート幅及びゲート長を調整して設計しておく。
　そして、この条件を満たしておけば、電圧変動や、速度低下の懸念に対してＬＲ化電源の電圧ＶＬＲを、余裕を持って高めに設定しても、変極点Ｃ以上の電圧では定電流となり、低抵抗状態の抵抗値を、一定の値に安定させて設定することができる。
　［本発明の実施形態の基本構成における抵抗変化型不揮発性記憶装置の変形例３］
　図３０は、Ｐ型ＭＯＳトランジスタを用いて電流制限回路１０５ｂを構成する場合であって、かつ、電流制限回路１０５ｂを抵抗変化素子の第２電極と書き込み回路との間に配置することを特徴とする。図３０では、電流制限回路１０５ｂをメモリセルアレイの近くに配置するため、図２７の場合と比較して、よりメモリセルに近い位置で電流制限を行うことが可能となる。よって低抵抗化書き込み動作を行うときに、電流制限回路１０５ｂを介して充放電すべき容量負荷を低減することができ、メモリセルの低抵抗状態への変化に対し、追随性よく電流制限を行えるため、より精度よく想定の抵抗値に設定することが可能となる。
　また、第２ＬＲ化駆動回路１０５ｃ２で書き込みを行うときは、電流制限回路１０５ｂはソースフォロワとなり定電流特性となるため、低抵抗状態の抵抗値を一定の値に安定させて設定することができる一方、第１ＨＲ化駆動回路１０５ｃ１で書き込みを行うときは、電流制限回路１０５ｂはソースフォロワとはならないため、低抵抗化するときよりも大きい電流を駆動することができる。
　ここで、行選択回路１０３は一般に、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタと、デコーダ回路とで構成され、選択されたメモリセルに対応したビット線が択一的に選択される。この行選択回路１０３をＰ型ＭＯＳトランジスタのみで構成することにより、第２ＬＲ化駆動回路１０５ｃ２で書き込みを行うときにソースフォロワとなるため、行選択回路１０３に行を選択する機能に加え、電流を制限する機能を持たせることができる。この場合、電流制限回路１０５ｂを別途設ける必要がなくなり、面積を削減することができる。
　なお、図２９Ａ及び図２９ＢのＰ型ＭＯＳトランジスタＭＰ３の閾値電圧をＶｔｈ＿ＭＰ３としているが、これはソース電圧が基板電圧に比べ下降した状態、即ち基板バイアス効果が効いた状態での閾値電圧を指している。ＶＣＬだけでなく、（式３）、（式４）の関係を満たすように閾値電圧Ｖｔｈ＿ＭＰ３を他のトランジスタより低く設定することも、動作電圧の低減には有効となる。
　図２５Ａ、図２８Ａ、図２９Ａ、図２９Ｂのように電流制限回路を設ける場合、回路を設計する際に、電流制限回路を構成するＭＯＳトランジスタのサイズを適切に選択することにより、より簡便に電流制限を実現することが可能である。
　具体的には、第１ＨＲ化駆動回路１０５ｃ１を構成するＰ型ＭＯＳトランジスタのゲート幅をＷ２、ゲート長をＬ２とし、第２ＨＲ化駆動回路１０５ａ２を構成するＮ型ＭＯＳトランジスタのゲート幅をＷ４、ゲート長をＬ４とするとき、抵抗変化素子を高抵抗化する場合の駆動回路の電流能力は、Ｗ２／Ｌ２、Ｗ４／Ｌ４の内の、小さい方で規定される。
　抵抗変化素子を低抵抗化する際に使用する電流制限回路１０５ｂを構成するＭＯＳトランジスタのゲート幅をＷＣ、ゲート長をＬＣとするとき、電流制限回路１０５ｂの電流能力は、ＷＣ／ＬＣで規定されるが、電流制限回路１０５ｂの電流能力が、抵抗変化素子を高抵抗化する場合の駆動回路の電流能力より小さくなるように、即ち、
　Ｗ２／Ｌ２＞ＷＣ／ＬＣ、かつＷ４／Ｌ４＞ＷＣ／ＬＣ　・・・（式５）
　を満たすように、電流制限回路１０５ｂのトランジスタサイズを設計することにより、抵抗変化素子を低抵抗化する場合の駆動回路の電流能力を、抵抗変化素子を高抵抗化する場合の駆動回路の電流能力より小さく制限することが可能である。
　また、電流制限回路１０５ｂを構成するＭＯＳトランジスタのサイズを（式５）を満たすように設計し、加えて電流制限回路１０５ｂを構成するＭＯＳトランジスタのゲート電圧を、低抵抗化する場合の駆動回路の電流能力が、抵抗変化素子を高抵抗化する場合の駆動回路の電流能力より小さくなるよう制御することにより、より精度良く抵抗変化素子に抵抗値を設定することが可能なことは、いうまでもない。
　次に、実施形態の基本構成における抵抗変化型不揮発性記憶装置１００にデータを書き込む場合の、書き込みサイクルでの動作例について、図３１Ａ及び図３１Ｂに示すタイミング図を参照しながら説明する。
　図３１Ａ及び図３１Ｂは、本発明の実施形態の基本構成に係る不揮発性記憶装置の動作例を示すタイミング図である。図３１Ａは、データ「０」、即ち低抵抗状態を書き込む（ＬＲ化）場合を、図３１Ｂは、データ「１」、即ち高抵抗状態を書き込む（ＨＲ化）場合を示している。
　以下において、説明はメモリセルＭ１１が選択され、データの書き込み及び読み出しが行われる場合についてのみ示す。メモリセルＭ１１が選択メモリセルとなる場合、メモリセルＭ１２はワード線が選択電位、ビット線が非選択電位となる非選択メモリセルであり、メモリセルＭ２１はワード線が非選択電位、ビット線が選択電位となる非選択メモリセルであり、メモリセルＭ２２はワード線もビット線も非選択電位となる非選択メモリセルである。
　図３１Ａ及び図３１Ｂでは、選択メモリセルＭ１１に流れる電流とあわせて、非選択メモリセルＭ１２、Ｍ２１、Ｍ２２に流れる電流も示している。また電流波形は、ワード線からビット線の方向、即ち抵抗変化素子の第２電極から第１電極の方向に流れる電流を正極性としている。
　以下、図３１Ａ及び図３１Ｂについて、期間Ｔ１～Ｔ４の期間に分けて、その動作を説明する。なお、図３１Ａ及び図３１Ｂにおいて、ＶＤＤは抵抗変化型不揮発性記憶装置１００に供給される電源電圧に対応している。
　図３１Ａに示すメモリセルＭ１１に対するデータ「０」書き込みサイクルにおいては、期間Ｔ１において、全ワード線（ＷＬ１及びＷＬ２）をＶＰＲ＿ＷＬに、全ビット線（ＢＬ１及びＢＬ２）を電圧ＶＰＲ＿ＢＬにプリチャージしておく。なお、プリチャージ電圧は、ワード線及びビット線の最大振幅の概ね中間電圧が設定されている。
　期間Ｔ１に続く期間Ｔ２は、まだ抵抗変化素子Ｒ１１が高抵抗状態にある期間で、行選択回路１０３でワード線ＷＬ１を、列選択回路１０４でビット線ＢＬ１を選択し、第１ＬＲ化駆動回路１０５ａ１を使用して選択ビット線ＢＬ１をＶＬＲに駆動し、第２ＬＲ化駆動回路１０５ｃ２を使用して選択ワード線ＷＬ１を０Ｖに駆動する。時間経過とともにビット線ＢＬ１の電位が上昇、ワード線ＷＬ１の電位が降下するが、ワード線ＷＬ１は比較的高速に降下するのに対し、電流制限回路１０５ｂを介して駆動されるビット線ＢＬ１は緩やかに上昇する。また、ビット線ＢＬ１の電位は、電流制限回路１０５ｂを介しているため、ＶＬＲまでは上昇しない。
　期間Ｔ３は、書き込み、即ち抵抗変化が生じ、低抵抗状態に遷移する期間を示している。期間Ｔ３では、選択メモリセルＭ１１に流れる電流値が増加して、抵抗変化素子Ｒ１１（図２２の抵抗変化素子２１３）に、第２電極２０９を基準にして第１電極２０７に抵抗変化素子の低抵抗化電圧ＶＬｔｈとなる絶対値を持つ電圧が抵抗変化素子Ｒ１１に印加された時点で、高抵抗値から低抵抗値に書き込みが行われる。低抵抗化すると共に、メモリセルＭ１１に流れる電流は増加するが、電流制限回路１０５ｂがあるため、電流値は一定値以上増加しない。そのため、抵抗値が一定の値で低抵抗化は留まる。なお、図３１Ａでは電流の増加の方向は下向きにとっている。
　その後期間Ｔ４では、ワード線ＷＬ１及びビット線ＢＬ１の選択を解除し、全ワード線をＶＰＲ＿ＷＬに、全ビット線を電圧ＶＰＲ＿ＢＬにプリチャージして、データ「０」の書き込みが完了する。
　図３１Ｂに示すメモリセルＭ１１に対するデータ「１」書き込みサイクルにおいては、期間Ｔ１において、全ワード線をＶＰＲ＿ＷＬに、全ビット線を電圧ＶＰＲ＿ＢＬにプリチャージしておく。なお、プリチャージ電圧は、ワード線及びビット線の最大振幅の概ね中間電圧が設定されている。
　期間Ｔ１に続く期間Ｔ２は、まだ抵抗変化素子Ｒ１１が低抵抗状態にある期間で、行選択回路１０３でワード線ＷＬ１を、列選択回路１０４でビット線ＢＬ１を選択し、第１ＨＲ化駆動回路１０５ｃ１を使用して選択ワード線ＷＬ１をＶＨＲに駆動し、第２ＨＲ化駆動回路１０５ａ２を使用して選択ビット線ＢＬ１を０Ｖに駆動する。時間経過とともにワード線ＷＬ１の電位が上昇、ビット線ＢＬ１の電位が降下するが、電流制限回路を介さないため、ワード線ＷＬ１及びビット線ＢＬ１とも、比較的高速に変化する。
　期間Ｔ３は、書き込み、即ち抵抗変化が生じ、高抵抗状態に遷移した期間を示している。期間Ｔ３では、選択メモリセルＭ１１に流れる電流値が増加して、抵抗変化素子Ｒ１１（図２２の抵抗変化素子２１３）に、第１電極２０７を基準にして第２電極２０９に抵抗変化素子の高抵抗化電圧ＶＨｔｈを超える絶対値を持つ電圧が印加された時点で、低抵抗値から高抵抗値に書き込みが行われる。
　その後期間Ｔ４では、ワード線ＷＬ１及びビット線ＢＬ１の選択を解除し、全ワード線をＶＰＲ＿ＷＬに、全ビット線を電圧ＶＰＲ＿ＢＬにプリチャージして、データ「１」の書き込みが完了する。
　なお、メモリセルＭｉｊは図２２に示す構造に限定されるものではなく、Ｂモード特性を示す次のようなものでもよい。
　図３２Ａ～図３２Ｄはいずれも、図２２と同様に抵抗変化層を挟む上部電極及び下部電極構造において、互いに異なる電極材料からなり、かつ上部電極を下部電極と比べて標準電極電位がより高い材料で構成することにより、Ｂモード動作をするメモリセルの展開例である。
　図３２Ａは、第２ビア２０６を設けず、抵抗変化素子２１３と電流制御素子２１２とを接する形で構成したメモリセルである。
　図３２Ｂは図３２Ａに対し、ＴａＮで構成される電流制御素子２１２の第４電極２０５とＴａＮで構成される抵抗変化素子２１３の第１電極とを、共通にしたメモリセルである。このメモリセルは、電極を共通にできるため、製造が容易となる。
　図３２Ｃは、第２ビア２０６と同一径で、抵抗変化素子２１３と電流制御素子２１２を構成したメモリセルである。このメモリセルは、第２ビア２０６と同一径で構成されるため、メモリセルを配線の最小間隔にあわせて配置することが可能となり、小面積化することができる。このメモリセルは、抵抗変化素子２１３及び電流制御素子２１２の、積層方向に直交する断面の大きさ（一例としては上記の径）を、ビアと比べて同一又はより小さく形成した一例である。
　図３２Ｄは図３２Ｃに対し、第２層配線２１１をＰｔで構成することにより、第２層配線を抵抗変化素子２１３の第２電極として使用し、第１層配線２０１をＴａＮで構成することにより、第１層配線を電流制御素子２１２の第３電極として使用している。この場合、抵抗変化素子２１３の第２電極、電流制御素子２１２の第３電極を別途設ける必要がなくなるため、小面積化が可能となる。なお図３２Ｄでは、第２層配線２１１、第１層配線２０１の双方をメモリセルの両端の電極と共通にする例を示したが、このうちのどちらか一方のみを共通としてもよい。
　以上では、第１層配線２０１の上に電流制御素子２１２、抵抗変化素子２１３、第２層配線２１１の順に構成する場合の構成例を説明したが、図２２、及び図３２Ａ、図３２Ｃ、図３２Ｄの各場合については、第１層配線２０１の上に抵抗変化素子２１３、電流制御素子２１２、第２層配線２１１の順に構成してもよい。そのような構成では、第１層配線２０１の上に、抵抗変化素子２１３の第１電極２０７、抵抗変化層２０８、第２電極２０９、電流制御素子２１２の第３電極２０３、電流制御層２０４、第４電極２０５、及び第２層配線２１１が、この順に形成される。
　図３３はＢモード動作をする別な構造のメモリセル２５０の一例を示す。なお図２２と同じものは、同じ記号を付している。
　メモリセル２５０は、図３３に示すように、Ａｌで構成される第１層配線２０１、第１ビア２０２、ＴａＮで構成される電流制御素子の第３電極２０３、窒素不足型シリコン窒化物で構成される電流制御層２０４、ＴａＮで構成される電流制御素子の第４電極２０５、第２ビア２０６、Ｐｔで構成される抵抗変化素子の第１電極２０７、酸素含有率の低い第１のタンタル酸化物層２０８ａ、酸素含有率の高い第２のタンタル酸化物層２０８ｂ、Ｐｔで構成される抵抗変化素子の第２電極２０９、第３ビア２１０、Ａｌで構成される第２層配線２１１を順に形成して構成されており、第２のタンタル酸化物層２０８ｂを、抵抗変化素子の上部電極である第２電極２０９に接して構成することを特徴としている。
　この構造では、本発明の基礎データに記載した本出願の関連出願中で説明されているように、抵抗変化動作は上部電極である第２電極２０９と第２のタンタル酸化物層２０８ｂとの界面近傍で起こり、その動作はＢモードに対応している。
　図３３で、第１層配線２０１はビット線ＢＬ１に、第２層配線２１１はワード線ＷＬ１に対応しているので、第２層配線２１１の電圧に対し第１層配線２０１の電圧が所定電圧ＶＬｔｈ以上高くなったとき、抵抗変化素子２１３は低抵抗状態に変化し、第１層配線２０１の電圧に対し第２層配線２１１の電圧が所定電圧ＶＨｔｈ以上高くなったとき、抵抗変化素子２１３は高抵抗状態に変化する。
　図３４Ａ～図３４Ｃはいずれも、図３３と同様に抵抗変化層を挟む上部電極及び下部電極構造において、上部電極に接して酸素含有率の高い第２のタンタル酸化物層を配置し、何れもＢモード動作をするメモリセルの展開例である。
　図３４Ａは、第２ビア２０６を設けず、抵抗変化素子２１３と電流制御素子２１２とを接する形で構成したメモリセルである。
　図３４Ｂは、第２ビア２０６と同一径で、抵抗変化素子２１３と電流制御素子２１２を構成したメモリセルである。このメモリセルは、第２ビア２０６と同一径で構成されるため、メモリセルを配線の最小間隔にあわせて配置することが可能となり、小面積化することができる。このメモリセルは、抵抗変化素子２１３及び電流制御素子２１２の、積層方向に直交する断面の大きさ（一例としては上記の径）を、ビアと比べて同一又はより小さく形成した一例である。
　図３４Ｃは図３４Ｂに対し、第２層配線２１１をＰｔで構成することにより、第２層配線を抵抗変化素子２１３の第２電極として使用し、第１層配線２０１をＴａＮで構成することにより、第１層配線を電流制御素子２１２の第３電極として使用している。この場合、抵抗変化素子２１３の第２電極、電流制御素子２１２の第３電極を別途設ける必要がなくなるため、小面積化が可能となる。なお図３４Ｃでは、第２層配線２１１、第１層配線２０１の双方をメモリセルの両端の電極と共通にする例を示したが、このうちのどちらか一方のみを共通としてもよい。
　以上では、図２２、図３２Ａ～図３２Ｄ、図３３、及び図３４Ａ～図３４Ｃについて、第１層配線２０１の上に電流制御素子２１２、抵抗変化素子２１３、第２層配線２１１の順に構成する場合の構成例を説明したが、第１層配線２０１の上に抵抗変化素子２１３、電流制御素子２１２、第２層配線２１１の順に構成してもよい。そのような構成では、第１層配線２０１の上に、抵抗変化素子２１３の第１電極２０７、抵抗変化層２０８、第２電極２０９、電流制御素子２１２の第３電極２０３、電流制御層２０４、第４電極２０５、及び第２層配線２１１が、この順に形成される。
　なお、図２２や図３２Ａ～図３２Ｄの電極構成のように、標準電極電位がより高い材料で上部電極を構成し、それに接して図３３や図３４Ａ～図３４Ｃで示した酸素含有率の高い第２のタンタル酸化物層を配置するという、異電極と濃度の異なるタンタル酸化物層とを組み合せた構造でもよいことは、いうまでもない。
　さらに、第３電極２０３あるいは第３電極２０３及び電流制御層２０４は、それぞれ第１層配線２０１上に同じ配線形状で形成してもよい。また第２電極２０９も、第２層配線２１１の下に、同じ配線形状で形成してもよい。
　［本発明の実施形態の基本構成における抵抗変化型不揮発性記憶装置の変形例４］
　次に、本発明の実施形態の基本構成における変形例４について説明する。上述してきた本発明の基本構成及びその変形例１～３ではメモリセルがＢモードである場合について説明したが、本変形例４はメモリセルをＡモードとしたものである。以下、上述した説明と同様となる回路、動作等の説明は、適宜省略する。
　図３５は、本変形例４に係る不揮発性記憶装置の構成を示すブロック図である。本変形例４は、抵抗変化現象が抵抗変化素子の下部電極近傍で生じると考えられるＡモード動作が生じるメモリセルの構成と、それに最適な制御回路を示すものである。
　図３５において、抵抗変化型不揮発性記憶装置１２０は、半導体基板上に、メモリ本体部１２１を備えており、メモリ本体部１２１は、メモリアレイ１２２と、行選択回路１０３と、列選択回路１０４と、書き込み回路１０５と、選択ビット線に流れる電流量を検出し、記憶されているデータが「１」か「０」かを判定する読み出し回路１０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路１０７とを備えている。
　また、抵抗変化型不揮発性記憶装置１２０の外部より与えられるアドレス信号を入力とし、所定のアドレスを選択指示するアドレス入力回路１０８と、制御信号を入力とする制御回路１０９の出力がメモリ本体部１２１に供給され、その動作を制御している。
　メモリアレイ１２２は、Ｍ行Ｎ列（Ｍ、Ｎは自然数のマトリクス状にメモリセルＭｉｊ（ｉ≦Ｍ、ｊ≦Ｎなる自然数。以下同じものは省略）が配列されている。メモリセルＭｉｊは、抵抗変化素子Ｒｉｊの一端と、正負の双方向に閾値電圧を有する電流制御素子Ｄｉｊの一端とを、互いに直列に接続して構成されている。抵抗変化素子Ｒｉｊの他端はビット線ＢＬｊに、電流制御素子Ｄｉｊの他端はワード線ＷＬｉに接続されている。なお、図３５では２行２列の４ビット分のメモリセルＭ１１、Ｍ１２、Ｍ２１、Ｍ２２（抵抗変化素子Ｒ１１、Ｒ１２、Ｒ２１及びＲ２２と、電流制御素子Ｄ１１、Ｄ１２、Ｄ２１及びＤ２２と、ビット線ＢＬ１及びＢＬ２と、ワード線ＷＬ１及びＷＬ２）のみを図示している。
　本構成では、ビット線ＢＬｊが下層の配線で構成され、紙面内の上下方向に配置されるとすると、ワード線ＷＬｉはビット線ＢＬｊより上層の配線で構成され、紙面内の左右方向に配置される。また抵抗変化素子Ｒｉｊは、抵抗変化現象が抵抗変化素子の下部電極近傍で生じるＡモードの特性になる構造で構成されている。
　ワード線ＷＬｉは、行選択回路１０３に接続され、読み出し又は書き込みモードにおいて択一的に行選択が行われる。
　またビット線ＢＬｊは、列選択回路１０４に接続され、読み出し又は書き込みモードにおいて択一的に列選択が行われる。
　データ入出力回路１０７は、書き込みモードにおいて、データ入力信号Ｄｉｎのデータ“０”又はデータ“１”の書き込み指示に従って、選択されたメモリセルＭｉｊ内の抵抗変化素子Ｒｉｊに対し、低抵抗化又は高抵抗化の書き込みを行う。本実施形態では、データ“０”書き込みを低抵抗化書き込みに、データ“１”書き込みを高抵抗化書き込みに対応させてある。
　書き込み回路１０５はデータ入出力回路１０７と接続され、データ“０”書き込み、即ち低抵抗化書き込みを行うときにハイレベルを駆動する第１ＬＲ化駆動回路１０５ａ１、その出力を入力とする電流制限回路１０５ｂ、及びロウレベルを駆動する第２ＬＲ化駆動回路１０５ｃ２を有している。また、データ“１”書き込み、即ち高抵抗化書き込みを行うときにハイレベルを駆動する第１ＨＲ化駆動回路１０５ｃ１、及びロウレベルを駆動する第２ＨＲ化駆動回路１０５ａ２を有している。
　そして、低抵抗化書き込みを行うときは、電流制限回路１０５ｂにより電流制限した信号を、行選択回路１０３を介して選択ワード線ＷＬｉに供給する。一方、高抵抗化書き込みを行うときは、電流制限機能を有しない第１ＨＲ化駆動回路１０５ｃ１で列選択回路１０４を介して選択ビット線ＢＬｊに信号を供給することを１つの特徴としている。
　このように構成される抵抗変化型不揮発性記憶装置１２０において、ワード線ＷＬｉ及びビット線ＢＬｊが、それぞれ本発明の第１信号線及び第２信号線の一例である。第１ＬＲ化駆動回路１０５ａ１、第１ＨＲ化駆動回路１０５ｃ１、第２ＬＲ化駆動回路１０５ｃ２、及び第２ＨＲ化駆動回路１０５ａ２が、それぞれ本発明の第１駆動回路、第２駆動回路、第３駆動回路、及び第４駆動回路の一例である。電流制限回路１０５ｂが、本発明の電流制限回路の一例である。また、行選択回路１０３及び列選択回路１０４が、それぞれ本発明の第１選択回路及び第２選択回路の一例である。
　図３６は、図３５においてＡで示す、メモリセルＭ１１の構成を示す断面図である。
　電流制御素子２１２、抵抗変化素子２１３は、各々、図３５における電流制御素子Ｄ１１、抵抗変化素子Ｒ１１に対応している。
　メモリセル２２０は、図３６に示すように、Ａｌで構成される第１層配線２０１、第１ビア２０２、Ｐｔで構成される抵抗変化素子の第２電極２０９、酸素不足型タンタル酸化物で構成される抵抗変化層２０８、ＴａＮで構成される抵抗変化素子の第１電極２０７、第２ビア２０６、ＴａＮで構成される電流制御素子の第４電極２０５、窒素不足型シリコン窒化物で構成される電流制御層２０４、ＴａＮで構成される電流制御素子の第３電極２０３、第３ビア２１０、Ａｌで構成される第２層配線２１１を順に形成して構成されており、抵抗変化素子の第１電極２０７と第２電極２０９とは異なる材料で構成されている。
　ここで、ビット線ＢＬｊ側に接続されているより下層の第２電極２０９を、ワード線ＷＬｉ側に接続される第１電極２０７に比べ標準電極電位がより高い材料であるＰｔで構成することを、もう１つの特徴としている。
　このメモリセル構造では、本発明の基礎データでも説明したように、抵抗変化動作は、第１電極を構成するＴａＮよりも高い標準電極電位を有するＰｔで構成される第２電極と、抵抗変化層２０８との界面近傍で起こり、その動作はＡモードに対応している。
　図３６で、第１層配線２０１はビット線ＢＬ１に、第２層配線２１１はワード線ＷＬ１に対応しているので、第１層配線２０１の電圧に対し第２層配線２１１の電圧が所定電圧ＶＬｔｈ以上高くなったとき、抵抗変化素子２１３は低抵抗状態に変化し、第２層配線２１１の電圧に対し第１層配線２０１の電圧が所定電圧ＶＨｔｈ以上高くなったとき、抵抗変化素子２１３は高抵抗状態に変化する。
　書き込み回路１０５の具体回路は、図２３Ａ及び図２３Ｂと同様である。
　書き込みモードにおいて、データ“０”書き込み、即ち低抵抗化書き込みが指示されると、Ｃ＿ＮＬＲがロウレベル、Ｃ＿ＬＲがハイレベルに設定され、第１ＬＲ化駆動回路１０５ａ１のＰ型ＭＯＳトランジスタＭＰ１と、第２ＬＲ化駆動回路１０５ｃ２のＮ型ＭＯＳトランジスタＭＮ２がオンし、第１ＬＲ化駆動回路１０５ａ１の出力電流がワード線ＷＬｉ、メモリセルＭｉｊ、ビット線ＢＬｊを主経路とし、第２ＬＲ化駆動回路１０５ｃ２に流れ込む電流経路が形成される。
　また、電流制限回路１０５ｂの出力は、Ｎ型ＭＯＳトランジスタＭＮ３で電流制限されるとともに、その出力電圧ＶＬＲ＿Ｏは、ＭＮ３の閾値電圧をＶｔｈ＿ＭＮ３とすると、ＶＣＬ－Ｖｔｈ＿ＭＮ３の電圧に上限が制限される。それとともに、トランジスタＭＮ３がソースフォロワ特性を持つため、低抵抗化書き込み電源電圧ＶＬＲを一定電圧以上に設定すると、トランジスタＭＮ３は定電流源として動作する。
　書き込みモードにおいてデータ“１”書き込み、即ち高抵抗化書き込みが指示されると、Ｃ＿ＮＨＲがロウレベル、Ｃ＿ＨＲがハイレベルに設定され、第１ＨＲ化駆動回路１０５ｃ１のＰ型ＭＯＳトランジスタＭＰ２と、第２ＨＲ化駆動回路１０５ａ２のＮ型ＭＯＳトランジスタＭＮ１がオンし、第１ＨＲ化駆動回路１０５ｃ１の出力電流がビット線ＢＬｊ、メモリセルＭｉｊ、ワード線ＷＬｉを主経路とし、第２ＨＲ化駆動回路１０５ａ２に流れ込む電流経路が形成される。この電流経路に電流制限回路を含まないため、高抵抗化書き込み電源電圧ＶＨＲの増加に従い、電流は単調に増加する。
　［本発明の実施形態の基本構成における抵抗変化型不揮発性記憶装置の変形例４の動作］
　以上の様に構成された抵抗変化型不揮発性記憶装置１２０について、その動作を説明する。
　図３５のメモリセルＭ１１に対し、電圧を印加した場合の電圧と電流との関係は、上述した実施形態の基本構成、即ち図２４の場合と同様である。但しこの場合、メモリセルＭ１１（図３６における２２０）はＡモードで動作するため、図３６における第２層配線２１１に対し、第１層配線２０１が高い電位となる極性が正となる。
　変形例４における書き込み回路１０５の特性は、実施形態の基本構成の場合、即ち図２５Ａと同様であり、電流制限回路１０５ｂのＮ型ＭＯＳトランジスタＭＮ３の設定条件は、図２４、図２５Ｂから同様に求めることが可能であるため、ここでは説明は省略する。
　また、実施形態の基本構成（図２１）で述べたのと同様、電流制限回路１０５ｂは、第２ＬＲ化駆動回路１０５ｃ２側に設けてもよい。同様に、電流制限回路１０５ｂを、抵抗変化素子の第１電極と書き込み回路１０５との間に配置すること（図２６参照）、Ｐ型ＭＯＳトランジスタで構成すること（図２９Ａ及び図２９Ｂ参照）、抵抗変化素子の第２電極と書き込み回路１０５との間に配置すること（図３０参照）も可能である。
　次に、実施形態の基本構成の変形例４における抵抗変化型不揮発性記憶装置１２０にデータを書き込む場合の、書き込みサイクルでの動作例について、図３７Ａ及び図３７Ｂに示すタイミング図を参照しながら説明する。
　図３７Ａ及び図３７Ｂは、本発明の実施形態の基本構成の変形例４に係る不揮発性記憶装置の動作例を示すタイミング図である。図３７Ａは、データ「０」、即ち低抵抗状態を書き込む場合を、図３７Ｂは、データ「１」、即ち高抵抗状態を書き込む場合を示している。
　以下において、説明はメモリセルＭ１１が選択され、データの書き込み及び読み出しが行われる場合についてのみ示す。Ｍ１１が選択メモリセルとなる場合、Ｍ１２はワード線が選択電位、ビット線が非選択電位となる非選択メモリセル、Ｍ２１はワード線が非選択電位、ビット線が選択電位となる非選択メモリセル、Ｍ２２はワード線もビット線も非選択電位となる非選択メモリセルとなる。
　図３７Ａ及び図３７Ｂでは、選択メモリセルＭ１１に流れる電流とあわせて、非選択メモリセルＭ１２、Ｍ２１、Ｍ２２に流れる電流も示している。また電流波形は、ワード線からビット線の方向、即ち抵抗変化素子の第１電極から第２電極の方向に流れる電流を正極性としている。
　以下、図３７Ａ及び図３７Ｂについて、期間Ｔ１～Ｔ４の期間に分けて、その動作を説明する。なお、図３７Ａ及び図３７Ｂにおいて、ＶＤＤは抵抗変化型不揮発性記憶装置１２０に供給される電源電圧に対応している。
　図３７Ａに示すメモリセルＭ１１に対するデータ「０」書き込みサイクルにおいては、期間Ｔ１において、全ワード線をＶＰＲ＿ＷＬに、全ビット線を電圧ＶＰＲ＿ＢＬにプリチャージしておく。なお、プリチャージ電圧は、ワード線及びビット線の最大振幅の概ね中間電圧が設定されている。
　期間Ｔ１に続く期間Ｔ２は、まだ抵抗変化素子Ｒ１１が高抵抗状態にある期間で、行選択回路１０３でワード線ＷＬ１を、列選択回路１０４でビット線ＢＬ１を選択し、第１ＬＲ化駆動回路１０５ａ１を使用して選択ワード線ＷＬ１をＶＬＲに駆動し、第２ＬＲ化駆動回路１０５ｃ２を使用して選択ビット線ＢＬ１を０Ｖに駆動する。時間経過とともにワード線ＷＬ１の電位が上昇、ビット線ＢＬ１の電位が降下するが、ビット線ＢＬ１は比較的高速に降下するのに対し、電流制限回路１０５ｂを介して駆動されるワード線ＷＬ１は緩やかに上昇する。
　期間Ｔ３は、書き込み、即ち抵抗変化が生じ、低抵抗状態に遷移した期間を示している。期間Ｔ３では、選択メモリセルＭ１１に流れる電流値が増加して、抵抗変化素子２１３に第２電極２０９を基準にして第１電極２０７に、抵抗変化素子の低抵抗化電圧ＶＬｔｈとなる絶対値を持つ電圧が抵抗変化素子Ｒ１１に印加された時点で、高抵抗値から低抵抗値に書き込みが行われる。低抵抗化すると共に、メモリセルＭ１１に流れる電流は増加するが、電流制限回路１０５ｂがあるため、電流値は一定値以上増加しない。そのため、抵抗値が一定の値で低抵抗化は留まる。
　その後期間Ｔ４では、ワード線ＷＬ１及びビット線ＢＬ１の選択を解除し、全ワード線をＶＰＲ＿ＷＬに、全ビット線を電圧ＶＰＲ＿ＢＬにプリチャージして、データ「０」の書き込みが完了する。
　図３７Ｂに示すメモリセルＭ１１に対するデータ「１」書き込みサイクルにおいては、期間Ｔ１において、全ワード線をＶＰＲ＿ＷＬに、全ビット線を電圧ＶＰＲ＿ＢＬにプリチャージしておく。なお、プリチャージ電圧は、ワード線及びビット線の最大振幅の概ね中間電圧が設定されている。
　期間Ｔ１に続く期間Ｔ２は、まだ抵抗変化素子Ｒ１１が低抵抗状態にある期間で、行選択回路１０３でワード線ＷＬ１を、列選択回路１０４でビット線ＢＬ１を選択し、第１ＨＲ化駆動回路１０５ｃ１を使用して選択ビット線ＢＬ１をＶＨＲに駆動し、第２ＨＲ化駆動回路１０５ａ２を使用して選択ワード線ＷＬ１を０Ｖに駆動する。時間経過とともにビット線ＢＬ１の電位が上昇、ワード線ＷＬ１の電位が降下するが、電流制限回路を介さないため、ワード線ＷＬ１及びビット線ＢＬ１とも、比較的高速に変化する。
　期間Ｔ３は、書き込み、即ち抵抗変化が生じ、高抵抗状態に遷移した期間を示している。期間Ｔ３では、選択メモリセルＭ１１に流れる電流値が増加して、抵抗変化素子２１３に第１電極２０７を基準にして第２電極２０９に、抵抗変化素子の高抵抗化電圧ＶＨｔｈを超える絶対値を持つ電圧が印加された時点で、低抵抗値から高抵抗値に書き込みが行われる。
　その後期間Ｔ４では、ワード線ＷＬ１及びビット線ＢＬ１の選択を解除し、全ワード線をＶＰＲ＿ＷＬに、全ビット線を電圧ＶＰＲ＿ＢＬにプリチャージして、データ「１」の書き込みが完了する。
　なお、メモリセルＭｉｊは図３６に示す構造に限定されるものではなく、Ａモード特性を示す次のようなものでもよい。
　図３８Ａ～図３８Ｄはいずれも、図３６と同様に抵抗変化層を挟む上部電極及び下部電極構造において、互いに異なる電極材料からなり、かつ下部電極を上部電極と比べて標準電極電位がより高い材料で構成することにより、Ａモード動作をするメモリセルの展開例である。
　図３８Ａは、第２ビア２０６を設けず、抵抗変化素子２１３と電流制御素子２１２とを接する形で構成したメモリセルである。
　図３８Ｂは図３８Ａに対し、ＴａＮで構成される電流制御素子２１２の第４電極２０５とＴａＮで構成される抵抗変化素子２１３の第１電極とを、共通にしたメモリセルである。このメモリセルは、電極を共通にできるため、製造が容易となる。
　図３８Ｃは、第２ビア２０６と同一径で、抵抗変化素子２１３と電流制御素子２１２を構成したメモリセルである。このメモリセルは、第２ビア２０６と同一径で構成されるため、メモリセルを配線の最小間隔にあわせて配置することが可能となり、小面積化することができる。このメモリセルは、抵抗変化素子２１３及び電流制御素子２１２の、積層方向に直交する断面の大きさ（一例としては上記の径）を、ビアと比べて同一又はより小さく形成した一例である。
　図３８Ｄは図３８Ｃに対し、第１層配線２０１をＰｔで構成することにより、第１層配線を抵抗変化素子２１３の第２電極として使用し、第２層配線２１１をＴａＮで構成することにより、第２層配線を電流制御素子２１２の第３電極として使用している。この場合、抵抗変化素子２１３の第２電極、電流制御素子２１２の第３電極を別途設ける必要がなくなるため、小面積化が可能となる。なお図３８Ｄでは、第２層配線２１１、第１層配線２０１の双方をメモリセルの両端の電極と共通にする例を示したが、このうちのどちらか一方のみを共通としてもよい。
　以上では、第１層配線２０１の上に抵抗変化素子２１３、電流制御素子２１２、第２層配線２１１の順に構成する場合の構成例を説明したが、図３６、及び図３８Ａ、図３８Ｃ、図３８Ｄの各場合については、第１層配線２０１の上に電流制御素子２１２、抵抗変化素子２１３、第２層配線２１１の順に構成してもよい。そのような構成では、第１層配線２０１の上に、電流制御素子２１２の第４電極２０５、電流制御層２０４、第３電極２０３、抵抗変化素子２１３の第２電極２０９、抵抗変化層２０８、第１電極２０７、及び第２層配線２１１が、この順に形成される。
　図３９はＡモード動作をする別な構造のメモリセル２７０の一例を示す。なお、図３６と同じものは、同じ記号を付している。
　メモリセル２７０は、図３９に示すように、Ａｌで構成される第１層配線２０１、第１ビア２０２、Ｐｔで構成される抵抗変化素子の第２電極２０９、酸素含有率の高い第２のタンタル酸化物層２０８ｂ、酸素含有率の低い第１のタンタル酸化物層２０８ａ、Ｐｔで構成される抵抗変化素子の第１電極２０７、第２ビア２０６、ＴａＮで構成される電流制御素子の第４電極２０５、窒素不足型シリコン窒化物で構成される電流制御層２０４、ＴａＮで構成される電流制御素子の第３電極２０３、第３ビア２１０、Ａｌで構成される第２層配線２１１を順に形成して構成されており、第２のタンタル酸化物層２０８ｂを、抵抗変化素子の下部電極である第２電極２０９に接して構成することを特徴としている。
　この構造では、本発明の基礎データに記載した本出願の関連出願中で説明されているように、抵抗変化動作は下部電極である第２電極２０９と第２のタンタル酸化物層２０８ｂとの界面近傍で起こり、その動作はＡモードに対応している。
　図３９で、第１層配線２０１はビット線ＢＬ１に、第２層配線２１１はワード線ＷＬ１に対応しているので、第１層配線２０１の電圧に対し第２層配線２１１の電圧が所定電圧ＶＬｔｈ以上高くなったとき、抵抗変化素子２１３は低抵抗状態に変化し、第２層配線２１１の電圧に対し第１層配線２０１の電圧が所定電圧ＶＨｔｈ以上高くなったとき、抵抗変化素子２１３は高抵抗状態に変化する。
　図４０Ａ～図４０Ｃはそれぞれ、図３９と同様に抵抗変化層を挟む上部電極及び下部電極構造において、下部電極に接して酸素含有率の高い第２のタンタル酸化物層を配置し、何れもＡモード動作をするメモリセルの展開例である。
　図４０Ａは、第２ビア２０６を設けず、抵抗変化素子２１３と電流制御素子２１２とを接する形で構成したメモリセルである。
　図４０Ｂは、第２ビア２０６と同一径で、抵抗変化素子２１３と電流制御素子２１２を構成したメモリセルである。このメモリセルは、第２ビア２０６と同一径で構成されるため、メモリセルを配線の最小間隔にあわせて配置することが可能となり、小面積化することができる。このメモリセルは、抵抗変化素子２１３及び電流制御素子２１２の、積層方向に直交する断面の大きさ（一例としては上記の径）を、ビアと比べて同一又はより小さく形成した一例である。
　図４０Ｃは図４０Ｂに対し、第１層配線２０１をＰｔで構成することにより、第１層配線を抵抗変化素子２１３の第２電極として使用し、第２層配線２１１をＴａＮで構成することにより、第２層配線を電流制御素子２１２の第３電極として使用している。この場合、抵抗変化素子２１３の第２電極、電流制御素子２１２の第３電極を別途設ける必要がなくなるため、小面積化が可能となる。なお図４０Ｃでは、第２層配線２１１、第１層配線２０１の双方をメモリセルの両端の電極と共通にする例を示したが、このうちのどちらか一方のみを共通としてもよい。
　以上では、図３９、及び図４０Ａ～図４０Ｃについて、第１層配線２０１の上に抵抗変化素子２１３、電流制御素子２１２、第２層配線２１１の順に構成する場合の構成例を説明したが、第１層配線２０１の上に電流制御素子２１２、抵抗変化素子２１３、第２層配線２１１の順に構成してもよい。そのような構成では、第１層配線２０１の上に、電流制御素子２１２の第４電極２０５、電流制御層２０４、第３電極２０３、抵抗変化素子２１３の第２電極２０９、抵抗変化層２０８、第１電極２０７、及び第２層配線２１１が、この順に形成される。
　なお、図３６や図３８Ａ～図３８Ｄの電極構成の様に、標準電極電位がより高い材料で下部電極を構成し、それに接して図３９や図４０Ａ～図４０Ｃで示した酸素含有率の高い第２のタンタル酸化物層を配置するという、異電極と濃度の異なるタンタル酸化物層とを組み合せた構造でもよいことは、いうまでもない。さらに、第３電極２０３あるいは第３電極２０３及び電流制御層２０４は、それぞれ第２層配線２１１上に同じ配線形状で形成してもよい。また、第２電極２０９も、第１層配線２０１の下に、同じ配線形状で形成してもよい。
　［本発明の実施形態における抵抗変化型不揮発性記憶装置］
　以上述べてきた、本発明の実施形態の基本構成及びその変形例１～４を基にして、以下に、本発明の実施形態の詳細について説明する。
　上述した実施形態の基本構成及びその変形例１～４においては、抵抗変化素子を高抵抗化させるときは、抵抗変化素子の第２電極側に接続したＨＲ化駆動回路から電流を供給し、一方、低抵抗化させるときは、電流制限回路を介して、抵抗変化素子の第１電極側に接続したＬＲ化駆動回路から電流を供給し、電流制限回路を制御する。これにより、高抵抗化するときよりも少ない電流を供給することによって、想定以上の電流がメモリセルに流れることを防止し、抵抗変化素子にばらつきが少なく、所望の抵抗値を設定することが可能となる。さらには想定以上の電流がメモリセルに流れることを防止できるため、電流制御素子の信頼性低下、破壊を防止できる。
　しかしながら、抵抗変化素子を低抵抗化させるときに、電流制限回路を介して電流を供給するため、ビット線もしくはワード線を充放電する時間が長くなり、書き込み速度が低下する。
　ここで、電流制限は、抵抗変化素子が低抵抗状態に変化する時点で行われていればよく、低抵抗化書き込みを開始してから、抵抗変化素子が低抵抗状態に変化するまでの時間は、電流を制限する必要はない。このために、本実施形態においては、電流駆動能力を強化するブースト回路を設け、低抵抗状態への書き込みを開始してから抵抗変化素子が低抵抗状態に変化するまでの期間は、電流制限回路に加え、ブースト回路を併せて用いることにより、ビット線もしくはワード線を充放電する時間を短縮することができるため、書き込み速度を改善することが可能である。
　以下、本発明の抵抗変化型不揮発性記憶装置の実施形態として、電流制限回路に加え、ブースト回路を設けた１Ｄ１Ｒ型クロスポイントメモリ装置について説明する。以下、上述した、実施形態の基本構成やその変形例と同様の構成については、説明を適宜省略する。
　図４１は、本発明の実施形態に係る不揮発性記憶装置の構成を示すブロック図である。本実施形態は、抵抗変化現象が抵抗変化素子の上部電極近傍で生じると考えられるＢモード動作が生じるメモリセルの構成と、それに最適な制御が可能であり、かつその制御に伴って生じる速度低下を抑制可能な制御回路を示すものである。以下、本実施形態は、抵抗変化素子がＢモード動作を行う場合について説明するが、Ａモード動作を行う場合については、上述した、実施形態の基本構成の変形例４と同様である。
　図４１において、抵抗変化型不揮発性記憶装置１００は、半導体基板上に、メモリ本体部１０１を備えている。また、メモリ本体部１０１は、メモリアレイ１０２と、行選択回路１０３と、列選択回路１０４と、書き込み回路１０５と、選択ビット線に流れる電流量を検出し、記憶されているデータが「１」か「０」かを判定する読み出し回路１０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路１０７とを備えている。
　また、抵抗変化型不揮発性記憶装置１００は、抵抗変化型不揮発性記憶装置１００の外部より与えられるアドレス信号を入力とし、所定のアドレスを選択指示するアドレス入力回路１０８と、制御信号を入力とする制御回路１０９とを備えている。これらアドレス入力回路１０８及び制御回路１０９の出力信号がメモリ本体部１０１に供給され、メモリ本体部１０１の動作を制御している。
　メモリアレイ１０２、行選択回路１０３、列選択回路１０４、及びデータ入出力回路１０７は、図２１の場合と同様である。
　メモリアレイ１０２において、複数のメモリセルＭ１１、Ｍ１２、Ｍ２１及びＭ２２は複数のビット線ＢＬ１及びＢＬ２と複数のワード線ＷＬ１及びＷＬ２との交差点に配置される。また、各交差点に配置されたメモリセルの両端は、交差する１組のビット線とワード線とにそれぞれ接続されている。
　各メモリセルＭｉｊは、予め定められた第１の極性の第１電圧が印加されると第１範囲に属する抵抗値の低抵抗状態に変化し、かつ第１の極性とは逆の第２の極性の第２電圧が印加されると第１範囲よりも高い第２範囲に属する抵抗値の高抵抗状態に変化する抵抗変化素子Ｒｉｊと、抵抗変化素子Ｒｉｊと直列に接続される２端子の電流制御素子Ｄｉｊとを含む。
　書き込み回路１０５は、複数のメモリセルＭｉｊに複数のビット線ＢＬｊ及び複数のワード線ＷＬｉを介して印加される両極性の電圧を発生する。この書き込み回路１０５はデータ入出力回路１０７と接続される。書き込み回路１０５は、データ“０”書き込み、即ち低抵抗化書き込みを行うときにハイレベルを駆動する第１ＬＲ化駆動回路１０５ａ１と、その出力を入力とする電流制限回路１０５ｂと、低抵抗化書き込みを行うときにロウレベルを駆動する第２ＬＲ化駆動回路１０５ｃ２と、書き込み開始後の一定時間ハイレベルを駆動するブースト回路１０５ｄとを有している。また、書き込み回路１０５は、データ“１”書き込み、即ち高抵抗化書き込みを行うときにハイレベルを駆動する第１ＨＲ化駆動回路１０５ｃ１、及びロウレベルを駆動する第２ＨＲ化駆動回路１０５ａ２を有している。
　そして、書き込み回路１０５は、低抵抗化書き込みを行うとき、電流制限回路１０５ｂにより電流制限した信号を、列選択回路１０４を介して選択ビット線ＢＬｊに供給し、さらに低抵抗化書き込み開始後の一定期間は、電流制限回路１０５ｂを介さずに、上記信号をブースト回路１０５ｄから列選択回路１０４を介して選択ビット線ＢＬｊに供給する。一方、高抵抗化書き込みを行うときは、書き込み回路１０５は、電流制限機能を有しない第１ＨＲ化駆動回路１０５ｃ１から、行選択回路１０３を介して選択ワード線ＷＬｉに信号を供給することを１つの特徴としている。
　このように構成される抵抗変化型不揮発性記憶装置１００において、ビット線ＢＬｊ及びワード線ＷＬｉが、それぞれ本発明の第１信号線及び第２信号線の一例である。第１ＬＲ化駆動回路１０５ａ１、第１ＨＲ化駆動回路１０５ｃ１、第２ＬＲ化駆動回路１０５ｃ２、及び第２ＨＲ化駆動回路１０５ａ２が、それぞれ本発明の第１駆動回路、第２駆動回路、第３駆動回路、及び第４駆動回路の一例である。電流制限回路１０５ｂが、本発明の電流制限回路の一例であり、ブースト回路１０５ｄが、本発明のブースト回路の一例である。また、列選択回路１０４及び行選択回路１０３が、それぞれ本発明の第１選択回路及び第２選択回路の一例である。
　メモリセルＭ１１の構成を示す断面図は、図２２の場合と同様である。また、第１ＬＲ化駆動回路１０５ａ１、第１ＨＲ化駆動回路１０５ｃ１、第２ＬＲ化駆動回路１０５ｃ２、及び第２ＨＲ化駆動回路１０５ａ２は、図２３Ａ、図２３Ｂ、図２５Ａ、図２８Ａ、図２９Ａ、又は図２９Ｂの回路構成にて実現できる。
　電流制限回路１０５ｂは、書き込み回路１０５から複数のメモリセルへ流れる電流の経路に挿入される。また、電流制限回路１０５ｂは、複数のメモリセルを低抵抗状態に変化させる方向の第１電流と、複数のメモリセルを高抵抗状態に変化させる方向の第２電流とのうち、第１電流のみを制限する。
　ブースト回路１０５ｄは、書き込み回路１０５から複数のメモリセルへ流れる電流の経路に接続された出力端子１３０を有する。また、ブースト回路１０５ｄは、複数のメモリセルのうちいずれかを低抵抗状態に変化させるとき、当該メモリセルが低抵抗状態へ変化する前の第１期間において、出力端子１３０をブースト電圧源に短絡することにより第１電流を増加させる。
　図４２は、図４１の書き込み回路１０５中の、ブースト回路１０５ｄの具体的回路構成の一例を示している。書き込み回路１０５中の、第１ＬＲ化駆動回路１０５ａ１、第２ＨＲ化駆動回路１０５ａ２、第１ＨＲ化駆動回路１０５ｃ１、第２ＬＲ化駆動回路１０５ｃ２、電流制限回路１０５ｂについては、図２３Ａ、図２３Ｂ、図２５Ａ、図２８Ａ、図２９Ａ及び図２９Ｂのいずれかの場合と同様である。
　ブースト回路１０５ｄは、スイッチとして機能するＰ型ＭＯＳトランジスタＭＰ４で構成されている。このＰ型ＭＯＳトランジスタＭＰ４は、ブースト電圧源と出力端子１３０との間に接続されている。具体的には、Ｐ型ＭＯＳトランジスタＭＰ４のソース端子はブースト電圧源に接続されており、Ｐ型ＭＯＳトランジスタＭＰ４のドレイン端子は出力端子１３０に接続されている。
　Ｃ＿ＮＢＴは、低抵抗化書き込みパルスの発生時、その活性化後の一定期間（低抵抗状態への書き込みを開始してから一定期間）、ロウレベルとなるブースト制御信号である。つまり、Ｐ型ＭＯＳトランジスタＭＰ４は上記一定期間（第１期間）にオンし、メモリセルが低抵抗状態に変化する前に、オフする。
　また、Ｐ型ＭＯＳトランジスタＭＰ４のソース端子には、ブースト電圧源から供給されるブースト電源電圧ＶＢＴが供給され、当該Ｐ型ＭＯＳトランジスタＭＰ４が十分なブースト電流を駆動できる能力を有するように設定されている。
　書き込みモードにおいて、データ“０”書き込み、即ち低抵抗化書き込みが指示されると、低抵抗化書き込み開始後、メモリセルが低抵抗状態に変化するまでの間の一定期間（数ｎｓ～数十ｎｓ）、Ｃ＿ＮＢＴがロウレベル（電圧ＶＣＢＴ）に設定され、ブースト回路１０５ｄのＰ型ＭＯＳトランジスタＭＰ４がオンし、ブースト電源電圧ＶＢＴを供給するブースト電圧源からブースト回路１０５ｄ、ビット線ＢＬｊ、メモリセルＭｉｊ、ワード線ＷＬｉを経路とし、第２ＬＲ化駆動回路１０５ｃ２に電流が流れ込む電流経路が形成される。加えて、図２３Ａ、図２３Ｂ、図２５Ａ、図２８Ａ、図２９Ａ、又は図２９Ｂのいずれかの回路において、Ｃ＿ＮＬＲがロウレベル、Ｃ＿ＬＲがハイレベルに設定され、第１ＬＲ化駆動回路１０５ａ１のＰ型ＭＯＳトランジスタＭＰ１と、第２ＬＲ化駆動回路１０５ｃ２のＮ型ＭＯＳトランジスタＭＮ２とがオンし、第１ＬＲ化駆動回路１０５ａ１の出力電流が、電流制限回路１０５ｂ、ビット線ＢＬｊ、メモリセルＭｉｊ、ワード線ＷＬｉを主経路とし、第２ＬＲ化駆動回路１０５ｃ２に流れ込む電流経路が形成される。なお、電流制限回路１０５ｂの出力は、Ｎ型ＭＯＳトランジスタＭＮ３で電流制限されるとともに、その出力電圧ＶＬＲ＿Ｏは、トランジスタＭＮ３の閾値電圧をＶｔｈ＿ＭＮ３とすると、ＶＣＬ－Ｖｔｈ＿ＭＮ３の電圧に上限が制限される。それとともに、トランジスタＭＮ３がソースフォロワ特性を持つため、低抵抗化書き込み電源電圧ＶＬＲを一定電圧以上に設定すると、トランジスタＭＮ３は定電流源として動作する。よって、メモリセルに流れる電流は一定となる。
　なお、電流制限回路１０５ｂは、ブースト回路１０５ｄと同時に動作してもよい。その時は、ブースト回路１０５ｄによる電流が支配的となり、選択されたメモリセルに接続された配線へのプリチャージが速やかになされる。
　一方、ブースト回路１０５ｄは、選択された抵抗変化素子に印加される電圧が、抵抗変化素子の低抵抗化電圧ＶＬｔｈに達する前にオフされ、上記電流制限が有効になるようにする必要がある。
　書き込みモードにおいてデータ“１”書き込み、即ち高抵抗化書き込みが指示された場合は、上述した実施形態の基本構成と同じである。
　［本発明の実施形態における抵抗変化型不揮発性記憶装置の動作］
　以上のように構成された抵抗変化型不揮発性記憶装置１００について、その動作を説明する。なお、メモリセルの動作は、上述した実施形態の基本構成の場合と同様のため、省略する。
　図４３Ａは、シミュレーションにより求めた、図２５Ａに示した書き込み回路を用いて低抵抗化書き込みを行った時の、ビット線ＢＬ１の経時変化を示す図である。既に述べた実施形態の基本構成の場合と同じく、メモリセルＭ１１の抵抗変化素子Ｒ１１は、低抵抗状態を想定して１０ｋΩの固定値としている。また、図４３Ａにおいて、比較のため、電流制限回路１０５ｂを介さない場合のビット線ＢＬ１の経時変化を、破線で示している。
　図４３Ａに示すように、電流制限回路１０５ｂを介することにより、ビット線ＢＬ１の立ち上がり速度が遅くなることがわかる。このため、Ｃ＿ＬＲがハイレベルに設定されてから、メモリセルＭ１１の抵抗変化素子Ｒ１１に印加される電圧が低抵抗化電圧ＶＬｔｈに達するまでの時間が、電流制限回路１０５ｂを介さない場合と比較して長くなる。
　これに対し、図２５Ａに示した書き込み回路に加え、図４２に示したブースト回路１０５ｄを接続し、ブースト制御信号Ｃ＿ＮＢＴを低抵抗化書き込み開始後、選択ビット線ＢＬ１の電位が低抵抗化電圧ＶＬｔｈに達するまでの一定期間ロウレベルにした場合のビット線ＢＬ１の経時変化を、図４３Ｂに示す。図４３Ｂに示すように、図４３Ａと比較して、ビット線ＢＬ１の立ち上がり速度が速くなり、Ｃ＿ＬＲがハイレベルに設定されてから、メモリセルＭ１１の抵抗変化素子Ｒ１１に印加される電圧が低抵抗化電圧ＶＬｔｈに達するまでの時間が短くなることがわかる。
　上述した実施形態の基本構成で説明したとおり、遅くとも、抵抗変化素子が低抵抗状態に変化する時点で電流制限を行う必要がある。そのため、ブースト制御信号Ｃ＿ＮＢＴは、抵抗変化素子が低抵抗状態への変化を開始する直前にハイレベルとなってブースト回路１０５ｄの出力をオフするよう、調整しておくことが望ましい。
　なお、ブースト制御信号Ｃ＿ＮＢＴは、例えば、制御回路１０９等により生成される。
　また、図４２に示すブースト回路１０５ｄの駆動能力は、ブースト電源電圧ＶＢＴ、ブースト制御電圧ＶＣＢＴ（Ｐ型ＭＯＳトランジスタＭＰ４のゲート電圧）のいずれか一方、もしくは両方を調整することで、調整可能である。ブースト電源電圧ＶＢＴを上昇、もしくはブースト制御電圧ＶＣＢＴを低減させ、ビット線に供給する電流能力を上げることによって、Ｃ＿ＬＲがハイレベルに設定されてから、メモリセルＭ１１の抵抗変化素子Ｒ１１に印加される電圧が低抵抗化電圧ＶＬｔｈに達するまでの時間を短くすることができる。
　一方、ブースト電源電圧ＶＢＴを低減、もしくはブースト制御電圧ＶＣＢＴを上昇させることにより、ブースト回路１０５ｄを活性化させたときにメモリセルに印加される電圧を抑えることできるため、より安定して低抵抗化書き込みを行うことが可能である。さらには、ブースト電源電圧ＶＢＴを抵抗変化素子の低抵抗化電圧ＶＬｔｈ以下とすることにより、抵抗変化素子が低抵抗化する時点で、ブースト回路１０５ｄからは電流が供給されず、電流制限回路１０５ｂのみから電流が供給されるため、抵抗変化素子に対し確実に電流制限を行うことが可能となる。
　ブースト制御電圧ＶＣＢＴは、メモリセルの抵抗変化素子が低抵抗状態に変化するまでの一定期間、ロウレベル（Ｐ型ＭＯＳトランジスタＭＰ４をオン）になる。この一定期間は、図４４に示すように、ブースト回路１０５ｄの出力信号を用いて生成してもよい。つまり、ブースト回路１０５ｄは、出力端子１３０の電圧をフィードバックした信号を用い、Ｐ型ＭＯＳトランジスタＭＰ４がオンした後、出力端子１３０の電圧が予め定められた電圧に達した際に、Ｐ型ＭＯＳトランジスタＭＰ４をオフしてもよい。
　図４４に示すブースト回路１０５ｄは、さらに、インバータ１３１と、ＮＡＮＤ回路１３２とを備える。
　Ｐ型ＭＯＳトランジスタＭＰ４のドレイン端子（出力端子１３０）は、インバータ１３１を介してＮＡＮＤ回路１３２の一方の入力端子に接続されている。また、ＮＡＮＤ回路１３２の他方の入力端子にブースト制御信号Ｃ＿ＢＴが入力されている。ここでＣ＿ＢＴは、低抵抗化書き込み開始後の一定期間、ハイレベルに設定されるブースト制御信号である。図４４の構成により、ブースト回路１０５ｄの出力電圧が低い間は、ＶＣＢＴはロウレベルとなり、ブースト回路１０５ｄはオンとなる。また、ブースト回路１０５ｄの出力電圧が上がるとＶＣＢＴはハイレベルとなり、ブースト回路１０５ｄはオフとなる。
　図４５は、この場合の各信号の経時変化を示す図である。図４５に示すように、ブースト制御信号Ｃ＿ＢＴがロウレベルからハイレベルに変化すると、制御電圧ＶＣＢＴがハイレベルからロウレベルに変化する。これにより、これにより、Ｐ型ＭＯＳトランジスタＭＰ４がオンすることにより、ブースト回路１０５ｄがオンする。
　その後、出力端子１３０（ＢＬ１）の電圧が、予め定められた電圧Ｖｔｈ１以上になると、制御電圧ＶＣＢＴがロウレベルからハイレベルに変化する。これにより、Ｐ型ＭＯＳトランジスタＭＰ４がオフすることにより、ブースト回路１０５ｄがオフする。
　なお、電圧Ｖｔｈ１は低抵抗化電圧ＶＬｔｈより小さい。また、この電圧Ｖｔｈ１は、インバータ１３１の論理閾値電圧（出力電圧が変化する入力電圧）により決定される。
　ここで、図４４のインバータ１３１の出力信号を、入力信号に対して緩やかに変化する様に設計し、同様にＮＡＮＤ回路１３２の出力信号を、入力信号に対して緩やかに変化する様に設計することにより、ブースト回路１０５ｄの出力電圧が上がるに従い、ブースト制御電圧ＶＣＢＴがロウレベルからハイレベルに徐々に変化する。これにより、ブースト回路１０５ｄの駆動能力を徐々に小さくしていくことができる。この構成によって、より最適にブースト回路１０５ｄの電流能力を制御することが可能である。
　また、一般に用いられるレプリカ回路を使用して、抵抗変化素子に低抵抗化電圧ＶＬｔｈが印加されるまでの期間、論理が反転する信号を生成し、当該信号の論理が反転する期間を上記一定期間として用いてもよい。
　なお、図４１の構成では、ブースト回路１０５ｄは列選択回路１０４に接続され、駆動電流は、電圧ＶＢＴを供給するブースト電圧源から供給されるが、図４６のように、ブースト回路１０５ｄを列選択回路１０４と第１ＬＲ化駆動回路１０５ａ１とに接続し、ブースト電流を、電圧源である第１ＬＲ化駆動回路１０５ａ１からブースト回路１０５ｄに供給してもよい。
　つまり、図４６に示す構成では、ブースト回路１０５ｄは、電流制限回路１０５ｂと並列に接続される。また、電流制限回路１０５ｂ及びブースト回路１０５ｄは、第１ＬＲ化駆動回路１０５ａ１と列選択回路１０４との間に挿入されている。
　［本発明の実施形態における抵抗変化型不揮発性記憶装置の変形例１］
　図４７は、本実施形態において、Ｐ型ＭＯＳトランジスタを用いてブースト回路１０５ｄを構成する場合の、図４１とは異なる変形例１を示している。
　図４７ではブースト回路１０５ｄは、抵抗変化素子の第１電極側と列選択回路１０４との間に配置している。これは、既に述べた基本構成の変形例１（図２６）において、ブースト回路１０５ｄを、抵抗変化素子の第１電極側と列選択回路１０４との間に配置した構成に相当する。
　つまり、図４７に示す構成では、電流制限回路１０５ｂは、列毎に設けられた複数の制限回路を含み、列選択回路１０４及び各ビット線の間に複数の制限回路（Ｎ型ＭＯＳトランジスタ）の各々が挿入されている。また、ブースト回路１０５ｄは、列毎に設けられた複数のブースト回路部（Ｐ型ＭＯＳトランジスタ）を含み、列選択回路１０４及び各ビット線の間に複数のブースト回路部の各々が挿入されている。また、互いに対応する列の制限回路（Ｎ型ＭＯＳトランジスタ）とブースト回路部（Ｐ型ＭＯＳトランジスタ）とは並列に接続されている。
　図４７の構成では、ブースト回路１０５ｄをメモリセルアレイの近くに配置するため、図４１の場合と比較して、よりメモリセルに近い位置でブーストの制御を行うことが可能となる。よって低抵抗化書き込み動作を行うときに、ブースト回路１０５ｄを介して充放電すべき容量負荷を低減することができるため、追随性よくブーストを行うことが可能となる。
　ここで、列選択回路１０４は一般に、Ｐ型ＭＯＳトランジスタと、Ｎ型ＭＯＳトランジスタと、デコーダ回路とで構成され、選択されたメモリセルに対応したビット線が択一的に選択される。この列選択回路１０４のＰ型ＭＯＳトランジスタのゲート電圧を、列選択信号とブースト制御信号とで制御することにより、列選択回路１０４に電流をブーストする機能を持たせることができる。この場合、ブースト回路１０５ｄを別途設ける必要がなくなり、面積を削減することができる。つまり、各Ｎ型ＭＯＳトランジスタ（制限回路）及び各Ｐ型ＭＯＳトランジスタ（ブースト回路部）のゲートに選択信号が供給されることで、電流制限回路１０５ｂ及びブースト回路１０５ｄは列選択回路１０４と共用されてもよい。
　［本発明の実施形態における抵抗変化型不揮発性記憶装置の変形例２］
　実施形態の基本構成の変形例２（図２７）で説明したように、電流制限回路１０５ｂは第１ＬＲ化駆動回路１０５ａ１側ではなく、図４８のように第２ＬＲ化駆動回路１０５ｃ２側に設けることも可能である。電流制限回路１０５ｂを第２ＬＲ化駆動回路１０５ｃ２側に設ける場合は、図４８に示すようにブースト回路１０５ｄも第２ＬＲ化駆動回路１０５ｃ２側に設け（ブースト回路１０５ｄを行選択回路１０３と第２ＬＲ化駆動回路１０５ｃ２に接続）、さらにブースト回路１０５ｄを図４９に示すように、Ｎ型ＭＯＳトランジスタＭＮ４で構成し、ブースト制御信号Ｃ＿ＢＴを、低抵抗化書き込みパルスの発生時、その活性化後の一定期間ハイレベルとすればよい。
　本変形例２では、ブースト制御電圧ＶＣＢＴは、メモリセルの抵抗変化素子が低抵抗状態に変化するまでの一定期間、ハイレベルになる。この一定期間は、図５０のように、ブースト回路１０５ｄの出力電圧を用いて生成してもよい。つまり、ブースト回路１０５ｄは、出力端子１３０の電圧をフィードバックした信号を用い、トランジスタＭＮ４がオンした後、出力端子１３０の電圧が予め定められた電圧に達した際に、トランジスタＭＮ４をオフしてもよい。
　また、図５０の構成では、Ｎ型ＭＯＳトランジスタＭＮ４のドレイン端子（出力端子１３０）を、ＡＮＤ回路１３３の一方の入力端子に接続し、他方の入力端子にブースト制御信号Ｃ＿ＢＴを接続している。ここで、Ｃ＿ＢＴは、低抵抗化書き込み開始後の一定期間、ハイレベルに設定されるブースト制御信号である。図５０の構成により、ブースト回路１０５ｄの出力電圧が高い間は、ＶＣＢＴはハイレベルとなり、ブースト回路１０５ｄの出力電圧が下がるとロウレベルとなるように制御される。さらには、ブースト回路１０５ｄの出力電圧が下がるに従い、ブースト制御電圧ＶＣＢＴはハイレベルからロウレベルに徐々に変化し、ブースト回路の駆動能力を小さくしていくことができるため、より最適にブースト回路の電流能力を制御することが可能である。
　また、図５１のように、ブースト回路１０５ｄの入力を第２ＬＲ化駆動回路１０５ｃ２に接続し、ブースト電流を第２ＬＲ化駆動回路１０５ｃ２からブースト回路１０５ｄに供給してもよい。つまり、図５１に示す構成では、ブースト回路１０５ｄは、電流制限回路１０５ｂと並列に接続される。また、電流制限回路１０５ｂ及びブースト回路１０５ｄは、第２ＬＲ化駆動回路１０５ｃ２と行選択回路１０３との間に挿入されている。
　さらに、図５２のように、ブースト回路１０５ｄを、抵抗変化素子の第２電極と行選択回路１０３との間に配置することも可能である。
　つまり、図５２に示す構成では、電流制限回路１０５ｂは、行毎に設けられた複数の制限回路を含み、行選択回路１０３及び各ワード線の間に複数の制限回路（Ｐ型ＭＯＳトランジスタ）の各々が挿入されている。また、ブースト回路１０５ｄは、行毎に設けられた複数のブースト回路部（Ｎ型ＭＯＳトランジスタ）を含み、行選択回路１０３及び各ワード線の間に複数のブースト回路部の各々が挿入されている。また、対応する列の制限回路（Ｐ型ＭＯＳトランジスタ）とブースト回路部（Ｎ型ＭＯＳトランジスタ）とは並列に接続されている。
　図５２の構成では、ブースト回路１０５ｄをメモリセルアレイの近くに配置するため、図４８の場合と比較して、よりメモリセルに近い位置でブーストの制御を行うことが可能となる。したがって、低抵抗化書き込み動作を行うときに、ブースト回路１０５ｄを介して充放電すべき容量負荷を低減することができるため、追随性よくブーストを行うことが可能となる。
　ここで、行選択回路１０３は一般に、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタと、デコーダ回路とで構成され、選択されたメモリセルに対応したワード線が択一的に選択される。この行選択回路１０３のＰ型ＭＯＳトランジスタのゲート電圧を、行選択信号とブースト制御信号とで制御することにより、行選択回路１０３に電流をブーストする機能を持たせることができる。この場合、ブースト回路１０５ｄを別途設ける必要がなくなり、面積を削減することができる。つまり、各Ｐ型ＭＯＳトランジスタ（制限回路）及び各Ｎ型ＭＯＳトランジスタ（ブースト回路部）のゲートに選択信号が供給されることで、電流制限回路１０５ｂ及びブースト回路１０５ｄは行選択回路１０３と共用されてもよい。
　次に、本実施形態における抵抗変化型不揮発性記憶装置１００にデータを書き込む場合の、書き込みサイクルでの動作例について、図５３に示すタイミング図を参照しながら説明する。
　図５３では、データ「０」、即ち低抵抗状態を書き込む場合のみを示しており、データ「１」即ち高抵抗状態を書き込む場合は、第１の実施例の図３１Ｂと同様である。
　以下において、説明はメモリセルＭ１１が選択され、データの書き込みが行われる場合についてのみ示す。メモリセルＭ１１が選択メモリセルとなる場合、メモリセルＭ１２はワード線が選択電位、ビット線が非選択電位となる非選択メモリセルであり、メモリセルＭ２１はワード線が非選択電位、ビット線が選択電位となる非選択メモリセルであり、メモリセルＭ２２はワード線もビット線も非選択電位となる非選択メモリセルである。図５３では、選択メモリセルＭ１１に流れる電流とあわせて、非選択メモリセルＭ１２、Ｍ２１、Ｍ２２に流れる電流も示している。また電流波形は、ワード線からビット線の方向、即ち抵抗変化素子の第２電極から第１電極の方向に流れる電流を正極性としている。
　以下、図５３について、期間Ｔ１～Ｔ４の期間に分けて、その動作を説明する。なお、図５３において、ＶＤＤは抵抗変化型不揮発性記憶装置１００に供給される電源電圧に対応している。
　図５３に示すメモリセルＭ１１に対するデータ「０」書き込みサイクルにおいては、期間Ｔ１において、全ワード線（ＷＬ１及びＷＬ２）をＶＰＲ＿ＷＬに、全ビット線（ＢＬ１及びＢＬ２）を電圧ＶＰＲ＿ＢＬにプリチャージしておく。なお、プリチャージ電圧は、ワード線及びビット線の最大振幅の概ね中間電圧が設定されている。
　期間Ｔ１に続く期間Ｔ２は、まだ抵抗変化素子Ｒ１１が高抵抗状態にある期間で、行選択回路１０３でワード線ＷＬ１を、列選択回路１０４でビット線ＢＬ１を選択し、第１ＬＲ化駆動回路１０５ａ１を使用して選択ビット線ＢＬ１をＶＬＲに駆動し、第２ＬＲ化駆動回路１０５ｃ２を使用して選択ワード線ＷＬ１を０Ｖに駆動する。また、ブースト回路１０５ｄを使用して選択ビット線ＢＬ１を駆動するが、ブースト制御信号Ｃ＿ＮＢＴは期間Ｔ２においてオフ、即ちハイレベルとなる。時間経過とともにビット線ＢＬ１の電位が上昇、ワード線ＷＬ１の電位が降下する。ここで、ワード線ＷＬ１は図３１Ａ及び図３１Ｂに示す第１の実施例の場合と同様、比較的高速に降下するが、ビット線ＢＬ１は第１ＬＲ化駆動回路１０５ａ１に加え、ブースト回路１０５ｄによっても駆動されるため、第１の実施例の場合と比較すると高速に上昇する。
　期間Ｔ３は、書き込み、即ち抵抗変化が生じ、低抵抗状態に遷移する期間を示している。期間Ｔ３では、選択メモリセルＭ１１に流れる電流値が増加して、抵抗変化素子Ｒ１１に、第２電極２０９を基準にして第１電極２０７に抵抗変化素子の低抵抗化電圧ＶＬｔｈを超える絶対値を持つ電圧が印加された時点で、高抵抗値から低抵抗値に書き込みが行われる。低抵抗化すると共に、メモリセルＭ１１に流れる電流は増加するが、電流制限回路１０５ｂがあるため、電流値は一定値以上増加しない。そのため、抵抗値が一定の値で低抵抗化は留まる。
　その後期間Ｔ４では、ワード線ＷＬ１及びビット線ＢＬ１の選択を解除し、全ワード線をＶＰＲ＿ＷＬに、全ビット線を電圧ＶＰＲ＿ＢＬにプリチャージして、データ「０」の書き込みが完了する。
　なお、メモリセルＭｉｊは図２２に示す構造に限定されるものではなく、図３２Ａ～図３２Ｄ、図３３、図３４Ａ～図３４Ｃに示す構成でもよい。さらには図２２や図３２Ａ～図３２Ｄの電極構成のように、標準電極電位がより高い材料で上部電極を構成し、それに接して図３３や図３４Ａ～図３４Ｃで示した酸素含有率の高い第２のタンタル酸化物層を配置するという、異電極と濃度の異なるタンタル酸化物層とを組み合せた構造でもよいことは、実施形態の基本構成で述べた場合と同様である。
　また、本発明の抵抗変化型不揮発性記憶装置は、タンタル酸化物、ハフニウム酸化物以外に、ジルコニウム酸化物などの他の遷移金属酸化物についても同様に適用できる。また、上下電極間に挟まれる遷移金属酸化物層としては、抵抗変化を発現する主たる抵抗変化層として、タンタル、ハフニウム、ジルコニウム等の酸化物層が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。抵抗値の微調整等で、他元素を少量、意図的に含めることも可能であり、このような場合も本発明の範囲に含まれるものである。また、スパッタリングにて抵抗膜を形成した際に、残留ガスや真空容器壁からのガス放出などにより、意図しない微量の元素が抵抗膜に混入することがあるが、このような微量の元素が抵抗膜に混入した場合も本発明の範囲に含まれることは当然である。
　また、上記各図において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
　また、上記実施形態に係る、抵抗変化型不揮発性記憶装置、及びその変形例の機能又は構成のうち少なくとも一部を組み合わせてもよい。
　また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。さらに、上で示した論理回路の構成は本発明を具体的に説明するために例示するものであり、異なる構成の論理回路により同等の入出力関係を実現することも可能である。また、上記で示した各構成要素の材料は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された材料に制限されない。
　また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、バイポーラトランジスタ等の他のトランジスタを用いてもよい。
　更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
　本発明の抵抗変化型不揮発性記憶装置は、高い信頼性と安定した書き換え特性とを有しており、デジタル家電、メモリカード、携帯型電話機、及びパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性メモリ装置として有用である。
　１００、１２０　　抵抗変化型不揮発性記憶装置
　１０１、１２１　　メモリ本体部
　１０２、１２２　　メモリアレイ
　１０３　　行選択回路
　１０４　　列選択回路
　１０５　　書き込み回路
　１０５ａ１　　第１ＬＲ化駆動回路
　１０５ａ２　　第２ＨＲ化駆動回路
　１０５ｂ　　電流制限回路
　１０５ｃ１　　第１ＨＲ化駆動回路
　１０５ｃ２　　第２ＬＲ化駆動回路
　１０５ｄ　　ブースト回路
　１０６　　読み出し回路
　１０７　　データ入出力回路
　１０８　　アドレス入力回路
　１０９　　制御回路
　１３０　　出力端子
　１３１　　インバータ
　１３２　　ＮＡＮＤ回路
　１３３　　ＡＮＤ回路
　２００、２２０、２５０、２７０、１００１、１２８０、Ｍｉｊ、Ｍ１１、Ｍ１２、Ｍ２１、Ｍ２２　　メモリセル
　２０１　　第１層配線
　２０２　　第１ビア
　２０３　　第３電極
　２０４　　電流制御層
　２０５　　第４電極
　２０６　　第２ビア
　２０７　　第１電極
　２０８、１２３０、３３０２　　抵抗変化層
　２０８ａ　　第１のタンタル酸化物層
　２０８ｂ　　第２のタンタル酸化物層
　２０９　　第２電極
　２１０　　第３ビア
　２１１　　第２層配線
　２１２、Ｄｉｊ、Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２　　電流制御素子
　２１３、１００３、１２６０、Ｒｉｊ、Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２　　抵抗変化素子
　５００　　不揮発性記憶素子
　５０１　　単結晶シリコン基板
　５０２　　酸化物層
　５０３、１２５０、１４０１、１５０１、３３０１　　下部電極
　５０４、１４０２、１５０２　　酸素不足型のＴａ酸化物層（酸素不足型のＨｆ酸化物層）
　５０５、１２４０、１４０３、１５０３、３３０３　　上部電極
　５０６　　素子領域
　１００２、ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４　　トランジスタ
　１２００　　不揮発性記憶装置
　１２７０　　ダイオード素子
　１４０４、１５０４　　酸素イオン
　ＢＬｊ、ＢＬ１、ＢＬ２　　ビット線
　ＷＬｉ、ＷＬ１、ＷＬ２　　ワード線

Claims (20)

  1. 　予め定められた第１の極性の第１電圧が印加されると第１範囲に属する抵抗値の低抵抗状態に変化し、かつ前記第１の極性とは逆の第２の極性の第２電圧が印加されると前記第１範囲よりも高い第２範囲に属する抵抗値の高抵抗状態に変化する抵抗変化素子と、２端子の電流制御素子とを直列に接続してなる複数のメモリセルと、
    　互いに交差する複数の第１信号線及び複数の第２信号線と、
    　前記複数のメモリセルを前記複数の第１信号線と前記複数の第２信号線との交差点に配置し、各交差点に配置されたメモリセルの両端を交差する１組の前記第１信号線と前記第２信号線とにそれぞれ接続してなるメモリセルアレイと、
    　前記複数のメモリセルに前記複数の第１信号線及び前記複数の第２信号線を介して印加される両極性の電圧を発生する書き込み回路と、
    　前記書き込み回路から前記複数のメモリセルへ流れる電流の経路に挿入され、前記複数のメモリセルを低抵抗状態に変化させる方向の第１電流と、前記複数のメモリセルを高抵抗状態に変化させる方向の第２電流とのうち、前記第１電流のみを制限する電流制限回路と、
    　前記電流制限回路と並列に接続され、前記複数のメモリセルのうちいずれかを低抵抗状態に変化させるとき、当該メモリセルが低抵抗状態へ変化する前の第１期間において、前記電流の経路と電圧源とを短絡することにより前記第１電流を増加させるブースト回路と、を備える
    　抵抗変化型不揮発性記憶装置。
  2. 　前記ブースト回路は、
    　前記電流の経路に接続された出力端子と、
    　前記電圧源と前記出力端子との間に接続されたスイッチとを備え、
    　前記スイッチは、前記第１期間にオンする
    　請求項１に記載の抵抗変化型不揮発性記憶装置。
  3. 　前記スイッチはトランジスタであり、
    　前記トランジスタのソース端子は前記電圧源に接続されており、
    　前記トランジスタのドレイン端子は前記出力端子に接続されおり、
    　前記トランジスタは前記第１期間にオンする
    　請求項２に記載の抵抗変化型不揮発性記憶装置。
  4. 　前記スイッチは、前記メモリセルが低抵抗状態に変化する前に、オフする
    　請求項２に記載の抵抗変化型不揮発性記憶装置。
  5. 　前記ブースト回路は、前記出力端子の電圧をフィードバックした信号を用い、前記スイッチがオンした後、前記出力端子の電圧が予め定められた電圧に達した際に、前記スイッチをオフする
    　請求項４に記載の抵抗変化型不揮発性記憶装置。
  6. 　前記各メモリセルは、接続されている第１信号線と第２信号線とを介して、前記第１信号線の電圧が前記第２信号線の電圧よりも高い前記第１の極性の第１電圧が印加されたときに前記低抵抗状態に変化し、前記第１極性とは逆の前記第２の極性の第２電圧が印加されたときに前記高抵抗状態に変化し、
    　前記書き込み回路は、前記第１電圧以上の第１駆動電圧を発生する第１駆動回路と、前記第２電圧以上の第２駆動電圧を発生する第２駆動回路と、前記第１駆動電圧の基準となる電圧を発生する第３駆動回路と、前記第２駆動電圧の基準となる電圧を発生する第４駆動回路とを有し、
    　前記抵抗変化型不揮発性記憶装置は、さらに、
    　前記第１駆動回路及び前記第４駆動回路と、前記複数の第１信号線の中から選択される１つの第１信号線とを接続する第１選択回路と、
    　前記第２駆動回路及び前記第３駆動回路と、前記複数の第２信号線の中から選択される１つの第２信号線とを接続する第２選択回路と
    　を備え、
    　前記電流制限回路及び前記ブースト回路は、前記第１駆動回路と前記第１選択回路との間に挿入されている
    　請求項１に記載の抵抗変化型不揮発性記憶装置。
  7. 　前記各メモリセルは、接続されている第１信号線と第２信号線とを介して、前記第１信号線の電圧が前記第２信号線の電圧よりも高い前記第１の極性の第１電圧が印加されたときに前記低抵抗状態に変化し、前記第１極性とは逆の前記第２の極性の第２電圧が印加されたときに前記高抵抗状態に変化し、
    　前記書き込み回路は、前記第１電圧以上の第１駆動電圧を発生する第１駆動回路と、前記第２電圧以上の第２駆動電圧を発生する第２駆動回路と、前記第１駆動電圧の基準となる電圧を発生する第３駆動回路と、前記第２駆動電圧の基準となる電圧を発生する第４駆動回路とを有し、
    　前記抵抗変化型不揮発性記憶装置は、さらに、
    　前記第１駆動回路及び前記第２駆動回路と、前記複数の第１信号線の中から選択される１つの第１信号線とを接続する第１選択回路と、
    　前記第３駆動回路及び前記第４駆動回路と、前記複数の第２信号線の中から選択される１つの第２信号線とを接続する第２選択回路と
    　を備え、
    　前記電流制限回路は複数の制限回路を含み、前記第１選択回路及び前記各第１信号線の間に前記複数の制限回路の各々が挿入されており、
    　前記ブースト回路は複数のブースト回路部を含み、前記第１選択回路及び前記各第１信号線の間に前記複数のブースト回路部の各々が挿入されている
    　請求項１に記載の抵抗変化型不揮発性記憶装置。
  8. 　前記各メモリセルは、接続されている第１信号線と第２信号線とを介して、前記第１信号線の電圧が前記第２信号線の電圧よりも高い前記第１の極性の第１電圧が印加されたときに前記低抵抗状態に変化し、前記第１極性とは逆の前記第２の極性の第２電圧が印加されたときに前記高抵抗状態に変化し、
    　前記書き込み回路は、前記第１電圧以上の第１駆動電圧を発生する第１駆動回路と、前記第２電圧以上の第２駆動電圧を発生する第２駆動回路と、前記第１駆動電圧の基準となる電圧を発生する第３駆動回路と、前記第２駆動電圧の基準となる電圧を発生する第４駆動回路とを有し、
    　前記抵抗変化型不揮発性記憶装置は、さらに、
    　前記第１駆動回路及び前記第２駆動回路と、前記複数の第１信号線の中から選択される１つの第１の信号線とを接続する第１選択回路と、
    　前記第３駆動回路及び前記第４駆動回路と、前記複数の第２信号線の中から選択される１つの第２の信号線とを接続する第２選択回路と
    　を備え、
    　前記電流制限回路及び前記ブースト回路は、前記第３駆動回路及び前記第２選択回路の間に挿入されている
    　請求項１に記載の抵抗変化型不揮発性記憶装置。
  9. 　前記各メモリセルは、接続されている第１信号線と第２信号線とを介して、前記第１信号線の電圧が前記第２信号線の電圧よりも高い前記第１の極性の第１電圧が印加されたときに前記低抵抗状態に変化し、前記第１極性とは逆の前記第２の極性の第２電圧が印加されたときに前記高抵抗状態に変化し、
    　前記書き込み回路は、前記第１電圧以上の第１駆動電圧を発生する第１駆動回路と、前記第２電圧以上の第２駆動電圧を発生する第２駆動回路と、前記第１駆動電圧の基準となる電圧を発生する第３駆動回路と、前記第２駆動電圧の基準となる電圧を発生する第４駆動回路とを有し、
    　前記抵抗変化型不揮発性記憶装置は、さらに、
    　前記第１駆動回路及び前記第２駆動回路と、前記複数の第１信号線の中から選択される１つの第１信号線とを接続する第１選択回路と、
    　前記第３駆動回路及び前記第４駆動回路と、前記複数の第２信号線の中から選択される１つの第２信号線とを接続する第２選択回路と
    　を備え、
    　前記電流制限回路は複数の制限回路を含み、前記第２選択回路及び前記各第２信号線の間に前記複数の制限回路の各々が挿入されており、
    　前記ブースト回路は複数のブースト回路部からなり、前記第２選択回路及び前記各第２信号線の間に前記複数のブースト回路部の各々が挿入されている
    　請求項１に記載の抵抗変化型不揮発性記憶装置。
  10. 　前記電流制限回路は、Ｎ型ＭＯＳトランジスタで構成されており、
    　前記ブースト回路は、前記Ｎ型ＭＯＳトランジスタと並列に接続されたＰ型ＭＯＳトランジスタで構成されている
    　請求項６又は７に記載の抵抗変化型不揮発性記憶装置。
  11. 　前記電流制限回路は、Ｎ型ＭＯＳトランジスタで構成されており、
    　前記抵抗変化素子を、前記第１範囲に属する抵抗値のなかで、前記メモリセルに第３電圧が印加されたときに設定される第３抵抗値より大きく、かつ前記第３電圧よりも小さい第４電圧が印加されたときに設定される第４抵抗値より小さい抵抗値に設定するとき、
    　前記Ｎ型ＭＯＳトランジスタのゲート電圧は、前記第４電圧に前記Ｎ型ＭＯＳトランジスタの閾値電圧の絶対値を加えた値より大きく、前記第３電圧に前記Ｎ型ＭＯＳトランジスタの閾値電圧の絶対値を加えた値より小さく、かつ前記第１駆動電圧以下の電圧に設定される
    　請求項６又は７に記載の抵抗変化型不揮発性記憶装置。
  12. 　前記電流制限回路は、Ｎ型ＭＯＳトランジスタで構成されており、
    　前記抵抗変化素子を、前記第１範囲に属する抵抗値のなかで、前記メモリセルに第３電圧が印加されたときに設定される第３抵抗値より大きく、かつ前記第３電圧よりも小さい第４電圧が印加されたときに設定される第４抵抗値より小さい抵抗値に設定するとき、
    　前記Ｎ型ＭＯＳトランジスタのゲート電圧は、前記第１駆動電圧から前記第３電圧を減じて前記Ｎ型ＭＯＳトランジスタの閾値電圧の絶対値を加えた値より大きく、かつ前記第１駆動電圧から前記第４電圧を減じて前記Ｎ型ＭＯＳトランジスタの閾値電圧の絶対値を加えた値より小さい電圧に設定される
    　請求項８に記載の抵抗変化型不揮発性記憶装置。
  13. 　前記電流制限回路における前記各制限回路は、Ｎ型ＭＯＳトランジスタで構成されており、
    　前記ブースト回路における前記各ブースト回路部は、前記Ｎ型ＭＯＳトランジスタと並列に接続されたＰ型ＭＯＳトランジスタで構成されており、
    　前記各Ｎ型ＭＯＳトランジスタ及び前記各Ｐ型ＭＯＳトランジスタのゲートに選択信号が供給されることで、前記電流制限回路及び前記ブースト回路は前記第１選択回路と共用される
    　請求項７に記載の抵抗変化型不揮発性記憶装置。
  14. 　前記電流制限回路は、Ｐ型ＭＯＳトランジスタで構成されており、
    　前記ブースト回路は、前記Ｐ型ＭＯＳトランジスタと並列に接続されたＮ型ＭＯＳトランジスタで構成されている
    　請求項８又は９に記載の抵抗変化型不揮発性記憶装置。
  15. 　前記電流制限回路は、Ｐ型ＭＯＳトランジスタで構成されており、
    　前記抵抗変化素子を、前記第１範囲に属する抵抗値のなかで、前記メモリセルに第３電圧が印加されたときに設定される第３抵抗値より大きく、かつ前記第３電圧よりも小さい第４電圧が印加されたときに設定される第４抵抗値より小さい抵抗値に設定するとき、
    　前記Ｐ型ＭＯＳトランジスタのゲート電圧は、前記第４電圧から前記Ｐ型ＭＯＳトランジスタの閾値電圧の絶対値を減じた値より大きく、かつ前記第３電圧から前記Ｐ型ＭＯＳトランジスタの閾値電圧の絶対値を減じた値より小さい電圧に設定される
    　請求項６に記載の抵抗変化型不揮発性記憶装置。
  16. 　前記電流制限回路は、Ｐ型ＭＯＳトランジスタで構成されており、
    　前記抵抗変化素子を、前記第１範囲に属する抵抗値のなかで、前記メモリセルに第３電圧が印加されたときに設定される第３抵抗値より大きく、かつ前記第３電圧よりも小さい第４電圧が印加されたときに設定される第４抵抗値より小さい抵抗値に設定するとき、
    　前記Ｐ型ＭＯＳトランジスタのゲート電圧は、前記第１駆動電圧から前記第３電圧と前記Ｐ型ＭＯＳトランジスタの閾値電圧の絶対値とを減じた値より大きく、前記第１の駆動電圧から、前記第４電圧と前記Ｐ型ＭＯＳトランジスタの閾値電圧の絶対値とを減じた値より小さく、かつ前記第１駆動電圧の基準電圧以上の電圧に設定される
    　請求項８又は９に記載の抵抗変化型不揮発性記憶装置。
  17. 　前記電流制限回路における前記各制限回路は、Ｐ型ＭＯＳトランジスタで構成されており、
    　前記ブースト回路における前記各ブースト回路部は、前記Ｐ型ＭＯＳトランジスタと並列に接続されたＮ型ＭＯＳトランジスタで構成されており、
    　前記各Ｐ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタのゲートに選択信号が供給されることで、前記電流制限回路及び前記ブースト回路は前記第２選択回路と共用される
    　請求項９に記載の抵抗変化型不揮発性記憶装置。
  18. 　前記第３抵抗値は前記第１範囲に属する最小の抵抗値であり、
    　前記抵抗変化素子を前記第３抵抗値に設定するときに前記メモリセルに流れる電流は、前記電流制御素子が破壊されない最大の電流以下である
    　請求項１１、１２、１５、又は１６に記載の抵抗変化型不揮発性記憶装置。
  19. 　前記第４抵抗値は前記第１範囲に属する最大の抵抗値であり、
    　読み出し回路を用いて前記低抵抗状態と前記高抵抗状態とが判別可能であるような最大の抵抗値である
    　請求項１１、１２、１５、又は１６に記載の抵抗変化型不揮発性記憶装置。
  20. 　予め定められた第１の極性の第１電圧が印加されると第１範囲に属する抵抗値の低抵抗状態に変化しかつ前記極性とは逆の第２の極性の第２電圧が印加されると前記第１範囲よりも高い第２範囲に属する抵抗値の高抵抗状態に変化する抵抗変化素子を有する複数のメモリセルを備えた抵抗変化型不揮発性記憶装置への書き込み方法であって、
    　前記書き込み方法は、
    　前記複数のメモリセルに両極性の電圧を印加することにより、前記抵抗変化素子を前記低抵抗状態もしくは前記高抵抗状態に変化させる書き込みステップと、
    　前記複数のメモリセルを前記低抵抗状態に変化させる方向の第１電流と、前記複数のメモリセルを高抵抗状態に変化させる方向の第２電流とのうち、前記第１電流のみを制限する電流制限ステップと、
    　前記複数のメモリセルのうちいずれかを低抵抗状態に変化させるとき、当該メモリセルが低抵抗状態へ変化する前の第１期間において、前記第１電流を増加させるブーストステップと、を含む
    　抵抗変化型不揮発性記憶装置の書き込み方法。
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