JP4203532B2

JP4203532B2 - 不揮発性半導体記憶装置及びその書き換え方法

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Publication number: JP4203532B2
Application number: JP2008024514A
Authority: JP
Inventors: 康成細井; 信義粟屋; 公井上
Original assignee: National Institute of Advanced Industrial Science and Technology AIST; Sharp Corp
Current assignee: National Institute of Advanced Industrial Science and Technology AIST; Sharp Corp
Priority date: 2008-02-04
Filing date: 2008-02-04
Publication date: 2009-01-07
Anticipated expiration: 2026-01-13
Also published as: JP2008123690A

Description

本発明は、電圧印加によって抵抗特性の変化する可変抵抗素子を備えてなる不揮発性半導体記憶装置及びその書き換え方法に関する。

不揮発性半導体記憶装置は、携帯電話を始めとして、パーソナルコンピュータ、家電機器、ゲーム機器等に応用され、広く産業界で利用されている。現在産業上で利用されている主たる不揮発半導体記憶装置はフラッシュメモリである。フラッシュメモリは、原理的に微細化の限界に突き当たることが予測されており、フラッシュメモリに代わる新型の不揮発半導体記憶装置が広く研究されている。中でも金属酸化膜に電圧を印加することで抵抗を変化が起きる現象を利用した抵抗変化メモリは、微細化限界の点でフラッシュメモリに比べ有利であり、また高速のデータ書き換えが可能であることから近年研究開発が盛んに行われている。

ニッケル、鉄、銅、チタン等の金属酸化物に電圧を印加して抵抗が変化する現象自体は、１９６０年代から、研究されていたが（非特許文献１参照）、当時は実際のデバイスに実用化されることはなかった。１９９０年代末に、ペロブスカイト構造を有するマンガンや銅の酸化物に短時間の電圧パルスを与えることで、材料の劣化を最小限に抑え、抵抗を増減できることを利用して不揮発半導体記憶装置に応用することが提案され、続いてこれらの金属酸化物を用いた可変抵抗素子をトランジスタまたはダイオードと組み合わせて不揮発性の単位メモリ素子としたメモリアレイが実際に半導体チップ上に形成できることが実証され、２００２年のＩＥＤＭ（ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅＭｅｅｔｉｎｇ）において報告され（非特許文献２参照）、広く半導体業界で研究が行われる契機となった。その後、１９６０年代に研究がなされたニッケルや銅の酸化物でも同様の考えでトランジスタやダイオードとの組み合わせによるメモリ素子が報告されている。

これらの技術は全て、電圧パルスの印加により誘起される金属酸化膜の抵抗変化を利用し、異なる抵抗状態を不揮発性メモリ素子の記憶情報として利用するもので、基本的には同一技術であると考えられる。

上記のような電圧印加によって抵抗変化が誘起される可変抵抗素子は、使用される可変抵抗体の材料、電極材料、素子の形状、大きさ、測定条件により、様々な抵抗特性や抵抗変化特性を示す。しかしながら、かかる特性の多様性の要因は明らかではない。即ち、研究者は、たまたま作製した範囲で、不揮発性メモリ素子として最良の特性を示す動作条件を、その素子の動作条件としたものであり、これらの特性の全体像は十分に把握されず、統一的な設計指針の無い状況で現在に至っている。

かかる統一的な設計指針の無い状況は、上記可変抵抗素子が真の意味の工業的に利用可能な技術に至っていないことを示している。換言すれば、上記のような経験的に最適化された技術では、上記可変抵抗素子は、不揮発性メモリ素子単体、或いは、当該不揮発性メモリ素子を小規模に集積化した部品としては利用可能であっても、フラッシュメモリのような１００万〜１億個以上の大規模な集積度の高い品質保証を必要とする現在の半導体記憶装置に応用することは不可能である。

上述のような、全体像が把握されていない具体的事例として、上記可変抵抗素子のバイポーラ（双極性）スイッチング特性とモノポーラ（単極性）スイッチング特性が挙げられる。これらは、既にＩＥＤＭにて両方のスイッチング特性とその応用例が報告されている（非特許文献２参照）。

バイポーラスイッチングとは、正負の異なる２つの極性の電圧パルスを利用し、何れか一方の極性の電圧パルスで可変抵抗素子の抵抗を低抵抗状態から高抵抗状態に遷移させ、他方の極性の電圧パルスで高抵抗状態から低抵抗状態に遷移させることにより２つの抵抗状態間のスイッチングを実現するものである。

一方、モノポーラスイッチングは、同極性で長短２つの異なる印加時間（パルス幅）の電圧パルスを利用し、一方の印加時間の電圧パルスで可変抵抗素子の抵抗を低抵抗状態から高抵抗状態に遷移させ、他方の印加時間の電圧パルスで高抵抗状態から低抵抗状態に遷移させることにより２つの抵抗状態間のスイッチングを実現するものである。

現在までに、上記両方のスイッチング特性について、幾つかの報告がなされているが、作製した特定のメモリ素子の動作条件における特性を述べるに止まっている。

上記２つのスイッチング特性によるスイッチング動作は、夫々利点と問題点がある。即ち、バイポーラスイッチングは、抵抗の増大及び減少に伴う遷移時間が何れも数１０ｎｓ台若しくはそれ以下を実現できるため、これを利用した記憶装置は蓄積データの書き換えを非常に高速に実行できる。しかし、正負両極性の電圧パルスの印加を利用するために、半導体記憶装置を実現するための回路構成が複雑になり、チップサイズが大きくなり製造コストの増加を招く。

一方、モノポーラスイッチングは、単一極性の電圧パルスでスイッチング動作を実現できるため、回路構成を簡単化でき、チップサイズをバイポーラスイッチングに比べて小さくすることが可能となり、製造コスト面で優れる。更に、単位メモリ素子にダイオードと可変抵抗素子の組み合わせが利用できるため、クロスポイント型のメモリセルアレイ構成とした場合に問題となる隣接メモリセルからの回り込み電流の影響を大幅に低減でき、読み出し動作時における電気的特性の大幅な向上が期待できる。しかし、長短２種類の電圧パルスを使用し、特に長時間の電圧パルスの方は数μｓのパルス幅が必要となるためバイポーラスイッチに対し１００倍以上の書き換え時間を要する。更に、書き換え時のメモリセル電流はバイポーラスイッチングと同様に数１００μＡ〜数ｍＡであるため、メモリセル当たりの書き換え消費電力もバイポーラスイッチングの１００倍程度を要することになり、書き換え時の性能面では大幅にバイポーラスイッチングに劣ることになる。

一方、スイッチング動作の安定性という面では、何れのスイッチング特性においても、課題が存在する。スイッチング動作を安定して起こすためには、最適な電圧振幅の電圧パルスを選択する必要があるが、この電圧振幅はメモリ素子の持つ特性に合わせて試行錯誤の上決定せざるを得ない。従って、バイポーラスイッチングであっても印加する電圧パルスは極性の違いだけではなく電圧振幅も異なる電圧パルスを用いることでより安定なスイッチング動作となる場合が多い。

特開２００５−２５９１４号公報Ｈ．Ｐａｇｎｉａ他、"ＢｉｓｔａｂｌｅＳｗｉｔｃｈｉｎｇｉｎＥｌｅｃｔｒｏｆｏｒｍｅｄＭｅｔａｌ‐Ｉｎｓｕｌａｔｏｒ‐ＭｅｔａｌＤｅｖｉｃｅｓ"、ＰｈｙｓｉｃａＳｔａｔｕｓＳｏｌｉｄｉ（ａ）、１０８、ｐｐ．１１−６５、１９８８年Ｗ．Ｗ．Ｚｈｕａｎｇ他、"ＮｏｖｅｌｌＣｏｌｏｓｓａｌＭａｇｎｅｔｏｒｅｓｉｓｔｉｖｅＴｈｉｎＦｉｌｍＮｏｎｖｏｌａｔｉｌｅＲｅｓｉｓｔａｎｃｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ（ＲＲＡＭ）"、ＩＥＤＭＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ、ｐｐ．１９３−１９６、２００２年１２月

先ず、本発明が解決しようとする課題及びその解決手段について説明する前に、上述のバイポーラスイッチング特性及びモノポーラスイッチング特性に基づくスイッチング動作が安定的に実現し得るための条件について、本発明の基礎となる技術思想として説明する。つまり、従来現象自体の確認はされているにも拘らず、その安定したスイッチング動作に対する理論的な説明がなされていなかったバイポーラスイッチング特性及びモノポーラスイッチング特性が類似の材料及び構成で発現し得る理由につき、本願発明者等が見出した新知見に基づいて説明する。

図２５は、上部電極と下部電極の間に可変抵抗体を挟持した構造の可変抵抗素子における両電極間への電圧印加による基本的な抵抗変化特性を示す電流電圧特性である。図２５に示す電流電圧特性の測定は電流の上限値（コンプライアンス）を設定できる市販の測定器（例えば、ヒューレットパッカード社のパラメータアナライザ、型番４１５６Ｂ）を用いた。具体的な電圧値及び電流値は、測定対象となる個々の試料の材料、素子構造、製造工程、素子サイズにより異なるが、定性的な特性については、可変抵抗体の種類を問わず、例えば、可変抵抗体の材料が、鉄、ニッケル、銅、チタン等の酸化膜である場合に、図２５に示す特性を示す。

即ち、高抵抗状態の抵抗特性（図中Ａ）を示す可変抵抗素子に、閾値電圧Ｖａ（Ｖａ^＋またはＶａ⁻）以上の電圧を印加すると、低抵抗状態の抵抗特性（図中Ｂ）に遷移する。可変抵抗素子を流れる電流は、印加電圧Ｖａ以上で電流コンプライアンス値Ｉｃ１まで増加する。このとき電流コンプライアンス値Ｉｃ１を低抵抗状態（特性Ｂ）から高抵抗状態（特性Ａ）への遷移点Ｔｂでの電流値を越えない値に設定することで、コンプライアンス値Ｉｃ１以上の電流は流れず、電流値Ｉｃ１を維持したまま印加電圧を低下させると、高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）に遷移する。このとき、低抵抗状態に遷移後の印加電圧が遷移点Ｔｂでの閾値電圧Ｖｂ（Ｖｂ^＋またはＶｂ⁻）より低いため、抵抗特性は高抵抗状態（特性Ａ）に逆戻りせずに安定的に低抵抗状態（特性Ｂ）に遷移する。次に、電流コンプライアンス値を、遷移点Ｔｂでの電流値以上に設定するか、或いは、最初の設定を解除し、低抵抗状態の抵抗特性（図中Ｂ）を示す可変抵抗素子に、閾値電圧Ｖｂ以上の電圧を印加すると、可変抵抗素子を流れる電流が減少して、高抵抗状態の抵抗特性（図中Ａ）に遷移する。

高抵抗状態（図中Ａ）にあるとき、電流コンプライアンス値を設定せずに閾値電圧Ｖａ以上の電圧を印加し続けた場合、当該印加電圧が閾値電圧Ｖｂよりも大きいため、高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）への遷移が起こると直ぐに低抵抗状態（特性Ｂ）から高抵抗状態（特性Ａ）への遷移が発生する。結果として、可変抵抗素子の抵抗特性が高抵抗状態（特性Ａ）と低抵抗状態（特性Ｂ）の間で変化し続けるという不安定な発振現象が発生することになる。このような発振状態から印加電圧を低下させると、大きい方の閾値電圧Ｖａ未満の電圧になったときに発振は停止し、その時点で印加電圧が閾値電圧Ｖｂ以上であるため、可変抵抗素子の抵抗特性は低抵抗状態（特性Ｂ）となり、実際に閾値電圧Ｖａ以上の電圧を印加しても高抵抗状態（特性Ａ）への遷移は起こらない。つまり、可変抵抗素子単体に対して電流コンプライアンス値を設定せずに電圧印加しても所望のスイッチング動作は実現できない。

また、図２５に示した抵抗特性では高抵抗状態から低抵抗状態へ遷移する閾値電圧Ｖａよりも低抵抗状態から高抵抗状態へ遷移する閾値電圧Ｖｂの方が低い場合を示したが、この閾値電圧Ｖａ、Ｖｂの大小関係は逆の場合もあり得る。この場合、閾値電圧Ｖａで高抵抗状態から低抵抗状態への遷移は安定して起きるが、閾値電圧Ｖｂ以上では上記発振が起こり、閾値電圧Ｖｂ以上の電圧パルスを印加しても低抵抗状態への遷移は起こらない。

従って、可変抵抗素子として安定したスイッチング動作を行うためには、高抵抗状態から低抵抗状態に遷移させる動作、低抵抗状態から高抵抗状態に遷移させる動作の夫々において、各々以下の２つの条件を満たすことが必要である。

第１に、可変抵抗素子の抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合に、閾値電圧Ｖａが閾値電圧Ｖｂより低電圧で、閾値電圧Ｖａより高い電圧を印加することが必要となる。第２に、可変抵抗素子の抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合に、閾値電圧Ｖｂが閾値電圧Ｖａより低電圧で、閾値電圧Ｖｂより高い電圧を印加することが必要となる。

従来報告されていた対称構造の可変抵抗素子では、可変抵抗素子単体でスイッチング動作させる場合、即ち、負荷抵抗がゼロまたは一定の負荷抵抗特性に固定された条件下で可変抵抗素子への印加電圧をオンオフする場合、２つの抵抗状態間を遷移させる夫々の印加電圧が同一極性では、上記２つの条件を同時に満たすことはできない。そのため、上記２つの条件を満たすためには、下記のような非対称構造の可変抵抗素子に対するバイポーラスイッチング特性の非対称性、または、温度上昇による抵抗特性の変化を用いたモノポーラスイッチング動作を用いる必要があった。

図２６に、上記２つの条件を満たしてバイポーラスイッチング動作可能な可変抵抗素子の抵抗特性（電流電圧特性）を示す。尚、図２６では、可変抵抗素子の２つの抵抗特性Ａ，Ｂと負荷回路の負荷抵抗特性Ｃを合わせて表示している。負荷回路は可変抵抗素子に対して電気的に直列に接続して直列回路を形成し、当該直列回路の両端へ電圧印加することで、可変抵抗素子と負荷回路の抵抗分圧によって可変抵抗素子に印加される電圧が決定される。図２６中において、負荷抵抗特性Ｃと抵抗特性Ａ，Ｂとの交点の電圧が実際に可変抵抗素子に印加される電圧となり、負荷抵抗特性Ｃと電圧軸との交点が当該直列回路の両端へ印加される電圧を示す。当該直列回路の両端への印加電圧の増減によって、負荷抵抗特性Ｃを示す特性曲線または特性直線が横方向（電圧軸方向）に平行移動する。図２６に示す例では、負荷回路として線形な負荷抵抗特性を示す負荷抵抗を想定して説明する。

図２６に示す電流電圧特性では、一方の極性（正極性）側の直列回路への電圧印加によって高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）へ遷移する閾値電圧ＶＡ^＋が同じ極性（正極性）側で低抵抗状態から高抵抗状態へ遷移する閾値電圧ＶＢ^＋よりも絶対値で小さく、絶対値が閾値電圧ＶＡ^＋以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には閾値電圧Ｖａ^＋以上の電圧が印加され、高抵抗状態から低抵抗状態への遷移が起こる。ここで、図２６に示す例では、電流コンプライアンスを設定する代わりに負荷回路を用いて図２５で説明したのと同様の効果を実現している。つまり、負荷回路の存在によって、高抵抗状態から低抵抗状態への遷移による可変抵抗素子を流れる電流の増加によって負荷回路を介した電圧降下が発生して可変抵抗素子への印加電圧が自動的に低減する。負荷回路の負荷抵抗特性を適正に設定することで、低抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を低抵抗状態から高抵抗状態に遷移させる閾値電圧Ｖｂ^＋より低電圧となり、安定的に高抵抗状態から低抵抗状態への遷移が実現する。しかし、低抵抗状態へ遷移後に、直列回路へ同一極性（正極性）の閾値電圧ＶＢ^＋以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖａ^＋より高電圧の閾値電圧Ｖｂ^＋以上の電圧が印加されるため、低抵抗状態から高抵抗状態への遷移は起こらない。

逆に、他方の極性（負極性）側の直列回路への電圧印加によって低抵抗状態（特性Ｂ）から高抵抗状態（特性Ａ）へ遷移する閾値電圧ＶＢ⁻が同じ極性（負極性）側で高抵抗状態から低抵抗状態へ遷移する閾値電圧ＶＡ⁻よりも絶対値で小さく、絶対値が閾値電圧ＶＢ⁻以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には絶対値が閾値電圧Ｖｂ⁻以上の電圧が印加され、低抵抗状態から高抵抗状態への遷移が起こる。負荷回路の負荷抵抗特性を負極性側においても正極性側と共通に設定することで、高抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を高抵抗状態から低抵抗状態に遷移させる閾値電圧Ｖａ⁻より低電圧となり、安定的に低抵抗状態から高抵抗状態への遷移が実現する。しかし、高抵抗状態へ遷移後に、直列回路へ同一極性（負極性）の絶対値が閾値電圧ＶＡ⁻以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖｂ⁻より高電圧の閾値電圧Ｖａ⁻以上の電圧が印加されるため、高抵抗状態から低抵抗状態への遷移は起こらない。

ここで、注目すべき点は、可変抵抗素子単体では、印加電圧の極性に拘らず、低抵抗状態から高抵抗状態へ遷移する閾値電圧Ｖｂ^＋及びＶｂ⁻が高抵抗状態から低抵抗状態へ遷移する閾値電圧Ｖａ^＋及びＶａ⁻より夫々低電圧であるにも拘らず、閾値電圧Ｖａ^＋及びＶｂ^＋の相対関係（例えば、電圧差や電圧比）と閾値電圧Ｖａ⁻及びＶｂ⁻の相対関係を非対称とすることで、負荷回路の負荷抵抗特性を適正に設定することで、直列回路へ印加電圧の閾値電圧として、正極性側において閾値電圧ＶＡ^＋を閾値電圧ＶＢ^＋よりも絶対値で小さく、負極性側において閾値電圧ＶＢ⁻を閾値電圧ＶＡ⁻よりも絶対値で小さくできる点である。この結果、閾値電圧ＶＡ^＋及びＶＢ^＋の大小関係と閾値電圧ＶＢ⁻及びＶＡ⁻の大小関係を反転させることができ、正負両極性の電圧印加によって安定したバイポーラスイッチング動作が可能となる。

ここで、図２６に示す可変抵抗素子の閾値電圧の相対関係における正負両極性間の非対称性は、可変抵抗素子の下部電極及び上部電極の材料、可変抵抗体の組成、素子形状、または、素子サイズ等を上下非対称に構成することで実現できる。特に、安定したバイポーラスイッチングを実現するためには、下部電極と上部電極を別材料としたり、下部電極と可変抵抗体間の界面構造或いは上部電極と可変抵抗体間の界面構造を別構造とする等の極端な非対称性が必要となる場合がある。例えば、下部電極と可変抵抗体間の界面と上部電極と可変抵抗体間の界面の何れか一方側でショットキー接合のような整流特性を示す場合に良好な非対称性が発現し易い。

しかし、従来のバイポーラスイッチング動作では、上述の如く、正負両極性の電圧パルスの印加を利用するために、半導体記憶装置を実現するための回路構成が複雑になり、チップサイズが大きくなり製造コストの増加を招くことに加え、このような可変抵抗素子の構造上の非対称性によって、製造工程において下部電極と上部電極で別材料を使用する必要が生じ、製造工程を複雑化し、更なる製造コスト高騰の要因となる。

上述した非対称構造の可変抵抗素子に対するバイポーラスイッチング動作とは別に、可変抵抗素子への電圧印加時間を２つの異なる値とすると、同一極性の電圧印加でも、上述の安定したスイッチング動作を行うための２つの条件を満足させることができる場合がある。

図２７（Ａ）及び（Ｂ）に、上記２つの条件を満たしてモノポーラスイッチング動作可能な可変抵抗素子の抵抗特性（電流電圧特性）を示す。図２７（Ａ）はパルス幅（電圧印加時間）が短い電圧パルス印加時の可変抵抗素子の抵抗特性（電流電圧特性）を示し、図２７（Ｂ）はパルス幅（電圧印加時間）が長い電圧パルス印加時の可変抵抗素子の抵抗特性（電流電圧特性）を示す。尚、図２７では、図２６と同様の要領で、可変抵抗素子の２つの抵抗特性Ａ，Ｂと負荷回路の負荷抵抗特性Ｃを合わせて表示している。

図２７（Ａ）に示す電流電圧特性では、直列回路への短いパルス幅の電圧パルス印加によって高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）へ遷移する閾値電圧ＶＡｓが、同じパルス幅における低抵抗状態から高抵抗状態へ遷移する閾値電圧ＶＢｓよりも絶対値で小さく、絶対値が閾値電圧ＶＡｓ以上の電圧パルスを直列回路の両端に印加することで、可変抵抗素子の両端子間には閾値電圧Ｖａｓ以上の電圧が印加され、高抵抗状態から低抵抗状態への遷移が起こる。ここで、図２７（Ａ）に示す例では、図２５に示す電流コンプライアンスを設定する代わりに負荷回路を用いて図２５で説明したのと同様の効果を実現している。つまり、負荷回路の存在によって、高抵抗状態から低抵抗状態への遷移による可変抵抗素子を流れる電流の増加によって負荷回路を介した電圧降下が発生して可変抵抗素子への印加電圧が自動的に低減する。負荷回路の負荷抵抗特性を適正に設定することで、低抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を低抵抗状態から高抵抗状態に遷移させる閾値電圧Ｖｂｓより低電圧となり、安定的に高抵抗状態から低抵抗状態への遷移が実現する。しかし、低抵抗状態へ遷移後に、同じパルス幅の電圧パルス印加により直列回路へ閾値電圧ＶＢｓ以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖａｓより高電圧の閾値電圧Ｖｂｓ以上の電圧が印加されるため、低抵抗状態から高抵抗状態への遷移は起こらない。

逆に、図２７（Ｂ）に示す電流電圧特性では、直列回路への長いパルス幅の電圧パルス印加によって低抵抗状態（特性Ｂ）から高抵抗状態（特性Ａ）へ遷移する閾値電圧ＶＢｌが同じ長いパルス幅における高抵抗状態から低抵抗状態へ遷移する閾値電圧ＶＡｌよりも絶対値で小さく、絶対値が閾値電圧ＶＢｌ以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には絶対値が閾値電圧Ｖｂｌ以上の電圧が印加され、低抵抗状態から高抵抗状態への遷移が起こる。負荷回路の負荷抵抗特性を長いパルス幅においても短いパルス幅と共通に設定することで、高抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を高抵抗状態から低抵抗状態に遷移させる閾値電圧Ｖａｌより低電圧となり、安定的に低抵抗状態から高抵抗状態への遷移が実現する。しかし、高抵抗状態へ遷移後に、同じ長いパルス幅の電圧パルス印加により直列回路へ閾値電圧ＶＡｌ以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖｂｌより高電圧の閾値電圧Ｖａｌ以上の電圧が印加されるため、高抵抗状態から低抵抗状態への遷移は起こらない。

従って、同じパルス幅では、可変抵抗素子の抵抗特性は、高抵抗状態（特性Ａ）と低抵抗状態（特性Ｂ）の一方から他方へのみ遷移するがその逆の遷移ができないため、安定したスイッチング動作が不可能であるところ、従来のモノポーラスイッチング動作では、長短２種類のパルス幅の同一極性の電圧パルス印加を使用することで、２つの異なるパルス幅の電圧パルス印加の一方で、高抵抗状態から低抵抗状態への遷移を安定的に実現し、他方で低抵抗状態から高抵抗状態への遷移を安定的に実現できる。

ここで、注目すべき点は、可変抵抗素子単体では、パルス幅の長短に拘らず、低抵抗状態から高抵抗状態へ遷移する閾値電圧Ｖｂｓ及びＶｂｌが高抵抗状態から低抵抗状態へ遷移する閾値電圧Ｖａｓ及びＶａｌより夫々低電圧であるにも拘らず、閾値電圧Ｖａｓ及びＶｂｓの相対関係（例えば、電圧差や電圧比）と閾値電圧Ｖａｌ及びＶｂｌの相対関係をパルス幅の長短によって異ならせ、負荷回路の負荷抵抗特性を適正に設定することで、直列回路へ印加電圧の閾値電圧として、短いパルス幅において閾値電圧ＶＡｓを閾値電圧ＶＢｓよりも絶対値で小さく、長いパルス幅において閾値電圧ＶＢｌを閾値電圧ＶＡｌよりも絶対値で小さくできる点である。この結果、閾値電圧ＶＡｓ及びＶＢｓの大小関係と閾値電圧ＶＢｌ及びＶＡｌの大小関係を反転させることができ、パルス幅の異なる電圧パルス印加によって安定したモノポーラスイッチング動作が可能となる。

ここで、図２７に示す可変抵抗素子の閾値電圧Ｖａｌ及びＶｂｌの相対関係におけるパルス幅の長短による相違は、長いパルス幅の電圧パルス印加時において、可変抵抗素子で発生するジュール熱によって、可変抵抗素子またはその近傍の抵抗成分の抵抗値が変化することにより、可変抵抗素子の高抵抗状態（特性Ａ）及び低抵抗状態（特性Ｂ）の抵抗特性が変化することで発現すると考えられる。特に、直列回路に印加する電圧パルスの電圧振幅を固定した場合、低抵抗状態（特性Ｂ）の可変抵抗素子に長いパルス幅の電圧パルスを印加する場合において、ジュール熱の発生が顕著となり、低抵抗状態（特性Ｂ）の抵抗特性においてパルス幅の違いによる特性変化が顕著に現れると考えられる。つまり、図２７（Ａ）及び（Ｂ）を比較すると分かるように、ジュール熱の影響により、長いパルス幅の電圧パルスを印加時の方が、低抵抗状態（特性Ｂ）の抵抗特性がより低抵抗化し、閾値電圧ＶＢｌが、パルス幅が短い場合の閾値電圧ＶＢｓより低電圧化する。

しかし、従来のモノポーラスイッチング動作では、長短２種類のパルス幅の電圧パルスを使用する必要から、上述の如く、書き換え時間及び書き換え消費電力の点で不利となる。

ところで、上記特許文献１に、選択トランジスタと可変抵抗素子の組み合わせによりメモリセルを構成する不揮発性半導体記憶装置において、書き込み或いは消去時に選択トランジスタのゲート電圧に印加する電圧を変更することで可変抵抗素子に流れる電流量を制御し、安定なスイッチング動作を実現する方法が提案されている。この手法では、スイッチングする可変抵抗素子に接続する選択トランジスタのオン抵抗を変化させて上記可変抵抗素子に流れる電流量を制御している。しかしながら、可変抵抗素子の抵抗変化に用いる印加電圧パルスの電圧振幅の大きさや、選択トランジスタの抵抗値を設定するに当たって、動作可能な電圧値、抵抗値の調整方法を提供するに過ぎず、上述の従来のバイポーラスイッチング動作やモノポーラスイッチング動作の問題点に対する根本的な解決策を具体的に示すまでには至っていない。従って、用途に応じた回路設計上の最適な電圧振幅、パルス幅の電圧パルスで安定したスイッチング動作を可能にするには、可変抵抗体や電極の材料、素子形状等の最適化に向けて多大な労力をかけて研究する必要があった。

本発明は、電圧印加によって抵抗特性が変化する可変抵抗素子を備えた不揮発性半導体記憶装置における従来のバイポーラスイッチング動作やモノポーラスイッチング動作における上記問題点に鑑みてなされたものであり、その目的は、バイポーラスイッチング動作やモノポーラスイッチング動作に対する統一的な現象把握に基づき、可変抵抗素子の構造上の非対称性の実現や、電圧印加時間の長短の区別にのみ依拠せずに、可変抵抗素子に対する安定した高速スイッチング動作可能な不揮発性半導体記憶装置を提供する点にある。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、２端子構造の可変抵抗素子であって、一方端子を基準とする他方端子への電圧印加を少なくとも正負何れか一方の極性で行った場合に、２端子間の電流電圧特性で規定される抵抗特性が、低抵抗状態と高抵抗状態の安定的に取り得る２つの抵抗特性間を遷移可能であり、前記抵抗特性が低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第１閾値電圧が、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第２閾値電圧より低電圧である可変抵抗素子を備えてなる不揮発性半導体記憶装置であって、前記可変抵抗素子の記憶状態が、前記抵抗特性が低抵抗状態と高抵抗状態の何れであるかによって定まり、前記可変抵抗素子の一方端子を基準とする他方端子への同一極性の電圧印加によって、前記抵抗特性が低抵抗状態と高抵抗状態間で遷移することで書き換え可能であり、
前記可変抵抗素子の記憶状態の書き換え時における前記可変抵抗素子の両端子間への電圧印加を実行するための負荷回路が、書き換え対象の前記可変抵抗素子と電気的に直列接続可能に設けられ、前記負荷回路の電流電圧特性で規定される負荷抵抗特性が、２つの異なる負荷抵抗特性間で切り換え可能に構成され、書き換え対象の前記可変抵抗素子の前記抵抗特性が、低抵抗状態から高抵抗状態に遷移する場合と高抵抗状態から低抵抗状態に遷移する場合で、前記負荷回路の前記２つの負荷抵抗特性が選択的に切り換り、
前記可変抵抗素子の前記抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合の前記２つの負荷抵抗特性の一方の第１負荷抵抗特性が、前記抵抗特性が低抵抗状態にある前記可変抵抗素子と前記負荷回路の直列回路の両端に、前記可変抵抗素子と前記負荷回路の抵抗分圧によって前記可変抵抗素子の両端子間の印加電圧の絶対値が前記第１閾値電圧となるように第１臨界電圧を印加した状態で、前記可変抵抗素子の前記抵抗特性が高抵抗状態に遷移した場合の前記可変抵抗素子の両端子間の印加電圧の絶対値が前記第２閾値電圧より低電圧の第２素子電圧となる特性であり、前記可変抵抗素子の前記抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合の前記２つの負荷抵抗特性の他方の第２負荷抵抗特性が、前記抵抗特性が高抵抗状態にある前記可変抵抗素子と前記負荷回路の直列回路の両端に、前記可変抵抗素子と前記負荷回路の抵抗分圧によって前記可変抵抗素子の両端子間の印加電圧の絶対値が前記第２閾値電圧となるように前記第１臨界電圧と同極性の第２臨界電圧を印加した状態で、前記可変抵抗素子の前記抵抗特性が低抵抗状態に遷移した場合の前記可変抵抗素子の両端子間の印加電圧の絶対値が前記第１閾値電圧より低電圧の第１素子電圧となる特性であり、
前記可変抵抗素子の前記抵抗特性が低抵抗状態における両端子間の電圧が前記第１閾値電圧のときの電流の絶対値を第１閾値電流とし、前記第１素子電圧のときの電流の絶対値を第１素子電流とし、前記可変抵抗素子の前記抵抗特性が高抵抗状態における両端子間の電圧が前記第２閾値電圧のときの電流の絶対値を第２閾値電流とし、前記第２素子電圧のときの電流の絶対値を第２素子電流とし、前記第２閾値電圧と前記第１閾値電圧の差分を前記第１閾値電流と前記第２閾値電流の差分で除した抵抗値を臨界抵抗値とし、前記第１負荷抵抗特性を、前記第２素子電圧と前記第１閾値電圧の差分を前記第１閾値電流と前記第２素子電流の差分で除した第１抵抗値で表し、前記第２負荷抵抗特性を、前記第２閾値電圧と前記第１素子電圧の差分を前記第１素子電流と前記第２閾値電流の差分で除した第２抵抗値で表した場合、前記第１抵抗値が前記臨界抵抗値より低抵抗で、且つ、前記第２抵抗値が前記臨界抵抗値より高抵抗であり、
前記可変抵抗素子の前記抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合に、前記抵抗特性が低抵抗状態にある前記可変抵抗素子と前記負荷回路の直列回路の両端に印加する所定のパルス幅の第１電圧パルスの電圧振幅の絶対値が、前記第１臨界電圧の絶対値より高電圧に設定され、前記可変抵抗素子の前記抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合に、前記抵抗特性が高抵抗状態にある前記可変抵抗素子と前記負荷回路の直列回路の両端に印加する所定のパルス幅の第２電圧パルスの電圧振幅の絶対値が、前記第２臨界電圧の絶対値より高電圧に設定され、前記第１電圧パルスと前記第２電圧パルスが前記直列回路の両端の何れか一方を基準として同極性であることを第１の特徴とする。

上記第１の特徴の不揮発性半導体記憶装置によれば、負荷回路の負荷抵抗特性が２つの異なる負荷抵抗特性間で切り換え可能で、且つ、書き換え対象の可変抵抗素子の抵抗特性が低抵抗状態から高抵抗状態に遷移する場合と高抵抗状態から低抵抗状態に遷移する場合で、２つの負荷抵抗特性が選択的に切り換え可能に構成されているため、可変抵抗素子の素子構造の対称性の如何、電圧印加時間の長短、或いは、印加電圧の極性に関係なく、本願発明者等の新知見である可変抵抗素子として安定したスイッチング動作を行うための２つの条件、即ち、１）可変抵抗素子の抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合に、当該遷移の閾値電圧が逆方向の遷移の閾値電圧より低電圧で、当該遷移の閾値電圧より高い電圧を印加すること、２）可変抵抗素子の抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合に、当該遷移の閾値電圧が逆方向の遷移の閾値電圧より低電圧で、当該遷移の閾値電圧より高い電圧を印加することを個別に満足する負荷抵抗特性の設定が可能となり、可変抵抗素子の抵抗特性の高抵抗状態と低抵抗状態の相互間で安定したスイッチング動作が実現される。この結果、従来のバイポーラスイッチング動作やモノポーラスイッチング動作における課題が解決され、電圧印加によって抵抗特性が変化する可変抵抗素子を備えた不揮発性半導体記憶装置において、可変抵抗素子に対する安定した高速スイッチング動作、及び、製造コストの高騰の抑制が可能となる。

以下、電圧印加時間の長短に関係なく、与えられた１通りの可変抵抗素子の低抵抗状態と高抵抗状態の抵抗特性に対して、高抵抗状態と低抵抗状態の相互間で安定したモノポーラスイッチング動作が本発明において可能となることを、図面を参照して説明する。

図２８（Ａ）及び（Ｂ）に、本発明に基づく上記２つの条件を満たしてモノポーラスイッチング動作可能な可変抵抗素子の抵抗特性（電流電圧特性）を示す。図２８（Ａ）及び（Ｂ）は何れも同じパルス幅（電圧印加時間）の電圧パルス印加時における可変抵抗素子の抵抗特性Ａ，Ｂを示しており、図２８（Ａ）及び（Ｂ）間で、各抵抗特性Ａ，Ｂは同じであるが、負荷抵抗特性Ｃ１，Ｃ２が異なる。尚、図２８では、可変抵抗素子の２つの抵抗特性Ａ，Ｂと負荷回路の負荷抵抗特性Ｃ１またはＣ２を合わせて表示している。負荷回路は可変抵抗素子に対して電気的に直列に接続して直列回路を形成し、当該直列回路の両端へ電圧印加することで、可変抵抗素子と負荷回路の抵抗分圧によって可変抵抗素子に印加される電圧が決定される。図２８中において、負荷抵抗特性Ｃ１，Ｃ２と抵抗特性Ａ，Ｂとの交点の電圧が実際に可変抵抗素子に印加される電圧となり、負荷抵抗特性Ｃ１，Ｃ２と電圧軸との交点が当該直列回路の両端へ印加される電圧を示す。当該直列回路の両端への印加電圧の増減によって、負荷抵抗特性Ｃ１，Ｃ２を示す特性曲線または特性直線が横方向（電圧軸方向）に平行移動する。図２８に示す例では、負荷回路として線形な負荷抵抗特性を示す負荷抵抗を想定して説明するが、負荷抵抗特性は非線形であっても同様の説明が可能である。

図２８（Ａ）に示す電流電圧特性では、負荷抵抗特性Ｃ１の負荷回路を含む直列回路への電圧パルス印加によって高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）へ遷移する閾値電圧ＶＡ１が、低抵抗状態から高抵抗状態へ遷移する閾値電圧ＶＢ１よりも絶対値で小さく、絶対値が閾値電圧ＶＡ１以上の電圧パルスを直列回路の両端に印加することで、可変抵抗素子の両端子間には閾値電圧Ｖａ１以上の電圧が印加され、高抵抗状態から低抵抗状態への遷移が起こる。負荷抵抗特性Ｃ１の負荷回路の存在によって、高抵抗状態から低抵抗状態への遷移による可変抵抗素子を流れる電流の増加によって負荷回路を介した電圧降下が発生して可変抵抗素子への印加電圧が自動的に低減する。負荷回路の負荷抵抗特性Ｃ１を適正に設定することで、低抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を低抵抗状態から高抵抗状態に遷移させる閾値電圧Ｖｂ１より低電圧となり、安定的に高抵抗状態から低抵抗状態への遷移が実現する。しかし、低抵抗状態へ遷移後に、同じ負荷抵抗特性Ｃ１の負荷回路を含む直列回路へ閾値電圧ＶＢ１以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖａ１より高電圧の閾値電圧Ｖｂ１以上の電圧が印加されるため、低抵抗状態から高抵抗状態への遷移は起こらない。つまり、閾値電圧ＶＢ１以上の電圧パルスを直列回路の両端に印加した場合は、電圧パルス印加期間中は可変抵抗素子の両端子間に閾値電圧Ｖａ１及び閾値電圧Ｖｂ１以上の電圧が印加され、高抵抗状態と低抵抗状態間の双方向の遷移が起こるため不安定状態（発振状態）となるが、電圧印加がパルス状であるので、電圧印加期間の最後に印加電圧（電圧パルスの電圧振幅）の絶対値が閾値電圧ＶＡ１以上で閾値電圧ＶＢ１よりも小さい電圧印加状態となるため、可変抵抗素子の抵抗特性は最終的には低抵抗状態に収束する。

逆に、図２８（Ｂ）に示す電流電圧特性では、負荷抵抗特性Ｃ１より低抵抗の負荷抵抗特性Ｃ２の負荷回路を含む直列回路への電圧パルス印加によって低抵抗状態（特性Ｂ）から高抵抗状態（特性Ａ）へ遷移する閾値電圧ＶＢ２が、高抵抗状態から低抵抗状態へ遷移する閾値電圧ＶＡ２よりも絶対値で小さく、絶対値が閾値電圧ＶＢ２以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には絶対値が閾値電圧Ｖｂ２（＝Ｖｂ１）以上の電圧が印加され、低抵抗状態から高抵抗状態への遷移が起こる。負荷回路の負荷抵抗特性Ｃ２を適正に設定することで、高抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を高抵抗状態から低抵抗状態に遷移させる閾値電圧Ｖａ２（＝Ｖａ１）より低電圧となり、安定的に低抵抗状態から高抵抗状態への遷移が実現する。しかし、高抵抗状態へ遷移後に、同じ負荷抵抗特性Ｃ２の負荷回路を含む直列回路へ閾値電圧ＶＡ２以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖｂ２より高電圧の閾値電圧Ｖａ２以上の電圧が印加されるため、高抵抗状態から低抵抗状態への遷移は起こらない。つまり、閾値電圧ＶＡ２以上の電圧パルスを直列回路の両端に印加した場合は、電圧パルス印加期間中は可変抵抗素子の両端子間に閾値電圧Ｖａ２及び閾値電圧Ｖｂ２以上の電圧が印加され、高抵抗状態と低抵抗状態間の双方向の遷移が起こるため不安定状態（発振状態）となるが、電圧印加がパルス状であるので、電圧印加期間の最後に印加電圧（電圧パルスの電圧振幅）の絶対値が閾値電圧ＶＢ２以上で閾値電圧ＶＡ２よりも小さい電圧印加状態となるため、可変抵抗素子の抵抗特性は最終的には高抵抗状態に収束する。

従って、本発明によれば、同じパルス幅の電圧パルスでも、負荷回路の負荷抵抗特性Ｃ１，Ｃ２をスイッチング方向に応じて切り換えることにより、負荷抵抗特性Ｃ１により高抵抗状態から低抵抗状態への遷移を安定的に実現し、負荷抵抗特性Ｃ２により低抵抗状態から高抵抗状態への遷移を安定的に実現できる。

ここで、注目すべき点は、可変抵抗素子単体では、負荷抵抗特性に拘らず、低抵抗状態から高抵抗状態へ遷移する閾値電圧Ｖｂ１（＝Ｖｂ２）が高抵抗状態から低抵抗状態へ遷移する閾値電圧Ｖａ１（＝Ｖａ２）より夫々低電圧であるにも拘らず、負荷抵抗特性Ｃ１，Ｃ２を適正に設定してスイッチング方向に応じて切り換えることにより、直列回路へ印加電圧の閾値電圧として、高抵抗状態から低抵抗状態への遷移において閾値電圧ＶＡ１を閾値電圧ＶＢ１よりも絶対値で小さく、低抵抗状態から高抵抗状態への遷移において閾値電圧ＶＢ２を閾値電圧ＶＡ２よりも絶対値で小さくできる点である。この結果、閾値電圧ＶＡ１及びＶＢ１の大小関係と閾値電圧ＶＢ２及びＶＡ２の大小関係を反転させることができ、同じパルス幅の電圧パルス印加によって安定したモノポーラスイッチング動作が可能となる。

次に、図２９に、本発明に基づく上記２つの条件を満たしてバイポーラスイッチング動作可能な可変抵抗素子の抵抗特性（電流電圧特性）を示す。尚、図２９では、可変抵抗素子の２つの抵抗特性Ａ，Ｂと負荷回路の負荷抵抗特性Ｃ１，Ｃ２を合わせて表示している。また、従来のバイポーラスイッチング特性（図２６参照）と異なり、可変抵抗素子の２つの抵抗特性Ａ，Ｂは、正極性側と負極性側において対称な特性となっている。負荷回路は可変抵抗素子に対して電気的に直列に接続して直列回路を形成し、当該直列回路の両端へ電圧印加することで、可変抵抗素子と負荷回路の抵抗分圧によって可変抵抗素子に印加される電圧が決定される。図２９中において、負荷抵抗特性Ｃ１，Ｃ２と抵抗特性Ａ，Ｂとの交点の電圧が実際に可変抵抗素子に印加される電圧となり、負荷抵抗特性Ｃ１，Ｃ２と電圧軸との交点が当該直列回路の両端へ印加される電圧を示す。当該直列回路の両端への印加電圧の増減によって、負荷抵抗特性Ｃ１，Ｃ２を示す特性曲線または特性直線が横方向（電圧軸方向）に平行移動する。図２９に示す例では、負荷回路として線形な負荷抵抗特性を示す負荷抵抗を想定して説明するが、負荷抵抗特性は非線形であっても同様の説明が可能である。

図２９に示す電流電圧特性では、一方の極性（正極性）側の直列回路への電圧印加によって高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）へ遷移する閾値電圧ＶＡ^＋が同じ極性（正極性）側で低抵抗状態から高抵抗状態へ遷移する閾値電圧ＶＢ^＋よりも絶対値で小さく、絶対値が閾値電圧ＶＡ^＋以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には閾値電圧Ｖａ^＋以上の電圧が印加され、高抵抗状態から低抵抗状態への遷移が起こる。負荷回路の存在によって、高抵抗状態から低抵抗状態への遷移による可変抵抗素子を流れる電流の増加によって負荷回路を介した電圧降下が発生して可変抵抗素子への印加電圧が自動的に低減する。負荷回路の負荷抵抗特性Ｃ１を適正に設定することで、低抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を低抵抗状態から高抵抗状態に遷移させる閾値電圧Ｖｂ^＋より低電圧となり、安定的に高抵抗状態から低抵抗状態への遷移が実現する。しかし、低抵抗状態へ遷移後に、同じ負荷抵抗特性Ｃ１の負荷回路を含む直列回路へ同一極性（正極性）の閾値電圧ＶＢ^＋以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖａ^＋より高電圧の閾値電圧Ｖｂ^＋以上の電圧が印加されるため、低抵抗状態から高抵抗状態への遷移は起こらない。つまり、閾値電圧ＶＢ^＋以上の電圧パルスを直列回路の両端に印加した場合は、電圧パルス印加期間中は可変抵抗素子の両端子間に閾値電圧Ｖａ^＋及び閾値電圧Ｖｂ^＋以上の電圧が印加され、高抵抗状態と低抵抗状態間の双方向の遷移が起こるため不安定状態（発振状態）となるが、電圧印加がパルス状であるので、電圧印加期間の最後に印加電圧（電圧パルスの電圧振幅）の絶対値が閾値電圧ＶＡ^＋以上で閾値電圧ＶＢ^＋よりも小さい電圧印加状態となるため、可変抵抗素子の抵抗特性は最終的には低抵抗状態に収束する。

逆に、他方の極性（負極性）側の直列回路への電圧印加によって低抵抗状態（特性Ｂ）から高抵抗状態（特性Ａ）へ遷移する閾値電圧ＶＢ⁻が同じ極性（負極性）側で高抵抗状態から低抵抗状態へ遷移する閾値電圧ＶＡ⁻よりも絶対値で小さく、絶対値が閾値電圧ＶＢ⁻以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には絶対値が閾値電圧Ｖｂ⁻以上の電圧が印加され、低抵抗状態から高抵抗状態への遷移が起こる。負荷回路の負荷抵抗特性Ｃ２を負極性側においても適正に設定することで、高抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を高抵抗状態から低抵抗状態に遷移させる閾値電圧Ｖａ⁻より低電圧となり、安定的に低抵抗状態から高抵抗状態への遷移が実現する。しかし、高抵抗状態へ遷移後に、同じ負荷抵抗特性Ｃ２の負荷回路を含む直列回路へ同一極性（負極性）の絶対値が閾値電圧ＶＡ⁻以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖｂ⁻より高電圧の閾値電圧Ｖａ⁻以上の電圧が印加されるため、高抵抗状態から低抵抗状態への遷移は起こらない。つまり、絶対値が閾値電圧ＶＡ⁻以上の負電圧パルスを直列回路の両端に印加した場合は、電圧パルス印加期間中は可変抵抗素子の両端子間に絶対値が閾値電圧Ｖａ⁻及び閾値電圧Ｖｂ⁻以上の電圧が印加され、高抵抗状態と低抵抗状態間の双方向の遷移が起こるため不安定状態（発振状態）となるが、電圧印加がパルス状であるので、電圧印加期間の最後に印加電圧（電圧パルスの電圧振幅）の絶対値が閾値電圧ＶＢ⁻以上で閾値電圧ＶＡ⁻よりも小さい電圧印加状態となるため、可変抵抗素子の抵抗特性は最終的には高抵抗状態に収束する。

従って、本発明によれば、可変抵抗素子の２つの抵抗特性Ａ，Ｂは、正極性側と負極性側において対称であっても、負荷回路の負荷抵抗特性Ｃ１，Ｃ２を印加電圧の極性（つまり、スイッチング方向）に応じて切り換えることにより、正極性側の電圧印加と負荷抵抗特性Ｃ１により高抵抗状態から低抵抗状態への遷移を安定的に実現し、負極性側の電圧印加と負荷抵抗特性Ｃ２により低抵抗状態から高抵抗状態への遷移を安定的に実現できる。

ここで、注目すべき点は、可変抵抗素子単体では、負荷抵抗特性及び印加電圧の極性に拘らず、絶対値において低抵抗状態から高抵抗状態へ遷移する閾値電圧Ｖｂ^＋（＝Ｖｂ⁻）が高抵抗状態から低抵抗状態へ遷移する閾値電圧Ｖａ^＋（＝Ｖａ⁻）より夫々低電圧であるにも拘らず、負荷抵抗特性Ｃ１，Ｃ２を適正に設定して印加電圧の極性（スイッチング方向）に応じて切り換えることにより、直列回路へ印加電圧の閾値電圧として、正極性側において閾値電圧ＶＡ^＋を閾値電圧ＶＢ^＋よりも絶対値で小さく、負極性側において閾値電圧ＶＢ⁻を閾値電圧ＶＡ⁻よりも絶対値で小さくできる点である。この結果、閾値電圧ＶＡ^＋及びＶＢ^＋の大小関係と閾値電圧ＶＢ⁻及びＶＡ⁻の大小関係を反転させることができ、可変抵抗素子の素子構造の対称性の如何に拘わらずに、正負両極性の電圧印加によって安定したバイポーラスイッチング動作が可能となる。

上記第１の特徴の不揮発性半導体記憶装置は、更に、前記第１電圧パルスと前記第２電圧パルスの夫々の電圧振幅の絶対値が同じであることを第２の特徴とする。

上記第１または第２の特徴の不揮発性半導体記憶装置は、更に、前記第１電圧パルスと前記第２電圧パルスのパルス幅が何れも１００ｎｓ以下であることを第３の特徴とする。

上記第１乃至第３の何れかの特徴の不揮発性半導体記憶装置は、更に、前記第１電圧パルスと前記第２電圧パルスのパルス幅が同じ長さであることを第４の特徴とする。

上記第１乃至第４の何れかの特徴の不揮発性半導体記憶装置は、更に、前記可変抵抗素子が、一方端子を基準とする他方端子への電圧印加を正負何れの極性で行った場合でも、前記可変抵抗素子の両端子間の電流電圧特性で規定される抵抗特性が、低抵抗状態と高抵抗状態の２つの抵抗特性間を遷移可能であり、一方の極性の電圧印加に対し、前記抵抗特性が低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第１閾値電圧と、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第２閾値電圧が異なり、他方の極性の電圧印加に対しても、前記抵抗特性が低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第３閾値電圧と、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第４閾値電圧が異なり、前記負荷回路に対して印加する同一極性の電圧の極性が、前記第１閾値電圧と前記第２閾値電圧の高い方の電圧と、前記第３閾値電圧と前記第４閾値電圧の高い方の電圧を比較した場合の低い方の電圧に対応する正負何れか一方の極性であることを第５の特徴とする。

上記第１乃至第５の何れかの特徴の不揮発性半導体記憶装置は、更に、前記負荷回路が、前記可変抵抗素子の前記抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合と高抵抗状態から低抵抗状態に遷移させる場合で、共通に使用される電流経路上で、前記２つの負荷抵抗特性を切り換え可能に構成され、前記共通に使用される電流経路上に、電圧制御または電流制御によって負荷抵抗特性を切り換え可能なトランジスタ素子が設けられていることを第６の特徴とする。

上記第１乃至第６の何れかの特徴の不揮発性半導体記憶装置は、更に、前記負荷回路が、前記可変抵抗素子の前記抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合に活性化する回路と、前記可変抵抗素子の前記抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合に活性化する回路を、少なくとも一部の回路において切り換えることにより、前記２つの負荷抵抗特性を切り換え可能に構成されていることを第７の特徴とする。

上記第２乃至第７の特徴の不揮発性半導体記憶装置によれば、上記第１の特徴の効果を奏する安定したモノポーラスイッチング動作可能な不揮発性半導体記憶装置を具体的に実現できる。

特に、上記第５の特徴の不揮発性半導体記憶装置によれば、書き換え時に印加する電圧パルスの低電圧化が図れ、書き換え時の低消費電力化が促進される。つまり、従来は、バイポーラスイッチング動作可能な可変抵抗素子として利用可能であった非対称素子構造の可変抵抗素子を、低電圧でのモノポーラスイッチング動作に利用することが可能となる。

上記第１乃至第７の何れかの特徴の不揮発性半導体記憶装置は、更に、前記可変抵抗素子を備えて構成されるメモリセルと、前記メモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの夫々が、前記メモリセルの一端側を共通の前記ワード線に接続し、同一列の前記メモリセルの夫々が、前記メモリセルの他端側を共通の前記ビット線に接続して構成されるメモリセルアレイと、前記複数のワード線の中から所定数の前記ワード線を選択ワード線として選択するワード線選択回路と、前記複数のビット線の中から所定数の前記ビット線を選択ビット線として選択するビット線選択回路と、前記負荷回路の前記２つの異なる負荷抵抗特性を切り換える制御を行う制御回路と、を備えてなることを第８の特徴とする。

上記第８の特徴の不揮発性半導体記憶装置は、更に、前記負荷回路の前記２つの異なる負荷抵抗特性を切り換える負荷抵抗特性可変回路が、前記メモリセルアレイ外に形成され、且つ、前記メモリセルの記憶状態の書き換え時において、前記選択ワード線と前記選択ビット線の少なくとも何れか一方側に電気的に接続可能に構成されていることを第９の特徴とする。

上記第８または第９の特徴の不揮発性半導体記憶装置は、更に、前記メモリセルが、前記可変抵抗素子だけを備えて構成されていることを第１０の特徴とする。

上記第８または第９の特徴の不揮発性半導体記憶装置は、更に、前記メモリセルが、前記可変抵抗素子とダイオードの直列回路、または、前記可変抵抗素子とバリスタの直列回路で構成されていることを第１１の特徴とする。

上記第８乃至第１１の特徴の不揮発性半導体記憶装置によれば、上記第１の特徴の効果を奏する安定したスイッチング動作可能なクロスポイント型メモリセルアレイ構造を有する不揮発性半導体記憶装置を具体的に実現できる。

特に、上記第９の特徴の不揮発性半導体記憶装置によれば、負荷回路が、メモリセルアレイ外に形成されるため、従来のメモリセルアレイ構成を応用して、上記第１の特徴の効果を奏する安定したスイッチング動作可能なクロスポイント型メモリセルアレイ構造を有する不揮発性半導体記憶装置を具体的に実現できる。

上記第６の特徴の不揮発性半導体記憶装置は、更に、前記可変抵抗素子と電圧制御または電流制御によって前記負荷抵抗特性を切り換え可能な前記トランジスタ素子の直列回路で構成されるメモリセルと、前記メモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線と１または複数のソース線を備え、同一行の前記メモリセルの夫々が、前記メモリセルの前記負荷回路の前記負荷抵抗特性を電圧制御または電流制御によって切り換えるための制御端子を共通の前記ワード線に接続し、同一列の前記メモリセルの夫々が、前記メモリセルの前記直列回路の一端側を共通の前記ビット線に接続し、前記メモリセルの前記直列回路の他端側を共通の前記ソース線に接続して構成されるメモリセルアレイと、前記複数のワード線の中から所定数の前記ワード線を選択ワード線として選択するワード線選択回路と、前記複数のビット線の中から所定数の前記ビット線を選択ビット線として選択するビット線選択回路と、前記負荷回路の前記２つの異なる負荷抵抗特性を切り換える制御を行う制御回路と、を備えてなることを第１２の特徴とする。

上記第１２の特徴の不揮発性半導体記憶装置は、更に、前記制御回路は、前記選択ワード線に印加される電圧または電流を制御することにより、前記負荷回路の前記２つの異なる負荷抵抗特性を切り換えることを第１３の特徴とする。

上記第１２または第１３の特徴の不揮発性半導体記憶装置は、更に、前記メモリセルの内の前記トランジスタ素子が、前記メモリセルを書き換え対象として選択するための選択トランジスタとして機能することを第１４の特徴とする。

上記第１２乃至第１４の特徴の不揮発性半導体記憶装置によれば、上記第１の特徴の効果を奏する安定したスイッチング動作可能な１Ｔ１Ｒ型メモリセルアレイ構造を有する不揮発性半導体記憶装置を具体的に実現できる。ここで、メモリセル内に負荷回路の少なくとも２つの異なる負荷抵抗特性の変化する回路部分であるトランジスタ素子が含まれるので、メモリセルアレイの周辺回路は、従来の回路構成を利用することができる。

上記第１乃至第７の何れかの特徴の不揮発性半導体記憶装置は、更に、前記可変抵抗素子と選択トランジスタの直列回路で構成されるメモリセルと、前記メモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線と１または複数のソース線を備え、同一行の前記メモリセルの夫々が、前記選択トランジスタのゲート端子を共通の前記ワード線に接続し、同一列の前記メモリセルの夫々が、前記メモリセルの前記直列回路の一端側を共通の前記ビット線に接続し、前記メモリセルの前記直列回路の他端側を共通の前記ソース線に接続して構成されるメモリセルアレイと、前記複数のワード線の中から所定数の前記ワード線を選択ワード線として選択するワード線選択回路と、前記複数のビット線の中から所定数の前記ビット線を選択ビット線として選択するビット線選択回路と、前記負荷回路の前記２つの異なる負荷抵抗特性を切り換える制御を行う制御回路と、を備えてなり、前記負荷回路の前記２つの異なる負荷抵抗特性を切り換える負荷抵抗特性可変回路が、前記メモリセルアレイ外に形成され、且つ、前記メモリセルの記憶状態の書き換え時において、前記選択ビット線または前記ソース線に電気的に接続可能に構成されていることを第１５の特徴とする。

上記第１５の特徴の不揮発性半導体記憶装置によれば、負荷回路がメモリセルアレイ外に形成されるため、従来のメモリセルアレイ構成を応用して、上記第１の特徴の効果を奏する安定したスイッチング動作可能な１Ｔ１Ｒ型メモリセルアレイ構造を有する不揮発性半導体記憶装置を、具体的に実現できる。

上記第１、第２、第４乃至第１５の何れかの特徴の不揮発性半導体記憶装置は、更に、前記可変抵抗素子が第１電極と第２電極の間に可変抵抗体を挟持してなり、前記可変抵抗体が、遷移金属を含む酸化物または酸窒化物であることを第１６の特徴とする。

上記第１６の特徴の不揮発性半導体記憶装置は、更に、前記可変抵抗体が、Ｍｎ、Ｆｅ、Ｎｉ、Ｃｏ、Ｔｉ、Ｃｕ、Ｖの中から選択される元素を含む酸化物または酸窒化物であることを第１７の特徴とする。

上記第１７の特徴の不揮発性半導体記憶装置は、更に、前記可変抵抗体が、ペロブスカイト型酸化物であることを第１８の特徴とする。

上記第１６乃至第１８の何れかの特徴の不揮発性半導体記憶装置は、更に、前記第１電極と前記第２電極の材料が同一材料であることを第１９の特徴とする。

上記第１６乃至第１９の特徴の不揮発性半導体記憶装置によれば、２端子構造の可変抵抗素子であって、一方端子を基準とする他方端子への電圧印加を少なくとも正負何れか一方の極性で行った場合に、２端子間の電流電圧特性で規定される抵抗特性が、低抵抗状態と高抵抗状態の安定的に取り得る２つの抵抗特性間を遷移可能であり、前記抵抗特性が低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第１閾値電圧と、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第２閾値電圧が異なる可変抵抗素子が具体的に実現でき、上記第１の特徴の効果を奏する安定したスイッチング動作可能な不揮発性半導体記憶装置を具体的に提供できる。

特に、本発明に係る不揮発性半導体記憶装置では、対称な素子構造の可変抵抗素子の利用が可能なため、上記第１９の特徴の不揮発性半導体記憶装置のように、第１電極と第２電極を同一材料とすることができ、製造工程の簡略化が図れ、結果として製造コストの低廉化を図ることができる。

更に、本発明に係る不揮発性半導体記憶装置の書き換え方法は、２端子構造の可変抵抗素子であって、一方端子を基準とする他方端子への電圧印加を少なくとも正負何れか一方の極性で行った場合に、２端子間の電流電圧特性で規定される抵抗特性が、低抵抗状態と高抵抗状態の安定的に取り得る２つの抵抗特性間を遷移可能であり、前記抵抗特性が低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第１閾値電圧が、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第２閾値電圧より低電圧である可変抵抗素子であって、前記可変抵抗素子の記憶状態が、前記抵抗特性が低抵抗状態と高抵抗状態の何れであるかによって定まり、前記可変抵抗素子の一方端子を基準とする他方端子への同一極性の電圧印加によって、前記抵抗特性が低抵抗状態と高抵抗状態間で遷移することで書き換え可能な可変抵抗素子を備えてなる不揮発性半導体記憶装置の書き換え方法であって、
前記可変抵抗素子の記憶状態の書き換え時における前記可変抵抗素子の両端子間への電圧印加を実行するために、書き換え対象の前記可変抵抗素子と電気的に直列接続可能に設けられ、電流電圧特性で規定される負荷抵抗特性が２つの異なる負荷抵抗特性間で切り換え可能に構成された負荷回路であって、前記可変抵抗素子の前記抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合の前記２つの負荷抵抗特性の一方の第１負荷抵抗特性が、前記抵抗特性が低抵抗状態にある前記可変抵抗素子と前記負荷回路の直列回路の両端に、前記可変抵抗素子と前記負荷回路の抵抗分圧によって前記可変抵抗素子の両端子間の印加電圧の絶対値が前記第１閾値電圧となるように第１臨界電圧を印加した状態で、前記可変抵抗素子の前記抵抗特性が高抵抗状態に遷移した場合の前記可変抵抗素子の両端子間の印加電圧の絶対値が前記第２閾値電圧より低電圧の第２素子電圧となる特性であり、前記可変抵抗素子の前記抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合の前記２つの負荷抵抗特性の他方の第２負荷抵抗特性が、前記抵抗特性が高抵抗状態にある前記可変抵抗素子と前記負荷回路の直列回路の両端に、前記可変抵抗素子と前記負荷回路の抵抗分圧によって前記可変抵抗素子の両端子間の印加電圧の絶対値が前記第２閾値電圧となるように前記第１臨界電圧と同極性の第２臨界電圧を印加した状態で、前記可変抵抗素子の前記抵抗特性が低抵抗状態に遷移した場合の前記可変抵抗素子の両端子間の印加電圧の絶対値が前記第１閾値電圧より低電圧の第１素子電圧となる特性であり、前記可変抵抗素子の前記抵抗特性が低抵抗状態における両端子間の電圧が前記第１閾値電圧のときの電流の絶対値を第１閾値電流とし、前記第１素子電圧のときの電流の絶対値を第１素子電流とし、前記可変抵抗素子の前記抵抗特性が高抵抗状態における両端子間の電圧が前記第２閾値電圧のときの電流の絶対値を第２閾値電流とし、前記第２素子電圧のときの電流の絶対値を第２素子電流とし、前記第２閾値電圧と前記第１閾値電圧の差分を前記第１閾値電流と前記第２閾値電流の差分で除した抵抗値を臨界抵抗値とし、前記第１負荷抵抗特性を、前記第２素子電圧と前記第１閾値電圧の差分を前記第１閾値電流と前記第２素子電流の差分で除した第１抵抗値で表し、前記第２負荷抵抗特性を、前記第２閾値電圧と前記第１素子電圧の差分を前記第１素子電流と前記第２閾値電流の差分で除した第２抵抗値で表した場合、
前記第１抵抗値が前記臨界抵抗値より低抵抗で、且つ、前記第２抵抗値が前記臨界抵抗値より高抵抗となるように構成された前記負荷回路を用い、
前記可変抵抗素子の前記抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合に、前記負荷回路の負荷抵抗特性を前記第１負荷抵抗特性に選択的に切り換え、前記抵抗特性が低抵抗状態にある前記可変抵抗素子と前記負荷回路の直列回路の両端に、電圧振幅の絶対値が前記第１臨界電圧の絶対値より高電圧に設定された所定のパルス幅の第１電圧パルスを印加し、前記可変抵抗素子の前記抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合に、前記負荷回路の負荷抵抗特性を前記第２負荷抵抗特性に選択的に切り換え、前記抵抗特性が高抵抗状態にある前記可変抵抗素子と前記負荷回路の直列回路の両端に、前記直列回路の両端の何れか一方を基準として前記第１電圧パルスと同極性で、電圧振幅の絶対値が前記第２臨界電圧の絶対値より高電圧に設定された所定のパルス幅の第２電圧パルスを印加することを第１の特徴とする。

上記第１の特徴の不揮発性半導体記憶装置の書き換え方法は、更に、前記可変抵抗素子が、一方端子を基準とする他方端子への電圧印加を正負何れの極性で行った場合でも、前記可変抵抗素子の両端子間の電流電圧特性で規定される抵抗特性が、低抵抗状態と高抵抗状態の２つの抵抗特性間を遷移可能であり、一方の極性の電圧印加に対し、前記抵抗特性が低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第１閾値電圧と、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第２閾値電圧が異なり、他方の極性の電圧印加に対しても、前記抵抗特性が低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第３閾値電圧と、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第４閾値電圧が異なり、
前記負荷回路に対して印加する同一極性の電圧の極性として、前記第１閾値電圧と前記第２閾値電圧の高い方の電圧と、前記第３閾値電圧と前記第４閾値電圧の高い方の電圧を比較した場合の低い方の電圧に対応する正負何れか一方の極性を使用することを第２の特徴とする。

以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する。）の実施形態を図面に基づいて説明する。

〈第１実施形態〉
図１に、本発明装置１０の一実施形態におけるブロック構成を示す。図１に示すように、本発明装置１０は、メモリセルアレイ１１、ワード線デコーダ（ワード線選択回路に相当）１２、ビット線デコーダ（ビット線選択回路に相当）１３、負荷抵抗特性可変回路１４、読み出し回路１５、制御回路１６、及び、電圧スイッチ回路１７を備えて構成される。

メモリセルアレイ１１は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列して構成され、外部からのアドレス入力で指定されるメモリセルに情報を電気的に書き込むことができ、更に、アドレス入力で指定されるメモリセルに記憶された情報を読み出すことができる。より詳細には、アドレス線１８から入力されたアドレス信号に対応したメモリセルアレイ１１内の特定のメモリセルに情報が記憶され、その情報はデータ線１９を通り、外部装置に出力される。

ワード線デコーダ１２は、メモリセルアレイ１１の各ワード線に接続し、アドレス線１８に入力された行選択用のアドレス信号に対応するメモリセルアレイ１１のワード線を選択ワード線として選択し、選択ワード線と選択されなかった非選択ワード線に、書き込み、消去、読み出しの各メモリ動作に応じた選択ワード線電圧と非選択ワード線電圧を各別に印加する。

ビット線デコーダ１３は、メモリセルアレイ１１の各ビット線に接続し、アドレス線１８に入力された列選択用のアドレス信号に対応するメモリセルアレイ１１のビット線を選択ビット線として選択し、選択ビット線と選択されなかった非選択ビット線に、書き込み、消去、読み出しの各メモリ動作に応じた選択ビット線電圧と非選択ビット線電圧を各別に印加する。

負荷抵抗特性可変回路１４は、書き込みまたは消去動作時において、メモリセルアレイ１１の中からワード線デコーダ１２とビット線デコーダ１３によって書き換え対象として選択された選択メモリセルに電気的に直列に接続する負荷回路の内の、当該負荷回路の電流電圧特性で規定される負荷抵抗特性を、異なる２つの負荷抵抗特性（低抵抗状態と高抵抗状態）の間で、制御回路１６からの制御により切り換える回路である。本実施形態では、負荷抵抗特性可変回路１４が、ワード線デコーダ１２と電圧スイッチ回路１７の間に設けられている。

制御回路１６は、メモリセルアレイ１１の書き込み、消去、読み出しの各メモリ動作の制御を行う。制御回路１６は、アドレス線１８から入力されたアドレス信号、データ線１９から入力されたデータ入力（書き込み動作時）、制御信号線２０から入力された制御入力信号に基づいて、ワード線デコーダ１２、ビット線デコーダ１３を制御して、メモリセルアレイ１１の読み出し、書き込み、及び、消去動作を制御する。具体的には、各メモリ動作において、選択ワード線、非選択ワード線、選択ビット線、及び、非選択ビット線の夫々に対して、各メモリ動作に応じた所定の電圧を印加するための制御を、電圧スイッチ回路１７、ワード線デコーダ１２、ビット線デコーダ１３等に対して実行する。特に、書き込み及び消去動作時においては、書き換え対象のメモリセルに負荷回路を介して印加する各電圧パルスの電圧振幅及びパルス幅の制御を行う。更に、書き込み動作時と消去動作時において、負荷回路の負荷抵抗特性を切り換えるための制御を負荷抵抗特性可変回路１４に対して行う。図１に示す例では、制御回路１６は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。尚、書き込みと消去は、後述するメモリセルを構成する可変抵抗素子の２つの抵抗特性（低抵抗状態と高抵抗状態）間の遷移（スイッチング）を意味し、一方の抵抗特性から他方の抵抗特性への遷移を書き込み、その逆方向の遷移を消去と定義する。

電圧スイッチ回路１７は、メモリセルアレイ１１の読み出し、書き込み、消去動作時に必要な選択ワード線電圧、非選択ワード線電圧、選択ビット線電圧、非選択ビット線電圧をワード線デコーダ１２及びビット線デコーダ１３に与える。Ｖｃｃは本発明装置１０の供給電圧（電源電圧）、Ｖｓｓは接地電圧、Ｖｐｐは書き込み用の電圧、Ｖｅｅは消去用の電圧、Ｖｒは読み出し用の電圧である。本実施形態では、書き込み及び消去動作時の選択ワード線電圧は、負荷抵抗特性可変回路１４を介してワード線デコーダ１２に供給される。

データの読み出しは、メモリセルアレイ１１からビット線デコーダ１３、読み出し回路１５を通って行われる。読み出し回路１５は、データの状態を判定し、その結果を制御回路１６に送り、データ線１９へ出力する。

図２に、クロスポイント型のメモリセルアレイ１１の部分的な構成を模式的に示す。図２では、メモリセルアレイ１１は４本のビット線ＢＬ０〜３と４本のワード線ＷＬ０〜３の交点にメモリセルＭが挟持されている。図２に示すように、メモリセルアレイ１１は、電気抵抗の変化により情報を記憶する可変抵抗素子を有する２端子構造のメモリセルＭを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行のメモリセルの夫々が、メモリセルの一端側を共通のワード線に接続し、同一列のメモリセルの夫々が、メモリセルの他端側を共通のビット線に接続してなるクロスポイント型のメモリセルアレイ構造を有している。

本実施形態におけるメモリセルとしては、２端子構造の可変抵抗素子の２端子間に書き換え用（書き込み用及び消去用）の電圧パルスが印加されることで、可変抵抗素子の電流電圧特性で規定される抵抗特性が変化することにより、つまり、一定のバイアス条件下での電気抵抗が変化することにより、情報を書き込み可能に構成されているものを想定する。メモリセルＭは、図３に示すように、下部電極２２と可変抵抗体２３と上部電極２４からなる３層構造の可変抵抗素子２１だけで構成される。本実施形態では、下部電極２２と上部電極２４は同じ金属材料、例えば、白金（Ｐｔ）で作製されており、可変抵抗体２３は、遷移金属を含む酸化物または酸窒化物、例えば、Ｆｅ_２Ｏ_３で作製されている。下部電極２２と上部電極２４の何れか一方がワード線に接続し、他方がビット線に接続する。一例として、下部電極２２が列方向に延伸してビット線を形成し、上部電極２４が行方向に延伸してワード線を形成する構成が可能である。或いは、ワード線やビット線等の配線と、下部電極２２と上部電極２４の電極を別材料で形成してもよい。尚、可変抵抗素子２１は、所定の半導体或いは絶縁体基板上に、スパッタリング法等の既存の薄膜形成方法及びフォトリソグラフィー技術やエッチング技術を用いて作製可能であり、詳細な作製方法についての説明は省略する。

図３に示す構造の可変抵抗素子の抵抗特性は、例えば図４に示すように、高抵抗状態（特性Ａ）と低抵抗状態（特性Ｂ）の２通りの抵抗特性を有し、２通りの抵抗特性間を同一極性の電圧印加によって双方向に遷移可能である。可変抵抗素子の素子構造が上下対称であるため、２つの抵抗特性Ａ，Ｂは、夫々、印加電圧の極性に対して対称な特性となっている。ここで、電圧極性の正負は、例えば、下部電極２２を基準とする上部電極２４への印加電圧の極性の正負で規定すればよい。

図４に示す抵抗特性は、図２５に示す抵抗特性と同様に、電流の上限値（コンプライアンス）を設定できる市販の測定器（例えば、ヒューレットパッカード社のパラメータアナライザ、型番４１５６Ｂ）を用いて、以下の４つの手順で測定されたものである。

（１）電圧スイープ：０Ｖ→＋２．５Ｖ→０Ｖ、電流コンプライアンス＝＋０．５ｍＡ
（２）電圧スイープ：０Ｖ→＋１．０Ｖ→０Ｖ、電流コンプライアンス＝＋５．０ｍＡ
（３）電圧スイープ：０Ｖ→−２．５Ｖ→０Ｖ、電流コンプライアンス＝−０．５ｍＡ
（４）電圧スイープ：０Ｖ→−１．０Ｖ→０Ｖ、電流コンプライアンス＝−５．０ｍＡ

手順（１）は、正極性側の高抵抗状態（特性Ａ）、及び、正極性側の高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）への遷移を測定する。手順（２）は、正極性側の低抵抗状態（特性Ｂ）、及び、正極性側の低抵抗状態（特性Ｂ）から高抵抗状態（特性Ａ）への遷移を測定する。手順（３）は、負極性側の高抵抗状態（特性Ａ）、及び、負極性側の高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）への遷移を測定する。手順（４）は、負極性側の低抵抗状態（特性Ｂ）、及び、負極性側の低抵抗状態（特性Ｂ）から高抵抗状態（特性Ａ）への遷移を測定する。尚、電圧スイープ時の電圧ステップは２０ｍＶ、各ステップの間隔は約３秒を想定する。

可変抵抗素子は、最初約２０ｋΩの高抵抗状態（特性Ａ）にあり、手順（１）において、印加電圧が第２閾値電圧（１．５Ｖ）に到達したときに高抵抗状態から低抵抗状態への遷移が発生し、可変抵抗素子を流れる電流量が急激に増大した。印加電圧は、電流量が設定したコンプライアンス値（０．５ｍＡ）に到達したまま０．２２Ｖまで低下し、約６５０Ωの低抵抗状態（特性Ｂ）のＩ‐Ｖ曲線に沿って０Ｖに到達した。続いて、手順（２）において、電圧を印加すると、初め低抵抗状態であったが、第１閾値電圧（約０．５Ｖ）に到達すると低抵抗状態から高抵抗状態への遷移が発生し、高抵抗状態（特性Ａ）のＩ‐Ｖ曲線へと戻った。更に、手順（３）と手順（４）においては、手順（１）と手順（２）と電圧及び電流の値の正負逆転した場合と略同様な現象が起きた。即ち、手順（３）において、印加電圧が−１．５Ｖ（絶対値が第４閾値電圧）に到達したときに高抵抗状態から低抵抗状態への遷移が発生し、可変抵抗素子を流れる電流量の絶対値が急激に増大した。印加電圧は、電流量が設定したコンプライアンス値（−０．５ｍＡ）に到達したまま絶対値が０．２２Ｖまで低下し、約６５０Ωの低抵抗状態（特性Ｂ）のＩ‐Ｖ曲線に沿って０Ｖに到達した。続いて、手順（４）において、電圧を印加すると、初め低抵抗状態であったが、−１．５Ｖ（絶対値が第３閾値電圧）に到達すると低抵抗状態から高抵抗状態への遷移が発生し、高抵抗状態（特性Ａ）のＩ‐Ｖ曲線へと戻った。

この可変抵抗素子に負荷抵抗を介さず、以下の手順で電圧パルス印加を行い、電圧パルスの印加毎に抵抗値の測定を行った。図５に測定した抵抗値の変化を示す。抵抗値の読み出しはパラメータアナライザを用い、＋０．３Ｖでの読み出し電流を電圧値で除した値を抵抗値としている。図５に示すように、初め６８０Ωの低抵抗状態であった可変抵抗素子に、電圧振幅＋２Ｖ、パルス幅３５ｎｓの電圧パルスを印加すると、抵抗値は増加し、高抵抗状態に遷移した。更に、繰り返し同じ電圧振幅＋２Ｖ、パルス幅３５ｎｓの電圧パルスを印加したが、抵抗値は殆ど変化せず、高抵抗状態のままであり連続的なスイッチング動作（低抵抗状態と高抵抗状態の間の双方向の遷移）はできなかった。このことは、この可変抵抗素子では、従来のモノポーラスイッチング動作のようにパルス幅を書き込みと消去で変更しないと、そのままではモノポーラスイッチング動作できないことを意味している。

次に、図３に示す上下対称な素子構造の可変抵抗素子に対して書き込みと消去で１００ｎｓ以下の同じ短いパルス幅（例えば、３５ｎｓ）で安定したモノポーラスイッチング動作を、異なる２つの負荷抵抗特性を書き込み時と消去時で切り換え可能な負荷回路を用いて可能とする動作原理、及び、最適な負荷抵抗特性の決定方法について、図６を参照して説明する。本発明装置では、書き換え時においてメモリセルである可変抵抗素子と直列に接続する負荷回路としては、ワード線デコーダ１２、ビット線デコーダ１３、負荷抵抗特性可変回路１４、及び、これらの回路間を接続する信号配線の寄生抵抗等の合成回路が想定されるが、説明の簡単のため、負荷回路として線形な負荷抵抗特性を有する単体の負荷抵抗を想定して説明する。

図６（Ａ）は、負荷抵抗を介さない状態で測定した場合の可変抵抗素子の高抵抗状態（特性Ａ）と低抵抗状態（特性Ｂ）の２つの抵抗特性を示すＩ‐Ｖ特性曲線である。高抵抗状態では、遷移点Ｔａ（Ｖａ，Ｉａ）で高抵抗状態から低抵抗状態へ遷移し、低抵抗状態では、遷移点Ｔｂ（Ｖｂ，Ｉｂ）で低抵抗状態から高抵抗状態へと遷移する。ここで、電圧Ｖａは第２閾値電圧、電圧Ｖｂは第１閾値電圧、電流Ｉａは第２閾値電流、電流Ｉｂは第１閾値電流に相当する。

先ず、高抵抗状態から低抵抗状態へと遷移するのに望ましい負荷抵抗特性の範囲と負荷回路と可変抵抗素子（メモリセル）の直列回路に印加する駆動電圧Ｖｄａ（電圧パルスの電圧振幅）の範囲について説明する。図６（Ａ）に示す抵抗特性を有する可変抵抗素子に、抵抗値Ｒ１の負荷抵抗を直列に接続した場合、遷移点Ｔａ（Ｖａ，Ｉａ）を通る負荷抵抗特性は、図６（Ｂ）において直線Ｃ１のように描かれる。尚、このときの駆動電圧Ｖｄａを第２臨界電圧ＶＡとする。高抵抗状態から低抵抗状態への安定した動作を行うためには、この負荷抵抗特性直線Ｃ１が低抵抗状態から高抵抗状態へと遷移する遷移点Ｔｂ（Ｖｂ，Ｉｂ）よりも低電圧側の点Ｔ１（Ｖｔ１，Ｉｔ１）で低抵抗状態のＩ‐Ｖ特性曲線と交差する必要がある。即ち、図６（Ｂ）上の遷移点Ｔａを通過する負荷抵抗特性直線Ｃ１は、数１に示す関係式で表される。

（数１）
Ｖ＝−Ｒ１×(Ｉ−Ｉａ)+Ｖａ

ここで、上記条件を満足するためには、Ｉ＝Ｉｂの時にＶ＜Ｖｂを満たすことである。従って、数１及び当該条件より、下記の数２に示す条件が導出される。

（数２）
（Ｖａ−Ｖｂ）／（Ｉｂ−Ｉａ）＜Ｒ１

ここで、数２の左辺の抵抗値が臨界抵抗値に相当する。抵抗値Ｒ１は、第１抵抗値に相当し、遷移点Ｔａ（Ｖａ，Ｉａ）と交点Ｔ１（Ｖｔ１，Ｉｔ１）の各座標値を用いて、下記の数３で表すことができる。

（数３）
Ｒ１＝（Ｖａ−Ｖｔ１）／（Ｉｔ１−Ｉａ）

更に、このとき、負荷抵抗を介して可変抵抗素子を高抵抗状態から低抵抗状態へと遷移させる電圧パルスの電圧振幅Ｖｄａは、第２臨界電圧ＶＡより高電圧である必要がある。即ち、数１に示す負荷抵抗特性直線Ｃ１の式に、Ｉ＝０を代入した値が第２臨界電圧ＶＡであるため、電圧振幅Ｖｄａは、下記の数４に示す条件を満たす必要がある。

（数４）
Ｖｄａ＞Ｖａ＋Ｒ１×Ｉａ

引き続き、低抵抗状態から高抵抗状態へと遷移するのに望ましい負荷抵抗特性の範囲と負荷回路と可変抵抗素子（メモリセル）の直列回路に印加する駆動電圧Ｖｄｂ（電圧パルスの電圧振幅）の範囲について説明する。図６（Ａ）に示す抵抗特性を有する可変抵抗素子に、抵抗値Ｒ２の負荷抵抗を直列に接続した場合、遷移点Ｔｂ（Ｖｂ，Ｉｂ）を通る負荷抵抗特性は、図６（Ｃ）において直線Ｃ２のように描かれる。尚、このときの駆動電圧Ｖｄｂを第１臨界電圧ＶＢとする。低抵抗状態から高抵抗状態への安定した動作を行うためには、この負荷抵抗特性直線Ｃ２が高抵抗状態から低抵抗状態へと遷移する遷移点Ｔａ（Ｖａ，Ｉａ）よりも低電圧側の点Ｔ２（Ｖｔ２，Ｉｔ２）で高抵抗状態のＩ‐Ｖ特性曲線と交差する必要がある。即ち、図６（Ｃ）上の遷移点Ｔｂを通過する負荷抵抗特性直線Ｃ２は、数５に示す関係式で表される。

（数５）
Ｖ＝−Ｒ２×(Ｉ−Ｉｂ)+Ｖｂ

ここで、上記条件を満足するためには、Ｉ＝Ｉａの時にＶ＜Ｖａを満たすことである。従って、数５及び当該条件より、下記の数６に示す条件が導出される。

（数６）
（Ｖａ−Ｖｂ）／（Ｉｂ−Ｉａ）＞Ｒ２

ここで、数６の左辺の抵抗値が臨界抵抗値に相当する。抵抗値Ｒ２は、第２抵抗値に相当し、遷移点Ｔｂ（Ｖｂ，Ｉｂ）と交点Ｔ２（Ｖｔ２，Ｉｔ２）の各座標値を用いて、下記の数７で表すことができる。

（数７）
Ｒ２＝（Ｖｔ２−Ｖｂ）／（Ｉｂ−Ｉｔ２）

更に、このとき、負荷抵抗を介して可変抵抗素子を低抵抗状態から高抵抗状態へと遷移させる電圧パルスの電圧振幅Ｖｄｂは、第１臨界電圧ＶＢより高電圧である必要がある。即ち、数５に示す負荷抵抗特性直線Ｃ２の式に、Ｉ＝０を代入した値が第１臨界電圧ＶＢであるため、電圧振幅Ｖｄｂは、下記の数８に示す条件を満たす必要がある。

（数８）
Ｖｄｂ＞Ｖｂ＋Ｒ２×Ｉｂ

以上の説明において、第２臨界電圧ＶＡと第１臨界電圧ＶＢは異なる電圧値となるが、可変抵抗素子を高抵抗状態から低抵抗状態へと遷移させる電圧パルスの電圧振幅Ｖｄａと、低抵抗状態から高抵抗状態へと遷移させる電圧パルスの電圧振幅Ｖｄｂは、夫々数４と数８の条件を満たす限りにおいて、同じ電圧に設定することが可能である。

この場合、例えば、低抵抗状態から高抵抗状態へのスイッチング動作において、電圧振幅Ｖｄｂが第１臨界電圧ＶＢより大幅に高電圧となって、図６（Ｃ）において負荷抵抗特性直線Ｃ２が右方向（高電圧方向）に平行移動して、負荷抵抗特性直線Ｃ２と高抵抗状態（特性Ａ）のＩ‐Ｖ特性曲線との交点が、遷移点Ｔａ（Ｖａ，Ｉａ）よりも高電圧側に移動しても、その時点では、高抵抗状態と低抵抗状態の間での双方向の遷移が起こり不安定な発振状態となるが、電圧パルスの印加が終了する時点で、電圧振幅Ｖｄｂの低下に伴い、負荷抵抗特性直線Ｃ２が左方向（低電圧方向）に平行移動して、負荷抵抗特性直線Ｃ２と高抵抗状態（特性Ａ）のＩ‐Ｖ特性曲線との交点が、遷移点Ｔａ（Ｖａ，Ｉａ）よりも低電圧側に移動するため、高抵抗状態への遷移が最終的に生じて抵抗特性が高抵抗状態に安定する。更に、高抵抗状態から低抵抗状態へのスイッチング動作において、電圧振幅Ｖｄａが第２臨界電圧ＶＡより大幅に高電圧となって、図６（Ｂ）において負荷抵抗特性直線Ｃ１が右方向（高電圧方向）に平行移動して、負荷抵抗特性直線Ｃ１と低抵抗状態（特性Ｂ）のＩ‐Ｖ特性曲線との交点が、遷移点Ｔｂ（Ｖｂ，Ｉｂ）よりも高電圧側に移動しても、その時点では、高抵抗状態と低抵抗状態の間での双方向の遷移が起こり不安定な発振状態となるが、電圧パルスの印加が終了する時点で、電圧振幅Ｖｄａの低下に伴い、負荷抵抗特性直線Ｃ１が左方向（低電圧方向）に平行移動して、負荷抵抗特性直線Ｃ１と低抵抗状態（特性Ｂ）のＩ‐Ｖ特性曲線との交点が、遷移点Ｔｂ（Ｖｂ，Ｉｂ）よりも低電圧側に移動するため、低抵抗状態への遷移が最終的に生じて抵抗特性が低抵抗状態に安定する。以上の理由から、本発明装置においては、電圧振幅Ｖｄａと電圧振幅Ｖｄｂを同電圧に設定することが可能である。

可変抵抗素子の抵抗特性を説明するために、図４に示すように、電流電圧特性を市販のパラメータアナライザを用いて測定したもので説明したが、本発明において意味する各閾値電圧や閾値電流、及び、各臨界電圧等は、実際に負荷回路とメモリセルの直列回路に印加される電圧パルス程度の短いパルス幅の電圧パルスを用いて測定或いは評価すべきであり、図４に例示した数値は、本発明の説明のためのものである。何故なら、可変抵抗素子の抵抗特性が顕著な温度応答性を有する場合は、電圧の印加時間の影響を受けて、各閾値電圧が変化する可能性があるためである。

上記の動作原理、及び、最適な負荷抵抗特性の決定方法についての説明では、負荷回路として線形な負荷抵抗特性を有する単体の負荷抵抗を想定したが、実際の回路構成では、負荷回路には、ワード線デコーダ１２やビット線デコーダ１３中のワード線やビット線を選択するための非線形な電流電圧特性を有するトランジスタを含むため、負荷抵抗特性は非線形となる。負荷抵抗特性が非線形な場合でも、上記の動作原理、及び、最適な負荷抵抗特性の決定方法についての考え方は同じであるが、負荷回路に含まれるＭＯＳＦＥＴ特有の電流電圧特性に基づく注意点もあるので、以下、負荷回路として非線形な負荷抵抗特性を有する単体のＭＯＳＦＥＴを想定して説明する。

図７（Ａ）は、ＭＯＳＦＥＴの異なるゲート電圧Ｖｇでのソース・ドレイン間の２つの電流電圧特性で規定される負荷抵抗特性Ｃ３，Ｃ４を示す。つまり、このＭＯＳＦＥＴが、ゲート電圧の電圧制御によって負荷抵抗特性を切り換え可能な負荷抵抗特性可変回路１４として機能する。図７（Ｂ）及び（Ｃ）に示すように、ゲート電圧が低い方（Ｖｇ＝ＶＬ）の負荷抵抗特性Ｃ３は、可変抵抗素子の抵抗特性を高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）へと遷移する場合に用い、ゲート電圧が高い方（Ｖｇ＝ＶＨ）の負荷抵抗特性Ｃ４は、可変抵抗素子の抵抗特性を低抵抗状態（特性Ｂ）から高抵抗状態（特性Ａ）へと遷移する場合に用いる。

先ず、高抵抗状態から低抵抗状態へと遷移するのに望ましい負荷抵抗特性の範囲と負荷回路と可変抵抗素子（メモリセル）の直列回路に印加する駆動電圧Ｖｄａ（電圧パルスの電圧振幅）の範囲について説明する。図６（Ａ）に示す抵抗特性を有する可変抵抗素子に、ＭＯＳＦＥＴのゲート電圧を低レベル（ＶＬ）に設定して負荷抵抗特性Ｃ３とした場合、遷移点Ｔａ（Ｖａ，Ｉａ）を通る負荷抵抗特性は、図７（Ｂ）において曲線Ｃ３のように描かれる。尚、このときの駆動電圧Ｖｄａを第２臨界電圧ＶＡとする。高抵抗状態から低抵抗状態への安定した動作を行うためには、この負荷抵抗特性曲線Ｃ３が、低抵抗状態から高抵抗状態へと遷移する遷移点Ｔｂ（Ｖｂ，Ｉｂ）よりも低電圧側の点Ｔ３（Ｖｔ３，Ｉｔ３）で低抵抗状態のＩ‐Ｖ特性曲線と交差する必要がある。即ち、図７（Ｂ）上の遷移点Ｔａと交点Ｔ３（Ｖｔ３，Ｉｔ３）を通過する負荷抵抗特性曲線Ｃ３は、図６（Ａ）に示す２つの抵抗特性に対しては、下記の数９で遷移点Ｔａ（Ｖａ，Ｉａ）と交点Ｔ３（Ｖｔ３，Ｉｔ３）の各座標値を用いて定義される第１抵抗値Ｒ３の負荷抵抗と同等に機能するため、便宜的に第１抵抗値Ｒ３で負荷抵抗特性を示すと、数１０に示す関係式で表される。

（数９）
Ｒ３＝（Ｖａ−Ｖｔ３）／（Ｉｔ３−Ｉａ）
（数１０）
Ｖ＝−Ｒ３×(Ｉ−Ｉａ)+Ｖａ

ここで、上記条件を満足するためには、Ｉ＝Ｉｂの時にＶ＜Ｖｂを満たすことである。従って、数１０及び当該条件より、下記の数１１に示す条件が導出される。ここで、数１１の左辺の抵抗値が臨界抵抗値に相当する。

（数１１）
（Ｖａ−Ｖｂ）／（Ｉｂ−Ｉａ）＜Ｒ３

尚、ＭＯＳＦＥＴは、ソース・ドレイン間の電圧を増加しても飽和領域に達すると電流の増加が抑制されるため、この飽和電流を遷移点Ｔｂ（Ｖｂ，Ｉｂ）の電流値（第１閾値電流）Ｉｂより小さくなるようにゲート電圧を設定すれば、数１１に示す条件が満足される。

更に、このとき、ＭＯＳＦＥＴを介して可変抵抗素子を高抵抗状態から低抵抗状態へと遷移させる電圧パルスの電圧振幅Ｖｄａが、第２臨界電圧ＶＡより高電圧（Ｖｄａ＞ＶＡ）である必要がある点は、線形な負荷抵抗を用いた場合と同様である。但し、第２臨界電圧ＶＡは、図７（Ｂ）において、遷移点Ｔａ（Ｖａ，Ｉａ）を通過する負荷抵抗特性曲線Ｃ３と電圧軸との交点の電圧値で与えられる。

引き続き、低抵抗状態から高抵抗状態へと遷移するのに望ましい負荷抵抗特性の範囲と負荷回路と可変抵抗素子（メモリセル）の直列回路に印加する駆動電圧Ｖｄｂ（電圧パルスの電圧振幅）の範囲について説明する。図６（Ａ）に示す抵抗特性を有する可変抵抗素子に、ＭＯＳＦＥＴのゲート電圧を高レベル（ＶＨ）に設定して負荷抵抗特性Ｃ４とした場合、遷移点Ｔｂ（Ｖｂ，Ｉｂ）を通る負荷抵抗特性は、図７（Ｃ）において曲線Ｃ４のように描かれる。尚、このときの駆動電圧Ｖｄｂを第１臨界電圧ＶＢとする。低抵抗状態から高抵抗状態への安定した動作を行うためには、この負荷抵抗特性曲線Ｃ４が高抵抗状態から低抵抗状態へと遷移する遷移点Ｔａ（Ｖａ，Ｉａ）よりも低電圧側の点Ｔ４（Ｖｔ４，Ｉｔ４）で高抵抗状態のＩ‐Ｖ特性曲線と交差する必要がある。即ち、図７（Ｃ）上の遷移点Ｔｂと交点Ｔ４（Ｖｔ４，Ｉｔ４）を通過する負荷抵抗特性曲線Ｃ４は、図６（Ａ）に示す２つの抵抗特性に対しては、下記の数１２で遷移点Ｔｂ（Ｖｂ，Ｉｂ）と交点Ｔ４（Ｖｔ４，Ｉｔ４）の各座標値を用いて定義される第２抵抗値Ｒ４の負荷抵抗と同等に機能するため、便宜的に第２抵抗値Ｒ４で負荷抵抗特性を示すと、数１３に示す関係式で表される。

（数１２）
Ｒ４＝（Ｖｔ４−Ｖｂ）／（Ｉｂ−Ｉｔ４）
（数１３）
Ｖ＝−Ｒ４×(Ｉ−Ｉｂ)+Ｖｂ

ここで、上記条件を満足するためには、Ｉ＝Ｉａの時にＶ＜Ｖａを満たすことである。従って、数１３及び当該条件より、下記の数１４に示す条件が導出される。ここで、数１４の左辺の抵抗値が臨界抵抗値に相当する。

（数１４）
（Ｖａ−Ｖｂ）／（Ｉｂ−Ｉａ）＞Ｒ４

尚、負荷抵抗特性曲線Ｃ４は遷移点Ｔｂ（Ｖｂ，Ｉｂ）と交差する必要があるため、ＭＯＳＦＥＴの飽和電流を遷移点Ｔｂ（Ｖｂ，Ｉｂ）の電流値（第１閾値電流）Ｉｂより大きくなるようにゲート電圧を設定する必要がある。

更に、このとき、ＭＯＳＦＥＴを介して可変抵抗素子を低抵抗状態から高抵抗状態へと遷移させる電圧パルスの電圧振幅Ｖｄｂが、第１臨界電圧ＶＢより高電圧（Ｖｄｂ＞ＶＢ）である必要がある点は、線形な負荷抵抗を用いた場合と同様である。但し、第１臨界電圧ＶＢは、図７（Ｃ）において、遷移点Ｔｂ（Ｖｂ，Ｉｂ）を通過する負荷抵抗特性曲線Ｃ４と電圧軸との交点の電圧値で与えられる。

また、線形な負荷抵抗を用いた場合と同様の理由から、第２臨界電圧ＶＡと第１臨界電圧ＶＢが異なるが、可変抵抗素子を高抵抗状態から低抵抗状態へと遷移させる電圧パルスの電圧振幅Ｖｄａと、低抵抗状態から高抵抗状態へと遷移させる電圧パルスの電圧振幅Ｖｄｂは、夫々、第２臨界電圧ＶＡより高電圧（Ｖｄａ＞ＶＡ）であるという条件と、第１臨界電圧ＶＢより高電圧（Ｖｄｂ＞ＶＢ）である必要があるという条件を満たす限りにおいて、同じ電圧に設定することが可能である

次に、異なる２つの負荷抵抗特性を書き込み時と消去時で切り換え可能な負荷回路を用いた場合の効果について、図５との比較において説明する。図５に示す負荷抵抗を介さずに電圧パルスの印加した測定で連続的なモノポーラスイッチング動作を示さなかった可変抵抗素子に対して、ＭＯＳＦＥＴを負荷回路として用い、ゲート電圧をスイッチング方向に応じて切り換えて使用して電圧パルスの印加を以下の要領で行い、電圧パルスの印加毎に抵抗値の測定を行った。図８に測定した抵抗値の変化を示す。抵抗値の読み出しはパラメータアナライザを用い、＋０．３Ｖでの読み出し電流を電圧値で除した値を抵抗値としている。図８に示すように、初め７２０Ωの低抵抗状態であった可変抵抗素子に、ＭＯＳＦＥＴのゲート電圧を３Ｖ（オン抵抗が７００Ω）に設定し、電圧振幅＋２Ｖ、パルス幅３５ｎｓの電圧パルスを印加すると、抵抗値は増加し、高抵抗状態（２１ｋΩ）に遷移した。次に、ＭＯＳＦＥＴのゲート電圧を１．８Ｖ（オン抵抗が１７００Ω）に変更し、同じ電圧振幅＋２Ｖ、パルス幅３５ｎｓの電圧パルスを印加したところ、抵抗値は、６８０Ωの低抵抗状態に変化した。更に、同じ要領でゲート電圧をスイッチング方向に応じて切り換え、繰り返し同じ電圧振幅＋２Ｖ、パルス幅３５ｎｓの電圧パルスを印加することで、可変抵抗素子の抵抗特性は低抵抗状態と高抵抗状態の間で交互にスイッチングを繰り返し、安定した連続的なモノポーラスイッチング動作を確認できた。

次に、本実施形態で使用する負荷抵抗特性可変回路１４の具体的な回路構成について、図９及び図１０を参照して説明する。図９は、書き換え対象の選択メモリセルの可変抵抗素子２１と負荷回路と電圧スイッチ回路１７の関係を模式的に示す。図９では、負荷回路は、電圧スイッチ回路１７からの電圧パルスが印加される回路の内の選択メモリセルを除く全ての回路として扱うことができ、ワード線デコーダ１２とビット線デコーダ１３と負荷抵抗特性可変回路１４、及び、選択ワード線や選択ビット線等の信号配線の寄生抵抗を含む。従って、その負荷抵抗特性は、選択メモリセルを除く全ての回路の合成回路の電流電圧特性として規定される。図９に示す例では、電圧スイッチ回路１７からビット線デコーダ１３を介して選択ビット線に接地電圧Ｖｓｓが印加され、負荷抵抗特性可変回路１４とワード線デコーダ１２を介して選択ワード線に書き込み用電圧Ｖｐｐまたは消去用電圧Ｖｅｅが印加される。書き込み用電圧Ｖｐｐと消去用電圧Ｖｅｅは電圧パルスとして選択ワード線に印加されるが、そのパルス幅（印加時間）は、書き込み用電圧Ｖｐｐまたは消去用電圧Ｖｅｅを供給する電圧スイッチ回路１７側、或いは、当該電圧を供給される負荷抵抗特性可変回路１４またはワード線デコーダ１２側において、制御回路からの制御により調整される。

図１０（Ａ）〜（Ｅ）に、負荷抵抗特性可変回路１４の回路構成例を５例示す。図１０（Ａ）は、常時オン状態のＰ型ＭＯＳＦＥＴ３１とオンオフが制御信号Ｓｃ１によって切り換え可能なＰ型ＭＯＳＦＥＴ３２の並列接続によって構成された負荷抵抗特性可変回路１４を示す。Ｐ型ＭＯＳＦＥＴ３１とＰ型ＭＯＳＦＥＴ３２を同じサイズに設定すると、制御信号Ｓｃ１によって、図７（Ａ）に示すような負荷抵抗特性の切り換えが可能となる。尚、常時オン状態のＰ型ＭＯＳＦＥＴ３１に代えて、線形或いは非線形な抵抗特性の抵抗素子または電圧極性に合わせたダイオードを用いても、Ｐ型ＭＯＳＦＥＴ３２のオンオフによって負荷抵抗特性を切り換え可能な負荷抵抗特性可変回路１４を実現できる。

図１０（Ｂ）は、オンオフが２つの制御信号Ｓｃ２，Ｓｃ３によって切り換え可能なＰ型ＭＯＳＦＥＴ３３，３４の並列接続によって構成された負荷抵抗特性可変回路１４を示す。Ｐ型ＭＯＳＦＥＴ３３，３４は一方がオンの時に他方がオフとなるように制御される。図１０（Ｂ）に示す例では、Ｐ型ＭＯＳＦＥＴ３３，３４の夫々のゲート幅等を異ならせることで、図７（Ａ）に示すような負荷抵抗特性の切り換えが可能となる。また、Ｐ型ＭＯＳＦＥＴ３３，３４を同じサイズとして、夫々或いは何れか一方に対し直列に異なる抵抗値の抵抗成分を付加するようにしても構わない。

図１０（Ｃ）は、１つの制御信号Ｓｃ４でゲート電圧を多段階に制御可能な１つのＰ型ＭＯＳＦＥＴ３５で構成された負荷抵抗特性可変回路１４を示す。制御信号Ｓｃ４として、Ｐ型ＭＯＳＦＥＴ３５をオフにする１つの信号レベルと、Ｐ型ＭＯＳＦＥＴ３５をオンにする２つの信号レベルを出力可能に構成し、Ｐ型ＭＯＳＦＥＴ３５をオンにする２つの信号レベルを切り換えることで、図７（Ａ）に示すような負荷抵抗特性の切り換えが可能となる。

図１０（Ｄ）は、２つの制御信号Ｓｃ５，Ｓｃ６でゲート電圧とバックゲート（基板）電圧を夫々２段階に制御可能な１つのＰ型ＭＯＳＦＥＴ３６で構成された負荷抵抗特性可変回路１４を示す。制御信号Ｓｃ５でＰ型ＭＯＳＦＥＴ３６のオンオフを制御し、制御信号Ｓｃ６でＰ型ＭＯＳＦＥＴ３６のバックゲート電圧を調整して閾値電圧を変化させる。Ｐ型ＭＯＳＦＥＴ３６をオンにした状態で、バックゲート電圧により閾値電圧を高低２通りに切り換えることで、図７（Ａ）に示すような負荷抵抗特性の切り換えが可能となる。

図１０（Ｅ）は、１つの制御信号Ｓｃ７でゲート電圧を多段階に制御可能な１つの抵抗制御素子３７で構成された負荷抵抗特性可変回路１４を示す。抵抗制御素子３７としては、ＭＯＳＦＥＴ以外で構成されるトランスファゲートや単チャンネルトランジスタ等で構成されるものを利用する。制御信号Ｓｃ７の信号レベルを切り換えることで、負荷抵抗特性の切り換えが可能となる。

尚、本実施形態では、図１及び図９に示すように、負荷抵抗特性可変回路１４を電圧スイッチ回路１７とワード線デコーダ１２の間に設けて、電圧スイッチ回路１７から負荷抵抗特性可変回路１４に対して同じ電圧極性の書き込み用電圧Ｖｐｐ及び消去用電圧Ｖｅｅを印加する場合を説明したが、負荷抵抗特性可変回路１４はこの構成例に限定されるものではなく、例えば、ワード線デコーダ１２の内部、ワード線デコーダ１２とメモリセルアレイ１１の間、ビット線デコーダ１３とメモリセルアレイ１１の間、ビット線デコーダ１３の内部、ビット線デコーダ１３と電圧スイッチ回路１７の間、或いは、電圧スイッチ回路１７の内部に設けるようにしても構わない。また、負荷抵抗特性可変回路１４をワード線デコーダ１２の内部、或いは、ビット線デコーダ１３の内部に設ける場合は、ワード線デコーダ１２やビット線デコーダ１３を構成するワード線選択用トランジスタやビット線選択用トランジスタと負荷抵抗特性可変回路１４を同じトランジスタで構成するようにしても構わない。更に、負荷抵抗特性可変回路１４は、１個所ではなく、複数個所に分散して形成されてもよい。

また、負荷抵抗特性可変回路１４を、ＭＯＳＦＥＴを用いて構成する場合は、その形成個所や書き込み用電圧Ｖｐｐ及び消去用電圧Ｖｅｅの電圧極性に応じて、Ｐ型ＭＯＳＦＥＴの使用に代えて、Ｎ型ＭＯＳＦＥＴを使用するようにしてもよい。

次に、本発明装置のメモリセルの書き込み動作について説明する。ここでは、選択メモリセルの可変抵抗素子の抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合を書き込み動作として説明する。

先ず、制御回路１６は、外部からのアドレス信号、データ入力信号、制御入力信号等により、アドレス信号で指定される書き込み対象のメモリセルへの書き込み動作を指示されると、電圧スイッチ回路１７を活性化し、書き込み動作時に選択ワード線、非選択ワード線、選択ビット線、及び、非選択ビット線に夫々印加すべき電圧の出力を指示する。電圧スイッチ回路１７は、図示しない電圧発生回路で生成された書き込み用電圧Ｖｐｐを、負荷抵抗特性可変回路１４を介してワード線デコーダ１２に供給し、書き込み用電圧Ｖｐｐの２分の１の電圧の書き込み抑止電圧Ｖｐｐ／２をワード線デコーダ１２とビット線デコーダ１３に供給し、接地電圧Ｖｓｓをビット線デコーダ１３に供給する。また、制御回路１６は、負荷抵抗特性可変回路１４を書き込み動作用の負荷抵抗特性となるように制御する。本実施形態では、負荷抵抗特性がより低抵抗となるように制御する。この結果、書き込み用電圧Ｖｐｐを上述の第１臨界電圧以上に設定することで、選択ワード線には、負荷抵抗特性可変回路１４とワード線デコーダ１２を介して書き込み用電圧Ｖｐｐから両回路での電圧降下分を差し引いた電圧が印加され、選択ビット線には、接地電圧Ｖｓｓからビット線デコーダ１３での電圧降下分上昇した電圧が印加され、選択メモリセルの両端には、抵抗特性を低抵抗状態から高抵抗状態に遷移させるのに必要な第１閾値電圧以上の電圧が印加され、抵抗特性が低抵抗状態から高抵抗状態に遷移して書き込みが完了する。このとき、可変抵抗素子が高抵抗状態に遷移したため、負荷回路とメモリセルの直列回路の合成抵抗値が高くなって、負荷回路を流れる電流が減少して負荷回路での電圧降下が低下するため、高抵抗状態に遷移後の選択メモリセルの両端に印加される電圧は上昇するが、負荷抵抗特性可変回路１４の制御により選択された負荷抵抗特性によって選択メモリセルの両端電圧が第２閾値電圧よりも低い電圧状態において安定して高抵抗状態への遷移が起こるため、結局電圧上昇後において、可変抵抗素子は安定して高抵抗状態を維持することができる。

また、非選択ワード線には、ワード線デコーダ１２を介して書き込み抑止電圧Ｖｐｐ／２からワード線デコーダ１２での電圧降下分を差し引いた電圧が印加され、非選択ビット線には、ビット線デコーダ１３を介して書き込み抑止電圧Ｖｐｐ／２からビット線デコーダ１３での電圧降下分上昇した電圧が印加されるため、非選択ワード線と非選択ビット線に接続する非選択メモリセルには電圧が印加されず、非選択ワード線と選択ビット線に接続する非選択メモリセルと選択ワード線と非選択ビット線に接続する非選択メモリセルには、書き込み抑止電圧Ｖｐｐ／２からワード線デコーダ１２とビット線デコーダ１３の電圧降下分を差し引いた電圧が印加される。従って、少なくとも書き込み抑止電圧Ｖｐｐ／２が、抵抗特性を低抵抗状態から高抵抗状態に遷移させるのに必要な第１閾値電圧より低くなるように、書き込み用電圧Ｖｐｐを設定しておくことで、非選択メモリセルに対する不要な書き込み動作を防止することができる。

次に、本発明装置のメモリセルの消去動作について説明する。ここでは、選択メモリセルの可変抵抗素子の抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合を消去動作として説明する。

先ず、制御回路１６は、外部からのアドレス信号、データ入力信号、制御入力信号等により、アドレス信号で指定される消去対象のメモリセルへの消去動作を指示されると、電圧スイッチ回路１７を活性化し、消去動作時に選択ワード線、非選択ワード線、選択ビット線、及び、非選択ビット線に夫々印加すべき電圧の出力を指示する。電圧スイッチ回路１７は、図示しない電圧発生回路で生成された書き込み用電圧Ｖｐｐと同極性の消去用電圧Ｖｅｅを、負荷抵抗特性可変回路１４を介してワード線デコーダ１２に供給し、消去用電圧Ｖｅｅの２分の１の電圧の消去抑止電圧Ｖｅｅ／２をワード線デコーダ１２とビット線デコーダ１３に供給し、接地電圧Ｖｓｓをビット線デコーダ１３に供給する。また、制御回路１６は、負荷抵抗特性可変回路１４を消去動作用の負荷抵抗特性となるように制御する。本実施形態では、負荷抵抗特性がより高抵抗となるように制御する。この結果、消去用電圧Ｖｅｅを上述の第２臨界電圧以上に設定することで、選択ワード線には、負荷抵抗特性可変回路１４とワード線デコーダ１２を介して消去用電圧Ｖｅｅから両回路での電圧降下分を差し引いた電圧が印加され、選択ビット線には、接地電圧Ｖｓｓからビット線デコーダ１３での電圧降下分上昇した電圧が印加され、選択メモリセルの両端には、抵抗特性を高抵抗状態から低抵抗状態に遷移させるのに必要な第２閾値電圧以上の電圧が印加され、抵抗特性が高抵抗状態から低抵抗状態に遷移して消去が完了する。このとき、可変抵抗素子が低抵抗状態に遷移したため、負荷回路とメモリセルの直列回路の合成抵抗値が低くなって、負荷回路を流れる電流が増大して負荷回路での電圧降下が増大するため、低抵抗状態に遷移後の選択メモリセルの両端に印加される電圧は低下するが、負荷抵抗特性可変回路１４の制御により選択された負荷抵抗特性によって選択メモリセルの両端電圧が第１閾値電圧よりも低い電圧状態において安定して低抵抗状態への遷移が起こるため、結局電圧上昇後において、可変抵抗素子は安定して低抵抗状態を維持することができる。

また、非選択ワード線には、ワード線デコーダ１２を介して消去抑止電圧Ｖｅｅ／２からワード線デコーダ１２での電圧降下分を差し引いた電圧が印加され、非選択ビット線には、ビット線デコーダ１３を介して消去抑止電圧Ｖｅｅ／２からビット線デコーダ１３での電圧降下分上昇した電圧が印加されるため、非選択ワード線と非選択ビット線に接続する非選択メモリセルには電圧が印加されず、非選択ワード線と選択ビット線に接続する非選択メモリセルと選択ワード線と非選択ビット線に接続する非選択メモリセルには、消去抑止電圧Ｖｅｅ／２からワード線デコーダ１２とビット線デコーダ１３の電圧降下分を差し引いた電圧が印加される。従って、少なくとも消去抑止電圧Ｖｅｅ／２が、抵抗特性を高抵抗状態から低抵抗状態に遷移させるのに必要な第２閾値電圧より低くなるように、消去用電圧Ｖｅｅを設定しておくことで、非選択メモリセルに対する不要な消去動作を防止すことができる。

尚、第２臨界電圧ＶＡと第１臨界電圧ＶＢは異なる電圧値となるが、本実施形態では、上述の理由から、書き込み用電圧Ｖｐｐと消去用電圧Ｖｅｅを同電圧に設定することが可能である。また、書き込み用電圧Ｖｐｐと消去用電圧Ｖｅｅの電圧パルスのパルス幅は、何れも短いパルス幅、例えば、１００ｎｓ以下に設定でき、両パルス幅を同じ長さにすることもできる。これにより、負荷抵抗特性可変回路１４の負荷抵抗特性の切り換え制御だけで、書き込み動作と消去動作の区別を制御でき、回路構成の大幅な簡単化が図れる。

本発明装置のメモリセルの読み出し動作は、従来のモノポーラスイッチング動作やバイポーラスイッチング動作で書き換えられたメモリセルに対する公知の読み出し動作が利用可能である。また、読み出し動作は、本発明の本旨ではないので詳細な説明は省略する。

〈第２実施形態〉
次に、本発明装置の第２実施形態について説明する。本発明の大きな特徴の一つとして、従来は長短異なるパルス幅の電圧パルスの使用や、可変抵抗素子の素子構造を非対称とすることで、安定したモノポーラスイッチング動作やバイポーラスイッチング動作を可能としていたところ、負荷回路の負荷抵抗特性をスイッチング方向に応じて切り換えることで、長短異なるパルス幅の電圧パルスや非対称構造の可変抵抗素子を使用せずとも、安定した高速のモノポーラスイッチング動作が可能となる点である。この点については、上記第１実施形態において詳細に説明した。しかし、本発明の技術的思想は、モノポーラスイッチング動作にのみ限定されるものではなく、バイポーラスイッチング動作についても適用可能である。つまり、本発明装置でのバイポーラスイッチング動作では、可変抵抗素子の素子構造が必ずしも非対称構造である必要がなくなる。

本発明装置は、モノポーラスイッチング動作を前提とするものであるが、本発明の技術的思想は、モノポーラスイッチング動作にのみ限定されるものではなく、バイポーラスイッチング動作についても適用可能であるので、参考として、以下、バイポーラスイッチング動作で書き込み及び消去動作を行う本発明装置の第２実施形態について説明する。

図１１に、第２実施形態における本発明装置４０のブロック構成を示す。図１１に示すように、本発明装置４０は、メモリセルアレイ１１、ワード線デコーダ（ワード線選択回路に相当）１２、ビット線デコーダ（ビット線選択回路に相当）１３、負荷抵抗特性可変回路４４、読み出し回路１５、制御回路４６、及び、電圧スイッチ回路１７を備えて構成される。

メモリセルアレイ１１、ワード線デコーダ１２、ビット線デコーダ１３、読み出し回路１５、及び、電圧スイッチ回路１７は第１実施形態のものと同じあるので、重複する説明は割愛する。

負荷抵抗特性可変回路４４は、書き込みまたは消去動作時において、メモリセルアレイ１１の中からワード線デコーダ１２とビット線デコーダ１３によって書き換え対象として選択された選択メモリセルに電気的に直列に接続する負荷回路の内の、当該負荷回路の電流電圧特性で規定される負荷抵抗特性を、異なる２つの負荷抵抗特性（低抵抗状態と高抵抗状態）の間で、負荷抵抗特性可変回路４４に印加される電圧極性に応じて自動的に切り換える回路（極性依存型負荷抵抗回路に相当）である。本実施形態では、負荷抵抗特性可変回路１４が、ワード線デコーダ１２と電圧スイッチ回路１７の間に設けられている。尚、負荷抵抗特性可変回路４４としては、第１実施形態と同様に、制御回路４６からの制御により負荷抵抗特性を切り換える第１実施形態の負荷抵抗特性可変回路１４（図１及び図１０参照）を使用することも可能である。

制御回路４６は、メモリセルアレイ１１の書き込み、消去、読み出しの各メモリ動作の制御を行うための回路で、基本的な機能は第１実施形態の制御回路１６と同じある。第１実施形態の制御回路１６と相違する点は、ワード線デコーダ１２とビット線デコーダ１３に対して電圧スイッチ回路１７から供給される各種電圧の書き込み及び消去動作時における供給先の制御である。つまり、第１実施形態では、モノポーラスイッチング動作であったため、同極性の書き込み用電圧Ｖｐｐと消去用電圧Ｖｅｅ、及び、同極性の書き込み抑止電圧Ｖｐｐ／２と消去抑止電圧Ｖｅｅ／２は、ワード線デコーダ１２とビット線デコーダ１３に対して同様に供給されていたが、第２実施形態では、バイポーラスイッチング動作であるため、選択メモリセルに印加される電圧の極性を書き込み動作時と消去動作時で反転させる必要から、書き込み動作時には書き込み用電圧Ｖｐｐにワード線デコーダ１２に供給し、接地電圧Ｖｓｓをビット線デコーダ１３に供給するのに対して、消去動作時には消去用電圧Ｖｅｅをビット線デコーダ１３に供給し、接地電圧Ｖｓｓをワード線デコーダ１２に供給する制御を行う。また、負荷抵抗特性可変回路４４が印加される電圧極性に応じて負荷抵抗特性を自動的に切り換えるため、当該切り換え制御は制御回路４６からは直接には行わない。その代わり、書き込み動作時と消去動作時で、書き込み用電圧Ｖｐｐと消去用電圧Ｖｅｅの供給先を切り換えることで、負荷抵抗特性可変回路４４に印加される電圧極性が反転するように構成することで、間接的に負荷抵抗特性の切り換え制御を行う。

第２実施形態で使用するメモリセルは、第１実施形態と同様に図３に示す上下対称な素子構造の可変抵抗素子２１を想定する。従って、可変抵抗素子の抵抗特性も、図４に示すように、高抵抗状態（特性Ａ）と低抵抗状態（特性Ｂ）の２通りの抵抗特性を有し、２通りの抵抗特性間を同一極性の電圧印加によって双方向に遷移可能である。可変抵抗素子の素子構造が上下対称であるため、２つの抵抗特性Ａ，Ｂは、夫々、印加電圧の極性に対して対称な特性となっている。

次に、バイポーラスイッチング動作においても、可変抵抗素子が対称な素子構造の場合には、負荷回路の負荷抵抗特性をスイッチング方向に応じて切り換えることで安定なスイッチング動作が可能となることを簡単な実施例を用いて説明する。

先ず、この可変抵抗素子に負荷抵抗を介さず、以下の手順で正負両極性の電圧パルス印加を交互に行い、電圧パルスの印加毎に抵抗値の測定を行った。図１２に測定した抵抗値の変化を示す。抵抗値の読み出しはパラメータアナライザを用い、＋０．３Ｖでの読み出し電流を電圧値で除した値を抵抗値としている。図１２に示すように、初め６６０Ωの低抵抗状態であった可変抵抗素子に、電圧振幅＋２Ｖ、パルス幅３５ｎｓの電圧パルスを印加すると、抵抗値は増加し、約２１ｋΩの高抵抗状態に遷移した。引き続き、電圧振幅−２Ｖ、パルス幅３５ｎｓの逆極性の電圧パルスを印加したが、抵抗値は殆ど変化せず、その後、同じ正負両極性の電圧パルスを交互に印加したが、高抵抗状態のままであり連続的なスイッチング動作（低抵抗状態と高抵抗状態の間の双方向の遷移）はできなかった。このことは、同じパルス幅の電圧パルス印加では、従来のバイポーラスイッチング動作のように抵抗特性が電圧極性に応じて非対称になる程度に可変抵抗素子の素子構造を非対称にしないと、バイポーラスイッチング動作できないことを意味している。

次に、異なる２つの負荷抵抗特性を書き込み時と消去時で切り換え可能な負荷回路を用いた場合の効果について、図１２との比較において説明する。図１２に示す負荷抵抗を介さずに電圧パルスの印加した測定で連続的なバイポーラスイッチング動作を示さなかった可変抵抗素子に対して、図１３に示すような印加電圧極性に対して非対称な電流電圧特性を有する極性依存型負荷抵抗回路を負荷回路として用い、電圧極性をスイッチング方向に応じて反転させて電圧パルスの印加を以下の要領で行い、電圧パルスの印加毎に抵抗値の測定を行った。図１４に測定した抵抗値の変化を示す。抵抗値の読み出しはパラメータアナライザを用い、＋０．３Ｖでの読み出し電流を電圧値で除した値を抵抗値としている。図１４に示すように、初め７８０Ωの低抵抗状態であった可変抵抗素子に、電圧振幅＋２Ｖ、つまり極性依存型負荷抵抗がより低抵抗である極性のパルス幅３５ｎｓの電圧パルスを印加すると、抵抗値は増加し、高抵抗状態（１８ｋΩ）に遷移した。次に、電圧振幅−２Ｖ、つまり極性依存型負荷抵抗がより高抵抗である極性のパルス幅３５ｎｓの逆極性の電圧パルスを印加したところ、抵抗値は、約７００Ωの低抵抗状態に変化した。更に、同じ要領でスイッチング方向に応じて電圧極を切り換え、繰り返し電圧振幅＋２Ｖと−２Ｖ、パルス幅３５ｎｓの正負両極性の電圧パルスを交互に印加することで、可変抵抗素子の抵抗特性は低抵抗状態と高抵抗状態の間で交互にスイッチングを繰り返し、安定した連続的なバイポーラスイッチング動作を確認できた。

次に、第２実施形態で使用する負荷抵抗特性可変回路４４の具体的な回路構成について、図１５乃至図１７を参照して説明する。図１５は、書き換え対象の選択メモリセルの可変抵抗素子２１と負荷回路と電圧スイッチ回路１７の関係を模式的に示す。図１５では、負荷回路は、電圧スイッチ回路１７からの電圧パルスが印加される回路の内の選択メモリセルを除く全ての回路として扱うことができ、ワード線デコーダ１２とビット線デコーダ１３と負荷抵抗特性可変回路４４、及び、選択ワード線や選択ビット線等の信号配線の寄生抵抗を含む。従って、その負荷抵抗特性は、選択メモリセルを除く全ての回路の合成回路の電流電圧特性として規定される。図１５に示す例では、書き込み動作時には、電圧スイッチ回路１７からビット線デコーダ１３を介して選択ビット線に接地電圧Ｖｓｓが印加され、負荷抵抗特性可変回路４４とワード線デコーダ１２を介して選択ワード線に書き込み用電圧Ｖｐｐが印加される。また、消去動作時には、電圧スイッチ回路１７からビット線デコーダ１３を介して選択ビット線に消去用電圧Ｖｅｅが印加され、負荷抵抗特性可変回路４４とワード線デコーダ１２を介して選択ワード線に接地電圧Ｖｓｓが印加される。書き込み用電圧Ｖｐｐと消去用電圧Ｖｅｅは電圧パルスとして選択ワード線または選択ビット線に印加されるが、そのパルス幅（印加時間）は、書き込み用電圧Ｖｐｐまたは消去用電圧Ｖｅｅを供給する電圧スイッチ回路１７側、或いは、当該電圧を供給される負荷抵抗特性可変回路４４またはワード線デコーダ１２側、或いは、ビット線デコーダ１３において、制御回路からの制御により調整される。

図１６（Ａ）〜（Ｃ）に、負荷抵抗特性可変回路４４の回路構成例を３例示す。図１６（Ａ）は、電流電圧特性の異なる２つのダイオード５１，５２を相互に逆方向に配置して並列に接続して構成された負荷抵抗特性可変回路４４を示す。かかる構成により、図１７に示すような電流電圧特性を有し、印加電圧の極性によって負荷抵抗特性が自動的に切り換る極性依存型負荷抵抗回路が実現できる。図１６（Ａ）に示す例では、ダイオード５１，５２の夫々の電流電圧特性を異ならせることで、図１６に示すような電圧極性に対して非対称な電流電圧特性が可能となる。また、ダイオード５１，５２を同じ電流電圧特性として、夫々或いは何れか一方に対し直列に異なる抵抗値の抵抗成分を付加するようにしても、印加電圧の極性によって負荷抵抗特性が自動的に切り換る極性依存型負荷抵抗回路が実現できる。

図１６（Ｂ）は、ダイオード５３と線形な抵抗特性の負荷抵抗５４を並列に接続して構成された負荷抵抗特性可変回路４４を示す。かかる構成により、ダイオード５３に対して順方向に電圧印加された場合の負荷抵抗特性は、ダイオード５３の順方向の電流電圧特性と負荷抵抗５４の電流電圧特性の合成特性となり、ダイオード５３に対して逆方向に電圧印加された場合の負荷抵抗特性は、負荷抵抗５４単体での電流電圧特性となり、印加電圧の極性によって負荷抵抗特性が自動的に切り換る極性依存型負荷抵抗回路が実現できる。

図１６（Ｃ）は、ダイオード５５と常時オン状態のＭＯＳＦＥＴ５６を並列に接続して構成された負荷抵抗特性可変回路４４を示す。かかる構成により、ダイオード５５に対して順方向に電圧印加された場合の負荷抵抗特性は、ダイオード５５の順方向の電流電圧特性とＭＯＳＦＥＴ５６のソース・ドレイン間の電流電圧特性の合成特性となり、ダイオード５５に対して逆方向に電圧印加された場合の負荷抵抗特性は、ＭＯＳＦＥＴ５６単体での電流電圧特性となり、印加電圧の極性によって負荷抵抗特性が自動的に切り換る極性依存型負荷抵抗回路が実現できる。

図１６（Ａ）〜（Ｃ）に例示した回路構成以外にも、バリスタ等の非線形素子を用いて、図１７に示すような電圧極性に対して非対称な電流電圧特性を得ることができる。また、ショットキーバリアダイオードの逆方向バイアス時のリーク電流を増加させることで、図１３に示すような電圧極性に対して非対称な電流電圧特性に類似した電流電圧特性を得ることが可能である。

尚、本実施形態では、図１１及び図１５に示すように、負荷抵抗特性可変回路４４を電圧スイッチ回路１７とワード線デコーダ１２の間に設けて、電圧スイッチ回路１７から負荷抵抗特性可変回路４４に対して、書き込み動作時に書き込み用電圧Ｖｐｐを印加し、消去動作時には接地電圧Ｖｓｓを印加する場合を説明したが、負荷抵抗特性可変回路４４はこの構成例に限定されるものではなく、例えば、ワード線デコーダ１２の内部、ワード線デコーダ１２とメモリセルアレイ１１の間、ビット線デコーダ１３とメモリセルアレイ１１の間、ビット線デコーダ１３の内部、ビット線デコーダ１３と電圧スイッチ回路１７の間、或いは、電圧スイッチ回路１７の内部に設けるようにしても構わない。更に、負荷抵抗特性可変回路４４は、１個所ではなく、複数個所に分散して形成されてもよい。

第２実施形態における書き込み動作は、第１実施形態の書き込み動作と基本的に同じであるため、重複する説明は省略する。また、第２実施形態における消去動作は、第１実施形態の消去動作と、印加電圧の極性が逆転し、選択ワード線と選択ビット線の関係が反転しただけの関係であるので、選択ワード線に連絡すると負荷抵抗特性可変回路４４及びワード線デコーダ１２と、選択ビット線に連絡するビット線デコーダ１３の関係を、第１実施形態の消去動作と交替すれば同様の説明が妥当であるため、重複する説明は省略する。

〈第３実施形態〉
次に、本発明装置の第３実施形態について説明する。従来のバイポーラスイッチング動作では、高速スイッチング動作は可能なものの、選択メモリセルには書き込みと消去を繰り返すためには、正負両極性の電圧を印加する必要があったため、メモリセルは印加される電圧の極性に拘わらず両方向に電圧を流す必要があった。しかし、本発明装置では、上記第１実施形態において詳細に説明した通り、安定した高速のモノポーラスイッチング動作が可能な点であるので、メモリセルは必ずしもバイポーラ動作可能である必要はない。つまり、メモリセルを、図１８に示すように可変抵抗素子６１とダイオード６２を直列に接続した１Ｄ１Ｒ型の構造とすることが可能である。このようにメモリセル内にダイオードを設けてメモリセルを流れる電流の方向を制限し、ダイオードがオンして電流が流れ始める閾値電圧を調整することで、クロスポイント型のメモリセルアレイ構成で問題となっている非選択メモリセルを介した不要な回り込み電流の影響を大幅に低減することができ、読み出し動作時の動作マージンを改善できる。

図１８（Ａ）は、第３実施形態の本発明装置で使用する１Ｄ１Ｒ型のメモリセルの断面構造を模式的に示す断面模式図であり、図１８（Ｂ）は、図１８（Ａ）に示すメモリセルの等価回路図である。図１８（Ａ）に示すように、下部電極６３と可変抵抗体６４と上部電極６５からなる３層構造の可変抵抗素子６１と、Ｐ型半導体層６６とＮ型半導体層６７のＰＮ接合で構成されるダイオード６２を上下に直列に接続されて構成される。Ｐ型半導体層６６とＮ型半導体層６７は、夫々シリコンにＰ型とＮ型の不純物を注入して形成される。可変抵抗素子６１は、第１実施形態と同様の材料で形成可能であるが、本実施形態では、Ｐｔ／Ｆｅ_２Ｏ_３／Ｐｔ以外に、可変抵抗体６４として、ＴｉＮを酸化して作製したＴｉＯＮを用い、下部電極６３にＴｉ、上部電極６５にＴｉＮを用いる。下部配線６８と上部配線６９の何れか一方がワード線となり、他方がビット線となる。下部配線６８と上部配線６９は、配線抵抗を下げるために、下部電極６３及び上部電極６５とは異なる材料または構造とし、下部配線６８は例えば、ＡｌＣｕで形成し、上部配線６９は例えば、ＡｌＣｕとＴｉＮの積層構造とする。

図１９に、図１８に示す１Ｄ１Ｒ型のメモリセルを用いたクロスポイント型のメモリセルアレイ１１の部分的な構成を模式的に示す。図１９では、メモリセルアレイ１１は４本のビット線ＢＬ０〜３と４本のワード線ＷＬ０〜３の交点にメモリセルが挟持されている。

メモリセル以外の回路構成は、第１実施形態と同じであるので、第３実施形態の本発明装置を構成する各回路の重複する説明は省略する。

尚、本発明の特徴は、メモリセルと負荷回路の直列回路に対して、書き込み動作時と消去動作時で負荷回路の負荷抵抗特性を切り換える点にあるが、メモリセルにダイオード等の電流制限素子が含まれる場合に、ダイオードの電流電圧特性をメモリセル側の電流電圧特性に含めて負荷回路の負荷抵抗特性を調整しても、或いは、ダイオードの電流電圧特性を負荷回路側の電流電圧特性に含めて負荷回路の負荷抵抗特性を調整しても、何れでも同じように本発明の効果を奏し得る。

〈第４実施形態〉
次に、本発明装置の第４実施形態について説明する。第４実施形態の本発明装置は、メモリセルが可変抵抗素子と選択トランジスタで構成される１Ｔ１Ｒ型のメモリセルを使用する。以下の説明では、モノポーラスイッチング動作を想定して説明するがバイポーラスイッチング動作にも適応可能である。

図２０に、第４実施形態における本発明装置７０のブロック構成を示す。図２０に示すように、本発明装置７０は、メモリセルアレイ７１、ワード線デコーダ（ワード線選択回路に相当）７２、ビット線デコーダ（ビット線選択回路に相当）７３、負荷抵抗特性可変回路７４、読み出し回路７５、制御回路７６、及び、電圧スイッチ回路７７を備えて構成される。

図２１（Ａ）に、１Ｔ１Ｒ型のメモリセルの模式的な断面構造を示す。メモリセルアレイ７１を構成するメモリセルは、半導体基板上に作成したソース領域８６とドレイン領域８７、及び、ゲート酸化膜上に形成されたゲート電極８８からなる選択トランジスタ８２と、下部電極８３と可変抵抗体８４と上部電極８５を積層してなる３層構造の可変抵抗素子８１を、選択トランジスタ８２のドレイン領域８７と可変抵抗素子８１の下部電極８３とを電気的に接続して、選択トランジスタ８２と可変抵抗素子８１の直列回路として形成されている。ゲート電極８８はワード線ＷＬに接続され、ソース領域８６はソース線ＳＬに接続され、上部電極８５はビット線ＢＬに接続される。可変抵抗体８４としてＴｉＮを酸化して作成したＴｉＯＮを用い、電極は上部電極、下部電極ともＴｉＮを用いた。図２１（Ｂ）は、図２１（Ａ）に示す断面構造の１Ｔ１Ｒ型メモリセルの等価回路図である。

図２２に、１Ｔ１Ｒ型のメモリセルをマトリクス状に配置したメモリセルアレイ７１の部分的な構成を模式的に示す。図２２において、各メモリセルの選択トランジスタのゲートはワード線（ＷＬ１〜ＷＬｎ）に接続されており、各メモリセルの選択トランジスタのソースは共通のソース線ＳＬに接続され、各メモリセルの可変抵抗素子の一方端（上部電極側）はビット線（ＢＬ１〜ＢＬｍ）に接続されている。本実施形態では、モノポーラスイッチング動作を想定しているため、書き込み、消去、読み出しの各メモリ動作において、ソース線には接地電圧が印加されるため、メモリ動作の種類に応じてソース線電圧を切り換える必要がないので、ソース線電圧を切り換えるための電圧スイッチ回路７７を介さず直接接地電圧に固定できる。

ワード線デコーダ７２は、メモリセルアレイ７１の各ワード線に接続し、アドレス線７８に入力された行選択用のアドレス信号に対応するメモリセルアレイ７１のワード線を選択ワード線として選択し、選択ワード線と選択されなかった非選択ワード線に、書き込み、消去、読み出しの各メモリ動作に応じた選択ワード線電圧と非選択ワード線電圧を各別に印加して、選択ワード線に接続するメモリセルの選択トランジスタをオンさせ、非選択ワード線に接続するメモリセルの選択トランジスタをオフさせる。

ビット線デコーダ７３は、メモリセルアレイ７１の各ビット線に接続し、アドレス線７８に入力された列選択用のアドレス信号に対応するメモリセルアレイ７１のビット線を選択ビット線として選択し、選択ビット線と選択されなかった非選択ビット線に、書き込み、消去、読み出しの各メモリ動作に応じた選択ビット線電圧と非選択ビット線電圧を各別に印加する。書き込み及び消去動作時には、選択ビット線に選択ビット線電圧を印加するために、電圧スイッチ回路７７からビット線デコーダ７３に対して書き込み用電圧Ｖｐｐと消去用電圧Ｖｅｅが夫々供給される。また、書き込み及び消去動作時には、非選択ビット線は、電圧印加されないオープン状態か、或いは、接地電圧が印加された状態となる。この結果、１Ｔ１Ｒ型のメモリセルアレイでは、選択ワード線と選択ビット線に接続する選択メモリセルにのみ負荷回路を介して書き込み用電圧Ｖｐｐまたは消去用電圧Ｖｅｅが印加される。

負荷抵抗特性可変回路７４は、書き込みまたは消去動作時において、メモリセルアレイ７１の中からワード線デコーダ７２とビット線デコーダ７３によって書き換え対象として選択された選択メモリセルに電気的に直列に接続する負荷回路の内の、当該負荷回路の電流電圧特性で規定される負荷抵抗特性を、異なる２つの負荷抵抗特性（低抵抗状態と高抵抗状態）の間で、制御回路７６からの制御により切り換える回路である。本実施形態では、負荷抵抗特性可変回路７４は、ビット線デコーダ７３と電圧スイッチ回路７７の間に設けられている。

また、負荷抵抗特性可変回路７４は、図１０に例示された第１実施形態の負荷抵抗特性可変回路１４と同じ回路構成のものが利用可能である。尚、負荷抵抗特性可変回路７４は、図２０に示す構成に限らず、ビット線デコーダ７３の内部、ビット線デコーダ７３とメモリセルアレイ７１の間、メモリセルアレイ７１とソース線の間、或いは、電圧スイッチ回路７７の内部に設けるようにしても構わない。また、負荷抵抗特性可変回路７４をビット線デコーダ７３の内部に設ける場合は、ビット線デコーダ７３を構成するビット線選択用トランジスタと負荷抵抗特性可変回路７４を同じトランジスタで構成するようにしても構わない。更に、負荷抵抗特性可変回路７４は、１個所ではなく、複数個所に分散して形成されてもよい。また、負荷抵抗特性可変回路７４を、ＭＯＳＦＥＴを用いて構成する場合は、その形成個所や書き込み用電圧Ｖｐｐ及び消去用電圧Ｖｅｅの電圧極性に応じて、Ｐ型ＭＯＳＦＥＴの使用に代えて、Ｎ型ＭＯＳＦＥＴを使用するようにしてもよい。

制御回路７６は、メモリセルアレイ７１の書き込み、消去、読み出しの各メモリ動作の制御を行う。制御回路７６は、アドレス線７８から入力されたアドレス信号、データ線７９から入力されたデータ入力（書き込み動作時）、制御信号線８０から入力された制御入力信号に基づいて、ワード線デコーダ７２、ビット線デコーダ７３を制御して、メモリセルアレイ７１の読み出し、書き込み、及び、消去動作を制御する。具体的には、各メモリ動作において、選択ワード線、非選択ワード線、選択ビット線、及び、非選択ビット線の夫々に対して、各メモリ動作に応じた所定の電圧を印加するための制御を、電圧スイッチ回路７７、ワード線デコーダ７２、ビット線デコーダ７３等に対して実行する。特に、書き込み及び消去動作時においては、書き換え対象のメモリセルに負荷回路を介して印加する各電圧パルスの電圧振幅及びパルス幅の制御を行う。更に、書き込み動作時と消去動作時において、負荷回路の負荷抵抗特性を切り換えるための制御を負荷抵抗特性可変回路７４に対して行う。図２０に示す例では、制御回路７６は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。

電圧スイッチ回路７７は、メモリセルアレイ７１の読み出し、書き込み、消去動作時に必要な選択ワード線電圧、非選択ワード線電圧、選択ビット線電圧、非選択ビット線電圧をワード線デコーダ７２及びビット線デコーダ７５に与える。Ｖｃｃは本発明装置７０の供給電圧（電源電圧）、Ｖｓｓは接地電圧、Ｖｐｐは書き込み用の電圧、Ｖｅｅは消去用の電圧、Ｖｒは読み出し用の電圧である。本実施形態では、書き込み及び消去動作時の選択ビット線電圧は、負荷抵抗特性可変回路７４を介してビット線デコーダ７５に供給される。

データの読み出しは、メモリセルアレイ７１からビット線デコーダ７３、読み出し回路７５を通って行われる。読み出し回路７５は、データの状態を判定し、その結果を制御回路７６に送り、データ線７９へ出力する。

先ず、制御回路７６は、外部からのアドレス信号、データ入力信号、制御入力信号等により、アドレス信号で指定される書き込み対象のメモリセルへの書き込み動作を指示されると、電圧スイッチ回路７７を活性化し、書き込み動作時に選択ワード線、非選択ワード線、選択ビット線、及び、非選択ビット線に夫々印加すべき電圧の出力を指示する。電圧スイッチ回路７７は、図示しない電圧発生回路で生成された書き込み用電圧Ｖｐｐを、負荷抵抗特性可変回路７４を介してビット線デコーダ７３に供給する。また、制御回路７６は、負荷抵抗特性可変回路７４を書き込み動作用の負荷抵抗特性となるように制御する。本実施形態では、負荷抵抗特性がより低抵抗となるように制御する。この結果、書き込み用電圧Ｖｐｐを上述の第１臨界電圧以上に設定することで、選択ビット線つまり選択メモリセルの可変抵抗素子の上部電極には、負荷抵抗特性可変回路７４とビット線デコーダ７３を介して書き込み用電圧Ｖｐｐから両回路での電圧降下分を差し引いた電圧が印加され、選択メモリセルの可変抵抗素子の下部電極には、接地電圧Ｖｓｓから選択メモリセルの選択トランジスタのドレイン・ソース電圧分上昇した電圧が印加され、選択メモリセルの可変抵抗素子の両端子間には、抵抗特性を低抵抗状態から高抵抗状態に遷移させるのに必要な第１閾値電圧以上の電圧が印加され、抵抗特性が低抵抗状態から高抵抗状態に遷移して書き込みが完了する。このとき、可変抵抗素子が高抵抗状態に遷移したため、選択メモリセルの選択トランジスタを含む負荷回路と可変抵抗素子の直列回路の合成抵抗値が高くなって、負荷回路を流れる電流が減少して負荷回路での電圧降下が低下するため、高抵抗状態に遷移後の選択メモリセルの可変抵抗素子の両端子間に印加される電圧は上昇するが、負荷抵抗特性可変回路７４の制御により選択された負荷抵抗特性によって当該上昇後の選択メモリセルの可変抵抗素子の両端電圧は、抵抗特性を高抵抗状態から低抵抗状態に遷移させるのに必要な第２閾値電圧より低く抑制されるため、可変抵抗素子は安定して高抵抗状態を維持することができる。尚、非選択ビット線に接続する非選択メモリセルには電圧印加されず、また、非選択ワード線に接続する非選択メモリセルは、選択トランジスタがオフ状態のため、可変抵抗素子に電圧印加されず、何れの非選択メモリセルにもデータの書き込みは起きない。

先ず、制御回路７６は、外部からのアドレス信号、データ入力信号、制御入力信号等により、アドレス信号で指定される消去対象のメモリセルへの消去動作を指示されると、電圧スイッチ回路７７を活性化し、消去動作時に選択ワード線、非選択ワード線、選択ビット線、及び、非選択ビット線に夫々印加すべき電圧の出力を指示する。電圧スイッチ回路７７は、図示しない電圧発生回路で生成された書き込み用電圧Ｖｐｐと同極性の消去用電圧Ｖｅｅを、負荷抵抗特性可変回路７４を介してビット線デコーダ７３に供給する。また、制御回路７６は、負荷抵抗特性可変回路７４を消去動作用の負荷抵抗特性となるように制御する。本実施形態では、負荷抵抗特性がより高抵抗となるように制御する。この結果、消去用電圧Ｖｅｅを上述の第２臨界電圧以上に設定することで、選択ビット線つまり選択メモリセルの可変抵抗素子の上部電極には、負荷抵抗特性可変回路７４とビット線デコーダ７３を介して消去用電圧Ｖｅｅから両回路での電圧降下分を差し引いた電圧が印加され、選択メモリセルの可変抵抗素子の下部電極には、接地電圧Ｖｓｓから選択メモリセルの選択トランジスタのドレイン・ソース電圧分上昇した電圧が印加され、選択メモリセルの可変抵抗素子の両端子間には、抵抗特性を高抵抗状態から低抵抗状態に遷移させるのに必要な第２閾値電圧以上の電圧が印加され、抵抗特性が高抵抗状態から低抵抗状態に遷移して消去が完了する。このとき、可変抵抗素子が低抵抗状態に遷移したため、選択メモリセルの選択トランジスタを含む負荷回路と可変抵抗素子の直列回路の合成抵抗値が低くなって、負荷回路を流れる電流が増大して負荷回路での電圧降下が増大するため、低抵抗状態に遷移後の選択メモリセルの可変抵抗素子の両端子間に印加される電圧は低下するが、負荷抵抗特性可変回路７４の制御により選択された負荷抵抗特性によって当該低下後の選択メモリセルの可変抵抗素子の両端電圧は、抵抗特性を低抵抗状態から高抵抗状態に遷移させるのに必要な第１閾値電圧より更に低く抑制されるため、可変抵抗素子は安定して低抵抗状態を維持することができる。尚、非選択ビット線に接続する非選択メモリセルには電圧印加されず、また、非選択ワード線に接続する非選択メモリセルは、選択トランジスタがオフ状態のため、可変抵抗素子に電圧印加されず、何れの非選択メモリセルにもデータの消去は起きない。

尚、第２臨界電圧ＶＡと第１臨界電圧ＶＢは異なる電圧値となるが、本実施形態では、第１実施形態と同様の理由から、書き込み用電圧Ｖｐｐと消去用電圧Ｖｅｅを同電圧に設定することが可能である。また、書き込み用電圧Ｖｐｐと消去用電圧Ｖｅｅの電圧パルスのパルス幅は、何れも短いパルス幅、例えば、１００ｎｓ以下に設定でき、両パルス幅を同じ長さにすることもできる。これにより、負荷抵抗特性可変回路７４の負荷抵抗特性の切り換え制御だけで、書き込み動作と消去動作の区別を制御でき、回路構成の大幅な簡単化が図れる。

次に、本発明装置の別実施形態について説明する。

〈１〉上記各実施形態では、メモリセルを構成する可変抵抗素子として、第１実施形態及び第２実施形態においては、Ｐｔ／Ｆｅ_２Ｏ_３／Ｐｔ構造を、第３実施形態においては、Ｔｉ／ＴｉＯＮ／ＴｉＮ構造を、第４実施形態においては、ＴｉＮ／ＴｉＯＮ／ＴｉＮ構造を、夫々採用したが、各実施形態における可変抵抗素子の構造及び材料は、上記各構造の材料に限定されるものではない。可変抵抗素子としては、一方端子を基準とする他方端子への電圧印加を少なくとも正負何れか一方の極性で行った場合に、２端子間の電流電圧特性で規定される抵抗特性が、低抵抗状態と高抵抗状態の安定的に取り得る２つの抵抗特性間を遷移可能であり、前記抵抗特性が低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第１閾値電圧と、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第２閾値電圧が異なる可変抵抗素子であれば、如何なる材料や構造であっても本発明は適用可能である。

本発明が適用可能な可変抵抗素子の可変抵抗体として、金属酸化物、金属酸窒化物、或いは、有機薄膜等が適用可能であり、特に、遷移金属を含む酸化物または酸窒化物、更に、Ｍｎ、Ｆｅ、Ｎｉ、Ｃｏ、Ｔｉ、Ｃｕ、Ｖの中から選択される元素を含む酸化物または酸窒化物、或いは、ＰＣＭＯ等のペロブスカイト型酸化物を用いた可変抵抗素子は、個々の構造や材料毎に第１閾値電圧と第２閾値電圧の電圧値は相違するが、何れも第１閾値電圧と第２閾値電圧が異なる可変抵抗素子であり、本発明装置に使用して同様の効果を奏し得る。例えば、Ｐｔ／ＮｉＯ／Ｐｔ構造の可変抵抗素子では、図２３に示すような電流電圧特性を示し、Ｗ／ＣｕＯ_Ｘ／Ｐｔ構造の可変抵抗素子では、図２４に示すような電流電圧特性を示し、何れも第１閾値電圧と第２閾値電圧が異なる可変抵抗素子であり、本発明装置に使用して同様の効果を奏し得る。

更に、可変抵抗素子の上部電極及び下部電極の材料、更には、ワード線及びビット線の材料も上記各実施形態のものに限定されるものではない。

〈２〉上記第３実施形態において、メモリセルを構成するダイオード６２は、可変抵抗素子６１の上下何れの側に形成されても構わない。また、ダイオード６２はＰＮ接合型ダイオードに限らず、ショットキーバリアダイオードで構成してもよい。また、ダイオード６２の順方向は、印加電圧の極性に合わせて、上記第３実施形態の方向に対して逆転しても構わない。

更に、メモリセルを構成するダイオード６２に代えて、整流作用はないものの、一定の印加電圧以上でないと通電しないバリスタ等の非線形素子を用いても、クロスポイント型メモリセルアレイにおける回り込み電流の低減効果を発揮することが可能である。バリスタ等の双方向の非線形素子と可変抵抗素子の直列回路でメモリセルを構成する場合は、モノポーラスイッチング動作だけでなく、バイポーラスイッチング動作にも使用可能である。バイポーラスイッチング動作を適用する場合の回路構成は第２実施形態で例示した装置構成が利用可能である。

〈３〉上記第４実施形態では、メモリセルを構成する選択トランジスタとしてＭＯＳＦＥＴを用いたが、選択トランジスタとしてはバイポーラトランジスタを用いてもよい。また、選択トランジスタをビット線と接続し、可変抵抗素子をソース線に接続するメモリセル構成としてもよい。

〈４〉上記各実施形態では、負荷抵抗特性可変回路１４，４４，７４は、メモリセルアレイ１１，７１の外側に設けられ、選択ワード線或いは選択ビット線に選択的に接続する構成としたが、負荷抵抗特性可変回路を各メモリセル内に可変抵抗素子と直列に接続してメモリセルを構成するのも好ましい。この場合、メモリセルアレイ外に設けられていた負荷抵抗特性可変回路は不要となる。但し、制御回路１６，４６，７６から直接に負荷抵抗特性を切り換えるための制御を受ける負荷抵抗特性可変回路の場合は、選択メモリセルに対して当該制御を行える回路構成が必要となる。

例えば、バイポーラスイッチング動作を前提とする上記第２実施形態に対して、負荷抵抗特性可変回路を各メモリセル内に設ける場合は、負荷抵抗特性可変回路を、印加される電圧の極性によって負荷抵抗特性を自動的に切り換え可能な極性依存型負荷抵抗素子で構成し、当該極性依存型負荷抵抗素子と可変抵抗素子の直列回路でメモリセルを構成する。極性依存型負荷抵抗素子は、例えば、第２実施形態において既説したように、図１７に示すような電圧極性に対して非対称な電流電圧特性を示すバリスタ等の非線形素子や、図１３に示すような電圧極性に対して非対称な電流電圧特性或いはそれに類似した電流電圧特性を示す逆方向バイアス時のリーク電流を増加させたショットキーバリアダイオードが応用できる。本別実施形態では、極性依存型負荷抵抗素子の負荷抵抗特性が印加される電圧の極性によって自動的に切り換え可能なため、制御回路１６からの当該切り換えのための制御を直接受ける必要はなく、制御回路１６が書き込み用電圧と消去用電圧の極性を反転させる制御を行うだけでよい。

更に、メモリセルを、電圧制御または電流制御によって負荷抵抗特性を切り換え可能なトランジスタ素子と可変抵抗素子の直列回路で構成するようにしても構わない。この場合、トランジスタ素子がメモリセル内で負荷抵抗特性可変回路として機能し、制御回路１６からの電圧制御または電流制御によって負荷抵抗特性が切り換るので、モノポーラスイッチング動作とバイポーラスイッチング動作の何れにも適用できる。尚、トランジスタ素子としてＭＯＳＦＥＴを使用した場合は、ゲート電圧の制御によってソース・ドレイン間の電流電圧特性が変化して負荷抵抗特性が切り換る。また、トランジスタ素子としてバイポーラトランジスタを使用した場合は、ベース電流の制御によってコレクタ・エミッタ間の電流電圧特性が変化して負荷抵抗特性が切り換る。

また、メモリセル内に負荷抵抗特性可変回路として設けたトランジスタ素子は、メモリセルを選択するための選択トランジスタとして利用できるので、上記トランジスタ素子のゲート端子、或いは、ベース端子をワード線に接続することで、ワード線電圧或いはワード線電流の制御によって、メモリセルの選択動作と負荷抵抗特性の切り換え動作を１つのトランジスタ素子で行える。例えば、上記第４実施形態におけるメモリセル内の選択トランジスタを負荷抵抗特性可変回路として利用することが可能である。この場合は、選択ワード線の電圧を、選択トランジスタの閾値電圧以上で２通りに制御するようにする。

〈４〉上記各実施形態では、可変抵抗素子の電流電圧特性が印加電圧極性に対して対称、非対称の何れの場合にも適用でき、モノポーラスイッチング動作では、何れか一方側の極性の電圧印加を使用し、バイポーラスイッチング動作では、何れか一方側の極性を書き込み動作に、その他方側の極性を消去動作に使用する場合を説明した。ここで、可変抵抗素子の電流電圧特性が印加電圧極性に対して非対称の場合は、モノポーラスイッチング動作では、何れの電圧極性を使用するのが安定したスイッチング動作或いは低消費電力動作の点で有利か、また、バイポーラスイッチング動作では、何れの電圧極性を書き込み動作に使用するのが安定したスイッチング動作或いは低消費電力動作の点で有利かという問題がある。例えば、モノポーラスイッチング動作の場合では、２つの抵抗特性間のスイッチングに必要な下限電圧値の絶対値で規定される２つの異なる閾値電圧（第１閾値電圧と第２閾値電圧）の高い方の電圧が、より低電圧となる側の電圧極性を使用することで、上記第１臨界電圧と第２臨界電圧の高い方の電圧の低電圧化が図れ、書き込み及び消去動作時の低消費電力化が図れる。更には、安定したスイッチング動作の観点から言えば、一方の電圧極性において、第１閾値電圧と第２閾値電圧の電圧差が小さい場合には、安定したスイッチング動作に必要な２つの可変抵抗特性に要求される条件を満たすことが困難な場合には、上記条件を満足する可変抵抗特性の実現しやすい方の電圧極性を選択することになる。

〈５〉本発明の特徴は、負荷回路の負荷抵抗特性をスイッチング方向に応じて切り換えることで、長短異なるパルス幅の電圧パルスや非対称構造の可変抵抗素子を使用せずとも、安定した高速のスイッチング動作が可能となる点である。そして、上記各実施形態では、負荷回路の定義として、電圧スイッチ回路からの電圧パルス（書き込み用電圧または消去用電圧）が印加される回路の内の選択メモリセルを除く全ての回路として扱うとしたが、逆に、負荷回路を、２つの異なる負荷抵抗特性を切り換える回路部分である負荷抵抗特性可変回路として、残りの回路部分の電流電圧特性を可変抵抗素子側に含めて、負荷抵抗特性可変回路において切り換る２つの異なる負荷抵抗特性を調整するようにしても構わない。

本発明は、電圧印加によって抵抗特性の変化する可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能であり、特に、可変抵抗素子に対する安定した高速スイッチング動作可能な不揮発性半導体記憶装置の実現に有効である。

本発明に係る不揮発性半導体記憶装置の第１実施形態における概略の回路構成例を示すブロック図クロスポイント型のメモリセルアレイの部分的な構成を示す回路図図２に示すクロスポイント型メモリセルアレイにおける可変抵抗素子のみからなるメモリセルの模式的な垂直断面図図３に示す構造の可変抵抗素子の抵抗特性を示す電流電圧特性図第１実施形態で使用する可変抵抗素子に負荷抵抗を介さずモノポーラスイッチング動作実験を行った場合の抵抗値の変化を示す図第１実施形態で使用する可変抵抗素子の負荷抵抗を介さない状態で測定した場合の高抵抗状態と低抵抗状態の２つの抵抗特性を示す電流電圧特性図と、負荷抵抗を介した状態で測定した場合の高抵抗状態と低抵抗状態の２つの抵抗特性を示す２種類の電流電圧特性図負荷抵抗特性可変回路として機能するＭＯＳＦＥＴの負荷抵抗特性を示す電流電圧特性図と、ＭＯＳＦＥＴを負荷回路として介した状態で測定した場合の第１実施形態で使用する可変抵抗素子の高抵抗状態と低抵抗状態の２つの抵抗特性を示す２種類の電流電圧特性図第１実施形態で使用する可変抵抗素子に負荷抵抗を介してモノポーラスイッチング動作実験を行った場合の抵抗値の変化を示す図第１実施形態における書き換え対象の選択メモリセルの可変抵抗素子と負荷回路と電圧スイッチ回路の関係を模式的に示すブロック図第１実施形態で使用する負荷抵抗特性可変回路の回路構成例を示す回路図本発明に係る不揮発性半導体記憶装置の第２実施形態における概略の回路構成例を示すブロック図第２実施形態で使用する可変抵抗素子に負荷抵抗を介さずバイポーラスイッチング動作実験を行った場合の抵抗値の変化を示す図図１４に示すバイポーラスイッチング動作実験で使用する極性依存型負荷抵抗回路の電流電圧特性図第２実施形態で使用する可変抵抗素子に負荷回路として極性依存型負荷抵抗回路を介してバイポーラスイッチング動作実験を行った場合の抵抗値の変化を示す図第２実施形態における書き換え対象の選択メモリセルの可変抵抗素子と負荷回路と電圧スイッチ回路の関係を模式的に示すブロック図第２実施形態で使用する負荷抵抗特性可変回路の回路構成例を示す回路図第２実施形態で負荷抵抗特性可変回路として使用可能な極性依存型負荷抵抗回路の負荷抵抗特性の一例を示す電流電圧特性図本発明に係る不揮発性半導体記憶装置の第３実施形態における１Ｄ１Ｒ型のメモリセルの一構成例を示す模式的な垂直断面図と等価回路図図１８に示す１Ｄ１Ｒ型のメモリセルを用いたクロスポイント型のメモリセルアレイの部分的な構成を示す回路図本発明に係る不揮発性半導体記憶装置の第４実施形態における概略の回路構成例を示すブロック図第４実施形態における１Ｔ１Ｒ型のメモリセルの一構成例を示す模式的な垂直断面図と等価回路図図２１に示す１Ｔ１Ｒ型のメモリセルを用いたメモリセルアレイ１１の部分的な構成を示す回路図Ｐｔ／ＮｉＯ／Ｐｔ構造の可変抵抗素子の抵抗特性を示す電流電圧特性図Ｗ／ＣｕＯ_Ｘ／Ｐｔ構造の可変抵抗素子の抵抗特性を示す電流電圧特性図従来のバイポーラスイッチング動作可能な可変抵抗素子の負荷抵抗を介さない状態で測定した場合の抵抗特性を示す電流電圧特性図従来のバイポーラスイッチング動作可能な可変抵抗素子の負荷抵抗を介した状態で測定した場合の抵抗特性を示す電流電圧特性図従来のモノポーラスイッチング動作可能な可変抵抗素子の負荷抵抗を介した状態で測定した場合の抵抗特性を示す２種類の電流電圧特性図本発明に基づくモノポーラスイッチング動作可能な可変抵抗素子の負荷抵抗を介した状態で測定した場合の抵抗特性を示す２種類の電流電圧特性図本発明に基づくバイポーラスイッチング動作可能な可変抵抗素子の負荷抵抗を介した状態で測定した場合の抵抗特性を示す電流電圧特性図

符号の説明

１０、４０、７０：本発明に係る不揮発性半導体記憶装置
１１、７１：メモリセルアレイ
１２、７２：ワード線デコーダ（ワード線選択回路）
１３、７３：ビット線デコーダ（ビット線選択回路に相当）
１４、４４、７４：負荷抵抗特性可変回路
１５、７５：読み出し回路
１６、４６、７６：制御回路
１７、７７：電圧スイッチ回路
１８、７８：アドレス線
１９、７９：データ線
２０、８０：制御信号線
２１、６１、８１：可変抵抗素子
２２、６３、８３：下部電極
２３、６４、８４：可変抵抗体
２４、６５、８５：上部電極
３１〜３６：Ｐ型ＭＯＳＦＥＴ
３７：抵抗制御素子
５１〜５３、５５、６２：ダイオード
５４：負荷抵抗
５６：ＭＯＳＦＥＴ
８２：選択トランジスタ
８６：ソース領域
８７：ドレイン領域
８８：ゲート電極
ＢＬ、ＢＬ０〜ＢＬ３：ビット線
Ｃ１、Ｃ２：負荷抵抗特性直線
Ｃ３、Ｃ４：負荷抵抗特性曲線
Ｍ：メモリセル
Ｓｃ１〜Ｓｃ７：制御信号
Ｔａ、Ｔｂ：抵抗特性の遷移点
Ｖｃｃ：供給電圧（電源電圧）
Ｖｅｅ：消去用電圧
Ｖｅｅ／２：消去抑止電圧
Ｖｐｐ：書き込み用電圧
Ｖｐｐ／２：書き込み抑止電圧
Ｖｒ：読み出し電圧
Ｖｓｓ：接地電圧
ＷＬ、ＷＬ０〜ＷＬ３：ワード線

Claims

２端子構造の可変抵抗素子であって、一方端子を基準とする他方端子への電圧印加を少なくとも正負何れか一方の極性で行った場合に、２端子間の電流電圧特性で規定される抵抗特性が、低抵抗状態と高抵抗状態の安定的に取り得る２つの抵抗特性間を遷移可能であり、前記抵抗特性が低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第１閾値電圧が、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第２閾値電圧より低電圧である可変抵抗素子を備えてなる不揮発性半導体記憶装置であって、
前記可変抵抗素子の記憶状態が、前記抵抗特性が低抵抗状態と高抵抗状態の何れであるかによって定まり、前記可変抵抗素子の一方端子を基準とする他方端子への同一極性の電圧印加によって、前記抵抗特性が低抵抗状態と高抵抗状態間で遷移することで書き換え可能であり、
前記可変抵抗素子の記憶状態の書き換え時における前記可変抵抗素子の両端子間への電圧印加を実行するための負荷回路が、書き換え対象の前記可変抵抗素子と電気的に直列接続可能に設けられ、
前記負荷回路の電流電圧特性で規定される負荷抵抗特性が、２つの異なる負荷抵抗特性間で切り換え可能に構成され、
書き換え対象の前記可変抵抗素子の前記抵抗特性が、低抵抗状態から高抵抗状態に遷移する場合と高抵抗状態から低抵抗状態に遷移する場合で、前記負荷回路の前記２つの負荷抵抗特性が選択的に切り換り、
前記可変抵抗素子の前記抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合の前記２つの負荷抵抗特性の一方の第１負荷抵抗特性が、前記抵抗特性が低抵抗状態にある前記可変抵抗素子と前記負荷回路の直列回路の両端に、前記可変抵抗素子と前記負荷回路の抵抗分圧によって前記可変抵抗素子の両端子間の印加電圧の絶対値が前記第１閾値電圧となるように第１臨界電圧を印加した状態で、前記可変抵抗素子の前記抵抗特性が高抵抗状態に遷移した場合の前記可変抵抗素子の両端子間の印加電圧の絶対値が前記第２閾値電圧より低電圧の第２素子電圧となる特性であり、
前記可変抵抗素子の前記抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合の前記２つの負荷抵抗特性の他方の第２負荷抵抗特性が、前記抵抗特性が高抵抗状態にある前記可変抵抗素子と前記負荷回路の直列回路の両端に、前記可変抵抗素子と前記負荷回路の抵抗分圧によって前記可変抵抗素子の両端子間の印加電圧の絶対値が前記第２閾値電圧となるように前記第１臨界電圧と同極性の第２臨界電圧を印加した状態で、前記可変抵抗素子の前記抵抗特性が低抵抗状態に遷移した場合の前記可変抵抗素子の両端子間の印加電圧の絶対値が前記第１閾値電圧より低電圧の第１素子電圧となる特性であり、
前記可変抵抗素子の前記抵抗特性が低抵抗状態における両端子間の電圧が前記第１閾値電圧のときの電流の絶対値を第１閾値電流とし、前記第１素子電圧のときの電流の絶対値を第１素子電流とし、
前記可変抵抗素子の前記抵抗特性が高抵抗状態における両端子間の電圧が前記第２閾値電圧のときの電流の絶対値を第２閾値電流とし、前記第２素子電圧のときの電流の絶対値を第２素子電流とし、
前記第２閾値電圧と前記第１閾値電圧の差分を前記第１閾値電流と前記第２閾値電流の差分で除した抵抗値を臨界抵抗値とし、
前記第１負荷抵抗特性を、前記第２素子電圧と前記第１閾値電圧の差分を前記第１閾値電流と前記第２素子電流の差分で除した第１抵抗値で表し、
前記第２負荷抵抗特性を、前記第２閾値電圧と前記第１素子電圧の差分を前記第１素子電流と前記第２閾値電流の差分で除した第２抵抗値で表した場合、
前記第１抵抗値が前記臨界抵抗値より低抵抗で、且つ、前記第２抵抗値が前記臨界抵抗値より高抵抗であり、
前記可変抵抗素子の前記抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合に、前記抵抗特性が低抵抗状態にある前記可変抵抗素子と前記負荷回路の直列回路の両端に印加する所定のパルス幅の第１電圧パルスの電圧振幅の絶対値が、前記第１臨界電圧の絶対値より高電圧に設定され、
前記可変抵抗素子の前記抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合に、前記抵抗特性が高抵抗状態にある前記可変抵抗素子と前記負荷回路の直列回路の両端に印加する所定のパルス幅の第２電圧パルスの電圧振幅の絶対値が、前記第２臨界電圧の絶対値より高電圧に設定され、前記第２電圧パルスのパルス幅が、前記第２電圧パルスの印加期間における前記第１閾値電圧が、前記第１素子電圧より高電圧となるように設定され、
前記第１電圧パルスと前記第２電圧パルスが前記直列回路の両端の何れか一方を基準として同極性であることを特徴とする不揮発性半導体記憶装置。
前記第１電圧パルスと前記第２電圧パルスの夫々の電圧振幅の絶対値が同じであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記第１電圧パルスと前記第２電圧パルスのパルス幅が何れも１００ｎｓ以下であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
前記第１電圧パルスと前記第２電圧パルスのパルス幅が同じ長さであることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
前記可変抵抗素子が、一方端子を基準とする他方端子への電圧印加を正負何れの極性で行った場合でも、前記可変抵抗素子の両端子間の電流電圧特性で規定される抵抗特性が、低抵抗状態と高抵抗状態の２つの抵抗特性間を遷移可能であり、一方の極性の電圧印加に対し、前記抵抗特性が低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第１閾値電圧と、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第２閾値電圧が異なり、他方の極性の電圧印加に対しても、前記抵抗特性が低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第３閾値電圧と、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第４閾値電圧が異なり、
前記負荷回路に対して印加する同一極性の電圧の極性が、前記第１閾値電圧と前記第２閾値電圧の高い方の電圧と、前記第３閾値電圧と前記第４閾値電圧の高い方の電圧を比較した場合の低い方の電圧に対応する正負何れか一方の極性であることを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
前記負荷回路が、前記可変抵抗素子の前記抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合と高抵抗状態から低抵抗状態に遷移させる場合で、共通に使用される電流経路上で、前記２つの負荷抵抗特性を切り換え可能に構成され、
前記共通に使用される電流経路上に、電圧制御または電流制御によって負荷抵抗特性を切り換え可能なトランジスタ素子が設けられていることを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
前記負荷回路が、前記可変抵抗素子の前記抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合に活性化する回路と、前記可変抵抗素子の前記抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合に活性化する回路を、少なくとも一部の回路において切り換えることにより、前記２つの負荷抵抗特性を切り換え可能に構成されていることを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
前記可変抵抗素子を備えて構成されるメモリセルと、
前記メモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの夫々が、前記メモリセルの一端側を共通の前記ワード線に接続し、同一列の前記メモリセルの夫々が、前記メモリセルの他端側を共通の前記ビット線に接続して構成されるメモリセルアレイと、
前記複数のワード線の中から所定数の前記ワード線を選択ワード線として選択するワード線選択回路と、
前記複数のビット線の中から所定数の前記ビット線を選択ビット線として選択するビット線選択回路と、
前記負荷回路の前記２つの異なる負荷抵抗特性を切り換える制御を行う制御回路と、を備えてなることを特徴とする請求項１〜７の何れか１項に記載の不揮発性半導体記憶装置。
前記負荷回路の前記２つの異なる負荷抵抗特性を切り換える負荷抵抗特性可変回路が、前記メモリセルアレイ外に形成され、且つ、前記メモリセルの記憶状態の書き換え時において、前記選択ワード線と前記選択ビット線の少なくとも何れか一方側に電気的に接続可能に構成されていることを特徴とする請求項８に記載の不揮発性半導体記憶装置。
前記メモリセルが、前記可変抵抗素子だけを備えて構成されていることを特徴とする請求項８または９に記載の不揮発性半導体記憶装置。
前記メモリセルが、前記可変抵抗素子とダイオードの直列回路、または、前記可変抵抗素子とバリスタの直列回路で構成されていることを特徴とする請求項８または９に記載の不揮発性半導体記憶装置。
前記可変抵抗素子と電圧制御または電流制御によって前記負荷抵抗特性を切り換え可能な前記トランジスタ素子の直列回路で構成されるメモリセルと、
前記メモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線と１または複数のソース線を備え、同一行の前記メモリセルの夫々が、前記メモリセルの前記負荷回路の前記負荷抵抗特性を電圧制御または電流制御によって切り換えるための制御端子を共通の前記ワード線に接続し、同一列の前記メモリセルの夫々が、前記メモリセルの前記直列回路の一端側を共通の前記ビット線に接続し、前記メモリセルの前記直列回路の他端側を共通の前記ソース線に接続して構成されるメモリセルアレイと、
前記複数のワード線の中から所定数の前記ワード線を選択ワード線として選択するワード線選択回路と、
前記複数のビット線の中から所定数の前記ビット線を選択ビット線として選択するビット線選択回路と、
前記負荷回路の前記２つの異なる負荷抵抗特性を切り換える制御を行う制御回路と、を備えてなることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
前記制御回路は、前記選択ワード線に印加される電圧または電流を制御することにより、前記負荷回路の前記２つの異なる負荷抵抗特性を切り換えることを特徴とする請求項１２に記載の不揮発性半導体記憶装置。
前記メモリセルの内の前記トランジスタ素子が、前記メモリセルを書き換え対象として選択するための選択トランジスタとして機能することを特徴とする請求項１２または１３に記載の不揮発性半導体記憶装置。
前記可変抵抗素子と選択トランジスタの直列回路で構成されるメモリセルと、
前記メモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線と１または複数のソース線を備え、同一行の前記メモリセルの夫々が、前記選択トランジスタのゲート端子を共通の前記ワード線に接続し、同一列の前記メモリセルの夫々が、前記メモリセルの前記直列回路の一端側を共通の前記ビット線に接続し、前記メモリセルの前記直列回路の他端側を共通の前記ソース線に接続して構成されるメモリセルアレイと、
前記複数のワード線の中から所定数の前記ワード線を選択ワード線として選択するワード線選択回路と、
前記複数のビット線の中から所定数の前記ビット線を選択ビット線として選択するビット線選択回路と、
前記負荷回路の前記２つの異なる負荷抵抗特性を切り換える制御を行う制御回路と、を備えてなり、
前記負荷回路の前記２つの異なる負荷抵抗特性を切り換える負荷抵抗特性可変回路が、前記メモリセルアレイ外に形成され、且つ、前記メモリセルの記憶状態の書き換え時において、前記選択ビット線または前記ソース線に電気的に接続可能に構成されていることを特徴とする請求項１〜７に記載の不揮発性半導体記憶装置。
前記可変抵抗素子が第１電極と第２電極の間に可変抵抗体を挟持してなり、
前記可変抵抗体が、遷移金属を含む酸化物または酸窒化物であることを特徴とする請求項１、２、４〜１５の何れか１項に記載の不揮発性半導体記憶装置。
前記可変抵抗体が、Ｍｎ、Ｆｅ、Ｎｉ、Ｃｏ、Ｔｉ、Ｃｕ、Ｖの中から選択される元素を含む酸化物または酸窒化物であることを特徴とする請求項１６に記載の不揮発性半導体記憶装置。
前記可変抵抗体が、ペロブスカイト型酸化物であることを特徴とする請求項１７に記載の不揮発性半導体記憶装置。
前記第１電極と前記第２電極の材料が同一材料であることを特徴とする請求項１６〜１８の何れか１項に記載の不揮発性半導体記憶装置。
２端子構造の可変抵抗素子であって、一方端子を基準とする他方端子への電圧印加を少なくとも正負何れか一方の極性で行った場合に、２端子間の電流電圧特性で規定される抵抗特性が、低抵抗状態と高抵抗状態の安定的に取り得る２つの抵抗特性間を遷移可能であり、前記抵抗特性が低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第１閾値電圧が、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第２閾値電圧より低電圧である可変抵抗素子であって、前記可変抵抗素子の記憶状態が、前記抵抗特性が低抵抗状態と高抵抗状態の何れであるかによって定まり、前記可変抵抗素子の一方端子を基準とする他方端子への同一極性の電圧印加によって、前記抵抗特性が低抵抗状態と高抵抗状態間で遷移することで書き換え可能な可変抵抗素子を備えてなる不揮発性半導体記憶装置の書き換え方法であって、
前記可変抵抗素子の記憶状態の書き換え時における前記可変抵抗素子の両端子間への電圧印加を実行するために、書き換え対象の前記可変抵抗素子と電気的に直列接続可能に設けられ、電流電圧特性で規定される負荷抵抗特性が２つの異なる負荷抵抗特性間で切り換え可能に構成された負荷回路であって、
前記可変抵抗素子の前記抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合の前記２つの負荷抵抗特性の一方の第１負荷抵抗特性が、前記抵抗特性が低抵抗状態にある前記可変抵抗素子と前記負荷回路の直列回路の両端に、前記可変抵抗素子と前記負荷回路の抵抗分圧によって前記可変抵抗素子の両端子間の印加電圧の絶対値が前記第１閾値電圧となるように第１臨界電圧を印加した状態で、前記可変抵抗素子の前記抵抗特性が高抵抗状態に遷移した場合の前記可変抵抗素子の両端子間の印加電圧の絶対値が前記第２閾値電圧より低電圧の第２素子電圧となる特性であり、
前記可変抵抗素子の前記抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合の前記２つの負荷抵抗特性の他方の第２負荷抵抗特性が、前記抵抗特性が高抵抗状態にある前記可変抵抗素子と前記負荷回路の直列回路の両端に、前記可変抵抗素子と前記負荷回路の抵抗分圧によって前記可変抵抗素子の両端子間の印加電圧の絶対値が前記第２閾値電圧となるように前記第１臨界電圧と同極性の第２臨界電圧を印加した状態で、前記可変抵抗素子の前記抵抗特性が低抵抗状態に遷移した場合の前記可変抵抗素子の両端子間の印加電圧の絶対値が前記第１閾値電圧より低電圧の第１素子電圧となる特性であり、
前記可変抵抗素子の前記抵抗特性が低抵抗状態における両端子間の電圧が前記第１閾値電圧のときの電流の絶対値を第１閾値電流とし、前記第１素子電圧のときの電流の絶対値を第１素子電流とし、
前記可変抵抗素子の前記抵抗特性が高抵抗状態における両端子間の電圧が前記第２閾値電圧のときの電流の絶対値を第２閾値電流とし、前記第２素子電圧のときの電流の絶対値を第２素子電流とし、
前記第２閾値電圧と前記第１閾値電圧の差分を前記第１閾値電流と前記第２閾値電流の差分で除した抵抗値を臨界抵抗値とし、
前記第１負荷抵抗特性を、前記第２素子電圧と前記第１閾値電圧の差分を前記第１閾値電流と前記第２素子電流の差分で除した第１抵抗値で表し、
前記第２負荷抵抗特性を、前記第２閾値電圧と前記第１素子電圧の差分を前記第１素子電流と前記第２閾値電流の差分で除した第２抵抗値で表した場合、
前記第１抵抗値が前記臨界抵抗値より低抵抗で、且つ、前記第２抵抗値が前記臨界抵抗値より高抵抗となるように構成された前記負荷回路を用い、
前記可変抵抗素子の前記抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合に、前記負荷回路の負荷抵抗特性を前記第１負荷抵抗特性に選択的に切り換え、前記抵抗特性が低抵抗状態にある前記可変抵抗素子と前記負荷回路の直列回路の両端に、電圧振幅の絶対値が前記第１臨界電圧の絶対値より高電圧に設定された所定のパルス幅の第１電圧パルスを印加し、
前記可変抵抗素子の前記抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合に、前記負荷回路の負荷抵抗特性を前記第２負荷抵抗特性に選択的に切り換え、前記抵抗特性が高抵抗状態にある前記可変抵抗素子と前記負荷回路の直列回路の両端に、前記直列回路の両端の何れか一方を基準として前記第１電圧パルスと同極性で、電圧振幅の絶対値が前記第２臨界電圧の絶対値より高電圧に設定され、パルス印加期間における前記第１閾値電圧が、前記第１素子電圧より高電圧となるように設定された所定のパルス幅の第２電圧パルスを印加することを特徴とする不揮発性半導体記憶装置の書き換え方法。
前記可変抵抗素子が、一方端子を基準とする他方端子への電圧印加を正負何れの極性で行った場合でも、前記可変抵抗素子の両端子間の電流電圧特性で規定される抵抗特性が、低抵抗状態と高抵抗状態の２つの抵抗特性間を遷移可能であり、一方の極性の電圧印加に対し、前記抵抗特性が低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第１閾値電圧と、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第２閾値電圧が異なり、他方の極性の電圧印加に対しても、前記抵抗特性が低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第３閾値電圧と、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第４閾値電圧が異なり、
前記負荷回路に対して印加する同一極性の電圧の極性として、前記第１閾値電圧と前記第２閾値電圧の高い方の電圧と、前記第３閾値電圧と前記第４閾値電圧の高い方の電圧を比較した場合の低い方の電圧に対応する正負何れか一方の極性を使用することを特徴とする請求項２０に記載の不揮発性半導体記憶装置の書き換え方法。