JP2012064277A

JP2012064277A - 不揮発性半導体記憶装置

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Publication number: JP2012064277A
Application number: JP2010208777A
Authority: JP
Inventors: Masaru Kawabata; 優川端; Takahiro Shibuya; 隆広渋谷; Junya Onishi; 潤哉大西
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2010-09-17
Filing date: 2010-09-17
Publication date: 2012-03-29

Abstract

【課題】データ保持特性に優れた不揮発性半導体記憶装置を提供する。
【解決手段】第１電極２と、第１電極２より仕事関数の大きい第２電極３、両電極の間に介装された可変抵抗体４を備え、一方の電極が可変抵抗体４とオーミック接合し、他方の電極が可変抵抗体４と非オーミック接合し両電極間に電圧印加することで抵抗状態が２以上の異なる抵抗状態間で遷移する可変抵抗素子１と、第１電極２を基準として第２電極３に正または負の書き込み電圧を選択的に印加することで、可変抵抗素子１の抵抗状態を低抵抗状態から高抵抗状態または高抵抗状態から低抵抗状態へ遷移させる書き込み動作を実行する書き込み回路と、第１電極２を基準として第２電極３に正の読み出し電圧を印加することで、第２電極３から第１電極２に向けて流れる電流を検知して可変抵抗素子１の抵抗状態を判定する読み出し回路を備えてなる。
【選択図】図１

Description

本発明は、第１電極と、前記第１電極より仕事関数の大きい第２電極と、前記第１電極と前記第２電極の間に介装された可変抵抗体を備え、前記第１電極と前記第２電極の一方が前記可変抵抗体とオーミック接合を形成する導電性材料で形成され、他方が前記可変抵抗体と非オーミック接合を形成する導電性材料で形成され、前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が２以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を不揮発的に保持する可変抵抗素子を備えた不揮発性半導体記憶装置に関する。

携帯用電子機器等のモバイル機器の普及とともに、電源オフ時にも記憶したデータを保持することのできる大容量で安価な不揮発性メモリとしてフラッシュメモリが広く使用されている。しかし近年、フラッシュメモリの微細化限界が見えてきており、ＭＲＡＭ（磁気抵抗変化メモリ）、ＰＣＲＡＭ（相変化メモリ）、ＣＢＲＡＭ（固体電解質メモリ）、ＲＲＡＭ（抵抗変化メモリ：ＲＲＡＭは登録商標）等の不揮発性メモリの開発が盛んに行われている。これらの不揮発性メモリの中でもＲＲＡＭは、電圧印加による高速書き換えが可能であり、材料に単純な二元系の遷移金属酸化物が使用可能なため作製が容易であり、既存のＣＭＯＳプロセスとの親和性が高いことに利点があることから注目されている。

ＲＲＡＭで利用することのできる抵抗変化材料として、従来から多くの金属酸化物において、パルス電圧の印加による抵抗変化が報告されている。例えば、Ｐｒ_ｘＣａ_１−ｘＭｎＯ_３（ＰＣＭＯ）のような三元型のペロブスカイト材料、或いは、Ｎｉ，Ｃｏ，Ｔｉ，Ｆｅ，Ｃｕ，Ｔａ，Ｈｆ，Ｚｒ，Ｎｂ，Ａｌ等の多くの金属酸化物薄膜の両端を金属電極で挟持した構造で抵抗スイッチング素子（可変抵抗素子）を形成することができる（例えば、非特許文献１、非特許文献２等参照）。以下、説明の便宜上、ＲＲＡＭに使用する抵抗スイッチング素子を、ＲＲＡＭ以外で使用される抵抗変化素子と区別して「可変抵抗素子」と称する。これらの材料のうち、どの金属酸化物材料と金属電極を組み合わせた時に最適の特性を得られるかについては、いくつかの経験的知見が蓄積されてきている。例えば、ＴｉやＴａの酸化物のようなｎ型の金属酸化物に対してはＰｔ等の仕事関数の大きい材料を電極として用い、ＣｏやＮｉの酸化物のようなｐ型の金属酸化物に対してはＴｉやＴａのような仕事関数の小さい材料を電極として用いることによって良好なスイッチングをすることが知られている。このため、ＲＲＡＭの抵抗スイッチング動作は金属酸化物と電極の間にショットキー障壁を有する接合界面でできていることが望ましいとの考察がなされている（例えば、特許文献１参照）。一方で望ましいスイッチング動作をさせるには、可変抵抗素子と直列に接続した負荷抵抗の値を素子の動作モードごとに適当に制御し、印加電圧を可変抵抗素子と負荷抵抗の間で適切に分配することが重要ということが分かっている。

また、電圧印加によって抵抗変化を示す金属酸化物の抵抗変化のメカニズムについては、ペロブスカイト材料やＴｉ酸化物、Ｎｉ酸化物においては酸化物中の酸素欠損の発生消滅或いは電界による移動が抵抗変化の原因であると考えられている。

ところで、可変抵抗素子は、金属酸化物の抵抗変化により情報を記憶するため、その情報の読み出しは、金属酸化物を挟持する両電極間に所定の読み出し電圧を印加して、その時に両電極間に流れる電流を検知することで、保持されている抵抗状態を判定して情報を読み出している。一方、可変抵抗素子への情報の書き込みは、読み出し動作と同様に、両電極間の電圧印加によって抵抗状態を変化させることで行われるため、読み出し動作時に両電極間に印加される電圧パルスの電圧値が大きいと、書き込み後に保持された抵抗状態が変化する虞がある。そこで、読み出し動作時には、可変抵抗素子に対して抵抗状態の変化が誘起されないように、書き込み動作に必要な印加電圧の下限値より十分に低い電圧を読み出し電圧として両電極間に印加している。しかしながら、低電圧であっても同じ可変抵抗素子に当該読み出し電圧が繰り返し印加されることで、書き込み後に保持された抵抗状態が変化する現象（読み出しディスターブ現象と呼ばれている。）が報告されている（例えば、特許文献２参照）。

特許第４０８８３２４号明細書特開２００６−１９０３７６号公報

Ｗ．Ｗ．Ｚｈｕａｎｇ他、"ＮｏｖｅｌｌＣｏｌｏｓｓａｌＭａｇｎｅｔｏｒｅｓｉｓｔｉｖｅＴｈｉｎＦｉｌｍＮｏｎｖｏｌａｔｉｌｅＲｅｓｉｓｔａｎｃｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ（ＲＲＡＭ）"，ＩＥＤＭＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ，ｐｐ．１９３−１９６，２００２．１２Ｂａｅｋ，Ｉ．Ｇ．他、"ＨｉｇｈｌｙＳｃａｌａｂｌｅＮｏｎ−ｖｏｌａｔｉｌｅＲｅｓｉｓｔｉｖｅＭｅｍｏｒｙｕｓｉｎｇＳｉｍｐｌｅＢｉｎａｒｙＯｘｉｄｅＤｒｉｖｅｎｂｙＡｓｙｍｍｅｔｒｉｃＵｎｉｐｏｌａｒＶｏｌｔａｇｅＰｕｌｓｅｓ"，ＩＥＤＭＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ，ｐｐ．５８７−５９０，２００４年

しかしながら、本願発明者は、鋭意研究によって、上記読み出しディスターブ現象として、読み出し動作の繰り返し回数が増加するにつれて生じる経時的な読み出しディスターブ現象とは別に、読み出し動作の繰り返し回数とは関係なく突発的に生じる突発性の読み出しディスターブ現象が存在することが見出し、更に、当該突発性の読み出しディスターブ現象が、読み出し電圧の印加極性と可変抵抗素子を構成する電極の仕事関数との間に一定の関係のあることを見出した。

本発明は、電圧印加により抵抗状態が２以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を不揮発的に保持する可変抵抗素子において突発性の読み出しディスターブ現象が発生し得ることに鑑みてなされたものであり、その目的は、当該突発性の読み出しディスターブ現象を抑制して、データ保持特性に優れた不揮発性半導体記憶装置を提供することにある。

上記目的を達成するため、本発明では、
第１電極と、前記第１電極より仕事関数の大きい第２電極と、前記第１電極と前記第２電極の間に介装された可変抵抗体を備え、前記第１電極と前記第２電極の一方が前記可変抵抗体とオーミック接合を形成する導電性材料で形成され、他方が前記可変抵抗体と非オーミック接合を形成する導電性材料で形成され、前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が２以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を不揮発的に保持する可変抵抗素子と、
前記第１電極を基準として前記第２電極に正極性または負極性の書き込み電圧を選択的に印加することで、前記可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させる高抵抗化動作と高抵抗状態から低抵抗状態へ遷移させる低抵抗化動作の何れか一方の書き込み動作を実行する書き込み回路と、
前記第１電極を基準として前記第２電極に前記正極性の書き込み電圧より低電圧の正極性の読み出し電圧を印加することで、前記第２電極から前記第１電極に向けて流れる電流を検知して前記可変抵抗素子の抵抗状態を判定する読み出し動作を実行する読み出し回路と、を備えてなることを第１の特徴とする不揮発性半導体記憶装置を提供する。

尚、本明細書の説明において、「書き込み動作」を２つの書き込み動作（高抵抗化動作と低抵抗化動作）の総称として用いる。

更に、上記第１の特徴の不揮発性半導体記憶装置は、前記可変抵抗体がｎ型の金属酸化物で形成されている場合に、前記第１電極が前記可変抵抗体とオーミック接合を形成する第１の導電性材料で形成され、前記第２電極が前記可変抵抗体と非オーミック接合を形成する第２の導電性材料で形成されていることを第２の特徴とする。

更に、上記第２の特徴の不揮発性半導体記憶装置は、前記書き込み回路が、前記高抵抗化動作時に、前記第１電極を基準として前記第２電極に前記正極性の書き込み電圧を印加し、前記低抵抗化動作時に、前記第１電極を基準として前記第２電極に前記負極性の書き込み電圧を印加するように構成されていることが好ましい。

更に、上記第２の特徴の不揮発性半導体記憶装置は、前記可変抵抗体が、Ｔｉ，Ｔａ，Ｈｆ，Ｚｒの中から選択される金属の酸化物を含んでなることが好ましい。

更に、上記特徴の不揮発性半導体記憶装置は、前記可変抵抗素子を備えた２端子型のメモリセルが、互いに直交する行方向と列方向に夫々複数、マトリクス状に配置されてメモリセルアレイを構成し、同一行に配置された前記メモリセルの前記第１電極側の第１端子が夫々共通の行選択線に接続し、同一列に配置された前記メモリセルの前記第２電極側の第２端子が夫々共通の列選択線に接続し、
前記メモリセルアレイ内の前記書き込み動作または前記読み出し動作の対象となる選択メモリセルの前記第１端子が接続する前記行選択線を選択行線として選択する行選択回路と、前記選択メモリセルの前記第２端子が接続する前記列選択線を選択列線として選択する列選択回路を備え、
前記書き込み回路が、前記書き込み動作時において、前記選択行線を基準として正極性または負極性の前記書き込み電圧を前記列選択線に印加し、
前記読み出し回路が、前記読み出し動作時において、前記選択行線を基準として正極性の前記読み出し電圧を前記列選択線に印加することが好ましい。

更に、上記特徴の不揮発性半導体記憶装置は、前記可変抵抗素子の前記第１電極または前記第２電極と選択トランジスタのソースまたはドレインを接続した直列回路を備え、前記直列回路の両端の内、前記第１電極側を第１端子とし、前記第２電極側を第２端子とし、前記選択トランジスタのゲートを制御端子とする３端子型のメモリセルが、互いに直交する行方向と列方向に夫々複数、マトリクス状に配置されてメモリセルアレイを構成し、同一行に配置された前記メモリセルの前記制御端子が夫々共通の行選択線に接続し、同一列に配置された前記メモリセルの前記第２端子が夫々共通の列選択線に接続し、少なくとも同一行または同一列に配置された前記メモリセルの前記第１端子が夫々共通の基準電位線に接続し、
前記メモリセルアレイ内の前記書き込み動作または前記読み出し動作の対象となる選択メモリセルの前記制御端子が接続する前記行選択線を選択行線として選択する行選択回路と、前記選択メモリセルの前記第２端子が接続する前記列選択線を選択列線として選択する列選択回路を備え、
前記書き込み回路が、前記書き込み動作時において、前記選択行線に前記選択メモリセルの前記選択トランジスタのソース・ドレイン間を導通状態とする書き込みゲート電圧を印加するとともに、前記選択メモリセルの前記第１端子に接続する前記基準電位線を基準として正極性または負極性の前記書き込み電圧を前記列選択線に印加し、
前記読み出し回路が、前記読み出し動作時において、前記選択行線に前記選択メモリセルの前記選択トランジスタのソース・ドレイン間を導通状態とする読み出しゲート電圧を印加するとともに、前記選択メモリセルの前記第１端子に接続する前記基準電位線を基準として正極性の前記読み出し電圧を前記列選択線に印加することが好ましい。

更に、上記特徴の不揮発性半導体記憶装置は、前記書き込み回路が、前記書き込み動作時において、書き込み対象でない前記可変抵抗素子に対して、前記第１電極を基準として前記第２電極に負極性の電圧を印加しないことが好ましい。

上述の突発性の読み出しディスターブ現象は、後述するように、高抵抗状態に書き込まれた可変抵抗素子において、仕事関数の小さい方の第１電極を基準として仕事関数の大きい方の第２電極に負電圧を印加した場合（或いは、第２電極を基準として第１電極に正電圧を印加した場合）に、顕著に現れ、高抵抗状態から低抵抗状態で大きい場合では１桁程度の抵抗状態の変動が生じる。これに対して、上記と逆極性の電圧印加では、抵抗状態の変動が、上記場合と比較して安定している。従って、上記特徴の不揮発性半導体記憶装置によれば、突発性の読み出しディスターブ現象を抑制して、データ保持特性に優れた不揮発性半導体記憶装置を提供することができる。

本発明に係る不揮発性半導体記憶装置で使用する可変抵抗素子の基本的な構造を模式的に示す断面図高抵抗状態の可変抵抗素子に第１電極を基準に第２電極に正電圧の読み出し電圧を印加して読み出し動作を繰り返した場合の抵抗変化を示す図高抵抗状態の可変抵抗素子に第１電極を基準に第２電極に負電圧の読み出し電圧を印加して読み出し動作を繰り返した場合の抵抗変化を示す図低抵抗状態の可変抵抗素子に第１電極を基準に第２電極に正電圧の読み出し電圧を印加して読み出し動作を繰り返した場合の抵抗変化を示す図低抵抗状態の可変抵抗素子に第１電極を基準に第２電極に負電圧の読み出し電圧を印加して読み出し動作を繰り返した場合の抵抗変化を示す図本発明に係る不揮発性半導体記憶装置の第１実施形態における概略の構成を模式的に示すブロック図本発明に係る不揮発性半導体記憶装置の第１実施形態で使用するメモリセルアレイの概略の構成を模式的に示す回路図本発明に係る不揮発性半導体記憶装置の第２実施形態で使用する３端子型のメモリセルの構成の一例を回路図本発明に係る不揮発性半導体記憶装置の第２実施形態で使用するメモリセルアレイの概略の構成を模式的に示す回路図本発明に係る不揮発性半導体記憶装置の第２実施形態における概略の構成を模式的に示すブロック図

本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」という。）の実施の形態につき、図面に基づいて説明する。

先ず、本発明装置で使用する可変抵抗素子について説明する。図１に、可変抵抗素子１の基本的な構造を模式的に示す。可変抵抗素子１は、例えば、最も単純なプレーナ型構造では、第１電極２、第２電極３、及び、両電極間に挟持された可変抵抗体４の３層構造で構成される。尚、可変抵抗素子の構造は、プレーナ型構造に限定されるものではなく、例えば、開口部を有する平板電極と、当該開口部の中心に位置する柱状電極と、平板電極と柱状電極の間に挟持された環状の可変抵抗体で構成されても良く、要するに、２つの電極２，３間に可変抵抗体４が挟持された２端子構造であれば良い。

更に、本実施形態では、仕事関数の異なる２つの電極（便宜的に、仕事関数の小さい方を第１電極、仕事関数の大きい方を第２電極とする。）を用い、例えば、図１に示すプレーナ型構造では、第１電極２を下部電極とし、第２電極３を上部電極とする。また、可変抵抗体４としては、ｎ型の導電性を示す金属酸化物を使用する。可変抵抗体４として使用できるｎ型の金属酸化物として、例えば、Ｔｉ，Ｔａ，Ｈｆ，Ｚｒの中から選択される金属の酸化物がある。本実施形態では、可変抵抗体４としてＨｆＯ_ｘ（例えば、ＨｆＯ_２）を使用する。

また、可変抵抗体４としてｎ型の金属酸化物を使用した場合、第１電極は、可変抵抗体４との界面でオーミック接合となる程度に仕事関数の小さい導電性材料で形成され、第２電極は、可変抵抗体４との界面で非オーミック接合（ショットキー接合）となる程度に仕事関数の大きい導電性材料で形成される必要がある。具体的な仕事関数の値は、可変抵抗体４の酸化物中の酸素欠損の発生によって生じる電子捕獲順位との関係で定まるが、ｎ型の金属酸化物の場合、第２電極の仕事関数としては４．５ｅＶ以上が望ましく、第１電極の仕事関数としては４．２ｅＶ以下が望ましい。上記条件を満足する金属のうち半導体プロセスで使用できる電極材料として、例えば、第１電極には、Ｔｉ（４．２ｅＶ）、Ｈｆ（３．９ｅＶ）、Ａｌ（４．１ｅＶ）、Ｔａ（４．２ｅＶ）等が、第２電極には、Ｗ（４．５ｅＶ）、Ｎｉ（５ｅＶ）、ＴｉＮ（４．７ｅＶ）、ＷＮ（５ｅＶ）、ＮｉＳｉ（４．９ｅＶ）、ＴａＣｘＮｙ（４．４〜４．８ｅＶ）等が挙げられる。各材料の後の括弧内の数字は仕事関数を示す。本実施形態では、一例として、可変抵抗体４がＨｆＯ_ｘの場合において、第１電極としてＴｉを、第２電極としてＴｉＮを使用した実施例について説明する。

次に、本発明装置において、データ保持特性改善の対象となる突発性の読み出しディスターブ現象について説明する。図２〜図５に、図１に示すプレーナ構造の上記実施例に示す材料を用いた可変抵抗素子（Ｔｉ／ＨｆＯ_ｘ／ＴｉＮ）の読み出しディスターブの測定結果を示す。具体的には、第１電極２を基準に第２電極３に正電圧の書き込み電圧（例えば、１．５Ｖ）を印加して、抵抗状態を低抵抗状態から高抵抗状態に遷移させた書き込み動作（高抵抗化動作）後に、第１電極２を基準に第２電極３に正電圧の読み出し電圧（例えば、０．８Ｖ）を印加する読み出し動作を繰り返して、抵抗状態（高抵抗状態）の変化を測定した結果（ケースＡ：サンプル数は７）を図２に示し、逆に、第１電極２を基準に第２電極３に負電圧の読み出し電圧（例えば、−０．６Ｖ）を印加する読み出し動作を繰り返して、抵抗状態（高抵抗状態）の変化を測定した結果（ケースＢ：サンプル数は２）を図３に示す。更に、第１電極２を基準に第２電極３に負電圧の書き込み電圧（例えば、−３Ｖ）を印加して、抵抗状態を高抵抗状態から低抵抗状態に遷移させた書き込み動作（低抵抗化動作）後に、第１電極２を基準に第２電極３に正電圧の読み出し電圧（例えば、０．６Ｖ）を印加する読み出し動作を繰り返して、抵抗状態（低抵抗状態）の変化を測定した結果（ケースＣ：サンプル数は２）を図４に示し、逆に、第１電極２を基準に第２電極３に負電圧の読み出し電圧（例えば、−０．８Ｖ）を印加する読み出し動作を繰り返して、抵抗状態（低抵抗状態）の変化を測定した結果（ケースＤ：サンプル数は４）を図５に示す。尚、高抵抗状態における読み出し動作（ケースＡ及びケースＢ）では、高抵抗化動作と同じ極性の読み出し動作（ケースＡ）の読み出し電圧の絶対値を、低抵抗化動作と同じ極性の読み出し動作（ケースＢ）の読み出し電圧の絶対値より大きくし、低抵抗状態における読み出し動作（ケースＣ及びケースＤ）では、低抵抗化動作と同じ極性の読み出し動作（ケースＤ）の読み出し電圧の絶対値を、高抵抗化動作と同じ極性の読み出し動作（ケースＣ）の読み出し電圧の絶対値より大きくしている。これにより、読み出しディスターブ現象の発生し難いと考えられる方の極性の読み出し電圧を高くして、読み出しディスターブ現象を発生し易くしている。

図２（ケースＡ）と図３（ケースＢ）を比較すると、１０００回の繰り返し回数までにおいて、ケースＡでは、初期の高抵抗状態から大きな抵抗値の変動が見られないのに対して、ケースＢでは、比較的少ない繰り返し回数で、突発的な大きな抵抗値の変動（１桁程度の減少）が見られ、更に、繰り返し回数を重ねると、一旦減少した抵抗値が突発的に大きく増加する現象が見られ、２個のサンプルの何れにおいても不安定な抵抗変化を呈している。また、図４（ケースＣ）と図５（ケースＤ）では、何れも初期の低抵抗状態から大きな抵抗値の変動が見られず安定している。図３（ケースＢ）と図４（ケースＣ）を比較すると、何れも、読み出し時の抵抗状態と反対の抵抗状態への書き込み動作と同じ極性の読み出し電圧を印加しているが、ケースＢだけが、突発的で不安定な抵抗状態の変動を呈している。また、図３（ケースＢ）と図５（ケースＤ）を比較すると、何れも、第１電極を基準として第２電極に同じ負電圧の読み出し電圧を印加しているが、ケースＢだけが、突発的で不安定な抵抗状態の変動を呈している。上記の結果より、突発性の読み出しディスターブ現象は、高抵抗化動作後において、仕事関数の小さい方の第１電極を基準として、仕事関数の大きい方の第２電極に負電圧の読み出し電圧を印加する読み出し動作を繰り返すと発生し易いことが分かる。

ここで、従来の経時性の読み出しディスターブ現象の抑制を図ることを念頭に置けば、高抵抗化動作後の可変抵抗素子に対しては、低抵抗化動作と同じ極性の読み出し電圧の印加を回避し、低抵抗化動作後の可変抵抗素子に対しては、高抵抗化動作と同じ極性の読み出し電圧の印加を回避すれば良いと考えられる。しかしながら、実際の読み出し動作では、読み出し対象の可変抵抗素子の抵抗状態は、通常は読み出し動作前には分からないので、上述のような回避策は現実的ではない。しかし、上述の突発性の読み出しディスターブ現象の抑制を図る場合には、読み出し対象の可変抵抗素子の抵抗状態に関係なく、仕事関数の小さい方の第１電極２を基準として、仕事関数の大きい方の第２電極３に正電圧の読み出し電圧を印加すれば良いことが、図２〜図５の測定結果より分かる。

尚、上記のＨｆＯ_ｘを含むｎ型の導電性を示す金属酸化物は、上述のように、金属酸化物中の酸素欠損の発生消滅或いは電界による移動が抵抗スイッチングのメカニズムと考えられ、当該抵抗スイッチングのメカニズムが第１及び第２電極２，３の仕事関数と密接な関係にあり、同様に、上記測定結果が第１及び第２電極の仕事関数と密接な関係にあることから、図２〜図５に示す測定結果は、可変抵抗体４がＨｆＯ_ｘ以外のｎ型の金属酸化物にもそのまま妥当するものと考えられる。更に後述するように、ｐ型の金属酸化物にも妥当するものと考えられる。

以上、図２〜図５の測定結果に基づく知見より、本発明装置では、可変抵抗素子１の抵抗状態の読み出し動作時においては、仕事関数の小さい方の第１電極２を基準として、仕事関数の大きい方の第２電極３に正電圧の読み出し電圧を印加する回路構成を採用する。

尚、書き込み動作においても、書き込み対象でない可変抵抗素子に対して、上述の突発性の読み出しディスターブ現象が生じないように、第１電極２を基準として第２電極３に負電圧が繰り返し印加されないような電圧印加の制御が必要となる。

以下、可変抵抗素子１を備えたメモリセルを互いに直交する行方向と列方向に夫々複数、マトリクス状に配置されてメモリセルアレイを構成し、当該メモリセルアレイ中から、任意のメモリセルを選択して、選択されたメモリセル（選択メモリセル）に含まれる可変抵抗素子１の抵抗状態を、第１電極２を基準として第２電極３に正電圧の読み出し電圧を印加して読み出す場合の回路構成について説明する。第１実施形態ではメモリセルが２端子型の場合につき、第２実施形態ではメモリセルが３端子型の場合につき、夫々説明する。

〈第１実施形態〉
第１実施形態では、２端子型のメモリセルが、一例として、図１に示す可変抵抗素子１だけで構成される場合を説明する。

図６に、本発明装置の第１実施形態の概略の構成を示す。図６に示すように、本発明装置は、メモリセル５を行方向及び列方向に夫々複数マトリクス状に配列してメモリセルアレイ１０を構成し（図７参照）、そのメモリセルアレイ１０の周辺に、ビット線デコーダ１１（列選択回路に相当）、ワード線デコーダ１２（行選択回路に相当）、電圧スイッチ回路１３、読み出し回路１４、電圧発生回路１５、及び、制御回路１６を備えて構成される。

メモリセルアレイ１０は、図７に示すように、列方向に延伸するｍ本のビット線（列選択線）ＢＬ１〜ＢＬｍと行方向に延伸するｎ本のワード線（行選択線）ＷＬ１〜ＷＬｎの各交点にメモリセル５がｍ×ｎ個配置された構成となっている。更に、同一列のメモリセル５の第２電極３同士を接続して列方向に延伸させ各ビット線ＢＬ１〜ＢＬｍとし、同一行のメモリセル５の第１電極２同士を接続して行方向に延伸させ各ワード線ＷＬ１〜ＷＬｎとする。

ビット線デコーダ１１とワード線デコーダ１２は、メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路として機能し、アドレス線１７から制御回路１６に入力されたアドレス入力に対応したメモリセルアレイ１０の中から読み出し対象或いは書き込み対象のメモリセルを選択する。ワード線デコーダ１２は、アドレス線１７に入力された信号に対応するメモリセルアレイ１０のワード線を選択し、ビット線デコーダ１１は、アドレス線１７に入力されたアドレス信号に対応するメモリセルアレイ１０のビット線を選択する。以下、選択されたワード線及びビット線を適宜、選択ワード線（選択行線に相当）及び選択ビット線（選択列線に相当）と称し、選択ワード線以外のワード線を非選択ワード線、選択ビット線以外のビット線を非選択ビット線と称す。メモリセルの選択は、後述するように、選択ワード線と非選択ワード線に異なる電圧を印加し、選択ビット線と非選択ビット線に異なる電圧を印加することで行われる。

制御回路１６は、メモリセルアレイ１０の書き込み動作（高抵抗化動作と低抵抗化動作）と読み出し動作における各制御を行う。制御回路１６は、アドレス線１７から入力されたアドレス信号、データ線１８から入力されたデータ入力（書き込み動作時）、制御信号線１９から入力された制御入力信号に基づいて、ビット線デコーダ１１、ワード線デコーダ１２、電圧スイッチ回路１３、読み出し回路１４、電圧発生回路１５の各回路を制御して、メモリセルアレイ１０の読み出し動作と書き込み動作を制御する。図６に示す例では、制御回路１６は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。

電圧スイッチ回路１３は、メモリセルアレイ１０の読み出し動作と書き込み動作時に必要なワード線及びビット線の各電圧を動作モードに応じて切り替え、メモリセルアレイ１０に供給する電圧供給回路として機能する。図中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、Ｖｐｐ１，Ｖｐｐ２は書き込み電圧、Ｖｐｄ１は書き込み阻止電圧、Ｖｒｄは読み出し電圧である。尚、電圧スイッチ回路１３への電源電圧Ｖｃｃ及び接地電圧Ｖｓｓは、本発明装置の外部から供給され、読み出し電圧Ｖｒｄ、書き込み電圧Ｖｐｐ１，Ｖｐｐ２、書き込み阻止電圧Ｖｐｄ１は、本発明装置の内部で、例えば、電源電圧Ｖｃｃまたは他の電源電圧から電圧発生回路１５によって生成されるが、その具体的な構成は、本発明の本旨ではないので説明は省略する。本実施形態では、電源電圧Ｖｃｃ、書き込み電圧Ｖｐｐ１，Ｖｐｐ２、書き込み阻止電圧Ｖｐｄ１、読み出し電圧Ｖｒｄは、夫々正電圧とする。

また、書き込み電圧Ｖｐｐ１は、高抵抗化動作においてメモリセル５の両端に印加して可変抵抗素子１の高抵抗化が実際に実行される電圧範囲（絶対値）の下限値以上に設定され、書き込み阻止電圧Ｖｐｄ１は、書き込み電圧Ｖｐｐ１の２分の１で、高抵抗化動作においてメモリセル５の両端に印加して可変抵抗素子１の高抵抗化が実行されない電圧範囲（絶対値）の上限値以下に設定さている。書き込み電圧Ｖｐｐ２は、低抵抗化動作においてメモリセル５の両端に印加して可変抵抗素子１の低抵抗化が実際に実行される電圧範囲（絶対値）の下限値以上に設定されている。読み出し電圧Ｖｒｄは、書き込み阻止電圧Ｖｐｄ１より更に低電圧に設定されている。

読み出し回路１４は、選択メモリセルに接続するビット線を流れる読み出し電流の内、ビット線デコーダ１１で選択された選択ビット線を流れる読み出し電流を電圧変換して、１行の選択メモリセルの内の選択ビット線に接続する読み出し対象のメモリセルの記憶データの状態を判定し、その結果を制御回路１６に転送し、データ線１８へ出力する。

次に、書き込み動作時のメモリセルアレイ１０への電圧印加の一例について説明する。先ず、高抵抗化動作時には、選択メモリセルに接続する選択ビット線に正電圧の書き込み電圧Ｖｐｐ１（例えば、１．５Ｖ）を、選択メモリセルに接続する選択ワード線に接地電圧Ｖｓｓ（０Ｖ）を夫々印加することにより、選択メモリセルの第１電極（選択ワード線側）を基準に第２電極（選択ビット線側）に正電圧の書き込み電圧Ｖｐｐ１が印加されて高抵抗化動作が実行される。

このとき、選択メモリセルに接続しない非選択ビット線と非選択ワード線の夫々に書き込み阻止電圧Ｖｐｄ１（＝Ｖｐｐ１／２＝０．７５Ｖ）を印加することで、非選択ビット線と非選択ワード線に夫々接続する第１の非選択メモリセルの両端には電圧印加が生じず、選択ビット線と非選択ワード線に夫々接続する第２の非選択メモリセル、及び、非選択ビット線と選択ワード線に夫々接続する第３の非選択メモリセルの両端には、第１電極を基準に第２電極に正電圧の書き込み阻止電圧（Ｖｐｄ１）が印加され、何れの非選択メモリセルにおいても高抵抗化動作と低抵抗化動作の何れも起こらない。

ここで、注目すべきは、高抵抗化動作においては、第２及び第３の非選択メモリセル内の可変抵抗素子１には、第１電極を基準に第２電極に正電圧の書き込み阻止電圧（Ｖｐｄ１）が印加されるため、高抵抗化動作を繰り返し実行している間に、同じメモリセルが第２及び第３の非選択メモリセルとなる状態が継続的に発生しても、当該非選択メモリセルには、上述の突発性の読み出しディスターブが発生し易い電圧印加状態になっていないことである。

次に、低抵抗化動作時には、選択メモリセルは、行単位、列単位、または、メモリセルアレイ単位で選択され、選択メモリセルに接続する選択ビット線（行単位またはアレイ単位の場合は、全ビット線）に接地電圧Ｖｓｓ（０Ｖ）を、選択メモリセルに接続する選択ワード線（列単位またはアレイ単位の場合は全ワード線）に正電圧の書き込み電圧Ｖｐｐ２（例えば、３Ｖ）を夫々印加することにより、選択メモリセルの第１電極（選択ワード線側）を基準に第２電極（選択ビット線側）に負電圧の書き込み電圧（−Ｖｐｐ２）が印加されて低抵抗化動作が実行される。

このとき、選択メモリセルを行単位で選択する場合は、選択メモリセルに接続しない非選択ワード線に書き込み電圧Ｖｐｐ２を印加することで、選択ビット線（全ビット線）と非選択ワード線に夫々接続する非選択メモリセルの両端には電圧印加が生じないため、非選択メモリセルにおいて高抵抗化動作と低抵抗化動作の何れも起こらない。また、選択メモリセルを列単位で選択する場合は、選択メモリセルに接続しない非選択ビット線に書き込み電圧Ｖｐｐ２を印加することで、非選択ビット線と選択ワード線（全ワード線）に夫々接続する非選択メモリセルの両端には電圧印加が生じないため、非選択メモリセルにおいて高抵抗化動作と低抵抗化動作の何れも起こらない。

ここで、注目すべきは、選択メモリセルを行単位、列単位、または、メモリセルアレイ単位で選択して行う低抵抗化動作においては、非選択メモリセル内の可変抵抗素子１には、第１電極を基準に第２電極に正電圧も負電圧も印加されないため、低抵抗化動作を繰り返し実行している間に、同じメモリセルが非選択メモリセルとなる状態が継続的に発生しても、当該非選択メモリセルには、上述の突発性の読み出しディスターブが発生し易い電圧印加状態になっていないことである。

次に、読み出し動作時のメモリセルアレイ１０への電圧印加の一例について説明する。読み出し対象の選択メモリセルに接続する選択ビット線に読み出し電圧Ｖｒｄ（例えば、０．５Ｖ）を、選択メモリセルに接続する選択ワード線に接地電圧Ｖｓｓ（０Ｖ）を夫々印加することにより、選択メモリセルの第１電極（選択ワード線側）を基準に第２電極（選択ビット線側）に正電圧の読み出し電圧（Ｖｒｄ）が印加され、選択メモリセル内の可変抵抗素子１の抵抗状態に応じた読み出し電流が、選択ビット線から選択ワード線へと流れる。この読み出し電流を、ビット線デコーダ１１を介して読み出し回路１５で検出することで読み出し動作が行われる。

このとき、選択メモリセルに接続しない非選択ビット線と、選択メモリセルに接続しない非選択ワード線に、読み出し電圧Ｖｒｄを印加する。これにより、全ビット線（選択ビット線と非選択ビット線）と非選択ワード線に夫々接続する第１及び第２の非選択メモリセルの両端には電圧印加が生じず、選択ビット線には、選択メモリセルを介した読み出し電流だけが流れることになる。また、非選択ビット線にも読み出し電圧Ｖｒｄが印加されているので、非選択ビット線と選択ワード線に接続する第３の非選択メモリセルの両端にも、第１電極（選択ワード線側）を基準に第２電極（非選択ビット線側）に正電圧の読み出し電圧（Ｖｒｄ）が印加され、第３の非選択メモリセル内の可変抵抗素子１の抵抗状態に応じた読み出し電流が、選択ビット線から選択ワード線へと流れる。しかし、非選択ビット線は、ビット線デコーダ１１によって選択されていないため、第３の非選択メモリセルの読み出し電流が、ビット線デコーダ１１を介して読み出し回路１５で検出されることはなく、選択メモリセルの読み出し電流だけが正しく検出される。

ここで、注目すべきは、読み出し動作においては、第１及び第２の非選択メモリセル内の可変抵抗素子１には、第１電極を基準に第２電極に正電圧も負電圧も印加されず、また、選択メモリセル及び第３の非選択メモリセル内の可変抵抗素子１には、第１電極を基準に第２電極に正電圧の読み出し電圧Ｖｒｄ（＝０．５Ｖ）が印加されるに過ぎないため、読み出し動作を繰り返し実行している間に、同じメモリセルが選択メモリセル或いは第３の非選択メモリセルとなる状態が継続的に発生しても、当該選択メモリセル或いは第３の非選択メモリセルは、上述の突発性の読み出しディスターブが発生し易い電圧印加状態とはならない点である。

以上、第１実施形態における本発明装置において、上述の電圧印加条件で、書き込み動作及び読み出し動作を実行することで、上述した突発性に読み出しディスターブ現象に起因するメモリセル内の可変抵抗素子の抵抗状態（書き込まれた情報）の変動が、効果的に抑制される。

〈第２実施形態〉
第２実施形態では、３端子型のメモリセル６が、一例として、図８に示すように、図１に示す可変抵抗素子１と選択トランジスタ７の直列回路で構成される場合を説明する。より具体的には、選択トランジスタ７は、ソース及びドレインの導電型がＮ型で閾値電圧が正電圧（例えば＋０．１Ｖ〜＋１．５Ｖ程度）のエンハンスメント型のＮチャンネルＭＯＳＦＥＴで構成され、可変抵抗素子１の第１電極２と選択トランジスタ７のドレインが接続している。

メモリセルアレイ２０は、図９に示すように、列方向に延伸するｍ本のビット線（列選択線）ＢＬ１〜ＢＬｍと行方向に延伸するｎ本のワード線（行選択線）ＷＬ１〜ＷＬｎの各交点にメモリセル６がｍ×ｎ個配置された構成となっている。更に、同一列のメモリセル６の可変抵抗素子１の第２電極３同士を接続して列方向に延伸させ各ビット線ＢＬ１〜ＢＬｍとし、同一行のメモリセル６の選択トランジスタ７のゲート同士を接続して行方向に延伸させ各ワード線ＷＬ１〜ＷＬｎとする。各メモリセル６の選択トランジスタ７のソースは夫々共通のソース線（基準電位線に相当）ＳＬに接続している。

尚、図９では、ソース線ＳＬは、ワード線ＷＬ１〜ＷＬｎと平行に行方向に延伸し、各行に１本ずつ設けてメモリセルアレイ２０の外部で夫々を共通に接続する構成となっているが、隣接する２行間で１本のソース線ＳＬを共有する構成であっても良く、また、行方向ではなく列方向に延伸する構成でも構わない。更に、１つのメモリセルアレイ２０内に複数のソース線ＳＬを設け、ワード線やビット線と同様に、所定のメモリセルまたはメモリセル群を選択するために選択可能に構成しても良い。

図１０に、本発明装置の第１実施形態の概略の構成を示す。図１０に示すように、本発明装置は、メモリセル６を行方向及び列方向に夫々複数マトリクス状に配列してメモリセルアレイ２０を構成し（図９参照）、そのメモリセルアレイ２０の周辺に、ビット線デコーダ２１（列選択回路に相当）、ワード線デコーダ２２（行選択回路に相当）、電圧スイッチ回路２３、読み出し回路２４、電圧発生回路２５、及び、制御回路２６を備えて構成される。

ビット線デコーダ２１とワード線デコーダ２２は、メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路として機能し、その基本的な機能は、第１実施形態のビット線デコーダ１１とワード線デコーダ１２と同じであるので、重複する説明は割愛するが、読み出し動作及び書き込み動作において、メモリセルを選択するために、選択ワード線、非選択ワード線、選択ビット線、非選択ビット線に印加される電圧が、第１実施形態とは異なる。更に、ワード線デコーダ２２は、選択トランジスタ７のゲート（高インピーダンス負荷）を駆動するため、第１実施形態のワード線デコーダ１２とは異なり、書き込み動作時に可変抵抗素子に流す書き込み電流を駆動する必要はない。

制御回路２６は、メモリセルアレイ２０の書き込み動作（高抵抗化動作と低抵抗化動作）と読み出し動作における各制御を行う。制御回路２６は、アドレス線２７から入力されたアドレス信号、データ線２８から入力されたデータ入力（書き込み動作時）、制御信号線２９から入力された制御入力信号に基づいて、ビット線デコーダ２１、ワード線デコーダ２２、電圧スイッチ回路２３、読み出し回路２４、電圧発生回路２５の各回路を制御して、メモリセルアレイ２０の読み出し動作と書き込み動作を制御する。図１０に示す例では、制御回路２６は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。

電圧スイッチ回路２３は、メモリセルアレイ２０の読み出し動作と書き込み動作時に必要なワード線及びビット線及びソース線の各電圧を動作モードに応じて切り替え、メモリセルアレイ１０に供給する電圧供給回路として機能する。図中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、Ｖｐｐ１，Ｖｐｐ２は書き込み電圧、Ｖｐｇ１とＶｐｇ２は書き込みゲート電圧、Ｖｒｄは読み出し電圧、Ｖｒｇは読み出しゲート電圧である。尚、電圧スイッチ回路２３への電源電圧Ｖｃｃ及び接地電圧Ｖｓｓは、本発明装置の外部から供給され、読み出し電圧Ｖｒｄ、読み出しゲート電圧Ｖｒｇ、書き込み電圧Ｖｐｐ１，Ｖｐｐ２、書き込みゲート電圧Ｖｐｇ１、Ｖｐｇ２は、本発明装置の内部で、例えば、電源電圧Ｖｃｃまたは他の電源電圧から電圧発生回路２５によって生成されるが、その具体的な構成は、本発明の本旨ではないので説明は省略する。本実施形態では、電源電圧Ｖｃｃ、読み出し電圧Ｖｒｄ、読み出しゲート電圧Ｖｒｇ、書き込み電圧Ｖｐｐ１，Ｖｐｐ２、書き込みゲート電圧Ｖｐｇ１，Ｖｐｇ２は、夫々正電圧とする。

また、書き込み電圧Ｖｐｐ１は、高抵抗化動作においてメモリセル５の両端に印加して可変抵抗素子１の高抵抗化が実際に実行される電圧範囲（絶対値）の下限値以上に設定され、書き込み電圧Ｖｐｐ２は、低抵抗化動作においてメモリセル５の両端に印加して可変抵抗素子１の低抵抗化が実際に実行される電圧範囲（絶対値）の下限値以上に設定され、読み出し電圧Ｖｒｄは、高抵抗化動作及び低抵抗化動作の夫々においてメモリセル６の両端に印加して可変抵抗素子１の高抵抗化及び低抵抗化が実行されない電圧範囲（絶対値）の上限値より十分低く設定されている。更に、書き込みゲート電圧Ｖｐｇ１（高抵抗化動作用）、書き込みゲート電圧Ｖｐｇ２（低抵抗化動作用）、読み出しゲート電圧Ｖｒｇは、選択メモリセル内の選択トランジスタ７のオン抵抗が、対応する各動作時において、各動作に適した抵抗状態となるように設定されている。

読み出し回路２４は、ビット線デコーダ２１で選択された選択ビット線を流れる読み出し電流を電圧変換して、選択ビット線に接続する読み出し対象のメモリセルの記憶データの状態を判定し、その結果を制御回路２６に転送し、データ線２８へ出力する。

次に、書き込み動作時のメモリセルアレイ２０への電圧印加の一例について説明する。先ず、高抵抗化動作時には、選択メモリセルに接続する選択ビット線に正電圧の書き込み電圧Ｖｐｐ１（例えば、１．５Ｖ）を、選択メモリセルに接続する選択ワード線に書き込みゲート電圧Ｖｐｇ１（例えば、５Ｖ）を、選択メモリセルに接続するソース線ＳＬに接地電圧Ｖｓｓ（０Ｖ）を夫々印加することにより、選択メモリセルの選択トランジスタ７がオン状態となり、選択トランジスタ７のドレイン・ソース間の電圧降下が０Ｖに近い場合、第１電極（選択トランジスタ側）を基準に第２電極（選択ビット線側）に正電圧の書き込み電圧Ｖｐｐ１と略等しい電圧が印加されて高抵抗化動作が実行される。

このとき、選択メモリセルに接続しない非選択ワード線に、接地電圧Ｖｓｓ（＝０Ｖ）を印加することで、非選択ワード線に接続する第１及び第２の非選択メモリセルの選択トランジスタ７はオフ状態となり、当該非選択メモリセルの可変抵抗素子１の第１及び第２電極間には電圧印加が生じない。また、選択メモリセルに接続しない非選択ビット線を、電圧印加せずにフローティング状態とすることで、非選択ビット線と選択ワード線に夫々接続する第３の非選択メモリセルの可変抵抗素子１の第１及び第２電極間にも電圧印加が生じない。この結果、何れの非選択メモリセルにおいても高抵抗化動作と低抵抗化動作の何れも起こらない。

ここで、注目すべきは、高抵抗化動作においては、非選択メモリセル内の可変抵抗素子１には、第１電極を基準に第２電極に正電圧も負電圧も印加されないため、高抵抗化動作を繰り返し実行している間に、同じメモリセルが非選択メモリセルとなる状態が継続的に発生しても、当該非選択メモリセルには、上述の突発性の読み出しディスターブが発生し易い電圧印加状態になっていないことである。

次に、低抵抗化動作時には、選択メモリセルに接続する選択ビット線に接地電圧Ｖｓｓ（０Ｖ）を、選択メモリセルに接続する選択ワード線に書き込みゲート電圧Ｖｐｇ２（例えば、４．５Ｖ）を、選択メモリセルに接続するソース線ＳＬに正電圧の書き込み電圧Ｖｐｐ２（例えば、３Ｖ）を夫々印加することにより、選択メモリセルの選択トランジスタ７がオン状態となり、選択トランジスタ７のドレイン・ソース間の電圧降下が０Ｖに近い場合、第１電極（選択トランジスタ側）を基準に第２電極（選択ビット線側）に負電圧の書き込み電圧（−Ｖｐｐ２）と略等しい電圧が印加されて低抵抗化動作が実行される。

ここで、注目すべきは、低抵抗化動作においては、非選択メモリセル内の可変抵抗素子１には、第１電極を基準に第２電極に正電圧も負電圧も印加されないため、低抵抗化動作を繰り返し実行している間に、同じメモリセルが非選択メモリセルとなる状態が継続的に発生しても、当該非選択メモリセルには、上述の突発性の読み出しディスターブが発生し易い電圧印加状態になっていないことである。

尚、第１実施形態では、低抵抗化動作時において、選択メモリセルを行単位、列単位、または、メモリセルアレイ単位で選択することで、非選択メモリセルに突発性の読み出しディスターブが発生し易い電圧印加状態となるのを回避したが、第２実施形態では、メモリセル６が選択トランジスタ７を備えているため、選択メモリセルをセル単位で選択する場合であっても、非選択メモリセルに突発性の読み出しディスターブが発生し易い電圧印加状態となるのを回避できる。

次に、読み出し動作時のメモリセルアレイ１０への電圧印加の一例について説明する。読み出し対象の選択メモリセルに接続する選択ビット線に読み出し電圧Ｖｒｄ（例えば、０．５Ｖ）を、選択メモリセルに接続する選択ワード線に読み出しゲート電圧Ｖｒｇ（例えば、５Ｖ）を、選択メモリセルに接続するソース線ＳＬに接地電圧Ｖｓｓ（０Ｖ）を夫々印加することにより、選択メモリセルの選択トランジスタ７がオン状態となり、選択メモリセル内の可変抵抗素子１の抵抗状態に応じた読み出し電流が、選択ビット線からソース線ＳＬへと流れる。この読み出し電流を、ビット線デコーダ２１を介して読み出し回路２５で検出することで読み出し動作が行われる。

このとき、選択メモリセルに接続しない非選択ワード線に、接地電圧Ｖｓｓ（＝０Ｖ）を印加することで、非選択ワード線に接続する第１及び第２の非選択メモリセルの選択トランジスタ７はオフ状態となり、当該非選択メモリセルの可変抵抗素子１の第１及び第２電極間には電圧印加が生じない。また、選択メモリセルに接続しない非選択ビット線を、電圧印加せずにフローティング状態とすることで、非選択ビット線と選択ワード線に夫々接続する第３の非選択メモリセルの可変抵抗素子１の第１及び第２電極間にも電圧印加が生じない。これにより、選択ビット線には、選択メモリセルを介した読み出し電流だけが流れることになる。また、非選択ビット線には電流が流れないが、非選択ビット線は、ビット線デコーダ２１によって選択されていないため、当該電流の流れない状態が、ビット線デコーダ２１を介して読み出し回路２５で検出されることはなく、選択メモリセルの読み出し電流だけが正しく検出される。

ここで、注目すべきは、読み出し動作においては、非選択メモリセル内の可変抵抗素子１には、第１電極を基準に第２電極に正電圧も負電圧も印加されず、また、選択メモリセル内の可変抵抗素子１には、第１電極を基準に第２電極に正電圧の読み出し電圧Ｖｒｄ（＝０．５Ｖ）が印加されるに過ぎないため、読み出し動作を繰り返し実行している間に、同じメモリセルが選択メモリセルとなる状態が継続的に発生しても、当該選択メモリセルは、上述の突発性の読み出しディスターブが発生し易い電圧印加状態とはならない点である。

以上、第２実施形態における本発明装置において、上述の電圧印加条件で、書き込み動作及び読み出し動作を実行することで、上述した突発性に読み出しディスターブ現象に起因するメモリセル内の可変抵抗素子の抵抗状態（書き込まれた情報）の変動が、効果的に抑制される。

次に、本発明装置の別実施形態について説明する。

〈１〉上記実施形態において、可変抵抗素子１の可変抵抗体として、可変抵抗体４としてｎ型の金属酸化物を使用した場合を説明したが、ｐ型の金属酸化物を使用した場合においても、同様の突発性の読み出しディスターブ現象が発生する可能性がある。可変抵抗体４がｐ型の金属酸化物である場合は、第１電極と第２電極の一方は、可変抵抗体４との界面でオーミック接合となる程度に仕事関数の大きい導電性材料で形成され、他方は、可変抵抗体４との界面で非オーミック接合（ショットキー接合）となる程度に仕事関数の小さい導電性材料で形成される必要がある。具体的な仕事関数の値は、可変抵抗体４の酸化物中の酸素欠損の発生によって生じる電子捕獲順位との関係で定まるが、ｐ型の金属酸化物の場合、非オーミック接合する側の電極の仕事関数としては４．５ｅＶ以下が望ましい。可変抵抗体４として使用できるｐ型の金属酸化物として、例えば、Ｃｕ，Ｃｏ，Ｎｉの中から選択される金属の酸化物がある。

可変抵抗体４としてｐ型の金属酸化物を使用、仕事関数の小さい方を第１電極、仕事関数の大きい方を第２電極とした場合、上記実施形態とは逆に、第１電極は可変抵抗体４との界面で非オーミック接合（ショットキー接合）となり、第２電極は可変抵抗体４との界面でオーミック接合となる。しかし、第１電極と第２電極のオーミック接合／非オーミック接合が入れ替わるとともに、可変抵抗体４の導電性も逆転するため、書き込み動作のメカニズムは、可変抵抗体４としてｎ型の金属酸化物を使用した場合と同じと考えられるため、突発性の読み出しディスターブ現象も同様の電圧印加条件（仕事関数の小さい方の第１電極を基準として、仕事関数の大きい方の第２電極に負電圧を印加した場合）で、上述の突発性の読み出しディスターブ現象が発生し易くなると考えられる。従って、可変抵抗体４としてｐ型の金属酸化物を使用する場合においても、仕事関数の小さい方の第１電極２を基準として、仕事関数の大きい方の第２電極３に正電圧の読み出し電圧を印加することで、突発性の読み出しディスターブ現象の発生が抑制される。

〈２〉上記実施形態において、可変抵抗素子１の構造として、第１及び第２電極２，３間に可変抵抗体４が挟持された構造を例示したが、上記例示した可変抵抗体４の材料を用いる場合、可変抵抗素子１の形成後に、書き込み動作時に比べて比較的長時間の電圧パルスを印加して、可変抵抗素子１の抵抗状態（初期抵抗状態）を、スイッチング動作可能な抵抗状態まで低抵抗化させる処理（フォーミング処理と呼ばれる）を行う必要があるが、当該フォーミング処理時に可変抵抗素子に流れる電流を抑制することで、フォーミング処理後の抵抗状態のバラツキを抑制するために、可変抵抗体４と第１及び第２電極２，３の何れか一方の電極（非オーミック接合となる側の電極が好ましい）との間にフォーミング処理時の電流を抑制するバッファ層を設けるようにしても良い。尚、バッファ層は、上記バラツキ抑制を目的とせず、書き込み動作時の書き込み阻止電圧の調整用に設けられても良い。

〈３〉上記第１実施形態では、２端子型のメモリセル５が、図１に示す可変抵抗素子１だけで構成される場合を説明したが、２端子型のメモリセルは、可変抵抗素子１と２端子型の双方向の電流制限素子（例えば、バリスタ等）を直列に接続して構成されても良い。

〈４〉上記第２実施形態では、３端子型のメモリセル６が、図８に示すように可変抵抗素子１の第１電極２と選択トランジスタ７のドレインが接続して直列回路を構成し、可変抵抗素子１の第２電極３がビット線ＢＬと接続し、選択トランジスタ７のソースがソース線ＳＬと接続する場合を説明したが、３端子型のメモリセルは、可変抵抗素子１の第２電極１と選択トランジスタ７のソースが接続して直列回路を構成し、可変抵抗素子１の第１電極２がソース線ＳＬと接続し、選択トランジスタ７のドレインがビット線ＢＬと接続する構成であっても良い。但し、書き込みゲート電圧Ｖｐｇ１，Ｖｐｇ２は、高抵抗化動作時と低抵抗化動作時の電圧値を夫々変更する必要がある。

〈５〉上記各実施形態では、書き込み動作及び読み出し動作における選択ワード線、非選択ワード線、選択ビット線、非選択ビット線、ソース線（第２実施形態）に印加する電圧を例示して説明したが、当該印加電圧の値は、一例であり、使用する可変抵抗素子の特性に応じて適宜適正な値に変更すれば良い。また、上記各実施形態では、書き込み電圧Ｖｐｐ１，Ｖｐｐ２は、高抵抗化動作と低抵抗化動作で異なる電圧としたが、使用する可変抵抗素子の書き込み特性に応じて、同電圧となっても良い。また、第２実施形態においては、選択トランジスタ７のオン抵抗が、対応する各動作時において、各動作に適した抵抗状態となるように設定されるが、書き込み動作時において、選択トランジスタ７のドレイン・ソース間の電圧降下が、可変抵抗素子１の電圧降下に比べて無視できない場合には、選択トランジスタ７の電圧降下分を補償する電圧を、ビット線とソース線間に印加するようにすれば良い。更に、第２実施形態において、低抵抗化動作時に、選択ビット線に接地電圧Ｖｓｓ（０Ｖ）、ソース線ＳＬに正電圧の書き込み電圧Ｖｐｐ２（例えば、３Ｖ）を夫々印加する場合を説明したが、ソース線ＳＬに接地電圧Ｖｓｓ（０Ｖ）を印加し、選択ビット線に負電圧の書き込み電圧（−Ｖｐｐ２）を印加するようにしても良い。但し、非選択ワード線には、選択ビット線に接続する非選択メモリセルの選択トランジスタを完全に非導通とするために、負のゲート電圧（−Ｖｐｐ２）を印加する必要がある。

１：可変抵抗素子
２：第１電極
３：第２電極
４：可変抵抗体
５：２端子型のメモリセル
６：３端子型のメモリセル
７：選択トランジスタ
１０，２０：メモリセルアレイ
１１，２１：ビット線デコーダ（列選択回路）
１２，２２：ワード線デコーダ（行選択回路）
１３，２３：電圧スイッチ回路
１４，２４：読み出し回路
１５，２５：電圧発生回路
１６，２６：制御回路
１７，２７：アドレス線
１８，２８：データ線
１９，２９：制御信号線
ＢＬ１〜ＢＬｍ：ビット線（列選択線）
ＷＬ１〜ＷＬｎ：ワード線（行選択線）
ＳＬ：ソース線（基準電位線）
Ｖｃｃ：電源電圧
Ｖｓｓ：接地電圧
Ｖｐｐ１，Ｖｐｐ２：書き込み電圧
Ｖｐｄ１：書き込み阻止電圧
Ｖｒｄ：読み出し電圧
Ｖｐｇ１，Ｖｐｇ２：書き込みゲート電圧
Ｖｒｇ：読み出しゲート電圧

Claims

第１電極と、前記第１電極より仕事関数の大きい第２電極と、前記第１電極と前記第２電極の間に介装された可変抵抗体を備え、前記第１電極と前記第２電極の一方が前記可変抵抗体とオーミック接合を形成する導電性材料で形成され、他方が前記可変抵抗体と非オーミック接合を形成する導電性材料で形成され、前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が２以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を不揮発的に保持する可変抵抗素子と、
前記第１電極を基準として前記第２電極に正極性または負極性の書き込み電圧を選択的に印加することで、前記可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させる高抵抗化動作と高抵抗状態から低抵抗状態へ遷移させる低抵抗化動作の何れか一方の書き込み動作を実行する書き込み回路と、
前記第１電極を基準として前記第２電極に前記正極性の書き込み電圧より低電圧の正極性の読み出し電圧を印加することで、前記第２電極から前記第１電極に向けて流れる電流を検知して前記可変抵抗素子の抵抗状態を判定する読み出し動作を実行する読み出し回路と、を備えてなることを特徴とする不揮発性半導体記憶装置。
前記可変抵抗体がｎ型の金属酸化物で形成され、
前記第１電極が前記可変抵抗体とオーミック接合を形成する第１の導電性材料で形成され、
前記第２電極が前記可変抵抗体と非オーミック接合を形成する第２の導電性材料で形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記書き込み回路が、前記高抵抗化動作時に、前記第１電極を基準として前記第２電極に前記正極性の書き込み電圧を印加し、前記低抵抗化動作時に、前記第１電極を基準として前記第２電極に前記負極性の書き込み電圧を印加するように構成されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
前記可変抵抗体が、Ｔｉ，Ｔａ，Ｈｆ，Ｚｒの中から選択される金属の酸化物を含んでなることを特徴とする請求項２または３に記載の不揮発性半導体記憶装置。
前記可変抵抗素子を備えた２端子型のメモリセルが、互いに直交する行方向と列方向に夫々複数、マトリクス状に配置されてメモリセルアレイを構成し、
同一行に配置された前記メモリセルの前記第１電極側の第１端子が夫々共通の行選択線に接続し、
同一列に配置された前記メモリセルの前記第２電極側の第２端子が夫々共通の列選択線に接続し、
前記メモリセルアレイ内の前記書き込み動作または前記読み出し動作の対象となる選択メモリセルの前記第１端子が接続する前記行選択線を選択行線として選択する行選択回路と、前記選択メモリセルの前記第２端子が接続する前記列選択線を選択列線として選択する列選択回路を備え、
前記書き込み回路が、前記書き込み動作時において、前記選択行線を基準として正極性または負極性の前記書き込み電圧を前記列選択線に印加し、
前記読み出し回路が、前記読み出し動作時において、前記選択行線を基準として正極性の前記読み出し電圧を前記列選択線に印加することを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
前記可変抵抗素子の前記第１電極または前記第２電極と選択トランジスタのソースまたはドレインを接続した直列回路を備え、前記直列回路の両端の内、前記第１電極側を第１端子とし、前記第２電極側を第２端子とし、前記選択トランジスタのゲートを制御端子とする３端子型のメモリセルが、互いに直交する行方向と列方向に夫々複数、マトリクス状に配置されてメモリセルアレイを構成し、
同一行に配置された前記メモリセルの前記制御端子が夫々共通の行選択線に接続し、
同一列に配置された前記メモリセルの前記第２端子が夫々共通の列選択線に接続し、
少なくとも同一行または同一列に配置された前記メモリセルの前記第１端子が夫々共通の基準電位線に接続し、
前記メモリセルアレイ内の前記書き込み動作または前記読み出し動作の対象となる選択メモリセルの前記制御端子が接続する前記行選択線を選択行線として選択する行選択回路と、前記選択メモリセルの前記第２端子が接続する前記列選択線を選択列線として選択する列選択回路を備え、
前記書き込み回路が、前記書き込み動作時において、前記選択行線に前記選択メモリセルの前記選択トランジスタのソース・ドレイン間を導通状態とする書き込みゲート電圧を印加するとともに、前記選択メモリセルの前記第１端子に接続する前記基準電位線を基準として正極性または負極性の前記書き込み電圧を前記列選択線に印加し、
前記読み出し回路が、前記読み出し動作時において、前記選択行線に前記選択メモリセルの前記選択トランジスタのソース・ドレイン間を導通状態とする読み出しゲート電圧を印加するとともに、前記選択メモリセルの前記第１端子に接続する前記基準電位線を基準として正極性の前記読み出し電圧を前記列選択線に印加することを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
前記書き込み回路が、前記書き込み動作時において、書き込み対象でない前記可変抵抗素子に対して、前記第１電極を基準として前記第２電極に負極性の電圧を印加しないことを特徴とする請求項１〜６の何れか１項に記載の不揮発性半導体記憶装置。