JP4088323B1 - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】 電圧印加によって抵抗特性の変化する可変抵抗素子を備えたメモリセルの複数に対して抵抗変化の異なる書き換え動作を個別同時に実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】
書き換え対象の可変抵抗素子の抵抗特性を低抵抗状態から高抵抗状態に遷移させる第１書き換え動作と高抵抗状態から低抵抗状態に遷移させる第２書き換え動作の違いに応じて、２つの負荷抵抗特性の何れか一方を個別に選択可能に構成された負荷抵抗特性可変回路１４を、同一列のメモリセルに共通に接続するビット線ＢＬ０〜３毎に備え、第１書き換え動作において印加する第１電圧パルスと第２書き換え動作において印加する第２電圧パルスを、負荷抵抗特性可変回路１４とビット線ＢＬ０〜３を介して書き換え対象のメモリセルに印加する書き換え電圧パルス印加回路１３ａを備える。
【選択図】 図９

Description

本発明は、電圧印加によって抵抗特性の変化する可変抵抗素子を備えてなる不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置は、携帯電話を始めとして、パーソナルコンピュータ、家電機器、ゲーム機器等に応用され、広く産業界で利用されている。現在産業上で利用されている主たる不揮発半導体記憶装置はフラッシュメモリである。フラッシュメモリは、原理的に微細化の限界に突き当たることが予測されており、フラッシュメモリに代わる新型の不揮発半導体記憶装置が広く研究されている。中でも金属酸化膜に電圧を印加することで抵抗の変化が起きる現象を利用した抵抗変化メモリ（ＲＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ ｃｏｎｔｒｏｌｌｅｄ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＲＲＡＭはシャープ株式会社の登録商標）は、微細化限界の点でフラッシュメモリに比べ有利であり、また高速のデータ書き換えが可能であることから近年研究開発が盛んに行われている。
ニッケル、鉄、銅、チタン等の金属酸化物に電圧を印加して抵抗が変化する現象自体は、１９６０年代から、研究されていたが（非特許文献１参照）、当時は実際のデバイスに実用化されることはなかった。１９９０年代末に、ペロブスカイト構造を有するマンガンや銅の酸化物に短時間の電圧パルスを与えることで、材料の劣化を最小限に抑え、抵抗を増減できることを利用して不揮発半導体記憶装置に応用することが提案され、続いてこれらの金属酸化物を用いた可変抵抗素子をトランジスタまたはダイオードと組み合わせて不揮発性の単位メモリ素子としたメモリアレイが実際に半導体チップ上に形成できることが実証され、２００２年のＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ）において報告され（非特許文献２参照）、広く半導体業界で研究が行われる契機となった。その後、１９６０年代に研究がなされたニッケルや銅の酸化物でも同様の考えでトランジスタやダイオードとの組み合わせによるメモリ素子が報告されている。
これらの技術は全て、電圧パルスの印加により誘起される金属酸化膜の抵抗変化を利用し、異なる抵抗状態を不揮発性メモリ素子の記憶情報として利用するもので、基本的には同一技術であると考えられる。
また、電圧パルスの印加による金属酸化膜の抵抗変化を利用した可変抵抗素子のスイッチング特性として、バイポーラ（双極性）型とモノポーラ（単極性）型の２種類が挙げられる。これらは、既にＩＥＤＭにて両方のスイッチング特性とその応用例が報告されている（非特許文献２参照）。
バイポーラスイッチングとは、正負の異なる２つの極性の電圧パルスを利用し、何れか一方の極性の電圧パルスで可変抵抗素子の抵抗を低抵抗状態から高抵抗状態に遷移させ、他方の極性の電圧パルスで高抵抗状態から低抵抗状態に遷移させることにより２つの抵抗状態間のスイッチングを実現するものである。
一方、モノポーラスイッチングは、同極性で長短２つの異なる印加時間（パルス幅）の電圧パルスを利用し、一方の印加時間の電圧パルスで可変抵抗素子の抵抗を低抵抗状態から高抵抗状態に遷移させ、他方の印加時間の電圧パルスで高抵抗状態から低抵抗状態に遷移させることにより２つの抵抗状態間のスイッチングを実現するものである。
上記２つのスイッチング特性によるスイッチング動作は、夫々利点と問題点がある。即ち、バイポーラスイッチングは、抵抗の増大及び減少に伴う遷移時間が何れも数１０ｎｓ台若しくはそれ以下を実現できるため、これを利用した記憶装置は蓄積データの書き換えを非常に高速に実行できる。しかし、正負両極性の電圧パルスの印加を利用するために、半導体記憶装置を実現するための回路構成が複雑になり、チップサイズが大きくなり製造コストの増加を招く。
一方、モノポーラスイッチングは、単一極性の電圧パルスでスイッチング動作を実現できるため、回路構成を簡単化でき、チップサイズをバイポーラスイッチングに比べて小さくすることが可能となり、製造コスト面で優れる。更に、単位メモリ素子にダイオードと可変抵抗素子の組み合わせが利用できるため、クロスポイント型のメモリセルアレイ構成とした場合に問題となる隣接メモリセルからの回り込み電流の影響を大幅に低減でき、読み出し動作時における電気的特性の大幅な向上が期待できる。しかし、長短２種類の電圧パルスを使用し、特に長時間の電圧パルスの方は数μｓのパルス幅が必要となるためバイポーラスイッチに対し１００倍以上の書き換え時間を要する。更に、書き換え時のメモリセル電流はバイポーラスイッチングと同様に数１００μＡ〜数ｍＡであるため、メモリセル当たりの書き換え消費電力もバイポーラスイッチングの１００倍程度を要することになり、書き換え時の性能面では大幅にバイポーラスイッチングに劣ることになる。
ＲＲＡＭ以外の抵抗変化型のメモリ素子として、相変化メモリ（ＰＣＲＡＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が開発されている。ＰＣＲＡＭは、抵抗体としてカルコゲナイト材料を用いているが、電気的なパルス信号を印加することにより発生した熱により、抵抗体材料が結晶化或いは非晶質化し、その結晶状態によって低抵抗状態と高抵抗状態が定まる。通常、ＰＣＲＡＭは、ＲＲＡＭと同様のモノポーラスイッチング動作により抵抗状態が変化するが、リセット動作（低抵抗状態から高抵抗状態への変化）に比べ、その逆のセット動作の方が、動作時間が長く、１００ｎｓ〜１μｓを要する。下記の非特許文献３において、リセット動作時間３０ｎｓ、セット動作時間１２０ｎｓが報告されている。
Ｈ．Ｐａｇｎｉａ他、"Ｂｉｓｔａｂｌｅ Ｓｗｉｔｃｈｉｎｇ ｉｎ Ｅｌｅｃｔｒｏｆｏｒｍｅｄ Ｍｅｔａｌ‐Ｉｎｓｕｌａｔｏｒ‐Ｍｅｔａｌ Ｄｅｖｉｃｅｓ"、Ｐｈｙｓｉｃａ Ｓｔａｔｕｓ Ｓｏｌｉｄｉ（ａ）、１０８、ｐｐ．１１−６５、１９８８年 Ｗ．Ｗ．Ｚｈｕａｎｇ他、"Ｎｏｖｅｌｌ Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｔｈｉｎ Ｆｉｌｍ Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＲＡＭ）"、ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐｐ．１９３−１９６、２００２年１２月 Ｗ．Ｙ．Ｃｈｏ他、"Ａ ０．１８μｍ ３．０Ｖ ６４Ｍｂ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｐｈａｓｅ−Ｔｒａｎｓｉｔｉｏｎ Ｒａｍｄｏｍ−Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＰＲＡＭ）"，２００４ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．４０−４１，２００４年２月
先ず、本発明が解決しようとする課題及びその解決手段について説明する前に、上述のバイポーラスイッチング特性及びモノポーラスイッチング特性に基づくスイッチング動作が安定的に実現し得るための条件について、本発明の基礎となる技術思想として説明する。
図２３は、上部電極と下部電極の間に可変抵抗体を挟持した構造の可変抵抗素子における両電極間への電圧印加による基本的な抵抗変化特性を示す電流電圧特性である。図２３に示す電流電圧特性の測定は電流の上限値（コンプライアンス）を設定できる市販の測定器（例えば、アジレントテクノロジーズ社のパラメータアナライザ、型番４１５６Ｂ）を用いた。具体的な電圧値及び電流値は、測定対象となる個々の試料の材料、素子構造、製造工程、素子サイズにより異なるが、定性的な特性については、可変抵抗体の種類を問わず、例えば、可変抵抗体の材料が、鉄、ニッケル、銅、チタン等の酸化膜や酸窒化膜である場合に、図２３に示す特性を示す。
即ち、高抵抗状態の抵抗特性（図中Ａ）を示す可変抵抗素子に、閾値電圧Ｖａ（Ｖａ＋またはＶａ−）以上の電圧を印加すると、低抵抗状態の抵抗特性（図中Ｂ）に遷移する。可変抵抗素子を流れる電流は、印加電圧Ｖａ以上で電流コンプライアンス値Ｉｃ１まで増加する。このとき電流コンプライアンス値Ｉｃ１を低抵抗状態（特性Ｂ）から高抵抗状態（特性Ａ）への遷移点Ｔｂでの電流値を越えない値に設定することで、コンプライアンス値Ｉｃ１以上の電流は流れず、電流値Ｉｃ１を維持したまま印加電圧を低下させると、高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）に遷移する。このとき、低抵抗状態に遷移後の印加電圧が遷移点Ｔｂでの閾値電圧Ｖｂ（Ｖｂ＋またはＶｂ−）より低いため、抵抗特性は高抵抗状態（特性Ａ）に逆戻りせずに安定的に低抵抗状態（特性Ｂ）に遷移する。次に、電流コンプライアンス値を、遷移点Ｔｂでの電流値以上に設定するか、或いは、最初の設定を解除し、低抵抗状態の抵抗特性（図中Ｂ）を示す可変抵抗素子に、閾値電圧Ｖｂ以上の電圧を印加すると、可変抵抗素子を流れる電流が減少して、高抵抗状態の抵抗特性（図中Ａ）に遷移する。
高抵抗状態（図中Ａ）にあるとき、電流コンプライアンス値を設定せずに閾値電圧Ｖａ以上の電圧を印加し続けた場合、当該印加電圧が閾値電圧Ｖｂよりも大きいため、高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）への遷移が起こると直ぐに低抵抗状態（特性Ｂ）から高抵抗状態（特性Ａ）への遷移が発生する。結果として、可変抵抗素子の抵抗特性が高抵抗状態（特性Ａ）と低抵抗状態（特性Ｂ）の間で変化し続けるという不安定な発振現象が発生することになる。このような発振状態から印加電圧を低下させると、大きい方の閾値電圧Ｖａ未満の電圧になったときに発振は停止し、その時点で印加電圧が閾値電圧Ｖｂ以上であるため、可変抵抗素子の抵抗特性は高抵抗状態（特性Ａ）となり、実際に閾値電圧Ｖａ以上の電圧を印加しても低抵抗状態（特性Ｂ）への遷移は起こらない。つまり、可変抵抗素子単体に対して電流コンプライアンス値を設定せずに電圧印加しても所望のスイッチング動作は実現できない。
また、図２３に示した抵抗特性では高抵抗状態から低抵抗状態へ遷移する閾値電圧Ｖａよりも低抵抗状態から高抵抗状態へ遷移する閾値電圧Ｖｂの方が低い場合を示したが、この閾値電圧Ｖａ、Ｖｂの大小関係は逆の場合もあり得る。この場合、閾値電圧Ｖａで高抵抗状態から低抵抗状態への遷移は安定して起きるが、閾値電圧Ｖｂ以上では上記発振が起こり、閾値電圧Ｖｂ以上の電圧パルスを印加しても高抵抗状態への遷移は起こらない。
従って、可変抵抗素子として安定したスイッチング動作を行うためには、高抵抗状態から低抵抗状態に遷移させる動作、低抵抗状態から高抵抗状態に遷移させる動作の夫々において、各々以下の２つの条件を満たすことが必要である。
第１に、可変抵抗素子の抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合に、閾値電圧Ｖａが閾値電圧Ｖｂより低電圧で、閾値電圧Ｖａより高い電圧を印加することが必要となる。第２に、可変抵抗素子の抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合に、閾値電圧Ｖｂが閾値電圧Ｖａより低電圧で、閾値電圧Ｖｂより高い電圧を印加することが必要となる。
従来報告されていた対称構造の可変抵抗素子では、可変抵抗素子単体でスイッチング動作させる場合、即ち、負荷抵抗がゼロまたは一定の負荷抵抗特性に固定された条件下で可変抵抗素子への印加電圧をオンオフする場合、２つの抵抗状態間を遷移させる夫々の印加電圧が同一極性では、上記２つの条件を同時に満たすことはできない。そのため、上記２つの条件を満たすためには、下記のような非対称構造の可変抵抗素子に対するバイポーラスイッチング特性の非対称性、または、温度上昇による抵抗特性の変化を用いたモノポーラスイッチング動作を用いる必要があった。
図２４に、上記２つの条件を満たしてバイポーラスイッチング動作可能な可変抵抗素子の抵抗特性（電流電圧特性）を示す。尚、図２４では、可変抵抗素子の２つの抵抗特性Ａ，Ｂと負荷回路の負荷抵抗特性Ｃを合わせて表示している。負荷回路は可変抵抗素子に対して電気的に直列に接続して直列回路を形成し、当該直列回路の両端へ電圧印加することで、可変抵抗素子と負荷回路の抵抗分圧によって可変抵抗素子に印加される電圧が決定される。図２４中において、負荷抵抗特性Ｃと抵抗特性Ａ，Ｂとの交点の電圧が実際に可変抵抗素子に印加される電圧となり、負荷抵抗特性Ｃと電圧軸との交点が当該直列回路の両端へ印加される電圧を示す。当該直列回路の両端への印加電圧の増減によって、負荷抵抗特性Ｃを示す特性曲線または特性直線が横方向（電圧軸方向）に平行移動する。図２４に示す例では、負荷回路として線形な負荷抵抗特性を示す負荷抵抗を想定して説明する。
図２４に示す電流電圧特性では、一方の極性（正極性）側の直列回路への電圧印加によって高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）へ遷移する閾値電圧ＶＡ＋が同じ極性（正極性）側で低抵抗状態から高抵抗状態へ遷移する閾値電圧ＶＢ＋よりも絶対値で小さく、絶対値が閾値電圧ＶＡ＋以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には閾値電圧Ｖａ＋以上の電圧が印加され、高抵抗状態から低抵抗状態への遷移が起こる。ここで、図２４に示す例では、電流コンプライアンスを設定する代わりに負荷回路を用いて図２３で説明したのと同様の効果を実現している。つまり、負荷回路の存在によって、高抵抗状態から低抵抗状態への遷移による可変抵抗素子を流れる電流の増加によって負荷回路を介した電圧降下が発生して可変抵抗素子への印加電圧が自動的に低減する。負荷回路の負荷抵抗特性を適正に設定することで、低抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を低抵抗状態から高抵抗状態に遷移させる閾値電圧Ｖｂ＋より低電圧となり、安定的に高抵抗状態から低抵抗状態への遷移が実現する。しかし、低抵抗状態へ遷移後に、直列回路へ同一極性（正極性）の閾値電圧ＶＢ＋以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖａ＋より高電圧の閾値電圧Ｖｂ＋以上の電圧が印加されるため、低抵抗状態から高抵抗状態への遷移は起こらない。
逆に、他方の極性（負極性）側の直列回路への電圧印加によって低抵抗状態（特性Ｂ）から高抵抗状態（特性Ａ）へ遷移する閾値電圧ＶＢ−が同じ極性（負極性）側で高抵抗状態から低抵抗状態へ遷移する閾値電圧ＶＡ−よりも絶対値で小さく、絶対値が閾値電圧ＶＢ−以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には絶対値が閾値電圧Ｖｂ−以上の電圧が印加され、低抵抗状態から高抵抗状態への遷移が起こる。負荷回路の負荷抵抗特性を負極性側においても正極性側と共通に設定することで、高抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を高抵抗状態から低抵抗状態に遷移させる閾値電圧Ｖａ−より低電圧となり、安定的に低抵抗状態から高抵抗状態への遷移が実現する。しかし、高抵抗状態へ遷移後に、直列回路へ同一極性（負極性）の絶対値が閾値電圧ＶＡ−以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖｂ−より高電圧の閾値電圧Ｖａ−以上の電圧が印加されるため、高抵抗状態から低抵抗状態への遷移は起こらない。
ここで、注目すべき点は、可変抵抗素子単体では、印加電圧の極性に拘らず、低抵抗状態から高抵抗状態へ遷移する閾値電圧Ｖｂ＋及びＶｂ−が高抵抗状態から低抵抗状態へ遷移する閾値電圧Ｖａ＋及びＶａ−より夫々低電圧であるにも拘らず、閾値電圧Ｖａ＋及びＶｂ＋の相対関係（例えば、電圧差や電圧比）と閾値電圧Ｖａ−及びＶｂ−の相対関係を非対称とすることで、負荷回路の負荷抵抗特性を適正に設定することで、直列回路への印加電圧の閾値電圧として、正極性側において閾値電圧ＶＡ＋を閾値電圧ＶＢ＋よりも絶対値で小さく、負極性側において閾値電圧ＶＢ−を閾値電圧ＶＡ−よりも絶対値で小さくできる点である。この結果、閾値電圧ＶＡ＋及びＶＢ＋の大小関係と閾値電圧ＶＢ−及びＶＡ−の大小関係を反転させることができ、正負両極性の電圧印加によって安定したバイポーラスイッチング動作が可能となる。
ここで、図２４に示す可変抵抗素子の閾値電圧の相対関係における正負両極性間の非対称性は、可変抵抗素子の下部電極及び上部電極の材料、可変抵抗体の組成、素子形状、または、素子サイズ等を上下非対称に構成することで実現できる。特に、安定したバイポーラスイッチングを実現するためには、下部電極と上部電極を別材料としたり、下部電極と可変抵抗体間の界面構造或いは上部電極と可変抵抗体間の界面構造を別構造とする等の極端な非対称性が必要となる場合がある。例えば、下部電極と可変抵抗体間の界面と上部電極と可変抵抗体間の界面の何れか一方側でショットキー接合のような整流特性を示す場合に良好な非対称性が発現し易い。
しかし、従来のバイポーラスイッチング動作では、上述の如く、正負両極性の電圧パルスの印加を利用するために、半導体記憶装置を実現するための回路構成が複雑になり、チップサイズが大きくなり製造コストの増加を招くことに加え、このような可変抵抗素子の構造上の非対称性によって、製造工程において下部電極と上部電極で別材料を使用する必要が生じ、製造工程を複雑化し、更なる製造コスト高騰の要因となる。
上述した非対称構造の可変抵抗素子に対するバイポーラスイッチング動作とは別に、可変抵抗素子への電圧印加時間を２つの異なる値とすると、同一極性の電圧印加でも、上述の安定したスイッチング動作を行うための２つの条件を満足させることができる場合がある。
図２５（Ａ）及び（Ｂ）に、上記２つの条件を満たしてモノポーラスイッチング動作可能な可変抵抗素子の抵抗特性（電流電圧特性）を示す。図２５（Ａ）はパルス幅（電圧印加時間）が短い電圧パルス印加時の可変抵抗素子の抵抗特性（電流電圧特性）を示し、図２５（Ｂ）はパルス幅（電圧印加時間）が長い電圧パルス印加時の可変抵抗素子の抵抗特性（電流電圧特性）を示す。尚、図２５では、図２４と同様の要領で、可変抵抗素子の２つの抵抗特性Ａ，Ｂと負荷回路の負荷抵抗特性Ｃを合わせて表示している。
図２５（Ａ）に示す電流電圧特性では、直列回路への短いパルス幅の電圧パルス印加によって高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）へ遷移する閾値電圧ＶＡｓが、同じパルス幅における低抵抗状態から高抵抗状態へ遷移する閾値電圧ＶＢｓよりも絶対値で小さく、絶対値が閾値電圧ＶＡｓ以上の電圧パルスを直列回路の両端に印加することで、可変抵抗素子の両端子間には閾値電圧Ｖａｓ以上の電圧が印加され、高抵抗状態から低抵抗状態への遷移が起こる。ここで、図２５（Ａ）に示す例では、図２３に示す電流コンプライアンスを設定する代わりに負荷回路を用いて図２３で説明したのと同様の効果を実現している。つまり、負荷回路の存在によって、高抵抗状態から低抵抗状態への遷移による可変抵抗素子を流れる電流の増加によって負荷回路を介した電圧降下が発生して可変抵抗素子への印加電圧が自動的に低減する。負荷回路の負荷抵抗特性を適正に設定することで、低抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を低抵抗状態から高抵抗状態に遷移させる閾値電圧Ｖｂｓより低電圧となり、安定的に高抵抗状態から低抵抗状態への遷移が実現する。しかし、低抵抗状態へ遷移後に、同じパルス幅の電圧パルス印加により直列回路へ閾値電圧ＶＢｓ以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖａｓより高電圧の閾値電圧Ｖｂｓ以上の電圧が印加されるため、低抵抗状態から高抵抗状態への遷移は起こらない。
逆に、図２５（Ｂ）に示す電流電圧特性では、直列回路への長いパルス幅の電圧パルス印加によって低抵抗状態（特性Ｂ）から高抵抗状態（特性Ａ）へ遷移する閾値電圧ＶＢｌが同じ長いパルス幅における高抵抗状態から低抵抗状態へ遷移する閾値電圧ＶＡｌよりも絶対値で小さく、絶対値が閾値電圧ＶＢｌ以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には絶対値が閾値電圧Ｖｂｌ以上の電圧が印加され、低抵抗状態から高抵抗状態への遷移が起こる。負荷回路の負荷抵抗特性を長いパルス幅においても短いパルス幅と共通に設定することで、高抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を高抵抗状態から低抵抗状態に遷移させる閾値電圧Ｖａｌより低電圧となり、安定的に低抵抗状態から高抵抗状態への遷移が実現する。しかし、高抵抗状態へ遷移後に、同じ長いパルス幅の電圧パルス印加により直列回路へ閾値電圧ＶＡｌ以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖｂｌより高電圧の閾値電圧Ｖａｌ以上の電圧が印加されるため、高抵抗状態から低抵抗状態への遷移は起こらない。
従って、同じパルス幅では、可変抵抗素子の抵抗特性は、高抵抗状態（特性Ａ）と低抵抗状態（特性Ｂ）の一方から他方へのみ遷移するがその逆の遷移ができないため、安定したスイッチング動作が不可能であるところ、従来のモノポーラスイッチング動作では、長短２種類のパルス幅の同一極性の電圧パルス印加を使用することで、２つの異なるパルス幅の電圧パルス印加の一方で、高抵抗状態から低抵抗状態への遷移を安定的に実現し、他方で低抵抗状態から高抵抗状態への遷移を安定的に実現できる。
ここで、注目すべき点は、可変抵抗素子単体では、パルス幅の長短に拘らず、低抵抗状態から高抵抗状態へ遷移する閾値電圧Ｖｂｓ及びＶｂｌが高抵抗状態から低抵抗状態へ遷移する閾値電圧Ｖａｓ及びＶａｌより夫々低電圧であるにも拘らず、閾値電圧Ｖａｓ及びＶｂｓの相対関係（例えば、電圧差や電圧比）と閾値電圧Ｖａｌ及びＶｂｌの相対関係をパルス幅の長短によって異ならせ、負荷回路の負荷抵抗特性を適正に設定することで、直列回路へ印加電圧の閾値電圧として、短いパルス幅において閾値電圧ＶＡｓを閾値電圧ＶＢｓよりも絶対値で小さく、長いパルス幅において閾値電圧ＶＢｌを閾値電圧ＶＡｌよりも絶対値で小さくできる点である。この結果、閾値電圧ＶＡｓ及びＶＢｓの大小関係と閾値電圧ＶＢｌ及びＶＡｌの大小関係を反転させることができ、パルス幅の異なる電圧パルス印加によって安定したモノポーラスイッチング動作が可能となる。
ここで、図２５に示す可変抵抗素子の閾値電圧Ｖａｌ及びＶｂｌの相対関係におけるパルス幅の長短による相違は、長いパルス幅の電圧パルス印加時において、可変抵抗素子で発生するジュール熱によって、可変抵抗素子またはその近傍の抵抗成分の抵抗値が変化することにより、可変抵抗素子の高抵抗状態（特性Ａ）及び低抵抗状態（特性Ｂ）の抵抗特性が変化することで発現すると考えられる。特に、直列回路に印加する電圧パルスの電圧振幅を固定した場合、低抵抗状態（特性Ｂ）の可変抵抗素子に長いパルス幅の電圧パルスを印加する場合において、ジュール熱の発生が顕著となり、低抵抗状態（特性Ｂ）の抵抗特性においてパルス幅の違いによる特性変化が顕著に現れると考えられる。つまり、図２５（Ａ）及び（Ｂ）を比較すると分かるように、ジュール熱の影響により、長いパルス幅の電圧パルスを印加時の方が、低抵抗状態（特性Ｂ）の抵抗特性がより低抵抗化し、閾値電圧ＶＢｌが、パルス幅が短い場合の閾値電圧ＶＢｓより低電圧化する。
しかし、従来のモノポーラスイッチング動作では、長短２種類のパルス幅の電圧パルスを使用する必要から、上述の如く、書き換え時間及び書き換え消費電力の点で不利となる。
以上詳細に説明した可変抵抗素子の２つのスイッチング特性を用いて、従来の揮発性ＲＡＭ（ＳＲＡＭやＤＲＡＭ）と同様のランダムアクセスでデータの書き換えが可能な不揮発性半導体記憶装置を実現しようとした場合に、書き換え対象の可変抵抗素子が２つ以上で、高抵抗状態から低抵抗状態への特性変化と、低抵抗状態から高抵抗状態への特性変化が混在する場合、つまり、データ“０”の書き込みとデータ“１”の書き込みを同時に行う場合において、バイポーラスイッチング動作では、正負の異なる２つの極性の電圧パルスを同時に使用する必要が生じ、また、モノポーラスイッチング動作では、長短２種類のパルス幅の電圧パルスを同時に使用する必要が生じる。
前者のバイポーラスイッチング動作では、単体の可変抵抗素子からなるメモリセル（１Ｒ型メモリセル）のクロスポイント型メモリセルアレイ構造を使用する場合、正負両極性の書き換え電圧パルスを、非選択メモリセルへの電圧印加を回避して、同時に複数のメモリセルに選択的に印加することが不可能であり、可変抵抗素子とダイオード素子の直列回路で構成されるメモリセル（１Ｄ１Ｒ型メモリセル）のクロスポイント型メモリセルアレイ構造を使用する場合は、そもそも正負何れかの極性の書き換え電圧パルスの印加が不可能であり、何れにおいても正常なバイポーラスイッチング動作による書き換えが不可能である。更に、従来の可変抵抗素子でバイポーラスイッチング動作を安定して行うには、可変抵抗素子が印加する電圧パルスの極性に対して非対称な電流電圧特性を有する必要性、正負両極性の書き換え電圧パルスの使用、及び、メモリセル内に選択トランジスタを備える必要性等の制約から、ランダムアクセスでデータの書き換えが可能な不揮発性半導体記憶装置の簡易な構造での実現が不可能或いは極めて困難であった。
また、後者のモノポーラスイッチング動作では、書き換え動作が、長い方の電圧パルスの印加時間で律速され、１００ｎｓ〜数μｓ程度の書き換え時間が必要となり、ＳＲＡＭやＤＲＡＭ並みの高速書き換え（数ｎｓ〜数１０ｎｓ）が不可能であった。この点は、可変抵抗素子がＲＲＡＭ素子に限らず、上述のＰＣＲＡＭでも同様である。
本発明は、電圧印加によって抵抗特性が変化する可変抵抗素子を備えた不揮発性半導体記憶装置における従来のバイポーラスイッチング動作やモノポーラスイッチング動作を用いたデータの書き換えにおける上記問題点に鑑みてなされたものであり、その目的は、可変抵抗素子に対する安定した高速スイッチング動作により、可変抵抗素子を備えたメモリセルの複数に対して、抵抗変化の異なる書き換え動作を各別同時に実行可能な不揮発性半導体記憶装置を提供する点にある。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、２端子または３端子構造の不揮発性のメモリセルを、行方向及び列方向に夫々複数配列し、同一行に配列された複数の前記メモリセルの第１端子を共通のワード線に接続し、同一列に配列された複数の前記メモリセルの第２端子を共通のビット線に接続してなるメモリセルアレイと、複数の前記ワード線の中から所定数を選択するワード選択回路と、複数の前記ビット線の中から所定数を選択するビット線選択回路と、前記ビット線の夫々に接続する負荷抵抗特性可変回路と、を備えてなる不揮発性半導体記憶装置であって、前記メモリセルが、２端子構造の可変抵抗素子を有してなり、前記可変抵抗素子が、一方端子を基準とする他方端子への電圧印加を少なくとも正負何れか一方の極性で行った場合に、２端子間の電流電圧特性で規定される抵抗特性が、低抵抗状態と高抵抗状態の安定的に取り得る２つの抵抗特性間を遷移可能であり、前記抵抗特性が低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第１閾値電圧が、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第２閾値電圧より低電圧で、前記抵抗特性が低抵抗状態と高抵抗状態の何れであるかによって記憶状態が定まる可変抵抗素子であり、前記負荷抵抗特性可変回路の夫々が、電流電圧特性で規定される２つの異なる負荷抵抗特性を有し、書き換え対象の前記可変抵抗素子の前記抵抗特性を低抵抗状態から高抵抗状態に遷移させる第１書き換え動作と高抵抗状態から低抵抗状態に遷移させる第２書き換え動作の違いに応じて、前記２つの負荷抵抗特性の何れか一方を個別に選択可能に構成され、書き換え対象の前記メモリセルに対して、前記第１書き換え動作において印加する第１電圧パルスと前記第２書き換え動作において印加する第２電圧パルスを、前記負荷抵抗特性可変回路と前記ビット線を介して印加する書き換え電圧パルス印加回路が設けられていることを第１の特徴とする。
上記第１の特徴の不揮発性半導体記憶装置によれば、書き換え対象のメモリセルが複数であって、それらの書き換え動作が第１書き換え動作と第２書き換え動作が混在した状態であっても、各書き換え対象のメモリセルに対して、個別に対応する負荷抵抗特性可変回路がビット線毎に存在するため、夫々対応する負荷抵抗特性可変回路の負荷抵抗特性を、第１書き換え動作と第２書き換え動作の何れかに応じて２つの異なる負荷抵抗特性間で切り換えることで、第１書き換え動作と第２書き換え動作の両方の書き換え動作に対して、可変抵抗素子またはメモリセルに直列接続する負荷回路（負荷抵抗特性可変回路を含む）の負荷抵抗特性として高速書き換え動作可能な適切な負荷抵抗特性を選択することが可能となり、可変抵抗素子に対する安定した高速スイッチング動作による第１書き換え動作と第２書き換え動作の両方を同時に実行可能となる。
次に、書き換え対象のメモリセルの各可変抵抗素子に対して安定した高速スイッチング動作が可能となる理由につき詳細に説明する。個々の負荷抵抗特性可変回路の負荷抵抗特性が２つの異なる負荷抵抗特性間で切り換え可能で、且つ、書き換え対象の可変抵抗素子の抵抗特性が低抵抗状態から高抵抗状態に遷移する場合（第１書き換え動作）と高抵抗状態から低抵抗状態に遷移する場合（第２書き換え動作）で、２つの負荷抵抗特性が選択的に切り換え可能に構成されているため、可変抵抗素子の素子構造の対称性の如何、電圧印加時間の長短、或いは、印加電圧の極性に関係なく、可変抵抗素子として安定したスイッチング動作を行うための２つの条件、即ち、１）可変抵抗素子の抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合に、当該遷移の閾値電圧が逆方向の遷移の閾値電圧より低電圧で、当該遷移の閾値電圧より高い電圧を印加すること、２）可変抵抗素子の抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合に、当該遷移の閾値電圧が逆方向の遷移の閾値電圧より低電圧で、当該遷移の閾値電圧より高い電圧を印加することを個別に満足する負荷抵抗特性の設定が可能となり、可変抵抗素子の抵抗特性の高抵抗状態と低抵抗状態の相互間で安定したスイッチング動作が実現される。この結果、従来のバイポーラスイッチング動作やモノポーラスイッチング動作における課題が解決され、電圧印加によって抵抗特性が変化する可変抵抗素子を備えた不揮発性半導体記憶装置において、可変抵抗素子に対する安定した高速スイッチング動作による第１書き換え動作と第２書き換え動作の両方を同時に実行可能となる。
以下、電圧印加時間の長短に関係なく、与えられた１通りの可変抵抗素子の低抵抗状態と高抵抗状態の抵抗特性に対して、高抵抗状態と低抵抗状態の相互間で安定したモノポーラスイッチング動作が可能となることを、図面を参照して説明する。
図２６（Ａ）及び（Ｂ）に、上記２つの条件を満たしてモノポーラスイッチング動作可能な可変抵抗素子の抵抗特性（電流電圧特性）の一例を示す。図２６（Ａ）及び（Ｂ）は何れも同じパルス幅（電圧印加時間）の電圧パルス印加時における可変抵抗素子の抵抗特性Ａ，Ｂを示しており、図２６（Ａ）及び（Ｂ）間で、各抵抗特性Ａ，Ｂは同じであるが、負荷抵抗特性Ｃ１，Ｃ２が異なる。尚、図２６では、可変抵抗素子の２つの抵抗特性Ａ，Ｂと負荷回路の負荷抵抗特性Ｃ１またはＣ２を合わせて表示している。負荷回路の負荷抵抗特性Ｃ１、Ｃ２は負荷抵抗特性可変回路によって切り換えられる。負荷回路は、負荷抵抗特性可変回路を含み、可変抵抗素子に対して電気的に直列に接続して直列回路を形成し、当該直列回路の両端へ電圧印加することで、可変抵抗素子と負荷回路の抵抗分圧によって可変抵抗素子に印加される電圧が決定される。図２６中において、負荷抵抗特性Ｃ１，Ｃ２と抵抗特性Ａ，Ｂとの交点の電圧が実際に可変抵抗素子に印加される電圧となり、負荷抵抗特性Ｃ１，Ｃ２と電圧軸との交点が当該直列回路の両端へ印加される電圧を示す。当該直列回路の両端への印加電圧の増減によって、負荷抵抗特性Ｃ１，Ｃ２を示す特性曲線または特性直線が横方向（電圧軸方向）に平行移動する。図２６に示す例では、負荷回路として線形な負荷抵抗特性を示す負荷抵抗を想定して説明するが、負荷抵抗特性は非線形であっても同様の説明が可能である。
図２６（Ａ）に示す電流電圧特性では、負荷抵抗特性Ｃ１の負荷回路を含む直列回路への電圧パルス印加によって高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）へ遷移する閾値電圧ＶＡ１が、低抵抗状態から高抵抗状態へ遷移する閾値電圧ＶＢ１よりも絶対値で小さく、絶対値が閾値電圧ＶＡ１以上の電圧パルスを直列回路の両端に印加することで、可変抵抗素子の両端子間には閾値電圧Ｖａ１以上の電圧が印加され、高抵抗状態から低抵抗状態への遷移が起こる。負荷抵抗特性Ｃ１の負荷回路の存在によって、高抵抗状態から低抵抗状態への遷移による可変抵抗素子を流れる電流の増加によって負荷回路を介した電圧降下が発生して可変抵抗素子への印加電圧が自動的に低減する。負荷回路の負荷抵抗特性Ｃ１を適正に設定することで、低抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を低抵抗状態から高抵抗状態に遷移させる閾値電圧Ｖｂ１より低電圧となり、安定的に高抵抗状態から低抵抗状態への遷移が実現する。しかし、低抵抗状態へ遷移後に、同じ負荷抵抗特性Ｃ１の負荷回路を含む直列回路へ閾値電圧ＶＢ１以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖａ１より高電圧の閾値電圧Ｖｂ１以上の電圧が印加されるため、低抵抗状態から高抵抗状態への遷移は起こらない。つまり、閾値電圧ＶＢ１以上の電圧パルスを直列回路の両端に印加した場合は、電圧パルス印加期間中は可変抵抗素子の両端子間に閾値電圧Ｖａ１及び閾値電圧Ｖｂ１以上の電圧が印加され、高抵抗状態と低抵抗状態間の双方向の遷移が起こるため不安定状態（発振状態）となるが、電圧印加がパルス状であるので、電圧印加期間の最後に印加電圧（電圧パルスの電圧振幅）の絶対値が閾値電圧ＶＡ１以上で閾値電圧ＶＢ１よりも小さい電圧印加状態となるため、可変抵抗素子の抵抗特性は最終的には低抵抗状態に収束する。
逆に、図２６（Ｂ）に示す電流電圧特性では、負荷抵抗特性Ｃ１より低抵抗の負荷抵抗特性Ｃ２の負荷回路を含む直列回路への電圧パルス印加によって低抵抗状態（特性Ｂ）から高抵抗状態（特性Ａ）へ遷移する閾値電圧ＶＢ２が、高抵抗状態から低抵抗状態へ遷移する閾値電圧ＶＡ２よりも絶対値で小さく、絶対値が閾値電圧ＶＢ２以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には絶対値が閾値電圧Ｖｂ２（＝Ｖｂ１）以上の電圧が印加され、低抵抗状態から高抵抗状態への遷移が起こる。負荷回路の負荷抵抗特性Ｃ２を適正に設定することで、高抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を高抵抗状態から低抵抗状態に遷移させる閾値電圧Ｖａ２（＝Ｖａ１）より低電圧となり、安定的に低抵抗状態から高抵抗状態への遷移が実現する。しかし、高抵抗状態へ遷移後に、同じ負荷抵抗特性Ｃ２の負荷回路を含む直列回路へ閾値電圧ＶＡ２以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖｂ２より高電圧の閾値電圧Ｖａ２以上の電圧が印加されるため、高抵抗状態から低抵抗状態への遷移は起こらない。つまり、閾値電圧ＶＡ２以上の電圧パルスを直列回路の両端に印加した場合は、電圧パルス印加期間中は可変抵抗素子の両端子間に閾値電圧Ｖａ２及び閾値電圧Ｖｂ２以上の電圧が印加され、高抵抗状態と低抵抗状態間の双方向の遷移が起こるため不安定状態（発振状態）となるが、電圧印加がパルス状であるので、電圧印加期間の最後に印加電圧（電圧パルスの電圧振幅）の絶対値が閾値電圧ＶＢ２以上で閾値電圧ＶＡ２よりも小さい電圧印加状態となるため、可変抵抗素子の抵抗特性は最終的には高抵抗状態に収束する。
従って、本発明によれば、同じパルス幅の電圧パルスでも、負荷回路の負荷抵抗特性Ｃ１，Ｃ２をスイッチング方向（第１書き換え動作か第２書き換え動作かの違い）に応じて切り換えることにより、負荷抵抗特性Ｃ１により高抵抗状態から低抵抗状態への遷移を安定的に実現し、負荷抵抗特性Ｃ２により低抵抗状態から高抵抗状態への遷移を安定的に実現できる。
ここで、注目すべき点は、可変抵抗素子単体では、負荷抵抗特性に拘らず、低抵抗状態から高抵抗状態へ遷移する閾値電圧Ｖｂ１（＝Ｖｂ２）が高抵抗状態から低抵抗状態へ遷移する閾値電圧Ｖａ１（＝Ｖａ２）より夫々低電圧であるにも拘らず、負荷抵抗特性Ｃ１，Ｃ２を適正に設定してスイッチング方向に応じて切り換えることにより、直列回路へ印加電圧の閾値電圧として、高抵抗状態から低抵抗状態への遷移において閾値電圧ＶＡ１を閾値電圧ＶＢ１よりも絶対値で小さく、低抵抗状態から高抵抗状態への遷移において閾値電圧ＶＢ２を閾値電圧ＶＡ２よりも絶対値で小さくできる点である。この結果、閾値電圧ＶＡ１及びＶＢ１の大小関係と閾値電圧ＶＢ２及びＶＡ２の大小関係を反転させることができ、同じパルス幅の電圧パルス印加によって安定したモノポーラスイッチング動作が可能となる。
次に、図２７に、上記２つの条件を満たしてバイポーラスイッチング動作可能な可変抵抗素子の抵抗特性（電流電圧特性）を示す。尚、図２７では、可変抵抗素子の２つの抵抗特性Ａ，Ｂと負荷回路の負荷抵抗特性Ｃ１，Ｃ２を合わせて表示している。また、従来のバイポーラスイッチング特性（図２４参照）と異なり、可変抵抗素子の２つの抵抗特性Ａ，Ｂは、正極性側と負極性側において対称な特性となっている。負荷回路は可変抵抗素子に対して電気的に直列に接続して直列回路を形成し、当該直列回路の両端へ電圧印加することで、可変抵抗素子と負荷回路の抵抗分圧によって可変抵抗素子に印加される電圧が決定される。図２７中において、負荷抵抗特性Ｃ１，Ｃ２と抵抗特性Ａ，Ｂとの交点の電圧が実際に可変抵抗素子に印加される電圧となり、負荷抵抗特性Ｃ１，Ｃ２と電圧軸との交点が当該直列回路の両端へ印加される電圧を示す。当該直列回路の両端への印加電圧の増減によって、負荷抵抗特性Ｃ１，Ｃ２を示す特性曲線または特性直線が横方向（電圧軸方向）に平行移動する。図２７に示す例では、負荷回路として線形な負荷抵抗特性を示す負荷抵抗を想定して説明するが、負荷抵抗特性は非線形であっても同様の説明が可能である。
図２７に示す電流電圧特性では、一方の極性（正極性）側の直列回路への電圧印加によって高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）へ遷移する閾値電圧ＶＡ＋が同じ極性（正極性）側で低抵抗状態から高抵抗状態へ遷移する閾値電圧ＶＢ＋よりも絶対値で小さく、絶対値が閾値電圧ＶＡ＋以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には閾値電圧Ｖａ＋以上の電圧が印加され、高抵抗状態から低抵抗状態への遷移が起こる。負荷回路の存在によって、高抵抗状態から低抵抗状態への遷移による可変抵抗素子を流れる電流の増加によって負荷回路を介した電圧降下が発生して可変抵抗素子への印加電圧が自動的に低減する。負荷回路の負荷抵抗特性Ｃ１を適正に設定することで、低抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を低抵抗状態から高抵抗状態に遷移させる閾値電圧Ｖｂ＋より低電圧となり、安定的に高抵抗状態から低抵抗状態への遷移が実現する。しかし、低抵抗状態へ遷移後に、同じ負荷抵抗特性Ｃ１の負荷回路を含む直列回路へ同一極性（正極性）の閾値電圧ＶＢ＋以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖａ＋より高電圧の閾値電圧Ｖｂ＋以上の電圧が印加されるため、低抵抗状態から高抵抗状態への遷移は起こらない。つまり、閾値電圧ＶＢ＋以上の電圧パルスを直列回路の両端に印加した場合は、電圧パルス印加期間中は可変抵抗素子の両端子間に閾値電圧Ｖａ＋及び閾値電圧Ｖｂ＋以上の電圧が印加され、高抵抗状態と低抵抗状態間の双方向の遷移が起こるため不安定状態（発振状態）となるが、電圧印加がパルス状であるので、電圧印加期間の最後に印加電圧（電圧パルスの電圧振幅）の絶対値が閾値電圧ＶＡ＋以上で閾値電圧ＶＢ＋よりも小さい電圧印加状態となるため、可変抵抗素子の抵抗特性は最終的には低抵抗状態に収束する。
逆に、他方の極性（負極性）側の直列回路への電圧印加によって低抵抗状態（特性Ｂ）から高抵抗状態（特性Ａ）へ遷移する閾値電圧ＶＢ−が同じ極性（負極性）側で高抵抗状態から低抵抗状態へ遷移する閾値電圧ＶＡ−よりも絶対値で小さく、絶対値が閾値電圧ＶＢ−以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には絶対値が閾値電圧Ｖｂ−以上の電圧が印加され、低抵抗状態から高抵抗状態への遷移が起こる。負荷回路の負荷抵抗特性Ｃ２を負極性側においても適正に設定することで、高抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を高抵抗状態から低抵抗状態に遷移させる閾値電圧Ｖａ−より低電圧となり、安定的に低抵抗状態から高抵抗状態への遷移が実現する。しかし、高抵抗状態へ遷移後に、同じ負荷抵抗特性Ｃ２の負荷回路を含む直列回路へ同一極性（負極性）の絶対値が閾値電圧ＶＡ−以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖｂ−より高電圧の閾値電圧Ｖａ−以上の電圧が印加されるため、高抵抗状態から低抵抗状態への遷移は起こらない。つまり、絶対値が閾値電圧ＶＡ−以上の負電圧パルスを直列回路の両端に印加した場合は、電圧パルス印加期間中は可変抵抗素子の両端子間に絶対値が閾値電圧Ｖａ−及び閾値電圧Ｖｂ−以上の電圧が印加され、高抵抗状態と低抵抗状態間の双方向の遷移が起こるため不安定状態（発振状態）となるが、電圧印加がパルス状であるので、電圧印加期間の最後に印加電圧（電圧パルスの電圧振幅）の絶対値が閾値電圧ＶＢ−以上で閾値電圧ＶＡ−よりも小さい電圧印加状態となるため、可変抵抗素子の抵抗特性は最終的には高抵抗状態に収束する。
従って、本発明によれば、可変抵抗素子の２つの抵抗特性Ａ，Ｂは、正極性側と負極性側において対称であっても、負荷回路の負荷抵抗特性Ｃ１，Ｃ２を印加電圧の極性（つまり、スイッチング方向）に応じて切り換えることにより、正極性側の電圧印加と負荷抵抗特性Ｃ１により高抵抗状態から低抵抗状態への遷移を安定的に実現し、負極性側の電圧印加と負荷抵抗特性Ｃ２により低抵抗状態から高抵抗状態への遷移を安定的に実現できる。
ここで、注目すべき点は、可変抵抗素子単体では、負荷抵抗特性及び印加電圧の極性に拘らず、絶対値において低抵抗状態から高抵抗状態へ遷移する閾値電圧Ｖｂ＋（＝Ｖｂ−）が高抵抗状態から低抵抗状態へ遷移する閾値電圧Ｖａ＋（＝Ｖａ−）より夫々低電圧であるにも拘らず、負荷抵抗特性Ｃ１，Ｃ２を適正に設定して印加電圧の極性（スイッチング方向）に応じて切り換えることにより、直列回路へ印加電圧の閾値電圧として、正極性側において閾値電圧ＶＡ＋を閾値電圧ＶＢ＋よりも絶対値で小さく、負極性側において閾値電圧ＶＢ−を閾値電圧ＶＡ−よりも絶対値で小さくできる点である。この結果、閾値電圧ＶＡ＋及びＶＢ＋の大小関係と閾値電圧ＶＢ−及びＶＡ−の大小関係を反転させることができ、可変抵抗素子の素子構造の対称性の如何に拘わらずに、正負両極性の電圧印加によって安定したバイポーラスイッチング動作が可能となる。
上記第１の特徴の不揮発性半導体記憶装置は、更に、書き換え対象の前記メモリセルが、前記第１書き換え動作を行う前記メモリセルと前記第２書き換え動作を行う前記メモリセルが混在した状態を許容して、同一行に複数存在する場合、前記ワード線選択回路が、書き換え対象の前記メモリセルに接続する１本の前記ワード線を選択し、前記ビット線選択回路が、書き換え対象の前記メモリセルに接続する複数の前記ビット線を選択し、前記ビット線選択回路で選択された選択ビット線に接続する前記負荷抵抗特性可変回路の負荷抵抗特性が、対応する前記選択ビット線に接続する書き換え対象の前記メモリセルの書き換え動作が前記第１書き換え動作と前記第２書き換え動作の何れであるかに応じて設定され、前記書き換え電圧パルス印加回路が、前記選択ビット線に接続する前記メモリセルの夫々に対して、対応する前記負荷抵抗特性可変回路と前記選択ビット線を介して、前記第１電圧パルスまたは前記第２電圧パルスを同時に印加することを第２の特徴とする。
上記第２の特徴の不揮発性半導体記憶装置によれば、同一行に複数存在する書き換え対象のメモリセルに対して、第１書き換え動作と第２書き換え動作を同時に並行して実行できるため、第１書き換え動作と第２書き換え動作の混在した書き換え動作をバイト単位、ワード単位、或いは、行単位で一括して実行できる。
上記第２の特徴の不揮発性半導体記憶装置は、更に、前記負荷抵抗特性可変回路が、前記ビット線の夫々に接続する構成に代えて、書き換え動作時において、前記ビット線選択回路で選択された複数の前記選択ビット線の夫々に電気的に接続するように構成されていることを第３の特徴とする。
上記第３の特徴の不揮発性半導体記憶装置によれば、前記ビット線選択回路で選択されるメモリセル数と同数の負荷抵抗特性可変回路を設けるだけでよく、回路構成の簡単化が図れる。
上記第１乃至第３の何れかの特徴の不揮発性半導体記憶装置は、更に、前記メモリセルが、前記可変抵抗素子とダイオードの直列回路で構成される２端子構造のメモリセルであることを第４の特徴とする。
上記第４の特徴の不揮発性半導体記憶装置によれば、メモリセルを可変抵抗素子のみで構成したクロスポイント型メモリセルアレイに特有の読み出し時における非選択メモリセルを介した回り込み電流による読み出しマージンの低下を、メモリセル中のダイオードによる整流効果によって抑制することができ、可変抵抗素子とダイオードを垂直方向に積層することで、メモリセル面積を大幅な増加を伴わずに、読み出しマージンの向上を図ることができる。
上記第１乃至第３の何れかの特徴の不揮発性半導体記憶装置は、更に、前記メモリセルが、前記可変抵抗素子の一方端子とＭＯＳＦＥＴのドレイン端子またはソース端子を接続して構成される３端子構造のメモリセルであり、前記メモリセルの前記第１端子が前記ＭＯＳＦＥＴのゲート端子であることを第５の特徴とする。
上記第５の特徴の不揮発性半導体記憶装置によれば、書き換え対象或いは読み出し対象のメモリセルに接続するワード線のみを活性化して、当該選択ワード線に接続するメモリセルのＭＯＳＦＥＴをオン状態にして、選択ワード線に接続するメモリセルだけを活性化し、その他の非選択ワード線に接続する非選択メモリセルのＭＯＳＦＥＴをオフ状態にして非活性化できるため、非選択メモリセルの誤書き換えや、非選択メモリセルを介した回り込み電流による読み出しマージンの低下を回避できる。また、メモリセルに双方向で電流を流すことが可能なため、バイポーラスイッチングによる書き換え動作も可能となる。
上記第１乃至第５の何れかの特徴の不揮発性半導体記憶装置は、更に、前記第１書き換え動作において選択される前記負荷抵抗特性可変回路の前記負荷抵抗特性が、前記第２書き換え動作において選択される前記負荷抵抗特性可変回路の前記負荷抵抗特性より、低い抵抗特性を示すことを第６の特徴とする。
上記第６の特徴の不揮発性半導体記憶装置によれば、可変抵抗素子の第１閾値電圧が第２閾値電圧より低電圧となる正負何れか一方の電圧印加極性において、第１電圧パルスと第２電圧パルスの電圧極性が同じモノポーラスイッチング動作が可能となる。また、可変抵抗素子が、それ自体でバイポーラスイッチング動作できない対称な電流電圧特性を有している場合において、第１電圧パルスと第２電圧パルスの電圧極性が異なるバイポーラスイッチング動作が可能となる。
上記第１乃至第６の何れかの特徴の不揮発性半導体記憶装置は、更に、前記第１電圧パルスと前記第２電圧パルスの電圧極性が同じであることを第７の特徴とする。
上記第７の特徴の不揮発性半導体記憶装置によれば、モノポーラスイッチング動作による書き換え動作となるため、書き換え動作時に負電圧の発生が不要となり、回路構成が簡単化される。更に、可変抵抗素子とダイオードの直列回路で構成される２端子構造のメモリセルによるクロスポイント型メモリセルアレイが使用できる。また、第１書き換え動作と第２書き換え動作で、各ビット線に印加される電圧パルスの極性が同じであるため、可変抵抗素子単体のメモリセルのクロスポイント型メモリセルアレイを使用した場合に、第１書き換え動作のビット線と非選択ワード線との間の電圧差と、第２書き換え動作のビット線と非選択ワード線との間の電圧差を、同時に低電圧化でき、非選択メモリセルに対する誤書き換えを防止できる。
上記第７の特徴の不揮発性半導体記憶装置は、更に、前記第１電圧パルスと前記第２電圧パルスの夫々の電圧振幅の絶対値が同じであることを第８の特徴とする。
上記第８の特徴の不揮発性半導体記憶装置によれば、特に、モノポーラスイッチング動作において、第１書き換え動作と第２書き換え動作に共通して、同じ電圧値の書き換え電圧を、負荷抵抗特性可変回路を介して書き換え対象のメモリセルに印加することができ、回路構成の簡単化が図れる。
上記第７または第８の特徴の不揮発性半導体記憶装置は、更に、前記第１電圧パルスと前記第２電圧パルスのパルス幅が何れも１００ｎｓ以下であることを第９の特徴とする。
上記第７乃至第９の何れかの特徴の不揮発性半導体記憶装置は、更に、前記第１電圧パルスと前記第２電圧パルスのパルス幅が同じ長さであることを第１０の特徴とする。
上記第９または第１０の特徴の不揮発性半導体記憶装置によれば、複数ビットデータの書き換えを１００ｎｓ以下の書き換え時間で実現できる。特に、第９の特徴の不揮発性半導体記憶装置では、書き換えデータに関係なく、同じ書き換え時間を実現できる。更に、第７の特徴と合わせれば、モノポーラスイッチング動作において、第１書き換え動作と第２書き換え動作で、同じ電圧パルスを使用できるようになる。
上記第１乃至第１０の何れかの特徴の不揮発性半導体記憶装置は、更に、前記可変抵抗素子が、遷移金属を含む酸化物または酸窒化物である可変抵抗体を備えて構成されていることを第１１の特徴とする。
上記第１１の特徴の不揮発性半導体記憶装置によれば、２端子構造の可変抵抗素子であって、一方端子を基準とする他方端子への電圧印加を少なくとも正負何れか一方の極性で行った場合に、２端子間の電流電圧特性で規定される抵抗特性が、低抵抗状態と高抵抗状態の安定的に取り得る２つの抵抗特性間を遷移可能であり、前記抵抗特性が低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第１閾値電圧が、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第２閾値電圧より低電圧で、前記抵抗特性が低抵抗状態と高抵抗状態の何れであるかによって記憶状態が定まる可変抵抗素子が具体的に実現でき、上記第１の特徴の効果を奏する安定したスイッチング動作による第１書き換え動作と第２書き換え動作の両方を同時に実行可能な不揮発性半導体記憶装置を具体的に提供できる。
以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する。）の実施形態を図面に基づいて説明する。
〈第１実施形態〉
図１に、本発明装置１０の一実施形態におけるブロック構成を示す。図１に示すように、本発明装置１０は、メモリセルアレイ１１、ワード線デコーダ（ワード線選択回路に相当）１２、ビット線デコーダ（ビット線選択回路に相当）１３、負荷抵抗特性可変回路１４、読み出し回路１５、制御回路１６、及び、電圧スイッチ回路１７を備えて構成される。
メモリセルアレイ１１は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列して構成され、外部からのアドレス入力で指定されるメモリセルに情報を電気的に書き込むことができ、更に、アドレス入力で指定されるメモリセルに記憶された情報を読み出すことができる。より詳細には、アドレス線１８から入力されたアドレス信号に対応したメモリセルアレイ１１内の特定のメモリセルに情報が記憶され、その情報はデータ線１９を通り、外部装置に出力される。
メモリセルへの情報の書き込み（または書き換え）は、メモリセルを構成する可変抵抗素子の抵抗特性を低抵抗状態から高抵抗状態に遷移させる第１書き換え動作（以下、リセット動作と称す）と、可変抵抗素子の抵抗特性を高抵抗状態から低抵抗状態に遷移させる第２書き換え動作（以下、セット動作と称す）の２種類の書き換え動作の何れか一方を、書き換え対象のメモリセル毎に、書き込むデータに応じて割り当てて実行される。例えば、リセット動作でデータ“０”の書き込み、セット動作でデータ“１”の書き込みが、書き換え対象のメモリセルに対して同時に実行される。
ワード線デコーダ１２は、メモリセルアレイ１１の各ワード線に接続し、アドレス線１８に入力された行選択用のアドレス信号に対応するメモリセルアレイ１１のワード線を選択ワード線として選択し、選択ワード線と選択されなかった非選択ワード線に、セット、リセット、読み出しの各メモリ動作に応じた選択ワード線電圧と非選択ワード線電圧を各別に印加する。
ビット線デコーダ１３は、メモリセルアレイ１１の各ビット線に接続し、アドレス線１８に入力された列選択用のアドレス信号に対応するメモリセルアレイ１１のビット線を選択ビット線として選択する。選択ビット線と選択されなかった非選択ビット線に、各メモリ動作に応じた選択ビット線電圧と非選択ビット線電圧を各別に印加される。
負荷抵抗特性可変回路１４は、書き換え動作時（セット動作、リセット動作、または、その両方）において、メモリセルアレイ１１の中からワード線デコーダ１２とビット線デコーダ１３によって書き換え対象として選択された選択メモリセルに電気的に直列に接続する負荷回路の内にあって、当該負荷回路の電流電圧特性で規定される負荷抵抗特性を、異なる２つの負荷抵抗特性（低抵抗状態と高抵抗状態）の間で、制御回路１６からの制御により切り換える回路である。本実施形態では、負荷抵抗特性可変回路１４は、ビット線デコーダ１３とメモリセルアレイ１１の間に、ビット線毎に設けられている。
制御回路１６は、メモリセルアレイ１１のセット、リセット、読み出しの各メモリ動作の制御を行う。制御回路１６は、アドレス線１８から入力されたアドレス信号、データ線１９から入力されたデータ入力（書き換え動作時）、制御信号線２０から入力された制御入力信号に基づいて、ワード線デコーダ１２、ビット線デコーダ１３、負荷抵抗特性可変回路１４を制御して、メモリセルアレイ１１の読み出し、セット、及び、リセット動作を制御する。具体的には、各メモリ動作において、選択ワード線、非選択ワード線、選択ビット線、及び、非選択ビット線の夫々に対して、各メモリ動作に応じた所定の電圧を印加するための制御を、電圧スイッチ回路１７、ワード線デコーダ１２、ビット線デコーダ１３等に対して実行する。特に、書き換え動作時においては、書き換え対象のメモリセルに負荷回路（負荷抵抗特性可変回路１４を含む）を介して印加する各電圧パルスの電圧振幅及びパルス幅の制御を行う。更に、書き換え動作時において、負荷回路の負荷抵抗特性を切り換えるための制御を負荷抵抗特性可変回路１４に対して行う。図１に示す例では、制御回路１６は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
電圧スイッチ回路１７は、メモリセルアレイ１１の読み出し動作時、及び、書き換え動作時に必要な選択ワード線電圧、非選択ワード線電圧、選択ビット線電圧、非選択ビット線電圧をワード線デコーダ１２及びビット線デコーダ１３に与える。Ｖｃｃは本発明装置１０の供給電圧（電源電圧）、Ｖｓｓは接地電圧、Ｖｗｒはセット動作及びリセット動作兼用の書き換え電圧、Ｖｒｄは読み出し用の電圧である。本実施形態では、書き換え動作時の選択ビット線電圧は、負荷抵抗特性可変回路１４を介して選択ビット線に供給される。
データの読み出しは、メモリセルアレイ１１からビット線デコーダ１３、読み出し回路１５を通って行われる。読み出し回路１５は、データの状態を判定し、その結果を制御回路１６に送り、データ線１９へ出力する。
図２に、クロスポイント型のメモリセルアレイ１１の部分的な構成を模式的に示す。図２では、メモリセルアレイ１１は４本のビット線ＢＬ０〜３と４本のワード線ＷＬ０〜３の交点にメモリセルＭが挟持されている。図２に示すように、メモリセルアレイ１１は、電気抵抗の変化により情報を記憶する可変抵抗素子を有する２端子構造のメモリセルＭを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行のメモリセルの夫々が、メモリセルの一端側を共通のワード線に接続し、同一列のメモリセルの夫々が、メモリセルの他端側を共通のビット線に接続してなるクロスポイント型のメモリセルアレイ構造を有している。
本実施形態におけるメモリセルとしては、２端子構造の可変抵抗素子の２端子間に書き換え用（セット及びリセット用）の電圧パルスが印加されることで、可変抵抗素子の電流電圧特性で規定される抵抗特性が変化することにより、つまり、一定のバイアス条件下での電気抵抗が変化することにより、情報を書き込み可能に構成されているものを想定する。メモリセルＭは、図３に示すように、下部電極２３と可変抵抗体２４と上部電極２５からなる３層構造の可変抵抗素子２１と、Ｐ型半導体層２６とＮ型半導体層２７のＰＮ接合で構成されるダイオード２２を上下に接続した直列回路で構成される１Ｄ１Ｒ型のメモリセルである。可変抵抗体２４は、遷移金属（Ｔｉ，Ｃｕ，Ｃｏ，Ｎｉ，Ｖ，Ｗ，Ｆｅ等）を含む酸化物または酸窒化物、例えば、ＴｉＯｘＮｙやＦｅ２Ｏ３が使用可能である。Ｐ型半導体層２６とＮ型半導体層２７は、夫々シリコンにＰ型とＮ型の不純物を注入して形成される。本実施形態では、可変抵抗体２４として、ＴｉＮを酸化して作製したＴｉＯｘＮｙを用い、下部電極２３にＴｉまたはＴｉＮ、上部電極２５にＴｉＮを用いる。尚、可変抵抗素子２１は、所定の半導体或いは絶縁体基板上に、スパッタリング法等の既存の薄膜形成方法及びフォトリソグラフィー技術やエッチング技術を用いて作製可能であり、詳細な作製方法についての説明は省略する。
メモリセルＭの２つの端子となるＰ型半導体層２６と上部電極２５の何れか一方がワード線に接続し、他方がビット線に接続する。本実施形態では、Ｐ型半導体層２６の下側に下部配線２８が接続し、上部電極２５の上側に上部配線２９が接続し、互いに直交して配置される。下部配線２８と上部配線２９は、配線抵抗を下げるために、下部電極２３及び上部電極２５とは異なる材料または構造とし、下部配線２８は例えば、ＡｌＣｕまたはＡｌＣｕとＴｉＮの積層構造とし、上部配線２９は例えば、ＡｌＣｕとＴｉＮの積層構造とする。本実施形態では、ビット線側から正電圧の書き換え電圧パルスを選択メモリセルに対して印加するので、下部配線２８が列方向に延伸してビット線を形成し、上部配線２９が行方向に延伸してワード線を形成する。尚、上部配線２９を設けずに、上部電極２４を行方向に延伸してワード線を形成しても構わない。ところで、下部配線２８をワード線とし、上部配線２９をビット線とする場合は、つまり、下部配線２８と上部配線２９を入れ替える場合は、ビット線に負電圧の書き換え電圧パルスを印加するか、ダイオード２２のＰ型半導体層２６とＮ型半導体層２７を入れ替えてＰＮ接合の方向を逆転させる必要がある。
図３に示す構造の可変抵抗素子２１の抵抗特性は、例えば、図４に示すように、高抵抗状態（特性Ａ）と低抵抗状態（特性Ｂ）の２通りの抵抗特性を有し、２通りの抵抗特性間を同一極性の電圧印加によって双方向に遷移可能である。本実施形態では、可変抵抗素子の素子構造が上下非対称である場合には、図２３に示す抵抗特性の電圧極性の正負何れか一方側の特性を使用するのと同様となる。尚、可変抵抗素子の素子構造が上下対称な場合（上部電極と下部電極の材料、幾何学寸法等が同じ場合）、２つの抵抗特性Ａ，Ｂは、夫々、印加電圧の極性に対して対称な特性となる。ここで、電圧極性の正負は、例えば、上部電極２４を基準とする下部電極２３への印加電圧の極性の正負で規定すればよい。
図４に示す抵抗特性は、高抵抗状態（特性Ａ）と低抵抗状態（特性Ｂ）は、高抵抗状態において、抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第２閾値電圧Ｖａ以上の電圧を印加し、電流コンプライアンスを、抵抗特性が低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第１閾値電圧Ｖｂを低抵抗状態において印加した時の電流値Ｉｂより低く設定することで、抵抗特性が高抵抗状態から低抵抗状態に遷移し、逆に、低抵抗状態において、電流コンプライアンスを、上記電流値Ｉｂより高く設定しておき、第１閾値電圧Ｖｂ以上第２閾値電圧Ｖａ未満の電圧を印加することで、抵抗特性が低抵抗状態から高抵抗状態に遷移する。ここで、注意すべき点は、電流コンプライアンスの設定を切り換えることで、高抵抗状態（特性Ａ）と低抵抗状態（特性Ｂ）間のスイッチング動作が実現できている点で、電流コンプライアンスの設定が無ければ、低抵抗状態から高抵抗状態への安定的な抵抗特性の遷移は起こらない。本実施形態では、当該電流コンプライアンスの設定の切り換えを、負荷抵抗特性可変回路１４による負荷抵抗特性の変更により等価的に実現している。
次に、図３に示す可変抵抗素子に対してセット動作及びリセット動作で１００ｎｓ以下の同じ短いパルス幅（例えば、３５ｎｓ）で安定したモノポーラスイッチング動作を、異なる２つの負荷抵抗特性をセット動作時とリセット動作時で切り換え可能な負荷回路を用いて可能とする動作原理、及び、最適な負荷抵抗特性の決定方法について、図５を参照して説明する。本発明装置では、書き換え時においてメモリセルである可変抵抗素子と直列に接続する負荷回路としては、ワード線デコーダ１２、ビット線デコーダ１３、負荷抵抗特性可変回路１４、及び、これらの回路間を接続する信号配線の寄生抵抗等の合成回路が想定されるが、説明の簡単のため、負荷回路として線形な負荷抵抗特性を有する単体の負荷抵抗を想定して説明する。
図５（Ａ）は、負荷抵抗を介さない状態で測定した場合の可変抵抗素子の高抵抗状態（特性Ａ）と低抵抗状態（特性Ｂ）の２つの抵抗特性を示すＩ‐Ｖ特性曲線である。高抵抗状態では、遷移点Ｔａ（Ｖａ，Ｉａ）で高抵抗状態から低抵抗状態へ遷移し、低抵抗状態では、遷移点Ｔｂ（Ｖｂ，Ｉｂ）で低抵抗状態から高抵抗状態へと遷移する。ここで、電圧Ｖａは第２閾値電圧、電圧Ｖｂは第１閾値電圧に相当し、電流Ｉａは第２閾値電流、電流Ｉｂは第１閾値電流と称する。
先ず、高抵抗状態から低抵抗状態へと遷移するのに望ましい負荷抵抗特性の範囲と負荷回路と可変抵抗素子（メモリセル）の直列回路に印加する駆動電圧Ｖｄａ（電圧パルスの電圧振幅）の範囲について説明する。図５（Ａ）に示す抵抗特性を有する可変抵抗素子に、抵抗値Ｒ１の負荷抵抗を直列に接続した場合、遷移点Ｔａ（Ｖａ，Ｉａ）を通る負荷抵抗特性は、図５（Ｂ）において直線Ｃ１のように描かれる。尚、このときの駆動電圧Ｖｄａを第２臨界電圧ＶＡとする。高抵抗状態から低抵抗状態への安定した動作を行うためには、この負荷抵抗特性直線Ｃ１が低抵抗状態から高抵抗状態へと遷移する遷移点Ｔｂ（Ｖｂ，Ｉｂ）よりも低電圧側の点Ｔ１（Ｖｔ１，Ｉｔ１）で低抵抗状態のＩ‐Ｖ特性曲線と交差する必要がある。即ち、図５（Ｂ）上の遷移点Ｔａを通過する負荷抵抗特性直線Ｃ１は、数１に示す関係式で表される。
（数１）
Ｖ＝−Ｒ１×(Ｉ−Ｉａ)+Ｖａ
ここで、上記条件を満足するためには、Ｉ＝Ｉｂの時にＶ＜Ｖｂを満たすことである。従って、数１及び当該条件より、下記の数２に示す条件が導出される。
（数２）
（Ｖａ−Ｖｂ）／（Ｉｂ−Ｉａ）＜Ｒ１
ここで、数２の左辺の抵抗値を臨界抵抗値と定義する。抵抗値Ｒ１は、遷移点Ｔａ（Ｖａ，Ｉａ）と交点Ｔ１（Ｖｔ１，Ｉｔ１）の各座標値を用いて、下記の数３で表すことができる。
（数３）
Ｒ１＝（Ｖａ−Ｖｔ１）／（Ｉｔ１−Ｉａ）
更に、このとき、負荷抵抗を介して可変抵抗素子を高抵抗状態から低抵抗状態へと遷移させる電圧パルスの電圧振幅Ｖｄａは、第２臨界電圧ＶＡより高電圧である必要がある。即ち、数１に示す負荷抵抗特性直線Ｃ１の式に、Ｉ＝０を代入した値が第２臨界電圧ＶＡであるため、電圧振幅Ｖｄａは、下記の数４に示す条件を満たす必要がある。
（数４）
Ｖｄａ＞Ｖａ＋Ｒ１×Ｉａ
引き続き、低抵抗状態から高抵抗状態へと遷移するのに望ましい負荷抵抗特性の範囲と負荷回路と可変抵抗素子（メモリセル）の直列回路に印加する駆動電圧Ｖｄｂ（電圧パルスの電圧振幅）の範囲について説明する。図５（Ａ）に示す抵抗特性を有する可変抵抗素子に、抵抗値Ｒ２の負荷抵抗を直列に接続した場合、遷移点Ｔｂ（Ｖｂ，Ｉｂ）を通る負荷抵抗特性は、図５（Ｃ）において直線Ｃ２のように描かれる。尚、このときの駆動電圧Ｖｄｂを第１臨界電圧ＶＢとする。低抵抗状態から高抵抗状態への安定した動作を行うためには、この負荷抵抗特性直線Ｃ２が高抵抗状態から低抵抗状態へと遷移する遷移点Ｔａ（Ｖａ，Ｉａ）よりも低電圧側の点Ｔ２（Ｖｔ２，Ｉｔ２）で高抵抗状態のＩ‐Ｖ特性曲線と交差する必要がある。即ち、図５（Ｃ）上の遷移点Ｔｂを通過する負荷抵抗特性直線Ｃ２は、数５に示す関係式で表される。
（数５）
Ｖ＝−Ｒ２×(Ｉ−Ｉｂ)+Ｖｂ
ここで、上記条件を満足するためには、Ｉ＝Ｉａの時にＶ＜Ｖａを満たすことである。従って、数５及び当該条件より、下記の数６に示す条件が導出される。
（数６）
（Ｖａ−Ｖｂ）／（Ｉｂ−Ｉａ）＞Ｒ２
ここで、数６の左辺の抵抗値は、数２の左辺の抵抗値と同じ臨界抵抗値である。抵抗値Ｒ２は、遷移点Ｔｂ（Ｖｂ，Ｉｂ）と交点Ｔ２（Ｖｔ２，Ｉｔ２）の各座標値を用いて、下記の数７で表すことができる。
（数７）
Ｒ２＝（Ｖｔ２−Ｖｂ）／（Ｉｂ−Ｉｔ２）
更に、このとき、負荷抵抗を介して可変抵抗素子を低抵抗状態から高抵抗状態へと遷移させる電圧パルスの電圧振幅Ｖｄｂは、第１臨界電圧ＶＢより高電圧である必要がある。即ち、数５に示す負荷抵抗特性直線Ｃ２の式に、Ｉ＝０を代入した値が第１臨界電圧ＶＢであるため、電圧振幅Ｖｄｂは、下記の数８に示す条件を満たす必要がある。
（数８）
Ｖｄｂ＞Ｖｂ＋Ｒ２×Ｉｂ
以上の説明において、第２臨界電圧ＶＡと第１臨界電圧ＶＢは異なる電圧値となるが、可変抵抗素子を高抵抗状態から低抵抗状態へと遷移させる電圧パルスの電圧振幅Ｖｄａと、低抵抗状態から高抵抗状態へと遷移させる電圧パルスの電圧振幅Ｖｄｂは、夫々数４と数８の条件を満たす限りにおいて、同じ電圧に設定することが可能である。
この場合、例えば、低抵抗状態から高抵抗状態へのスイッチング動作において、電圧振幅Ｖｄｂが第１臨界電圧ＶＢより大幅に高電圧となって、図５（Ｃ）において負荷抵抗特性直線Ｃ２が右方向（高電圧方向）に平行移動して、負荷抵抗特性直線Ｃ２と高抵抗状態（特性Ａ）のＩ‐Ｖ特性曲線との交点が、遷移点Ｔａ（Ｖａ，Ｉａ）よりも高電圧側に移動しても、その時点では、高抵抗状態と低抵抗状態の間での双方向の遷移が起こり不安定な発振状態となるが、電圧パルスの印加が終了する時点で、電圧振幅Ｖｄｂの低下に伴い、負荷抵抗特性直線Ｃ２が左方向（低電圧方向）に平行移動して、負荷抵抗特性直線Ｃ２と高抵抗状態（特性Ａ）のＩ‐Ｖ特性曲線との交点が、遷移点Ｔａ（Ｖａ，Ｉａ）よりも低電圧側に移動するため、高抵抗状態への遷移が最終的に生じて抵抗特性が高抵抗状態に安定する。更に、高抵抗状態から低抵抗状態へのスイッチング動作において、電圧振幅Ｖｄａが第２臨界電圧ＶＡより大幅に高電圧となって、図５（Ｂ）において負荷抵抗特性直線Ｃ１が右方向（高電圧方向）に平行移動して、負荷抵抗特性直線Ｃ１と低抵抗状態（特性Ｂ）のＩ‐Ｖ特性曲線との交点が、遷移点Ｔｂ（Ｖｂ，Ｉｂ）よりも高電圧側に移動しても、その時点では、高抵抗状態と低抵抗状態の間での双方向の遷移が起こり不安定な発振状態となるが、電圧パルスの印加が終了する時点で、電圧振幅Ｖｄａの低下に伴い、負荷抵抗特性直線Ｃ１が左方向（低電圧方向）に平行移動して、負荷抵抗特性直線Ｃ１と低抵抗状態（特性Ｂ）のＩ‐Ｖ特性曲線との交点が、遷移点Ｔｂ（Ｖｂ，Ｉｂ）よりも低電圧側に移動するため、低抵抗状態への遷移が最終的に生じて抵抗特性が低抵抗状態に安定する。以上の理由から、本発明装置においては、電圧振幅Ｖｄａと電圧振幅Ｖｄｂを同電圧に設定することが可能である。
図６及び図７に、負荷抵抗特性を切り換えてセット動作及びリセット動作を繰り返して安定的にスイッチング動作させた場合の測定結果の一例を示す。図６は、セット動作時に、１．５ｋΩの負荷抵抗を使用して電圧振幅５Ｖの電圧パルスを３０ｎｓ印加し、リセット動作時に、負荷抵抗を使用せず（負荷抵抗０Ω）に電圧振幅３Ｖの電圧パルスを３０ｎｓ印加した場合のスイッチング特性を示す。また、図７は、セット動作時に、１．５ｋΩの負荷抵抗を使用して電圧振幅５Ｖの電圧パルスを３０ｎｓ印加し、リセット動作時に、負荷抵抗を使用せず（負荷抵抗０Ω）に電圧振幅５Ｖの電圧パルスを３０ｎｓ印加した場合のスイッチング特性を示す。図６では、セット動作とリセット動作で電圧振幅が異なるが、図７では、セット動作とリセット動作で電圧振幅が同じであり、何れの場合でも安定したスイッチング動作が確認できている。
上記の動作原理、及び、最適な負荷抵抗特性の決定方法についての説明では、負荷回路として線形な負荷抵抗特性を有する単体の負荷抵抗を想定したが、実際の回路構成では、負荷回路には、ワード線デコーダ１２やビット線デコーダ１３中のワード線やビット線を選択するための非線形な電流電圧特性を有するトランジスタを含むため、負荷抵抗特性は非線形となる。負荷抵抗特性が非線形な場合でも、上記の動作原理、及び、最適な負荷抵抗特性の決定方法についての基本的な考え方は同じである。
次に、本実施形態で使用する負荷抵抗特性可変回路１４の具体的な回路構成について、図８、図９、及び、図１０を参照して説明する。図８は、書き換え対象の選択メモリセルの可変抵抗素子２１と負荷回路と電圧スイッチ回路１７の関係を模式的に示す。図８では、負荷回路は、電圧スイッチ回路１７からの電圧パルスが印加される回路の内の選択メモリセルを除く全ての回路として扱うことができ、ワード線デコーダ１２とビット線デコーダ１３と負荷抵抗特性可変回路１４、及び、選択ワード線や選択ビット線等の信号配線の寄生抵抗を含む。従って、その負荷抵抗特性は、選択メモリセルを除く全ての回路の合成回路の電流電圧特性として規定される。図８に示す例では、電圧スイッチ回路１７からワード線デコーダ１２を介して１本の選択ワード線に接地電圧Ｖｓｓが印加され、ビット線デコーダ１３と負荷抵抗特性可変回路１４を介して複数の選択ビット線に電圧Ｖｗｒが書き換え電圧パルスとして夫々印加される。尚、非選択ワード線には、ワード線デコーダ１２を介して電圧Ｖｗｒが印加され、非選択ワード線と選択ビット線間に位置する非選択メモリセルの両端には同じ書き換え電圧パルスが同時に印加され、実効的な書き換え電圧は印加されない。また、非選択ビット線には、ビット線デコーダ１３と負荷抵抗特性可変回路１４を介して接地電圧Ｖｓｓが印加され、非選択ビット線と選択ワード線間に位置する非選択メモリセルの両端には接地電圧Ｖｓｓが同時に印加され、実効的な書き換え電圧は印加されない。非選択ビット線と非選択ワード線間に位置する非選択メモリセルの両端には、書き換え電圧パルスが選択メモリセルとは逆バイアスで印加されるが、当該非選択メモリセル内のダイオードが逆バイアス状態となり、可変抵抗素子には当該逆バイアスの書き換え電圧パルスが印加されない。
図９に、メモリセルアレイ１１の内の４本のビット線ＢＬ０〜３と４本のワード線ＷＬ０〜３に対する、ワード線デコーダ１２とビット線デコーダ１３と負荷抵抗特性可変回路１４の接続関係を示す。ワード線デコーダ１２とビット線デコーダ１３は、夫々最終段のワード線ドライバ１２ａとビット線ドライバ１３ａのみを示しており、夫々、行選択信号ＲＳＢ０〜３、列選択信号ＣＳ０で駆動される。図９に示す例では、４本のビット線ＢＬ０〜３は同時に全て選択または非選択され、４本のビット線は４ビットの書き換えデータＤ０〜３の各ビットに対応している。従って、４つの負荷抵抗特性可変回路１４の負荷抵抗特性の切り換えは、書き換えデータＤ０〜３の各ビットに対応した負荷抵抗切換信号ＲＬＳ０〜３によって各別に制御される。
図９では、ワード線ドライバ１２ａとビット線ドライバ１３ａは、レベルシフタ付きのバッファ回路（図１０（Ｃ）参照）で構成されており、書き換え動作時の高電位は、電源電圧Ｖｃｃではなく、書き換え電圧パルスＶｗｒが供給される。また、ワード線ドライバ１２ａに入力する行選択信号ＲＳＢ０〜３は、対応するワード線ＷＬ０〜３を低レベル時に選択し、高レベル時に非選択とする。また、ビット線ドライバ１３ａに入力する列選択信号ＣＳ０は、ビット線ＢＬ０〜３を高レベル時に同時に選択し、低レベル時に同時に非選択とする。
図１０（Ａ）に、負荷抵抗特性可変回路１４の具体的な回路構成の一例を示す。図１０（Ａ）に例示する負荷抵抗特性可変回路１４は２つのＣＭＯＳ転送ゲートで構成されたスイッチ回路３０，３１とそれらと個別に直列接続する高低２つの抵抗素子ＲＨ（１ｋΩ）とＲＬ（０．１ｋΩ）の２つの直列回路を並列に接続し、２つのスイッチ回路３０，３１に入力する書き換え電圧Ｖｗｒと同じ電圧振幅の相補入力信号を負荷抵抗切換信号ＲＬＳ０〜３から生成するインバータ回路３２とバッファ回路３３で構成されている。図５を用いて詳細に説明したように、可変抵抗素子の抵抗特性を低抵抗状態から高抵抗状態に遷移させるリセット動作（第１書き換え動作）では、低抵抗の負荷抵抗特性を使用し、逆に、可変抵抗素子の抵抗特性を高抵抗状態から低抵抗状態に遷移させるセット動作（第２書き換え動作）では、高抵抗の負荷抵抗特性を使用する必要から、リセット動作（データ“０”の書き込み）では、負荷抵抗切換信号ＲＬＳ０〜３の信号レベルを高レベルとして、スイッチ回路３０をオンにし、スイッチ回路３１をオフにして、抵抗素子ＲＬ（０．１ｋΩ）側を選択し、セット動作（データ“１”の書き込み）では、負荷抵抗切換信号ＲＬＳ０〜３の信号レベルを低レベルとして、スイッチ回路３１をオンにし、スイッチ回路３０をオフにして、抵抗素子ＲＬ（１ｋΩ）側を選択する。この結果、図７に示すような安定したモノポーラスイッチング動作が可能となる。
図１０（Ｂ）及び（Ｃ）に、インバータ回路３２とバッファ回路３３の回路構成の一例を示す。インバータ回路３２とバッファ回路３３に入力する負荷抵抗切換信号ＲＬＳ０〜３の電圧振幅が電源電圧Ｖｃｃで、インバータ回路３２とバッファ回路３３から出力される相補入力信号の電圧振幅が書き換え電圧Ｖｗｒで電源電圧Ｖｃｃより高電圧の場合には、インバータ回路３２とバッファ回路３３は、図１０（Ｂ）及び（Ｃ）に示すように、レベルシフタ回路で構成される。インバータ回路３２とバッファ回路３３の入力信号と出力信号の電圧信号が同じ場合には、インバータ回路３２とバッファ回路３３は、通常のインバータ回路を２段縦続に接続して構成される。尚、図１０（Ｃ）のバッファ回路３３の回路構成は、ワード線ドライバ１２ａとビット線ドライバ１３ａにも適用できる。
図１０（Ｄ）に、図１０（Ａ）に例示した負荷抵抗特性可変回路１４を、更に簡略化した回路構成例を示す。
また、図１１（Ａ）〜（Ｅ）に、抵抗素子を用いない負荷抵抗特性可変回路１４の回路構成例を５例示す。図１１（Ａ）は、常時オン状態のＰ型ＭＯＳＦＥＴ３４ａとオンオフが制御信号Ｓｃ１によって切り換え可能なＰ型ＭＯＳＦＥＴ３４ｂの並列接続によって構成された負荷抵抗特性可変回路１４を示す。Ｐ型ＭＯＳＦＥＴ３４ａとＰ型ＭＯＳＦＥＴ３４ｂを同じサイズに設定すると、制御信号Ｓｃ１によって、非線形な負荷抵抗特性の切り換えが可能となる。尚、常時オン状態のＰ型ＭＯＳＦＥＴ３４ａに代えて、線形或いは非線形な抵抗特性の抵抗素子または電圧極性に合わせたダイオードを用いても、Ｐ型ＭＯＳＦＥＴ３４ｂのオンオフによって負荷抵抗特性を切り換え可能な負荷抵抗特性可変回路１４を実現できる。
図１１（Ｂ）は、オンオフが２つの制御信号Ｓｃ２，Ｓｃ３によって切り換え可能なＰ型ＭＯＳＦＥＴ３５ａ，３５ｂの並列接続によって構成された負荷抵抗特性可変回路１４を示す。Ｐ型ＭＯＳＦＥＴ３５ａ，３５ｂは一方がオンの時に他方がオフとなるように制御される。図１１（Ｂ）に示す例では、Ｐ型ＭＯＳＦＥＴ３５ａ，３５ｂの夫々のゲート幅等を異ならせることで、非線形な負荷抵抗特性の切り換えが可能となる。また、Ｐ型ＭＯＳＦＥＴ３５ａ，３５ｂを同じサイズとして、夫々或いは何れか一方に対し直列に異なる抵抗値の抵抗成分を付加するようにしても構わない。
図１１（Ｃ）は、１つの制御信号Ｓｃ４でゲート電圧を多段階に制御可能な１つのＰ型ＭＯＳＦＥＴ３６で構成された負荷抵抗特性可変回路１４を示す。制御信号Ｓｃ４として、Ｐ型ＭＯＳＦＥＴ３６をオフにする１つの信号レベルと、Ｐ型ＭＯＳＦＥＴ３６をオンにする２つの信号レベルを出力可能に構成し、Ｐ型ＭＯＳＦＥＴ３６をオンにする２つの信号レベルを切り換えることで、非線形な負荷抵抗特性の切り換えが可能となる。
図１１（Ｄ）は、２つの制御信号Ｓｃ５，Ｓｃ６でゲート電圧とバックゲート（基板）電圧を夫々２段階に制御可能な１つのＰ型ＭＯＳＦＥＴ３７で構成された負荷抵抗特性可変回路１４を示す。制御信号Ｓｃ５でＰ型ＭＯＳＦＥＴ３７のオンオフを制御し、制御信号Ｓｃ６でＰ型ＭＯＳＦＥＴ３７のバックゲート電圧を調整して閾値電圧を変化させる。Ｐ型ＭＯＳＦＥＴ３７をオンにした状態で、バックゲート電圧により閾値電圧を高低２通りに切り換えることで、非線形な負荷抵抗特性の切り換えが可能となる。
図１１（Ｅ）は、１つの制御信号Ｓｃ７でゲート電圧を多段階に制御可能な１つの抵抗制御素子３８で構成された負荷抵抗特性可変回路１４を示す。抵抗制御素子３８としては、ＭＯＳＦＥＴ以外で構成されるトランスファゲートや単チャンネルトランジスタ等で構成されるものを利用する。制御信号Ｓｃ７の信号レベルを切り換えることで、負荷抵抗特性の切り換えが可能となる。
次に、本発明装置１０の複数のメモリセルに対するセット動作とリセット動作の混在した書き換え動作について説明する。
先ず、制御回路１６は、外部からのアドレス信号、データ入力信号、制御入力信号等により、アドレス信号で指定される書き換え対象のメモリセルへの書き換え動作を指示されると、電圧スイッチ回路１７を活性化し、書き換え動作時に選択ワード線、非選択ワード線、選択ビット線、及び、非選択ビット線に夫々印加すべき電圧の出力を指示する。電圧スイッチ回路１７は、図示しない電圧発生回路で生成された書き換え電圧Ｖｗｒを、ワード線ドライバ１２ａとビット線ドライバ１３ａ、インバータ回路３２とバッファ回路３３に供給し、接地電圧Ｖｓｓをワード線デコーダ１２とビット線デコーダ１３に供給する。以上の結果、選択ワード線と非選択ワード線には、夫々、接地電圧Ｖｓｓと書き換え電圧Ｖｗｒが印加され、選択ビット線と非選択ビット線には、夫々、負荷抵抗特性可変回路１４を介して、書き換え電圧Ｖｗｒと接地電圧Ｖｓｓが印加される。従って、複数の選択ビット線と１本の選択ワード線の間に接続された選択メモリセルのみに順バイアス方向の書き換え電圧Ｖｗｒが印加され、その他の非選択メモリセルには、電圧印加されないか、或いは、逆バイアス方向に書き換え電圧Ｖｗｒが印加され、非選択メモリセルではセット動作とリセット動作の何れも実行されない。
また、制御回路１６は、書き換え対象の選択メモリセルに接続する各選択ビット線に接続する負荷抵抗特性可変回路１４を、各選択メモリセルの書き込みデータの“０”、“１”の違いに対応したリセット動作用またはセット動作用の負荷抵抗特性となるように、負荷抵抗切換信号ＲＬＳｉ（ｉは書き込みデータの各ビットに対応）により個別に制御する。具体的には、負荷抵抗特性可変回路１４では、書き込みデータが“０”の場合には、低抵抗側の負荷抵抗特性が選択され、書き込みデータが“１”の場合には、高抵抗側の負荷抵抗特性が選択される。書き換え電圧Ｖｗｒは、絶対値が上述の第１臨界電圧ＶＢ以上、且つ、第２臨界電圧ＶＡ以上に設定されているため、書き込みデータ“０” のメモリセルにはリセット動作が、書き込みデータ“１” のメモリセルにはセット動作が、夫々同時に実行される。
書き込みデータが“０”で元の記憶データが“１” のメモリセルは、負荷回路が低抵抗側の負荷抵抗特性に設定されるため、リセット動作の前後での負荷回路に印加される電圧変動が小さく抑制されるため、リセット動作後の可変抵抗素子の両端に印加される電圧を第２閾値電圧（Ｖａ）以下に抑制でき、安定的にリセット動作を完了させることができる。仮に、書き換え電圧パルス印加中に、リセット動作後の可変抵抗素子の両端に第２閾値電圧（Ｖａ）以上が印加されても、最終的には、書き換え電圧Ｖｗｒの電圧低下に伴って、リセット動作後の電圧印加が第２閾値電圧（Ｖａ）未満となる状態が、リセット動作前の電圧印加が第１閾値電圧（Ｖｂ）未満となる状態より先に生じるため、安定的にリセット動作が実行される。ここで、元の記憶データが“０”（抵抗特性が高抵抗状態）であっても同様に、最終的にデータ“０”が書き込まれる。従って、リセット動作では、元の記憶データに関係なく、データ“０”が書き込まれる。
書き込みデータが“１”で元の記憶データが“０” のメモリセルは、負荷回路が高抵抗側の負荷抵抗特性に設定されるため、セット動作の前後での負荷回路に印加される電圧変動がリセット動作の前後に比べて大きいため、セット動作後の可変抵抗素子の両端に印加される電圧を第１閾値電圧（Ｖｂ）以下に抑制でき、安定的にセット動作を完了させることができる。仮に、書き換え電圧パルス印加中に、セット動作後の可変抵抗素子の両端に第１閾値電圧（Ｖｂ）以上が印加されても、最終的には、書き換え電圧Ｖｗｒの電圧低下に伴って、セット動作後の電圧印加が第１閾値電圧（Ｖｂ）未満となる状態が、セット動作前の電圧印加が第２閾値電圧（Ｖａ）未満となる状態より先に生じるため、安定的にセット動作が実行される。ここで、元の記憶データが“１”（抵抗特性が低抵抗状態）であっても同様に、最終的にデータ“１”が書き込まれる。従って、セット動作では、元の記憶データに関係なく、データ“１”が書き込まれる。
本発明装置のメモリセルの読み出し動作は、従来のモノポーラスイッチング動作やバイポーラスイッチング動作で書き換えられたメモリセルに対する公知の読み出し動作が利用可能である。また、読み出し動作は、本発明の本旨ではないので詳細な説明は省略する。
〈第２実施形態〉
次に、本発明装置の第２実施形態について説明する。上記第１実施形態では、メモリセルが１Ｄ１Ｒ型の場合において、セット動作とリセット動作間で負荷回路の負荷抵抗特性を切り換え、書き換え電圧Ｖｗｒの印加時間を同じにしたモノポーラスイッチング動作によって、複数のメモリセルに対してセット動作とリセット動作の混在した書き換え動作を同時に実行可能にした。しかし、メモリセルは、１Ｄ１Ｒ型に限定されるものではなく、例えば、可変抵抗素子とメモリセル選択用のトランジスタ（ＭＯＳＦＥＴ等）で構成される１Ｔ１Ｒ型メモリセルであっても、同様に、セット動作とリセット動作間で負荷回路の負荷抵抗特性を切り換え、書き換え電圧Ｖｗｒの印加時間を同じにしたモノポーラスイッチング動作によって、複数のメモリセルに対してセット動作とリセット動作の混在した書き換え動作が可能である。以下、１Ｔ１Ｒ型メモリセルを使用する第２実施形態について、図面を参照して説明する。尚、第１実施形態と同じ構成要素には、同じ符号を付して説明する。
図１２に示すように、第２実施形態の本発明装置４０のブロック構成は、第１実施形態における図１に示すブロック構成と略同じで、メモリセルアレイ４１とワード線デコーダ４２が、第１実施形態と異なるだけである。
図１３（Ａ）に、１Ｔ１Ｒ型のメモリセルの模式的な断面構造を示す。メモリセルアレイ４１を構成するメモリセルは、半導体基板上に作成したソース領域５６とドレイン領域５７、及び、ゲート酸化膜上に形成されたゲート電極５８からなる選択トランジスタ５２と、下部電極５３と可変抵抗体５４と上部電極５５を積層してなる３層構造の可変抵抗素子５１を、選択トランジスタ５２のドレイン領域５７と可変抵抗素子５１の下部電極５３とを電気的に接続して、選択トランジスタ５２と可変抵抗素子５１の直列回路として形成されている。ゲート電極５８はワード線ＷＬに接続され、ソース領域５６はソース線ＳＬに接続され、上部電極５５はビット線ＢＬに接続される。可変抵抗体５４としてＴｉＮを酸化して作成したＴｉＯＮを用い、電極は上部電極、下部電極ともＴｉＮを用いた。図１３（Ｂ）は、図１３（Ａ）に示す断面構造の１Ｔ１Ｒ型メモリセルの等価回路図である。尚、本実施形態では、選択トランジスタ５２は、Ｎ型ＭＯＳＦＥＴで構成される場合を想定しているが、Ｐ型ＭＯＳＦＥＴや、バイポーラトランジスタであっても構わない。バイポーラトランジスタの場合は、ベース電極がワード線ＷＬに接続され、エミッタ領域またはコレクタ領域の何れか一方が、ソース線ＳＬまたはビット線に接続され、エミッタ領域またはコレクタ領域の他方が、可変抵抗素子５１の一端と接続する。
図１４に、１Ｔ１Ｒ型のメモリセルをマトリクス状に配置したメモリセルアレイ４１の部分的な構成を模式的に示す。図１４において、各メモリセルの選択トランジスタのゲートはワード線（ＷＬ０〜ＷＬｎ−１）に接続されており、各メモリセルの選択トランジスタのソースは共通のソース線ＳＬに接続され、各メモリセルの可変抵抗素子の一方端（上部電極側）はビット線（ＢＬ０〜ＢＬｍ−１）に接続されている。本実施形態では、モノポーラスイッチング動作を想定しているため、セット、リセット、読み出しの各メモリ動作において、ソース線には接地電圧が印加されるため、メモリ動作の種類に応じてソース線電圧を切り換える必要がないので、電圧スイッチ回路１７を介さず直接接地電圧に固定できる。
ワード線デコーダ４２は、メモリセルアレイ４１の各ワード線に接続し、アドレス線７８に入力された行選択用のアドレス信号に対応するメモリセルアレイ４１のワード線を選択ワード線として選択し、選択ワード線と選択されなかった非選択ワード線に、セット、リセット、読み出しの各メモリ動作に応じた選択ワード線電圧と非選択ワード線電圧を各別に印加して、選択ワード線に接続するメモリセルの選択トランジスタをオンさせ、非選択ワード線に接続するメモリセルの選択トランジスタをオフさせる。書き換え動作時の選択ワード線電圧は、選択メモリセルの選択トランジスタをオンできればよく、必ずしも書き換え電圧Ｖｗｒと同電圧である必要はないので、選択ワード線を電源電圧Ｖｃｃで駆動してもよい。
図１５に、メモリセルアレイ４１の内の４本のビット線ＢＬ０〜３と４本のワード線ＷＬ０〜３に対する、ワード線デコーダ４２とビット線デコーダ１３と負荷抵抗特性可変回路１４の接続関係を示す。ワード線デコーダ４２とビット線デコーダ１３は、夫々最終段のワード線ドライバ４２ａとビット線ドライバ１３ａのみを示しており、夫々、行選択信号ＲＳＢ０〜３、列選択信号ＣＳ０で駆動される。図１５に示す例では、４本のビット線ＢＬ０〜３は同時に全て選択または非選択され、４本のビット線は４ビットの書き換えデータＤ０〜３の各ビットに対応している。従って、４つの負荷抵抗特性可変回路１４の負荷抵抗特性の切り換えは、書き換えデータＤ０〜３の各ビットに対応した負荷抵抗切換信号ＲＬＳ０〜３によって各別に制御される。
図１５では、ワード線ドライバ４２ａは通常のインバータ回路で構成される。これに対して、ビット線ドライバ１３ａは、レベルシフタ付きのバッファ回路（図１０（Ｃ）参照）で構成されており、書き換え動作時の高電位は、電源電圧Ｖｃｃではなく、書き換え電圧パルスＶｗｒが供給される。また、ワード線ドライバ４２ａに入力する行選択信号ＲＳＢ０〜３は、対応するワード線ＷＬ０〜３を低レベル時に選択し、高レベル時に非選択とする。また、ビット線ドライバ１３ａに入力する列選択信号ＣＳ０は、ビット線ＢＬ０〜３を高レベル時に同時に選択し、低レベル時に同時に非選択とする。
負荷抵抗特性可変回路１４は、第１実施形態と同様に、図１０（Ａ）、（Ｄ）、または、図１１（Ａ）〜（Ｅ）に例示する回路構成とすることができる。
ビット線デコーダ１３、読み出し回路１５、制御回路１６、及び、電圧スイッチ回路１７は、第１実施形態と同じであり重複する説明は割愛する。また、本発明装置４０の複数のメモリセルに対するセット動作とリセット動作の混在した書き換え動作についても、ワード線デコーダ４２によって選択及び非選択となる選択ワード線と非選択ワード線の印加電圧が異なるだけで、それ以外は、第１実施形態と同じであるので、重複する説明は割愛する。
〈第３実施形態〉
次に、本発明装置の第３実施形態について説明する。上記第１実施形態では、メモリセルが１Ｄ１Ｒ型の場合において、セット動作とリセット動作間で負荷回路の負荷抵抗特性を切り換え、書き換え電圧Ｖｗｒの印加時間を同じにしたモノポーラスイッチング動作によって、複数のメモリセルに対してセット動作とリセット動作の混在した書き換え動作を同時に実行可能にした。しかし、メモリセルは、１Ｄ１Ｒ型に限定されるものではなく、例えば、可変抵抗素子だけで構成される１Ｒ型メモリセルであっても、同様に、セット動作とリセット動作間で負荷回路の負荷抵抗特性を切り換え、書き換え電圧Ｖｗｒの印加時間を同じにしたモノポーラスイッチング動作によって、複数のメモリセルに対してセット動作とリセット動作の混在した書き換え動作が可能である。以下、１Ｒ型メモリセルを使用する第３実施形態について、図面を参照して説明する。尚、第１実施形態と同じ構成要素には、同じ符号を付して説明する。
図１６に示すように、第３実施形態の本発明装置６０のブロック構成は、第１実施形態における図１に示すブロック構成と略同じで、メモリセルアレイ６１と電圧スイッチ回路６７が、第１実施形態と異なるだけである。
図１７に、クロスポイント型のメモリセルアレイ６１の部分的な構成を模式的に示す。図１７では、メモリセルアレイ６１は４本のビット線ＢＬ０〜３と４本のワード線ＷＬ０〜３の交点にメモリセルＭが挟持されている。図１７に示すように、メモリセルアレイ６１は、電気抵抗の変化により情報を記憶する可変抵抗素子を有する２端子構造のメモリセルＭを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行のメモリセルの夫々が、メモリセルの一端側を共通のワード線に接続し、同一列のメモリセルの夫々が、メモリセルの他端側を共通のビット線に接続してなるクロスポイント型のメモリセルアレイ構造を有している。メモリセルＭは、第１実施形態のメモリセルに使用される可変抵抗素子２１だけで構成される。従って、可変抵抗素子２１の抵抗特性は、第１実施形態と同じであり、図４に示すように、高抵抗状態（特性Ａ）と低抵抗状態（特性Ｂ）の２通りの抵抗特性を有し、２通りの抵抗特性間を同一極性の電圧印加によって双方向に遷移可能である。
電圧スイッチ回路６７は、メモリセルアレイ６１の読み出し動作時、及び、書き換え動作時に必要な選択ワード線電圧、非選択ワード線電圧、選択ビット線電圧、非選択ビット線電圧をワード線デコーダ１２及びビット線デコーダ１３に与える。Ｖｃｃは本発明装置１０の供給電圧（電源電圧）、Ｖｓｓは接地電圧、Ｖｗｒはセット動作及びリセット動作兼用の書き換え電圧、Ｖｒｄは読み出し用の電圧、Ｖｐｒは書き換え阻止電圧である。本実施形態では、書き換え動作時の選択ビット線電圧は、ビット線デコーダ１３と負荷抵抗特性可変回路１４を介して選択ビット線に供給される。書き換え阻止電圧Ｖｐｒは、ビット線デコーダ１３を介して非選択ビット線に、ワード線デコーダ１２を介して非選択ワード線に夫々印加される。
第１実施形態では、非選択ビット線には接地電圧Ｖｓｓが印加され、非選択ワード線には書き換え電圧Ｖｗｒが印加されたが、第３実施形態では、同じクロスポイント型のメモリセルアレイであっても、メモリセル内に整流素子のダイオードがないため、非選択メモリセルに対する正負何れの印加電圧極性に対してもセット動作やリセット動作を阻止するために、非選択ビット線と非選択ワード線に夫々、書き換え電圧Ｖｗｒと接地電圧Ｖｓｓの中間電圧の書き換え阻止電圧Ｖｐｒが印加される。複数の選択ビット線には、第１実施形態と同様に、負荷抵抗特性可変回路１４を介して、書き換え電圧Ｖｗｒが印加され、１本の選択ワード線には、第１実施形態と同様に、接地電圧Ｖｓｓが印加される。従って、非選択ビット線と選択ワード線間に接続する非選択メモリセルと、選択ビット線と非選択ワード線間に接続する非選択メモリセルの両端には絶対値が書き換え阻止電圧Ｖｐｒまたは書き換え電圧Ｖｗｒから書き換え阻止電圧Ｖｐｒを差し引いた電圧（Ｖｗｒ−Ｖｐｒ）の電圧が印加されるが、この書き換え阻止電圧Ｖｐｒと差電圧（Ｖｗｒ−Ｖｐｒ）の両方を正負何れの印加電圧極性に対しても第１閾値電圧以下とすることで、第１閾値電圧の絶対値は、第２閾値電圧の絶対値より低電圧であるので、正負何れの印加電圧極性に対してもセット動作やリセット動作が阻止される。また、非選択ビット線と非選択ワード線間に接続する非選択メモリセルの両端には、両端電圧が同電圧であるので、電圧印加されないので、セット動作やリセット動作が阻止される。
ワード線デコーダ１２、ビット線デコーダ１３、読み出し回路１５、及び、制御回路１６は、第１実施形態と同じであり重複する説明は割愛する。また、本発明装置６０の複数のメモリセルに対するセット動作とリセット動作の混在した書き換え動作についても、非選択ビット線と非選択ワード線の印加電圧が異なるだけで、それ以外は、第１実施形態と同じであるので、重複する説明は割愛する。
〈第４実施形態〉
次に、本発明装置の第４実施形態について説明する。上記第１実施形態では、セット動作とリセット動作において同じ電圧振幅Ｖｗｒの書き換え電圧パルスを、選択メモリセルと負荷回路の直列回路に印加する場合を説明したが、第４実施形態では、セット動作とリセット動作において個別の電圧振幅Ｖｗｒ１、Ｖｗｒ２のセット電圧パルスとリセット電圧パルスを、書き込みデータの“０”と“１”に応じて区別して使用する。メモリセルは、第１実施形態と同じ１Ｄ１Ｒ型メモリセルである。以下、１Ｄ１Ｒ型メモリセルを使用する第４実施形態について、図面を参照して説明する。尚、第１実施形態と同じ構成要素には、同じ符号を付して説明する。
ここで、セット電圧パルスの電圧振幅Ｖｗｒ１は、第２臨界電圧ＶＡより高電圧に設定され、リセット電圧パルスの電圧振幅Ｖｗｒ２は、第１臨界電圧ＶＢより高電圧で、第２臨界電圧ＶＡより低電圧に設定される。つまり、セット電圧パルスの電圧振幅Ｖｗｒ１の方が、リセット電圧パルスの電圧振幅Ｖｗｒ２より高電圧となる（Ｖｗｒ１＞Ｖｗｒ２）。尚、第１臨界電圧ＶＢ及び第２臨界電圧ＶＡについては、第１実施形態で既に説明した通りであり、重複する説明は割愛する。
図１８に示すように、第４実施形態の本発明装置８０のブロック構成は、第１実施形態における図１に示すブロック構成と略同じで、ビット線デコーダ８３のビット線ドライバ８３ａと電圧スイッチ回路８７が、第１実施形態と異なるだけである。
図１９に、メモリセルアレイ１１の内の４本のビット線ＢＬ０〜３と４本のワード線ＷＬ０〜３に対する、ワード線デコーダ１２とビット線デコーダ８３と負荷抵抗特性可変回路１４の接続関係を示す。ワード線デコーダ１２とビット線デコーダ８３は、夫々最終段のワード線ドライバ１２ａとビット線ドライバ８３ａのみを示しており、夫々、行選択信号ＲＳＢ０〜３、列選択信号ＣＳ０で駆動される。図１９に示す例では、４本のビット線ＢＬ０〜３は同時に全て選択または非選択され、４本のビット線は４ビットの書き換えデータＤ０〜３の各ビットに対応している。従って、４つの負荷抵抗特性可変回路１４の負荷抵抗特性の切り換えは、書き換えデータＤ０〜３の各ビットに対応した負荷抵抗切換信号ＲＬＳ０〜３によって各別に制御される。
図１９では、ワード線ドライバ１２ａはレベルシフタ付きのバッファ回路（図１０（Ｃ）参照）で構成されており、書き換え動作時の高電位は、電源電圧Ｖｃｃではなく、セット電圧パルスＶｗｒ１（＞Ｖｗｒ２）が供給される。また、ワード線ドライバ１２ａに入力する行選択信号ＲＳＢ０〜３は、対応するワード線ＷＬ０〜３を低レベル時に選択し、高レベル時に非選択とする。
ビット線ドライバ８３ａは、図２０に示すように、レベルシフタ付きのバッファ回路で、書き換え動作時の高電位が、セット電圧パルスの電圧振幅Ｖｗｒ１とリセット電圧パルスの電圧振幅Ｖｗｒ２間で、負荷抵抗切換信号ＲＬＳ０〜３によって各別に選択可能に構成されている。ビット線ドライバ８３ａに入力する列選択信号ＣＳ０は、ビット線ＢＬ０〜３を高レベル時に同時に選択し、低レベル時に同時に非選択とする。負荷抵抗切換信号ＲＬＳ０〜３が入力するインバータ回路８８とバッファ回路８９は、夫々レベルシフタを備えて構成され、その回路構成は、図１０（Ｂ）及び（Ｃ）のインバータ回路３２とバッファ回路３３と同じである。インバータ回路８８は、負荷抵抗切換信号ＲＬＳ０〜３が低レベル時に非選択状態となり電圧Ｖｗｒ２を出力し、負荷抵抗切換信号ＲＬＳ０〜３が高レベル時に選択状態となって接地電圧Ｖｓｓ（０Ｖ）を出力する。逆に、バッファ回路８９は、負荷抵抗切換信号ＲＬＳ０〜３が高レベル時に非選択状態となって電圧Ｖｗｒ１を出力し、負荷抵抗切換信号ＲＬＳ０〜３が低レベル時に選択状態となり接地電圧Ｖｓｓ（０Ｖ）を出力する。
負荷抵抗特性可変回路１４は、第１実施形態と同様に、図１０（Ａ）、（Ｄ）、または、図１１（Ａ）〜（Ｅ）に例示する回路構成とすることができる。
ワード線デコーダ１２、読み出し回路１５、及び、制御回路１６は、第１実施形態と同じであり重複する説明は割愛する。
次に、本発明装置８０の複数のメモリセルに対するセット動作とリセット動作の混在した書き換え動作について説明する。
先ず、制御回路１６は、外部からのアドレス信号、データ入力信号、制御入力信号等により、アドレス信号で指定される書き換え対象のメモリセルへの書き換え動作を指示されると、電圧スイッチ回路８７を活性化し、書き換え動作時に選択ワード線、非選択ワード線、選択ビット線、及び、非選択ビット線に夫々印加すべき電圧の出力を指示する。電圧スイッチ回路８７は、図示しない電圧発生回路で生成された２つの書き換え電圧Ｖｗｒ１、Ｖｗｒ２を、ビット線ドライバ８３ａ、インバータ回路３２とバッファ回路３３に供給し、書き換え電圧Ｖｗｒ１をワード線ドライバ１２ａに供給し、接地電圧Ｖｓｓをワード線デコーダ１２とビット線デコーダ８３に供給する。以上の結果、選択ワード線と非選択ワード線には、夫々、接地電圧Ｖｓｓと書き換え電圧Ｖｗｒ１が印加され、選択ビット線には、負荷抵抗特性可変回路１４を介して、書き換え電圧Ｖｗｒ１またはＶｗｒ２が印加され、非選択ビット線には、負荷抵抗特性可変回路１４を介して接地電圧Ｖｓｓが印加される。従って、複数の選択ビット線と１本の選択ワード線の間に接続された選択メモリセルのみに順バイアス方向の書き換え電圧Ｖｗｒ１またはＶｗｒ２が印加され、その他の非選択メモリセルには、電圧印加されないか、或いは、逆バイアス方向に書き換え電圧Ｖｗｒ１または２つの書き換え電圧差（Ｖｗｒ１−Ｖｗｒ２）が印加され、非選択メモリセルではセット動作とリセット動作の何れも実行されない。
また、制御回路１６は、書き換え対象の選択メモリセルに接続する各選択ビット線に接続する負荷抵抗特性可変回路１４を、各選択メモリセルの書き込みデータの“０”、“１”の違いに対応したリセット動作用またはセット動作用の負荷抵抗特性となるように、負荷抵抗切換信号ＲＬＳｉ（ｉは書き込みデータの各ビットに対応）により個別に制御する。具体的には、負荷抵抗特性可変回路１４では、書き込みデータが“０”の場合には、低抵抗側の負荷抵抗特性が選択され、書き込みデータが“１”の場合には、高抵抗側の負荷抵抗特性が選択される。
更に、制御回路１６は、上記書き換え対象の選択メモリセルに対応する負荷抵抗特性可変回路１４に接続するビット線ドライバ８３ａから出力される高電位レベルを、各選択メモリセルの書き込みデータの“０”、“１”の違いに対応したリセット電圧Ｖｗｒ２またはセット電圧Ｖｗｒ１となるように、負荷抵抗切換信号ＲＬＳｉ（ｉは書き込みデータの各ビットに対応）により個別に制御する。尚、本実施形態では、ビット線ドライバ８３ａから出力されるセット電圧パルスＶｗｒ１とリセット電圧パルスＶｗｒ２のパルス幅は、制御回路１６によって同じパルス幅（印加時間）となるように制御される。
以上の制御回路１６による、負荷抵抗特性可変回路１４とビット線ドライバ８３ａの制御により、リセット電圧Ｖｗｒ２は、絶対値が上述の第１臨界電圧ＶＢ以上に設定され、且つ、セット電圧Ｖｗｒ１は、絶対値が第２臨界電圧ＶＡ以上に設定されているため、書き込みデータ“０” のメモリセルにはリセット動作が、書き込みデータ“１” のメモリセルにはセット動作が、夫々同時に実行される。
書き込みデータが“０”で元の記憶データが“１” のメモリセルは、負荷回路が低抵抗側の負荷抵抗特性に設定されるため、リセット動作の前後での負荷回路に印加される電圧変動が小さく抑制されるため、リセット動作後の可変抵抗素子の両端に印加される電圧を第２閾値電圧（Ｖａ）以下に抑制でき、安定的にリセット動作を完了させることができる。仮に、書き換え電圧パルス印加中に、リセット動作後の可変抵抗素子の両端に第２閾値電圧（Ｖａ）以上が印加されても、最終的には、リセット電圧Ｖｗｒ２の電圧低下に伴って、リセット動作後の電圧印加が第２閾値電圧（Ｖａ）未満となる状態が、リセット動作前の電圧印加が第１閾値電圧（Ｖｂ）未満となる状態より先に生じるため、安定的にリセット動作が実行される。ここで、元の記憶データが“０”（抵抗特性が高抵抗状態）であっても同様に、最終的にデータ“０”が書き込まれる。従って、リセット動作では、元の記憶データに関係なく、データ“０”が書き込まれる。
書き込みデータが“１”で元の記憶データが“０” のメモリセルは、負荷回路が高抵抗側の負荷抵抗特性に設定されるため、セット動作の前後での負荷回路に印加される電圧変動がリセット動作の前後に比べて大きいため、セット動作後の可変抵抗素子の両端に印加される電圧を第１閾値電圧（Ｖｂ）以下に抑制でき、安定的にセット動作を完了させることができる。仮に、書き換え電圧パルス印加中に、セット動作後の可変抵抗素子の両端に第１閾値電圧（Ｖｂ）以上が印加されても、最終的には、セット電圧Ｖｗｒ１の電圧低下に伴って、セット動作後の電圧印加が第１閾値電圧（Ｖｂ）未満となる状態が、セット動作前の電圧印加が第２閾値電圧（Ｖａ）未満となる状態より先に生じるため、安定的にセット動作が実行される。ここで、元の記憶データが“１”（抵抗特性が低抵抗状態）であっても同様に、最終的にデータ“１”が書き込まれる。従って、セット動作では、元の記憶データに関係なく、データ“１”が書き込まれる。
〈第５実施形態〉
次に、本発明装置の第５実施形態について説明する。上記第４実施形態では、メモリセルが１Ｄ１Ｒ型の場合において、セット動作とリセット動作間で負荷回路の負荷抵抗特性を切り換え、書き換え電圧Ｖｗｒ１、Ｖｗｒ２の印加時間を同じにしたモノポーラスイッチング動作によって、複数のメモリセルに対してセット動作とリセット動作の混在した書き換え動作を同時に実行可能にした。しかし、メモリセルは、１Ｄ１Ｒ型に限定されるものではなく、例えば、可変抵抗素子とメモリセル選択用のトランジスタ（ＭＯＳＦＥＴ等）で構成される１Ｔ１Ｒ型メモリセルであっても、同様に、セット動作とリセット動作間で負荷回路の負荷抵抗特性を切り換え、書き換え電圧Ｖｗｒ１、Ｖｗｒ２の印加時間を同じにしたモノポーラスイッチング動作によって、複数のメモリセルに対してセット動作とリセット動作の混在した書き換え動作が可能である。以下、１Ｔ１Ｒ型メモリセルを使用する第５実施形態について、図面を参照して説明する。尚、第１実施形態及び第２実施形態と同じ構成要素には、同じ符号を付して説明する。
図２１に示すように、第５実施形態の本発明装置９０のブロック構成は、第４実施形態における図１８に示すブロック構成、或いは、第２実施形態における図１２に示すブロック構成と略同じで、メモリセルアレイ４１とワード線デコーダ４２が、第４実施形態と異なるだけであり、ビット線デコーダ８３のビット線ドライバ８３ａと電圧スイッチ回路８７が、第２実施形態と異なるだけである。
１Ｔ１Ｒ型のメモリセル、メモリセルアレイ４１、及び、ワード線デコーダ４２は、第２実施形態で説明したものと同じであるので、重複する説明は割愛する。また、ビット線デコーダ８３のビット線ドライバ８３ａと電圧スイッチ回路８７は、第４実施形態で説明したものと同じであるので、重複する説明は割愛する。
読み出し回路１５、及び、制御回路１６は、第１実施形態と同じであり重複する説明は割愛する。また、本発明装置９０の複数のメモリセルに対するセット動作とリセット動作の混在した書き換え動作についても、ワード線デコーダ４２によって選択及び非選択となる選択ワード線と非選択ワード線の印加電圧が異なるだけで、選択メモリセルに対するセット動作とリセット動作は、選択メモリセル内の順方向バイアスのダイオードがオン状態の選択トランジスタに変わるだけで、第４実施形態と同じであるので、重複する説明は割愛する。
尚、第５実施形態では、非選択ワード線と接続する非選択メモリセルは全て、メモリセル内の選択トランジスタがオフ状態であることによって、書き換え電圧Ｖｗｒ１、Ｖｗｒ２の何れの電圧も可変抵抗素子の両端に印加されないので、セット動作とリセット動作の何れも実行されない。また、選択ワード線と非選択ビット線に接続する非選択メモリセルは、非選択ビット線とソース線の何れもが接地電圧Ｖｓｓとなっており、選択トランジスタがオン状態であっても、可変抵抗素子には電圧印加されないので、セット動作とリセット動作の何れも実行されない。
次に、本発明装置の別実施形態について説明する。
〈１〉上記各実施形態では、メモリセルを構成する可変抵抗素子として、Ｔｉ／ＴｉＯＮ／ＴｉＮ構造、または、ＴｉＮ／ＴｉＯＮ／ＴｉＮ構造を採用したが、各実施形態における可変抵抗素子の構造及び材料は、上記各構造の材料に限定されるものではない。可変抵抗素子としては、一方端子を基準とする他方端子への電圧印加を少なくとも正負何れか一方の極性で行った場合に、２端子間の電流電圧特性で規定される抵抗特性が、低抵抗状態と高抵抗状態の安定的に取り得る２つの抵抗特性間を遷移可能であり、前記抵抗特性が低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第１閾値電圧が、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第２閾値電圧より低電圧となる可変抵抗素子であれば、如何なる材料や構造であっても本発明は適用可能である。
本発明が適用可能な可変抵抗素子の可変抵抗体として、金属酸化物、金属酸窒化物、或いは、有機薄膜等が適用可能であり、特に、遷移金属を含む酸化物または酸窒化物、更に、Ｍｎ、Ｆｅ、Ｎｉ、Ｃｏ、Ｔｉ、Ｃｕ、Ｖの中から選択される元素を含む酸化物または酸窒化物、或いは、ＰＣＭＯ等のペロブスカイト型酸化物を用いた可変抵抗素子は、個々の構造や材料毎に第１閾値電圧と第２閾値電圧の電圧値は相違するが、何れも第１閾値電圧が第２閾値電圧より低電圧となる可変抵抗素子であり、本発明装置に使用して同様の効果を奏し得る。
更に、可変抵抗素子の上部電極及び下部電極の材料、更には、ワード線及びビット線の材料も上記各実施形態のものに限定されるものではない。
〈２〉上記第１及び第４実施形態において、メモリセルを構成するダイオード２２は、可変抵抗素子２１の上下何れの側に形成されても構わない。また、ダイオード２２はＰＮ接合型ダイオードに限らず、ショットキーバリアダイオードで構成してもよい。また、ダイオード２２の順方向は、印加電圧の極性に合わせて、上記第１及び第４実施形態の方向に対して逆転しても構わない。
更に、メモリセルを構成するダイオード２２に代えて、整流作用はないものの、一定の印加電圧以上でないと通電しないバリスタ等の非線形素子を用いても、クロスポイント型メモリセルアレイにおける回り込み電流の低減効果を発揮することが可能である。この場合、第３実施形態の回路構成が利用可能である。
〈３〉上記第２及び第５実施形態では、可変抵抗素子５１をビット線に接続し、選択トランジスタ５２のソース領域５６をソース線に接続する構成としたが、可変抵抗素子５１と選択トランジスタ５２の配置を入れ替えて、選択トランジスタをビット線と接続し、可変抵抗素子をソース線に接続するメモリセル構成としてもよい。
〈４〉上記各実施形態では、負荷抵抗特性可変回路１４は、ビット線デコーダ１３、８３とメモリセルアレイ１１、４１の間に、ビット線毎に設けられている。しかし、負荷抵抗特性可変回路１４の配置個所は、ビット線デコーダ１３、８３とメモリセルアレイ１１、４１の間に限定されるものではなく、また、ビット線毎に設けなくても構わない。例えば、図２２に示すように、第１実施形態のブロック構成に対して、負荷抵抗特性可変回路１４を、ビット線デコーダ１３と電圧スイッチ回路１７の間に設け、ビット線デコーダ１３で選択された複数の選択ビット線の夫々に電気的に接続するように構成しても構わない。この場合、複数の選択ビット線の夫々に接続する負荷回路の負荷抵抗特性が、書き込みデータの“０”または“１”の違いに応じて、負荷抵抗特性可変回路１４によって２つの異なる負荷抵抗特性の何れかに設定される。負荷抵抗特性可変回路１４に対する制御は、第１実施形態と同じ要領で行えばよいので、重複する説明は割愛する。
〈５〉上記各実施形態では、セット動作とリセット動作間で、書き換え電圧パルスのパルス幅が同じである場合を想定して説明したが、従来のモノポーラスイッチング動作のような極端なパルス幅の違いではなく、セット動作とリセット動作の何れのパルス幅も１００ｎｓ以下に収まる範囲内で、パルス幅が異なっても構わない。これにより、より短いパルス幅で書き換え動作が完了する方を早く完了させることで、書き換え時の消費電力を抑制することが可能となり、しかも、セット動作とリセット動作に関係なく、１００ｎｓ以下の高速書き換えを維持することが可能となる。
〈６〉上記第１、第３及び第４実施形態では、クロスポイント型のメモリセルアレイの構成において、行方向に複数のワード線を延伸させ、列方向にビット線を延伸させ、同一行に配列された複数のメモリセルの第１端子を共通のワード線に接続し、同一列に配列された複数のメモリセルの第２端子を共通のビット線に接続したが、メモリセルが２端子構造の場合には、ワード線とビット線の関係を入れ替えて、負荷抵抗特性可変回路をワード線に夫々に接続する構成としても、ワード線デコーダとビット線デコーダを同様に入れ替えることで、上記第１、第３及び第４実施形態同様の作用効果を奏することになる。
〈７〉上記各実施形態では、セット動作とリセット動作を高速のモノポーラスイッチング動作により同時に実行する場合を説明したが、メモリセルが１Ｔ１Ｒ型の場合には、例えば、列毎にビット線とソース線の対を設け、セット動作とリセット動作で、ビット線とソース線間に印加する書き換え電圧の極性を入れ替えることで、負電圧を使用せずにバイポーラスイッチング動作によるセット動作とリセット動作を同時に実行することが可能となる。
本発明は、電圧印加によって抵抗特性の変化する可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能であり、特に、可変抵抗素子に対する安定した高速スイッチング動作による複数のメモリセルに対する同時書き換え可能な不揮発性半導体記憶装置の実現に有効である。
本発明に係る不揮発性半導体記憶装置の第１実施形態における概略の回路構成例を示すブロック図 図１に示すクロスポイント型のメモリセルアレイの部分的な構成を示す回路図 図２に示すクロスポイント型メモリセルアレイにおける１Ｄ１Ｒ型メモリセルの模式的な垂直断面図 図３に示す構造の可変抵抗素子の抵抗特性を示す電流電圧特性図 第１実施形態で使用する可変抵抗素子の負荷抵抗を介さない状態で測定した場合の高抵抗状態と低抵抗状態の２つの抵抗特性を示す電流電圧特性図と、負荷抵抗を介した状態で測定した場合の高抵抗状態と低抵抗状態の２つの抵抗特性を示す２種類の電流電圧特性図 第１実施形態で使用する可変抵抗素子に負荷抵抗を介してモノポーラスイッチング動作実験を行った場合の抵抗値の変化を示す図 第１実施形態で使用する可変抵抗素子に負荷抵抗を介してモノポーラスイッチング動作実験を行った場合の抵抗値の変化を示す図 第１実施形態における書き換え対象の選択メモリセルの可変抵抗素子と負荷回路と電圧スイッチ回路の関係を模式的に示すブロック図 第１実施形態におけるメモリセルアレイ、ワード線デコーダ、ビット線デコーダ、負荷抵抗特性可変回路の接続関係を模式的に示す回路図 図９に示す負荷抵抗特性可変回路の回路構成例を示す回路図 負荷抵抗特性可変回路の他の回路構成例を示す回路図 本発明に係る不揮発性半導体記憶装置の第２実施形態における概略の回路構成例を示すブロック図 第２実施形態における１Ｔ１Ｒ型のメモリセルの一構成例を示す模式的な垂直断面図と等価回路図 図１３に示す１Ｔ１Ｒ型のメモリセルを用いたメモリセルアレイの部分的な構成を示す回路図 第２実施形態におけるメモリセルアレイ、ワード線デコーダ、ビット線デコーダ、負荷抵抗特性可変回路の接続関係を模式的に示す回路図 本発明に係る不揮発性半導体記憶装置の第３実施形態における概略の回路構成例を示すブロック図 図１６に示すクロスポイント型のメモリセルアレイの部分的な構成を示す回路図 本発明に係る不揮発性半導体記憶装置の第４実施形態における概略の回路構成例を示すブロック図 第４実施形態におけるメモリセルアレイ、ワード線デコーダ、ビット線デコーダ、負荷抵抗特性可変回路の接続関係を模式的に示す回路図 図１９に示すビット線ドライバの回路構成例を示す回路図 本発明に係る不揮発性半導体記憶装置の第５実施形態における概略の回路構成例を示すブロック図 本発明に係る不揮発性半導体記憶装置の別実施形態における概略の回路構成例を示すブロック図 従来のバイポーラスイッチング動作可能な可変抵抗素子の負荷抵抗を介さない状態で測定した場合の抵抗特性を示す電流電圧特性図 従来のバイポーラスイッチング動作可能な可変抵抗素子の負荷抵抗を介した状態で測定した場合の抵抗特性を示す電流電圧特性図 従来のモノポーラスイッチング動作可能な可変抵抗素子の負荷抵抗を介した状態で測定した場合の抵抗特性を示す２種類の電流電圧特性図 本発明に基づくモノポーラスイッチング動作可能な可変抵抗素子の負荷抵抗を介した状態で測定した場合の抵抗特性を示す２種類の電流電圧特性図 本発明に基づくバイポーラスイッチング動作可能な可変抵抗素子の負荷抵抗を介した状態で測定した場合の抵抗特性を示す電流電圧特性図
符号の説明
１０、４０、６０、８０、９０： 本発明に係る不揮発性半導体記憶装置
１１、４１、６１： メモリセルアレイ
１２、４２： ワード線デコーダ（ワード線選択回路）
１２ａ、４２ａ： ワード線ドライバ
１３、８３： ビット線デコーダ（ビット線選択回路）
１３ａ、８３ａ： ビット線ドライバ
１４： 負荷抵抗特性可変回路
１５： 読み出し回路
１６： 制御回路
１７、６７、８７： 電圧スイッチ回路
１８： アドレス線
１９： データ線
２０： 制御信号線
２１、５１： 可変抵抗素子
２２： ダイオード
２３、５３： 下部電極
２４、５４： 可変抵抗体
２５、５５： 上部電極
２６： Ｐ型半導体層
２７： Ｎ型半導体層
２８： 下部配線
２９： 上部配線
３０、３１： スイッチ回路
３２、８８： インバータ回路
３３、８９： バッファ回路
３４ａ、３４ｂ、３５ａ、３５ｂ、３６、３７： Ｐ型ＭＯＳＦＥＴ
３８： 抵抗制御素子
５２： 選択トランジスタ
５６： ソース領域
５７： ドレイン領域
５８： ゲート電極
ＢＬ、ＢＬ０〜ＢＬ３： ビット線
Ｃ１、Ｃ２： 負荷抵抗特性直線
Ｃ３、Ｃ４： 負荷抵抗特性曲線
ＣＳ０： 列選択信号
Ｍ： メモリセル
ＲＳＢ０〜ＲＳＢ３： 行選択信号
ＲＬＳ０〜ＲＬＳ３： 負荷抵抗切換信号
Ｓｃ１〜Ｓｃ７： 制御信号
Ｔａ、Ｔｂ： 抵抗特性の遷移点
Ｖｃｃ： 供給電圧（電源電圧）
Ｖｐｒ： 書き換え抑止電圧
Ｖｒ： 読み出し電圧
Ｖｓｓ： 接地電圧
Ｖｗｒ： 書き換え電圧
Ｖｗｒ１： セット電圧
Ｖｗｒ２： リセット電圧
ＷＬ、ＷＬ０〜ＷＬ３： ワード線

Claims (11)

  1. ２端子または３端子構造の不揮発性のメモリセルを、行方向及び列方向に夫々複数配列し、同一行に配列された複数の前記メモリセルの第１端子を共通のワード線に接続し、同一列に配列された複数の前記メモリセルの第２端子を共通のビット線に接続してなるメモリセルアレイと、複数の前記ワード線の中から所定数を選択するワード選択回路と、複数の前記ビット線の中から所定数を選択するビット線選択回路と、前記ビット線の夫々に接続する負荷抵抗特性可変回路と、を備えてなる不揮発性半導体記憶装置であって、
    前記メモリセルが、２端子構造の可変抵抗素子を有してなり、
    前記可変抵抗素子が、一方端子を基準とする他方端子への電圧印加を少なくとも正負何れか一方の極性で行った場合に、２端子間の電流電圧特性で規定される抵抗特性が、低抵抗状態と高抵抗状態の安定的に取り得る２つの抵抗特性間を遷移可能であり、前記抵抗特性が低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第１閾値電圧が、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第２閾値電圧より低電圧で、前記抵抗特性が低抵抗状態と高抵抗状態の何れであるかによって記憶状態が定まる可変抵抗素子であり、
    前記負荷抵抗特性可変回路の夫々が、電流電圧特性で規定される２つの異なる負荷抵抗特性を有し、書き換え対象の前記可変抵抗素子の前記抵抗特性を低抵抗状態から高抵抗状態に遷移させる第１書き換え動作と高抵抗状態から低抵抗状態に遷移させる第２書き換え動作の違いに応じて、前記２つの負荷抵抗特性の何れか一方を個別に選択可能に構成され、
    書き換え対象の前記メモリセルに対して、前記第１書き換え動作において印加する第１電圧パルスと前記第２書き換え動作において印加する第２電圧パルスを、前記負荷抵抗特性可変回路と前記ビット線を介して印加する書き換え電圧パルス印加回路が設けられていることを特徴とする不揮発性半導体記憶装置。
  2. 書き換え対象の前記メモリセルが、前記第１書き換え動作を行う前記メモリセルと前記第２書き換え動作を行う前記メモリセルが混在した状態を許容して、同一行に複数存在する場合、
    前記ワード線選択回路が、書き換え対象の前記メモリセルに接続する１本の前記ワード線を選択し、
    前記ビット線選択回路が、書き換え対象の前記メモリセルに接続する複数の前記ビット線を選択し、
    前記ビット線選択回路で選択された選択ビット線に接続する前記負荷抵抗特性可変回路の負荷抵抗特性が、対応する前記選択ビット線に接続する書き換え対象の前記メモリセルの書き換え動作が前記第１書き換え動作と前記第２書き換え動作の何れであるかに応じて設定され、
    前記書き換え電圧パルス印加回路が、前記選択ビット線に接続する前記メモリセルの夫々に対して、対応する前記負荷抵抗特性可変回路と前記選択ビット線を介して、前記第１電圧パルスまたは前記第２電圧パルスを同時に印加することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記負荷抵抗特性可変回路が、前記ビット線の夫々に接続する構成に代えて、書き換え動作時において、前記ビット線選択回路で選択された複数の前記選択ビット線の夫々に電気的に接続するように構成されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
  4. 前記メモリセルが、前記可変抵抗素子とダイオードの直列回路で構成される２端子構造のメモリセルであることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
  5. 前記メモリセルが、前記可変抵抗素子の一方端子とＭＯＳＦＥＴのドレイン端子またはソース端子を接続して構成される３端子構造のメモリセルであり、
    前記メモリセルの前記第１端子が前記ＭＯＳＦＥＴのゲート端子であることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
  6. 前記第１書き換え動作において選択される前記負荷抵抗特性可変回路の前記負荷抵抗特性が、前記第２書き換え動作において選択される前記負荷抵抗特性可変回路の前記負荷抵抗特性より、低い抵抗特性を示すことを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
  7. 前記第１電圧パルスと前記第２電圧パルスの電圧極性が同じであることを特徴とする請求項１〜６の何れか１項に記載の不揮発性半導体記憶装置。
  8. 前記第１電圧パルスと前記第２電圧パルスの夫々の電圧振幅の絶対値が同じであることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
  9. 前記第１電圧パルスと前記第２電圧パルスのパルス幅が何れも１００ｎｓ以下であることを特徴とする請求項７または８に記載の不揮発性半導体記憶装置。
  10. 前記第１電圧パルスと前記第２電圧パルスのパルス幅が同じ長さであることを特徴とする請求項７〜９の何れか１項に記載の不揮発性半導体記憶装置。
  11. 前記可変抵抗素子が、遷移金属を含む酸化物または酸窒化物である可変抵抗体を備えて構成されていることを特徴とする請求項１〜１０の何れか１項に記載の不揮発性半導体記憶装置。
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