JP5032621B2 - 不揮発性半導体メモリ及びその製造方法 - Google Patents

Description

本発明は、不揮発性半導体メモリ及びその製造方法に関する。

特開２００９−１１７００３号公報には、不揮発性記憶素子として、電気的に書き換え可能な可変抵抗素子の抵抗値情報を不揮発に記憶する抵抗変化メモリ（ＲｅＲＡＭ＝Resistive Random Access Memory）が開示されている。

特開２００９−１１７００３号公報

本発明は、メモリセルアレイのリーク電流を低減可能な不揮発性半導体メモリ及びその製造方法を提供することを目的とする。

本発明の一態様に係る不揮発性半導体メモリは、複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線と前記複数のビット線との交差部のそれぞれに対して備えられており、第１のダイオードと抵抗変化型記憶素子とを含む複数のメモリセルと、前記複数のビット線と交差するダミーワード線と、前記複数のワード線と交差するダミービット線と、前記ダミーワード線と前記複数のビット線との交差部、及び、前記ダミービット線と前記複数のワード線との交差部のそれぞれに対して備えられており、それぞれが第２のダイオードを含む複数のダミーセルと、を具備する。

本発明においては、メモリセルアレイのリーク電流を低減させることができる。

図１は、本発明の第１の実施形態に係る不揮発性半導体メモリの構成の一例を示す回路図である。 図２は、通常のＲｅＲＡＭの一例を示す回路図である。 図３は、第１の実施形態に係る不揮発性半導体メモリのメモリセルアレイの選択状態の一例を示すタイミングチャートである。 図４は、本発明の第２の実施形態に係る不揮発性半導体メモリの第１の例を示す回路図である。 図５は、第２の実施形態に係る不揮発性半導体メモリの第２の例を示す回路図である。

以下、図面を参照しながら本発明の各実施形態について説明する。なお、以下の説明において、略又は実質的に同一の機能及び構成要素については、同一符号を付し、必要に応じて説明を行う。

（第１の実施形態）
本実施形態に係る不揮発性半導体メモリは、抵抗変化型記憶素子とダイオードとを直列接続したメモリセルを、行列状に並べたメモリセルアレイを具備する。本実施形態では、不揮発性半導体メモリに対するバイアス機構が備えられる。

まず、抵抗変化型メモリについて説明する。
不揮発性半導体メモリの一種にフラッシュメモリがある。フラッシュメモリは、浮遊ゲートを具備するＭＯＳトランジスタを記憶素子として備える。フラッシュメモリは、情報機器のみならず、電化製品、輸送機器（例えば自動車）など、様々な機器に広く利用されており、大容量化・微細化が図られている。フラッシュメモリにおいては、隣接セル間の干渉の解消、トンネル酸化膜の信頼性の向上が望まれている。

フラッシュメモリの後継として、新規の材料・動作原理を用いた記憶素子を備えるメモリ、セルアレイ構造の３次元積層化などのような新規の特徴を持つメモリが検討されている。これらのような新規のメモリの一種として、抵抗変化型メモリがある。抵抗変化型メモリとして、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＰＲＡＭ（Phase-change RAM）などがある。

ＭＲＡＭは、磁気トンネル接合によるトンネル磁気抵抗効果を用いるメモリである。

ＰＲＡＭは、カルコゲナイド半導体が電流によるジュール熱で結晶層とアモルファス層との間で層転移し、それぞれの状態で抵抗値が変化することを用いるメモリである。

ＭＲＡＭ、ＰＲＡＭではない他の抵抗変化材料、動作原理を用いた抵抗変化型メモリも開発されており、これらを総称してＲｅＲＡＭと呼ぶ。

ＲｅＲＡＭに用いられる抵抗変化材料の一例として、金属酸化物がある。金属酸化物を用いた抵抗変化型メモリには、低抵抗状態と高抵抗状態との間を遷移させるために必要な電圧、電流の極性が異なるバイポーラ型と、正負のどちらでも可能なノンポーラ型とがある。

メモリセルの状態を、高抵抗状態から低抵抗状態に変化させることをセット、低抵抗状態から高抵抗状態に変化させることをリセットと呼ぶ。

ノンポーラ型の抵抗変化型メモリにおいて、セットは、高抵抗状態のセルに特定の電圧（セット電圧）以上の電圧を印加する動作であり、リセットは、低抵抗状態のセルに特定の電流（セット電流）以上の電流を流す動作である。

メモリセルの抵抗の大小の情報は、メモリセルアレイにセット、リセットが起こらない程度のバイアスを印加することで、電流の大小として読み出す。

ノンポーラ型の抵抗変化型メモリはどちらか一方向のみの極性で、セット、リセット、読み出しのメモリ動作が可能である。このため、メモリセルアレイは、ノンポーラ型の抵抗変化型記憶素子とダイオードを直列接続したメモリセルを、ワード線とビット線の交差部に配置して形成される。このように、ワード線とビット線の交差部にメモリセルをクロスポイントセルといい、クロスポイントセルの配置されているメモリセルアレイを、クロスポイントセルアレイという。ノンポーラ型のＲｅＲＡＭでは、このクロスポイントセルアレイが動作する。

このように、ダイオードが用いられているクロスポイントセルは、セル面積を小さくすることができ、３次元構造とすることが容易である。このため、クロスポイントセルは、メモリセルアレイの積層などによる大容量化に適している。

次に、本実施形態に係る不揮発性半導体メモリの構成について説明する。
図１は、本実施形態に係る不揮発性半導体メモリの構成の一例を示す回路図である。

不揮発性半導体メモリ１は、ＲｅＲＡＭであり、メモリセルアレイ２、ワード線駆動回路３、ビット線駆動回路４を具備する。

メモリセルアレイ２では、複数のワード線ＷＬ０〜ＷＬｎと複数のビット線ＢＬ０〜ＢＬｍとが互いに交差している。

ワード線ＷＬ０〜ＷＬｎとビット線ＢＬ０〜ＢＬｍとの各交差部（交差位置）には、ダイオード５ａと抵抗変化型記憶素子５ｂとが直列に接続されているメモリセル５が行列状に配置されている。メモリセル５の一端は、複数のビット線ＢＬ０〜ＢＬｍのうちのいずれかに接続されており、メモリセル５の他端は、複数のワード線ＷＬ０〜ＷＬｎのうちのいずれかに接続されている。

本実施形態では、メモリセル５のダイオード５ａのアノード側がビット線ＢＬ０〜ＢＬｍのいずれかに接続されており、ダイオード５ａのカソード側がワード線ＷＬ０〜ＷＬｎのいずれかに接続されている。

本実施形態では、ダイオード５ａの順方向が、ビット線ＢＬ０〜ＢＬｍからワード線ＷＬ０〜ＷＬｎへ向う方向であるとし、このように配置されているダイオード５ａが用いられる場合の駆動方法・バイアス関係について説明を行う。しかしながら、ダイオード５ａの順方向は逆向きでもよい。ダイオード５ａの向きが逆の場合には、駆動方法・バイアスの関係も逆にすればよい。

データを記憶するためのメモリセルアレイ２の端部には、メモリセルアレイ２に対するバイアスのためのダミーワード線ＤＷＬとダミービット線ＤＢＬとが備えられている。

メモリセルアレイ２では、ダミーワード線ＤＷＬと複数のビット線ＢＬ０〜ＢＬｍとが互いに交差している。

ダミーワード線ＤＷＬとビット線ＢＬ０〜ＢＬｍとの各交差部に、ダイオード６ａを含むダミーセル６が配置されている。

さらに、メモリセルアレイ２では、ダミービット線ＤＢＬと複数のワード線ＷＬ０〜ＷＬｎとが互いに交差している。

ダミービット線ＤＢＬとワード線ＷＬ０〜ＷＬｎとの各交差部に、ダイオード６ａを含むダミーセル６が配置されている。

本実施の形態において、ダイオード６ａのアノード側は、ビット線ＢＬ０〜ＢＬｍとダミービット線ＤＢＬとのうちのいずれかと接続されており、ダイオード６ａのカソード側は、ワード線ＷＬ０〜ＷＬｎとダミーワード線ＤＷＬとのうちのいずれかに接続されている。

本実施の形態において、ダミーセル６はダイオード６ａを備えるが、抵抗変化型記憶素子は備えていない。

本実施形態において、メモリセル５のダイオード５ａとダミーセル６のダイオード６ａとは、同一の構造であり、同一の製造工程で形成される。また、メモリセル５のダイオード５ａの順方向とダミーセル６のダイオード６ａの順方向とは、整合している。

この図１では、ダミーワード線ＤＷＬと、ダミービット線ＤＢＬとの交差部に、セルは形成されていない。

ワード線駆動回路３は、ワード線ＷＬ０〜ＷＬｎ及びダミーワード線ＤＷＬの駆動制御を行う。

ワード線駆動回路３は、ワード線ＷＬ０〜ＷＬｎ及びダミーワード線ＤＷＬのうち、選択されるワード線の電圧を０［Ｖ（ボルト）］とし、非選択のワード線の電圧をフローティング状態とする。

ワード線駆動回路３は、ダミーワード線ＤＷＬを選択状態とし、ワード線ＷＬ０〜ＷＬｎを非選択状態とする。

ワード線駆動回路３は、特定のメモリセルの読み出し又は書き込み時に、特定のメモリセルに接続されているワード線を選択状態とし、特定のメモリセルに接続されていないワード線を非選択状態とする。

ビット線駆動回路４は、ビット線ＢＬ０〜ＢＬｍ及びダミービット線ＤＢＬの駆動制御を行う。

ビット線駆動回路４は、ビット線ＢＬ０〜ＢＬｍ及びダミービット線ＤＢＬのうち、選択されるビット線の電圧をＶＡＲ［Ｖ］とし、非選択のビット線の電圧をフローティング状態とする。

ビット線駆動回路４は、ダミービット線ＤＢＬを選択状態とし、ビット線ＢＬ０〜ＢＬｍを非選択状態とする。

ビット線駆動回路４は、特定のメモリセルの読み出し又は書き込み時に、特定のメモリセルに接続されているビット線を選択状態とし、特定のメモリセルに接続されていないビット線を非選択状態とする。

次に、本実施形態に係る不揮発性半導体メモリ１のバイアス状態について説明する。
ダミーワード線ＤＷＬは選択状態（０［Ｖ］）にされ、ダミービット線ＤＢＬは選択状態（ＶＡＲ［Ｖ］）にされ、ワード線ＷＬ０〜ＷＬｎとビット線ＢＬ０〜ＢＬｍは非選択状態（例えばフローティング状態）にされる。

この結果、ワード線ＷＬ０〜ＷＬｎとビット線ＢＬ０〜ＢＬｍは、ダミーセル６のダイオード６ａを介して、バイアスされる。

特定のメモリセルの読み出し又は書き込み時に、ダミーワード線、ダミービット線、特定のメモリセルに接続されていないワード線及びビット線は、非選択状態（例えばフローティング状態）にされ、特定のメモリセルに接続されているワード線は選択状態（０［Ｖ］）にされ、特定のメモリセルに接続されているビット線は選択状態（ＶＡＲ［Ｖ］）にされる。

この結果、非選択状態のワード線及び非選択状態のビット線は、選択状態のワード線と選択状態のビット線とのうちのいずれか一方に接続されている半選択状態のメモリセルのダイオード５ａを介して、バイアスされる。

以下に、前述した図１の不揮発性半導体メモリ１の駆動制御と、図２に示す通常のＲｅＲＡＭの駆動制御との違いについて説明する。

まず、通常のＲｅＲＡＭ７のメモリセルアレイ８に印加されるワード線電圧及びビット線電圧の制御について説明する。

通常のＲｅＲＡＭ７において、メモリセルアレイ８に印加される電圧はＶＡＲ［Ｖ］とする。ＶＡＲ［Ｖ］は、セット、リセット、読み出しの各動作で異なる適切な値とする。メモリ動作を行わない場合、ワード線ＷＬ０〜ＷＬｎ及びビット線ＢＬ０〜ＢＬｍはすべて０［Ｖ］である。全ワード線ＷＬ０〜ＷＬｎをＶＡＲ［Ｖ］にあげると、メモリセルアレイは、直ちに動作が可能な状態となる。なお、直ちにメモリ動作可能な状態では、全メモリセル５のダイオード５ａには、逆バイアスがかかる。ダイオード５ａには、逆バイアスリークが存在するため、各メモリセル５には微小な逆方向電流が流れる。メモリセルアレイ８が大容量になるほど、リーク電流の総和も大きくなる。このリーク電流の総和はＲｅＲＡＭ７全体の消費電流の大きな割合を占める。

特定のメモリセル（選択メモリセル）のデータを読み出す時、ＲｅＲＡＭ７の図示しない駆動回路は、特定のメモリセルに接続されている選択ワード線を０［Ｖ］に下げ、特定のメモリセルに接続されている選択ビット線をＶＡＲ［Ｖ］に上げる。選択ワード線と選択ビット線の交差部にある特定のメモリセルには、ＶＡＲ［Ｖ］の電圧がかかる。これにより、抵抗変化型記憶素子５ｂの抵抗値に応じた電流が流れる。

選択ワード線上の特定のメモリセルではない他のメモリセルである半選択メモリセルの両端はともに０［Ｖ］であり、選択ビット線上の半選択メモリセルの両端はともにＶＡＲ［Ｖ］であり、電流は流れない。

このようなメモリセルアレイ８への電圧印加方法は、特定のメモリセルの読み出し時に半選択セルから受ける影響をなくし、広い読み出し動作マージンを可能にする。しかしながら、選択ワード線と選択ビット線とに接続されていない非選択メモリセルのリーク電流が大きくなる。その結果、ＲｅＲＡＭ７においてはメモリセルアレイ８のサイズを大きくすることが困難な場合があり、同時に活性化できるメモリセルアレイ８の数が制限される場合があり、同時にアクセスできるビット数が制限される場合があり、バンド幅が低下する場合がある。リーク電流を緩和するために、次に述べるメモリセルアレイ８のバイアス方法がある。

直ちにメモリ動作可能な状態で、ワード線ＷＬ０〜ＷＬｎへのバイアスは、ＶＡＲ−Ｖａ［Ｖ］、ビット線ＢＬ０〜ＢＬｍへのバイアスはＶａ［Ｖ］とする。

このとき各メモリセル５には、ＶＡＲ−２Ｖａ［Ｖ］が逆方向バイアスされることになり、２Ｖａ［Ｖ］のバイアス減少の分、逆方向リーク電流は減少する。

メモリ動作時、選択ワード線を０［Ｖ］、選択ビット線をＶＡＲ［Ｖ］とする。特定のメモリセルには、ＶＡＲ［Ｖ］が順方向バイアスされることは前と同様である。しかしながら、選択ワード線と非選択ビット線、非選択ワード線と選択ビット線の間にある半選択メモリセルは、Ｖａ［Ｖ］の順方向にバイアスされることになり、順方向リーク電流が発生する。

一本当たりの非選択ワード線、非選択ビット線に接続される非選択メモリセル数を、Ｍ，Ｎとすると、非選択セルの数は、Ｍ×Ｎであり、一方、半選択セルの数は、Ｍ＋Ｎであり、メモリセルアレイ８全体としてリーク電流を抑制するためには、非選択メモリセルのリーク電流を減少させることが、半選択セルのリーク電流を現象させることよりも効果が大きい。Ｖａ［Ｖ］の電圧値を適切に与えれば、メモリ動作に与える影響を小さく抑えつつ、メモリセルアレイ８全体のリーク電流を大きく減少させることが可能である。

このバイアス方法により、ダイオード５ａの特性にもよるが、Ｍ，Ｎが数Ｋビット〜十数ビットの場合で、Ｖａが０．５［Ｖ］程度のメモリセルアレイ８全体のリーク電流を、一桁以上低下させることが可能である。

しかしながら、このように、非選択ワード線、非選択ビット線のバイアスにＶａ［Ｖ］のオフセットを設けるには、内部電源回路を設け、ＶＡＲ−Ｖａ［Ｖ］，Ｖａ［Ｖ］のバイアスを内部で発生させる必要があり、面積及び動作時の消費電流が余分に必要となる。その結果、リーク電流削減効果が小さくなる場合がある。

上記のようなバイアス方法とは異なる本実施形態に係る不揮発性半導体メモリ１の駆動制御について以下で説明する。

図３は、本実施形態に係る不揮発性半導体メモリ１のメモリセルアレイ２の選択状態の一例を示すタイミングチャートである。この図３では、直ちにメモリ動作可能な状態（メモリセル５の逆バイアス状態）、ワード線ＷＬ０及びビット線ＢＬ０の選択、直ちにメモリ動作可能な状態、ワード線ＷＬ１とビット線ＢＬ１の選択、と状態が変化する場合のダミーワード線ＤＷＬ、ダミービット線ＤＢＬ、ワード線ＷＬ０、ビット線ＢＬ０、ワード線ＷＬ１、ビット線ＢＬ１の電圧波形の変化の一例を示している。

最初の直ちにメモリ動作可能な状態において、ワード線駆動回路３、ビット線駆動回路４は、ワード線ＷＬ０〜ＷＬｎとビット線ＢＬ０〜ＢＬｍを、フローティング状態とし、ダミーワード線ＤＷＬを選択状態の０［Ｖ］とし、ダミービット線ＤＢＬを選択状態のＶＡＲ［Ｖ］とする。

この直ちにメモリ動作可能な状態では、ダミーワード線ＤＷＬ、ダミービット線ＤＢＬが選択状態であるため、ビット線ＢＬ０〜ＢＬｍ及びワード線ＷＬ０〜ＷＬｎは、ダミーセル６を介して、それぞれＶＦ［Ｖ］、ＶＡＲ−ＶＦ［Ｖ］にバイアスされる。

ＶＦ［Ｖ］はダイオード６ａの順方向電圧降下であり、この電圧ＶＦ［Ｖ］以下では、ダイオード６ａにほとんど電流が流れない。

時刻ｔ０で、ワード線駆動回路３、ビット線駆動回路４は、ダミーワード線ＤＷＬ、ダミービット線ＤＢＬの選択を解除してフローティング状態とし、ワード線ＷＬ０及びビット線ＢＬ０をそれぞれ０［Ｖ］、ＶＡＲ［Ｖ］の選択状態とする。

これにより、選択ワード線ＷＬ０及び選択ビット線ＢＬ０の交差位置の選択メモリセルに対するメモリ動作が実行される。

この時、選択ワード線ＷＬ０、選択ビット線ＢＬ０上の半選択セルを介して非選択ビット線ＢＬ１〜ＢＬｍ、非選択ワード線ＷＬ１〜ＷＬｎがバイアスされるので、半選択メモリセルが高抵抗の場合であっても、保持力がゼロにならず、非選択ビット線ＢＬ１〜ＢＬｍ及び非選択ワード線ＷＬ１〜ＷＬｎの電圧の変化は小さい。

時刻ｔ１で、メモリセルアレイ２は、直ちにメモリ動作可能な状態となっている。この時刻ｔ１の直ちにメモリ動作可能な状態は、先で説明した最初の直ちにメモリ動作可能な状態と同様であるため、説明を省略する。

時刻ｔ２で、メモリセルアレイ２は、ワード線駆動回路３、ビット線駆動回路４は、ダミーワード線ＤＷＬ、ダミービット線ＤＢＬの選択を解除し、ワード線ＷＬ１及びビット線ＢＬ１をそれぞれ０［Ｖ］、ＶＡＲ［Ｖ］の選択状態とする。

これにより、選択ワード線ＷＬ１及び選択ビット線ＢＬ１の交差位置の選択メモリセルに対するメモリ動作が実行される。

この時、上記のワード線ＷＬ０及びビット線ＢＬ０が選択されている場合と同様に、選択ワード線ＷＬ１、選択ビット線ＢＬ１上の半選択セルを介して非選択ビット線ＢＬ０，ＢＬ２〜ＢＬｍ、非選択ワード線ＷＬ０，ＷＬ２〜ＷＬｎがバイアスされるので、半選択メモリセルが高抵抗の場合であっても保持力がゼロにならず、非選択ビット線ＢＬ０，ＢＬ２〜ＢＬｍ、非選択ワード線ＷＬ０，ＷＬ２〜ＷＬｎの電圧の変化は小さい。

上述した本実施形態に係る不揮発性半導体メモリ１においては、非選択セルのリーク電流を小さくすることができる。その結果、一つのメモリセルアレイを大きくすることができ、小さいメモリセルアレイを多く備える場合よりもワードライン駆動装置及びビットライン駆動装置とメモリセルアレイとの接続部分などの面積を小さくすることができ、集積度を高めることができ、メモリ装置全体でサイズを小さくすることができる。

また、非選択セルのリーク電流を小さくすることができることにより、メモリセルアレイの同時活性化数を多くすることができ、同時にアクセス可能なビット数を多くすることができ、バンド幅を高くすることができる。

以上説明した本実施形態では、情報記憶用のメモリセル５とは別に、ダミーセル６ａが備えられており、直ちにメモリ動作可能な状態において、ダミーセル６を介して、メモリセルアレイ２がバイアスされる。

本実施形態に係る不揮発性半導体メモリ１においては、ダミーセル６のダイオード６ａを介してメモリセルアレイ２がバイアスされ、ダイオードの順方向電圧降下ＶＦ［Ｖ］分のオフセットを持つバイアスを、自動的にメモリセルアレイ２に与えることができる。これにより、内部電源回路を用いることなく、適切なオフセットを与えることができ、新たな回路による面積増加、消費電流増加を防止することができ、メモリセルアレイ２のリーク電流の低減を実現できる。本実施の形態においては、高い読み出しバンド幅と、小さなチップ面積の抵抗変化型メモリを実現することができる。

本実施形態に係る不揮発性半導体メモリ１においては、特定メモリセルの読み出し又は書き込み時（メモリ動作時）に、選択ワード線及び選択ビット線上の半選択セルを介して非選択ビット線及び非選択ワード線がバイアスされるため、半選択メモリセルが高抵抗であっても、非選択ワード線及び非選択ビット線の電圧の変化を小さくすることができる。

本実施形態では、直ちにメモリ動作可能な状態において、電圧制御を行うワード線、ビット線をダミーワード線とダミービット線のみにすることができるため、消費電力を削減することができる。

本実施形態では、特定メモリセルの読み出し又は書き込み時において、電圧制御を行うワード線、ビット線を、選択ビット線と選択ワード線のみにすることができるため、消費電力を削減することができる。

本実施形態では、通常のメモリセル５のダイオード５ａと、ダミーセル６のダイオード６ａとが同じ構造を持つため、同時工程で製造することができる。このため、製造工程が複雑になることを防止することができ、製造コストの増加を防ぐことができる。

本実施形態において、ワード線駆動回路３及びビット線駆動回路４は、通常のメモリセル５に対する読み出し又は書き込み時に、ダミーワード線ＤＷＬ及びダミービット線ＤＢＬをフローティング状態としている。しかしながら、ワード線ＷＬ０〜ＷＬｎのうちのいずれかとビット線ＢＬ０〜ＢＬｍのうちのいずれかが選択状態の場合に、ワード線駆動回路３及びビット線駆動回路４は、ダミーワード線ＤＷＬ及びダミービット線ＤＢＬに対して、逆バイアス状態となるような電圧駆動を行うとしてもよい。

具体的には、ワード線駆動回路３は、メモリセルの読み出し又は書き込み時に、ダミーワード線ＤＷＬをＶＡＲ［Ｖ］でバイアスし、ワード線駆動回路４は、メモリセルの読み出し又は書き込み時に、ダミービット線ＤＢＬを０［Ｖ］としてもよい。

（第２の実施形態）
本実施の形態においては、上記第１の実施形態の変形例について説明する。

図４は、本実施形態に係る不揮発性半導体メモリの第１の例を示す回路図である。

上記第１の実施形態で説明した不揮発性半導体メモリ１のダミーセル６には、ダイオード６ａが備えられているが、抵抗変化型記憶素子は備えられていない。

これに対して、この図４の不揮発性半導体メモリ１Ａのメモリセルアレイ２Ａは、ダイオード９ａと抵抗変化型記憶素子９ｂを備えたダミーセル９を備えている。

ダミーセル９の抵抗変化型記憶素子９ｂの状態が低抵抗であるほど、直ちにメモリ動作可能な状態になるまでの時間が短くなる。したがって、不揮発性半導体メモリ１Ａは、動作開始前に、抵抗変化型記憶素子９ｂを低抵抗に設定する。ダミーセル９は、不揮発性であるため、この低抵抗設定は不揮発性半導体メモリ１Ａの出荷前に１回行うのみでよい。

この不揮発性半導体メモリ１Ａにおいては、メモリセル５とダミーセル９の製造工程を共通化でき、同時に作成することができる。

不揮発性半導体メモリ１Ａにおいては、抵抗変化型記憶素子９ｂのないダミーセル６の製造に余分なコストがかかる場合に、この製造コストが増加することを防止することができる。

また、不揮発性半導体メモリ１Ａにおいては、抵抗変化型記憶素子９ｂのないダミーセル６を製造すると製造工程が複雑化する場合に、製造工程の簡素化を図ることができる。

図５は、本実施形態に係る不揮発性半導体メモリの第２の例を示す回路図である。

上記第１の実施形態で説明した不揮発性半導体メモリ１及び上記図４の不揮発性半導体メモリ１Ａでは、ダミーワード線ＤＷＬとダミービット線ＤＢＬとの交差部が形成されていない。

これに対して、この図５の不揮発性半導体メモリ１Ｂのメモリセルアレイ２Ｂは、ダミーワード線ＤＷＬとダミービット線ＤＢＬとの交差部に、絶縁が確保される構造が形成されている。

例えば、このダミーワード線ＤＷＬとダミービット線ＤＢＬとの交差部には、ダミーセル９が形成され、このダミーワード線ＤＷＬとダミービット線ＤＢＬとの交差部のダミーセル９に対しては、フォーミングを行わないことで、絶縁が確保される。

この不揮発性半導体メモリ１Ｂにおいては、メモリセル５とダミーセル９、ワード線ＷＬ０〜ＷＬｎとダミーワード線ＤＷＬ、ビット線ＢＬ０〜ＢＬｍとダミービット線ＤＢＬの製造をそれぞれ共通化でき、同一工程で製造可能である。

不揮発性半導体メモリ１Ｂでは、メモリセルアレイ２Ｂの製造コストの増加防止、製造工程の簡素化を図ることができる。

なお、この不揮発性半導体メモリ１Ｂにおいては、ダミーワード線ＤＷＬとダミービット線ＤＢＬとの交差部にフォーミングされていないダミーセル９を形成することで、ダミーワード線ＤＷＬとダミービット線ＤＢＬとの間の絶縁を確保しているが、これに変えて、ダミーワード線ＤＷＬとダミービット線ＤＢＬとの交差部にキャパシタを設けるなど、他の手法により絶縁性を確保するとしてもよい。また、ダミーワード線ＤＷＬとダミービット線ＤＢＬとの間に備えられた可変抵抗素子に、通常のリセット動作で用いられる電流よりも大きい電流を流してこの可変抵抗素子を高抵抗状態とすることで、ダミーワード線ＤＷＬとダミービット線ＤＢＬとの間の絶縁性を確保するとしてもよい。さらに、ダミーワード線ＤＷＬとダミービット線ＤＢＬとの間に備えられた素子に大きな電流を流してこの素子を破壊することで、ダミーワード線ＤＷＬとダミービット線ＤＢＬとの間の絶縁性を確保するとしてもよい。

上記各実施形態の不揮発性半導体メモリ１，１Ａ，１Ｂにおいては、ダミーワード線ＤＷＬ及びダミービット線ＤＢＬがそれぞれ１本ずつ備えられているが、メモリセルアレイのサイズに応じて、ダミーワード線ＤＷＬ及びダミービット線ＤＢＬの本数は自由に変更することができる。

上記各実施形態の不揮発性半導体メモリ１，１Ａ，１Ｂにおいては、ダミーワード線ＤＷＬ及びダミービット線ＤＢＬがメモリセルアレイ２，２Ａ，２Ｂの端部に備えられているが、これに限定されるものではない。例えば、ダミーワード線ＤＷＬは、ワード線ＷＬ０〜ＷＬｎのいずれかの間に配置されていてもよい。例えば、ダミービット線ＤＢＬは、ワード線ＢＬ０〜ＢＬｍのいずれかの間に配置されていてもよい。

上記各実施形態において説明した各構成要素は、自由に組み合わせることができ、自由に分割することができる。

本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。

１，１Ａ，１Ｂ…不揮発性半導体メモリ、２，８，２Ａ，２Ｂ，８…メモリセルアレイ、３…ワード線駆動回路、４…ビット線駆動回路、５…メモリセル、５ａ，６ａ，９ａ…ダイオード、５ｂ，９ｂ…抵抗変化型記憶素子、６，９…ダミーセル、７…ＲｅＲＡＭ。

Claims (8)

1. 複数のワード線と、
   前記複数のワード線と交差する複数のビット線と、
   前記複数のワード線と前記複数のビット線との交差部のそれぞれに対して備えられており、第１のダイオードと抵抗変化型記憶素子とを含む複数のメモリセルと、
   前記複数のビット線と交差するダミーワード線と、
   前記複数のワード線と交差するダミービット線と、
   前記ダミーワード線と前記複数のビット線との交差部、及び、前記ダミービット線と前記複数のワード線との交差部のそれぞれに対して備えられており、それぞれが第２のダイオードを含む複数のダミーセルと
   を具備する不揮発性半導体メモリ。
2. 直ちにメモリ動作可能な状態として、前記ダミーワード線と前記ダミービット線とを選択状態とし、前記複数のワード線と前記複数のビット線とを非選択状態とし、前記複数のワード線及び前記複数のビット線を、前記複数のダミーセルの前記第２のダイオードを介して、バイアスする駆動手段をさらに具備する請求項１記載の不揮発性半導体メモリ。
3. 前記駆動手段は、
   特定のメモリセルに対する読み出し又は書き込み時に、
   前記ダミーワード線と前記ダミービット線とを非選択状態とし、
   前記複数のワード線のうち前記特定のメモリセルと接続されていないワード線を非選択状態とし、
   前記複数のビット線のうち前記特定のメモリセルと接続されていないビット線を非選択状態とし、
   前記複数のワード線のうち前記特定のメモリセルと接続されているワード線を選択状態とし、
   前記複数のビット線のうち前記特定のメモリセルと接続されているビット線を選択状態とし、
   前記非選択状態のワード線及び前記非選択状態のビット線を、前記複数のメモリセルのうち前記選択状態のワード線と前記選択状態のビット線とのうちの一方に接続されている半選択状態のメモリセルの前記第１のダイオードを介して、バイアスする
   ことを特徴とする請求項２記載の不揮発性半導体メモリ。
4. 前記駆動手段は、
   前記ダミーワード線と前記ダミービット線とが非選択状態の場合、前記複数のダミーセルのそれぞれが逆バイアス状態となるような電圧を、前記ダミーワード線と前記ダミービット線とに印加する
   ことを特徴とする請求項２又は請求項３記載の不揮発性半導体メモリ。
5. 前記複数のダミーセルは、さらに、低抵抗設定されるダミー用抵抗変化型記憶素子を具備することを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体メモリ。
6. 前記ダミーワード線と前記ダミービット線との交差部に備えられる絶縁手段をさらに具備することを特徴とする請求項１乃至請求項５のいずれか１項に記載の不揮発性半導体メモリ。
7. 前記絶縁手段は、第３のダイオードと絶縁用抵抗変化型記憶素子とを具備し、
   前記第３のダイオードと前記絶縁用抵抗変化型記憶素子とを含むセルに対して、フォーミングが行われない
   ことを特徴とする請求項６記載の不揮発性半導体メモリ。
8. 前記複数のメモリセルと前記複数のダミーセルとを、同一工程で製造する請求項１乃至請求項７のいずれか１項に記載の不揮発性半導体メモリの製造方法。

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