KR100890641B1 - 저항체를 이용한 비휘발성 메모리 장치 - Google Patents
저항체를 이용한 비휘발성 메모리 장치 Download PDFInfo
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Abstract
Description
레이어 어드레스(LADDR) | 선택 신호 | |||||
A0 | A1 | DEC_B1 | DEC_B2 | DEC_B3 | DEC_B4 | DEC_B5 |
0 | 0 | 1 | 1 | 0 | 0 | 0 |
0 | 1 | 0 | 1 | 1 | 0 | 0 |
1 | 0 | 0 | 0 | 1 | 1 | 0 |
1 | 1 | 0 | 0 | 0 | 1 | 1 |
Claims (22)
- 제1 방향으로 연장되어 형성된 다수의 제1 비트 라인;상기 다수의 제1 비트 라인 상에, 상기 제1 방향과 다른 제2 방향으로 연장되어 형성된 다수의 워드 라인;상기 다수의 워드 라인 상에, 상기 제1 방향으로 연장되어 형성된 다수의 제2 비트 라인; 및다수의 트윈 메모리 셀(twin memory cell)로서, 상기 각 트윈 메모리 셀은 상기 제1 비트 라인과 상기 워드 라인 사이에 커플링된 제1 메모리 셀과, 상기 워드 라인과 상기 제2 비트 라인 사이에 커플링된 제2 메모리 셀을 포함하되,상기 제1 및 제2 메모리 셀의 극성은 동일한 방향으로 배치되고, 상기 제1 및 제2 메모리 셀에는 서로 다른 데이터가 저장되는 다수의 트윈 메모리 셀을 포함하는 비휘발성 메모리 장치.
- 삭제
- 제 1항에 있어서,상기 다수의 트윈 메모리 셀 중 라이트 또는 리드할 트윈 메모리 셀을 선택하는 선택 회로와,상기 다수의 제1 및 제2 비트 라인과 커플링되고, 상기 선택된 트윈 메모리 셀에 데이터를 라이트하는 라이트 회로와,상기 다수의 제1 및 제2 비트 라인과 커플링되고, 상기 선택된 트윈 메모리 셀로부터 데이터를 리드하는 리드 회로와,상기 다수의 워드 라인과 커플링된 워드 라인 드라이버를 더 포함하는 비휘발성 메모리 장치.
- 제 3항에 있어서,상기 라이트 회로는 상기 선택된 트윈 메모리 셀과 커플링된 제1 및 제2 비트 라인에 각각 제1 및 제2 라이트 전압을 제공하고 상기 워드 라인 드라이버는 상기 선택된 트윈 메모리 셀과 커플링된 워드 라인에 제1 전압을 제공하되,상기 제1 라이트 전압과 상기 제1 전압의 레벨 차이와, 상기 제2 라이트 전압과 상기 제1 전압의 레벨 차이는 각각 라이트 임계 전압 이상인 비휘발성 메모리 장치.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 4항에 있어서,상기 제1 및 제2 라이트 전압은 양전압이고 상기 제1 전압은 접지 전압인 경우에는 상기 제1 메모리 셀에 제1 데이터가 라이트되고 상기 제2 메모리 셀에 상기 제1 데이터와 다른 제2 데이터가 동시에 라이트되고,상기 제1 및 제2 라이트 전압은 접지 전압이고 상기 제1 전압은 양전압인 경 우에는 상기 제1 메모리 셀에 상기 제2 데이터가 라이트되고 상기 제2 메모리 셀에 상기 제1 데이터가 라이트되는 비휘발성 메모리 장치.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 4항에 있어서,상기 제1 및 제2 라이트 전압은 양전압이고 상기 제1 전압은 음전압인 경우에는 상기 제1 메모리 셀에 제1 데이터가 라이트되고 상기 제2 메모리 셀에 상기 제1 데이터와 다른 제2 데이터가 동시에 라이트되고,상기 제1 및 제2 라이트 전압은 음전압이고 상기 제1 전압은 양전압인 경우에는 상기 제1 메모리 셀에 상기 제2 데이터가 라이트되고 상기 제2 메모리 셀에 상기 제1 데이터가 라이트되는 비휘발성 메모리 장치.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 4항에 있어서,상기 워드 라인 드라이버는 상기 비선택된 트윈 메모리 셀과 커플링된 워드 라인에 제2 전압을 제공하되, 상기 제1 라이트 전압과 상기 제2 전압의 레벨 차이와, 상기 제2 라이트 전압과 상기 제2 전압의 레벨 차이는 각각 라이트 임계 전압 미만인 비휘발성 메모리 장치.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 4항에 있어서,상기 워드 라인 드라이버는 상기 비선택된 트윈 메모리 셀과 커플링된 워드 라인을 플로팅시키는 비휘발성 메모리 장치.
- 제 3항에 있어서,상기 리드 회로는 상기 선택된 트윈 메모리 셀과 커플링된 제1 및 제2 비트 라인에 각각 제1 및 제2 리드 전압을 제공하고 상기 워드 라인 드라이버는 상기 선택된 트윈 메모리 셀과 커플링된 워드 라인에 제3 전압을 제공하되, 상기 제1 리드 전압과 상기 제3 전압의 레벨 차이와, 상기 제2 리드 전압과 상기 제3 전압의 레벨 차이는 각각 문턱 전압보다 크고 라이트 임계 전압보다 작은 비휘발성 메모리 장치.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 9항에 있어서,상기 제1 및 제2 리드 전압은 양전압이고, 상기 제3 전압은 음전압 또는 접지 전압인 비휘발성 메모리 장치.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 9항에 있어서,상기 제1 및 제2 리드 전압은 음전압 또는 접지 전압이고, 상기 제3 전압은 양전압인 비휘발성 메모리 장치.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 9항에 있어서,상기 워드 라인 드라이버는 상기 비선택된 트윈 메모리 셀과 커플링된 워드 라인에 제4 전압을 제공하되, 상기 제1 리드 전압과 상기 제4 전압의 레벨 차이와, 상기 제2 리드 전압과 상기 제4 전압의 레벨 차이는 각각 문턱 전압보다 작은 비휘발성 메모리 장치.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제 9항에 있어서,상기 워드 라인 드라이버는 상기 비선택된 트윈 메모리 셀과 커플링된 워드 라인을 플로팅시키는 비휘발성 메모리 장치.
- 제 1항에 있어서,상기 제1 및 제2 메모리 셀은 각각 가변 저항 소자와 양방향 억세스 소자를 포함하는 비휘발성 메모리 장치.
- 다수의 메모리 셀 레이어(layer)가 수직으로 적층된 스택형 메모리 셀 어레이로서, 상기 각 메모리 셀 레이어는 다수의 트윈 메모리 셀을 포함하고, 각 트윈 메모리 셀은 서로 다른 데이터가 저장되는 상기 제1 및 제2 메모리 셀을 포함하는 스택형 메모리 셀 어레이;상기 다수의 메모리 셀 레이어에서 라이트 또는 리드할 트윈 메모리 셀을 선택하는 선택 회로;상기 선택된 트윈 메모리 셀에 데이터를 라이트하는 라이트 회로; 및상기 선택된 트윈 메모리 셀로부터 데이터를 리드하는 리드 회로를 포함하는 비휘발성 메모리 장치.
- 제 15항에 있어서, 상기 스택형 메모리 셀 어레이는수직 방향으로 교대로 적층된 제1 내지 제n+1(단, n은 자연수) 비트 라인과 제1 내지 제n 워드 라인으로서, 상기 제1 내지 제n+1 비트 라인은 제1 방향으로 연장되어 형성되고 제1 내지 제n 워드 라인은 상기 제1 방향과 다른 제2 방향으로 연장되어 형성된 제1 내지 제n+1 비트 라인과 제1 내지 제n 워드 라인과,상기 제1 내지 제n+1 비트 라인과 제1 내지 제n 워드 라인이 교차되는 영역에 정의된 다수의 트윈 메모리 셀을 포함하는 비휘발성 메모리 장치.
- 제 16항에 있어서,상기 스택형 메모리 셀 어레이는 n개의 메모리 셀 레이어가 수직으로 적층되고,제k(단, 1≤k≤n, k는 자연수) 메모리 셀 레이어는 다수의 트윈 메모리 셀을 포함하되, 상기 트윈 메모리 셀은 제k 비트 라인과 제k 워드 라인 사이에 커플링된 제1 메모리 셀과, 상기 제k 워드 라인과 제k+1 비트 라인 사이에 커플링된 제2 메모리 셀을 포함하는 비휘발성 메모리 장치.
- 제 17항에 있어서,상기 동일한 메모리 셀 레이어 내에 위치하는 트윈 메모리 셀의 제1 및 제2 메모리 셀의 극성은 동일한 방향으로 배치되고,제a(단, 1≤a≤n, a는 홀수) 메모리 셀 레이어에 포함된 트윈 메모리 셀의 제1 및 제2 메모리 셀의 극성과, 제b(단, 1≤b≤n, b는 짝수) 메모리 셀 레이어에 포함된 트윈 메모리 셀의 제1 및 제2 메모리 셀의 극성은 서로 다른 방향으로 배치된 비휘발성 메모리 장치.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제 18항에 있어서,상기 라이트 회로 및 리드 회로는 제1 및 제2 노드에 커플링되고,상기 제a 메모리 셀 레이어의 비트 라인은 상기 제1 노드와 커플링되고, 상기 제b 메모리 셀 레이어의 비트 라인은 상기 제2 노드와 커플링되는 비휘발성 메모리 장치.
- 제 17항에 있어서,상기 동일한 메모리 셀 레이어 내에 위치하는 트윈 메모리 셀의 제1 및 제2 메모리 셀의 극성은 동일한 방향으로 배치되고,제a(단, 1≤a≤n, a는 홀수) 메모리 셀 레이어에 포함된 트윈 메모리 셀의 제1 및 제2 메모리 셀의 극성과, 제b(단, 1≤b≤n, b는 짝수) 메모리 셀 레이어에 포함된 트윈 메모리 셀의 제1 및 제2 메모리 셀의 극성은 서로 동일한 방향으로 배치된 비휘발성 메모리 장치.
- 청구항 21은(는) 설정등록료 납부시 포기되었습니다.제 20항에 있어서,상기 라이트 회로 및 리드 회로는 제1 및 제2 노드와 커플링되고,상기 제a 메모리 셀 레이어의 비트 라인들은 제3 노드와 커플링되고, 상기 제b 메모리 셀 레이어의 비트 라인들은 제4 노드와 커플링되고,상기 제1 및 제2 노드와, 상기 제3 및 제4 노드 사이에 배치되고, 선택 신호를 제공받아 상기 제3 및 제4 노드를 각각 상기 제1 및 제2 노드와 커플링시키거나, 상기 제3 및 제4 노드를 각각 상기 제2 및 제1 노드와 커플링시키는 멀티플렉서를 더 포함하는 비휘발성 메모리 장치.
- 청구항 22은(는) 설정등록료 납부시 포기되었습니다.제 21항에 있어서,상기 선택 신호는 레이어 어드레스인 비휘발성 메모리 장치.
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