KR20170097811A

KR20170097811A - 저항성 메모리 장치 및 이를 위한 전압 생성 회로

Info

Publication number: KR20170097811A
Application number: KR1020160019050A
Authority: KR
Inventors: 김태호
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2016-02-18
Filing date: 2016-02-18
Publication date: 2017-08-29
Also published as: CN107093454A; US20170243641A1; CN107093454B; US9881672B2

Abstract

본 기술의 일 실시예에 의한 저항성 메모리 장치는 한 쌍의 메모리 셀이 제 1 신호라인을 공유하면서 한 쌍의 제 2 신호라인 간에 직렬 접속되는 복수의 저항성 메모리 셀을 포함하는 메모리 영역, 리드 전압 결정 모드시, 상보 데이터를 저장하고 있는 적어도 한 쌍의 메모리 셀의 스위칭 상태에 기초하여 리드 전압 코드를 생성하도록 구성되는 전압 생성 회로 및 리드 전압 코드에 대응하는 리드 전압을 생성하도록 구성되는 전압 제공부를 포함하도록 구성될 수 있다.

Description

저항성 메모리 장치 및 이를 위한 전압 생성 회로{Resistive Memory Apparatus and Voltage Generating Circuit}

본 발명은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 저항성 메모리 장치 및 이를 위한 전압 생성 회로에 관한 것이다.

저항성 메모리 장치는 저비용, 랜덤 액세스, 고속 동작, 낮은 소비 전력, 비휘발성 특성 등의 장점들만을 융합한 차세대 메모리 장치로 주목받고 있다.

저항성 메모리 장치는 한 쌍의 전극 사이에 데이터 저장물질층을 배치하고, 전류 또는 전압을 인가하여 데이터 저장물질층의 저항 상태를 변화시켜 데이터를 기록하는 메모리 장치이다.

저항성 메모리 장치의 하나인 상변화 메모리 장치는 액세스 소자와 상변화 물질로 이루어지는 데이터 저장물질층을 기본 구성으로 한다. 상변화 메모리 장치에 데이터를 라이트(프로그램)하기 위해 워드라인과 비트라인 간에 기 설정된 전압을 인가하면 데이터 저장물질층에 라이트 전류가 인가되어 데이터 저장물질층의 저항 상태를 결정 상태(저저항 상태) 또는 비정질 상태(고저항 상태)로 변화시킬 수 있다.

저항성 메모리 장치를 구성하는 데이터 저장물질은 온도 등과 같은 주변 환경, 라이트 동작시 발생하는 열, 라이트 이후의 경과 시간에 따라 저항상태가 변화되는 디스터번스(Disturbance) 현상이 발현되는 특성이 있다.

그러므로 저항성 메모리 장치에 저장된 데이터를 정확하게 판독하기 위한 방안이 필요하다.

본 기술의 실시예는 리드 전압을 주기적으로 재설정할 수 있는 저항성 메모리 장치 및 이를 위한 전압 생성 회로를 제공할 수 있다.

본 기술의 일 실시예에 의한 저항성 메모리 장치는 한 쌍의 메모리 셀이 제 1 신호라인을 공유하면서 한 쌍의 제 2 신호라인 간에 직렬 접속되는 복수의 저항성 메모리 셀을 포함하는 메모리 영역; 리드 전압 결정 모드시, 상보 데이터를 저장하고 있는 적어도 한 쌍의 메모리 셀의 스위칭 상태에 기초하여 리드 전압 코드를 생성하도록 구성되는 전압 생성 회로; 및 상기 리드 전압 코드에 대응하는 리드 전압을 생성하도록 구성되는 전압 제공부;를 포함하도록 구성될 수 있다.

본 기술의 일 실시예에 의한 전압 생성 회로는 상기 리드 전압 결정 모드시, 제 1 신호라인을 공유하면서 한 쌍의 제 2 신호라인 간에 직렬 접속되며 상호 데이터를 저장하고 있는 상기 적어도 한 쌍의 메모리 셀의 스위칭 상태에 기초하여 리드 전압 코드를 생성하도록 구성되는 전압 결정부; 및 상기 리드 전압 결정 모드시, 적어도 한 쌍의 메모리 셀의 상기 제 2 신호라인에 상기 리드 전압 코드에 대응하는 리드 전압을 인가하도록 구성되는 경로 설정부;를 포함하도록 구성될 수 있다.

본 기술에 의하면 기 설정된 주기마다 리드 전압을 가변시킬 수 있다. 따라서 동작 환경에 강한 내성을 갖는 저항성 메모리 장치를 제공할 수 있다.

도 1은 일 실시예에 의한 저항성 메모리 장치의 구성도이다.
도 2는 일 실시예에 의한 메모리 영역의 구성도이다.
도 3은 일 실시예에 의한 저항성 메모리 셀의 구성도이다.
도 4는 일 실시예에 의한 전압 생성 회로를 포함하는 저항성 메모리 장치의 구성도이다.
도 5는 일 실시예에 의한 전압 결정부의 구성도이다
도 6은 일 실시예에 의한 전압 생성 회로를 포함하는 저항성 메모리 장치의 구성도이다.
도 7은 일 실시예에 의한 전압 결정부의 구성도이다.
도 8 내지 도 12는 실시예들에 의한 전자장치의 구성도이다.

이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.

도 1은 일 실시예에 의한 저항성 메모리 장치의 구성도이다.

도 1을 참조하면, 일 실시예에 의한 저항성 메모리 장치(10)는 메모리 영역(110), 로우 선택부(120), 컬럼 선택부(130), 읽기 쓰기 회로부(140), 전압 제공부(150), 전압 생성 회로(160) 및 컨트롤러(170)를 포함할 수 있다.

메모리 영역(110)은 워드라인 및 비트라인 간에 접속된 저항성 메모리 셀을 어레이로 배열하여 구성할 수 있다. 일 실시예에서, 메모리 영역(110)은 적어도 2층 이상의 적층 어레이 구조를 가질 수 있다. 다른 관점에서, 메모리 영역(110)은 한 쌍의 메모리 셀이 기 설정된 제 1 신호라인을 공유하면서 한 쌍의 제 2 신호라인 간에 직렬 접속되도록 반도체 기판의 평판면에 대해 수직 방향으로 형성되는 크로스 포인트 어레이 구조를 가질 수 있다.

일 실시예에서, 메모리 영역(110)은 복수의 메모리 셀 쌍을 구비하며, 각 한 쌍의 메모리 셀이 비트라인을 공유하고, 하부 워드라인과 상부 워드라인 간에 직렬 접속된 구조를 가질 수 있다.

저항성 메모리 셀은 예를 들어, 칼코겐 화합물을 이용한 상변화 메모리 셀, 자기 터널링 효과를 이용한 자성 메모리 셀, 전이 금속 산화물을 이용한 저항 메모리 셀, 폴리머 메모리 셀, 페로브스카이트를 이용한 메모리 셀, 강유전 캐패시터를 이용한 강유전 메모리 셀 등이 될 수 있으나 이에 한정되는 것은 아니다. 나아가, 저항성 메모리 셀은 하나의 셀에 1비트의 데이터를 저장할 수 있는 싱글 레벨 셀(Single Level Cell; SLC), 또는 하나의 메모리 셀에 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(Multi-Level Cell; MLC)일 수 있다.

로우 선택부(120) 및 컬럼 선택부(130)는 어드레스 디코더로, 각각 외부 어드레스 신호를 인가받도록 구성된다. 그리고 컨트롤러(170)의 제어에 의해 메모리 영역(110) 내 접근하고자 하는 메모리 셀의 로우 어드레스 및 컬럼 어드레스 즉, 워드라인 주소 및 비트라인 주소를 디코딩할 수 있다.

읽기 쓰기 회로부(140)는 데이터 입출력 회로 블럭(미도시)로부터 데이터를 제공받아, 컨트롤러(170)의 제어에 의해 메모리 영역(110)에 데이터를 라이트하거나, 컨트롤러(170)의 제어에 의해 메모리 영역(110)의 선택된 메모리 셀로부터 독출된 데이터를 데이터 입출력 회로 블록으로 제공하도록 구성될 수 있다.

전압 제공부(150)는 컨트롤러(170)의 제어에 따라 데이터 프로그램 동작을 위한 라이트 전압, 검증용 리드 전압, 데이터 리드 동작을 위한 리드 전압 등과 같은 동작전압을 생성하여 로우 선택부(120), 컬럼 선택부(130) 등으로 제공하도록 구성될 수 있다. 특히, 전압 제공부(150)는 리드 동작시 전압 생성 회로(160)로부터 제공되는 리드 전압 코드에 기초하여 리드 전압을 제공하도록 구성될 수 있다.

전압 생성 회로(160)는 리드 전압 결정 모드시 제 1 신호라인(예를 들어, 비트라인)을 공유하며, 제 2 하부 신호라인과 제 2 상부 신호라인 간에 직렬 접속되는 적어도 한 쌍의 메모리 셀의 스위칭 상태에 기초하여 리드 전압을 결정하도록 구성될 수 있다. 일 실시예에서, 전압 생성 회로(160)는 결정된 리드 전압을 디지털 코드(리드 전압 코드)로 생성하여 전압 제공부(150)로 제공할 수 있다.

리드 전압 결정에 사용될 수 있는 적어도 한 쌍의 메모리 셀은 메모리 영역(110)에 구비되는 복수의 메모리 셀 중에서 선택될 수 있으며, 리드 전압 결정 모드시의 레퍼런스 셀이라 지칭될 수 있다.

적어도 한 쌍의 레퍼런스 셀에는 각각 상보 데이터가 저장될 수 있다. 리드 전압 결정 모드시 전압 생성 회로(160)로부터 전압 제공부(150)를 통해 적어도 한 쌍의 레퍼런스 셀에 인가되는 전압 레벨에 따라 레퍼런스 셀을 구성하는 한 쌍의 메모리 셀 중 적어도 하나 또는 전부가 스위칭되어 전류 경로가 형성될 수 있다.

예시적으로, 한 쌍의 레퍼런스 셀 중 어느 하나는 저저항 상태(set 상태)로 프로그램해 두고, 다른 하나는 고저항 상태(reset 상태)로 프로그램해 둔다. 저저항 상태로 프로그램된 레퍼런스 셀의 스위칭 전압(Vth_set)은 고저항 상태로 프로그램된 레퍼런스 셀의 스위칭 전압(Vth_reset)보다 낮은 레벨을 갖는다. 아울러, 한 쌍의 레퍼런스 셀은 직렬 접속되어 있기 때문에, 한 쌍의 레퍼런스 셀 모두가 스위칭되기 위해서는 제 2 상부 신호라인과 제 2 하부 신호라인 간에 (Vth_set + Vth_reset)의 전압이 인가되어야 한다. 따라서, 한 쌍의 레퍼런스 셀 각각에 프로그램된 데이터의 레벨을 결정하기 위해서는 (Vth_set + Vth_reset)/2의 레벨을 갖는 기준전압이 인가되어야 함을 알 수 있다.

그러므로, 일 실시예에 의한 전압 생성 회로(160)는 리드 전압 결정 모드시 제 2 신호라인 중 어느 하나, 예를 들어 제 2 상부 신호라인을 통해 리드 전압을 인가하고, 한 쌍의 레퍼런스 셀이 스위칭될 때의 리드 전압을 검출한다. 그리고, 검출된 리드 전압의 절반에 해당하는 전압을 리드 전압으로 결정하며, 이를 기초로 리드 전압 코드를 생성할 수 있다.

이를 위해, 전압 생성 회로(160)는 초기 리드 전압으로부터 시작하여 리드 전압을 점진적으로 증가(또는 감소)시키면서 한 쌍의 레퍼런스 셀에 리드 전압을 인가할 수 있다. 전압 생성 회로(160)의 예시적인 상세 동작은 도 4를 참조하여 후술할 것이다.

컨트롤러(170)는 외부장치 또는 호스트로부터 입력되는 라이트 명령에 응답하여 로우 선택부(120), 컬럼 선택부(130), 읽기 쓰기 회로부(140)를 제어하여 메모리 영역(110)에 데이터를 라이트할 수 있다. 또한, 외부장치 또는 호스트로부터 입력되는 리드 명령에 응답하여 로우 선택부(120), 컬럼 선택부(130), 읽기 쓰기 회로부(140)를 제어하여 메모리 영역(110)으로부터 데이터를 리드할 수 있다.

상술하였듯이, 메모리 영역(110)을 구성하는 메모리 셀들은 적층 구조 또는 크로스 포인트 어레이 구조로 지칭되는 삼차원 어레이 구조를 가질 수 있으며, 그 예를 도 2에 도시하였다.

도 2는 일 실시예에 의한 메모리 영역의 구성도이다.

도 2를 참조하면, 메모리 영역(110)은 제 1 신호라인인 복수의 비트라인(BL0~BLm), 제 2 하부 신호라인인 복수의 하부 워드라인(WL_DN0~WL_DNn), 제 2 상부 신호라인인 복수의 상부 워드라인(WL_UP0~WL_UPn) 및 복수의 메모리 셀 쌍(MCP)을 포함할 수 있다. 제 2 하부 신호라인 및 이와 제 1 신호라인을 공유하는 제 2 상부 신호라인은 제 2 신호라인이라 지칭할 수 있다.

복수의 비트라인(BL0~BLm)은 도시하지 않은 반도체 기판의 평판면에 대해 실질적으로 평행하도록 서로 이격되어 형성될 수 있다.

복수의 하부 워드라인(WL_DN0~WL_DNn)은 복수의 비트라인(BL0~BLm)의 수직 방향 하부에 복수의 비트라인(BL0~BLm) 각각과 교차 형성될 수 있다.

복수의 상부 워드라인(WL_UP0~WL_UPn)은 복수의 비트라인(BL0~BLm)의 수직 방향 상부에 복수의 비트라인(BL0~BLm) 각각과 교차 형성될 수 있다.

복수의 메모리 셀 쌍(MCP)은 각각 비트라인(BL0~BLm)을 공유하고, 상부 워드라인(WL_UP0~WL_UPn)과 하부 워드라인(WL_DN0~WL_DNn) 간에 직렬 접속되며, 반도체 기판의 평판면에 대해 수직 방향으로 적층되는 한 쌍의 메모리 셀(MC1, MC2)을 포함할 수 있다. 각각의 메모리 셀(MC)은 저항성 메모리 셀일 수 있다.

제 1 메모리 셀(MC1)은 일단이 비트라인(BL0~BLm)에 접속되고 타단이 하부 워드라인(WL_DN0~WL_DNn)에 접속될 수 있다. 제 2 메모리 셀(MC2)은 일단이 비트라인(BL0~BLm)에 접속되고 타단이 상부 워드라인(WL_UP0~WL_UPn)에 접속될 수 있다.

즉, 한 쌍의 메모리 셀(MC1, MC2)은 상부 워드라인(WL_UPx)과 하부 워드라인(WL_DNx) 사이에 비트라인(BLy)을 공유하면서 직렬 접속될 수 있다.

도 3은 일 실시예에 의한 저항성 메모리 셀의 구성도이다.

도 3을 참조하면, 메모리 셀 쌍(MCP)은 하부 워드라인(WL_DNx)과 비트라인(BLy) 간에 접속되는 제 1 메모리 셀(MCx1)과, 상부 워드라인(WL_UPx)과 비트라인(BLy) 간에 접속되는 제 2 메모리 셀(MCx2)을 포함할 수 있다.

각 메모리 셀(MCx1, MCx2)은 가변저항 특성을 갖는 데이터 저장노드(VR1, VR2)와 스위칭 소자(SW1, SW2)의 직렬 접속 구조를 가질 수 있다.

스위칭 소자(SW1, SW2)는 오보닉 임계 스위치(Ovonic Threshold Switch)일 수 있으나 이에 한정되는 것은 아니다. 오보닉 임계 스위치는 기 설정된 문턱전압에서 스위칭이 이루어지는 소자이다.

도 2 및 도 3에 도시한 구조의 메모리 영역(110)을 갖는 저항성 메모리 장치는 하부 워드라인(WL_DNx) 및 상부 워드라인(WL_UPx) 각각에 센스앰프가 접속될 수 있다. 그리고, 하부 워드라인(WL_DNx) 또는 상부 워드라인(WL_UPx) 중 어느 하나가 선택되고 비트라인(BLy)에 리드 전압이 인가됨에 따라 선택된 메모리 셀의 스위칭 상태에 따라 데이터의 논리 레벨을 판독하도록 구성될 수 있다.

도 4는 일 실시예에 의한 전압 생성 회로를 포함하는 저항성 메모리 장치의 구성도이다.

한 쌍의 메모리 셀(MCx1, MCx2)은 제 1 신호라인(BLy)을 공유하며, 한 쌍의 제 2 신호라인(WL_DNx, WL_UPx) 간에 직렬 접속될 수 있다.

복수의 제 2 하부 신호라인(WL_DN0~WL_DNn)은 제 1 스위칭부(1441)를 통해 하부 센스앰프(SA_DN, 144)에 접속될 수 있다. 복수의 제 2 상부 신호라인(WL_UP0~WL_UPn)은 제 1 스위칭부(1421)를 통해 상부 센스앰프(SA_UP, 142)에 접속될 수 있다. 제 1 스위칭부(1441)는 하부 메모리 셀 리드 신호(RD_DN)에 의해 구동될 수 있고, 제 2 스위칭부(1421)는 상부 메모리 셀 리드 신호(RD_UP)에 의해 구동될 수 있다.

복수의 제 2 상부 신호라인(WL_DN0~WL_DNn) 중 어느 하나(WL_UPx)는 상부 신호라인 선택 신호(WL_UP_SEL)에 의해 구동되는 상부 신호라인 선택 소자(UWSx)에 의해 선택될 수 있다. 복수의 제 2 하부 신호라인(WL_DN0~WL_DNn) 중 어느 하나(WL_DNx)는 하부 신호라인 선택 신호(WL_DN_SEL)에 의해 구동되는 하부 신호라인 선택 소자(DWSx)에 의해 선택될 수 있다.

제 1 신호라인(BLy)은 제 3 스위칭부(152)를 통해 전압 제공부(150)에 접속될 수 있다. 제 3 스위칭부(152)는 리드 신호(RD)에 의해 구동될 수 있다.

일 실시예에 의한 전압 생성 회로(160)는 전압 결정부(162) 및 경로 설정부(164)를 포함할 수 있다.

전압 결정부(162)는 리드 전압 결정 모드 인에이블 신호(RD_SAMPLE) 및 하부 센스앰프(144)의 출력 신호인 감지신호(SA_OUT)에 응답하여 리드 전압 코드(Vrd_CODE)를 생성하도록 구성될 수 있다.

전압 제공부(150)는 리드 전압 코드(Vrd_CODE)에 대응하는 레벨의 리드 전압을 생성하도록 구성될 수 있다.

리드 전압 결정 모드 인에이블 신호(RD_SAMPLE)가 인에이블되는 리드 전압 결정 모드에서, 상부 메모리 셀 리드 신호(RD_UP) 및 리드 신호(RD)는 디스에이블되고, 하부 메모리 셀 리드 신호(RD_DN)는 인에이블되도록 제어될 수 있다. 따라서, 리드 전압 결정 모드에서 제 1 스위칭부(1421) 및 제 3 스위칭부(152)는 오프 상태를 갖고, 제 2 스위칭부(1441) 및 경로 설정부(164)는 온 상태를 갖도록 제어될 수 있다.

이러한 상태에서, 전압 결정부(162)에서 결정되는 리드 전압 코드(Vrd_CODE)에 대응하는 전압이 제 2 상부 신호라인(WL_UPx)으로 인가된다. 리드 전압 코드(Vrd_CODE)에 대응하는 전압 레벨이 제 1 및 제 2 메모리 셀(MCx1, MCx2) 모두를 스위칭시킬 수 있는 레벨에 도달하지 않은 경우, 하부 센스앰프(144)의 출력 신호인 감지신호(SA_OUT)에 의해 동작하는 전압 결정부(162)는 리드 전압 코드(Vrd_CODE)를 증가 또는 감소시키도록 구성될 수 있다. 제 1 및 제 2 메모리 셀(MCx1, MCx2)이 모두 스위칭되면, 전압 결정부(162)는 리드 전압 코드(Vrd_CODE)를 증가 또는 감소시키는 동작을 중지하는 한편, 이 상태에서의 리드 전압 코드(Vrd_CODE)를 최종 전압 코드로 결정할 수 있다. 즉, 리드 전압 결정 모드에서 전압 결정부(162)에서 생성되는 리드 전압 코드(Vrd_CODE)에 대응하는 리드 전압이 한 쌍의 메모리 셀에 인가된다. 전압 결정부(162)는 한 쌍의 메모리 셀의 스위칭 상태에 따른 감지신호(SA_OUT)를 하부 센스앰프로부터 제공받는 훈련 사이클을 반복 수행하되, 감지신호(SA_OUT)의 레벨이 기 설정된 레벨로 천이하면 훈련 사이클을 중단하고, 그 시점의 리드 전압 코드(Vrd_CODE)를 최종 전압 코드로 설정하도록 구성될 수 있다.

이를 위해, 전압 결정부(162)는 감지신호(SA_OUT)의 레벨이 기 설정된 레벨로 천이할 때까지 매 훈련 사이클마다 리드 전압 코드(Vrd_CODE)를 단계적으로 증가(또는 감소)시키도록 구성될 수 있다.

노멀 리드 모드시에는 리드 신호(RD)가 인에이블되며, 전압 제공부(150)는 전압 결정부(162)에서 기 결정한 최종 전압 코드를 리드 전압 코드(Vrd_CODE)로 수신하여, 이에 대응하는 리드 전압을 제 1 신호라인(BLy)으로 제공할 수 있다.

도 5는 일 실시예에 의한 전압 결정부의 구성도이다.

도 5를 참조하면, 전압 결정부(162)는 제 1 스위칭부(181), 제 2 스위칭부(183), 카운팅부(185), 디코딩부(187) 및 코드 결정부(189)를 포함하도록 구성될 수 있다.

제 1 스위칭부(181)는 코드 결정부(189)의 출력단과 전압 제공부(150) 간에 접속되며, 리드 신호(RD)에 응답하여 구동되도록 구성될 수 있다.

제 2 스위칭부(183)는 디코딩부(187)의 출력단과 전압 제공부(150) 간에 접속되며, 리드 전압 결정 모드 인에이블 신호(RD_SAMPLE)에 응답하여 구동되도록 구성될 수 있다.

카운팅부(185)는 리드 전압 결정 모드 인에이블 신호(RD_SAMPLE)에 응답하여 구동되며, 하부 센스앰프(144)로부터 제공되는 감지신호(SA_OUT)에 기초하여 카운팅 동작을 수행하도록 구성될 수 있다. 일 실시예에서, 카운팅부(185)는 감지신호(SA_OUT)가 기 설정된 레벨로 천이할 때까지 매 훈련 사이클마다 카운팅 동작을 수행하도록 구성될 수 있다.

디코딩부(187)는 카운팅부(185)에서 제공되는 카운팅 신호를 디지털 코드로 변환하도록 구성될 수 있다. 디코딩부(187)에서 변환한 디지털 코드는 제 2 스위칭부(183)를 통해 리드 전압 코드(Vrd_CODE)로서 전압 제공부(150)로 제공될 수 있다.

코드 결정부(189)는 카운팅부(185)가 카운팅 동작을 중지할 때의 카운팅 신호로부터 최종 전압 코드를 생성하도록 구성될 수 있다. 코드 결정부(189)에서 생성되는 최종 전압 코드는 노멀 리드 모드시 제 1 스위칭부(181)를 통해 리드 전압 코드(Vrd_CODE)로서 전압 제공부(150)로 제공될 수 있다.

일 실시예에서, 디코딩부(187)를 통해 출력되는 디지털 코드인 리드 전압 코드(Vrd_CODE)에 대응하는 리드 전압이 전압 제공부(150)를 통해 상부 워드라인(WL_UPx)에 인가될 수 있다. 리드 전압이 제 1 및 제 2 메모리 셀(MCx1, MCx2)을 모두 스위칭시킬 수 있는 레벨에 도달하지 않은 경우, 감지신호(SA_OUT)는 예를 들어 로우 레벨로 출력될 수 있고, 카운팅부(185)는 카운팅 동작을 수행한다.

이러한 과정이 적어도 1회 반복됨에 따라 카운팅부(185)의 카운팅 신호는 단계적으로 증가(또는 감소)하며, 제 1 및 제 2 메모리 셀(MCx1, MCx2)을 모두 스위칭시킬 수 있는 레벨로 리드 전압이 상승하면, 감지신호(SA_OUT)의 레벨은 예를 들어 하이 레벨로 천이하고, 카운팅부(185)는 카운팅 동작을 중단한다.

제 1 및 제 2 메모리 셀(MCx1, MCx2)이 모두 스위칭시되는 경우 리드 전압 레벨은 (Vth_set + Vth_reset)이 될 것이며, 코드 결정부(189)는 이 시점의 리드 전압 레벨의 절반((Vth_set + Vth_reset)/2)에 해당하는 최종 전압 코드를 생성 및 저장하도록 구성될 수 있다. 일 실시예에서, 코드 결정부(189)는 카운팅 동작을 중단한 시점의 카운팅 신호를 우측 쉬프트시킴에 의해 최종 전압 코드를 생성 및 저장할 수 있다.

카운팅부(185)가 동작을 중지하면 리드 전압 결정 모드가 종료되고, 이후 노멀 리드 동작시에는 코드 결정부(189)에 저장되어 있는 최종 전압 코드가 리드 전압 코드(Vrd_CODE)로서 전압 제공부(150)로 제공될 수 있다.

한편, 도 4에는 한 쌍의 메모리 셀을 레퍼런스 셀로 하여 리드 전압 코드를 생성하는 경우를 설명하였으나, 본 기술은 이에 한정되지 않는다.

메모리 영역(110)을 구성하는 복수의 메모리 셀은 각기 다른 저항 상태를 가질 수 있으므로 이를 반영하기 위해 복수의 메모리 셀 쌍에 대한 저항 상태를 확인할 수 있다.

도 6은 일 실시예에 의한 전압 생성 회로를 포함하는 저항성 메모리 장치의 구성도이다.

도 6을 참조하면, 일 실시예에 의한 전압 생성 회로(160-1)는 경로 설정부(164), 제 1 전압 결정부(166) 및 제 2 전압 결정부(168)를 포함할 수 있다.

본 실시예에서, 메모리 영역(110)의 특정 제 1 신호라인(BLy)을 공유하는 적어도 둘 이상의 메모리 셀 쌍(MC01/MC02~MCn1/MCn2)이 레퍼런스 셀로 사용될 수 있다.

리드 전압 결정 모드에서, 상부 신호라인 선택 소자(UWS0~UWSn) 및 하부 신호라인 선택 소자(DWS0~DWSn)에 의해 제 2 상부 신호라인(WL_UP0~WL_UPn) 및 이와 제 1 신호라인(BLy)을 공유하는 제 2 하부 신호라인(WL_DN0~WL_DNn)이 선택되고, 선택된 제 2 상부 신호라인(WL_UP0~WL_UPn)을 통해 리드 전압이 인가될 수 있다.

제 1 전압 결정부(166)는 리드 전압 결정 모드에서 제 2 상부 신호라인(WL_UP0~WL_UPn) 및 이와 제 1 신호라인(BLy)을 공유하는 제 2 하부 신호라인(WL_DN0~WL_DNn)이 하나씩 선택됨에 따라, 선택된 상부 워드라인으로 리드 전압을 인가하고, 선택된 제 2 상부 신호라인 및 제 2 하부 신호라인 간에 접속된 한 쌍의 메모리 셀의 스위칭 상태에 따라 제 2 신호라인 별로 최종 전압 코드를 생성할 수 있다.

제 2 전압 결정부(168)는 제 1 전압 결정부(166)로부터 제 2 신호라인별 최종 전압 코드를 수신하고 이의 통계치로부터 생성되는 결정 코드를 리드 전압 코드(Vrd_CODE)로 제공하도록 구성될 수 있다.

도 7은 일 실시예에 의한 전압 결정부의 구성도이다.

도 7을 참조하면, 제 1 전압 결정부(166)는 도 5에 도시한 전압 결정부(162)와 유사하나, 각 제 2 신호라인별로 최종 전압 코드를 결정한다는 점에서 차이가 있다. 제 2 전압 결정부(168)는 제 1 전압 결정부(166)로부터 제 2 신호라인별 최종 전압 코드를 제공받아 통계하여 리드 전압 코드(Vrd_CODE)를 생성할 수 있다.

즉, 제 1 전압 결정부(166)의 코드 결정부(189)는 제 2 신호라인 별 최종 전압 코드를 제 2 전압 결정부(168)로 제공하도록 구성될 수 있다.

제 2 전압 결정부(168)는 저장부(1681) 및 통계부(1683)를 포함하도록 구성될 수 있다.

저장부(1681)는 코드 결정부(189)로부터 제공되는 제 2 신호라인별 최종 전압 코드를 각각 저장하도록 구성될 수 있다.

통계부(1683)는 저장부(1681)에 저장된 각 제 2 신호라인별 최종 전압코드로부터 결정 코드를 생성하도록 구성될 수 있다. 통계부(1683)는 예를 들어 제 2 신호라인별 최종 전압코드의 평균치를 결정 코드로 생성할 수 있으며, 결정 코드는 노멀 리드 모드시 리드 전압 코드(Vrd_CODE)로서 전압 제공부(150)로 제공될 수 있다.

본 실시예에서는 복수 쌍의 레퍼런스 셀을 이용하여 리드 전압을 결정할 수 있다. 따라서 메모리 셀의 각기 다른 저항 산포를 반영할 수 있으므로 리드 전압을 보다 정확하게 결정할 수 있다.

일 실시예에서, 리드 전압 결정 모드는 기 설정된 주기마다 인에이블될 수 있다. 따라서 온도 등과 같은 주변 환경, 프로그램 동작시 발생하는 열, 프로그램 이후의 경과 시간에 따른 저항상태 변동 등에 적응적으로 리드 전압을 가변시킬 수 있고, 이를 통해 신뢰성 있는 동작을 담보할 수 있다.

도 8 내지 도 12는 실시예들에 의한 전자장치의 구성도이다.

도 8은 본 발명의 일 실시예에 따른 프로세서의 구성도이다.

도 8을 참조하면, 프로세서(20)는 제어부(210), 연산부(220), 저장부(230) 및 캐시 메모리부(240)를 포함할 수 있다.

제어부(210)는 외부 장치로부터 명령어, 데이터 등과 같은 신호를 수신하여 명령어의 해독, 데이터의 입력이나 출력, 처리 등을 수행하는 등 프로세서(20)의 전반적인 동작을 제어한다.

연산부(220)는 제어부(210)가 명령어를 해독한 결과에 따라 여러가지 연산 동작을 수행한다. 연산부(220)는 적어도 하나의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.

저장부(230)는 레지스터로 기능할 수 있으며 프로세서(20) 내에서 데이터를 저장하는 부분이다. 저장부(230)는 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 및 그 외 다양한 레지스터를 포함할 수 있다. 저장부(230)는 연산부(220)에서 연산을 수행하는 데이터, 수행 결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 기억할 수 있다.

이러한 저장부(230)는 예를 들어 도 1에 도시한 저항성 메모리 장치일 수 있다. 따라서, 저장부(230)는 기 설정된 주기에 따라 리드 전압을 재설정하도록 구성될 수 있다.

캐시 메모리부(240)는 임시 저장 공간으로 작용한다.

도 8에 도시한 프로세서(20)는 전자장치의 중앙처리장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP)), 어플리케이션 프로세서(Application Processor; AP) 등이 될 수 있다.

도 9 및 도 10은 본 발명의 일 실시예에 따른 데이터 처리 시스템의 구성도이다.

먼저, 도 9에 도시한 데이터 처리 시스템(30)은 메인 컨트롤러(310), 인터페이스(320), 주기억장치(330) 및 보조기억장치(340)를 포함할 수 있다.

데이터 처리 시스템(30)은 데이터를 처리하는 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며, 컴퓨터 서버, 개인 휴대 단말기, 휴대용 컴퓨터, 웹 테이블릿 컴퓨터, 무선 단말기, 이동통신 단말기, 디지털 콘텐츠 플레이어, 카메라, 위성항법장치, 비디오 카메라, 녹음기, 텔레메틱스 장치, AV 시스템, 스마트 TV 등의 전자장치일 수 있다.

다른 실시예에서, 데이터 처리 시스템(30)은 데이터 저장 장치일 수 있으며, 하드디스크, 광학 드라이브, 고상 디스크, DVD 등과 같은 디스크 형태이거나, USB(Universal Serial Bus)메모리, 시큐어 디지털(Secure Digital; SD) 카드, 메모리 스틱, 스마트 미디어 카드, 내외장 멀티미디어 카드, 컴펙트 플래시 카드 등의 카드 형태일 수 있다.

메인 컨트롤러(310)는 주기억장치(330)와 인터페이스(320)를 통해 데이터의 교환을 제어하며, 이를 위해 외부 장치에서 인터페이스(320)를 통해 입력된 명령어들의 해독, 시스템에 저장된 자료의 연산, 비교 등의 동작 전반을 제어한다.

인터페이스(320)는 외부장치와 데이터 처리 시스템(30) 간에 명령 및 데이터가 교환될 수 있는 환경을 제공한다. 인터페이스(320)는 데이터 처리 시스템(30)의 적용 환경에 따라 입력장치(키보드, 키패드, 마우스, 음성 인식장치 등), 출력장치(디스플레이, 스피커)를 포함하는 맨-머신 인터페이스 장치이거나, 또는 카드 인터페이스 장치, 또는 디스크 인터페이스 장치(IDE(Integrated Drive Electronics), SCSI(Small Computer System Interface), SATA(Serial Advanced Technology Attachment), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association 등) 등일 수 있다.

주기억장치(330)는 데이터 처리 시스템(30)이 동작하는 데 필요한 어플리케이션, 제어신호, 데이터 등을 저장하며, 보조기억장치(340)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억 장소로 기능한다. 주기억장치(330)는 비휘발성 특성을 갖는 메모리 장치를 이용하여 구현할 수 있으며, 예를 들어 도 1에 도시한 저항성 메모리 장치가 이용될 수 있다.

보조기억장치(340)는 프로그램 코드나 데이터 등을 보관하기 위한 공간이며, 고용량의 기억장치일 수 있다. 보조기억장치(340)는 예를 들어 도 1에 도시한 저항성 메모리 장치가 이용될 수 있다.

즉, 주기억장치(330) 및/또는 보조기억장치(340)는 기 설정된 주기에 따라 리드 전압을 재설정하도록 구성될 수 있다.

도 10에 도시한 데이터 처리 시스템(40)은 메모리 컨트롤러(410) 및 저항성 메모리 장치(420)를 포함할 수 있다.

메모리 컨트롤러(410)는 호스트의 요구에 응답하여 저항성 메모리 장치(420)를 액세스 하도록 구성되며, 이를 위해 프로세서(411), 동작 메모리(413), 호스트 인터페이스(415) 및 메모리 인터페이스(417)를 구비할 수 있다.

프로세서(411)는 메모리 컨트롤러(410)의 전반적인 동작을 제어하고, 동작 메모리(413)는 메모리 컨트롤러(410)가 동작하는 데 필요한 어플리케이션, 데이터, 제어 신호 등이 저장될 수 있다.

호스트 인터페이스(415)는 호스트와 메모리 컨트롤러(410) 사이의 데이터/제어신호 교환을 위한 프로토콜 변환을 수행하고, 메모리 인터페이스(417)는 메모리 컨트롤러(410)와 저항성 메모리 장치(420)간의 데이터/제어신호 교환을 위한 프로토콜 변환을 수행한다.

저항성 메모리 장치(420)는 예를 들어, 도 1에 도시한 저항성 메모리 장치를 이용할 수 있으며, 기 설정된 주기에 따라 리드 전압을 재설정하도록 구성될 수 있다.

한편, 도 10에 도시한 데이터 처리 시스템은 디스크 장치로 활용되거나, 또는 휴대용 전자 기기의 내/외장 메모리 카드로 이용되거나, 이미지 프로세서 및 그 외의 응용 칩셋으로 이용될 수 있다.

또한, 메모리 컨트롤러(410)에 구비되는 동작 메모리 또한 도 1에 도시한 메모리 장치를 이용하여 구현할 수 있다.

도 11 및 도 12는 본 발명의 실시예에 따른 전자 시스템의 구성도이다.

도 11에 도시한 전자 시스템(50)은 프로세서(501), 메모리 컨트롤러(503), 저항성 메모리 장치(505), 입출력 장치(507) 및 기능모듈(500)을 포함할 수 있다.

메모리 컨트롤러(503)는 프로세서(501)의 제어에 따라 저항성 메모리 장치(505)의 데이터 처리 동작, 예를 들어 라이트, 리드 등의 동작을 제어할 수 있다.

저항성 메모리 장치(505)에 라이트된 데이터는 프로세서(501) 및 메모리 컨트롤러(503)의 제어에 따라 입출력 장치(507)를 통해 출력될 수 있다. 이를 위해 입출력 장치(507)는 디스플레이 장치, 스피커 장치 등을 포함할 수 있다.

입출력 장치(507)는 또한 입력 장치를 포함할 수 있으며, 이를 통해 프로세서(501)의 동작을 제어하기 위한 제어 신호, 또는 프로세서(501)에 의해 처리될 데이터를 입력할 수 있다.

본 발명의 다른 실시예에서, 메모리 컨트롤러(503)는 프로세서(501)의 일부로 구현되거나 프로세서(501)와 별도의 칩셋으로 구현될 수 있다.

저항성 메모리 장치(505)는 예를 들어 저항성 메모리 소자로 이루어진 메모리 영역과, 어드레스 디코더, 컨트롤러, 전압 생성부 등을 구비할 수 있다. 본 발명의 일 실시예에서, 저항성 메모리 장치(505)는 도 1에 도시한 저항성 메모리 장치일 수 있으며, 기 설정된 주기에 따라 리드 전압을 재설정하도록 구성될 수 있다.

기능모듈(500)은 도 11에 도시한 전자 시스템(50)의 적용 예에 따라 선택된 기능을 수행할 수 있는 모듈이 될 수 있으며, 도 11에는 통신모듈(509)과 이미지 센서(511)를 그 예로 나타내었다.

통신모듈(509)은 전자 시스템(50)이 유선 또는 무선 통신망에 접속하여 데이터 및 제어신호를 교환할 수 있는 통신 환경을 제공한다.

이미지 센서(511)는 광학 이미지를 디지털 이미지 신호들로 변환하여 프로세서(501) 및 메모리 컨트롤러(503)로 전달한다.

통신모듈(509)을 구비한 경우, 도 11의 전자 시스템(50)은 무선통신 단말기와 같은 휴대용 통신기기일 수 있다. 이미지 센서(511)를 구비한 경우 전자 시스템(50)은 디지털 카메라, 디지털 캠코더, 또는 이들 중 어느 하나가 부착된 전자 시스템(PC, 노트북, 이동통신 단말기 등)일 수 있다.

도 12에 도시한 전자 시스템(60)은 카드 인터페이스(601), 메모리 컨트롤러(603) 및 저항성 메모리 장치(605)를 포함할 수 있다.

도 12에 도시한 전자 시스템(60)은 메모리 카드 또는 스마트 카드의 예시도로, PC카드, 멀티미디어 카드, 임베디드 멀티미디어 카드, 시큐어 디지털 카드, USB 드라이브 중 어느 하나가 될 수 있다.

카드 인터페이스(601)는 호스트의 프로토콜에 따라 호스트와 메모리 컨트롤러(603) 사이에서 데이터 교환을 인터페이싱한다. 일 실시예에서, 카드 인터페이스(601)는 호스트가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 또는 호스트가 사용하는 프로토콜을 지원하는 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.

메모리 컨트롤러(603)는 저항성 메모리 장치(605)와 카드 인터페이스(601) 사이에서 데이터 교환을 제어한다.

저항성 메모리 장치(605)는 도 1에 도시한 메모리 장치가 이용될 수 있으며 기 설정된 주기에 따라 리드 전압을 재설정하도록 구성될 수 있다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

10 : 저항성 메모리 장치
110 : 메모리 영역
120 : 로우 선택부
130 : 컬럼 선택부
140 : 읽기 쓰기 회로부
150 : 전압 제공부
160 : 전압 생성 회로
170 : 컨트롤러

Claims

한 쌍의 메모리 셀이 제 1 신호라인을 공유하면서 한 쌍의 제 2 신호라인 간에 직렬 접속되는 복수의 저항성 메모리 셀을 포함하는 메모리 영역;
리드 전압 결정 모드시, 상보 데이터를 저장하고 있는 적어도 한 쌍의 메모리 셀의 스위칭 상태에 기초하여 리드 전압 코드를 생성하도록 구성되는 전압 생성 회로; 및
상기 리드 전압 코드에 대응하는 리드 전압을 생성하도록 구성되는 전압 제공부;
를 포함하도록 구성되는 저항성 메모리 장치.
제 1 항에 있어서,
상기 전압 생성 회로는, 상기 리드 전압 결정 모드시 상기 한 쌍의 제 2 신호라인 중의 어느 하나에 상기 리드 전압을 인가하고, 상기 적어도 한 쌍의 메모리 셀을 통해 전류 경로가 형성되는 시점의 상기 리드 전압으로부터 최종 전압 코드를 생성하도록 구성되는 저항성 메모리 장치.
제 1 항에 있어서,
상기 한 쌍의 메모리 셀 각각은 상기 제 2 신호라인 중의 하부 신호라인과 상기 제 1 신호라인 간에 접속되는 제 1 메모리 셀과, 상기 제 2 신호라인 중의 상부 신호라인과 상기 제 1 신호라인 간에 접속되는 제 2 메모리 셀을 포함하고,
상기 전압 생성 회로는, 상기 전압 제공부의 출력단에 접속되어 상기 리드 전압 결정 모드시 상기 리드 전압을 상기 상부 신호라인으로 인가하도록 구성되는 경로 설정부; 및
상기 하부 신호라인의 전류 감지신호 레벨에 기초하여 상기 리드 전압 코드를 생성하도록 구성되는 전압 결정부;
를 포함하도록 구성되는 저항성 메모리 장치.
제 3 항에 있어서,
상기 전압 결정부는, 상기 감지신호에 기초하여 카운팅 동작을 수행하며, 상기 감지신호의 레벨이 천이됨에 따라 카운팅 동작을 중단하는 카운팅부;
상기 카운팅부의 출력 신호로부터 상기 리드 전압 코드를 생성하는 디코딩부; 및
상기 카운팅 동작이 중단되는 시점에 상기 카운팅부의 출력 신호를 제공받아 최종 전압 코드를 생성하도록 구성되는 코드 결정부;
를 포함하도록 구성되는 저항성 메모리 장치.
제 4 항에 있어서,
상기 리드 전압 결정 모드시, 상기 디코딩부에서 생성되는 리드 전압 코드를 상기 상부 신호라인에 인가하도록 구성되는 스위칭부를 더 포함하는 저항성 메모리 장치.
제 4 항에 있어서,
노멀 리드 모드시 상기 최종 전압 코드를 상기 제 1 신호라인으로 인가하도록 구성되는 스위칭부를 더 포함하는 저항성 메모리 장치.
제 1 항에 있어서,
상기 전압 생성 회로는, 상기 리드 전압 결정 모드시 상기 제 1 신호라인을 공유하는 복수 쌍의 메모리 셀이 한 쌍씩 선택되고, 선택된 한 쌍의 메모리 셀이 접속된 상기 제 2 신호라인 중의 어느 하나에 상기 리드 전압이 인가됨에 따라, 상기 선택된 한 쌍의 메모리 셀을 통해 전류 경로가 형성되는 시점의 상기 리드 전압으로부터, 상기 제 2 신호라인별로 최종 전압 코드를 생성하도록 구성되는 제 1 전압 결정부; 및
상기 제 2 신호라인별 상기 최종 전압 코드에 기초하여 결정 코드를 생성하고, 노멀 리드 모드시 상기 결정 코드를 상기 리드 전압 코드로 제공하도록 구성되는 제 2 전압 결정부;
를 포함하도록 구성되는 저항성 메모리 장치.
제 7 항에 있어서,
상기 제 2 전압 결정부는, 상기 제 2 신호라인별 상기 최종 전압 코드를 평균하여 상기 결정 코드를 생성하도록 구성되는 저항성 메모리 장치.
상기 리드 전압 결정 모드시, 제 1 신호라인을 공유하면서 한 쌍의 제 2 신호라인 간에 직렬 접속되며 상호 데이터를 저장하고 있는 상기 적어도 한 쌍의 메모리 셀의 스위칭 상태에 기초하여 리드 전압 코드를 생성하도록 구성되는 전압 결정부; 및
상기 리드 전압 결정 모드시, 적어도 한 쌍의 메모리 셀의 상기 제 2 신호라인에 상기 리드 전압 코드에 대응하는 리드 전압을 인가하도록 구성되는 경로 설정부;
를 포함하도록 구성되는 저항성 메모리 장치를 위한 전압 생성 회로.
제 9 항에 있어서,
상기 경로 설정부는, 상기 리드 전압 결정 모드시 상기 한 쌍의 제 2 신호라인 중의 어느 하나에 상기 리드 전압을 인가하고, 상기 전압 결정부는 상기 적어도 한 쌍의 메모리 셀을 통해 전류 경로가 형성되는 시점의 상기 리드 전압으로부터 최종 전압 코드를 생성하도록 구성되는 저항성 메모리 장치를 위한 전압 생성 회로.
제 9 항에 있어서,
상기 한 쌍의 메모리 셀 각각은 상기 제 2 신호라인 중의 하부 신호라인과 상기 제 1 신호라인 간에 접속되는 제 1 메모리 셀과, 상기 제 2 신호라인 중의 상부 신호라인과 상기 제 1 신호라인 간에 접속되는 제 2 메모리 셀을 포함하고,
상기 경로 설정부는, 상기 리드 전압 결정 모드시 상기 리드 전압을 상기 상부 신호라인으로 인가하도록 구성되고,
상기 전압 결정부는 하부 신호라인의 전류 감지신호 레벨에 기초하여 상기 리드 전압 코드를 생성하도록 구성되는 저항성 메모리 장치를 위한 전압 생성 회로.
제 11 항에 있어서,
상기 전압 결정부는, 상기 감지신호에 기초하여 카운팅 동작을 수행하며, 상기 감지신호의 레벨이 천이됨에 따라 카운팅 동작을 중단하는 카운팅부;
상기 카운팅부의 출력 신호로부터 상기 리드 전압 코드를 생성하는 디코딩부; 및
상기 카운팅 동작이 중단되는 시점에 상기 카운팅부의 출력 신호를 제공받아 최종 전압 코드를 생성하도록 구성되는 코드 결정부;
를 포함하도록 구성되는 저항성 메모리 장치를 위한 전압 생성 회로.
제 12 항에 있어서,
상기 리드 전압 결정 모드시, 상기 디코딩부에서 생성되는 리드 전압 코드를 상기 상부 신호라인에 인가하도록 구성되는 스위칭부를 더 포함하는 저항성 메모리 장치를 위한 전압 생성 회로.
제 12 항에 있어서,
노멀 리드 모드시 상기 최종 전압 코드를 상기 제 1 신호라인으로 인가하도록 구성되는 스위칭부를 더 포함하는 저항성 메모리 장치를 위한 전압 생성 회로.
제 9 항에 있어서,
상기 전압 결정부는, 상기 리드 전압 결정 모드시 상기 제 1 신호라인을 공유하는 복수 쌍의 메모리 셀이 한 쌍씩 선택되고, 선택된 한 쌍의 메모리 셀이 접속된 상기 제 2 신호라인 중의 어느 하나에 상기 리드 전압이 인가됨에 따라, 상기 선택된 한 쌍의 메모리 셀을 통해 전류 경로가 형성되는 시점의 상기 리드 전압으로부터, 상기 제 2 신호라인별로 최종 전압 코드를 생성하도록 구성되는 제 1 전압 결정부; 및
상기 제 2 신호라인별 상기 최종 전압 코드에 기초하여 결정 코드를 생성하고, 노멀 리드 모드시 상기 결정 코드를 상기 리드 전압 코드로 제공하도록 구성되는 제 2 전압 결정부;
를 포함하도록 구성되는 저항성 메모리 장치를 위한 전압 생성 회로.
제 15 항에 있어서,
상기 제 2 전압 결정부는, 상기 제 2 신호라인별 상기 최종 전압 코드를 평균하여 상기 결정 코드를 생성하도록 구성되는 저항성 메모리 장치를 위한 전압 생성 회로.