JP6599494B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、可変抵抗素子を利用した抵抗変化型ランダムアクセスメモリの読出し方法に関する。

抵抗変化型メモリは、可変抵抗素子にパルス電圧を印加し、可変抵抗素子を可逆的かつ不揮発的に高抵抗状態または低抵抗状態にすることでデータを記憶する。可変抵抗素子は、例えば、酸化ハフニウム（ＨｆＯｘ）等の金属酸化物の薄膜から構成され、印加されるパルス電圧の大きさおよび極性によって低抵抗状態または高抵抗状態となる（特許文献１）。例えば、可変抵抗素子を低抵抗状態に書込みすることをセット（ＳＥＴ）、高抵抗状態に書込みすることをリセット（ＲＥＳＥＴ）という（但し、逆の場合もある）。抵抗変化型メモリには、ユニポーラタイプとバイポーラタイプが存在する。ユニポーラタイプでは、セット／リセット時に可変抵抗素子に印加する書込み電圧の極性は同じであり、書込み電圧の大きさを変えることでセットまたはリセットを行う。バイポーラタイプでは、セット／リセット時に可変抵抗素子に印加する書込み電圧の極性を反転させる。つまり、可変抵抗素子には双方向から書込み電圧を印加することになる。

図１に、抵抗変化型メモリの概略構成を示す。１つのソース線ＳＬ１との間に可変抵抗素子とアクセス用トランジスタとが直列に接続される。記憶素子ＭＣは、ビット単位で選択することができ、書込み時には、例えば、ワード線ＷＬ１を介して行方向のアクセス用トランジスタを選択し、ビット線ＢＬ１、ソース線ＳＬ１間に書込みパルス電圧を印加し、これにより、可変抵抗素子をセットまたはリセットする。読出し時には、ワード線ＷＬ１を介して行方向のアクセス用トランジスタを選択し、ビット線ＢＬ１、ソース線ＳＬ１に読出し用の電圧が印加され、可変抵抗素子に流れるセットまたはリセットに対応する電流または電圧がセンスアンプによって検出される。

また、酸化ハフニウム（ＨｆＯｘ）等の金属酸化物の薄膜を可変抵抗素子の材料に用いる場合、初期設定として金属酸化物をフォーミングする。通常、フォーミングは、可変抵抗素子を書込むときよりも幾分大きな電圧を薄膜に印加することで可変抵抗素子を例えば低抵抗状態、すなわちセットに近い状態にする。

特許第５７４８８７７号公報

抵抗変化型メモリには、２つの可変抵抗素子と２つのアクセス用トランジスタとによって一対の記憶素子に相補データを記憶する、いわゆる２Ｔ×２Ｒのものがある。図２に、２Ｔ×２Ｒのメモリアレイの概略を示す。記憶素子ＭＣ１１は、ソース線ＳＬ１とビット線ＢＬ１との間に可変抵抗素子とアクセス用トランジスタとを含み、当該可変抵抗素子に真のデータを書込みし、記憶素子／ＭＣ１１は、ソース線／ＳＬ１とビット線／ＢＬ１との間に可変抵抗素子とアクセス用トランジスタとを含み、当該可変抵抗素子に補完データを書込む。

２Ｔ×２Ｒの記憶素子からのデータの読出しは、真のデータを記憶する可変抵抗素子を流れる電流と、補完データを記憶する可変抵抗素子を流れる電流との差信号を検出する。図３に、一対の記憶素子ＭＣ１１、／ＭＣ１１からのデータ読出し例を示す。図示しない行デコータによってワード線ＷＬ１が選択され、列デコーダによってビット線ＢＬ１、／ＢＬ１、ソース線ＳＬ１、／ＳＬ１が選択され、選択されたビット線およびソース線に読出し用の電圧が印加される。センスアンプ１０の一方の入力には、真のデータを記憶する記憶素子ＭＣ１１のビット線ＢＬ１が結合され、他方の入力には、補完データを記憶する記憶素子／ＭＣ１１のビット線／ＢＬ１が結合される。ソース線ＳＬ１、／ＳＬ１はＧＮＤに結合される。

記憶素子ＭＣ１１が、例えばセット（データ「１」）、記憶素子／ＭＣ１１がリセット（データ「０」）であるとする。この場合、記憶素子ＭＣ１１の可変抵抗素子が低抵抗状態であり、ビット線ＢＬ１からソース線ＳＬ１には比較的大きな電流が流れ、他方、記憶素子／ＭＣ１１の可変抵抗素子が高抵抗状態であり、ビット線／ＢＬ１からソース線／ＳＬ１には比較的小さな電流が流れる。センスアンプ１０は、イネーブル信号ＳＡＥにより活性化され、記憶素子ＭＣ１１に流れる電流と記憶素子／ＭＣ１１に流れる電流との間の差信号を検出し、その検出結果に応じてデータ「１」を出力する。このような差信号の読出しを行うことで、１Ｔ×１Ｒのシングルビットのときよりも信頼性の高い読出しが可能になり、高速アクセスも可能になる。

図４は、セット／リセット時に可変抵抗素子に流れる電流分布の一例である。当初の段階（または通常の状態）では、セット時に流れる電流分布ＨＲＳ＿initialとリセット時に流れる電流分布ＬＲＳ＿initialとの間に比較的大きなマージンがあり、センスアンプ１０は、一対の記憶素子の差信号を正しく読み出すことができる。しかし、可変抵抗素子への書込み回数が増加し、データのリテンション特性やエンデュランス特性が劣化すると、つまり、可変抵抗素子の電極間に形成されたフィラメント状の電流経路が劣化すると、セット時に流れる電流とリセット時に流れる電流のバラツキが大きくなり、電流分布の裾野が広がり、電流分布ＨＲＳ＿drift、電流分布ＬＲＳ＿driftに示すようなテールビットのシフトが生じる。テールビットのシフトが生じると、電流分布ＨＲＳ＿driftの上限値と電流分布ＬＲＳ＿driftの下限値との間のマージンが狭くなり、データの読出しエラーが生じる場合がある。

例えば、初期状態または通常状態のときの電流分布ＨＲＳ＿initialの上限値が３μＡ、電流分布ＬＲＳ＿initialの下限値が１６μＡとする。
（１）データ「０」が記憶されるとき：
真のデータを記憶する記憶素子ＭＣ１１には３μＡが流れ、補完データを記憶する記憶素子／ＭＣ１１には１６μＡが流れる。両者の電流差は１３μＡであり、センスアンプ１０は、差信号の良好な検出結果により、データ「０」を出力する。
（２）データ「１」が記憶されるとき：
真のデータを記憶する記憶素子ＭＣ１１には１６μＡが流れ、補完データを記憶する記憶素子／ＭＣ１１には３μＡが流れる。両者の電流差は１３μＡであり、センスアンプ１０は、差信号の良好な検出結果により、データ「１」を出力する。

ここで、記憶素子ＭＣ１１にテールビットのシフトが生じ、電流分布ＨＲＳ＿driftの上限値が６μＡ（＋３μＡのシフト）、電流分布ＬＲＳ＿driftの下限値が１０μＡ（−６μＡのシフト）になったとする。
（１）データ「０」が記憶されるとき：
記憶素子ＭＣ１１には６μＡが流れ、記憶素子／ＭＣ１１には１６μＡが流れる。両者の電流差は１０μＡであり、センスアンプ１０は、差信号の良好な検出結果により、データ「０」を出力する。
（２）データ「１」が記憶されるとき：
記憶素子ＭＣ１１には、１０μＡが流れ、記憶素子／ＭＣ１１には３μＡが流れる。両者の電流差は７μＡである。マージンが小さくなると、センスアンプ１０は、差信号の検出を正しく行えない場合があり、つまり、正しくデータ「１」を出力できなくなる場合がある。

そうした理由から、抵抗変化型メモリは、誤り検出・訂正を行うためのＥＣＣ回路を搭載するが、ＥＣＣ処理を実行することで読出し速度が低下し、ＥＣＣ回路によりチップ上の一定の面積が占有されてしまう。特に、誤り検出・訂正することができる能力（ビット数）が大きくなれば、その問題は顕著である。

本発明の目的は、データ読出しの信頼性を改善しかつ面積効率の良い半導体記憶装置を提供することである。

本発明に係る半導体記憶装置は、複数の記憶素子を含むメモリアレイと、前記複数の記憶素子の中から選択された一対の記憶素子に同一データを書込む書込み手段と、前記複数の記憶素子の中から選択された一対の記憶素子に記憶されたデータを読出す読出し手段とを有し、前記読出し手段は、一対の記憶素子の各々に流れる電流の合計と基準値とを比較し、比較結果に基づきデータを出力するセンスアンプを含む。

ある実施態様では、前記書込み手段は、行方向に隣接する一対の記憶素子に同一データを書込む。ある実施態様では、前記記憶素子は、可逆性かつ不揮発性の可変抵抗素子と当該可変抵抗素子に接続されたアクセス用トランジスタとを含み、前記書込み手段は、一対の記憶素子のそれぞれの可変抵抗素子をセットまたはリセットする。ある実施態様では、前記メモリアレイは、前記基準値を生成するためのダミーの記憶素子を含む。ある実施態様では、前記ダミーの記憶素子は、セットされた可変抵抗素子を流れる電流とリセットされた可変抵抗素子を流れる電流との間の電流を流すように設定される。ある実施態様では、半導体記憶装置はさらに、リテンション特性またはエンデュランス特性に応じて前記基準値を設定する手段を含む。ある実施態様では、半導体記憶装置は、アドレス情報に基づき行方向の記憶素子を選択する行選択手段と、アドレス情報に基づき列方向の記憶素子を選択する列選択手段とを含み、前記書込み手段は、前記行選択手段および前記列選択手段によって選択された一対の記憶素子に同一データを書込み、前記読出し手段は、前記行選択手段および前記列選択手段によって選択された一対の記憶素子に記憶されたデータを読出す。

本発明に係る半導体記憶装置のデータの読出し方法は、メモリセルアレイに含まれる複数の記憶素子の中から選択された一対の記憶素子に同一データを書込み、前記一対の記憶素子からデータを読出すとき、当該一対の記憶素子の各々に流れる電流の合計と基準値とを比較し、比較結果に基づきデータを出力する。

ある実施態様では、前記記憶素子は、可逆性かつ不揮発性の可変抵抗素子と当該可変抵抗素子に接続されたアクセス用トランジスタとを含む。ある実施態様では、前記記憶素子は、可変抵抗素子を含み、前記基準値は、セットされた可変抵抗素子に流れる電流とリセットされた可変抵抗素子に流れる電流との間の電流に設定される。ある実施態様では、前記基準値は、リテンション特性またはエンデュランス特性に応じて可変される。

本発明によれば、選択された一対の記憶素子に同一データを書込み、当該選択された一対の記憶素子からデータを読み出すとき、一対の記憶素子の各々に流れる電流の合計と基準値とを比較し、その比較結果に基づきデータを出力するようにしたので、従来の読出し方法と比較して、データ読出しの信頼性を向上させることができる。その結果、読出しデータの誤り検出・訂正機能を削減することができ、その占有面積を減らすことができる。

従来の抵抗変化型ランダムアクセスメモリの概略図である。 従来の抵抗変化型ランダムアクセスメモリの相補データを書込む２Ｔ×２Ｒの構成を説明する図である。 従来の２Ｔ×２Ｒのデータの読出し方法を説明する図である。 セット／リセット時の電流分布にテールビットシフトが生じた例を示す図である。 本発明の実施例に係る抵抗変化型ランダムアクセスメモリの構成を示す図である。 本発明の実施例に係る読出し方法を説明する図である。

次に、本発明の実施の形態について説明する。本発明の１つの実施態様として、抵抗変化型ランダムアクセスメモリを例示する。

図５は、本発明の実施例に係る抵抗変化型ランダムアクセスメモリの概略構成を示すブロック図である。本実施例の抵抗変化型メモリ１００は、可変抵抗素子およびアクセス用トランジスタを含む記憶素子が行列状に複数配列されたメモリアレイ１１０と、行アドレスＡｘに基づきワード線ＷＬの選択および駆動を行う行デコーダおよび駆動回路（Ｘ−ＤＥＣ）１２０と、列アドレスＡｙに基づきビット線ＢＬおよびソース線ＳＬを選択する列デコーダ（Ｙ−ＤＥＣ）１３０と、入出力バッファ１４０を介して外部から受け取ったコマンド、アドレス、データ等に基づき各部を制御する制御回路１５０と、ビット線ＢＬおよびソース線ＳＬを介して記憶素子から読み出されたデータをセンスするセンスアンプ１６０と、読出し動作時にビット線ＢＬやソース線ＳＬにバイアス電圧を印加したり、書込み動作時の書込みデータに応じたパルス電圧をビット線ＢＬやソース線ＳＬに印加したり、読出し動作時に読出し動作のための電圧をビット線ＢＬやソース線ＳＬに印加する書込みドライバ・読出しバイアス回路１７０とを含んで構成される。

本実施例では、図２に示したように、２Ｔ×２Ｒの一対の記憶素子を利用してデータの書込みおよび読出しが行われるが、従来のように、一対の記憶素子に相補データを記憶させるのではなく、一対の記憶素子に同一のデータを記憶させる。例えば、図２の例で言えば、記憶素子ＭＣ１１と記憶素子ＭＣ／１１は、同じ状態にセットまたはリセットされ、つまり、同一のデータ「１」またはデータ「０」が書込まれる。

センスアンプ１６０は、内部データバスＤＯを介して制御回路１５０に接続され、センスアンプ１６０でセンスされた結果は、内部データバスＤＯを介して制御回路１５０へ出力される。なお、センスアンプ１６０の詳細は、後述する。

書込みドライバ・読出しバイアス回路１７０は、内部データバスＤＩを介して制御回路１５０に接続され、内部データバスＤＩを介して書込みデータを受け取る。書込みドライバ・読出しバイアス回路１７０は、選択された一対の記憶素子をセットする場合には、例えば、ビット線ＢＬに正の電圧、ソース線ＳＬにＧＮＤを印加し、一対の記憶素子のそれぞれの可変抵抗素子を低抵抗状態にする。選択された一対の記憶素子をリセットする場合には、ビット線ＢＬにＧＮＤを印加し、ソース線ＳＬに正の電圧を印加し、セットのときとは逆極性の電流を可変抵抗素子に流し、一対の記憶素子のそれぞれの可変抵抗素子を高抵抗状態にする。

制御回路１５０は、入出力バッファ１４０を介して外部から入力されたコマンドに基づき読出しや書込みの制御を行う。書込み動作が行われるとき、行デコーダ１２０は、入力された行アドレスＡｘに基づきワード線ＷＬを選択し、列デコーダ１３０は、入力された列アドレスＡｙに基づき一対のビット線ＢＬおよびソース線ＳＬを選択し、これにより一対の記憶素子が選択される。例えば、図２の例で言えば、行アドレスに基づきワード線ＷＬ１が選択され、列アドレスに基づき一対のビット線ＢＬ１、／ＢＬ１と、一対のソース線ＳＬ１、／ＳＬ１とが選択され、これにより、一対の記憶素子ＭＣ１１、／ＭＣ１１へのアクセスが可能になる。また、書込みドライバ・読出しバイアス回路１７０は、入力された書込みデータに基づき、グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬを介して、選択されたビット線およびソース線にバイアス電圧を印加し、選択された一対の記憶素子に同一のデータ「０」、または同一のデータ「１」を書込む。

読出動作が行われるとき、行デコーダ１２０は、入力された行アドレスＡｘに基づきワード線ＷＬを選択し、列デコーダ１３０は、入力された列アドレスＡｙに基づき一対のビット線ＢＬおよびソース線ＳＬを選択し、これにより一対の記憶素子が選択される。また、書込みドライバ・読出しバイアス回路１７０は、グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬを介して、選択されたビット線およびソース線に読出し用のバイアス電圧を印加する。センスアンプ１６０は、選択された一対の記憶素子から読み出されたデータをセンスし、そのセンス結果を制御回路１５０へ出力する。

次に、本実施例によるデータの読出し方法について図６を参照して説明する。本例では、行デコーダ１２０によってワード線ＷＬ１が選択され、列デコーダ１３０によって１組のビット線ＢＬ１およびソース線ＳＬ１と、もう１組のビット線／ＢＬ１およびソース線／ＳＬ１とが選択され、一対の記憶素子ＭＣ＿Ａ、ＭＣ＿Ｂが選択されるものとする。

上記したように一対の記憶素子ＭＣ＿Ａ、ＭＣ＿Ｂには、同一のデータが書込まれる。読出し動作時、書込みドライバ・読出しバイアス回路１７０は、制御回路１５０からの指示により、トランジスタＱ１〜Ｑ８を制御し、選択されたビット線ＢＬ１およびソース線ＳＬ１と、選択されたビット線／ＢＬ１およびソース線／ＳＬ１に読出し用のバイアス電圧を印加する。

センスアンプ１６０の一方の入力には、選択されたビット線ＢＬ１とビット線／ＢＬ１が結合され、他方の入力には、基準電流Ｉrefを生成する基準生成部１６２が結合される。センスアンプ１６０は、制御回路１５０からのセンスイネーブル信号ＳＡＥに応答して活性化され、それぞれの入力に流れる電流に応じた電圧を比較し、その比較結果を出力する。

ワード線ＷＬ１を介してアクセス用トランジスタがオンされ、記憶素子ＭＣ＿Ａ、ＭＣ＿Ｂには、ビット線を介して読出し用の電圧が印加され、記憶素子ＭＣ＿Ａ、ＭＣ＿Ｂには、可変抵抗素子のセットまたはリセットに応じた電流Ｉ＿Ａ、Ｉ＿Ｂがビット線からソース線に向けて流れる。記憶素子ＭＣ＿Ａ、ＭＣ＿Ｂが正常な状態、つまりテールビットシフトが生じる前であれば、理想的には、Ｉ＿Ａは、Ｉ＿Ｂに等しい。センスアンプ１６０の一方の入力には、電流Ｉ＿Ａと電流Ｉ＿Ｂの合計電流、またはその合計電流を表した電圧が生成される。

基準電流Ｉrefは、図４に示す電流分布ＨＲＳ＿initialの上限値と、電流分布ＬＲＳ＿initialの下限値との間に設定される。基準生成部１６２は、任意の構成であることができ、例えば、記憶素子のレプリカ（ダミー）、電流源回路、抵抗、トランジスタ等を用いて構成され基準電流Ｉrefを生成する。また、ある実施態様では、基準生成部１６２は、制御回路１５０からの指示に応じて基準電流Ｉrefを可変するようにしてもよい。制御回路１５０は、可変抵抗素子のリテンション特性やエンデュランス特性に応じて基準電流Ｉrefを設定することができる。例えば、制御回路１５０は、書き換え回数をカウントし、カウント結果を不揮発性記憶領域に保持させ、書き換え回数に応じて基準電流Ｉrefを可変する。基準生成回路１６２が、ダミーの記憶素子を用いて構成される場合には、書込みドライバ・読出しバイアス回路１７０は、可変抵抗素子の抵抗が可変されるようにダミーの記憶素子をプログラムするようにしてもよい。あるいは、ダミーの記憶素子のアクセス用トランジスタの動作電圧（例えば、ゲート電圧）を制御することで、基準電流Ｉrefを可変するようにしてもよい。さらに他の実施態様として、制御回路１５０は、外部からのユーザコマンドに応じて基準電流Ｉrefの設定値を変更するようにしてもよい。

従来のセンスアンプ１０は、真のデータを記憶する記憶素子を流れる電流と補完データを記憶する記憶素子を流れる電流とを比較したが、本実施例では、センスアンプ１６０は、記憶素子ＭＣ＿Ａを流れる電流Ｉ＿Ａと、記憶素子ＭＣ＿Ｂを流れる電流Ｉ＿Ｂの合計と、基準電流Ｉrefとを比較し、一対の記憶素子ＭＣ＿Ａ、ＭＣ＿Ｂに記憶されたデータを感知し、その感知結果を出力する。

ここで、図４に例示した条件と同一条件で読出しを行う例について説明する。初期状態または通常状態のときの電流分布ＨＲＳ＿initialの上限値が３μＡ、電流分布ＬＲＳ＿initialの下限値が１６μＡとする。
（１）データ「０」が記憶されるとき：
記憶素子ＭＣ＿Ａには３μＡが流れ、記憶素子ＭＣ＿Ｂには３μＡが流れ、両者の合計電流は６μＡである。
（２）データ「１」が記憶されるとき：
記憶素子ＭＣ＿Ａには１６μＡが流れ、記憶素子ＭＣ＿Ｂには１６μＡが流れる。両者の合計電流は３２μＡである。
データ「０」とデータ「１」のときのウインドウ幅は２６μＡ（３２μＡ−６μＡ）であり、基準電流Ｉrefは、その間に設定される。

記憶素子ＭＣ＿Ａにテールビットのシフトが生じ、電流分布ＨＲＳ＿driftの上限値が６μＡ（＋３μＡのシフト）、電流分布ＬＲＳ＿driftの下限値が１０μＡ（−６μＡのシフト）になったとする。
（１）データ「０」が記憶されるとき：
記憶素子ＭＣ＿Ａには６μＡが流れ、記憶素子ＭＣ＿Ｂには３μＡが流れる。両者の合計電流は９μＡである。
（２）データ「１」が記憶されるとき：
記憶素子ＭＣ＿Ａには、１０μＡが流れ、記憶素子ＭＣ＿Ｂには１６μＡが流れる。両者合計電流は２６μＡである。
一方の記憶素子ＭＣ＿Ａにテールビットシフトが生じても、データ「０」とデータ「１」との間のウインドウ幅は１７μＡ（２６μＡ−９μＡ）であり、基準電流Ｉrefは１７．５μＡ(９μＡ＋８．５μＡ)に設定される。この読出しマージンは、従来の読出し方法のときよりも大きいことがわかる。

このように本実施例によれば、一対の記憶素子の各々に流れる電流の合計と基準値とを比較するようにしたので、仮に一方の記憶素子のリテンション特性やエンデュランス特性が劣化しテールビットシフトが生じても、基準値との差（マージン）を従来の読出し方法のときよりも大きくすることができる。このため、従来の読出し方法と比較して、データ読出しの信頼性を向上させることができ、その結果、ＥＣＣ回路の能力を低減し、ＥＣＣ回路の小型化および占有面積を削減し、記憶素子の集積度を高くすることができる。同時に、ＥＣＣ処理による読出し時のアクセス速度の低下を抑制することができる。

上記実施例では、記憶素子が２次元アレイ状に形成された抵抗変化型メモリを例示したが、本発明の読出し方法は、記憶素子が３次元構造に形成された抵抗変化型メモリにも適用することができる。さらに本発明の読出し方法は、抵抗変化型メモリ以外の他の半導体記憶装置、例えば、ランダムアクセスが可能なＮＯＲ型フラッシュメモリ等にも適用することができる。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：抵抗変化型メモリ
１１０：メモリアレイ
１２０：行デコーダおよび駆動回路（Ｘ−ＤＥＣ）
１３０：列デコーダおよび駆動回路（Ｙ−ＤＥＣ）
１４０：入出力バッファ
１５０：制御回路
１６０：センスアンプ
１７０：書込みドライバ・読出しバイアス回路１７０

Claims (3)

1. 複数の記憶素子と基準値を生成するためのダミーの記憶素子とを含むメモリアレイであって、各記憶素子が可逆性かつ不揮発性の可変抵抗素子を含む、前記メモリアレイと、
   前記複数の記憶素子の中から選択された一対の記憶素子に同一データを書込む書込み手段と、
   前記複数の記憶素子の中から選択された一対の記憶素子に記憶されたデータを読出す読出し手段と、
   書き換え回数をカウントし、カウント結果に基づきリテンション特性またはエンデュランス特性に応じた基準電流を表す基準値を設定するため前記ダミーの記憶素子の可変抵抗素子の抵抗を可変する設定手段とを含み、
   前記読出し手段は、列アドレス情報に基づき一対のビット線と一対のソース線とを選択し、選択された一対のビット線と一対のソース線に読出し用のバイアス電圧を印加し、さらに、選択された一対のビット線から選択された一対の記憶素子を介して選択された一対のソース線に流れる電流の合計と前記基準値とを比較し、比較結果に基づきデータを出力するセンスアンプを含み、
   前記設定手段は、セットされたときに可変抵抗素子を流れる電流とリセットされたときに可変抵抗素子を流れる電流との間の電流を設定する、半導体記憶装置。
2. 前記記憶素子は、前記可変抵抗素子に接続されたアクセス用トランジスタとを含み、
   アクセス用トランジスタのゲートがワード線に接続され、アクセス用トランジスタの一方の端子がソース線に接続され、他方の端子が前記可変抵抗素子の一方の端子に接続され、前記可変抵抗素子の他方の端子がビット線に接続される、請求項１に記載の半導体記憶装置。
3. 半導体記憶装置は、行アドレス情報に基づき行方向の記憶素子を選択する行選択手段と、列アドレス情報に基づき列方向の記憶素子を選択する列選択手段とを含み、
   前記書込み手段は、前記行選択手段および前記列選択手段によって選択された一対の記憶素子に同一データを書込み、
   前記読出し手段は、前記行選択手段および前記列選択手段によって選択された一対の記憶素子に記憶されたデータを読出す、請求項１または２に記載の半導体記憶装置。

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