JP5988061B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
図1は、第1の実施形態に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。この不揮発性半導体記憶装置は、アレイ回路10と、リファレンスドライバ回路20と、ロウデコーダ回路21と、ワード線ドライバ回路22と、カラムデコーダ回路23と、カラムゲート回路24と、センスアンプ回路25とを備えている。
図4は、第2の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。図2および図4における共通の符号は同一の構成要素を示す。
図6は、第3の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。図2および図6における共通の符号は同一の構成要素を示すため、図2との相違点について説明する。
図7は、第4の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。図4および図7における共通の符号は同一の構成要素を示すため、図4との相違点について説明する。
図8は、第5の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。図2および図8における共通の符号は同一の構成要素を示すため、図2との相違点について説明する。
図9は、第6の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。本実施形態は、図2の構成におけるソース線SLをワード線WLと並行して配置し、リファレンスソース線RSLをリファレンスワード線RWLと並行して配置した例である。図2および図9における共通の符号は同一の構成要素を示すため、図2との相違点について説明する。
図10は、第7の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。本実施形態は、図6の構成におけるソース線SLをワード線WLと並行して配置し、リファレンスソース線RSLをリファレンスワード線RWLと並行して配置した例である。図6および図10における共通の符号は同一の構成要素を示すため、図6との相違点について説明する。
図11は、第8の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。なお、本実施形態および上記各実施形態における共通の符号は同一の構成要素を示す。
図13は、第9の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。本実施形態に係るメモリセルMCは、図11に示すメモリセルMCと同様に、クロスポイント型のメモリセルである。図11および図13における共通の符号は同一の構成要素を示す。
14,15 リファレンスセルアレイ
20 リファレンスドライバ回路
24 カラムゲート回路
25 センスアンプ回路
MC メモリセル
RR 抵抗変化型素子(半導体記憶素子)
WL ワード線
BL ビット線
SL ソース線
RMC リファレンスセル
RWL リファレンスワード線
RBL リファレンスビット線
RSL リファレンスソース線
TR1 選択トランジスタ
TR2〜TR5 可変抵抗トランジスタ
CT セルトランジスタ
Claims (8)
- 不揮発性の半導体記憶素子と第1のトランジスタとが直列に接続されてなる複数のメモリセルが、行列状に配置されたメモリセルアレイと、
前記メモリセルアレイの各行にそれぞれ対応して設けられ、当該行に配置された複数のメモリセルの前記第1のトランジスタのゲートに共通に接続された複数のワード線と、
前記メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルにおける、直列に接続された前記半導体記憶素子および前記第1のトランジスタの一方の端に共通に接続された複数のビット線と、
前記複数のメモリセルにおける、直列に接続された前記半導体記憶素子および前記第1のトランジスタの他方の端に接続された複数のソース線と、
リファレンスビット線と、
リファレンスソース線と、
前記リファレンスビット線と前記リファレンスソース線との間に直列接続された第2および第3のトランジスタを含む、少なくとも1つのリファレンスセルと、
前記リファレンスセルの前記第2のトランジスタのゲートに接続されたリファレンスワード線と、
前記リファレンスセルの前記第3のトランジスタのゲート電圧を制御するリファレンスドライバ回路とを備えている
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1の不揮発性半導体記憶装置において、
複数の前記リファレンスセルと、
前記複数のリファレンスセルのそれぞれに対応する複数の前記リファレンスワード線とを備え、
前記複数のリファレンスワード線はそれぞれ、対応する前記リファレンスセルに含まれる前記第2のトランジスタのゲートに接続されている
ことを特徴とする不揮発性半導体記憶装置。 - 請求項2の不揮発性半導体記憶装置において、
前記複数のリファレンスセルのうち少なくとも1つのリファレンスセルに含まれる前記第3のトランジスタは、他のリファレンスセルに含まれる前記第3のトランジスタとトランジスタサイズが異なる
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1の不揮発性半導体記憶装置において、
前記複数のメモリセルに含まれる前記第1のトランジスタは、前記第2のトランジスタとゲート酸化膜厚が同一である
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1の不揮発性半導体記憶装置において、
前記複数のメモリセルに含まれる前記第1のトランジスタは、前記第2のトランジスタとゲートチャネル長およびゲートチャネル幅が同一である
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1乃至請求項5のうちいずれか1つの不揮発性半導体記憶装置において、
前記複数のメモリセルに格納されているデータを判定するセンスアンプ回路と、
前記複数のビット線のいずれか1本を選択して前記センスアンプ回路に接続するとともに、前記リファレンスビット線を前記センスアンプ回路に接続するカラムゲート回路とを備えている
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1乃至請求項6のうちいずれか1つの不揮発性半導体記憶装置において、
前記リファレンスセルを含むリファレンスセルアレイは、前記メモリセルアレイの列方向と同一の方向において前記メモリセルアレイに隣接して配置されている
ことを特徴とする不揮発性半導体記憶装置。 - 請求項7の不揮発性半導体記憶装置において、
2つの前記リファレンスセルアレイを備え、
前記2つのリファレンスセルアレイは、前記メモリセルアレイを挟むように配置されている
ことを特徴とする不揮発性半導体記憶装置。
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