JP6038741B2 - 半導体記憶装置 - Google Patents
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図1は第1の実施の形態に係る半導体記憶装置のブロック図の一例である。第1の実施の形態に係る半導体記憶装置は、図1に示すように、メモリセルアレイ11、選択ワード線電圧供給回路12a、ロウデコーダ12b、選択ビット線電圧供給回路13a、及びカラムデコーダ13bを備える。
次に、図9Aを参照して、第2の実施の形態に係る半導体記憶装置を説明する。上記第1の実施の形態における電圧降下調整回路24は、降下させる電圧値を調整して2種類の電圧をノードN2に供給する。これに対して、第2の実施の形態に係る電圧降下調整回路24は、電圧させる電圧値を調整して、3種類の電圧をノードN2(選択ビット線BL)に供給する。このため、図9Aに示すように、電圧降下調整回路24は、抵抗24a、24c、及びスイッチ24b、24dを有する。
次に、図11を参照して、第3の実施の形態に係る半導体記憶装置を説明する。第3の実施の形態に係る選択ビット線電圧供給回路13aは、図11に示すようにメモリ22aを有し、この点で第1の実施の形態と異なる。メモリ22aは、センスアンプ21から出力されたデータを、レジスタ22を介して保存する。なお、このメモリ22aは揮発性であっても良いし、不揮発性であっても良い。
次に、図13〜図15を参照して、第4の実施の形態に係る半導体記憶装置を説明する。第4の実施の形態に係る半導体記憶装置は、図13〜図15に示すように、第1の実施の形態と異なるメモリセルアレイ11を有する。なお、第4の実施の形態のその他の構成は、第1の実施の形態と同様であるため、それらの説明は省略する。
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
(1)前記制御回路は、前記電圧降下調整回路と前記選択した第1配線との間に設けられたカレントミラー回路を更に備えることを特徴とする請求項4記載の半導体記憶装置。
(2)前記電圧降下調整回路は、抵抗と、前記抵抗と並列に接続されたスイッチとを備え、前記スイッチの導通状態は、前記センスアンプから出力されるデータに基づき制御されることを特徴とする請求項4記載の半導体記憶装置。
(3)前記制御回路は、前記選択した第1配線に対して複数回に亘って前記読出動作を実行し、前記カレントミラー回路は、前記読出動作毎に異なる電流を流すことを特徴とする付記(1)記載の半導体記憶装置。
(4)前記電圧降下調整回路は、トランジスタを備え、前記トランジスタのゲート電圧は、前記センスアンプから出力されるデータに基づき制御されることを特徴とする付記(1)記載の半導体記憶装置。
(5)前記電圧降下調整回路は、前記センスアンプから出力されるデータを記憶するレジスタを更に備えることを特徴とする付記(1)記載の半導体記憶装置。
(6)前記電圧降下調整回路は、前記センスアンプから出力されるデータを記憶するメモリを更に備えることを特徴とする付記(1)記載の半導体記憶装置。
(7)前記複数の第1配線及び前記複数の第2配線は、基板の主平面と平行な方向に延び、前記基板と直交する方向に並ぶメモリセルは、前記第1配線を共有することを特徴とする請求項1記載の半導体記憶装置。
(8)前記複数の第1配線は基板の主平面と垂直な方向に延び、前記複数の第2配線は前記基板の主平面と平行な方向に延び、かつ、前記基板の主平面と垂直な方向に配置されていることを特徴とする請求項1記載の半導体記憶装置。
Claims (8)
- 複数の第1配線及び複数の第2配線の交差部に配置され、且つ可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイと、
選択した第1配線に接続する複数の可変抵抗素子を選択した場合、前記選択した第1配線の電圧を検知する読出動作を実行し、前記読出動作にて検知した前記選択した第1配線の電圧に基づきリセット動作又はセット動作の際に前記選択した第1配線に印加する電圧を調整する制御回路とを備え、
前記リセット動作は、前記可変抵抗素子の抵抗値を上げる動作であり、
前記セット動作は、前記可変抵抗素子の抵抗値を下げる動作である
ことを特徴とする半導体記憶装置。 - 前記制御回路は、前記読出動作の際、前記選択した第1配線から複数の可変抵抗素子を介して複数の第2配線に同時に電流を流す
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記制御回路は、前記読出動作の際、前記選択した第1配線と前記複数の可変抵抗素子に接続される第2配線との間に電位差を与える
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記制御回路は、
前記選択した第1配線の電圧と参照電圧とを比較するセンスアンプと、
前記リセット動作又は前記セット動作の際に、前記センスアンプから出力されるデータに基づいて、前記選択した第1配線に供給する電圧を降下させる電圧降下調整回路とを備える
ことを特徴とする請求項1乃至3のいずれかに記載の半導体記憶装置。 - 前記電圧降下調整回路は、
直列に接続された第1の抵抗及び第2の抵抗と、
前記第1の抵抗と並列に接続され且つ前記第2の抵抗と直列に接続された第1のスイッチと、
前記第1の抵抗及び前記第2の抵抗と並列に接続された第2のスイッチとを備え、
前記第1スイッチの導通状態及び前記第2のスイッチの導通状態は、前記センスアンプから出力されるデータに基づき制御される
ことを特徴とする請求項4記載の半導体記憶装置。 - 前記制御回路は、所定数のメモリセルに対して前記リセット動作又は前記セット動作を実行する度に、前記読出動作を実行する
ことを特徴とする請求項1乃至5のいずれかに記載の半導体記憶装置。 - 前記制御回路は、前記読出動作を複数回実行した後に、前記リセット動作又は前記セット動作を実行する
ことを特徴とする請求項1乃至5のいずれかに記載の半導体記憶装置。 - 前記メモリセルは、前記可変抵抗素子に直列接続されたダイオードを備え、
前記制御回路は、前記読出動作の際、前記ダイオードの順方向に電流を流すように選択した第1配線及び複数の第2配線に電圧を印加する
ことを特徴とする請求項1乃至7のいずれかに記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/026,258 US9093144B2 (en) | 2013-01-29 | 2013-09-13 | Semiconductor memory device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201361757887P | 2013-01-29 | 2013-01-29 | |
US61/757,887 | 2013-01-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014146406A JP2014146406A (ja) | 2014-08-14 |
JP6038741B2 true JP6038741B2 (ja) | 2016-12-07 |
Family
ID=51426517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013151326A Active JP6038741B2 (ja) | 2013-01-29 | 2013-07-22 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6038741B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8730745B2 (en) * | 2012-03-23 | 2014-05-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method for controlling the same |
US9224469B2 (en) * | 2013-10-30 | 2015-12-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device and memory system |
US9349446B2 (en) * | 2014-09-04 | 2016-05-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of controlling the same |
US9412449B2 (en) | 2014-12-22 | 2016-08-09 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
JP2019057347A (ja) | 2017-09-20 | 2019-04-11 | 東芝メモリ株式会社 | 抵抗変化メモリ装置 |
JP2020149736A (ja) * | 2019-03-11 | 2020-09-17 | キオクシア株式会社 | 半導体記憶装置 |
US11049557B2 (en) | 2019-07-19 | 2021-06-29 | Macronix International Co., Ltd. | Leakage current compensation in crossbar array |
JP7394881B2 (ja) * | 2019-10-14 | 2023-12-08 | 長江存儲科技有限責任公司 | 3次元相変化メモリデバイスを形成するための方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4148210B2 (ja) * | 2004-09-30 | 2008-09-10 | ソニー株式会社 | 記憶装置及び半導体装置 |
JP4940287B2 (ja) * | 2009-08-06 | 2012-05-30 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2011198445A (ja) * | 2010-03-24 | 2011-10-06 | Toshiba Corp | 半導体記憶装置 |
JP5306401B2 (ja) * | 2011-03-24 | 2013-10-02 | 株式会社東芝 | 抵抗変化メモリ |
US9019747B2 (en) * | 2011-12-01 | 2015-04-28 | Panasonic Intellectual Property Management Co., Ltd. | Nonvolatile semiconductor memory device and write method for the same |
-
2013
- 2013-07-22 JP JP2013151326A patent/JP6038741B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2014146406A (ja) | 2014-08-14 |
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A621 | Written request for application examination |
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