JP5306401B2 - 抵抗変化メモリ - Google Patents

Description

本発明の実施形態は、抵抗変化メモリに関する。

近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。抵抗変化メモリとしては、例えば遷移金属酸化物などの記録層を２つの電極で挟んだ可変抵抗素子を用いたＲｅＲＡＭ（Resistive ＲＡＭ）が知られている。

抵抗変化メモリの可変抵抗素子には、２種類の動作モードがある。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間とを制御することにより、高抵抗状態と低抵抗状態とを設定するもので、これはユニポーラ型といわれる。

抵抗変化メモリを構成するメモリセルは、例えば可変抵抗素子及びダイオードがビット線及びワード線間に直列に接続されて構成されている。選択ビット線及び選択ワード線に接続された選択メモリセルに書き込みを行う場合、選択ビット線及び選択ワード線間に所定の電圧を印加して選択メモリセルに所定の電流を流す。

しかしながら、選択ビット線には、選択メモリセル以外に複数の非選択メモリセルが接続されており、非選択メモリセルに印加されるバイアスによっては、非選択メモリセルに起因するリーク電流が選択ビット線に流れる。これにより、書き込み時に選択メモリセルに実際に供給される電流は、本来設定した規定値からリーク電流分が差し引かれたものになる。この結果、選択メモリセルの抵抗状態を変化させることが困難になる。

特開２００６−２２８４１４号公報

実施形態は、メモリセルの抵抗変化を正確に行うことが可能な抵抗変化メモリを提供する。

実施形態に係る抵抗変化メモリは、複数のビット線と、前記複数のビット線に交差する複数のワード線と、前記複数のビット線及び前記複数のワード線の交差部に配置された複数のメモリセルを有し、前記複数のメモリセルの各々は、ビット線及びワード線間に可変抵抗素子及びダイオードが直列に接続されて構成される、メモリセルアレイと、前記ダイオードに逆方向バイアスを印加するようにして、選択ビット線及び選択ワード線に接続された選択メモリセルにデータを書き込む制御回路と、書き込み時に前記選択メモリセルに流れる電流を制限する電流制限回路とを具備する。前記電流制限回路は、前記選択ビット線に流れる電流が、所定の第１のコンプライアンス電流に前記選択ビット線に接続された非選択メモリセルからのリーク電流分が加算された第２のコンプライアンス電流を超えないように制御する。

本実施形態に係る抵抗変化メモリの基本構成を示す概略図。 抵抗変化メモリが備えるメモリセルアレイの回路図。 抵抗変化メモリのカラム系制御回路及びロウ系制御回路のブロック図。 電流制限回路の回路図。 抵抗変化メモリの書き込み動作を示すタイミングチャート。 ステージ１においてビット線及びワード線に印加される電圧を説明する図。 ステージ２においてビット線及びワード線に印加される電圧を説明する図。 ステージ３においてビット線及びワード線に印加される電圧を説明する図。 ステージ４においてビット線及びワード線に印加される電圧を説明する図。 ステージ５においてビット線及びワード線に印加される電圧を説明する図。

以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［１．抵抗変化メモリ１の構成］
図１は、本実施形態に係る抵抗変化メモリ１の基本構成、すなわち半導体基板上のグローバルバス等の配線が形成される配線領域３と、その上に積層されたメモリブロック２との構成を示している。

図１に示すように、メモリブロック２は、この例では４層のメモリセルアレイＭＡ０〜ＭＡ３からなる。メモリブロック２の直下の半導体基板には、配線領域３が設けられる。配線領域３には、メモリブロック２に書き込み／読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。また、この配線領域３には、後述するカラムスイッチ等を含むカラム系制御回路や、ロウデコーダ等を含むロウ系制御回路が設けられていてもよい。

積層された複数のメモリセルアレイＭＡの各々に配設された複数のワード線ＷＬ及び複数のビット線ＢＬと、半導体基板上に形成された配線領域３とを接続するために、メモリブロック２の側面に垂直配線（ビアコンタクト）が必要になる。配線領域３の四辺には、ビット線コンタクト領域４及びワード線コンタクト領域５が設けられている。ビット線コンタクト領域４及びワード線コンタクト領域５には、ビット線ＢＬ及びワード線ＷＬと制御回路とをそれぞれ接続するためのビット線コンタクト６及びワード線コンタクト７が形成される。ワード線ＷＬは、その一端がワード線コンタクト領域５に形成されたワード線コンタクト７を介して配線領域３に接続されている。また、ビット線ＢＬは、その一端がビット線コンタクト領域４に形成されたビット線コンタクト６を介して配線領域３に接続されている。

図１では、複数のメモリセルアレイＭＡを半導体基板に垂直な方向（図１に示すＺ方向）に積層した１つのメモリブロック２について示しているが、実際にはこのようなメモリブロック２がワード線ＷＬの長手方向（図１に示すＸ方向）及びビット線ＢＬの長手方向（図１に示すＹ方向）に複数個マトリクス状に配置される。

本実施形態では、ワード線コンタクト領域５では、一列のコンタクトのみ、すなわち一断面での全ての層のワード線ＷＬが共通コンタクトを介して配線領域３に接続されている。また、ビット線コンタクト領域４では、各層のビット線ＢＬが別々に用意された４列のコンタクトを介して配線領域３に接続されている。本実施形態では、ビット線ＢＬは層毎に独立駆動され、ワード線ＷＬは全ての層で共通に接続されているが、ワード線ＷＬについても層毎に独立駆動するようにしてもよい。また、ビット線ＢＬを共通にして、ワード線ＷＬを独立駆動するようにしてもよい。さらに、ビット線ＢＬ及びワード線ＷＬの少なくとも一方を上下の層で共有するように構成することもできる。

図２は、抵抗変化メモリ１が備えるメモリセルアレイＭＡの回路図である。ここで、図２に示すメモリセルアレイＭＡは、ビット線ＢＬの長手方向（図２に示すＹ方向）に例えば２Ｋビット（２０４８個）、ワード線ＷＬの長手方向（図２に示すＸ方向）に例えば５１２ビットのメモリセルＭＣが配置されている。これにより、１つのメモリセルアレイＭＡ内に１Ｍビット（約１×１０^６個）のメモリセルＭＣが配置される。１つのメモリセルアレイＭＡ内では、メモリセルＭＣが二次元マトリクス状に配列されている。なお、図２には、５本のワード線ＷＬ０〜ＷＬ４と５本のビット線ＢＬ０〜ＢＬ４とに接続されたメモリセルＭＣを抽出して示している。ワード線ＷＬとビット線ＢＬとの交差部に、整流素子としてのダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型のメモリセルＭＣが配置される。

可変抵抗素子ＶＲの一端は、ビット線に接続されている。可変抵抗素子ＶＲの他端は、ダイオードＤｉのアノードに接続されている。ダイオードＤｉのカソードは、ワード線ＷＬに接続されている。なお、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置及び極性は、図示のものに限定されない。

可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物／電極からなる積層構造を有しており、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、電圧或いは電流の印加により抵抗値が変化するＲｅＲＡＭ（Resistive ＲＡＭ）が用いられる。ＲｅＲＡＭには例えば、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとが含まれる。

本実施形態のＲｅＲＡＭは、バイポーラ型のＲｅＲＡＭであり、すなわち、メモリセルＭＣに印加する電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定する。バイポーラ型のＲｅＲＡＭでは、ダイオードＤｉには順方向バイアス及び逆方向バイアスが印加されるため、ダイオードＤｉは、順方向バイアスに加え、逆方向バイアスが印加された場合においても十分に電流を流すことが求められる。つまり、バイポーラ型の場合、メモリセルのダイオードは、ユニポーラ型で動作するメモリセルのダイオードに比べ、逆方向バイアス時に流れる電流が十分に確保できるように設計される。

ダイオードＤｉに負電圧（逆方向バイアス）が印加されるようにメモリセルＭＣに電圧を印加する動作を書き込み動作と呼ぶ。書き込み動作では、可変抵抗素子ＶＲは、高抵抗状態から低抵抗状態に変化する。一方、ダイオードＤｉに正電圧（順方向バイアス）が印加されるようにメモリセルＭＣに電圧を印加する動作を消去動作と呼ぶ。消去動作では、抵抗変化素子は、低抵抗状態から高抵抗状態に変化する。逆方向バイアスによってダイオードＤｉに電流を流す際には降伏現象を用いるので、逆方向バイアス時にダイオードＤｉに印加される負電圧は、順方向バイアス時にダイオードＤｉに印加される正電圧に比べて、その絶対値が大きい。すなわち、書き込み動作時にメモリセルＭＣに印加される電圧及び電流は、消去動作時にメモリセルＭＣに印加される電圧及び電流に比べて、その絶対値が大きい。このため、必然的に、書き込み動作は、消去動作に比べてメモリセルＭＣからのリーク電流が大きくなる。

＜制御回路の構成＞
次に、ビット線ＢＬ及びワード線ＷＬの電圧を制御するためのカラム系制御回路及びロウ系制御回路の構成例について説明する。ここでは、ワード線方向に２Ｋビット（＝２０４８ビット）、ビット線方向に５１２ビットのメモリセルＭＣを配列して１ＭビットのメモリセルアレイＭＡを構成する場合を例として説明する。図３は、抵抗変化メモリ１のカラム系制御回路及びロウ系制御回路のブロック図である。

図３に示されるように、ロウ系制御回路は例えば、ロウデコーダ１０、メインロウデコーダ１１、書き込み駆動線ドライバ１２、ロウ電源線ドライバ１３、及びロウ系周辺回路１４を備えている。また、カラム系制御回路は例えば、カラムスイッチ２０、カラムデコーダ２１、センスアンプ／書き込みバッファ２２、カラム電源線ドライバ２３、及びカラム系周辺回路２４を備えている。

本実施形態に係るワード線は階層構造を有しており、メインロウデコーダ１１は、２５６本のメインワード線対ＭＷＬｘ，ＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対を選択駆動する。選択されたメインワード線対ＭＷＬｘ，ＭＷＬｂｘでは、メインワード線ＭＷＬｘがハイレベルとなり、メインワード線ＭＷＬｂｘがローレベルとなる。逆に、非選択のメインワード線対ＭＷＬｘ，ＭＷＬｂｘでは、メインワード線ＭＷＬｘがローレベルとなり、メインワード線ＭＷＬｂｘがハイレベルとなる。一本のメインワード線対ＭＷＬｘ，ＭＷＬｂｘはロウデコーダ１０に接続され、ロウデコーダ１０は、メインワード線対ＭＷＬｘ，ＭＷＬｂｘの階層下にある８本のワード線ＷＬｘ＜７：０＞のうちの１本を選択駆動する。メインロウデコーダ１１により選択駆動されたメインワード線対ＭＷＬｘ，ＭＷＬｂｘに接続されたロウデコーダ１０がさらにワード線ＷＬを選択駆動することにより、１本のワード線ＷＬが選択駆動される。

書き込み駆動線ドライバ１２には８本の書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗが接続され、ロウ電源線ドライバ１３にはロウ電源線ＶＲｏｗが接続されている。このロウ電源線ＶＲｏｗには、非選択のメインワード線対ＭＷＬｘ，ＭＷＬｂｘの階層下のワード線ＷＬ、及び選択されたメインワード線対ＭＷＬｘ，ＭＷＬｂｘの階層下の非選択のワード線ＷＬに供給される電圧が印加される。書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗは、ロウデコーダ１０に接続され、この書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗには、ロウデコーダ１０がワード線ＷＬを駆動するための電圧が印加される。ロウ系周辺回路１４は、この抵抗変化メモリ１全体の管理を行うもので、外部のホスト装置からの制御信号を受け、読み出し、書き込み、消去、及びデータの入出力管理等を行う。

本実施形態に係るビット線も階層構造を有しており、カラムデコーダ２１は、６４本のカラム選択線対ＣＳＬｙ，ＣＳＬｂｙ（ｙ＝＜６３：０＞）のいずれか一対を選択駆動する。選択されたカラム選択線対ＣＳＬｙ，ＣＳＬｂｙでは、カラム選択線ＣＳＬｙがハイレベルとなり、カラム選択線ＣＳＬｂｙがローレベルとなる。逆に、非選択のカラム選択線対ＣＳＬｙ，ＣＳＬｂｙでは、カラム選択線ＣＳＬｙがローレベルとなり、カラム選択線ＣＳＬｂｙがハイレベルとなる。一本のカラム選択線対ＣＳＬｙ，ＣＳＬｂｙはカラムスイッチ２０に接続され、このカラムスイッチ２０は、カラム選択線対ＣＳＬｙ，ＣＳＬｂｙの階層下にある８本のビット線ＢＬｙ＜７：０＞のうちの１本を選択駆動する。カラムデコーダ２１により選択駆動されたカラム選択線対ＣＳＬｙ，ＣＳＬｂｙに接続されたカラムスイッチ２０がさらにビット線ＢＬを選択駆動することにより、１本のビット線ＢＬが選択駆動される。

センスアンプ／書き込みバッファ２２は、ローカルデータ線ＬＤＱ＜７：０＞に読み出された信号を検知増幅するとともに、データ入出力線ＩＯ＜７：０＞から入力される書き込みデータをカラムスイッチ２０を介してメモリセルＭＣに供給する。センスアンプ／書き込みバッファ２２には、８本のローカルデータ線ＬＤＱ＜７：０＞及びカラム電源線ＶＣｏｌ１が接続され、カラム電源線ドライバ２３にはカラム電源線ＶＣｏｌ１，ＶＣｏｌ２が接続されている。ローカルデータ線ＬＤＱ＜７：０＞及びカラム電源線ＶＣｏｌ２は、カラムスイッチ２０に接続され、このローカルデータ線ＬＤＱ＜７：０＞及びカラム電源線ＶＣｏｌ２には、カラムスイッチ２０がビット線ＢＬを駆動するための電圧が印加される。カラム系周辺回路２４は、この抵抗変化メモリ１全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、及びデータの入出力管理等を行う。

＜電流制限回路２５の構成＞
次に、図３に示した電流制限回路２５の構成の一例について説明する。電流制限回路２５は例えば、センスアンプ／書き込みバッファ２２に含まれる。電流制限回路２５は、書き込み動作時に、メモリセルＭＣに流れる最大電流が所定値を超えないように制御するものである。すなわち、書き込み動作では、選択メモリセルＭＣが高抵抗状態から低抵抗状態に変化するため、低抵抗状態になった際に選択メモリセルＭＣを介して選択ワード線ＷＬ及び選択ビット線ＢＬ間に大きな電流が流れる。ＲｅＲＡＭでは、このような大きな電流が選択メモリセルＭＣに流れるのを防ぐための機能が必要であり、この機能を電流制限回路２５が担っている。

図４は、電流制限回路２５の回路図である。スイッチＳＷ１の一端は、ローカルデータ線ＬＤＱ＜７：０＞及びカラムスイッチ２０を介して選択ビット線ＢＬに接続される。スイッチＳＷ１の他端は、ｎチャネルＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ１のドレインに接続されている。

ｎＭＯＳトランジスタＭ１のゲートは自身のドレインに接続され、ソースは接地されている。また、ｎＭＯＳトランジスタＭ１のゲートはスイッチＳＷ２を介してキャパシタＣの一方の電極に接続されている。キャパシタＣの他方の電極は接地されている。ｎＭＯＳトランジスタＭ９のドレインはキャパシタＣの一方の電極に接続され、ゲートにはカラム系周辺回路２４からリセット信号ＲＳが入力され、ソースは接地されている。ｎＭＯＳトランジスタＭ９は、キャパシタＣの電荷を放電（リセット）する機能を有する。

ｐチャネルＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ５のソースは電源端子ＶＤＤに接続され、ゲートは自身のドレインに接続されている。ｐＭＯＳトランジスタＭ６のソースは電源端子ＶＤＤに接続され、ゲートはｐＭＯＳトランジスタＭ５のゲートに接続されている。ｎＭＯＳトランジスタＭ２のドレインはｐＭＯＳトランジスタＭ５のドレインに接続され、ゲートはスイッチＳＷ３を介してキャパシタＣの一方の電極に接続され、ソースは接地されている。

定電流源ＣＳは、定電流（コンプライアンス電流）Ｉcompを流すように構成されている。コンプライアンス電流Ｉcompは、メモリセルＭＣに電圧を印加して抵抗状態を変化させる過程で、メモリセルＭＣに急激又は過度に電流が流れてメモリセルＭＣが劣化又は破壊されるのを防ぐことが可能である値に設定される。コンプライアンス電流Ｉcompは、可変抵抗素子ＶＲ及びダイオードＤｉを構成する材料やサイズなどに応じて最適に設計される。定電流源ＣＳが生成するコンプライアンス電流Ｉcompには、選択メモリセル以外の非選択メモリセルからのリーク電流は考慮されていない。

ｎＭＯＳトランジスタＭ３のドレインは定電流源ＣＳに接続され、ゲートは自身のドレインに接続され、ソースは接地されている。ｎＭＯＳトランジスタＭ４のドレインはｐＭＯＳトランジスタＭ５のドレインに接続され、ゲートはｎＭＯＳトランジスタＭ３のゲートに接続され、ソースは接地されている。

ｎＭＯＳトランジスタＭ７のドレインはｐＭＯＳトランジスタＭ６のドレインに接続され、ゲートは自身のドレインに接続され、ソースは接地されている。ｎＭＯＳトランジスタＭ８のドレインは、スイッチＳＷ４の一端に接続され、スイッチＳＷ４の他端は、ローカルデータ線ＬＤＱ＜７：０＞及びカラムスイッチ２０を介して選択ビット線ＢＬに接続される。ｎＭＯＳトランジスタＭ８のゲートはｎＭＯＳトランジスタＭ７のゲートに接続され、ソースは接地されている。スイッチＳＷ１〜ＳＷ４のオン／オフは、カラム系周辺回路２４によって制御される。

ｎＭＯＳトランジスタＭ１及びＭ２は、カレントミラー回路を構成している。従って、ｎＭＯＳトランジスタＭ２には、ｎＭＯＳトランジスタＭ１に流れるリーク電流Ｉleakと同じ電流が流れる。ｎＭＯＳトランジスタＭ３及びＭ４は、カレントミラー回路を構成している。従って、ｎＭＯＳトランジスタＭ４には、ｎＭＯＳトランジスタＭ３に流れるコンプライアンス電流Ｉcompと同じ電流が流れる。

ｐＭＯＳトランジスタＭ５及びＭ６は、カレントミラー回路を構成している。ｐＭＯＳトランジスタＭ５には、ｎＭＯＳトランジスタＭ２に流れるリーク電流ＩleakとｎＭＯＳトランジスタＭ４に流れるコンプライアンス電流Ｉcompとを合わせた電流が流れる。従って、ｐＭＯＳトランジスタＭ６には、ｐＭＯＳトランジスタＭ５に流れる電流（Ｉcomp＋Ｉleak）と同じ電流が流れる。ｎＭＯＳトランジスタＭ７及びＭ８は、カレントミラー回路を構成している。従って、ｎＭＯＳトランジスタＭ８には、ｎＭＯＳトランジスタＭ７に流れる電流（Ｉcomp＋Ｉleak）と同じ電流が流れる。

［２．動作］
次に、抵抗変化メモリ１の書き込み動作について説明する。書き込み動作は、可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に変化させる動作である。この書き込み動作では、選択メモリセルに接続された選択ワード線ＷＬ及び選択ビット線ＢＬのうち、選択ワード線ＷＬにハイレベル電圧を印加し、選択ビット線ＢＬにローレベル電圧を印加し、ダイオードＤｉに負電圧（逆方向バイアス）を印加するようにして可変抵抗素子ＶＲに書き込み電圧を印加する。

図５は、抵抗変化メモリ１の書き込み動作を示すタイミングチャートである。本実施形態では、５つのステージ（ステージ１〜５）によって書き込み動作が行われる。図６は、ステージ１においてビット線及びワード線に印加される電圧を説明する図である。図６の丸印のメモリセルにデータを書き込むものとし、この丸印のメモリセルを選択メモリセルと呼び、選択メモリセルに接続されたワード線及びビット線をそれぞれ選択ワード線及び選択ビット線と呼ぶ。選択ビット線に印加する電圧（選択ビット線電圧）をＶＳＬ、選択ワード線に印加する電圧（選択ワード線電圧）をＶＳＨ、非選択ビット線及び非選択ワード線に印加する電圧（非選択電圧）をＶＮＳとし、これら電圧の大小関係は、“ＶＳＬ＜ＶＮＳ＜ＶＳＨ”である。例えば、非選択電圧ＶＮＳは、選択ビット線電圧ＶＳＬと選択ワード線電圧ＶＳＨとの中間電圧に設定される。選択ビット線電圧ＶＳＬは、例えば０Ｖである。

まず、ステージ１において、ロウ系制御回路及びカラム系制御回路は、全てのビット線及び全てのワード線に選択ビット線電圧ＶＳＬを印加する。また、ステージ１において、カラム系制御回路は、スイッチＳＷ１〜ＳＷ４をオフにする。また、カラム系制御回路は、リセット信号ＲＳをハイレベルにし、ｎＭＯＳトランジスタＭ９をオンにする。これにより、キャパシタＣの電荷が放電（リセット）される。

続いて、ステージ２において、ロウ系制御回路及びカラム系制御回路は、非選択ビット線及び全てのワード線に非選択電圧ＶＮＳを印加する。選択ビット線は、選択ビット線電圧ＶＳＬのままである。また、ステージ２において、カラム系制御回路は、スイッチＳＷ１，ＳＷ２をオンにし、スイッチＳＷ３，ＳＷ４をオフにし、リセット信号ＲＳをローレベルにする。これにより、選択ビット線がｎＭＯＳトランジスタＭ１及びキャパシタＣに接続される。

図７は、ステージ２においてビット線及びワード線に印加される電圧を説明する図である。このステージ２の電圧関係により、選択ビット線に接続された非選択メモリセルには、逆方向バイアスが印加される。本実施形態では、非選択電圧ＶＮＳが選択ビット線電圧ＶＳＬと選択ワード線電圧ＶＳＨとの中間電圧に設定されているので、選択ビット線に接続された非選択メモリセルには、大きさ｜ＶＮＳ−ＶＳＬ｜の負電圧が印加される。これは、後述するステージ５において、選択ビット線に接続された非選択メモリセルに印加される負電圧と同等である。従って、ステージ２において選択ビット線の電流量を測定することにより、ステージ５において選択メモリセルにデータを書き込む際に選択ビット線に接続された非選択メモリセルから生じる合計のリーク電流を測定することが可能となる。選択ビット線に流れるリーク電流は、図４のキャパシタＣを充電する。

続いて、ステージ３において、ロウ系制御回路及びカラム系制御回路は、選択ビット線に非選択電圧ＶＮＳを印加する。すなわち、ステージ３では、全てのビット線及び全てのワード線に非選択電圧ＶＮＳが印加される。また、ステージ３において、カラム系制御回路は、スイッチＳＷ１〜ＳＷ４をオフにする。図８は、ステージ３においてビット線及びワード線に印加される電圧を説明する図である。これにより、キャパシタＣにはステージ２のリーク電流によって充電された電圧が保存される。

続いて、ステージ４において、ロウ系制御回路及びカラム系制御回路は、選択ワード線に選択ワード線電圧ＶＳＨを印加する。図９は、ステージ４においてビット線及びワード線に印加される電圧を説明する図である。

続いて、ステージ５において、ロウ系制御回路及びカラム系制御回路は、選択ビット線に選択ビット線電圧ＶＳＬを印加する。また、ステージ５において、カラム系制御回路は、スイッチＳＷ３，ＳＷ４をオンにする。これにより、キャパシタＣがｎＭＯＳトランジスタＭ２に接続され、選択ビット線がｎＭＯＳトランジスタＭ８に接続される。図１０は、ステージ５においてビット線及びワード線に印加される電圧を説明する図である。

ステージ５の電圧関係により、選択メモリセルには、大きさ｜ＶＳＨ−ＶＳＬ｜の負電圧が印加され、選択メモリセルが書き込み状態（低抵抗状態）に設定される。また、選択ビット線に接続された非選択メモリセルには大きさ｜ＶＮＳ−ＶＳＬ｜の負電圧が印加され、この非選択メモリセルが半選択状態になるが、電圧値が低いため書き込みが禁止される。

また、ステージ５では、キャパシタＣの電圧がｎＭＯＳトランジスタＭ２のゲートに印加されるので、ｎＭＯＳトランジスタＭ２には、ステージ２で選択ビット線に流れるリーク電流Ｉleakと同じ電流が流れ、ｎＭＯＳトランジスタＭ２は、コンプライアンス電流Ｉcompにリーク電流Ｉleakを加算するように機能する。よって、ｐＭＯＳトランジスタＭ５のドレイン電流“Ｉcomp＋Ｉleak”となり、この電流がミラーされて、選択ビット線には、新たなコンプライアンス電流として“Ｉcomp＋Ｉleak”が設定される。この結果、新たなコンプライアンス電流“Ｉcomp＋Ｉleak”を最大電流として、選択メモリセルの書き込みが行われる。

［３．効果］
以上詳述したように本実施形態の抵抗変化メモリ１では、制御回路（ロウ系制御回路及びカラム系制御回路）は、ダイオードＤｉに逆方向バイアスを印加するようにして、選択ビット線及び選択ワード線に接続された選択メモリセルにデータを書き込み、この書き込み動作において、選択ビット線に選択ビット線電圧ＶＳＬを印加し、選択ワード線に選択ワード線電圧ＶＳＨを印加し、非選択ビット線及び非選択ワード線に非選択電圧ＶＮＳを印加する。これら電圧の大小関係は、“ＶＳＬ＜ＶＮＳ＜ＶＳＨ”である。また、制御回路は、選択メモリセルにデータを書き込む前に、選択ビット線に選択ビット線電圧ＶＳＬを印加し、非選択ビット線及び全ワード線に非選択電圧ＶＮＳすることで、書き込み時に選択ビット線に接続された非選択メモリセルから選択ビット線に流れるリーク電流Ｉleakを再現し、電流制限回路２５は、このリーク電流Ｉleakを保存する。そして、電流制限回路２５は、書き込み時に、所定のコンプライアンス電流Ｉcompにリーク電流Ｉleakが加算された新たなコンプライアンス電流“Ｉcomp＋Ｉleak”を超えないように最大電流を制限するようにしている。

従って本実施形態によれば、書き込み時に、選択メモリセルに最適なコンプライアンス電流Ｉcompを供給することが可能となる。これにより、選択メモリセルの抵抗状態の変化（本実施形態では高抵抗状態から低抵抗状態への変化）を正確に行うことができる。また、選択メモリセルの抵抗変化の過程において、選択メモリセルが劣化又は破壊されることもない。

本実施形態で説明したコンプライアンス電流の補正を行わない場合、選択メモリセルへの書き込み動作において、非選択メモリセルに大きさ｜ＶＮＳ−ＶＳＬ｜の負電圧が印加され、この非選択メモリセルにリーク電流Ｉleakが発生する。この場合、選択メモリセルには、規定のコンプライアンス電流Ｉcompからリーク電流Ｉleakを差し引いた電流しか流れず、選択メモリセルの抵抗変化を正確に行うことが困難となる。さらに、メモリセルアレイＭＡのサイズが大きくなると、当然に選択ビット線に接続される非選択メモリセルの数が多くなり、非選択メモリセルからの合計のリーク電流が大きくなる。これにより、書き込み時に選択メモリセルに流れるコンプライアンス電流が大幅に減少してしまう。従って、本実施形態では、メモリセルアレイＭＡのサイズが大きくなるほどより効果が大きくなる。

また、本実施形態では、書き込み時にダイオードＤｉに逆方向バイアスを印加している。ダイオードＤｉの逆方向バイアスは、順方向バイアスに比べて電圧の絶対値が大きい。このため、書き込み動作では、選択ワード線電圧ＶＳＨ及び非選択電圧ＶＮＳが大きくなり、必然的にメモリセルのリーク電流も大きくなる。従って、本実施形態は、ダイオードＤｉに逆方向バイアスを印加して書き込みを行う抵抗変化メモリに有効である。

なお、コンプライアンス電流の補正動作は、書き込み動作毎に行わなくてもよく、例えば、書き込み動作が所定回数だけ行われた場合にコンプライアンス電流の補正動作を行うようにしてもよい。

また、本実施形態は、ダイオードＤｉに逆方向バイアスを印加する書き込み動作に限定されるものではなく、ダイオードＤｉに順方向バイアスを印加する消去動作に適用してもよい。

また、本実施形態の説明では、抵抗変化メモリとしてＲｅＲＡＭを例に挙げて説明したが、これに限定されるものではなく、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ：Phase Change ＲＡＭ）や、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（ＣＢＲＡＭ：Conductive Bridging ＲＡＭ）等の抵抗変化メモリを用いることも可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＭＡ…メモリセルアレイ、ＭＣ…メモリセル、Ｄｉ…ダイオード、ＶＲ…可変抵抗素子、１…抵抗変化メモリ、２…メモリブロック、３…配線領域、４…ビット線コンタクト領域、５…ワード線コンタクト領域、６…ビット線コンタクト、７…ワード線コンタクト、１０…ロウデコーダ、１１…メインロウデコーダ、１２…書き込み駆動線ドライバ、１３…ロウ電源線ドライバ、１４…ロウ系周辺回路、２０…カラムスイッチ、２１…カラムデコーダ、２２…センスアンプ／書き込みバッファ、２３…カラム電源線ドライバ、２４…カラム系周辺回路、２５…電流制限回路。

Claims (6)

1. 複数のビット線と、
   前記複数のビット線に交差する複数のワード線と、
   前記複数のビット線及び前記複数のワード線の交差部に配置された複数のメモリセルを有し、前記複数のメモリセルの各々は、ビット線及びワード線間に可変抵抗素子及びダイオードが直列に接続されて構成される、メモリセルアレイと、
   前記ダイオードに逆方向バイアスを印加するようにして、選択ビット線及び選択ワード線に接続された選択メモリセルにデータを書き込む制御回路と、
   書き込み時に前記選択メモリセルに流れる電流を制限する電流制限回路と、
   を具備し、
   前記電流制限回路は、前記選択ビット線に流れる電流が、所定の第１のコンプライアンス電流に前記選択ビット線に接続された非選択メモリセルからのリーク電流分が加算された第２のコンプライアンス電流を超えないように制御することを特徴とする抵抗変化メモリ。
2. 前記電流制限回路は、前記選択メモリセルにデータを書き込む前に、前記非選択メモリセルからのリーク電流を保存することを特徴とする請求項１に記載の抵抗変化メモリ。
3. 前記制御回路は、
   書き込み時に、前記選択ビット線に第１の電圧を印加し、前記選択ワード線に前記第１の電圧より高い第２の電圧を印加し、非選択ビット線及び非選択ワード線に前記第１の電圧及び前記第２の電圧の中間電圧を印加し、
   前記リーク電流を保存する場合に、前記選択ビット線に前記第１の電圧を印加し、前記選択ワード線、前記非選択ビット線及び前記非選択ワード線に前記中間電圧を印加することを特徴とする請求項２に記載の抵抗変化メモリ。
4. 前記電流制限回路は、前記第１のコンプライアンス電流を生成する電流源と、前記リーク電流を保存するキャパシタとを含むことを特徴とする請求項２又は３に記載の抵抗変化メモリ。
5. 前記電流制限回路は、前記第１のコンプライアンス電流に前記キャパシタに保存されたリーク電流を付加する回路を含むことを特徴とする請求項４に記載の抵抗変化メモリ。
6. 前記可変抵抗素子の抵抗状態は、印加電圧の極性を切り替えることで変化することを特徴とする請求項１乃至５のいずれかに記載の抵抗変化メモリ。

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