JP2011035202A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2011035202A
JP2011035202A JP2009180875A JP2009180875A JP2011035202A JP 2011035202 A JP2011035202 A JP 2011035202A JP 2009180875 A JP2009180875 A JP 2009180875A JP 2009180875 A JP2009180875 A JP 2009180875A JP 2011035202 A JP2011035202 A JP 2011035202A
Authority
JP
Japan
Prior art keywords
memory cell
bit line
selection
word line
line groups
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2009180875A
Other languages
English (en)
Inventor
Susumu Ozawa
進 小澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009180875A priority Critical patent/JP2011035202A/ja
Priority to US12/844,239 priority patent/US20110026301A1/en
Publication of JP2011035202A publication Critical patent/JP2011035202A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】積層構造を有するメモリセルアレイの平坦性を保持する。
【解決手段】半導体記憶装置は、縦方向に積層され、かつ第１の方向に延在する複数の第１の選択線をそれぞれが有する複数の第１の選択線群ＷＬと、第１の配線群ＷＬと交互に積層され、かつ第１の方向に交差する第２の方向に延在する複数の第２の選択線をそれぞれが有する複数の第２の選択線群ＢＬと、第１の選択線と第２の選択線との間に配置されたメモリセルＭＣとを具備する。複数の第１の選択線群ＷＬのうち偶数層と奇数層とは、第２の方向にずれて配置される。
【選択図】 図２

Description

本発明は、半導体記憶装置に係り、例えば複数の記憶素子が積層された半導体記憶装置に関する。
不揮発性半導体メモリは、ＰＣ（パーソナルコンピュータ）、携帯電話、デジタルカメラ、ＰＤＡ（Personal Digital Assistant）などの電子機器の記憶装置として幅広く利用されている。この不揮発性半導体メモリとして、可変抵抗素子をメモリセルに用いたＰＣＲＡＭ（Phase-Change Random Access Memory）、ＲｅＲＡＭ（Resistive RAM）、或いはＭＲＡＭ（Magnetic RAM）などが開発されている。
ＲｅＲＡＭに利用される可変抵抗素子には、２種の動作モードがあることが知られており、一つは、印加電圧の極性を切り替えることにより高抵抗状態と低抵抗状態とを設定するものであり、これはバイポーラ型といわれる。もう一つは、印加電圧の極性を切り替えることなく、電圧値及び電圧印加時間を制御することにより、高抵抗状態と低抵抗状態とを設定するものであり、これはユニポーラ型といわれる。
ユニポーラ型を用いた場合、ビット線とワード線との交差領域に、直列接続された可変抵抗素子とダイオードなどの整流素子とを配置することでメモリセルアレイを構成することができる。さらに、メモリセルアレイを三次元に積層することで、アレイ面積を増加させることなく、記憶容量を増やすことができる（特許文献１を参照）。
このような三次元構造のメモリセルアレイでは、ビット線ＢＬとこれに直交するワード線とが規則正しく配設されるため、メモリセルは縦方向の同じ位置に配置されることになる。このため、メモリセルが配置される領域とその他の領域とで平坦性を保持することが難しくなり、この平坦性のずれが積層するごとに重畳されてしまう。この結果、メモリセルや配線の形状が歪み、最終的には、積層構造を製造することができなくなってしまう。
特開２００９−１３０１３９号公報
本発明は、積層構造を有するメモリセルアレイの平坦性を保持することで、メモリセルの特性バラツキを抑制することが可能な半導体記憶装置を提供する。
本発明の一態様に係る半導体記憶装置は、縦方向に積層され、かつ第１の方向に延在する複数の第１の選択線をそれぞれが有する複数の第１の選択線群と、前記第１の配線群と交互に積層され、かつ前記第１の方向に交差する第２の方向に延在する複数の第２の選択線をそれぞれが有する複数の第２の選択線群と、前記第１の選択線と前記第２の選択線との間に配置されたメモリセルとを具備し、前記複数の第１の選択線群のうち偶数層と奇数層とは、前記第２の方向にずれて配置される。
本発明の一態様に係る半導体記憶装置は、縦方向に積層され、かつ第１の方向に延在する複数の第１の選択線をそれぞれが有する複数の第１の選択線群と、前記第１の配線群と交互に積層され、かつ前記第１の方向に交差する第２の方向に延在する複数の第２の選択線をそれぞれが有する複数の第２の選択線群と、前記第１の選択線と前記第２の選択線との間に配置されたメモリセルとを具備し、前記複数の第１の選択線群のうち偶数層と奇数層とは、前記第２の方向にずれて配置され、前記複数の第２の選択線群のうち偶数層と奇数層とは、前記第１の方向にずれて配置される。
本発明によれば、積層構造を有するメモリセルアレイの平坦性を保持することで、メモリセルの特性バラツキを抑制することが可能な半導体記憶装置を提供することができる。
第１の実施形態に係る抵抗変化メモリのチップ構成を示すレイアウト図。 第１の実施形態に係るメモリセルアレイ２０の構成を示す斜視図。 メモリセルＭＣの構成を示す断面図。 メモリセルアレイ２０の一部を抽出して示した回路図。 メモリセルアレイ２０の俯瞰図。 メモリセルアレイ２０をＸ方向から見た側面図。 引き出し配線の構成を示す斜視図。 第２の実施形態に係るメモリセルアレイ２０の構成を示す斜視図。 メモリセルアレイ２０の俯瞰図。 メモリセルアレイ２０をＸ方向から見た側面図。 第３の実施形態に係るメモリセルアレイ２０の構成を示す斜視図。 メモリセルアレイ２０の俯瞰図。 メモリセルアレイ２０をＹ方向から見た側面図。
以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る抵抗変化メモリ（半導体記憶装置）のチップ構成を示すレイアウト図である。
データを記憶する役割を担うメモリ部１１は、複数のブロック１２から構成されている。各ブロック１２は、メモリセルアレイ２０、メモリセルアレイ２０に配設されたビット線ＢＬを選択及び制御するＢＬ制御回路２１、メモリセルアレイ２０に配設されたワード線ＷＬを選択及び制御するＷＬ制御回路２２を備えている。ＢＬ制御回路２１は、メモリセルアレイ２０のＹ方向両側にそれぞれ設けられている。ＷＬ制御回路２２は、メモリセルアレイ２０のＸ方向両側にそれぞれ設けられている。
グローバルＷＬデコーダ１３は、複数のグローバルＷＬ（図示せず）に接続されており、グローバルＷＬの選択動作を行う。グローバルＷＬは、メモリ部１１に配設されており、ＷＬ制御回路２２に接続されている。１本のグローバルＷＬは、ブロック１２に含まれる所定数のワード線ＷＬ（ローカルＷＬ）、例えば１６本のワード線ＷＬに対応して設けられている。データの書き込み又は読み出し動作時には、ＷＬ制御回路２２によって１６本のワード線ＷＬのうちの１本が１本のグローバルＷＬに接続される。このような階層ワード線方式を用いることで、複数のブロック１２で周辺回路１４を共有することが可能となる。
周辺回路１４は、グローバルＷＬデコーダ１３、及び各ＢＬ制御回路２１に接続されている。周辺回路１４は、抵抗変化メモリの各種動作を制御するステートマシン、データの書き込みや読み出し時に使用する各種電圧を生成する電圧生成回路、外部からのコマンドを処理するコマンドインタフェース、入出力データを一時的に格納するデータバッファ、アドレスを一時的に格納するアドレスレジスタなどを含む。パッド１５は、複数の電極を備えており、このパッド１５を介して外部回路と抵抗変化メモリとが電気的に接続される。
図２は、各ブロック１２に含まれるメモリセルアレイ２０の構成を示す斜視図である。メモリセルアレイ２０は、二次元に配列されたメモリセルユニットが縦方向（Ｚ軸方向）に複数積層されて構成されている。各メモリセルＭＣは、Ｙ方向に延在するビット線（第１の選択線）ＢＬとＸ方向に延在するワード線（第２の選択線）ＷＬとの交差領域に配置され、これらに電気的に接続されている。すなわち、本実施形態の抵抗変化メモリは、クロスポイント型の抵抗変化メモリであるとともに、三次元構造を有する抵抗変化メモリである。
メモリセルアレイ２０は、積層された複数レベルの配線層を備えている。図２では、一例として、第１乃至第９レベル配線層、すなわちメモリセルＭＣを８層積層した例について示しているが、積層数については特に制限はなく、製造方法や周辺回路の制約に起因して積層数が決定される。
第１レベル配線層には、それぞれがＹ方向に延在する複数のビット線からなるビット線群ＢＬ１が配設されている。第２レベル配線層には、それぞれがＸ方向に延在する複数のワード線からなるワード線群ＷＬ１が配設されている。同様に、第３乃至第９レベル層には、ビット線群ＢＬ２〜ＢＬ５とワード線群ＷＬ２〜ＷＬ４とが交互に配置されている。すなわち、メモリセルアレイ２０には、複数のビット線群ＢＬと複数のワード線群ＷＬとが交互に積層されている。
以下の説明において、同一レベル配線層に含まれる複数のビット線、すなわち一層のビット線群を纏めてＢＬｍと表記し、ビット線群ＢＬｍに含まれる複数のビット線をＢＬｍ_１、ＢＬｍ_２、ＢＬｍ_３のように表記する。同様に、同一レベル配線層に含まれる複数のワード線、すなわち一層のワード線群を纏めてＷＬｎと表記し、ワード線群ＷＬｎに含まれる複数のワード線をＷＬｎ_１、ＷＬｎ_２、ＷＬｎ_３のように表記する。
図３は、１個のメモリセルＭＣの構成を示す断面図である。メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に、記憶素子としての可変抵抗素子ＶＲと、選択素子（例えばダイオード）Ｄとが直列に接続されて構成されている。ビット線ＢＬを構成する配線材料としては、例えば、タングステン（Ｗ）が挙げられる。ビット線ＢＬ上には、ダイオードＤを構成するシリコン（Ｓｉ）がビット線ＢＬの金属に拡散するのを防ぐために、バリア膜３０が設けられている。バリア膜３０としては、例えば、窒化チタン（ＴｉＮ）が挙げられる。バリア膜３０上には、シリコン（Ｓｉ）を半導体材料として形成されたダイオードＤが設けられている。ダイオードＤとしては、例えば、Ｎ型半導体層、Ｐ型半導体層、及びこれらに挟まれた真性（intrinsic）半導体層（Ｉ層）からなるＰＩＮダイオードが用いられる。
ダイオードＤ上には、可変抵抗素子ＶＲが設けられている。可変抵抗素子ＶＲは、下部電極３１、抵抗変化膜３２、上部電極３３が積層されて構成されている。下部電極３１は、ダイオードＤを構成するシリコン（Ｓｉ）が抵抗変化膜３２に拡散するのを防ぐためのバリア膜としての機能も果たす。下部電極３１及び上部電極３３としては、例えば、窒化チタン（ＴｉＮ）が挙げられる。抵抗変化膜３２としては、例えば、遷移金属酸化物が用いられ、具体的には、ＮｉＯｘ、ＣｏＯｘ、ＴｉＯｘなどが挙げられる。
可変抵抗素子ＶＲは、電圧が印加又は電流が供給されることにより、少なくとも２値の抵抗値を、室温にて双安定状態として取り得る。この２つの安定な抵抗値を書き込み及び読み出すことにより、少なくとも２値のメモリ動作を実現できる。２値のメモリ動作をさせる場合、例えば、抵抗変化膜３２の低抵抗状態を“１”、高抵抗状態を“０”に対応付ける。高抵抗状態から低抵抗状態へと変化させることをセット、逆をリセットと呼ぶ。
可変抵抗素子ＶＲ上には、この可変抵抗素子ＶＲを保護し、かつＣＭＰ（chemical mechanical polishing）工程時のストッパーとして機能する導電性の保護膜３４が設けられている。保護膜３４としては、例えば、タングステン（Ｗ）が挙げられる。保護膜３４上には、ワード線ＷＬが設けられている。ワード線ＷＬを構成する配線材料としては、例えば、タングステン（Ｗ）が挙げられる。隣接するメモリセルＭＣは、これらの周囲に設けられた層間絶縁層３５によって絶縁されている。層間絶縁層３５としては、例えば、ポリシラザン（polysilazanes）が挙げられる。このようにして、メモリセルＭＣが構成される。
図４は、メモリセルアレイ２０の一部を抽出して示した回路図であり、ビット線群ＢＬ１、ワード線群ＷＬ１、及びこれらに接続されたメモリセルＭＣを示している。なお、図４には、ビット線群ＢＬ１のうちの３本のビット線ＢＬ１_１〜ＢＬ１_３と、ワード線群ＷＬ１のうちの３本のワード線ＷＬ１_１〜ＷＬ１_３とを示している。
前述したように、メモリセルＭＣは、可変抵抗素子ＶＲとダイオードＤとが直列に接続されて構成されている。可変抵抗素子ＶＲの一端は、ワード線ＷＬ１_ｎに接続されている。可変抵抗素子ＶＲの他端は、ダイオードＤのカソードに接続されている。ダイオードＤのアノードは、ビット線ＢＬ１_ｍに接続されている。なお、ダイオードＤの接続関係は、抵抗変化メモリの周辺回路構成や、抵抗変化膜３２の構成に応じて適宜設定される。このようにして、クロスポイント型の抵抗変化メモリが構成される。
ここで、図２に示すように、ビット線群ＢＬ２は、これにワード線群ＷＬ１を介して隣接するビット線群ＢＬ１に対して、Ｘ方向にずれて配置されている。そして、この関係を継続したまま、ビット線群ＢＬが複数積層される。すなわち、奇数層のビット線群と偶数層のビット線群とは、Ｘ方向にずれて配置されている。このずらす距離としては、例えば、同一レベル配線層内のビット線のピッチの半分である。なお、ピッチとは、１本のビット線ＢＬの幅と、ビット線ＢＬ間の距離とを合わせた長さである。本実施形態では、ビット線ＢＬの幅と、ビット線ＢＬ間の距離とはそれぞれ、ハーフピッチである。
ワード線群ＷＬ２は、これにビット線群ＢＬ２を介して隣接するワード線群ＷＬ１に対して、Ｙ方向にずれて配置されている。そして、この関係を継続したまま、ワード線群ＷＬが複数積層される。すなわち、奇数層のワード線群と偶数層のワード線群とは、Ｙ方向にずれて配置されている。このずらす距離としては、例えば、同一レベル配線層内のワード線のピッチの半分である。本実施形態では、ワード線ＷＬの幅と、ワード線ＷＬ間の距離とはそれぞれ、ハーフピッチである。
図５は、メモリセルアレイ２０の俯瞰図である。図６は、メモリセルアレイ２０をＸ方向から見た側面図である。図６において、メモリセルＭＣには番号を付している。同じレベルに配置された、すなわち同じビット線群及びワード線群に接続されたメモリセルＭＣには同じ番号を付しており、さらに俯瞰図において同じ位置に配置されたメモリセルＭＣにも同じ番号を付している。図５及び図６の番号は、共通のメモリセルＭＣを表している。
まず、図５から、奇数層のビット線群ＢＬ１，３，５と偶数層のビット線群ＢＬ２，４とは、Ｘ方向にハーフピッチずれていることが確認できる。具体的には、奇数層のビット線群ＢＬ１，３，５は、図５の俯瞰図において同じ位置に配置されている。偶数層のビット線群ＢＬ２，４とは、図５の俯瞰図において同じ位置に配置されている。
同様に、奇数層のワード線群ＷＬ１，３と偶数層のワード線群ＷＬ２，４とは、Ｙ方向にハーフピッチずれていることが確認できる。具体的には、奇数層のワード線群ＷＬ１，３は、図５の俯瞰図において同じ位置に配置されている。偶数層のワード線群ＷＬ２，４は、図５の俯瞰図において同じ位置に配置されている。
また、図５及び図６から、メモリセルアレイ２０には、メモリセルＭＣが均等に配置されている。一方、ビット線同士、及びワード線同士が同じパターンで積層される従来のメモリでは、１個のメモリセルの周囲には、他のメモリセルが配置されない、すなわちメモリセルが均等に配置されない。このように、本実施形態では、メモリセルＭＣが均等に配置されるため、メモリセルＭＣを複数積層した場合でも、各層の平坦性が保たれる。このため、形状ばらつきの少ない、かつ歪みの少ないメモリセルアレイ２０を構成することができる。
（ビット線及びワード線の引き出し配線の構成）
次に、ビット線ＢＬ及びワード線ＷＬをそれぞれＢＬ制御回路２１及びＷＬ制御回路２２へ引き出すための引き出し配線の構成について説明する。図７は、引き出し配線の構成を示す斜視図である。なお、図７は、メモリセルを６層分積層した構成、すなわちビット線ＢＬ１〜ＢＬ４までの間の積層構成について示している。
同じレベル配線層に含まれる複数のビット線ＢＬは、メモリセルアレイ２０のＹ方向両側に交互に引き出されている。すなわち、同じレベル配線層に含まれる複数のビット線ＢＬのうち半分（例えば奇数番目のビット線ＢＬ）は、メモリセルアレイ２０のＹ方向に沿った一方の側に引き出され、残りの半分（例えば偶数番目のビット線ＢＬ）は、メモリセルアレイ２０のＹ方向に沿った他方の側に引き出されている。この時、ビット線ＢＬは、上の層に行くに従って、より外側に引き出される。
各ビット線ＢＬの引き出された側の端部は、Ｚ方向（垂直方向）に延在するビア配線４０に接続されている。ビア配線４０は、半導体基板まで延在しており、半導体基板に形成された選択トランジスタＴｒの電流経路の一端に接続されている。選択トランジスタＴｒの電流経路の他端は、同じく半導体基板に形成されたＢＬ制御回路２１に接続される。なお、図７には、一方の側のビア配線４０及び引き出されたビット線ＢＬの構成について図示しているが、他方の側のビア配線４０及びビット線ＢＬについても同じ構成である。
同じレベル配線層に含まれる複数のワード線ＷＬは、メモリセルアレイ２０のＸ方向両側に交互に引き出されている。すなわち、同じレベル配線層に含まれる複数のワード線ＷＬのうち半分（例えば奇数番目のワード線ＷＬ）は、メモリセルアレイ２０のＸ方向に沿った一方の側に引き出され、残りの半分（例えば偶数番目のワード線ＷＬ）は、メモリセルアレイ２０のＸ方向に沿った他方の側に引き出されている。この時、ワード線ＷＬは、上の層に行くに従って、より外側に引き出される。
各ワード線ＷＬの引き出された側の端部は、Ｚ方向（垂直方向）に延在するビア配線４１に接続されている。ビア配線４１は、半導体基板まで延在しており、半導体基板に形成された選択トランジスタＴｒの電流経路の一端に接続されている。選択トランジスタＴｒの電流経路の他端は、同じく半導体基板に形成されたＷＬ制御回路２２に接続される。なお、図７には、一方の側のビア配線４１及び引き出されたワード線ＷＬの構成について図示しているが、他方の側のビア配線４１及びワード線ＷＬについても同じ構成である。
以上詳述したように第１の実施形態では、ビット線ＢＬとワード線ＷＬとの交差領域にメモリセルＭＣが配置されたクロスポイント型の抵抗変化メモリにおいて、二次元に配列されたメモリセルユニットを複数積層する。この時、ビット線群ＢＬとワード線群ＷＬとは、交互に積層される。そして、奇数層のビット線群と偶数層のビット線群とを、ハーフピッチずれて配置するようにしている。同様に、奇数層のワード線群と偶数層のワード線群とを、ハーフピッチずれて配置するようにしている。
従って第１の実施形態によれば、メモリセルＭＣを均等に配置することが可能となり、メモリセルＭＣを複数縦積みした場合でも、各層の平坦性が保持できる。これにより、メモリセルＭＣや配線の歪みが少なく、また、メモリセルＭＣや層間絶縁膜に欠陥の少ない抵抗変化メモリを実現することができる。結果として、特性バラツキの少ないメモリセルＭＣを備えた抵抗変化メモリを構成することができる。
また、三次元構造の各層の平坦性を保持できるため、より多くの層を積層してメモリセルアレイ２０を構成することができる。これにより、より記録密度の高い抵抗変化メモリを実現することができる。
（第２の実施形態）
第２の実施形態は、ワード線群のみ奇数層と偶数層とをずらして配置するようにしている。すなわち、積層されたビット線群は縦方向の同じ位置に配置し、一方、積層されたワード線群に対しては、奇数層のワード線群と偶数層のワード線群とを、例えばハーフピッチずらして配置するようにしている。
図８は、第２の実施形態に係るメモリセルアレイ２０の構成を示す斜視図である。メモリセルアレイ２０には、Ｚ方向に向かって、ビット線群ＢＬとワード線群ＷＬとが交互に積層されている。図８では、一例として、メモリセルＭＣを８層積層した例について示しているが、積層数については特に制限はなく、製造方法や周辺回路の制約に起因して積層数が決定される。各メモリセルＭＣは、Ｙ方向に延在するビット線ＢＬとＸ方向に延在するワード線ＷＬとの交差領域に配置され、これらに電気的に接続されている。
ここで、図８に示すように、ワード線群ＷＬ２は、これにビット線群ＢＬ２を介して隣接するワード線群ＷＬ１に対して、Ｙ方向にずれて配置されている。そして、この関係を継続したまま、ワード線群ＷＬが複数積層される。すなわち、奇数層のワード線群と偶数層のワード線群とは、Ｙ方向にずれて配置されている。このずらす距離としては、例えば、同一レベル配線層内のワード線のピッチの半分である。なお、ワード線ＷＬの幅と、ワード線ＷＬ間の距離とはそれぞれ、ハーフピッチである。
一方、複数のビット線群ＢＬは、縦方向の同じ位置に配置されており、すなわち、ワード線群とは異なり、奇数層のビット線群ＢＬと偶数層のビット線群ＢＬとはずれて配置されていない。
図９は、メモリセルアレイ２０の俯瞰図である。図１０は、メモリセルアレイ２０をＸ方向から見た側面図である。図１０において、メモリセルＭＣには番号を付している。同じレベルに配置された、すなわち同じビット線群及びワード線群に接続されたメモリセルＭＣには同じ番号を付しており、さらに俯瞰図において同じ位置に配置されたメモリセルＭＣにも同じ番号を付している。図９及び図１０の番号は、共通のメモリセルＭＣを表している。
図９及び図１０から、奇数層のワード線群ＷＬ１，３と偶数層のワード線群ＷＬ２，４とは、Ｙ方向にハーフピッチずれていることが確認できる。具体的には、奇数層のワード線群ＷＬ１，３は、図９の俯瞰図において同じ位置に配置されている。偶数層のワード線群ＷＬ２，４は、図９の俯瞰図において同じ位置に配置されている。一方、ビット線群ＢＬ１〜ＢＬ５は、縦方向の同じ位置に配置されており、具体的には図９の俯瞰図において同じ位置に配置されている。
このようにワード線群ＷＬの配置を変更することで、メモリセルアレイ２０には、メモリセルＭＣがＹ方向に沿って均等に配置される。これにより、メモリセルＭＣを複数積層した場合でも、各層の平坦性が保たれるため、形状ばらつきの少ない、かつ歪みの少ないメモリセルアレイ２０を構成することができる。
また、ワード線群ＷＬのみ配置を変更し、ビット線群ＢＬについては配置を変更していない。これにより、第１の実施形態と比べて、製造コストを低減することができる。その他の効果は、第１の実施形態と同じである。
（第３の実施形態）
第３の実施形態は、ビット線群のみ奇数層と偶数層とをずらして配置するようにしている。すなわち、積層されたワード線群は縦方向の同じ位置に配置し、一方、積層されたビット線群に対しては、奇数層のビット線群と偶数層のビット線群とを、例えばハーフピッチずらして配置するようにしている。
図１１は、第３の実施形態に係るメモリセルアレイ２０の構成を示す斜視図である。メモリセルアレイ２０には、Ｚ方向に向かって、ビット線群ＢＬとワード線群ＷＬとが交互に積層されている。図１１では、一例として、メモリセルＭＣを８層積層した例について示しているが、積層数については特に制限はなく、製造方法や周辺回路の制約に起因して積層数が決定される。各メモリセルＭＣは、Ｙ方向に延在するビット線ＢＬとＸ方向に延在するワード線ＷＬとの交差領域に配置され、これらに電気的に接続されている。
ここで、図１１に示すように、ビット線群ＢＬ２は、これにワード線群ＷＬ１を介して隣接するビット線群ＢＬ１に対して、Ｘ方向にずれて配置されている。そして、この関係を継続したまま、ビット線群ＢＬが複数積層される。すなわち、奇数層のビット線群と偶数層のビット線群とは、Ｘ方向にずれて配置されている。このずらす距離としては、例えば、同一レベル配線層内のビット線のピッチの半分である。なお、ビット線ＢＬの幅と、ビット線ＢＬ間の距離とはそれぞれ、ハーフピッチである。
一方、複数のワード線群ＷＬは、縦方向の同じ位置に配置されており、すなわち、ビット線群とは異なり、奇数層のワード線群ＷＬと偶数層のワード線群ＷＬとはずれて配置されていない。
図１２は、メモリセルアレイ２０の俯瞰図である。図１３は、メモリセルアレイ２０をＹ方向から見た側面図である。図１３において、メモリセルＭＣには番号を付している。同じレベルに配置された、すなわち同じビット線群及びワード線群に接続されたメモリセルＭＣには同じ番号を付しており、さらに俯瞰図において同じ位置に配置されたメモリセルＭＣにも同じ番号を付している。図１２及び図１３の番号は、共通のメモリセルＭＣを表している。
図１２及び図１３から、奇数層のビット線群ＢＬ１，３，５と偶数層のビット線群ＢＬ２，４とは、Ｙ方向にハーフピッチずれていることが確認できる。具体的には、奇数層のビット線群ＢＬ１，３，５は、図１２の俯瞰図において同じ位置に配置されている。偶数層のビット線群ＢＬ２，４は、図１２の俯瞰図において同じ位置に配置されている。一方、ワード線群ＷＬ１〜ＷＬ４は、縦方向の同じ位置に配置されており、具体的には図１２の俯瞰図において同じ位置に配置されている。
このようにビット線群ＢＬの配置を変更することで、メモリセルアレイ２０には、メモリセルＭＣがＸ方向に沿って均等に配置される。これにより、メモリセルＭＣを複数積層した場合でも、各層の平坦性が保たれるため、形状ばらつきの少ない、かつ歪みの少ないメモリセルアレイ２０を構成することができる。
また、ビット線群ＢＬのみ配置を変更し、ワード線群ＷＬについては配置を変更していない。これにより、第１の実施形態と比べて、製造コストを低減することができる。その他の効果は、第１の実施形態と同じである。
なお、上述した各実施形態において、抵抗変化メモリとしては、ＲｅＲＡＭ以外に、ＰＣＲＡＭ、ＭＲＡＭなどを用いることが可能である。さらに、上記各実施形態は、クロスポイント型のメモリ全般に適用可能であり、その適用範囲は抵抗変化メモリに限定されるものではない。
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
ＷＬ…ワード線、ＢＬ…ビット線、ＭＣ…メモリセル、ＶＲ…可変抵抗素子、Ｄ…ダイオード、Ｔｒ…選択トランジスタ、１１…メモリ部、１２…ブロック、１３…グローバルＷＬデコーダ、１４…周辺回路、１５…パッド、２０…メモリセルアレイ、２１…ＢＬ制御回路、２２…ＷＬ制御回路、３０…バリア膜、３１…下部電極、３２…抵抗変化膜、３３…上部電極、３４…保護膜、３５…層間絶縁層、４０，４１…ビア配線。

Claims (5)

  1. 縦方向に積層され、かつ第１の方向に延在する複数の第１の選択線をそれぞれが有する複数の第１の選択線群と、
    前記第１の配線群と交互に積層され、かつ前記第１の方向に交差する第２の方向に延在する複数の第２の選択線をそれぞれが有する複数の第２の選択線群と、
    前記第１の選択線と前記第２の選択線との間に配置されたメモリセルと、
    を具備し、
    前記複数の第１の選択線群のうち偶数層と奇数層とは、前記第２の方向にずれて配置されることを特徴とする半導体記憶装置。
  2. 縦方向に積層され、かつ第１の方向に延在する複数の第１の選択線をそれぞれが有する複数の第１の選択線群と、
    前記第１の配線群と交互に積層され、かつ前記第１の方向に交差する第２の方向に延在する複数の第２の選択線をそれぞれが有する複数の第２の選択線群と、
    前記第１の選択線と前記第２の選択線との間に配置されたメモリセルと、
    を具備し、
    前記複数の第１の選択線群のうち偶数層と奇数層とは、前記第２の方向にずれて配置され、
    前記複数の第２の選択線群のうち偶数層と奇数層とは、前記第１の方向にずれて配置されることを特徴とする半導体記憶装置。
  3. 前記偶数層と前記奇数層とは、選択線のピッチの半分ずれていることを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 選択線の幅及び選択線間の距離はそれぞれ、ピッチの半分であることを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記メモリセルは、２つの抵抗状態を取り得る可変抵抗素子と、前記可変抵抗素子に直列に接続された選択素子とを含むことを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
JP2009180875A 2009-08-03 2009-08-03 半導体記憶装置 Withdrawn JP2011035202A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009180875A JP2011035202A (ja) 2009-08-03 2009-08-03 半導体記憶装置
US12/844,239 US20110026301A1 (en) 2009-08-03 2010-07-27 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009180875A JP2011035202A (ja) 2009-08-03 2009-08-03 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2011035202A true JP2011035202A (ja) 2011-02-17

Family

ID=43526845

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009180875A Withdrawn JP2011035202A (ja) 2009-08-03 2009-08-03 半導体記憶装置

Country Status (2)

Country Link
US (1) US20110026301A1 (ja)
JP (1) JP2011035202A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267784A (ja) * 2009-05-14 2010-11-25 Toshiba Corp 半導体記憶装置及びその製造方法
JP5306401B2 (ja) * 2011-03-24 2013-10-02 株式会社東芝 抵抗変化メモリ
CN107533863B (zh) * 2015-04-27 2021-04-02 索尼半导体解决方案公司 存储器设备、存储器系统和存储器控制方法
JP6829125B2 (ja) * 2017-03-23 2021-02-10 キオクシア株式会社 半導体記憶装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5091491B2 (ja) * 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
JP5253872B2 (ja) * 2008-04-17 2013-07-31 株式会社東芝 半導体集積回路装置

Also Published As

Publication number Publication date
US20110026301A1 (en) 2011-02-03

Similar Documents

Publication Publication Date Title
JP4280302B2 (ja) 抵抗変化型不揮発性記憶装置
US9508430B2 (en) Three dimensional memory device including memory cells with resistance change layers
US7729158B2 (en) Resistance change memory device
JP5606479B2 (ja) 半導体記憶装置
US11800825B2 (en) Semiconductor memory device
US9293704B2 (en) Memory device and method of manufacturing memory device
US7894238B2 (en) Semiconductor memory device with stacked memory cell structure
US9209389B2 (en) Memory device and fabricating method thereof
JP2009199713A5 (ja)
JP2011040483A (ja) 抵抗変化メモリ
JP2009004725A (ja) 抵抗変化型不揮発性記憶装置
KR20150057696A (ko) 전자 장치
JP2013201405A (ja) 不揮発性記憶装置
TWI759457B (zh) 記憶裝置
JP2011035202A (ja) 半導体記憶装置
US9036399B2 (en) Variable resistance memory device
JP2009289962A (ja) 不揮発性記憶装置及びその製造方法
JP2013069922A (ja) 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20121106