TWI759457B - 記憶裝置 - Google Patents

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Abstract

本揭露之一實施形態的記憶裝置，係具備：朝一方向延伸之複數個第1配線層；和朝另一方向延伸之複數個第2配線層；和複數個記憶胞，係分別被設在，複數個第1配線層與複數個第2配線層的對向領域；複數個記憶胞係分別具有：選擇元件層、記憶元件層、被設在選擇元件層與記憶元件層之間的中間電極層；選擇元件層、記憶元件層及中間電極層之至少其中1者，係朝一方向或另一方向延伸而成為相鄰之複數個記憶胞間的共通層；中間電極層，係含有非線性電阻材料而被形成。

Description

記憶裝置
本揭露係有關於例如，在交叉的配線之間具備有夾著中間電極而將選擇元件及記憶元件予以層積而成之記憶胞的記憶裝置。
近年來，記憶體或儲存體的大容量化及高速化，係被人們所需求。對此，在作為非揮發性記憶體之主流的快閃記憶體中，已經接近於原理上的微細化之極限。因此，磁性記憶體或相變化記憶體、電阻變化型記憶體等之新穎記憶體的開發，正在邁進。其中又以，在相變化記憶體及電阻變化型記憶體中，與選擇元件做組合而成的交叉點型記憶體，係被提出。
交叉點型記憶體，係在交叉之配線間的交點(交叉點)，配置有記憶體元件與選擇元件被串聯連接而成之記憶胞的結構。具體而言，在交叉點型記憶體中，彼此正交的2種類之配線層係分別被複數配置，在其交點分別形成有記憶胞。亦即，對1個配線層係設有複數個記憶胞，換言之，係為讓複數個記憶胞共用1條配線層的結構。
作為如此的交叉點型記憶體，係例如於專利文獻1中揭露了，將記憶元件材料與胞選擇材料做連續地成膜，讓它們是被跨越複數個階層而被共用的3維記憶體陣列架構。在專利文獻2中係揭露，設置可變電阻膜、導電層、整流絕緣膜，對1個垂直電極而於相鄰的水平電極之間使導電層做分斷以確保記憶胞之選擇特性的電阻變化型記憶胞陣列。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特表2015-534720號公報 　　[專利文獻2]日本專利第5558090號公報
可是，在交叉點型記憶體中，如上述，由於是讓複數個記憶胞共用1條配線層的結構，因此對已選擇之記憶胞以外之記憶胞也會施加電壓，而有誤作動之虞。因此，在交叉點型的記憶裝置中，被要求高選擇特性。
可以提升選擇特性的記憶裝置的提供，係被人們所期望。
本揭露之一實施形態的記憶裝置，係具備：朝一方向延伸之複數個第1配線層；和朝另一方向延伸之複數個第2配線層；和複數個記憶胞，係分別被設在，複數個第1配線層與複數個第2配線層的對向領域；複數個記憶胞係分別具有：選擇元件層、記憶元件層、被設在選擇元件層與記憶元件層之間的中間電極層；選擇元件層、記憶元件層及中間電極層之至少其中1者，係朝一方向或另一方向延伸而成為相鄰之複數個記憶胞間的共通層；中間電極層，係含有非線性電阻材料而被形成。
在本揭露之一實施形態的記憶裝置中，在朝一方向延伸之複數個第1配線層；和朝另一方向延伸之複數個第2配線層的對向領域中，設有：在選擇元件層與記憶元件層之間具有中間電極層的記憶胞。在此記憶裝置中，選擇元件層、記憶元件層及中間電極層之至少其中1者，係朝一方向或另一方向延伸，成為相鄰之記憶胞間的共通層；中間電極層，係使用非線性電阻材料而被形成。藉此，可降低相鄰之記憶胞間的電性短路之發生。
若依據本揭露之一實施形態的記憶裝置，則由於是使用非線性電阻材料，來形成將交叉之複數個第1配線層與複數個第2配線層的對向領域中所被形成之記憶胞加以構成的中間電極層，因此，可降低相鄰之記憶胞間的電性短路之發生。因此，可提升選擇特性。
此外，並非一定限定於這裡所記載的效果，亦可為本揭露中所記載之任一效果。
以下，參照圖式來詳細說明本揭露的實施形態。以下的說明係為本揭露之一具體例，本揭露係不被限定於以下之態樣。又，本揭露係關於各圖中所示的各構成要素之配置或寸法、寸法比等，也不受這些所限定。此外，說明的順序係如下。 　　1.第1實施形態(使用非線性電阻材料來形成中間電極層，並將選擇元件層、中間電極層及記憶元件層形成為朝同一方向延伸之連續膜的例子) 　　　　1-1.記憶裝置之構成 　　　　1-2.記憶裝置之動作 　　　　1-3.作用・效果 　　2.第2實施形態(中間電極層的膜厚方向之電阻是比記憶胞間之電阻還低之結構的例子) 　　3.第3實施形態(選擇元件層之膜厚是比記憶胞間之距離還小的例子) 　　4.變形例(其他記憶裝置之結構之例子)
＜1.第1實施形態＞ (1-1.記憶裝置之構成) 　　圖1係模式性表示，本揭露之第1實施形態所述之記憶裝置(記憶胞陣列1)之構成。該記憶胞陣列1，係例如圖11所示，係為所謂的交叉點型之記憶裝置(記憶胞陣列6)之構成之一部分，朝一方向(例如Z軸方向)延伸之複數個第1配線層(配線層12(12A、12B))、與朝另一方向(例如Y方向)延伸之第2配線層(配線層16)呈對向領域(亦即配線層12與配線層16之交點)中分別設有記憶胞10(10A、10B)。在本實施形態中，記憶胞10係具有例如，從配線層12側起，依序層積選擇元件層13、中間電極層14及記憶元件層15，這些各層13、14、15是朝與配線層16相同方向延伸的構成。
配線層12(12A、12B)，係例如相對於基板11之平面(XZ平面)方向而朝略水平方向(例如Z軸方向)延伸，例如於圖6中被當作字組線(WL1、WL2)來使用。配線層16，係例如相對於基板11之平面(XZ平面)方向而朝略垂直方向(例如Y軸方向)延伸，例如於圖6中被當作中柱線(PL1)來使用。配線層12及配線層16，係由半導體製程中所採用的配線材料，例如：鎢(W)、氮化鎢(WN)、銅(Cu)、鋁(Al)、鉬(Mo)、鉭(Ta)及矽化物等所構成。配線層12、16是由在選擇元件層13或記憶元件層15之電場中可發生離子傳導的材料(例如Cu)來構成的情況下，則亦可將由Cu所成之配線層12、16之表面，以W、WN、氮化鈦(TiN)、TaN等之難以發生離子傳導或熱擴散的材料，加以被覆。此外，基板11上係設有與CMOS電路或外部電路做連結所需之電路(均未圖示)等，配線層12、16係亦可和這些連接。
選擇元件層13，係隨著施加電壓的增加而電阻會大幅偏低，在施加電壓較低時則呈現高電阻狀態。換言之，選擇元件層13，係在施加電壓較低的情況下則電阻會變高，在施加電壓較高的情況下則電阻會大幅降低，可讓大電流(例如數十倍之電流)通過的非線性之電阻特性。選擇元件層13係可使用例如MSM(Metal-Semiconductor-Metal)二極體、MIM(Metal-Insulator-Metal)二極體、壓敏電阻、堆疊雙向閾值開關來構成，亦可由複數層來構成。又，選擇元件層13，係亦可隨著記憶元件層15之動作方法，而使用單向二極體或雙向二極體。此外，選擇元件層13係不會進行例如，藉由電壓施加所致之離子之移動而被形成的傳導路徑即使在施加電壓消失後仍被維持等的記憶體動作。
中間電極層14，係由具有非線性特性，例如，如圖2所示，相對於電壓(V)之增加而電流(I)是呈指數函數性增大之關係的材料(非線性電阻材料)來加以形成。藉此，可提升記憶胞10之選擇特性。又，藉由中間電極層14之電阻而減低記憶胞10之動作時所發生的瞬時電流，可抑制往記憶元件層15的過度之電流。再者，中間電極層14係用來抑制，構成選擇元件層13及記憶元件層15之材料的相互擴散。作為構成中間電極層14的材料係使用例如，含氮的半導體材料，較為理想。具體而言，可舉出SiN、AlN、SiAlN、SiTiN、SiTaN、SiHfN、AlTiN、AlTaN、AlHfN等。藉由調整這些氮化物半導體材料的含氮量，就可獲得所望之特性。此外，中間電極層14係亦可含有：鍺(Ge)、氧(O)、硫族元素(例如硫(S)、硒(Se)、碲(Te))等。此外，中間電極層14係不含有容易與選擇元件層13及記憶元件層15發生反應的元素，較為理想。例如含有，構成選擇元件層13及記憶元件層15的主成分元素以外之元素而被構成，較為理想。藉此，可抑制選擇元件層13與記憶元件層15之間的上記元素之相互擴散。
記憶元件層15，其電阻值是隨電性訊號而做可逆性變化，係為可保持該變化之狀態的具有非揮發性的電阻變化型之記憶體元件。電阻變化的原理係可為相變化、分極、磁化方向及導電路徑(絲狀路徑)之形成等，並無特別限定。亦即，記憶元件層15係無論是使用例如：PCM(相變化型記憶體元件)、FeRAM(強介電體記憶體元件)、MRAM(磁阻變化型記憶體元件)及含有過渡金屬氧化物、或硫屬化物的電阻變化記憶體元件之任一者皆無妨。
此外，在圖1中雖然展示了，選擇元件層13、中間電極層14、記憶元件層15及配線層16是相對於基板11朝垂直方向延伸的例子，但不限於此。例如，亦可如圖3所示，選擇元件層13、中間電極層14、記憶元件層15及配線層16是相對於基板11朝略水平方向(例如X軸方向)延伸。又，選擇元件層13與記憶元件層15的位置亦可對調。亦即，亦可為，從配線層12側起，依序層積記憶元件層15、中間電極層14及選擇元件層13的構成。甚至，雖然未圖示，但在配線層12及配線層16的上面、或者配線層12、16、選擇元件層13、中間電極層14及記憶元件層15的各層之間，亦可形成其他層。作為其他層係為例如，目的在於密接性、平坦性及熱傳導性之改善、或者防止各層間之材料擴散等的層。
又，在圖1中雖然展示了，選擇元件層13、中間電極層14及記憶元件層15全部都是朝與配線層16相同方向延伸的例子，但不限於此。例如，亦可如圖4所示，選擇元件層13是對每一記憶胞10A、10B而被個別地形成。或者，亦可如圖5所示，選擇元件層13係被形成來作為共通層，中間電極層14及記憶元件層15是對每一記憶胞10A、10B而被個別地形成。藉由將構成記憶胞10的選擇元件層13、中間電極層14及記憶元件層15之其中至少1層形成來作為共通層，相較於將構成記憶胞的各層是對每一記憶胞而被個別形成的情況，可使製造工程變得簡易。
(1-2.記憶裝置之動作) 　　以下說明記憶胞陣列1之動作，同時說明本實施形態的中間電極層14所致之效果。圖6係簡易地表示記憶胞陣列1的等價電路圖。在圖6中，係令配線層12A與配線層16之交點上的選擇元件層13之電阻為Rs1，令中間電極層14之電阻為R1，令記憶元件層15之電阻為Rm1，令配線層12B與配線層16之交點上的選擇元件層13之電阻為Rs2，令中間電極層14之電阻為R2，令記憶元件層15之電阻為Rm2而加以表示。又，令配線層12A為字組線WL1，令配線層12B為字組線WL2，令配線層16為中柱線PL1，令Rs1與R1之接點為N1，令Rs2與R2之接點為N2。又，令記憶胞10A為cell1，令記憶胞10B為cell2。
以對記憶胞10A(cell1)進行寫入的情況為例做說明。在初期狀態下，Rm1及Rm2係皆處於高電阻狀態(Rm1H、Rm2H)。將Rm1的寫入閾值電壓Vth，設成例如3V。往記憶胞10A(cell1)的寫入時，對字組線WL1係施加寫入電壓Vset1，中柱線PL1係被連接至接地。對字組線WL2係施加Vset1/2之電壓。在上記的電壓設定中，Rs2係不往導通狀態遷移而維持高電阻狀態(斷開狀態)不變，只有Rs1會變成導通狀態而遷移至低電阻狀態。
作為選擇元件層13係考慮例如，使用堆疊雙向閾值開關的情況。Rs1變成導通狀態的情況，在Rs1的兩端係會發生所謂的Holding Voltage Vhold。因此，對R1及Rm1H所施加的電壓，係為V1=Vset1-Vhold。此時，藉由設定成R1＜Rm1H，V1係幾乎都會被施加至Rm1H，而變成比Rm1H之寫入閾值電壓Vth還高。若假設遷移至低電阻後的Rm1之電阻值為Rm1=RM1L，則由V1=(R1+RM1L)=×I1而被決定的寫入電流I1，就會通過Rm1。
作為記憶元件層15是使用RRAM或PCM的情況下，一般而言，RM1L×I1，係大致會呈一定值的Vcell1。因此，假設I1=(V1-Vcell1)/R1。此處，作為Rm1而為了確保足夠的長期保存信賴性，I1係越大越為理想，R1係越低越為有利。例如，令V1=5V、Vcell1=1V的情況下，為了確保信賴性，例如若將電流I1設成40μA，則對R1會有4V之電壓被施加，而大約會是R1＜100kΩ。
可是，在對記憶胞10A進行寫入時，不可對記憶胞10B進行寫入。於圖6中，記憶胞10A(cell1)與記憶胞10B(cell2)之間的差異點係為R12。藉由將R12設成非常高電阻，對Rm2所施加的電壓係會被設定成比寫入閾值電壓Vth還低。若將處於高電阻狀態的Rm2設成Rm2=Rm2H，則由於R2＜＜Rm2H，因此對Rm2所施加之電壓VRm2H，係為VRm2H=V1×Rm2H/(R12+Rm2H)。一般而言，RRAM及PCM的高電阻狀態下的電阻值，係為1MΩ以上。為了使VRm2H不會變高，R12係與1MΩ同程度，較為理想。假設Rm2=R12=1MΩ的情況下，對R12與Rm2，係會施加V1/2之電壓。例如，V1=5V的情況下，V1/2=2.5V，對記憶胞10B就不會進行寫入。因此，中間電極層14的電阻R1，係在例如施加電壓為4V時則為100kΩ以下比較理想，例如施加電壓為2.5V時則為1MkΩ以上比較理想。亦即，電壓-電流特性係被要求具有非線性。
圖7係表示，具備本實施形態之中間電極層14的記憶胞陣列1中的非線性特性。在圖7中，隨著施加電壓之增加，電阻值係會減少，呈現非線性特性。此外，此結果係為，將中間電極層14以膜厚10nm之富含Si之SiN膜來加以形成的情況。
(1-3.作用・效果) 　　如前述，作為實現記憶體或儲存體的大容量化及高速化的手段，將記憶體元件與選擇元件做組合的交叉點型記憶體，係被提出。交叉點型記憶體，係分別具有朝一方向及另一方向延伸之複數個配線層，在這些做彼此交叉的配線間，配置有記憶體元件與選擇元件是被串聯連接的記憶胞之構成。因此，1個配線層係被複數個記憶胞所共用。
作為實現交叉點型記憶體的更進一步大容量化的方法係例如，雖然考慮將已被形成為平面的交叉點型記憶體予以層積，但交叉點型記憶體之層積係從製造成本觀點來看，可說是有所極限。因此，將來而言，使交叉的2種類之配線層之一方相對於平面而朝垂直方向延伸，將記憶胞形成在垂直方向上的具有3維立體結構的記憶體之開發，被認為是較具潛力。
在具有此3維立體結構的記憶體中係想到例如，相對於基板而朝水平方向延伸的複數個配線層是在垂直方向上被層積，在其配線間，形成有例如相對於基板而朝垂直方向貫通的開孔，在該開孔內設有記憶胞結構體的結構。在記憶胞結構體中，在開孔的側壁，構成記憶胞的各層係被依序成膜，而形成了同心狀的層積結構。在如此的記憶胞結構體中，各層的膜厚係越薄越為理想。在前述的3維記憶體陣列架構中，構成記憶胞結構體的記憶元件材料及胞選擇材料係被連續地成膜，記憶胞結構體係跨越複數個階層而被共用。
然而，交叉點型記憶體，係如上述，複數個記憶胞是共用1個配線層，因此選擇1個記憶胞而令其動作之際，對於已選擇之記憶胞(選擇胞)以外的，共用配線層的其他之記憶胞(非選擇胞)，也有有電壓被施加，而有誤動作之虞。
又，為了確保記憶胞之特性，防止選擇元件與記憶體元件之相互干擾所致之劣化是很重要的，作為其方法，係考慮在選擇元件與記憶體元件之間，設置中間電極層。在前述的電阻變化型記憶胞陣列中，藉由設置可變電阻膜(記憶體元件)、導電層(中間電極層)、整流絕緣膜(選擇元件)，以抑制選擇元件與記憶體元件的相互干擾，而一面確保記憶胞之特性，一面抑制劣化。然而，在一般的中間電極層中，相鄰的記憶胞間，會有發生電性短路不良的疑慮。相鄰的記憶胞間的電性短路不良之發生，係牽涉到非選擇胞的誤動作。由於以上的原因，在交叉點型記憶體中，被要求提高選擇特性。
相對於此，在本實施形態之記憶胞10中，係具有例如，從配線層12側起，依序層積選擇元件層13、中間電極層14及記憶元件層15，這些各層13、14、15是朝與配線層16相同方向延伸的構成。亦即，這些各層13、14、15係以朝Y軸方向延伸的連續膜的方式而被形成，被當作朝Y軸方向排列之記憶胞10A及記憶胞10B的共通層。在本實施形態中，是使用非線性電阻材料來形成中間電極層14。藉此，可降低相鄰之記憶胞10A與記憶胞10B之間的電性短路之發生。
由以上可知，在本實施形態的記憶胞陣列1中，彼此交叉的配線層12與配線層16之交點上所被設置的記憶胞10，是被設計成，夾著中間電極層14而層積了選擇元件層13與記憶元件層15的構成，將該中間電極層14，使用非線性電阻材料來加以形成。藉此，可減低相鄰之記憶胞10A及記憶胞10B間的電性短路之發生。因此，可提升選擇特性。
順便一提，作為防止被設在選擇元件與記憶元件之間的中間電極層所致之往相鄰胞的電性短路不良的方法，係考慮將中間電極層按照每一胞而予以分斷、或者氧化等，在中間電極層部分性地形成高電阻的領域以使相鄰胞間變成絕緣狀態等。然而，這會帶來製造工程增加的問題。
相對於此，在本實施形態中，由於是將選擇元件層13、中間電極層14及記憶元件層15形成為與配線層16一起朝Y軸方向延伸的連續膜，因此相較於構成記憶胞之各層是按照每一記憶胞而個別地加以形成的情況，可使記憶胞陣列1的製造工程簡略化。亦即，如本實施形態般地，將配線層12與配線層16的對向領域中所被形成的記憶胞10設計成，夾著含有非線性電阻材料之中間電極層14而將選擇元件層13與記憶元件層15予以層積之構成，然後，選擇元件層13、中間電極層14及記憶元件層15，是以例如朝著與配線層16相同方向延伸之連續膜的方式而加以形成，藉此可兼顧製造工程之容易性、與高的選擇性。
接著，說明第2及第3實施形態以及變形例。以下，關於與上記第1實施形態相同之構成要素係標示同一符號，並適宜省略其說明。
＜2.第2實施形態＞ 　　圖8係模式性表示，本揭露之第2實施形態所述之記憶裝置(記憶胞陣列4)之構成。該記憶胞陣列4，係和上記第1實施形態中的記憶胞陣列1等同樣地，例如，如圖11所示，係為所謂的交叉點型之記憶裝置(記憶胞陣列6)之構成之一部分，在朝一方向(例如Z軸方向)延伸之複數個第1配線層(配線層12(12A、12B))、與朝另一方向(例如Y方向)延伸之第2配線層(配線層16)呈交叉的對向領域中，分別設有記憶胞40(40A、40B)。在本實施形態中係具有，配線層12A與配線層16的對向領域中所被設置之記憶胞40的中間電極層44的膜厚方向(X軸方向)之電阻(例如記憶胞40A的電阻R1)，是比相鄰之非對向領域(例如記憶胞40A與記憶胞40B之間)的中間電極層44的電阻R12還低的構成。
中間電極層44，係和上記中間電極層24同樣地，具有非線性特性，同時，是用來抑制構成選擇元件層13及記憶元件層15之材料的相互擴散所需。作為構成中間電極層44的材料，係使用非線性電阻材料為理想，例如使用含氮之半導體材料為理想。具體而言，可舉出SiN、AlN、SiAlN、SiTiN、SiTaN、SiHfN、AlTiN、AlTaN、AlHfN等。藉由調整這些氮化物半導體材料的含氮量，就可獲得所望之特性。此外，中間電極層44係亦可含有：鍺(Ge)、氧(O)、硫族元素(例如硫(S)、硒(Se)、碲(Te))等。此外，中間電極層44係不含有容易與選擇元件層13及記憶元件層15發生反應的元素為理想，藉此可抑制相互擴散。
作為將記憶胞40A中的中間電極層44的膜厚方向的電阻R1變低，將相鄰之記憶胞40A與記憶胞40B之間的中間電極層44的電阻R12變高的方法，係將中間電極層44之膜厚t1，設成比相鄰的記憶胞40A與記憶胞40B間之距離L1還小，較為理想。藉此，就可使中間電極層44的電阻R1變成相對性較低。換言之，藉由將配線層12A與配線層12B之距離加大，就可提高中間電極層44的電阻R12。此情況下，雖然會犧牲記憶胞陣列中的面積效率，但可提升穩定性。或者，可藉由意圖性地將中間電極層44之一部分予以氧化、或給予損傷，以提高中間電極層44之電阻。此外，例如將中間電極層44設成層積結構，使材料電阻帶有異向性，藉此可使電阻R1相對地降低。
和上記第1實施形態同樣地，作為在記憶胞陣列中抑制對相鄰之記憶胞之誤寫入的構成，係將中間電極層44之電阻，設成膜厚方向(X軸方向)的電阻R1是較低，延伸方向(Y軸方向)的電阻R12是較高，較為理想。在本實施形態中，例如是將記憶胞40A中的中間電極層44的膜厚方向的電阻R1變低，將相鄰之記憶胞40A與記憶胞40B之間的中間電極層44的電阻R12變高，因此可抑制誤寫入之發生，可更加提升選擇特性。
＜3.第3實施形態＞ 　　圖9係模式性表示，本揭露之第3實施形態所述之記憶裝置(記憶胞陣列5)之構成。該記憶胞陣列5，係和上記第1實施形態中的記憶胞陣列1等同樣地，例如，如圖11所示，係為所謂的交叉點型之記憶裝置(記憶胞陣列6)之構成之一部分，在朝一方向(例如Z軸方向)延伸之複數個第1配線層(配線層12(12A、12B))、與朝另一方向(例如Y方向)延伸之第2配線層(配線層16)呈交叉的對向領域中，分別設有記憶胞50(50A、50B)。在本實施形態中係具有，配線層12A與配線層16的對向領域中所被設置之記憶胞50(例如記憶胞50A)中的選擇元件層53之膜厚方向(X軸方向)的電阻Rs1，是比相鄰之非對向領域(例如記憶胞50A與記憶胞50B之間)中的選擇元件層53的電阻Rs12還低的構成。
選擇元件層53，係隨著施加電壓的增加而電阻會大幅偏低，在施加電壓較低時則呈現高電阻狀態。選擇元件層53係可使用例如MSM二極體、MIM二極體、壓敏電阻、堆疊雙向閾值開關來構成，亦可由複數層來構成。又，選擇元件層53，係亦可隨著記憶元件層15之動作方法，而使用單向二極體或雙向二極體。此外，選擇元件層53係不會進行例如，藉由電壓施加所致之離子之移動而被形成的傳導路徑即使在施加電壓消失後仍被維持等的記憶體動作。
在上記第1實施形態等中，作為在記憶胞陣列中抑制對相鄰之記憶胞之誤寫入的構成，是將延伸方向的中間電極層14的電阻R12設成比膜厚方向的電阻R1還高而為理想，但在延伸方向之電阻的觀點來看，於選擇元件層13中也可說是同樣如此。
圖10係表示本實施形態的記憶胞陣列5之等價電路。選擇元件層53的延伸方向(Y軸方向)之電阻Rs12係為極端低的情況下，選擇元件層53就無法成為選擇元件而發揮機能，變成導致誤動作之原因。因此，選擇元件層53的層積方向(X軸方向)之膜厚t2，係設成比相鄰之相鄰的記憶胞50A與記憶胞50B間的距離L2還小，較為理想。藉此，就可使選擇元件層53的電阻Rs1變成相對性較低。換言之，藉由將配線層12A與配線層12B之距離加大，就可提高選擇元件層53的電阻Rs12。
如以上所述，在本實施形態中，例如是將記憶胞50A中的選擇元件間53的膜厚方向的電阻R1變低，將相鄰之記憶胞50A與記憶胞50B之間的選擇元件間53的電阻R12變高，因此可抑制誤寫入之發生，可更加提升選擇特性。
此外，在本實施形態中，選擇元件層53係必須和相鄰的記憶胞50A及記憶胞50B之間呈連續而被形成為連續膜，但中間電極層14及記憶元件層15係亦可按照每一記憶胞50A及記憶胞50B，而被個別地形成。此情況下，中間電極層14，係亦可並不一定要具有非線性特性。但是，藉由使用具有非線性特性之材料來形成中間電極層14，如上述，可提升記憶胞50A的選擇特性，同時，可藉由中間電極層14之電阻而減低記憶胞50A之動作時所發生的瞬時電流，可抑制往記憶元件層15的過度之電流。
＜4.變形例＞ (變形例1) 　　圖11係模式性表示，本揭露之變形例1所述之記憶裝置(記憶胞陣列6)之構成之一例。該記憶胞陣列6係例如，是將圖3所示的記憶胞陣列1予以擴充，具有複數個配線層62(62A、62B、62C、62D)及複數個配線層66(66A、66B、66C、66D)，沿著各配線層66A、66B、66C、66D，選擇元件層63、中間電極層64及記憶元件層65是以連續膜的方式而被形成。在此記憶胞陣列6中，選擇元件層63、中間電極層64及記憶元件層65，係被各配線層62A、62B、62C、62D所共用。亦即，記憶胞陣列6係為，在例如朝Z軸方向延伸之複數個配線層62(62A、62B、62C、62D)，與例如朝Z軸方向延伸之複數個配線層66(66A、66B、66C、66D)呈彼此對向之位置(交叉點)上，分別具有記憶胞10的交叉點型之記憶胞陣列，相當於本揭露之記憶裝置之一具體例。
(變形例2) 　　圖12係模式性表示，本揭露之變形例2所述之記憶裝置(記憶胞陣列7)之構成。該記憶胞陣列7係具有例如，朝Z軸方向延伸之複數個配線層72(配線層72A1與配線層72A2、配線層72B1與配線層72B2)及朝Y軸方向延伸之複數個配線層76(配線層76A1與配線層76A2、配線層76B1與配線層76B2)，是分別朝X軸方向而被層積的3維結構。在此記憶胞陣列7中，係為在配線層76之兩側，依序層積了記憶元件層75、中間電極層74及選擇元件層73的構成。
(變形例3) 　　圖13係模式性表示，本揭露之變形例3所述之記憶裝置(記憶胞陣列8)之構成。該記憶胞陣列8係例如，和上記變形例2中的記憶胞陣列7同樣地，具有：朝Z軸方向延伸之複數個配線層82(配線層82A1與配線層82A2、配線層82B1與配線層82B2)及朝Y軸方向延伸之複數個配線層86(配線層86A1與配線層86A2、配線層86B1與配線層86B2)，是分別朝X軸方向而被層積的3維結構。在此記憶胞陣列8中係為，配線層86之側面全體是依序被記憶元件層85、中間電極層84及選擇元件層83所覆蓋的構成。亦即是具有：以配線層86為中心，而中間電極層84及選擇元件層83是依序被同心狀地層積的構成。
如以上所述，變形例2、3所示的記憶胞陣列7、8，係將複數個記憶胞配置在平面(2維，例如YZ平面方向)，然後朝X軸方向做層積而成為3維結構，藉由如此設計成3維結構，就可提供更高密度且大容量的記憶裝置。
以上雖然舉出第1～第3實施形態及其變形例(變形例1～3)來說明了本揭露，但本揭露內容係並非限定於上記實施形態等，可作各種變形。例如，雖然未圖示，但例如，在圖1的配線層12A、12B之間的空隙或圖12中的各配線層12、16之間的空隙，亦可被形成有絕緣膜。
又，在本變形例2、3中，例如雖然將配線層12、16之剖面形狀以矩形形狀加以表示，但不限定此。例如，朝Y軸方向延伸之配線層86的剖面形狀，係亦可以圓形狀、橢圓形狀等之其他形狀而被形成。又，本揭露之記憶裝置係亦可設計成，將上記第1～第3實施形態及變形例1～3分別加以組合成的結構。
此外，本說明書中所記載之效果，係僅為例示，本揭露的效果係不限定於本說明書中所記載之效果。又，本揭露內容係亦可具有本說明書中所記載之效果以外之效果。
又，例如，本揭露係亦可採取如下之構成。 　　(1) 　　一種記憶裝置，係 　　具備： 　　朝一方向延伸之複數個第1配線層；和 　　朝另一方向延伸之複數個第2配線層；和 　　複數個記憶胞，係分別被設在，前記複數個第1配線層與前記複數個第2配線層的對向領域； 　　前記複數個記憶胞係分別具有：選擇元件層、記憶元件層、被設在前記選擇元件層與前記記憶元件層之間的中間電極層； 　　前記選擇元件層、前記記憶元件層及前記中間電極層之至少其中1者，係朝前記一方向或前記另一方向延伸而成為相鄰之前記複數個記憶胞間的共通層； 　　前記中間電極層，係含有非線性電阻材料而被形成。 　　(2) 　　如前記(1)所記載之記憶裝置，其中，前記中間電極層係被形成來作為前記共通層。 　　(3) 　　如前記(1)所記載之記憶裝置，其中，前記選擇元件層係被形成來作為前記共通層。 　　(4) 　　如前記(1)所記載之記憶裝置，其中，前記記憶元件層係被形成來作為前記共通層。 　　(5) 　　如前記(1)所記載之記憶裝置，其中，前記中間電極層及前記選擇元件層，係分別朝前記一方向或前記另一方向延伸。 　　(6)　　如前記(1)所記載之記憶裝置，其中，前記中間電極層及前記記憶元件層，係分別朝前記一方向或前記另一方向延伸。 　　(7) 　　如前記(1)所記載之記憶裝置，其中，前記選擇元件層及前記記憶元件層，係分別朝前記一方向或前記另一方向延伸。 　　(8) 　　如前記(1)所記載之記憶裝置，其中，前記選擇元件層、前記記憶元件層及前記中間電極層，係分別朝前記一方向或前記另一方向延伸。 　　(9) 　　如前記(1)至(7)之中的任一項所記載之記憶裝置，其中，前記選擇元件層、前記記憶元件層及前記中間電極層之其中至少2者係朝同一方向延伸。 　　(10) 　　如前記(1)至(8)之中的任一項所記載之記憶裝置，其中，前記選擇元件層、前記記憶元件層及前記中間電極層係朝同一方向延伸。 　　(11) 　　如前記(1)至(10)之中的任一項所記載之記憶裝置，其中， 　　前記複數個第1配線層、前記複數個第2配線層及前記複數個記憶胞係被配設在基板上； 　　前記複數個第1配線層及前記複數個第2配線層，係相對於前記基板而朝略水平方向延伸。 　　(12) 　　如前記(1)至(10)之中的任一項所記載之記憶裝置，其中， 　　前記複數個第1配線層、前記複數個第2配線層及前記複數個記憶胞係被配設在基板上； 　　前記複數個第1配線層及前記複數個第2配線層之另一方面，係相對於前記基板而朝略垂直方向延伸。 　　(13) 　　如前記(1)至(12)之中的任一項所記載之記憶裝置，其中，前記中間電極層的前記對向領域中的膜厚方向之電阻，係比相鄰的前記複數個第1配線層之間的非對向領域中的電阻還低。 　　(14) 　　如前記(1)至(13)之中的任一項所記載之記憶裝置，其中，前記選擇元件層之膜厚，係比相鄰的前記複數個第1配線層之間的距離還小。 　　(15) 　　如前記(1)至(14)之中的任一項所記載之記憶裝置，其中，前記中間電極層係含有構成前記選擇元件層及前記記憶元件層的主成分元素以外之元素，而被構成。 　　(16) 　　如前記(1)至(15)之中的任一項所記載之記憶裝置，其中，前記選擇元件層，係隨著施加電壓的增加而電阻會大幅偏低，在施加電壓較低時則呈現高電阻狀態。 　　(17) 　　如前記(1)至(16)之中的任一項所記載之記憶裝置，其中，前記記憶元件層係為：相變化型記憶體元件、強介電體記憶體元件、含有過渡金屬氧化物或硫屬化物的電阻變化記憶體元件及磁阻變化型記憶體元件之任一者。
本申請案係以在日本國特許廳2017年4月11日申請的日本專利申請號第2017-078256號為基礎而主張優先權，該申請案的全部內容係藉由參照而引用於本申請案。
只要是當業者，可隨著設計上之要件或其他因素，而想到各種修正、結合、次結合、及變更，但這些係被添附的申請專利範圍或其均等物之範圍所包含，這點必須理解。
1～8‧‧‧記憶胞陣列10(10A、10B)‧‧‧記憶胞11‧‧‧基板12(12A、12B)‧‧‧配線層13‧‧‧選擇元件層14‧‧‧中間電極層15‧‧‧記憶元件層16‧‧‧配線層40(40A、40B)‧‧‧記憶胞50(50A、50B)‧‧‧記憶胞53‧‧‧選擇元件層60‧‧‧記憶胞62(62A、62B、62C、62D)‧‧‧配線層63‧‧‧選擇元件層64‧‧‧中間電極層65‧‧‧記憶元件層66(66A、66B、66C、66D)‧‧‧配線層70‧‧‧記憶胞72(72A1、72A2、72B1、72B2)‧‧‧配線層73‧‧‧選擇元件層74‧‧‧中間電極層75‧‧‧記憶元件層76(76A1、76A2、76B1、76B2)‧‧‧配線層80‧‧‧記憶胞82(82A1、82A2、82B1、82B2)‧‧‧配線層83‧‧‧選擇元件層84‧‧‧中間電極層85‧‧‧記憶元件層86(86A1、86A2、86B1、86B2)‧‧‧配線層
[圖1]本揭露之第1實施形態所述之記憶裝置之構成之一例的模式圖。 　　[圖2]說明將圖1所示的記憶裝置予以構成的中間電極層的特性圖。 　　[圖3]本揭露之第1實施形態所述之記憶裝置之構成之其他例的模式圖。 　　[圖4]本揭露之第1實施形態所述之記憶裝置之構成之其他例的模式圖。 　　[圖5]本揭露之第1實施形態所述之記憶裝置之構成之其他例的模式圖。 　　[圖6]圖1所示的記憶裝置之等價電路圖。 　　[圖7]說明將圖1所示的記憶裝置予以構成的非線性特性圖。 　　[圖8]本揭露之第2實施形態所述之記憶裝置之構成的模式圖。 　　[圖9]本揭露之第3實施形態所述之記憶裝置之構成的模式圖。 　　[圖10]圖9所示的記憶裝置之等價電路圖。 　　[圖11]本揭露之變形例1所述之記憶裝置之構成的模式圖。 　　[圖12]本揭露之變形例2所述之記憶裝置之構成的模式圖。 　　[圖13]本揭露之變形例3所述之記憶裝置之構成的模式圖。
1‧‧‧記憶胞陣列
10(10A、10B)‧‧‧記憶胞
11‧‧‧基板
12(12A、12B)‧‧‧配線層
13‧‧‧選擇元件層
14‧‧‧中間電極層
15‧‧‧記憶元件層
16‧‧‧配線層

Claims (16)

  1. 一種記憶裝置，係具備：朝第1方向延伸之複數個第1配線層；和朝第2方向延伸之複數個第2配線層；和複數個記憶胞，其中前記複數個記憶胞之每一者係位於複數個對向領域之各個對向領域；前記複數個對向領域之每一者係為前記複數個第1配線層與前記複數個第2配線層所分別對向之領域；前記複數個記憶胞之每一者係具有：選擇元件層、記憶元件層、中間電極層；前記中間電極層係位於前記選擇元件層與前記記憶元件層之間；前記選擇元件層、前記記憶元件層及前記中間電極層之至少其中1者，係為前記複數個記憶胞間的共通層；前記複數個記憶胞之每一者係朝前記第1方向或前記第2方向之任一者延伸而彼此相鄰；前記中間電極層，係含有非線性電阻材料而被形成；前記中間電極層的前記對向領域中的膜厚方向之電阻，係比非對向領域中的電阻還低；前記非對向領域係位於彼此相鄰的前記複數個第1配線層之間。
  2. 如請求項1所記載之記憶裝置，其中，前記中間電極層係為前記共通層。
  3. 如請求項1所記載之記憶裝置，其中，前記選擇元件層係為前記共通層。
  4. 如請求項1所記載之記憶裝置，其中，前記記憶元件層係為前記共通層。
  5. 如請求項1所記載之記憶裝置，其中，前記中間電極層及前記選擇元件層之每一者，係朝前記第1方向或前記第2方向之任一者延伸。
  6. 如請求項1所記載之記憶裝置，其中，前記中間電極層及前記記憶元件層之每一者，係朝前記第1方向或前記第2方向之任一者延伸。
  7. 如請求項1所記載之記憶裝置，其中，前記選擇元件層及前記記憶元件層之每一者，係朝前記第1方向或前記第2方向之任一者延伸。
  8. 如請求項1所記載之記憶裝置，其中，前記選擇元件層、前記記憶元件層及前記中間電極層之每一者，係朝前 記第1方向或前記第2方向之任一者延伸。
  9. 如請求項1所記載之記憶裝置，其中，前記選擇元件層、前記記憶元件層及前記中間電極層之其中至少2者係朝同一方向延伸。
  10. 如請求項1所記載之記憶裝置，其中，前記選擇元件層、前記記憶元件層及前記中間電極層之每一者係朝同一方向延伸。
  11. 如請求項1所記載之記憶裝置，其中，前記複數個第1配線層、前記複數個第2配線層及前記複數個記憶胞係位於基板上；前記複數個第1配線層及前記複數個第2配線層，係相對於前記基板而朝水平方向延伸。
  12. 如請求項1所記載之記憶裝置，其中，前記複數個第1配線層、前記複數個第2配線層及前記複數個記憶胞係位於基板上；前記複數個第1配線層及前記複數個第2配線層之另一方面，係相對於前記基板而朝垂直方向延伸。
  13. 如請求項1所記載之記憶裝置，其中，前記選擇元件層之膜厚，係比的前記複數個第1配線層中的第3配線層與 前記複數個第1配線層中的第4配線層之間的距離還小；前記第3配線層與前記第4配線層係彼此相鄰。
  14. 如請求項1所記載之記憶裝置，其中，前記中間電極層係含有與主成分元素不同之元素；前記選擇元件層及前記記憶元件層之每一者，係含有前記主成分元素。
  15. 如請求項1所記載之記憶裝置，其中，前記選擇元件層的電阻，係隨著施加電壓的增加而降低，前記選擇元件層，係基於低的施加電壓而呈現高電阻狀態。
  16. 如請求項1所記載之記憶裝置，其中，前記記憶元件層係為：相變化型記憶體元件、強介電體記憶體元件、含有過渡金屬氧化物或硫屬化物的電阻變化記憶體元件、或磁阻變化型記憶體元件之任一者。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10847578B1 (en) * 2019-07-03 2020-11-24 Windbond Electronics Corp. Three-dimensional resistive memories and methods for forming the same
JP2021144771A (ja) 2020-03-12 2021-09-24 キオクシア株式会社 半導体記憶装置及びメモリシステム
US11444126B2 (en) * 2020-07-24 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and manufacturing method thereof
KR20230168481A (ko) * 2022-06-07 2023-12-14 삼성전자주식회사 메모리 소자 및 이를 포함하는 전자 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040170040A1 (en) * 2002-08-02 2004-09-02 Unity Semiconductor Corporation Rewritable memory with non-linear memory element
US20110140068A1 (en) * 2009-12-16 2011-06-16 Yoshio Ozawa Resistance-change memory cell array
TWI508091B (zh) * 2012-08-31 2015-11-11 Micron Technology Inc 三維記憶體陣列架構
TWI533485B (zh) * 2009-03-23 2016-05-11 Toshiba Kk Nonvolatile semiconductor memory device and manufacturing method thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4252624B2 (ja) * 2007-06-01 2009-04-08 パナソニック株式会社 抵抗変化型記憶装置
EP2063467B1 (en) * 2007-06-05 2011-05-04 Panasonic Corporation Nonvolatile storage element, its manufacturing method, and nonvolatile semiconductor device using the nonvolatile storage element
JP2009004725A (ja) * 2007-09-25 2009-01-08 Panasonic Corp 抵抗変化型不揮発性記憶装置
US9006793B2 (en) 2010-07-01 2015-04-14 Panasonic Intellectual Property Management Co., Ltd. Non-volatile memory cell, non-volatile memory cell array, and method of manufacturing the same
US20130128654A1 (en) 2011-06-10 2013-05-23 Shinichi Yoneda Nonvolatile memory element, method of manufacturing nonvolatile memory element, method of initial breakdown of nonvolatile memory element, and nonvolatile memory device
WO2014103577A1 (ja) * 2012-12-26 2014-07-03 ソニー株式会社 記憶装置およびその製造方法
US10971685B2 (en) * 2015-02-10 2021-04-06 Sony Corporation Selective device, memory cell, and storage unit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040170040A1 (en) * 2002-08-02 2004-09-02 Unity Semiconductor Corporation Rewritable memory with non-linear memory element
TWI533485B (zh) * 2009-03-23 2016-05-11 Toshiba Kk Nonvolatile semiconductor memory device and manufacturing method thereof
US20110140068A1 (en) * 2009-12-16 2011-06-16 Yoshio Ozawa Resistance-change memory cell array
TWI508091B (zh) * 2012-08-31 2015-11-11 Micron Technology Inc 三維記憶體陣列架構

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Publication number Publication date
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