WO2018190071A1 - 記憶装置 - Google Patents

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誠二 野々口
荒谷　勝久
大場　和博
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Definitions

  • the present disclosure relates to a storage device including, for example, an intermediate electrode between wirings that intersect a memory cell in which a selection element and a storage element are stacked.
  • the cross-point type memory has a structure in which memory cells in which a memory element and a selection element are connected in series are arranged at an intersection (cross point) between intersecting wirings.
  • a plurality of two kinds of wiring layers orthogonal to each other are arranged, and memory cells are formed at the intersections. That is, a plurality of memory cells are provided in one wiring layer, in other words, a structure in which a plurality of memory cells share one wiring layer.
  • Patent Document 1 discloses a three-dimensional memory array architecture in which a storage element material and a cell selection material are continuously formed and shared across a plurality of layers. Has been.
  • Patent Document 2 a variable resistance film, a conductive layer, and a rectifying insulating film are provided, and a resistance change in which selection characteristics of a memory cell are ensured by dividing a conductive layer between a horizontal electrode adjacent to one vertical electrode.
  • a type memory cell array is disclosed.
  • JP-T-2015-534720 Japanese Patent No. 5558090
  • the cross-point type memory has a structure in which a plurality of memory cells share one wiring layer. Therefore, a voltage is also applied to memory cells other than the selected memory cell, causing malfunction. There is a risk of doing. For this reason, high selection characteristics are required in the cross-point type storage device.
  • a storage device includes a plurality of first wiring layers extending in one direction, a plurality of second wiring layers extending in the other direction, a plurality of first wiring layers, and a plurality of And a plurality of memory cells respectively provided in a region facing the second wiring layer, and each of the plurality of memory cells includes a selection element layer, a storage element layer, a selection element layer, and a storage element. And at least one of the selection element layer, the storage element layer, and the intermediate electrode layer extends in one direction or the other direction and is adjacent to each other. It is a common layer between the memory cells, and the intermediate electrode layer is formed including a nonlinear resistance material.
  • the selection element layer and the memory are provided in regions facing the plurality of first wiring layers extending in one direction and the plurality of second wiring layers extending in the other direction.
  • a memory cell having an intermediate electrode layer is provided between the element layer.
  • at least one of the selection element layer, the storage element layer, and the intermediate electrode layer extends in one direction or the other direction and serves as a common layer between adjacent memory cells.
  • the layer is formed using a non-linear resistance material. This can reduce the occurrence of electrical shorts between adjacent memory cells.
  • the intermediate electrode layer that configures the memory cell provided in the opposing region of the plurality of first wiring layers and the plurality of second wiring layers that intersect each other has a non-linear resistance. Since the material is used, the occurrence of an electrical short between adjacent memory cells is reduced. Therefore, the selection characteristics can be improved.
  • FIG. 3 is a schematic diagram illustrating an example of a configuration of a storage device according to a first embodiment of the present disclosure.
  • FIG. It is a characteristic view explaining the intermediate electrode layer which comprises the memory
  • FIG. 2 is an equivalent circuit diagram of the storage device shown in FIG. 1.
  • FIG. 1 is a schematic diagram illustrating an example of a configuration of a storage device according to a first embodiment of the present disclosure.
  • FIG. It is a characteristic view explaining the intermediate electrode layer which comprises the memory
  • FIG. 2 is a non-linear characteristic diagram of an intermediate electrode layer constituting the memory device shown in FIG. 1. It is a schematic diagram showing the structure of the memory
  • FIG. 10 is an equivalent circuit diagram of the storage device shown in FIG. 9. It is a schematic diagram showing the structure of the memory
  • FIG. 9 is a schematic diagram illustrating a configuration of a storage device according to Modification 2 of the present disclosure.
  • FIG. 14 is a schematic diagram illustrating a configuration of a storage device according to Modification 3 of the present disclosure.
  • First embodiment an example in which an intermediate electrode layer is formed using a non-linear resistance material, and a selection element layer, an intermediate electrode layer, and a storage element layer are formed as a continuous film extending in the same direction
  • Configuration of storage device 1-2 Operation of storage device 1-3.
  • Second Embodiment Example of a structure in which the electric resistance in the film thickness direction of the intermediate electrode layer is lower than the electric resistance between memory cells
  • Third Embodiment Example in which the thickness of the selection element layer is smaller than the distance between memory cells
  • Modification (example of other storage device structure)
  • FIG. 1 schematically illustrates the configuration of the storage device (memory cell array 1) according to the first embodiment of the present disclosure.
  • the memory cell array 1 is a part of a so-called cross-point type storage device (memory cell array 6) shown in FIG. 11, for example, and includes a plurality of first elements extending in one direction (for example, the Z-axis direction).
  • the wiring layer (wiring layer 12 (12A, 12B)) and the second wiring layer (wiring layer 16) extending in the other direction (for example, Y direction) are opposed to each other (ie, the wiring layer 12 and the wiring layer 16).
  • Memory cells 10 (10A, 10B) are respectively provided at the intersections of the two.
  • the selection element layer 13, the intermediate electrode layer 14, and the storage element layer 15 are laminated in this order from the wiring layer 12 side. It has the structure extended
  • the wiring layer 12 (12A, 12B) extends, for example, in a substantially horizontal direction (for example, the Z-axis direction) with respect to the plane (XZ plane) direction of the substrate 11, and for example, the word lines (WL1, WL2) in FIG. ).
  • the wiring layer 16 extends, for example, in a direction substantially perpendicular to the plane (XZ plane) direction of the substrate 11 (for example, the Y-axis direction), and is used as a pillar line (PL1) in FIG. 6, for example. .
  • the wiring layers 12 and 16 are made of wiring materials used in semiconductor processes, such as tungsten (W), tungsten nitride (WN), copper (Cu), aluminum (Al), molybdenum (Mo), tantalum (Ta), and the like. It is composed of silicide or the like.
  • the wiring layers 12 and 16 are made of a material (for example, Cu) that may cause ion conduction in an electric field with the selection element layer 13 or the storage element layer 15, the wiring layers 12 and 16 made of Cu are formed.
  • the surface may be coated with a material that is difficult to conduct ions or thermally diffuse, such as W, WN, titanium nitride (TiN), and TaN.
  • the substrate 11 is provided with a CMOS circuit, a circuit for connecting with an external circuit (both not shown), and the like, and the wiring layers 12 and 16 may be connected to these.
  • the selection element layer 13 exhibits a high resistance state when the applied voltage is low and the resistance is greatly reduced.
  • the selection element layer 13 has a high electrical resistance when the applied voltage is low, and the electrical resistance is greatly reduced when the applied voltage is high, so that a large current (for example, several orders of magnitude current) flows in a non-linear manner. It has electrical resistance characteristics.
  • the selection element layer 13 may be configured using, for example, an MSM (Metal-Semiconductor-Metal) diode, an MIM (Metal-Insulator-Metal) diode, a varistor, or an ovonic threshold switch, or may be composed of a plurality of layers. Good.
  • the selection element layer 13 may be a unidirectional diode or a bidirectional diode depending on the operation method of the memory element layer 15. Note that the selection element layer 13 does not perform a memory operation such that, for example, a conductive path formed by the movement of ions by voltage application is maintained even after erasing the applied voltage.
  • the intermediate electrode layer 14 has a non-linear characteristic.
  • it is formed of a resistance material.
  • the selection characteristic of the memory cell 10 is improved.
  • the instantaneous current generated during the operation of the memory cell 10 can be reduced by the electric resistance of the intermediate electrode layer 14, and an excessive current to the memory element layer 15 can be suppressed.
  • the intermediate electrode layer 14 is for suppressing mutual diffusion of materials constituting the selection element layer 13 and the storage element layer 15.
  • a material constituting the intermediate electrode layer 14 for example, a semiconductor material containing nitrogen is desirably used.
  • the intermediate electrode layer 14 may contain germanium (Ge), oxygen (O), a chalcogenide element (for example, sulfur (S), selenium (Se), tellurium (Te)), or the like.
  • the intermediate electrode layer 14 preferably does not contain an element that easily reacts with the selection element layer 13 and the storage element layer 15.
  • an element other than the main component elements constituting the selection element layer 13 and the storage element layer 15 is included. Thereby, interdiffusion of the elements between the selection element layer 13 and the storage element layer 15 is suppressed.
  • the memory element layer 15 is a resistance change type memory element having a non-volatility that has a resistance value reversibly changed by an electric signal and can hold the changed state.
  • the principle of resistance change is not particularly limited, such as phase change, polarization, magnetization direction, and formation of a conductive path (filament). That is, the memory element layer 15 includes, for example, PCM (phase change memory element), FeRAM (ferroelectric memory element), MRAM (magnetoresistive memory element), and a resistance change memory including transition metal oxide or chalcogenide. Any of the elements may be used.
  • FIG. 1 shows an example in which the selection element layer 13, the intermediate electrode layer 14, the storage element layer 15, and the wiring layer 16 extend in the direction perpendicular to the substrate 11, the present invention is not limited thereto.
  • the present invention is not limited thereto.
  • the selection element layer 13, the intermediate electrode layer 14, the storage element layer 15, and the wiring layer 16 extend in a substantially horizontal direction (for example, the X-axis direction) with respect to the substrate 11. Good.
  • the positions of the selection element layer 13 and the storage element layer 15 may be interchanged. That is, the memory element layer 15, the intermediate electrode layer 14, and the selection element layer 13 may be stacked in this order from the wiring layer 12 side.
  • other layers are interposed between the upper surfaces of the wiring layer 12 and the wiring layer 16 or between the wiring layers 12 and 16, the selection element layer 13, the intermediate electrode layer 14, and the memory element layer 15. It may be formed.
  • the other layer for example, a layer intended to improve adhesion, flatness and thermal conductivity or prevent material diffusion between the layers is formed.
  • FIG. 1 shows an example in which all of the selection element layer 13, the intermediate electrode layer 14, and the storage element layer 15 extend in the same direction as the wiring layer 16, but the present invention is not limited thereto.
  • the selection element layer 13 may be formed individually for each of the memory cells 10A and 10B.
  • the selection element layer 13 may be formed as a common layer, and the intermediate electrode layer 14 and the storage element layer 15 may be individually formed for each of the memory cells 10A and 10B.
  • the manufacturing process can be simplified.
  • FIG. 6 is a simplified representation of an equivalent circuit diagram of the memory cell array 1.
  • the resistance of the selection element layer 13 at the intersection of the wiring layer 12A and the wiring layer 16 is Rs1
  • the resistance of the intermediate electrode layer 14 is R1
  • the resistance of the memory element layer 15 is Rm1
  • the wiring layer 12B and the wiring layer 16 The resistance of the selection element layer 13 at the intersection is represented by Rs2
  • the resistance of the intermediate electrode layer 14 is represented by R2
  • the resistance of the memory element layer 15 is represented by Rm2.
  • the wiring layer 12A is the word line WL1
  • the wiring layer 12B is the word line WL2
  • the wiring layer 16 is the pillar line PL1
  • the contact between Rs1 and R1 is N1
  • the contact between Rs2 and R2 is N2.
  • the memory cell 10A is referred to as cell1
  • the memory cell 10B is referred to as cell2.
  • Rm1 and Rm2 are both in the high resistance state (Rm1H, Rm2H).
  • the write threshold voltage Vth of Rm1 is 3V.
  • the write voltage Vset1 is applied to the word line WL1, and the pillar line PL1 is connected to the ground.
  • a voltage of Vset1 / 2 is applied to the word line WL2.
  • Rs2 does not transition to the on state but remains in the high resistance state (off state), and only Rs1 is in the on state and transitions to the low resistance state.
  • I1 (V1 ⁇ Vcell1) / R1.
  • R1 a voltage of 4V
  • the difference between the memory cell 10A (cell 1) and the memory cell 10B (cell 2) is R12.
  • VRm2H V1 ⁇ Rm2H / (R12 + Rm2H).
  • the resistance value in the high resistance state in RRAM and PCM is 1 M ⁇ or more.
  • FIG. 7 shows nonlinear characteristics in the memory cell array 1 provided with the intermediate electrode layer 14 of the present embodiment.
  • the resistance value decreases, which is a non-linear characteristic. This result is obtained when the intermediate electrode layer 14 is formed as a Si-rich SiN film having a thickness of 10 nm.
  • a cross-point type memory in which a memory element and a selection element are combined has been proposed as means for realizing an increase in capacity and speed of memory and storage.
  • a cross-point type memory has a plurality of wiring layers extending in one direction and the other direction, and a memory cell in which a memory element and a selection element are connected in series is arranged between the wiring layers intersecting each other. It has the structure made. For this reason, one wiring layer is shared by a plurality of memory cells.
  • cross-point type memory As a method for realizing further increase in capacity of the cross-point type memory, for example, it is conceivable to stack cross-point type memories formed on a plane. It is said that there is a limit. Therefore, in the future, development of a memory having a three-dimensional structure in which one of two intersecting wiring layers is extended in a direction perpendicular to a plane to form memory cells in the vertical direction is considered promising. .
  • a plurality of wiring layers extending in the horizontal direction with respect to the substrate are stacked in the vertical direction, and an opening penetrating between the wirings in the vertical direction with respect to the substrate, for example, is provided.
  • a structure in which a memory cell structure is formed in the opening is considered.
  • each layer constituting the memory cell is sequentially formed on the side wall of the opening to form a concentric stacked structure.
  • the thickness of each layer is preferably small.
  • the memory element material and the cell selection material constituting the memory cell structure are continuously formed, and the memory cell structure is shared across a plurality of layers.
  • the selected memory cell is selected when one memory cell is selected and operated.
  • other memory cells (non-selected cells) sharing the wiring layer are also applied with a voltage, and may malfunction.
  • an intermediate electrode layer is interposed between the selection element and the memory element. It is considered to provide.
  • a resistance variable film memory element
  • a conductive layer intermediate electrode layer
  • a rectifying insulating film selection element
  • mutual interference between the selection element and the memory element can be suppressed. Deterioration is suppressed while ensuring the characteristics of the cell.
  • an electrical short circuit failure may occur between adjacent memory cells. The occurrence of an electrical short circuit failure between adjacent memory cells leads to a malfunction of a non-selected cell. From the above, in the cross-point type memory, it is required to improve the selection characteristics.
  • the selection element layer 13, the intermediate electrode layer 14, and the storage element layer 15 are laminated in this order from the wiring layer 12 side, and these layers 13, 14, 15 are stacked.
  • the intermediate electrode layer 14 is formed using a nonlinear resistance material. As a result, it is possible to reduce the occurrence of electrical shorts between adjacent memory cells 10A and 10B.
  • the memory cell 10 provided at the intersection of the wiring layer 12 and the wiring layer 16 that intersect each other, and the selection element layer 13 and the storage element are interposed between the intermediate electrode layer 14.
  • the intermediate electrode layer 14 is formed using a non-linear resistance material. As a result, the occurrence of electrical shorts between adjacent memory cells 10A and 10B is reduced. Therefore, the selection characteristics can be improved.
  • the intermediate electrode layer is divided for each cell, or is intermediated by oxidation or the like.
  • a high resistance region may be partially formed in the electrode layer to insulate adjacent cells.
  • the selection element layer 13, the intermediate electrode layer 14, and the storage element layer 15 are formed as a continuous film that extends in the Y-axis direction together with the wiring layer 16.
  • the manufacturing process of the memory cell array 1 can be simplified as compared with the case where each layer to be formed is individually formed for each memory cell. That is, as in the present embodiment, the memory cell 10 formed in the opposing region of the wiring layer 12 and the wiring layer 16 is connected to the selection element layer 13 and the storage element layer with the intermediate electrode layer 14 containing a nonlinear resistance material interposed therebetween. 15, and the selection element layer 13, the intermediate electrode layer 14, and the memory element layer 15 are formed as a continuous film extending in the same direction as the wiring layer 16, for example, so that the manufacturing process is easy It is possible to achieve both high selectivity and high selectivity.
  • FIG. 8 schematically illustrates the configuration of the storage device (memory cell array 4) according to the second embodiment of the present disclosure.
  • This memory cell array 4 is, for example, a part of the configuration of a so-called cross-point type storage device (memory cell array 6) shown in FIG. 11, like the memory cell array 1 in the first embodiment.
  • Memory cells 40 (40A, 40B) are respectively provided in opposing regions intersecting 16).
  • the electrical resistance in the film thickness direction (X-axis direction) of the intermediate electrode layer 44 in the memory cell 40 provided in the region facing the wiring layer 12A and the wiring layer 16 (for example, the electrical resistance in the memory cell 40A).
  • R1 has a configuration lower than the electric resistance R12 of the intermediate electrode layer 44 in the adjacent non-facing region (for example, between the memory cell 40A and the memory cell 40B).
  • the intermediate electrode layer 44 has nonlinear characteristics as in the case of the intermediate electrode layer 24, and serves to suppress mutual diffusion of materials constituting the selection element layer 13 and the storage element layer 15.
  • a non-linear resistance material is preferably used as a material constituting the intermediate electrode layer 44.
  • the intermediate electrode layer 44 may contain germanium (Ge), oxygen (O), a chalcogenide element (for example, sulfur (S), selenium (Se), tellurium (Te)) or the like. Note that the intermediate electrode layer 44 preferably does not include an element that easily reacts with the selection element layer 13 and the storage element layer 15, thereby suppressing interdiffusion.
  • the intermediate electrode layer The film thickness t1 of 44 is preferably smaller than the distance L1 between the adjacent memory cells 40A and 40B.
  • the electrical resistance R1 of the intermediate electrode layer 44 can be relatively lowered.
  • the electrical resistance R12 of the intermediate electrode layer 44 can be increased by increasing the distance between the wiring layer 12A and the wiring layer 12B. In this case, the area efficiency in the memory cell array is sacrificed, but the stability is improved.
  • the resistance of the intermediate electrode layer 44 can be increased by intentionally oxidizing or damaging a part of the intermediate electrode layer 44.
  • the intermediate electrode layer 44 has a laminated structure, and the material resistance is made anisotropic so that the electric resistance R1 can be relatively lowered.
  • the electrical resistance of the intermediate electrode layer 44 is the electrical resistance R1 in the film thickness direction (X-axis direction). Is lower and the electrical resistance R12 in the stretching direction (Y-axis direction) is preferably higher.
  • the electrical resistance R1 in the film thickness direction of the intermediate electrode layer 44 in the memory cell 40A is reduced, and the electrical resistance R12 of the intermediate electrode layer 44 between the adjacent memory cells 40A and 40B is increased.
  • FIG. 9 schematically illustrates a configuration of a storage device (memory cell array 5) according to the third embodiment of the present disclosure.
  • This memory cell array 5 is a part of the configuration of the so-called cross-point type storage device (memory cell array 6) shown in FIG. 11, for example, like the memory cell array 1 in the first embodiment.
  • Memory cells 50 (50A, 50B) are respectively provided in the opposing regions intersecting 16).
  • the electric resistance Rs1 in the film thickness direction (X-axis direction) of the selection element layer 53 in the memory cell 50 (for example, the memory cell 50A) provided in the opposing region of the wiring layer 12A and the wiring layer 16 is ,
  • the electrical resistance Rs12 of the selection element layer 53 in the adjacent non-opposing region is lower.
  • the selection element layer 53 exhibits a high resistance state when the applied voltage is low and the resistance is greatly reduced as the applied voltage is increased.
  • the selection element layer 53 may be configured using, for example, an MSM diode, an MIM diode, a varistor, an ovonic threshold switch, or may be configured of a plurality of layers.
  • the selection element layer 53 may be a unidirectional diode or a bidirectional diode depending on the operation method of the memory element layer 15. Note that the selection element layer 53 does not perform a memory operation such that, for example, a conductive path formed by movement of ions by voltage application is maintained even after erasing the applied voltage.
  • the electrical resistance R12 of the intermediate electrode layer 14 in the extending direction is higher than the electrical resistance R1 in the film thickness direction.
  • FIG. 10 shows an equivalent circuit of the memory cell array 5 of the present embodiment.
  • the electrical resistance Rs12 in the extending direction (Y-axis direction) of the selection element layer 53 is extremely low, the selection element layer 53 does not function as a selection element and causes a malfunction. Therefore, it is preferable that the film thickness t2 in the stacking direction (X-axis direction) of the selection element layer 53 be smaller than the distance L2 between the adjacent memory cells 50A and 50B. Thereby, the electrical resistance Rs1 of the selection element layer 53 can be relatively lowered. In other words, the electrical resistance Rs12 of the selection element layer 53 can be increased by increasing the distance between the wiring layer 12A and the wiring layer 12B.
  • the electrical resistance R1 in the film thickness direction of the selection element layer 53 in the memory cell 50A is low, and the electrical resistance of the selection element layer 53 between the adjacent memory cell 50A and the memory cell 50B. Since the resistance R12 is increased, the occurrence of erroneous writing can be suppressed and the selection characteristics can be further improved.
  • the selection element layer 53 needs to be formed as a continuous film continuous between the adjacent memory cells 50A and 50B, but the intermediate electrode layer 14 and the storage element layer 15
  • the memory cell 50A and the memory cell 50B may be formed individually.
  • the intermediate electrode layer 14 does not necessarily have non-linear characteristics.
  • the selection characteristics of the memory cell 50A are improved as described above, and at the time of operation of the memory cell 50A due to the electric resistance of the intermediate electrode layer 14. The instantaneous current that is generated is reduced, and an excessive current to the storage element layer 15 is suppressed.
  • FIG. 11 schematically illustrates an example of the configuration of the storage device (memory cell array 6) according to the first modification of the present disclosure.
  • the memory cell array 6 is, for example, an extension of the memory cell array 1 shown in FIG. 3, and includes a plurality of wiring layers 62 (62A, 62B, 62C, 62D) and a plurality of wiring layers 66 (66A, 66B, 66C, 66D), and the selection element layer 63, the intermediate electrode layer 64, and the storage element layer 65 are formed as continuous films along the wiring layers 66A, 66B, 66C, and 66D.
  • the selection element layer 63, the intermediate electrode layer 64, and the storage element layer 65 are shared by the wiring layers 62A, 62B, 62C, and 62D. That is, the memory cell array 6 includes, for example, a plurality of wiring layers 62 (62A, 62B, 62C, 62D) extending in the Z-axis direction and a plurality of wiring layers 66 (66A, 66B, 66C, 66D) extending in the Z-axis direction, for example.
  • FIG. 12 schematically illustrates the configuration of the storage device (memory cell array 7) according to the second modification of the present disclosure.
  • the memory cell array 7 includes, for example, a plurality of wiring layers 72 (wiring layers 72A1 and 72A2 and wiring layers 72B1 and 72B2) extending in the Z-axis direction and a plurality of wiring layers 76 (wiring) extending in the Y-axis direction.
  • the layer 76A1 and the wiring layer 76A2, and the wiring layer 76B1 and the wiring layer 76B2) each have a three-dimensional structure laminated in the X-axis direction.
  • a storage element layer 75, an intermediate electrode layer 74, and a selection element layer 73 are stacked in this order on both sides of the wiring layer 76.
  • FIG. 13 schematically illustrates the configuration of a storage device (memory cell array 8) according to Modification 3 of the present disclosure.
  • the memory cell array 8 includes, for example, a plurality of wiring layers 82 (wiring layer 82A1 and wiring layer 82A2, wiring layer 82B1 and wiring layer 82B2) extending in the Z-axis direction and Y, similarly to the memory cell array 7 in the second modification.
  • a plurality of wiring layers 86 (wiring layers 86A1 and 86A2 and wiring layers 86B1 and 86B2) extending in the axial direction have a three-dimensional structure laminated in the X-axis direction.
  • the entire side surface of the wiring layer 86 is covered in the order of the storage element layer 85, the intermediate electrode layer 84, and the selection element layer 83.
  • the intermediate electrode layer 84 and the selection element layer 83 are concentrically stacked in this order around the wiring layer 86.
  • the memory cell arrays 7 and 8 shown in the modified examples 2 and 3 have a three-dimensional structure in which a plurality of memory cells are arranged in a plane (two-dimensional, for example, the YZ plane direction) and further stacked in the X-axis direction.
  • a three-dimensional structure as described above can provide a storage device with a higher density and a larger capacity.
  • an insulating film may be formed in the gap between the wiring layers 12A and 12B in FIG. 1 and the gap between the wiring layers 12 and 16 in FIG.
  • the cross-sectional shapes of the wiring layers 12 and 16 are shown as rectangular shapes, but the present invention is not limited to this.
  • the cross-sectional shape of the wiring layer 86 extending in the Y-axis direction may be formed in other shapes such as a circular shape and an elliptical shape.
  • the storage device according to the present disclosure may have a structure in which the first to third embodiments and the first to third modifications are combined.
  • the effect described in this specification is an illustration to the last, and the effect of this indication is not limited to the effect described in this specification. Further, the present disclosure may have effects other than those described in the present specification.
  • this indication can take the following composition.
  • Each of the plurality of memory cells includes a selection element layer, a storage element layer, and an intermediate electrode layer provided between the selection element layer and the storage element layer, At least one of the selection element layer, the memory element layer, and the intermediate electrode layer is a common layer between the plurality of adjacent memory cells extending in the one direction or the other direction.
  • the intermediate electrode layer is formed to include a nonlinear resistance material.
  • the storage device according to any one of (1) to (7), wherein at least two of the selection element layer, the storage element layer, and the intermediate electrode layer extend in the same direction.
  • the storage device according to any one of (1) to (8), wherein the selection element layer, the storage element layer, and the intermediate electrode layer extend in the same direction.
  • the plurality of first wiring layers, the plurality of second wiring layers, and the plurality of memory cells are disposed on a substrate, The memory according to any one of (1) to (10), wherein the plurality of first wiring layers and the plurality of second wiring layers extend in a substantially horizontal direction with respect to the substrate. apparatus.
  • the plurality of first wiring layers, the plurality of second wiring layers, and the plurality of memory cells are disposed on a substrate, One of the plurality of first wiring layers and the plurality of second wiring layers extends in a direction substantially perpendicular to the substrate, according to any one of (1) to (10).
  • the electrical resistance in the film thickness direction in the facing region of the intermediate electrode layer is lower than the electrical resistance in the non-facing region between the plurality of adjacent first wiring layers.
  • the storage device according to any one of the above.
  • the storage device according to any one of (1) to (14), wherein the intermediate electrode layer includes an element other than a main component element that forms the selection element layer and the storage element layer. .
  • the selection element layer has a resistance that significantly decreases with an increase in applied voltage and exhibits a high resistance state when the applied voltage is low.
  • the memory element layer may be any one of a phase change memory element, a ferroelectric memory element, a transition metal oxide, a resistance change memory element including chalcogenide, and a magnetoresistance change type memory element.
  • the storage device according to any one of 16).

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Abstract

本開示の一実施形態の記憶装置は、一の方向に延伸する複数の第１の配線層と、他の方向に延伸する複数の第２の配線層と、複数の第１の配線層と複数の第２の配線層との対向領域にそれぞれ設けられた複数のメモリセルとを備え、複数のメモリセルはそれぞれ、選択素子層と、記憶素子層と、選択素子層と記憶素子層との間に設けられた中間電極層とを有し、選択素子層、記憶素子層および中間電極層のうちの少なくとも１つは、一の方向または他の方向に延伸して隣り合う複数のメモリセル間における共通層となっており、中間電極層は、非線形抵抗材料を含んで形成されている。

Description

記憶装置
　本開示は、例えば、中間電極を間に選択素子および記憶素子が積層されたメモリセルを交差する配線の間に備えた記憶装置に関する。
　近年、メモリやストレージの大容量化および高速化が求められている。これに対して、不揮発性メモリの主流となっているフラッシュメモリでは、原理的な微細化の限界が近づいている。このため、磁気メモリや相変化メモリ、抵抗変化型メモリ等の新規メモリの開発が進められている。その中でも、相変化メモリおよび抵抗変化型メモリにおいて、選択素子と組み合わせたクロスポイント型メモリが提案されている。
　クロスポイント型メモリは、交差する配線間の交点（クロスポイント）に、メモリ素子と選択素子とが直列に接続されたメモリセルが配置された構造となっている。具体的には、クロスポイント型メモリでは、互いに直交する２種類の配線層がそれぞれ複数配置され、その交点にメモリセルがそれぞれ形成されている。即ち、１つの配線層には複数のメモリセルが設けられており、換言すると、複数のメモリセルが１本の配線層を共有する構造となっている。
　このようなクロスポイント型メモリとしては、例えば特許文献１において、記憶素子材料とセル選択材料とを連続して成膜し、それらが複数の階層に渡って共有された３次元メモリアレイアーキテクチャが開示されている。特許文献２では、抵抗可変膜、導電層、整流絶縁膜を設け、１つの垂直電極に対して隣接する水平電極との間において導電層が分断することでメモリセルの選択特性を確保した抵抗変化型メモリセルアレイが開示されている。
特表２０１５－５３４７２０号公報 特許第５５５８０９０号公報
　ところで、クロスポイント型メモリでは、上述したように、複数のメモリセルが１本の配線層を共有する構造となっているため、選択したメモリセル以外のメモリセルにも電圧が印加され、誤作動する虞がある。このため、クロスポイント型の記憶装置では、高い選択特性が求められている。
　選択特性を向上させることが可能な記憶装置を提供することが望ましい。
　本開示の一実施形態の記憶装置は、一の方向に延伸する複数の第１の配線層と、他の方向に延伸する複数の第２の配線層と、複数の第１の配線層と複数の第２の配線層との対向領域にそれぞれ設けられた複数のメモリセルとを備えたものであり、複数のメモリセルはそれぞれ、選択素子層と、記憶素子層と、選択素子層と記憶素子層との間に設けられた中間電極層とを有し、選択素子層、記憶素子層および中間電極層のうちの少なくとも１つは、一の方向または他の方向に延伸して隣り合う複数のメモリセル間における共通層となっており、中間電極層は、非線形抵抗材料を含んで形成されている。
　本開示の一実施形態の記憶装置では、一の方向に延伸する複数の第１の配線層と、他の方向に延伸する複数の第２の配線層との対向領域に、選択素子層と記憶素子層との間に中間電極層を有するメモリセルを設けるようにした。この記憶装置では、選択素子層、記憶素子層および中間電極層のうちの少なくとも１つは、一の方向または他の方向に延伸し、隣り合うメモリセル間における共通層となっており、中間電極層は、非線形抵抗材料を用いて形成されている。これにより、隣接するメモリセル間における電気的短絡の発生を低減することが可能となる。
　本開示の一実施形態の記憶装置によれば、交差する複数の第１の配線層と複数の第２の配線層との対向領域に設けられたメモリセルを構成する中間電極層を、非線形抵抗材料を用いて形成するようにしたので、隣接するメモリセル間における電気的短絡の発生が低減される。よって、選択特性を向上させることが可能となる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
本開示の第１の実施の形態に係る記憶装置の構成の一例を表す模式図である。 図１に示した記憶装置を構成する中間電極層を説明する特性図である。 本開示の第１の実施の形態に係る記憶装置の構成の他の例を表す模式図である。 本開示の第１の実施の形態に係る記憶装置の構成の他の例を表す模式図である。 本開示の第１の実施の形態に係る記憶装置の構成の他の例を表す模式図である。 図１に示した記憶装置の等価回路図である。 図１に示した記憶装置を構成する中間電極層の非線形特性図である。 本開示の第２の実施の形態に係る記憶装置の構成を表す模式図である。 本開示の第３の実施の形態に係る記憶装置の構成を表す模式図である。 図９に示した記憶装置の等価回路図である。 本開示の変形例１に係る記憶装置の構成を表す模式図である。 本開示の変形例２に係る記憶装置の構成を表す模式図である。 本開示の変形例３に係る記憶装置の構成を表す模式図である。
　以下、本開示における実施の形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
　１．第１の実施の形態（非線形抵抗材料を用いて中間電極層を形成し、選択素子層、中間電極層および記憶素子層を同一方向に延伸する連続膜として形成した例）
　　　１－１．記憶装置の構成
　　　１－２．記憶装置の動作
　　　１－３．作用・効果
　２．第２の実施の形態（中間電極層の膜厚方向の電気抵抗がメモリセル間の電気抵抗よりも低い構造の例）
　３．第３の実施の形態（選択素子層の膜厚がメモリセル間の距離よりも小さい例）
　４．変形例（その他の記憶装置の構造の例）
＜１．第１の実施の形態＞
（１－１．記憶装置の構成）
　図１は、本開示の第１の実施の形態に係る記憶装置（メモリセルアレイ１）の構成を模式的に表したものである。このメモリセルアレイ１は、例えば図１１に示した、所謂クロスポイント型の記憶装置（メモリセルアレイ６）の構成の一部であり、一の方向（例えばＺ軸方向）に延伸する複数の第１の配線層（配線層１２（１２Ａ，１２Ｂ））と、他の方向（例えばＹ方向）に延伸する第２の配線層（配線層１６）とが対向領域（即ち、配線層１２と配線層１６との交点）にそれぞれメモリセル１０（１０Ａ，１０Ｂ）が設けられたものである。本実施の形態では、メモリセル１０は、例えば配線層１２側から選択素子層１３、中間電極層１４および記憶素子層１５がこの順に積層されており、これら各層１３，１４，１５が配線層１６と同一方向に延伸した構成を有する。
　配線層１２（１２Ａ，１２Ｂ）は、例えば基板１１の平面（ＸＺ平面）方向に対して略水平方向（例えば、Ｚ軸方向）に延伸するものであり、例えば図６においてワード線（ＷＬ１，ＷＬ２）として用いられるものである。配線層１６は、例えば基板１１の平面（ＸＺ平面）方向に対して略垂直方向（例えば、Ｙ軸方向）に延伸するものであり、例えば図６においてピラー線（ＰＬ１）として用いられるものである。配線層１２および配線層１６は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）およびシリサイド等により構成されている。配線層１２，１６が選択素子層１３または記憶素子層１５との電界においてイオン伝導が生じる可能性のある材料（例えばＣｕ）により構成されている場合には、Ｃｕよりなる配線層１２，１６の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），ＴａＮ等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。なお、基板１１には、ＣＭＯＳ回路や外部回路と連結するための回路（いずれも図示せず）等が設けられており、配線層１２，１６は、これらに接続されていてもよい。
　選択素子層１３は、印加電圧の増加とともに抵抗が大幅に低下し、印加電圧が低い場合に高抵抗状態を呈するものである。換言すると、選択素子層１３は、印加電圧が低い場合には電気抵抗が高く、印加電圧が高い場合には電気抵抗が大幅に低下し、大電流（例えば数桁倍の電流）が流れる非線形の電気抵抗特性を有するものである。選択素子層１３は、例えば、ＭＳＭ（Metal-Semiconductor-Metal）ダイオード、ＭＩＭ（Metal-Insulator-Metal）ダイオード、バリスタ、オボニック閾値スイッチを用いた構成としてもよく、複数の層から構成されていてもよい。また、選択素子層１３は、記憶素子層１５の動作方法によっては、単方向ダイオードまたは双方向ダイオードを用いてもよい。なお、選択素子層１３は、例えば電圧印加によるイオンの移動によって形成される導電パスが印加電圧消去後にも維持される等のメモリ動作をしないものとする。
　中間電極層１４は、非線形特性を有するものであり、例えば、図２に示したように、電圧（Ｖ）の増加に対して電流（Ｉ）が指数関数的に増大する関係にある材料（非線形抵抗材料）によって形成されていることが好ましい。これにより、メモリセル１０の選択特性が向上する。また、中間電極層１４の電気抵抗によりメモリセル１０の動作時に発生する瞬時電流を低減し、記憶素子層１５への過度な電流を抑制することができる。更に、中間電極層１４は、選択素子層１３および記憶素子層１５を構成する材料の相互拡散を抑制するためのものである。中間電極層１４を構成する材料としては、例えば、窒素を含有する半導体材料を用いることが望ましい。具体的には、ＳｉＮ、ＡｌＮ、ＳｉＡｌＮ、ＳｉＴｉＮ、ＳｉＴａＮ、ＳｉＨｆＮ、ＡｌＴｉＮ、ＡｌＴａＮ、ＡｌＨｆＮ等が挙げられる。これら窒化物半導体材料の窒素含有量を調整することにより、所望の特性を得ることができる。この他、中間電極層１４は、ゲルマニウム（Ｇｅ）、酸素（Ｏ）、カルコゲナイド元素（例えば、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ））等を含有していてもよい。なお、中間電極層１４は、選択素子層１３および記憶素子層１５と反応しやすい元素を含まないことが好ましい。例えば、選択素子層１３および記憶素子層１５を構成する主成分元素以外の元素を含んで構成されていることが好ましい。これにより、選択素子層１３と記憶素子層１５との間における上記元素の相互拡散が抑制される。
　記憶素子層１５は、電気的信号によって抵抗値が可逆的に変化するものであり、その変化した状態を保持することが可能な不揮発性を有する抵抗変化型のメモリ素子である。抵抗変化の原理は、相変化、分極、磁化方向および導電パス（フィラメント）の形成等、特に限定されるものではない。即ち、記憶素子層１５は、例えば、ＰＣＭ（相変化型メモリ素子）、ＦｅＲＡＭ（強誘電体メモリ素子）、ＭＲＡＭ（磁気抵抗変化型メモリ素子）および遷移金属酸化物または、カルコゲナイドを含む抵抗変化メモリ素子のいずれを用いても構わない。
　なお、図１では、選択素子層１３、中間電極層１４、記憶素子層１５および配線層１６が基板１１に対して垂直方向に延伸している例を示したがこれに限らない。例えば、図３に示したように、選択素子層１３、中間電極層１４、記憶素子層１５および配線層１６が基板１１に対して略水平方向（例えば、Ｘ軸方向）に延伸していてもよい。また、選択素子層１３と記憶素子層１５との位置を入れ替えてもよい。即ち、配線層１２側から、記憶素子層１５、中間電極層１４および選択素子層１３の順に積層された構成としてもよい。更に、図示していないが、配線層１２および配線層１６の上面あるいは、配線層１２，１６、選択素子層１３、中間電極層１４および記憶素子層１５の各層の間には、他の層を形成しても構わない。他の層としては、例えば、密着性、平坦性および熱伝導性の改善あるいは、各層間における材料拡散の防止等を意図する層が形成される。
　また、図１では、選択素子層１３、中間電極層１４および記憶素子層１５の全てが配線層１６と同一方向に延伸している例を示したがこれに限らない。例えば、図４に示したように、選択素子層１３が、メモリセル１０Ａ，１０Ｂごとに個別に形成されていても構わない。あるいは、図５に示したように、選択素子層１３は共通層として形成され、中間電極層１４および記憶素子層１５がメモリセル１０Ａ，１０Ｂごとに個別に形成されていても構わない。メモリセル１０を構成する選択素子層１３、中間電極層１４および記憶素子層１５のうちの少なくとも１層を共通層として形成することで、メモリセルを構成する各層をメモリセルごとに個別に形成する場合と比較して、製造工程を簡易にすることが可能となる。
（１－２．記憶装置の動作）
　以下に、メモリセルアレイ１の動作について説明すると共に、本実施の形態の中間電極層１４による効果について説明する。図６は、メモリセルアレイ１の等価回路図を簡易的に表したものである。図６では、配線層１２Ａと配線層１６の交点における選択素子層１３の抵抗をＲｓ１、中間電極層１４の抵抗をＲ１、記憶素子層１５の抵抗をＲｍ１とし、配線層１２Ｂと配線層１６の交点における選択素子層１３の抵抗をＲｓ２、中間電極層１４の抵抗をＲ２、記憶素子層１５の抵抗をＲｍ２として表している。また、配線層１２Ａをワード線ＷＬ１、配線層１２Ｂをワード線ＷＬ２、配線層１６をピラー線ＰＬ１とし、Ｒｓ１とＲ１との接点をＮ１、Ｒｓ２とＲ２との接点をＮ２とする。また、メモリセル１０Ａをcell１、メモリセル１０Ｂをcell２とする。
　メモリセル１０Ａ（cell１）に書き込む場合を例に説明する。初期状態では、Ｒｍ１およびＲｍ２は、共に高抵抗状態（Ｒｍ１Ｈ、Ｒｍ２Ｈ）にある。Ｒｍ１の書き込み閾値電圧Ｖｔｈを、例えば３Ｖとする。メモリセル１０Ａ（cell１）への書き込み時には、ワード線ＷＬ１には書き込み電圧Ｖset１が印加され、ピラー線ＰＬ１はグランドに接続される。ワード線ＷＬ２にはＶset１／２の電圧が印加される。上記の電圧設定では、Ｒｓ２はオン状態へは遷移せず高抵抗状態（オフ状態）のままであり、Ｒｓ１のみオン状態となって低抵抗状態へと遷移する。
　選択素子層１３として、例えば、オボニック閾値スイッチを用いた場合を考える。Ｒｓ１がオン状態となった場合、Ｒｓ１の両端には所謂Holding Voltage Vholdが発生する。このため、Ｒ１およびＲｍ１Ｈに印加される電圧は、Ｖ１＝Ｖset１－Ｖholdとなる。このとき、Ｒ１＜Ｒｍ１Ｈと設定されていることにより、Ｖ１は、ほぼＲｍ１Ｈに印加され、Ｒｍ１Ｈの書き込み閾値電圧Ｖｔｈよりも高くなる。低抵抗に遷移した後のＲｍ１の抵抗値をＲｍ１＝ＲＭ１Ｌとすると、Ｖ１＝（Ｒ１＋ＲＭ１Ｌ）＝×Ｉ１により定められる書き込み電流Ｉ１がＲｍ１を流れることになる。
　記憶素子層１５として、ＲＲＡＭまたはＰＣＭを用いた場合には、一般的に、ＲＭ１Ｌ×Ｉ１は、凡そ、一定値のＶcell１となる。従って、Ｉ１＝（Ｖ１－Ｖcell１）／Ｒ１とする。ここで、Ｒｍ１として十分な長期保存信頼性を確保するためには、Ｉ１が大きいことが望ましく、Ｒ１は低いほど有利となる。例えば、Ｖ１＝５Ｖ、Ｖcell１＝１Ｖとした場合、信頼性を確保するためには、例えば電流Ｉ１を４０μＡとすると、Ｒ１には４Ｖの電圧が印加されることになり、Ｒ１＜１００ｋΩが目安となる。
　ところで、メモリセル１０Ａに書き込みするときには、メモリセル１０Ｂに書き込みされてはいけない。図６において、メモリセル１０Ａ（cell１）とメモリセル１０Ｂ（cell２）との間で異なる点はＲ１２である。Ｒ１２を十分高抵抗とすることによって、Ｒｍ２に印可される電圧は書き込み閾値電圧Ｖｔｈより低くなるように設定される。高抵抗状態にあるＲｍ２をＲｍ２＝Ｒｍ２Ｈとすると、Ｒ２＜＜Ｒｍ２Ｈなので、Ｒｍ２に印加される電圧ＶＲｍ２Ｈは、ＶＲｍ２Ｈ＝Ｖ１×Ｒｍ２Ｈ／（Ｒ１２＋Ｒｍ２Ｈ）となる。一般的にＲＲＡＭおよびＰＣＭにおける高抵抗状態の抵抗値は１ＭΩ以上である。ＶＲｍ２Ｈが高くならないためには、Ｒ１２は１ＭΩと同程度が望ましい。仮に、Ｒｍ２＝Ｒ１２＝１ＭΩとした場合、Ｒ１２とＲｍ２には、Ｖ１／２の電圧が印加されることになる。例えば、Ｖ１＝５Ｖの場合、Ｖ１／２＝２．５Ｖとなり、メモリセル１０Ｂには書き込みされない。従って、中間電極層１４の電気抵抗Ｒ１は、例えば印加電圧が４Ｖのときには１００ｋΩ以下であることが好ましく、例えば印加電圧２．５Ｖのときには１ＭｋΩ以上であることが好ましい。即ち、電圧－電流特性が非線形性を有すること求められる。
　図７は、本実施の形態の中間電極層１４を備えたメモリセルアレイ１における非線形特性を表したものである。図７では、印加電圧の増加とともに、抵抗値が減少しており、非線形特性となっている。なお、この結果は、中間電極層１４を膜厚１０ｎｍのＳｉリッチのＳｉＮ膜として形成した場合のものである。
（１－３．作用・効果）
　前述したように、メモリやストレージの大容量化および高速化を実現する手段として、メモリ素子と選択素子とを組み合わせたクロスポイント型メモリが提案されている。クロスポイント型メモリは、一の方向および他の方向に延伸する複数の配線層をそれぞれ有し、それらが互いに交差する配線間に、メモリ素子と選択素子とが直列に接続されたメモリセルが配置された構成を有する。このため、１つの配線層は複数のメモリセルによって共有されている。
　クロスポイント型メモリのさらなる大容量化を実現する方法としては、例えば、平面に形成されたクロスポイント型メモリを積層していくことが考えられるが、クロスポイント型メモリの積層は製造コストの観点から限界があると言われている。そのため、将来的には、交差する２種類の配線層の一方を平面に対して垂直方向に延伸させ、メモリセルを垂直方向に形成する３次元立体構造を有するメモリの開発が有力視されている。
　この３次元立体構造を有するメモリでは、例えば、基板に対して水平方向に延伸する複数の配線層が垂直方向に積層され、その配線間を、例えば基板に対して垂直方向に貫通する開孔が形成され、その開孔内にメモリセル構造体が設けられた構造が考えられている。メモリセル構造体では、開孔の側壁にメモリセルを構成する各層が順に成膜され、同心状の積層構造を形成している。このようなメモリセル構造体では、各層の膜厚は薄いことが好ましい。前述した３次元メモリアレイアーキテクチャでは、メモリセル構造体を構成する記憶素子材料およびセル選択材料は連続で成膜され、メモリセル構造体は複数の階層に渡って共有されるようになっている。
　しかしながら、クロスポイント型メモリは、上述したように、複数のメモリセルが１つの配線層を共有しているため、１つのメモリセルを選択して動作させる際に、選択したメモリセル（選択セル）以外の、配線層を共有しているその他のメモリセル（非選択セル）にも電圧が印加され、誤動作する虞がある。
　また、メモリセルの特性を確保するためには、選択素子とメモリ素子との相互干渉による劣化を防ぐことが重要であり、その方法としては、選択素子とメモリ素子との間に、中間電極層を設けることが考えられている。前述した抵抗変化型メモリセルアレイでは、抵抗可変膜（メモリ素子）、導電層（中間電極層）、整流絶縁膜（選択素子）を設けることで、選択素子とメモリ素子との相互干渉を押さえ、メモリセルの特性の確保しつつ、劣化を抑制している。しかしながら、一般的な中間電極層では、隣り合うメモリセル間における電気的な短絡不良の発生が懸念される。隣り合うメモリセル間における電気的な短絡不良の発生は、非選択セルの誤動作に繋がる。以上のことから、クロスポイント型メモリでは、選択特性を向上させることが求められている。
　これに対して、本実施の形態のメモリセル１０では、例えば配線層１２側から選択素子層１３、中間電極層１４および記憶素子層１５がこの順に積層されており、これら各層１３，１４，１５が配線層１６と同一方向に延伸した構成を有する。即ち、これら各層１３，１４，１５はＹ軸方向に延伸する連続膜として形成されており、Ｙ軸方向に並ぶメモリセル１０Ａおよびメモリセル１０Ｂにおける共通層としてなっている。本実施の形態では、非線形抵抗材料を用いて中間電極層１４を形成するようにした。これにより、隣接するメモリセル１０Ａとメモリセル１０Ｂとの間における電気的短絡の発生を低減することが可能となる。
　以上のことから、本実施の形態のメモリセルアレイ１では、互いに交差する配線層１２と配線層１６との交点に設けられるメモリセル１０を、中間電極層１４を間に選択素子層１３と記憶素子層１５とが積層された構成とし、この中間電極層１４を、非線形抵抗材料を用いて形成するようにした。これにより、隣接するメモリセル１０Ａおよびメモリセル１０Ｂ間における電気的短絡の発生が低減される。よって、選択特性を向上させることが可能となる。
　ところで、選択素子と記憶素子との間に設けられた中間電極層による隣接セルへの電気的な短絡不良を防ぐ方法としては、中間電極層をセルごとに分断する、あるいは、酸化等により、中間電極層に高抵抗な領域を部分的に形成して隣接セル間を絶縁状態にする等が考えられる。しかしながら、その分製造工程が増えるという問題がある。
　これに対して、本実施の形態では、選択素子層１３、中間電極層１４および記憶素子層１５を配線層１６と共に、Ｙ軸方向に延伸する連続膜として形成するようにしたので、メモリセルを構成する各層をメモリセルごとに個別に形成する場合と比較して、メモリセルアレイ１の製造工程を簡略化することが可能となる。即ち、本実施の形態のように、配線層１２と配線層１６との対向領域に形成されるメモリセル１０を、非線形抵抗材料を含む中間電極層１４を間に選択素子層１３と記憶素子層１５とが積層された構成とし、さらに、選択素子層１３、中間電極層１４および記憶素子層１５が、例えば配線層１６と同一方向に延伸する連続膜として形成することで、製造工程の容易性と、高い選択性とを両立することが可能となる。
　次に、第２および第３の実施の形態ならびに変形例について説明する。以下では、上記第１の実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
＜２．第２の実施の形態＞
　図８は、本開示の第２の実施の形態に係る記憶装置（メモリセルアレイ４）の構成を模式的に表したものである。このメモリセルアレイ４は、上記第１の実施の形態におけるメモリセルアレイ１等と同様に、例えば、図１１に示した、所謂クロスポイント型の記憶装置（メモリセルアレイ６）の構成の一部であり、一の方向（例えばＺ軸方向）に延伸する複数の第１の配線層（配線層１２（１２Ａ，１２Ｂ））と、他の方向（例えばＹ方向）に延伸する第２の配線層（配線層１６）とが交差する対向領域にそれぞれメモリセル４０（４０Ａ，４０Ｂ）が設けられたものである。本実施の形態では、配線層１２Ａと配線層１６との対向領域に設けられたメモリセル４０における中間電極層４４の膜厚方向（Ｘ軸方向）の電気抵抗（例えば、メモリセル４０Ａにおける電気抵抗Ｒ１）が、隣接する非対向領域（例えば、メモリセル４０Ａとメモリセル４０Ｂとの間）における中間電極層４４の電気抵抗Ｒ１２よりも低い構成を有する。
　中間電極層４４は、上記中間電極層２４と同様に、非線形特性を有するものであると共に、選択素子層１３および記憶素子層１５を構成する材料の相互拡散を抑制するためのものである。中間電極層４４を構成する材料としては、非線形抵抗材料を用いることが好ましく、例えば、窒素を含有する半導体材料を用いることが望ましい。具体的には、ＳｉＮ、ＡｌＮ、ＳｉＡｌＮ、ＳｉＴｉＮ、ＳｉＴａＮ、ＳｉＨｆＮ、ＡｌＴｉＮ、ＡｌＴａＮ、ＡｌＨｆＮ等が挙げられる。これら窒化物半導体材料の窒素含有量を調整することにより、所望の特性を得ることができる。この他、中間電極層４４は、ゲルマニウム（Ｇｅ）、酸素（Ｏ）、カルコゲナイド元素（例えば、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ））等を含有していてもよい。なお、中間電極層４４は、選択素子層１３および記憶素子層１５と反応しやすい元素を含まないことが好ましく、これにより、相互拡散を抑制することができる。
　メモリセル４０Ａにおける中間電極層４４の膜厚方向の電気抵抗Ｒ１を低く、隣接するメモリセル４０Ａとメモリセル４０Ｂとの間の中間電極層４４の電気抵抗Ｒ１２を高くする方法としては、中間電極層４４の膜厚ｔ１を、隣り合うメモリセル４０Ａとメモリセル４０Ｂ間の距離Ｌ１よりも小さくすることが好ましい。これにより、中間電極層４４の電気抵抗Ｒ１を相対的に低くすることができる。換言すると、配線層１２Ａと配線層１２Ｂとの距離を大きくすることにより、中間電極層４４の電気抵抗Ｒ１２を高くすることができる。この場合、メモリセルアレイにおける面積効率は犠牲となるが、安定性は向上する。あるいは、中間電極層４４の一部を意図的に酸化または、損傷を与えることにより、中間電極層４４の抵抗を高くすることができる。この他、例えば中間電極層４４を積層構造とし、材料抵抗に異方性を持たせることで、電気抵抗Ｒ１を相対的に低くすることができる。
　上記第１の実施の形態と同様に、メモリセルアレイにおいて隣接するメモリセルへの誤書き込みを抑制する構成としては、中間電極層４４の電気抵抗が、膜厚方向（Ｘ軸方向）の電気抵抗Ｒ１がより低く、延伸方向（Ｙ軸方向）の電気抵抗Ｒ１２がより高いことが好ましい。本実施の形態では、例えばメモリセル４０Ａにおける中間電極層４４の膜厚方向の電気抵抗Ｒ１を低く、隣接するメモリセル４０Ａとメモリセル４０Ｂとの間の中間電極層４４の電気抵抗Ｒ１２を高くするようにしたので、誤書き込みの発生を抑制し、選択特性をさらに向上させることが可能となる。
＜３．第３の実施の形態＞
　図９は、本開示の第３の実施の形態に係る記憶装置（メモリセルアレイ５）の構成を模式的に表したものである。このメモリセルアレイ５は、上記第１の実施の形態におけるメモリセルアレイ１等と同様に、例えば、図１１に示した、所謂クロスポイント型の記憶装置（メモリセルアレイ６）の構成の一部であり、一の方向（例えばＺ軸方向）に延伸する複数の第１の配線層（配線層１２（１２Ａ，１２Ｂ））と、他の方向（例えばＹ方向）に延伸する第２の配線層（配線層１６）とが交差する対向領域にそれぞれメモリセル５０（５０Ａ，５０Ｂ）が設けられたものである。本実施の形態では、配線層１２Ａと配線層１６との対向領域に設けられたメモリセル５０（例えば、メモリセル５０Ａ）における選択素子層５３の膜厚方向（Ｘ軸方向）の電気抵抗Ｒｓ１が、隣接する非対向領域（例えば、メモリセル５０Ａとメモリセル５０Ｂとの間）における選択素子層５３の電気抵抗Ｒｓ１２よりも低い構成を有する。
　選択素子層５３は、印加電圧の増加とともに抵抗が大幅に低下し、印加電圧が低い場合に高抵抗状態を呈するものである。選択素子層５３は、例えば、ＭＳＭダイオード、ＭＩＭダイオード、バリスタ、オボニック閾値スイッチを用いて構成されていてもよく、複数の層から構成されていてもよい。また、選択素子層５３は、記憶素子層１５の動作方法によっては、単方向ダイオードまたは双方向ダイオードを用いてもよい。なお、選択素子層５３は、例えば電圧印加によるイオンの移動によって形成される導電パスが印加電圧消去後にも維持される等のメモリ動作をしないものとする。
　上記第１の実施の形態等では、メモリセルアレイにおいて隣接するメモリセルへの誤書き込みを抑制する構成として、延伸方向の中間電極層１４の電気抵抗Ｒ１２が膜厚方向の電気抵抗Ｒ１よりも高いとすることが好ましいとしたが、延伸方向の電気抵抗という観点では、選択素子層１３においても同様のことが言える。
　図１０は、本実施の形態のメモリセルアレイ５の等価回路を表したものである。選択素子層５３の延伸方向（Ｙ軸方向）の電気抵抗Ｒｓ１２が極端に低い場合、選択素子層５３は選択素子として機能せずに誤動作の原因となる。よって、選択素子層５３の積層方向（Ｘ軸方向）の膜厚ｔ２は、隣接する隣り合うメモリセル５０Ａとメモリセル５０Ｂ間の距離Ｌ２よりも小さくすることが好ましい。これにより、選択素子層５３の電気抵抗Ｒｓ１を相対的に低くすることができる。換言すると、配線層１２Ａと配線層１２Ｂとの距離を大きくすることにより、選択素子層５３の電気抵抗Ｒｓ１２を高くすることができる。
　以上のように、本実施の形態では、例えばメモリセル５０Ａにおける選択素子層５３の膜厚方向の電気抵抗Ｒ１を低く、隣接するメモリセル５０Ａとメモリセル５０Ｂとの間の選択素子層５３の電気抵抗Ｒ１２を高くするようにしたので、誤書き込みの発生を抑制し、選択特性をさらに向上させることが可能となる。
　なお、本実施の形態では、選択素子層５３は隣り合うメモリセル５０Ａおよびメモリセル５０Ｂとの間で連続する連続膜として形成されている必要があるが、中間電極層１４および記憶素子層１５はメモリセル５０Ａおよびメモリセル５０Ｂごとに、個別に形成されていても構わない。その場合には、中間電極層１４は、必ずしも非線形特性を有していなくてもよい。但し、非線形特性を有する材料を用いて中間電極層１４を形成することにより、上述したように、メモリセル５０Ａの選択特性が向上すると共に、中間電極層１４の電気抵抗によりメモリセル５０Ａの動作時に発生する瞬時電流が低減され、記憶素子層１５への過度な電流が抑制される。
＜４．変形例＞
（変形例１）
　図１１は、本開示の変形例１に係る記憶装置（メモリセルアレイ６）の構成の一例を模式的に表したものである。このメモリセルアレイ６は、例えば、図３に示したメモリセルアレイ１を拡張したものであり、複数の配線層６２（６２Ａ，６２Ｂ，６２Ｃ，６２Ｄ）および複数の配線層６６（６６Ａ，６６Ｂ，６６Ｃ，６６Ｄ）を有し、各配線層６６Ａ，６６Ｂ，６６Ｃ，６６Ｄに沿って、選択素子層６３、中間電極層６４および記憶素子層６５が連続膜として形成されたものである。このメモリセルアレイ６では、選択素子層６３、中間電極層６４および記憶素子層６５は、各配線層６２Ａ，６２Ｂ，６２Ｃ，６２Ｄによって共有されている。即ち、メモリセルアレイ６は、例えばＺ軸方向に延伸する複数の配線層６２（６２Ａ，６２Ｂ，６２Ｃ，６２Ｄ）と、例えばＺ軸方向に延伸する複数の配線層６６（６６Ａ，６６Ｂ，６６Ｃ，６６Ｄ）とが互いに対向する位置（クロスポイント）にそれぞれメモリセル１０を有するクロスポイント型のメモリセルアレイであり、本開示の記憶装置の一具体例に相当するものである。
（変形例２）
　図１２は、本開示の変形例２に係る記憶装置（メモリセルアレイ７）の構成を模式的に表したものである。このメモリセルアレイ７は、例えば、Ｚ軸方向に延伸する複数の配線層７２（配線層７２Ａ１と配線層７２Ａ２、配線層７２Ｂ１と配線層７２Ｂ２）およびＹ軸方向に延伸する複数の配線層７６（配線層７６Ａ１と配線層７６Ａ２、配線層７６Ｂ１と配線層７６Ｂ２）が、それぞれＸ軸方向に積層された３次元構造を有するものである。このメモリセルアレイ７では、配線層７６の両側に、記憶素子層７５、中間電極層７４および選択素子層７３がこの順に積層された構成となっている。
（変形例３）
　図１３は、本開示の変形例３に係る記憶装置（メモリセルアレイ８）の構成を模式的に表したものである。このメモリセルアレイ８は、例えば、上記変形例２におけるメモリセルアレイ７と同様に、Ｚ軸方向に延伸する複数の配線層８２（配線層８２Ａ１と配線層８２Ａ２、配線層８２Ｂ１と配線層８２Ｂ２）およびＹ軸方向に延伸する複数の配線層８６（配線層８６Ａ１と配線層８６Ａ２、配線層８６Ｂ１と配線層８６Ｂ２）が、それぞれＸ軸方向に積層された３次元構造を有するものである。このメモリセルアレイ８では、配線層８６の側面全体が記憶素子層８５、中間電極層８４および選択素子層８３の順に覆われた構成となっている。即ち、配線層８６を中心に、中間電極層８４および選択素子層８３がこの順に同心状に積層された構成を有する。
　以上のように、変形例２，３に示したメモリセルアレイ７，８は、複数のメモリセルを平面（２次元，例えば、ＹＺ平面方向）に配置し、さらにＸ軸方向に積層させた３次元構造としたものであり、このように３次元構造とすることで、より高密度且つ大容量な記憶装置を提供することができる。
　以上、第１～第３の実施の形態およびその変形例（変形例１～３）を挙げて本開示を説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、図示していないが、例えば、図１の配線層１２Ａ，１２Ｂの間の空隙や図１２における各配線層１２，１６の間の空隙には、絶縁膜が形成されていてもよい。
　また、本変形例２，３では、例えば配線層１２，１６の断面形状を矩形形状で示したがこれに限定されるものではない。例えば、Ｙ軸方向に延伸する配線層８６の断面形状は、円形状、楕円形状等の他の形状で形成されていてもよい。また、本開示の記憶装置は、上記第１～第３の実施の形態および変形例１～３を各々組み合わせた構造としてもよい。
　なお、本明細書中に記載された効果は、あくまで例示であり、本開示の効果は、本明細書中に記載された効果に限定されるものではない。また、本開示内容が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、例えば、本開示は以下のような構成を取ることができる。
（１）
　一の方向に延伸する複数の第１の配線層と、
　他の方向に延伸する複数の第２の配線層と、
　前記複数の第１の配線層と前記複数の第２の配線層との対向領域にそれぞれ設けられた複数のメモリセルとを備え、
　前記複数のメモリセルはそれぞれ、選択素子層と、記憶素子層と、前記選択素子層と前記記憶素子層との間に設けられた中間電極層とを有し、
　前記選択素子層、前記記憶素子層および前記中間電極層のうちの少なくとも１つは、前記一の方向または前記他の方向に延伸して隣り合う前記複数のメモリセル間における共通層となっており、
　前記中間電極層は、非線形抵抗材料を含んで形成されている
　記憶装置。
（２）
　前記中間電極層が前記共通層として形成されている、前記（１）に記載の記憶装置。
（３）
　前記選択素子層が前記共通層として形成されている、前記（１）に記載の記憶装置。
（４）
　前記記憶素子層が前記共通層として形成されている、前記（１）に記載の記憶装置。
（５）
　前記中間電極層および前記選択素子層は、それぞれ、前記一の方向または前記他の方向に延伸している、前記（１）に記載の記憶装置。
（６）
　前記中間電極層および前記記憶素子層は、それぞれ、前記一の方向または前記他の方向に延伸している、前記（１）に記載の記憶装置。
（７）
　前記選択素子層および前記記憶素子層は、それぞれ、前記一の方向または前記他の方向に延伸している、前記（１）に記載の記憶装置。
（８）
　前記選択素子層、前記記憶素子層および前記中間電極層は、それぞれ、前記一の方向または前記他の方向に延伸している、前記（１）に記載の記憶装置。
（９）
　前記選択素子層、前記記憶素子層および前記中間電極層のうちの少なくとも２つが同一方向に延伸している、前記（１）乃至（７）のうちのいずれかに記載の記憶装置。
（１０）
　前記選択素子層、前記記憶素子層および前記中間電極層は同一方向に延伸している、前記（１）乃至（８）のうちのいずれかに記載の記憶装置。
（１１）
　前記複数の第１の配線層、前記複数の第２の配線層および前記複数のメモリセルは基板上に配設され、
　前記複数の第１の配線層および前記複数の第２の配線層は、前記基板に対して略水平方向に延伸している、前記（１）乃至（１０）のうちのいずれかに記載の記憶装置。
（１２）
　前記複数の第１の配線層、前記複数の第２の配線層および前記複数のメモリセルは基板上に配設され、
　前記複数の第１の配線層および前記複数の第２の配線層の一方は、前記基板に対して略垂直方向に延伸している、前記（１）乃至（１０）のうちのいずれかに記載の記憶装置。
（１３）
　前記中間電極層の前記対向領域における膜厚方向の電気抵抗は、隣り合う前記複数の第１の配線層の間の非対向領域における電気抵抗よりも低い、前記（１）乃至（１２）のうちのいずれかに記載の記憶装置。
（１４）
　前記選択素子層の膜厚は、隣り合う前記複数の第１の配線層の間の距離よりも小さい、前記（１）乃至（１３）のうちのいずれかに記載の記憶装置。
（１５）
　前記中間電極層は、前記選択素子層および前記記憶素子層を構成する主成分元素以外の元素を含んで構成されている、前記（１）乃至（１４）のうちのいずれかに記載の記憶装置。
（１６）
　前記選択素子層は、印加電圧の増加とともに抵抗が大幅に低下し、印加電圧が低い場合に高抵抗状態を呈する、前記（１）乃至（１５）のうちのいずれかに記載の記憶装置。
（１７）
　前記記憶素子層は、相変化型メモリ素子、強誘電体メモリ素子、遷移金属酸化物または、カルコゲナイドを含む抵抗変化メモリ素子および磁気抵抗変化型メモリ素子のいずれかである、前記（１）乃至（１６）のうちのいずれかに記載の記憶装置。
　本出願は、日本国特許庁において２０１７年４月１１日に出願された日本特許出願番号２０１７－０７８２５６号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (17)

  1. 　一の方向に延伸する複数の第１の配線層と、
    　他の方向に延伸する複数の第２の配線層と、
    　前記複数の第１の配線層と前記複数の第２の配線層との対向領域にそれぞれ設けられた複数のメモリセルとを備え、
    　前記複数のメモリセルはそれぞれ、選択素子層と、記憶素子層と、前記選択素子層と前記記憶素子層との間に設けられた中間電極層とを有し、
    　前記選択素子層、前記記憶素子層および前記中間電極層のうちの少なくとも１つは、前記一の方向または前記他の方向に延伸して隣り合う前記複数のメモリセル間における共通層となっており、
    　前記中間電極層は、非線形抵抗材料を含んで形成されている
    　記憶装置。
  2. 　前記中間電極層が前記共通層として形成されている、請求項１に記載の記憶装置。
  3. 　前記選択素子層が前記共通層として形成されている、請求項１に記載の記憶装置。
  4. 　前記記憶素子層が前記共通層として形成されている、請求項１に記載の記憶装置。
  5. 　前記中間電極層および前記選択素子層は、それぞれ、前記一の方向または前記他の方向に延伸している、請求項１に記載の記憶装置。
  6. 　前記中間電極層および前記記憶素子層は、それぞれ、前記一の方向または前記他の方向に延伸している、請求項１に記載の記憶装置。
  7. 　前記選択素子層および前記記憶素子層は、それぞれ、前記一の方向または前記他の方向に延伸している、請求項１に記載の記憶装置。
  8. 　前記選択素子層、前記記憶素子層および前記中間電極層は、それぞれ、前記一の方向または前記他の方向に延伸している、請求項１に記載の記憶装置。
  9. 　前記選択素子層、前記記憶素子層および前記中間電極層のうちの少なくとも２つが同一方向に延伸している、請求項１に記載の記憶装置。
  10. 　前記選択素子層、前記記憶素子層および前記中間電極層は同一方向に延伸している、請求項１に記載の記憶装置。
  11. 　前記複数の第１の配線層、前記複数の第２の配線層および前記複数のメモリセルは基板上に配設され、
    　前記複数の第１の配線層および前記複数の第２の配線層は、前記基板に対して略水平方向に延伸している、請求項１に記載の記憶装置。
  12. 　前記複数の第１の配線層、前記複数の第２の配線層および前記複数のメモリセルは基板上に配設され、
    　前記複数の第１の配線層および前記複数の第２の配線層の一方は、前記基板に対して略垂直方向に延伸している、請求項１に記載の記憶装置。
  13. 　前記中間電極層の前記対向領域における膜厚方向の電気抵抗は、隣り合う前記複数の第１の配線層の間の非対向領域における電気抵抗よりも低い、請求項１に記載の記憶装置。
  14. 　前記選択素子層の膜厚は、隣り合う前記複数の第１の配線層の間の距離よりも小さい、請求項１に記載の記憶装置。
  15. 　前記中間電極層は、前記選択素子層および前記記憶素子層を構成する主成分元素以外の元素を含んで構成されている、請求項１に記載の記憶装置。
  16. 　前記選択素子層は、印加電圧の増加とともに抵抗が大幅に低下し、印加電圧が低い場合に高抵抗状態を呈する、請求項１に記載の記憶装置。
  17. 　前記記憶素子層は、相変化型メモリ素子、強誘電体メモリ素子、遷移金属酸化物または、カルコゲナイドを含む抵抗変化メモリ素子および磁気抵抗変化型メモリ素子のいずれかである、請求項１に記載の記憶装置。
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