JP5558090B2 - 抵抗変化型メモリセルアレイ - Google Patents

抵抗変化型メモリセルアレイ Download PDF

Info

Publication number
JP5558090B2
JP5558090B2 JP2009285421A JP2009285421A JP5558090B2 JP 5558090 B2 JP5558090 B2 JP 5558090B2 JP 2009285421 A JP2009285421 A JP 2009285421A JP 2009285421 A JP2009285421 A JP 2009285421A JP 5558090 B2 JP5558090 B2 JP 5558090B2
Authority
JP
Japan
Prior art keywords
electrode
film
insulating film
horizontal
vertical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009285421A
Other languages
English (en)
Other versions
JP2011129639A (ja
Inventor
良夫 小澤
克行 関根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009285421A priority Critical patent/JP5558090B2/ja
Priority to US12/941,434 priority patent/US8299571B2/en
Publication of JP2011129639A publication Critical patent/JP2011129639A/ja
Application granted granted Critical
Publication of JP5558090B2 publication Critical patent/JP5558090B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/22—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the metal-insulator-metal type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors
    • H10N70/8845—Carbon or carbides

Landscapes

  • Semiconductor Memories (AREA)

Description

本発明は、クロスポイント構造の抵抗変化型メモリセルアレイに関する。
近年、三次元の抵抗変化型メモリセルアレイの一つとして、製造工程中の膜質劣化を回避すると共に製造コストを低減できるセルアレイ構造が提案されている（例えば、特許文献１及び非特許文献１参照）。これらのセルアレイ構造では、水平方向に延びる複数の水平電極と垂直方向に延びる複数の垂直電極がクロスポイント構造に配置されている。そして、水平電極と垂直電極との間に抵抗可変膜が挟まれたセルアレイ構造になっている。
しかし、この種のセルアレイ構造にあっては、次のような問題があった。即ち、抵抗変化型メモリセルアレイでは、アレイの規模や用途により、非選択セルを流れるリーク電流を減らすのを優先したい場合や選択セルへの十分な電流供給を優先したい場合があるが、アレイに要求される特性に応じてこれらを最適化することは難しい。具体的には、大規模のアレイでは、データ読み出し時やデータ書込み／消去時に、非選択セルを流れるリーク電流が無視できず、高集積化するほど消費電力が増大すると云う問題があった。また、高速応答性を要求されるアレイでは、選択セルへの十分な電流供給ができないと、スイッチング歩留まりが低下すると云う問題があった。
特開２００８−１８１９７８号公報
2009 Symposium on VLSI Technology Digest of Technical Papers, p26-27
本発明の目的は、メモリセルアレイとして要求される特性（低消費電力化，スイッチング歩留まり向上）に応じた構造を実現することができ、素子特性の向上をはかり得るクロスポイント構造の抵抗変化型メモリセルアレイを提供することにある。
本発明の一態様は、水平方向に延びる複数の水平電極と垂直方向に延びる複数の垂直電極がクロスポイント構造に配置された抵抗変化型メモリセルアレイであって、前記各電極の対向領域に整流絶縁膜，導電層，及び抵抗可変膜が設けられ、前記整流絶縁膜は前記水平電極及び前記垂直電極の一方の側面に接して設けられ、前記抵抗可変膜は前記水平電極及び垂直電極の他方の側面に接して設けられ、前記導電層は前記整流絶縁膜と前記抵抗可変膜との間に設けられ、前記導電層は前記水平電極方向又は前記垂直電極方向の断面において隣接する電極間の領域で分断されており、前記各電極の対向領域において、前記水平電極の側面は凹曲面であり、前記垂直電極の側面は凸曲面である。
また、本発明の別の一態様は、水平方向に延びる複数の水平電極と垂直方向に延びる複数の垂直電極がクロスポイント構造に配置された抵抗変化型メモリセルアレイであって、前記各電極の対向領域に整流絶縁膜と抵抗可変膜が接するように設けられ、前記整流絶縁膜は前記垂直電極の側面に接して設けられ、前記抵抗可変膜は前記水平電極の側面に接して設けられ、前記整流絶縁膜の前記各電極の対向方向と直交する方向の面積は前記抵抗可変膜の前記対向方向と直交する方向の面積よりも小さい。
本発明によれば、メモリセルアレイとして要求される特性（低消費電力化，スイッチング歩留まり向上）に応じた構造を実現することができ、素子特性の向上をはかることができる。
第１の実施形態に係わる抵抗変化型メモリセルアレイの構成を示す鳥瞰図。 第１の実施形態に係わる抵抗変化型メモリセルアレイの２セル部分の構成を示す断面図。 第１の実施形態の抵抗変化型メモリセルアレイ変形例を示す断面図。 整流絶縁膜の作用を説明するためのエネルギーバンド図。 第１の実施形態の抵抗変化型メモリセルアレイの変形例を示す断面図。 第１の実施形態の抵抗変化型メモリセルアレイの変形例を示す断面図。 第１の実施形態の抵抗変化型メモリセルアレイの製造工程を示す鳥瞰図。 第１の実施形態の抵抗変化型メモリセルアレイの製造工程の変形例を示す鳥瞰図。 第１の実施形態の抵抗変化型メモリセルアレイのアレイ配置を示す断面図。 第１の実施形態の抵抗変化型メモリセルアレイのアレイ配置を示す断面図。 第２の実施形態に係わる抵抗変化型メモリセルアレイの２セル部分の構成を示す断面図。 第２の実施形態の抵抗変化型メモリセルアレイの変形例を示す断面図。 第３の実施形態に係わる抵抗変化型メモリセルアレイの２セル部分の構成を示す断面図。 第３の実施形態の抵抗変化型メモリセルアレイの変形例を示す断面図。 導電層が分断されていない場合の問題点を説明するための模式図。 第３の実施形態の抵抗変化型メモリセルアレイの製造工程を示す鳥瞰図。 第３の実施形態の抵抗変化型メモリセルアレイの製造工程の変形例を示す鳥瞰図。 第４の実施形態に係わる抵抗変化型メモリセルアレイの２セル部分の構成を示す断面図。 第４の実施形態の抵抗変化型メモリセルアレイの製造工程を示す断面図。 第４の実施形態の抵抗変化型メモリセルアレイの製造工程の変形例を示す断面図。 第５の実施形態に係わる抵抗変化型メモリセルアレイの製造工程（水平分離）を示す断面図。 第５の実施形態の抵抗変化型メモリセルアレイの別の製造工程（水平分離）を示す断面図。 第５の実施形態に係わる抵抗変化型メモリセルアレイの製造工程（垂直分離）を示す断面図。 第５の実施形態の抵抗変化型メモリセルアレイの別の製造工程（垂直分離）を示す断面図。 第６の実施形態に係わる抵抗変化型メモリセルアレイの２セル部分の構成を示す断面図。 第６の実施形態における整流絶縁膜の作用を説明するためのエネルギーバンド図。
以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
図１及び図２は、本発明の第１の実施形態に係わる抵抗変化型メモリセルアレイ構造を説明するためのもので、図１（ａ）は電極間絶縁膜を除く全体構成を示す鳥瞰図、図１（ｂ）は電極部のみを示す鳥瞰図、図２（ａ）〜（ｃ）は１つのメモリセル部分の構成を示す断面図である。
図１（ａ）（ｂ）に示すように、水平方向に延びる複数の水平電極１１と垂直方向に延びる複数の垂直電極１２が三次元のクロスポイント構造に配置されている。そして、垂直電極１２の側面部には、内側から順に整流絶縁膜１５、導電層１４、抵抗可変膜１３が設けられている。即ち、図２（ａ）（ｂ）（ｃ）に示すように、両電極１１，１２の対向領域において、水平電極１１の側面と垂直電極１２の側面との間に整流絶縁膜１５、導電層１４、抵抗可変膜１３が挟まれており、整流絶縁膜１５の電極１１，１２の対向方向に対する面積は抵抗可変膜１３の面積よりも小さくなっている。そして、水平電極間領域及び垂直電極間領域には電極間絶縁膜１６，１７が設けられている。なお、図２（ａ）は水平方向の断面図、図２（ｂ）は図２（ａ）の矢視Ｂ−Ｂ’断面図、図２（ｃ）は図２（ｂ）の矢視Ｃ−Ｃ’断面図である。
ここで、水平電極１１と垂直電極１２の材料は、低抵抗で高融点ほど高集積化に適している。例えば、タングステン，タンタル，ルテニウム，タングステンシリサイド，チタンシリサイド，ニッケルシリサイド，コバルトシリサイドなどが望ましい。
抵抗可変膜１３は、電圧印加によって抵抗値を可逆的に変化できる材料であり、単一極性の電圧印加で抵抗変化するユニポーラ型のスイッチング材料でも、両極性の電圧印加で抵抗変化するバイポーラ型のスイッチング材料でも良い。具体的には、ニッケル酸化物，チタニア，ハフニアなどのいわゆるフィラメント型材料を用いても良いし、カーボン膜などのいわゆる相変化型材料を用いても良い。これらのうちで特に、抵抗可変膜１３としては、低いスイッチング電圧で動作する「フィラメント型材料」や「酸素イオン移動型」、「金属イオン移動型」が望ましい。
また、図３（ａ）に示すように、抵抗可変膜１３を電解質トンネル絶縁膜２３ａと酸素イオン供給層２３ｂとの積層構造としても良い。ここで、電解質トンネル絶縁膜２３ａの材料には、アルミナ，ハフニア，ジルコニアなど、又はこれらの絶縁物にイットリウム，カルシウム，マグネシウムなどが添加された材料を用いることができる。酸素イオン供給層２３ｂの材料には、ストロンチウムルテニウム酸化物，プラセオジウムカルシウムマンガン酸化物などのペロブスカイト型酸化物を用いることができる。
さらには、図３（ｂ）に示すように、金属イオン供給層３３ａと固体電解質層３３ｂとの積層構造としても良い。ここで、金属イオン供給層３３ａの材料には、銅，銀，チタンなどを用いることができる。固体電解質層３３ｂの材料には、タンタル酸化物やシリコンなどを用いることができる。
導電層１４の材料には、導電性を示すものならば何でも良く、金属，シリサイド，酸化物，窒化物、更にはドーパント元素を添加したシリコンなどを用いることができる。
整流絶縁膜１５は、印加電圧の大きさや極性によって通過電流量を制御するための絶縁材料である。例えば、シリコン酸化膜やアルミナなどの高誘電体絶縁膜を用いると、印加電圧の大きさを数倍変えることで通過電流量を数桁変えることができる（図４（ａ）（ｂ）のエネルギーバンド図参照）。この整流作用は、いわゆるトンネル効果を利用したものである。従って、整流絶縁膜材料の他に電極材料にも依存し、両者の仕事関数差が大きくなるように材料を選ぶことで、より顕著な整流効果が得られる。
さらには、整流絶縁膜１５を異種材料の多層構造にすることもできる。例えば、シリコン酸化膜とアルミナの２層構造を用いると、印加電圧の極性によって通過電流量を数桁変えることができる（図４（ｃ）（ｄ）のエネルギーバンド図参照）。この整流作用も、いわゆるトンネル効果を利用したものである。特に、誘電率差の大きな絶縁膜材料を積層することで、より顕著な整流効果が得られる。
電極間絶縁膜１６，１７の材料は、絶縁性を示すものならば何でも良く、例えばシリコン酸化膜やシリコン窒化膜などを用いることができる。
このように本実施形態によれば、両電極１１，１２の対向領域において、整流絶縁膜１５の面積は抵抗可変膜１３の面積よりも小さくなっているため、両電極１１，１２間に電圧を印加したときに、整流絶縁膜１５にかかる電界を増大させることができる。従って、選択セルの抵抗可変膜への十分な電流供給が可能となり、スイッチング歩留まりを向上させることができる。これは、例えば相変化型スイッチング材料を用いた場合のように、スイッチング動作に大電流が必要な場合に有効である。
また、抵抗可変膜１３にかかる電界が緩和されるため、データ読み出し動作時に抵抗が変動してデータが書き換わってしまう、いわゆる「リードディスターブ不良」を容易に回避することができる。特に、抵抗可変膜が、低い電圧でスイッチング動作する「フィラメント型材料」や「酸素イオン移動型」、「金属イオン移動型」の場合に、この効果は顕著となる。
なお、図２（ａ）では水平電極１１の幅が一定の場合を示したが、必ずしもこれに限らない。例えば、図５（ａ）に示すように、水平電極１１の幅が両電極１１，１２の対向領域で狭くなっていても良く、さらには、図５（ｂ）に示すように、水平電極１１間の距離よりも垂直電極１２の幅が大きくなっていても良い。具体的には、水平電極１１の垂直電極１２に対向する一側面に、垂直電極１２に対向している領域を含み該領域よりも大きな凹部を設ける。そして、この凹部と垂直電極１２との間に抵抗可変膜１３、導電層１４、及び整流絶縁膜１５を設けるようにする。これにより、垂直電極１２の断面積が拡大されて電極抵抗が低減できる。このため、高集積化してもメモリセルへの印加電圧のばらつきを抑制でき、メモリ誤動作を回避することができる。また、セル寸法を微細化しても抵抗可変膜１３や整流絶縁膜１５を所定の膜厚で形成できるため、ショート不良を回避できる利点もある。
図５（ａ）（ｂ）のように水平電極１１を角型断面構造にした場合、次のような効果も得られる。
(1) 垂直電極１２の角部で局所電界増大が生じ、角部に容易に低抵抗経路が形成されて、スイッチング動作の高速化が可能となる。
(2) 複数の角部（図５の場合は２箇所）で局所電界が増大し、複数の低抵抗経路形成が可能となる。これにより、多値セル動作が可能となって、メモリの高集積化を実現することができる。
(3) 垂直電極１２に流すトータル電流は少なくて済むことから、垂直電極１１の断面が細くてもメモリセルの印加電圧ばらつきを抑制できるようになり、メモリの高集積化に適する。
また、図２（ａ）及び図５（ａ）（ｂ）では垂直電極１２の短面形状が矩形の場合を示したが、必ずしもこれに限らない。例えば、図６（ａ）（ｂ）に示すように、両電極１１，１２の対向領域において、垂直電極１２の側面を凸曲面、水平電極１１の側面を凹曲面にしても良い。これにより、両電極１１，１２間に電圧を印加したときに、抵抗可変膜１３にかかる電界と整流絶縁膜１５にかかる電界の差がより大きくなって、本実施形態の効果（スイッチング動作電圧の低減、及び消費電力の低減）が更に顕著となる。
次に、図７（ａ）〜（ｄ）を用いて、本実施形態のメモリセルアレイの製造方法を説明する。
まず、図７（ａ）に示すように、所定の周辺回路が形成された基板（図示せず）上に、ＣＶＤ（Chemical Vapor Deposition）法などの堆積技術を用いて、タングステンシリサイドなどからなる厚さ３０ｎｍ程度の導電層１１’とシリコン酸化膜などからなる厚さ３０ｎｍ程度の絶縁層１６’とを多層に積層する。
次いで、図７（ｂ）に示すように、ＲＩＥ（Reactive Ion Etching）法などの異方性エッチング技術を用いて、多層積層構造を分断する幅３０ｎｍ程度の溝を形成した後、塗布法などを用いて、溝にシリコン酸化膜などからなる絶縁膜１７’を埋め込む。これにより、水平電極１１と電極間絶縁膜１６が形成される。
次いで、図７（ｃ）に示すように、ＲＩＥ法などを用いて、絶縁膜１７’の領域に断面形状が矩形で一辺の長さが４０ｎｍ程度の垂直方向の穴２０を開ける。これにより、電極間絶縁膜１７が形成される。なお、このとき、水平電極１１の側面が少し削られて、前記図５（ａ）（ｂ）に示したような凹部が形成される。
次いで、図７（ｄ）に示すように、ＡＬＤ（Atomic Layer Deposition）法、ＣＶＤ法、めっき法などの成膜技術を用いて、穴２０の内壁に、ニッケル酸化物などからなる厚さ５ｎｍ程度の抵抗可変膜１３、チタン窒化物などからなる厚さ５ｎｍ程度の導電層１４、及びアルミナなどからなる厚さ５ｎｍ程度の整流絶縁膜１５を順に形成した。これにより、穴２０の中心部には断面形状が矩形で一辺の長さが１０ｎｍ程度の空洞が形成される。続いて、ＣＶＤ法などを用いて、この空洞にタングステンなどの導電体からなる垂直電極１２を埋め込み、メモリセルアレイを完成させる。
なお、上記の製造方法は、穴２０の断面形状が矩形の場合であったが、図８（ａ）（ｂ）に示すように、穴２０の断面形状が円形の場合でも同様である。
本実施形態のメモリセルアレイを上方から見た図を、図９（ａ）（ｂ）に示す。図９（ａ）（ｂ）のように垂直電極１２を格子状に配置すると、メモリセルに隣接する水平電極１１の最小幅Ｗ１（又はＷ１’）が狭くなって抵抗が上がり、高集積化するほど誤動作の発生率が上がってしまう。これを回避するには、図１０（ａ）（ｂ）に示すように、垂直電極１２を互い違いに配置して、メモリセルに隣接する水平電極１１の最小幅Ｗ２（又はＷ２’）を拡大するのが望ましい。
（第２の実施形態）
図１１（ａ）（ｂ）は、第２の実施形態に係わる抵抗変化型メモリセルアレイの２セル部分の構造を示す断面図である。図１１（ａ）は水平方向の断面図、図１１（ｂ）は図１１（ａ）の矢視Ｂ−Ｂ’断面図（垂直方向の断面図）である。
本実施形態が、先に説明した第１の実施形態と異なる点は、垂直電極１２の側壁部に設けられた導電層１４が、水平方向に隣接する水平電極１１の間の領域で分断されていることである。即ち、第１の実施形態の構造（図５（ａ））において、導電層１４と抵抗可変膜１３が絶縁膜１７によって分断されている。
このような構成であれば、先の第１の実施形態と同様の効果が得られるのは勿論のこと、次のような効果も得られる。即ち、導電層１４は絶縁膜１７によって水平方向に分断されているため、水平方向に隣接する水平電極１１間のショート不良を回避することができ、さらにリーク電流を抑制して消費電力を低減させることができる。
図１２（ａ）〜（ｃ）は第２の実施形態の変形例を示す断面図である。図１２（ａ）では、第１の実施形態の構造（図５（ａ））において、抵抗可変膜１３，導電層１４，及び整流絶縁膜１５が分断されている。図１２（ｂ）では、第１の実施形態の構造（図６（ｂ））において、抵抗可変膜１３と導電層１４が分断されている。図１２（ｃ）では、第１の実施形態の構造（図６（ｂ））において、抵抗可変膜１３，導電層１４，及び整流絶縁膜１５が分断されている。
（第３の実施形態）
図１３（ａ）（ｂ）は、第３の実施形態に係わる抵抗変化型メモリセルアレイの２セル部分の構造を示す断面図である。図１３（ｂ）は水平方向の断面図、図１３（ａ）の矢視Ｂ−Ｂ’断面図（垂直方向の断面図）である。
本実施形態が先に説明した第２の実施形態と異なる点は、垂直電極１２の側面部に設けられる積層膜の順序であり、内側から順に抵抗可変膜１３、導電層１４、整流絶縁膜１５が設けられている。そして、導電層１４と整流絶縁膜１５が絶縁膜１７によって分断されている。即ち、第１の実施形態の構造（図５（ａ））で積層膜の順序を逆にした構造において、導電層１４と整流絶縁膜１５が絶縁膜１７によって分断されている。
このような構成であれば、両電極１１，１２の対向領域において、抵抗可変膜１３の面積は整流絶縁膜１５の面積よりも小さくなっているため、両電極１１，１２間に電圧を印加したときに、抵抗可変膜１３にかかる電界が増大するので、メモリセルのスイッチング動作電圧を低減できる。さらに、整流絶縁膜１５にかかる電界が減少するので、非選択セルのリーク電流が抑制されて、消費電力の低減が可能となる。しかも、第２の実施形態と同様に、導電層１４が絶縁膜１７によって水平方向に分断されているため、水平方向に隣接する水平電極１１間のショート不良を回避し、さらにリーク電流を抑制して消費電力を低減させることができる。
また、抵抗可変膜１３としてカーボン膜などの相変化型材料を用いた場合は、相対的に高いスイッチング動作電圧（例えば５〜１０Ｖの）が必要となるため、抵抗可変膜１３にかかる電界が増大する本セル構造が適している。
図１４（ａ）〜（ｃ）は第３の実施形態の変形例を示す断面図である。図１４（ａ）では、第１の実施形態の構造（図５（ａ））で積層膜の順序を逆にした構造において、抵抗可変膜１３，導電層１４，及び整流絶縁膜１５が絶縁膜１７によって分断されている。図１４（ｂ）では、第１の実施形態の構造（図６（ｂ））で積層膜の順序を逆にした構造において、導電層１４と整流絶縁膜１５が絶縁膜１７によって分断されている。図１４（ｃ）では、第１の実施形態の構造（図６（ｂ））で積層膜の順序を逆にした構造において、抵抗可変膜１３，導電層１４，及び整流絶縁膜１５が絶縁膜１７によって分断されている。
ここで、図１５（ａ）を用いて、導電層１４が分断されていない場合の問題点を説明する。水平方向に隣接する水平電極１１同士は、電気的には２箇所の整流絶縁膜１５によって絶縁されている。しかし、整流絶縁膜１５が局所的に薄くなってしまう場合は、矢印で示した電流経路が形成されてショート不良となる。さらに、局所的なショート不良に至らなくとも、高集積化するほど、矢印で示した電流経路を流れる微小電流の総和は無視できなくなり、消費電力を増大させる。
これに対し本実施形態によれば、導電層１４は絶縁膜１７によって水平方向に分断されているため、水平方向に隣接する水平電極１１間のショート不良を回避し、さらにリーク電流を抑制して消費電力を低減させることができる。
次に、図１６を用いて、本実施形態のメモリセルアレイの製造方法を説明する。なお、この製造方法は、積層膜の順序を逆にすれば第２の実施形態にも同様に適用することができる。
まず、図１６（ａ）に示すように、所定の周辺回路が形成された基板（図示せず）上に、ＣＶＤ法などの堆積技術を用いて、タングステンシリサイドなどからなる厚さ３０ｎｍ程度の導電層１１’とシリコン酸化膜などからなる厚さ３０ｎｍ程度の絶縁層１６’とを多層に積層する。続いて、ＲＩＥ法などの異方性エッチング技術を用いて、多層積層構造を貫通するように断面形状が矩形で一辺の長さが４０ｎｍ程度の穴を開ける。その後、ＡＬＤ法、ＣＶＤ法、めっき法などの成膜技術を用いて、穴の内壁に、アルミナなどからなる厚さ５ｎｍ程度の整流絶縁膜１５、チタン窒化物などからなる厚さ５ｎｍ程度の導電層１４を形成し、さらに穴の中心部に形成された空洞にシリコン窒化物などからなるダミー埋め込み膜３０を埋め込む。
次いで、図１６（ｂ）に示すように、ＲＩＥ法などの異方性エッチング技術を用いて、多層積層構造、整流絶縁膜１５、導電層１４、ダミー埋め込み膜３０を分断する幅１０ｎｍ程度の溝を形成し、ダミー埋め込み膜３０を薬液エッチング処理などで除去する。その後、塗布法などを用いて、溝にシリコン酸化膜などからなる絶縁膜１７’を埋め込む。これにより、水平電極１１と電極間絶縁膜１６が形成されると共に、分断された導電層１４の形状が確定する。
次いで、図１６（ｃ）に示すように、ＲＩＥ法などを用いて絶縁膜１７の所定領域に断面形状が矩形で一辺の長さが２０ｎｍ程度の穴を開ける。これにより、電極間絶縁膜１７が形成される。続いて、ＡＬＤ法、ＣＶＤ法、めっき法などの成膜技術を用いて、穴の内壁に、ニッケル酸化物などからなる厚さ５ｎｍ程度の抵抗可変膜１３を形成し、さらに穴の中心部に形成された空洞にタングステンなどの導電体からなる垂直電極１２を埋め込むことにより、メモリセルアレイを完成させる。
図１７を用いて、本実施形態のメモリセルアレイの製造方法の変形例を説明する。
まず、図１７（ａ）に示すように、所定の周辺回路が形成された基板（図示せず）上に、ＣＶＤ法などの堆積技術を用いて、タングステンシリサイドなどからなる厚さ３０ｎｍ程度の導電層１１’とシリコン酸化膜などからなる厚さ３０ｎｍ程度の絶縁層１６’とを多層に積層する。続いて、ＲＩＥ法などの異方性エッチング技術を用いて、多層積層構造を貫通するように断面形状が矩形で一辺の長さが４０ｎｍ程度の穴を開ける。その後、ＡＬＤ法、ＣＶＤ法、めっき法などの成膜技術を用いて、穴の内壁に、アルミナなどからなる厚さ５ｎｍ程度の整流絶縁膜１５、チタン窒化物などからなる厚さ５ｎｍ程度の導電層１４を形成し、さらに穴の中心部に形成された空洞にニッケル酸化物などからなる抵抗可変膜１３を埋め込む。
次いで、図１７（ｂ）に示すように、ＲＩＥ法などの異方性エッチング技術を用いて、多層積層構造、整流絶縁膜１５、導電層１４、抵抗可変膜１３を分断する幅１０ｎｍ程度の溝を形成し、塗布法などを用いて、溝にシリコン酸化膜などからなる絶縁膜１７’を埋め込む。これにより、水平電極１１と電極間絶縁膜１６が形成されると共に、分断された導電層１４の形状が確定する。
次いで、図１７（ｃ）に示すように、ＲＩＥ法などを用いて絶縁膜１７’の所定領域に断面形状が矩形で一辺の長さが１０ｎｍ程度の穴を開ける。これにより、電極間絶縁膜１７が形成される。続いて、ＡＬＤ法、ＣＶＤ法、めっき法などの成膜技術を用いて、穴にタングステンなどの導電体からなる垂直電極１２を埋め込むことにより、メモリセルアレイを完成させる。
（第４の実施形態）
図１８（ａ）〜（ｄ）は、第４の実施形態に係わる抵抗変化型メモリセルアレイの２セル部分の構造を示す断面図である。図１８の（ａ）［(a1)，(a2)］〜（ｄ）［(d1)，(d2)］において、（a1）〜（d1）は水平方向の断面図、（a2）〜（d2）は垂直方向の断面図である。
本実施形態が、第１乃至第３の実施形態と異なる点は、垂直電極１２の側壁部に設けられた導電層１４が、垂直方向に隣接する水平電極１１の間の領域で絶縁膜１６によって分断されていることである。なお、図１８（ａ）のように導電層１４と整流絶縁膜１５が分断されていても、図１８（ｂ）のように抵抗可変膜１３と導電層１４が分断されていても良い。さらに、図１７（ｃ）（ｄ）のように抵抗可変膜１３，導電層１４，及び整流絶縁膜１５が分断されていても良い。
前記図１５（ｂ）を用いて、導電層１４が分断されていない場合の問題点を説明する。垂直方向に隣接する水平電極１１同士は、電気的には２箇所の整流絶縁膜１５によって絶縁されている。しかし、整流絶縁膜１５が局所的に薄くなってしまう場合は、矢印で示した電流経路が形成されてショート不良となる。さらに、局所的なショート不良に至らなくとも、高集積化するほど、矢印で示した電流経路を流れる微小電流の総和は無視できなくなり、消費電力を増大させる。
これに対し本実施形態によれば、導電層１４は絶縁膜１６によって垂直方向に分断されているため、垂直方向に隣接する水平電極間のショート不良を回避し、さらにリーク電流を抑制して消費電力を低減できる。
次に、図１９（ａ）〜（ｅ）を用いて、本実施形態のメモリセルアレイの製造方法を説明する。図１９（ａ）〜（ｅ）は、２セル部分を示す垂直方向の断面図である。なお、ここでは、図１８（ａ）の構造の例で説明するが、他の構造も実質的に同様にして製造することができる。
まず、前記図７（ａ）〜（ｃ）の工程と同様にして、導電層１１’と絶縁層１６’とを多層に積層した後、多層積層構造を分断する幅３０ｎｍ程度の溝を形成し、溝に絶縁膜１７’を埋め込む。これにより、水平電極１１と電極間絶縁膜１６が形成される。続いて、絶縁膜１７’の領域に断面形状が矩形で一辺の長さが３０ｎｍ程度の穴２０を開ける。これにより、電極間絶縁膜１７が形成される。この状態の垂直方向の断面が、図１９（ａ）である。
次いで、図１９（ｂ）に示すように、薬液エッチング処理などで、穴２０に露出する水平電極１１を１０ｎｍ程度ずつ後退させる。
次いで、図１９（ｃ）に示すように、ＡＬＤ法、ＣＶＤ法、めっき法などの成膜技術を用いて、穴２０の内壁に、アルミナなどからなる厚さ５ｎｍ程度の整流絶縁膜１５を形成し、さらに穴の中心部に形成された空洞にドープトシリコンなどからなる導電層１４を埋め込む。
次いで、図１９（ｄ）に示すように、ＲＩＥ法などの異方性エッチング技術を用いて、導電層１４の領域に断面形状が矩形で一辺の長さが３０ｎｍ程度の空洞２１を開ける。このとき、電極間絶縁膜１６が露出するようにエッチングすることで、導電層１４は垂直方向で分断される。
次いで、図１９（ｅ）に示すように、ＡＬＤ法、ＣＶＤ法、めっき法などの成膜技術を用いて、穴の内壁に、ニッケル酸化物などからなる厚さ５ｎｍ程度の抵抗可変膜１３を形成し、さらに穴の中心部に形成された空洞にタングステンなどの導電体からなる垂直電極１２を埋め込むことにより、メモリセルアレイを完成させる。
図２０（ａ）〜（ｅ）を用いて、本実施形態のメモリセルアレイの製造方法の変形例を説明する。図２０（ａ）〜（ｅ）も図１９（ａ）〜（ｅ）と同様に、２セル部分を示す垂直方向の断面図である。なお、ここでは、図１８（ｃ）の構造の例で説明する。
図２０（ａ）（ｂ）に示す工程までは図１９（ａ）（ｂ）に示す工程と同じである。但し、穴２０に露出する水平電極１１の後退量を１０ｎｍよりも多く、例えば１５ｎｍとする。
次いで、図２０（ｃ）に示すように、ＡＬＤ法、ＣＶＤ法、めっき法などの成膜技術を用いて、穴２０の内壁に、アルミナなどからなる厚さ５ｎｍ程度の整流絶縁膜１５、チタン窒化物などからなる厚さ５ｎｍ程度の導電層１４を形成し、更に穴の中心部に形成された空洞にニッケル酸化物などからなる抵抗可変膜１３を埋め込む。
次いで、図２０（ｄ）に示すように、ＲＩＥ法などの異方性エッチング技術を用いて、抵抗可変膜１３の領域に断面形状が矩形で一辺の長さが２０ｎｍ程度の空洞２１を開ける。このとき、電極間絶縁膜１６が露出するようにエッチングすることで、導電層１４は垂直方向で分断される。
次いで、図２０（ｅ）に示すように、ＡＬＤ法、ＣＶＤ法、めっき法などの成膜技術を用いて、穴２０の中心部に形成された空洞２１にタングステンなどの導電体からなる垂直電極１２を埋め込むことにより、メモリセルアレイを完成させる。
（第５の実施形態）
本実施形態は、第３の実施形態及び第４の実施形態のセルアレイ構造を実現する別の製造方法である。
図２１（ａ）（ｂ）は、垂直電極１２の側壁部に設けられた導電層１４を、水平方向に隣接する水平電極１１の間の領域で電気的に分断する方法（水平分離）を説明するための模式図である。
まず、前記図７（ａ）〜（ｄ）に示す工程と同様にして、水平電極１１と垂直電極１２が三次元のクロスポイント構造に配置され、垂直電極１２の側面部に抵抗可変膜１３、導電層１４、及び整流絶縁膜１５が設けられ、水平電極間領域及び垂直電極間領域には電極間絶縁膜１６，１７が設けられた構造を形成する。このとき、電極間絶縁膜１７として、シリコン酸化膜などの代わりにテトラエトキシシランなどからなる吸湿性の絶縁膜２７を用いる。このときの水平方向の断面図が、図２１（ａ）である。
次いで、図２１（ｂ）に示すように、水蒸気を供給するなどして吸湿性の絶縁膜２７に水分を含ませた後に４００℃程度以上に加熱することで、水分を脱離させる。脱離した水分は、整流絶縁膜２７を透過し、導電層１４のうちの絶縁膜２７に近接する部分４０を選択的に酸化させる。これにより、導電層１４は、水平方向に隣接する水平電極１１の間の領域で電気的に分断される。なお、本実施形態では導電層１４はドープトシリコンであったが、酸化して導電性が失われる材料ならば何でも良く、チタン窒化物などでも良い。
図２２（ａ）（ｂ）は上記実施形態の変形例であり、外側に抵抗可変膜１３が設けられた場合でも、同様の効果を得ることができる。なお、セル断面が図のような形状でも、もちろん、本発明は適用できる。
また、図２３（ａ）（ｂ）は、垂直電極１２の側壁部に設けられた導電層１４を、垂直方向に隣接する水平電極１１の間の領域で分断する方法を説明するための模式図である。
まず、図２３（ａ）に示すように、水平電極間の電極間絶縁膜１６として、テトラエトキシシランなどからなる吸湿性の絶縁膜２６を用いることで、図２３（ｂ）に示すように、導電層１４のうちの絶縁膜２６に近接する部分４１を選択的に酸化させる。これにより、導電層１４は、垂直方向に隣接する水平電極１１の間の領域で電気的に分断されることになる。
図２４（ａ）（ｂ）は上記実施形態の変形例であり、外側に抵抗可変膜１３が設けられた場合でも、同様の効果を得ることができる。なお、セル断面が図のような形状でも、もちろん、本発明は適用できる。
（第６の実施形態）
図２５に、第６の実施形態の抵抗変化型メモリセルアレイの構造を模式的に示す。図２５（ａ）〜（ｄ）は、１つのメモリセル部分の水平方向断面図である。
本実施形態が、第１〜第５の実施形態と異なる点は、抵抗可変膜１３と整流絶縁膜１５の間の導電層１４が省略されていることである。図２５（ａ）（ｂ）は垂直電極１２の断面形状が矩形、図２５（ｃ）（ｄ）は垂直電極１２の断面形状が円形、図２５（ａ）（ｃ）は積層膜の外側が整流絶縁膜１５、（ｂ）（ｄ）は積層膜の外側が抵抗可変膜１３の場合である。
このような構造にすることで、前記図１５（ａ）（ｂ）に示したような隣接する水平電極間（又は隣接する垂直電極間）のリーク電流は大幅に抑制されて、高集積メモリセルアレイの低消費電力化が実現できる。但し、導電層１４を省略すると、非選択セルのリーク電流抑制効果が軽減されるため、メモリセル動作時の印加電圧値が制限される。また、抵抗可変膜１３と整流絶縁膜１５の材料の組合せは制限される。従って、整流絶縁膜１５としては選択セルへの十分な電流供給が可能な材料が望ましい。
本実施形態のメモリセルにおける整流作用を、図２６（ａ）〜（ｄ）のエネルギーバンド図を用いて説明する。図２６（ａ）（ｂ）は、印加電圧の大きさを変えることで通過電流量を数桁変える場合を示す。図２６（ｃ）（ｄ）は、印加電圧の極性を変えることで通過電流量を数桁変える場合を示す。抵抗可変膜１３と整流絶縁膜１５の誘電率差が大きくなるように材料を選ぶことで、顕著な整流効果が得られる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、抵抗可変膜及び整流絶縁膜が垂直電極の周囲側面を覆うように形成したが、必ずしもこれに限るものではなく、抵抗可変膜及び整流絶縁膜は水平電極と垂直電極との対向領域に形成されてあればよい。また、垂直電極の断面形状は矩形や円に限るものではなく、楕円形であっても良い。同様に、水平電極の断面形状も矩形に限るものではなく、円形や楕円形にすることも可能である。また、各部の材料や膜厚等の条件は、仕様に応じて適宜変更可能である。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
１１…水平電極
１２…垂直電極
１３…抵抗可変膜
１４…導電層
１５…整流絶縁膜
１６，１７，２６，２７…電極間絶縁膜
２０…穴
２１…空洞
２３ａ…電解質トンネル絶縁膜
２３ｂ…酸素イオン供給層
３０…ダミー埋め込み膜
３３ａ…金属イオン供給層
３３ｂ…固体電解質層
４０，４１…酸化部分

Claims (9)

  1. 水平方向に延びる複数の水平電極と垂直方向に延びる複数の垂直電極がクロスポイント構造に配置された抵抗変化型メモリセルアレイであって、
    前記各電極の対向領域に整流絶縁膜，導電層，及び抵抗可変膜が設けられ、前記整流絶縁膜は前記水平電極及び前記垂直電極の一方の側面に接して設けられ、前記抵抗可変膜は前記水平電極及び垂直電極の他方の側面に接して設けられ、前記導電層は前記整流絶縁膜と前記抵抗可変膜との間に設けられ、前記導電層は前記水平電極方向又は前記垂直電極方向の断面において隣接する電極間の領域で分断されており、前記各電極の対向領域において、前記水平電極の側面は凹曲面であり、前記垂直電極の側面は凸曲面であることを特徴とする抵抗変化型メモリセルアレイ。
  2. 水平方向に延びる複数の水平電極と垂直方向に延びる複数の垂直電極がクロスポイント構造に配置された抵抗変化型メモリセルアレイであって、
    前記各電極の対向領域に整流絶縁膜，導電層，及び抵抗可変膜が設けられ、前記整流絶縁膜は前記水平電極及び前記垂直電極の一方の側面に接して設けられ、前記抵抗可変膜は前記水平電極及び垂直電極の他方の側面に接して設けられ、前記導電層は前記整流絶縁膜と前記抵抗可変膜との間に設けられ、前記導電層は前記水平電極方向又は前記垂直電極方向の断面において隣接する電極間の領域で分断されており、前記水平電極の前記垂直電極に対向する面には、前記垂直電極に対向している領域を含み該領域よりも大きな凹部が形成されていることを特徴とする抵抗変化型メモリセルアレイ。
  3. 前記整流絶縁膜は前記水平電極の側面に接して設けられ、前記抵抗可変膜は前記垂直電極の側面に接して設けられ、前記抵抗可変膜の前記各電極の対向方向と直交する方向の面積は前記整流絶縁膜の前記対向方向と直交する方向の面積よりも小さいことを特徴とする請求項１または２記載の抵抗変化型メモリセルアレイ。
  4. 前記抵抗可変膜は前記垂直電極の周囲側面を覆うように設けられ、前記導電層は前記抵抗可変膜の周囲側面を覆うように設けられ、前記整流絶縁膜は前記導電層の周囲側面を覆うように設けられ、且つ前記整流絶縁膜の一部が前記水平電極の側面に接して設けられていることを特徴とする請求項３記載の抵抗変化型メモリセルアレイ。
  5. 水平方向に延びる複数の水平電極と垂直方向に延びる複数の垂直電極がクロスポイント構造に配置された抵抗変化型メモリセルアレイであって、
    前記各電極の対向領域に整流絶縁膜，導電層，及び抵抗可変膜が設けられ、前記整流絶縁膜は前記水平電極及び前記垂直電極の一方の側面に接して設けられ、前記抵抗可変膜は前記水平電極及び垂直電極の他方の側面に接して設けられ、前記導電層は前記整流絶縁膜と前記抵抗可変膜との間に設けられ、前記導電層は前記水平電極方向又は前記垂直電極方向の断面において隣接する電極間の領域で分断されており、前記整流絶縁膜は前記垂直電極の側面に接して設けられ、前記抵抗可変膜は前記水平電極の側面に接して設けられ、前記整流絶縁膜の前記各電極の対向方向と直交する方向の面積は前記抵抗可変膜の前記対向方向と直交する方向の面積よりも小さいことを特徴とする抵抗変化型メモリセルアレイ。
  6. 前記各電極の対向領域において、前記水平電極の側面は凹曲面であり、前記垂直電極の側面は凸曲面であることを特徴とする請求項５に記載の抵抗変化型メモリセルアレイ。
  7. 前記水平電極の前記垂直電極に対向する面には、前記垂直電極に対向している領域を含み該領域よりも大きな凹部が形成されていることを特徴とする請求項５に記載の抵抗変化型メモリセルアレイ。
  8. 前記整流絶縁膜は前記垂直電極の周囲側面を覆うように設けられ、前記導電層は前記整流絶縁膜の周囲側面を覆うように設けられ、前記抵抗可変膜は前記導電層の周囲側面を覆うように設けられ、且つ前記抵抗可変膜の一部が前記水平電極の側面に接して設けられていることを特徴とする請求項５記載の抵抗変化型メモリセルアレイ。
  9. 水平方向に延びる複数の水平電極と垂直方向に延びる複数の垂直電極がクロスポイント構造に配置された抵抗変化型メモリセルアレイであって、
    前記各電極の対向領域に整流絶縁膜と抵抗可変膜が接するように設けられ、前記整流絶縁膜は前記垂直電極の側面に接して設けられ、前記抵抗可変膜は前記水平電極の側面に接して設けられ、前記整流絶縁膜の前記各電極の対向方向と直交する方向の面積は前記抵抗可変膜の前記対向方向と直交する方向の面積よりも小さいことを特徴とする抵抗変化型メモリセルアレイ。
JP2009285421A 2009-12-16 2009-12-16 抵抗変化型メモリセルアレイ Expired - Fee Related JP5558090B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009285421A JP5558090B2 (ja) 2009-12-16 2009-12-16 抵抗変化型メモリセルアレイ
US12/941,434 US8299571B2 (en) 2009-12-16 2010-11-08 Resistance-change memory cell array

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009285421A JP5558090B2 (ja) 2009-12-16 2009-12-16 抵抗変化型メモリセルアレイ

Publications (2)

Publication Number Publication Date
JP2011129639A JP2011129639A (ja) 2011-06-30
JP5558090B2 true JP5558090B2 (ja) 2014-07-23

Family

ID=44141896

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009285421A Expired - Fee Related JP5558090B2 (ja) 2009-12-16 2009-12-16 抵抗変化型メモリセルアレイ

Country Status (2)

Country Link
US (1) US8299571B2 (ja)
JP (1) JP5558090B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812507B2 (en) 2016-03-11 2017-11-07 Toshiba Memory Corporation Semiconductor memory device
WO2018190071A1 (ja) * 2017-04-11 2018-10-18 ソニーセミコンダクタソリューションズ株式会社 記憶装置
US10872902B2 (en) 2018-09-20 2020-12-22 Toshiba Memory Corporation Semiconductor memory device
US10930847B2 (en) 2019-03-20 2021-02-23 Toshiba Memory Corporation Memory device

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9385314B2 (en) 2008-08-12 2016-07-05 Industrial Technology Research Institute Memory cell of resistive random access memory and manufacturing method thereof
JP2010267784A (ja) * 2009-05-14 2010-11-25 Toshiba Corp 半導体記憶装置及びその製造方法
US9227456B2 (en) 2010-12-14 2016-01-05 Sandisk 3D Llc Memories with cylindrical read/write stacks
US10333064B2 (en) * 2011-04-13 2019-06-25 Micron Technology, Inc. Vertical memory cell for high-density memory
US9419217B2 (en) * 2011-08-15 2016-08-16 Unity Semiconductor Corporation Vertical cross-point memory arrays
JP5758744B2 (ja) * 2011-08-25 2015-08-05 株式会社日立製作所 相変化メモリ
US8536561B2 (en) 2011-10-17 2013-09-17 Micron Technology, Inc. Memory cells and memory cell arrays
US8891277B2 (en) 2011-12-07 2014-11-18 Kabushiki Kaisha Toshiba Memory device
JP2013157469A (ja) * 2012-01-30 2013-08-15 Sharp Corp 可変抵抗素子、及び、不揮発性半導体記憶装置
JP2013197396A (ja) 2012-03-21 2013-09-30 Toshiba Corp 半導体記憶装置及びその製造方法
KR101957897B1 (ko) * 2012-04-26 2019-03-13 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
JP2014036203A (ja) 2012-08-10 2014-02-24 Toshiba Corp 不揮発性記憶装置の製造方法、および不揮発性記憶装置
US9018613B2 (en) 2012-08-14 2015-04-28 Kabushiki Kaisha Toshiba Semiconductor memory device with a memory cell block including a block film
US8841649B2 (en) 2012-08-31 2014-09-23 Micron Technology, Inc. Three dimensional memory array architecture
US8729523B2 (en) * 2012-08-31 2014-05-20 Micron Technology, Inc. Three dimensional memory array architecture
KR101929246B1 (ko) 2012-09-14 2018-12-14 삼성전자주식회사 가변 저항 메모리 장치 및 그 형성 방법
JP6009971B2 (ja) 2012-11-16 2016-10-19 株式会社東芝 半導体記憶装置及びその製造方法
KR20140068627A (ko) 2012-11-28 2014-06-09 삼성전자주식회사 가변저항막을 갖는 저항 메모리 소자 및 그 제조방법
US9059391B2 (en) * 2012-12-10 2015-06-16 Winbond Electronics Corp. Self-rectifying RRAM cell structure and 3D crossbar array architecture thereof
US20140175371A1 (en) * 2012-12-21 2014-06-26 Elijah V. Karpov Vertical cross-point embedded memory architecture for metal-conductive oxide-metal (mcom) memory elements
US10186658B2 (en) * 2012-12-26 2019-01-22 Sony Semiconductor Solutions Corporation Memory device and method of manufacturing memory device
US9105737B2 (en) 2013-01-07 2015-08-11 Micron Technology, Inc. Semiconductor constructions
US8853769B2 (en) 2013-01-10 2014-10-07 Micron Technology, Inc. Transistors and semiconductor constructions
KR102147628B1 (ko) 2013-01-21 2020-08-26 삼성전자 주식회사 메모리 시스템
US9246088B2 (en) 2013-01-31 2016-01-26 Kabushiki Kaisha Toshiba Semiconductor memory device having a variable resistance layer serving as a memory layer
US10546998B2 (en) * 2013-02-05 2020-01-28 Micron Technology, Inc. Methods of forming memory and methods of forming vertically-stacked structures
US8971092B2 (en) 2013-02-28 2015-03-03 Kabushiki Kaisha Toshiba Semiconductor memory device
US9064547B2 (en) * 2013-03-05 2015-06-23 Sandisk 3D Llc 3D non-volatile memory having low-current cells and methods
JP2014179571A (ja) * 2013-03-15 2014-09-25 Toshiba Corp 抵抗変化型記憶装置
US9099648B2 (en) 2013-05-02 2015-08-04 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor memory device and semiconductor memory device
US9159845B2 (en) 2013-05-15 2015-10-13 Micron Technology, Inc. Charge-retaining transistor, array of memory cells, and methods of forming a charge-retaining transistor
US9728584B2 (en) 2013-06-11 2017-08-08 Micron Technology, Inc. Three dimensional memory array with select device
EP2814073B1 (en) 2013-06-14 2017-02-15 IMEC vzw Self-rectifying RRAM element
JP2015005622A (ja) * 2013-06-20 2015-01-08 株式会社東芝 半導体素子及び半導体装置
US9520562B2 (en) * 2013-07-19 2016-12-13 Asm Ip Holding B.V. Method of making a resistive random access memory
US9472757B2 (en) * 2013-07-19 2016-10-18 Asm Ip Holding B.V. Method of making a resistive random access memory device
US8981334B1 (en) * 2013-11-01 2015-03-17 Micron Technology, Inc. Memory cells having regions containing one or both of carbon and boron
US9224788B2 (en) 2013-11-29 2015-12-29 Kabushiki Kaisha Toshiba Nonvolatile memory device and method for manufacturing same
EP2887396B1 (en) 2013-12-20 2017-03-08 Imec Three-dimensional resistive memory array
KR102008365B1 (ko) * 2014-02-03 2019-08-07 에스케이하이닉스 주식회사 전자 장치
US9076723B1 (en) * 2014-03-10 2015-07-07 Kabushiki Kaisha Toshiba Non-volatile memory device and method for manufacturing same
US9425237B2 (en) 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
EP3127155B1 (en) * 2014-03-25 2020-04-29 Intel Corporation A non-planar resistive memory cell and methods for forming non-planar resistive memory cells
US9768234B2 (en) * 2014-05-20 2017-09-19 Crossbar, Inc. Resistive memory architecture and devices
US9633724B2 (en) 2014-07-07 2017-04-25 Crossbar, Inc. Sensing a non-volatile memory device utilizing selector device holding characteristics
US10211397B1 (en) 2014-07-07 2019-02-19 Crossbar, Inc. Threshold voltage tuning for a volatile selection device
US9685483B2 (en) 2014-07-09 2017-06-20 Crossbar, Inc. Selector-based non-volatile cell fabrication utilizing IC-foundry compatible process
US10115819B2 (en) 2015-05-29 2018-10-30 Crossbar, Inc. Recessed high voltage metal oxide semiconductor transistor for RRAM cell
US9460788B2 (en) 2014-07-09 2016-10-04 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
US9698201B2 (en) 2014-07-09 2017-07-04 Crossbar, Inc. High density selector-based non volatile memory cell and fabrication
KR101646365B1 (ko) * 2014-10-27 2016-08-08 한양대학교 산학협력단 3차원 크로스바-포인트 수직 다층 구조의 상보적 저항 스위칭 메모리 소자
EP3035399B1 (en) 2014-12-19 2020-11-18 IMEC vzw Resistive switching memory cell
US20160181517A1 (en) * 2014-12-23 2016-06-23 Silicon Storage Technology, Inc. Geometrically Enhanced Resistive Random Access Memory (RRAM) Cell And Method Of Forming Same
CN107533977B (zh) * 2015-03-02 2021-01-08 东芝存储器株式会社 半导体存储装置及其制造方法
CN107534046B (zh) * 2015-03-02 2020-09-08 东芝存储器株式会社 半导体存储装置及其制造方法
US10147879B2 (en) * 2015-09-30 2018-12-04 Arm Ltd. Multiple impedance correlated electron switch fabric
US9871197B2 (en) 2015-10-05 2018-01-16 Toshiba Memory Corporation Semiconductor memory device
US9748312B2 (en) 2015-10-29 2017-08-29 Kabushiki Kaisha Toshiba Semiconductor memory device
US9978810B2 (en) * 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US20180137927A1 (en) * 2016-04-16 2018-05-17 Chengdu Haicun Ip Technology Llc Three-Dimensional Vertical One-Time-Programmable Memory Comprising No Separate Diode Layer
US10211259B2 (en) * 2016-06-23 2019-02-19 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
KR102552573B1 (ko) * 2016-08-02 2023-07-07 에스케이하이닉스 주식회사 스위칭 소자를 포함하는 반도체 집적 회로 장치 및 그 제조방법
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
KR102429608B1 (ko) * 2016-08-17 2022-08-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20180138292A1 (en) * 2016-11-11 2018-05-17 Sandisk Technologies Llc Methods and apparatus for three-dimensional nonvolatile memory
KR102673120B1 (ko) * 2016-12-05 2024-06-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2018133436A (ja) * 2017-02-15 2018-08-23 東芝メモリ株式会社 記憶装置
JP2018157020A (ja) * 2017-03-16 2018-10-04 東芝メモリ株式会社 記憶装置及びその製造方法
JP2018157104A (ja) 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶装置
US10096362B1 (en) 2017-03-24 2018-10-09 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
US10424728B2 (en) * 2017-08-25 2019-09-24 Micron Technology, Inc. Self-selecting memory cell with dielectric barrier
US10461125B2 (en) 2017-08-29 2019-10-29 Micron Technology, Inc. Three dimensional memory arrays
US10490602B2 (en) 2017-09-21 2019-11-26 Micron Technology, Inc. Three dimensional memory arrays
US10593399B2 (en) 2018-03-19 2020-03-17 Micron Technology, Inc. Self-selecting memory array with horizontal bit lines
JP2019169571A (ja) 2018-03-22 2019-10-03 東芝メモリ株式会社 記憶装置
US10729012B2 (en) * 2018-04-24 2020-07-28 Micron Technology, Inc. Buried lines and related fabrication techniques
US10825867B2 (en) * 2018-04-24 2020-11-03 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US11631717B2 (en) * 2018-09-28 2023-04-18 Intel Corporation 3D memory array with memory cells having a 3D selector and a storage component
US10593730B1 (en) * 2018-10-10 2020-03-17 Micron Technology, Inc. Three-dimensional memory array
CN109496356B (zh) * 2018-10-11 2021-06-22 长江存储科技有限责任公司 垂直存储器件
US11730070B2 (en) 2019-02-27 2023-08-15 International Business Machines Corporation Resistive random-access memory device with step height difference
WO2020179097A1 (ja) * 2019-03-04 2020-09-10 パナソニックＩｐマネジメント株式会社 配線構造体、半導体装置、能動素子の動作方法、配線構造体の製造方法、配線構造体の使用方法及び配線構造体の配線抵抗の制御方法
US11244855B2 (en) 2019-05-03 2022-02-08 Micron Technology, Inc. Architecture of three-dimensional memory device and methods regarding the same
US11282895B2 (en) * 2019-07-02 2022-03-22 Micron Technology, Inc. Split pillar architectures for memory devices
US10930707B2 (en) * 2019-07-02 2021-02-23 Micron Technology, Inc. Memory device with a split pillar architecture
JP2021048159A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
KR102288253B1 (ko) 2019-11-19 2021-08-09 포항공과대학교 산학협력단 초박막 하이브리드 메모리 소자 및 이를 포함하는 수직형 3차원 적층구조 메모리 어레이
KR102674105B1 (ko) 2019-12-12 2024-06-12 에스케이하이닉스 주식회사 가변 저항 소자를 포함하는 반도체 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078404A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
JP5091491B2 (ja) 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
JP2008277543A (ja) * 2007-04-27 2008-11-13 Toshiba Corp 不揮発性半導体記憶装置
JP5049733B2 (ja) * 2007-10-17 2012-10-17 株式会社東芝 情報処理システム
KR101477690B1 (ko) * 2008-04-03 2014-12-30 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP2009266924A (ja) * 2008-04-23 2009-11-12 Panasonic Corp 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
JP2009283681A (ja) * 2008-05-22 2009-12-03 Toshiba Corp 不揮発性記憶装置及びその製造方法
KR20100001260A (ko) * 2008-06-26 2010-01-06 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101424138B1 (ko) * 2008-09-19 2014-08-04 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20110054088A (ko) * 2009-11-17 2011-05-25 삼성전자주식회사 비휘발성 메모리 소자

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812507B2 (en) 2016-03-11 2017-11-07 Toshiba Memory Corporation Semiconductor memory device
WO2018190071A1 (ja) * 2017-04-11 2018-10-18 ソニーセミコンダクタソリューションズ株式会社 記憶装置
KR20190137797A (ko) 2017-04-11 2019-12-11 소니 세미컨덕터 솔루션즈 가부시키가이샤 기억 장치
US11018189B2 (en) 2017-04-11 2021-05-25 Sony Semiconductor Solutions Corporation Storage apparatus
US10872902B2 (en) 2018-09-20 2020-12-22 Toshiba Memory Corporation Semiconductor memory device
US10930847B2 (en) 2019-03-20 2021-02-23 Toshiba Memory Corporation Memory device

Also Published As

Publication number Publication date
JP2011129639A (ja) 2011-06-30
US8299571B2 (en) 2012-10-30
US20110140068A1 (en) 2011-06-16

Similar Documents

Publication Publication Date Title
JP5558090B2 (ja) 抵抗変化型メモリセルアレイ
JP6568155B2 (ja) ３次元メモリアレイアーキテクチャ
JP6059349B2 (ja) ３次元メモリアレイアーキテクチャ
US8013317B2 (en) Nonvolatile storage device and method for manufacturing same
CN102576709B (zh) 非易失性存储装置及其制造方法
CN104064565B (zh) 存储器装置
CN101878529B (zh) 非易失性存储装置及其制造方法
TWI546902B (zh) Nonvolatile memory device
WO2008062688A1 (fr) Dispositif de stockage semiconducteur non volatile et son procédé de fabrication
CN113257849B (zh) 具有三维结构的非易失性存储器件
JP2013138203A (ja) 集積トランジスタセレクタを有する積層ｒｒａｍ
JP2014220482A (ja) 半導体記憶装置及びその製造方法
JP2019169591A (ja) 半導体記憶装置
JP5113584B2 (ja) 不揮発性記憶装置及びその製造方法
US20150137062A1 (en) Mimcaps with quantum wells as selector elements for crossbar memory arrays
JPWO2009011113A1 (ja) 電流制限素子とそれを用いたメモリ装置およびその製造方法
JP2015106708A (ja) 不揮発性記憶装置
JP5422675B2 (ja) 不揮発性半導体記憶装置
CN105789214B (zh) 用于闪存单元的纳米硅尖薄膜
JP5305711B2 (ja) 不揮発性記憶装置及びその製造方法
JP2017168598A (ja) 半導体記憶装置及びその製造方法
US20160197273A1 (en) Semiconductor element and semiconductor device
JP2012216724A (ja) 抵抗記憶装置およびその書き込み方法
JP2012216725A (ja) 抵抗記憶装置およびその製造方法
JP2013175524A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120302

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130920

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131001

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131202

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131205

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131212

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131219

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131226

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140109

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140407

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140507

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140604

R151 Written notification of patent or utility model registration

Ref document number: 5558090

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees