KR101424138B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
비휘발성 메모리 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR101424138B1 KR101424138B1 KR1020080092415A KR20080092415A KR101424138B1 KR 101424138 B1 KR101424138 B1 KR 101424138B1 KR 1020080092415 A KR1020080092415 A KR 1020080092415A KR 20080092415 A KR20080092415 A KR 20080092415A KR 101424138 B1 KR101424138 B1 KR 101424138B1
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- layer
- data storage
- memory device
- semiconductor layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 62
- 238000013500 data storage Methods 0.000 claims abstract description 61
- 230000015654 memory Effects 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 5
- 238000003860 storage Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 159
- 239000002184 metal Substances 0.000 description 10
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910005872 GeSb Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- -1 chalcogenide compound Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
- H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8825—Selenides, e.g. GeSe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
Landscapes
- Semiconductor Memories (AREA)
Abstract
적층 구조로 확장되어 고집적화가 용이한 비휘발성 메모리 소자 및 그 경제적인 제조 방법이 제공된다. 적어도 하나의 제 1 전극 및 적어도 하나의 제 2 전극이 제공된다. 상기 적어도 하나의 제 2 전극은 상기 적어도 하나의 제 1 전극과 교차되도록 배열된다. 적어도 하나의 데이타 저장층은 상기 적어도 하나의 제 1 전극 및 상기 적어도 하나의 제 2 전극의 교차 부분에 개재된다. 상기 적어도 하나의 제 1 전극은 제 1 도전층 및 제 1 반도체층을 포함한다.
비휘발성 메모리 소자, 제 1 전극, 제 2 전극, 다이오드, 데이타 저장층
Description
본 발명은 반도체 소자에 관한 것으로서, 특히 다층 구조로 확장될 수 있는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이타 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 동작 속도를 높이고 집적도를 높일 필요가 있다. 이러한 점에서, 종래의 단층 구조 대신에 다층 구조의 비휘발성 메모리 소자는 고집적화에 유리하다.
다층 구조를 이용하면, 단층 구조와 동일한 영역 상에 메모리셀들을 수직으로 적층할 수 있다. 하지만, 다층 구조의 비휘발성 메모리소자에서 각층의 메모리셀들을 연결하고 각층의 메모리셀들을 선택하는 방법이 쉽지 않다. 또한, 다층 구조의 비휘발성 메모리 소자는 그 적층 수가 증가함에 따라서 제조 공정이 증가하여 비용이 증대하는 문제가 있다.
이에 따라, 본 발명이 이루고자 하는 기술적 과제는 적층 구조로 확장되어 고집적화가 용이한 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 비휘발성 메모리 소자의 경제적인 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 적어도 하나의 제 1 전극 및 적어도 하나의 제 2 전극이 제공된다. 상기 적어도 하나의 제 2 전극은 상기 적어도 하나의 제 1 전극과 교차되도록 배열된다. 적어도 하나의 데이타 저장층은 상기 적어도 하나의 제 1 전극 및 상기 적어도 하나의 제 2 전극의 교차 부분에 개재된다. 상기 적어도 하나의 제 1 전극, 상기 적어도 하나의 데이타 저장층 및 상기 적어도 하나의 제 2 전극이 적어도 하나의 다이오드를 형성할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 일 예에 있어서, 상기 적어도 하나의 제 1 전극은 제1 도전층 및 제1 도전형을 갖는 제1 반도체층을 포함하고, 상기 적어도 하나의 제2 전극은 상기 제1 도전형의 반대인 제2 도전형을 갖는 제2 반도체층을 포함한다. 상기 제1 도전층은 금속층, 금속실리사이드층 또는 상기 금속실리사이드층과 상기 금속층의 다중층일 수 있다.
상기 제1 반도체층은 상기 제1 도전층과 상기 데이타 저장층이 직접 접촉하 지 않도록 상기 제1 도전층과 상기 데이타 저장층의 사이에 개재되도록 배치될 수 있으며, 상기 제1 반도체층은 상기 데이타 저장층을 향하는 방향인 상기 제1 도전층의 측면을 덮도록 상기 제1 도전층과 상기 데이타 저장층의 사이에 개재되도록 배치될 수 있다. 상기 제1 반도체층은 상기 데이타 저장층과 대면하는 제 1 면을 갖고, 상기 제1 면의 단면은 볼록한 호(弧)를 형성할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 상기 적어도 하나의 제2 전극은 상기 적어도 하나의 제 1 전극의 양편에 배치된 적어도 한 쌍의 제2 전극들을 포함할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 상기 적어도 하나의 제 1 전극은 상기 적어도 한 쌍의 제 2 전극들에 대면된 제 1 면 및 제 2 면을 갖고, 상기 적어도 하나의 데이타 저장층은 상기 제1 면 및 상기 제2 면 상에 형성된 적어도 한 쌍의 데이타 저장층들을 포함할 수 있다. 나아가, 상기 적어도 한 쌍의 제2 전극들은 상기 적어도 하나의 제1 전극의 신장 방향을 따라서 배치된 복수의 쌍들의 제2 전극들을 포함하고, 상기 적어도 한 쌍의 데이타 저장층들은 상기 적어도 하나의 제1 전극의 신장 방향을 따라서 배치된 복수의 쌍들의 데이타 저장층들을 포함할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 상기 적어도 하나의 제1 전극은 복수의 층으로 배치된 복수의 제1 전극들을 포함할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 상기 적어도 하나의 제 1 전극은 복수의 제 1 전극들을 포함하고, 상기 적어도 하나의 제 2 전극은 복수의 제 2 전극들을 포함하고, 상기 적어도 하나의 다이오드는 상기 복수의 제1 전극들, 상기 복수의 데이타 저장층들 및 상기 복수의 제2 전극들로 형성되는 복수의 다이오드들을 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 적어도 하나의 제 1 전극을 형성한다. 상기 적어도 하나의 제 1 전극과 결합되도록 적어도 하나의 데이타 저장층을 형성한다. 상기 적어도 하나의 제 1 전극과 교차되도록 배열된 적어도 하나의 제 2 전극을 형성하되, 상기 적어도 하나의 데이타 저장층은 상기 적어도 하나의 제 1 전극 및 상기 적어도 하나의 제 2 전극의 교차 부분에 개재된다.
상기 본 발명에 따른 비휘발성 메모리 소자의 제조 방법의 일 예에 있어서, 상기 적어도 하나의 제 1 전극을 형성하는 단계는 상기 제1 도전층 상에 상기 제1 도전형을 갖는 제3 반도체층을 형성하는 단계; 및 상기 제3 반도체층으로부터 상기 제1 반도체층을 선택적으로 성장시키는 단계를 포함한다.
또한, 상기 적어도 하나의 제2 전극을 형성하는 단계는 상기 제1 도전형의 반대인 제2 도전형을 갖는 제2 반도체층을 형성하는 단계를 포함하되, 상기 적어도 하나의 데이타 저장층은 상기 제1 도전형을 갖는 제1 반도체층 및 상기 제2 도전형을 갖는 제2 반도체층의 교차 부분에 개재될 수 있다.
본 발명에 따른 비휘발성 메모리 소자에 따르면, 제 1 전극 내에 제1 도전층 및 반도체층을 포함한다. 따라서, 제 1 전극의 길이 증가에 기인하는 전기 저항 증 가를 억제하여 메모리 셀의 수를 증가시킬 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자는 적층 구조로 용이하게 확장될 수 있다. 따라서, 비휘발성 메모리 소자는 제 1 전극들 및 제 2 전극들의 수를 늘림으로써 용이하게 고집적화될 수 있다. 따라서, 비휘발성 메모리 소자는 고용량 제품에 적합하게 이용될 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자의 제조 방법에 따르면, 적층 구조의 메모리셀들이 동시에 제조될 수 있다. 따라서, 적층 구조의 비휘발성 메모리 소자의 제조 단계가 단순화되고, 제조 비용이 절감될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다.
도 1을 참조하면, 제 1 전극(110)과 제 2 전극(150)은 서로 교차되도록 배열될 수 있다. 예를 들어, 제 1 전극(110)과 제 2 전극(150)은 서로 직교하도록 배치 될 수 있다. 하지만, 본 발명의 범위가 이러한 직교 배치에 제한되는 것은 아니다. 예를 들어, 제 1 전극(110)과 제 2 전극(150)은 소정의 각을 갖도록 교차 배열될 수 있다. 한편, 제 2 전극(150)은 제 1 전극(110)의 측벽에 접촉되어 배열될 수 있다.
제 1 전극(110)은 제1 도전층(112) 및 제 1 도전형을 갖는 제 1 반도체층(114)을 포함한다. 제 1 도전층(112)은 제 1 반도체층(114) 보다 낮은 비저항을 가진다. 예를 들어, 제1 도전층(112)은 금속층 또는 금속실리사이드층일 수 있다. 한편, 제1 도전층(112)은 금속층 및 금속실리사이드층이 순차적으로 적층된 다중층일 수 있다.
제 2 전극(150)은 상기 제 1 도전형의 반대인 제 2 도전형을 갖는 제 2 반도체층(140)을 포함한다. 한편, 제 2 전극(150)은 제 1 전극(110)에서처럼 제2 도전층(미도시)을 더 포함할 수 있다. 상기 제 2 도전층(미도시)은 제 2 반도체층(140)보다 낮은 비저항을 갖는다.
데이타 저장층(130)은 제 1 전극(110) 및 제 2 전극(150)의 사이에 개재될 수 있다. 예를 들어, 데이타 저장층(130)은 제 1 전극(110)의 제 1 반도체층(114)과 제 2 전극(150)의 제 2 반도체층(140)이 교차하는 부분에 개재될 수 있다. 하지만, 본 발명의 범위가 이러한 예에 제한된 것은 아니다. 다른 예로, 데이타 저장층(130)은 제 1 전극(110) 및 제 2 전극(150) 사이에 하나의 층으로 넓게 배치될 수도 있다.
데이타 저장층(130)은 저항 변화를 국부적으로 저장할 수 있고, 제 1 전 극(110) 및 제 2 전극(150)의 사이에서 전류의 흐름을 제어할 수 있다. 예를 들어, 데이타 저장층(130)은 인가된 전압에 따라서 고저항, 저저항 또는 절연체의 특성을 가질 수 있다. 이러한 데이타 저장층(130)의 가변적인 저항 특성이 비휘발성 메모리 소자의 데이타 저장에 이용될 수 있다.
예를 들어, 데이타 저장층(130)은 상전이 저항체를 포함할 수 있고, 이 경우 비휘발성 메모리 소자는 PRAM(phase-change random access memory)으로 동작할 수 있다. 예를 들어, 상전이 저항체는 칼코게나이드 화합물, 예컨대 GST(GeSbxTey)를 포함할 수 있다. 상전이 저항체는 그 결정 상태에 따라서 고저항 상태와 저저항 상태를 가질 수 있다.
다른 예로, 데이타 저장층(130)은 가변 저항체를 포함할 수 있고, 이 경우 비휘발성 메모리 소자(100a)는 RRAM(resistance random access memory)으로 동작할 수 있다. 가변 저항체는 그 물질 상태 변화 없이 그 저항 값이 변화될 수 있다는 점에서 상전이 저항체와 구분될 수 있다. 하지만, 가변 저항체가 상전이 저항체를 포함하는 넓은 개념으로 사용될 수도 있다. 예를 들어, 가변 저항체는 NiO, Nb2O5 또는 ZnO를 포함할 수 있다.
또 다른 예로, 데이타 저장층(130)은 절연 파괴 물질을 포함할 수 있다. 예컨대, 데이타 저장층(130)은 인가된 전압에 따라서 절연 파괴가 가능한 절연물, 예컨대 산화물을 포함할 수 있다. 이러한 비휘발성 메모리 소자는 일회성 프로그램(one-time program; OTP) 메모리로 이용될 수 있다. 이러한 OTP 메모리는 그 단 점에도 불구하고 매우 높은 메모리 용량을 요구하는 제품에서 이용될 수 있다.
이러한 절연 파괴 물질은 다시 절연 특성을 회복할 수 없기 때문에, 퓨즈로 불리기도 한다. 반면, 전술한 상전이 저항체 및/또는 가변 저항체는 그 도전성의 변화로 인해서 안티-퓨즈(anti-fuse)로 불리기도 한다.
제 1 전극(110)의 제 1 반도체층(114)은 예를 들어, 제 1 도전층(112)과 데이타 저장층(130)이 직접 접촉하지 않도록 제 1 도전층(112)과 데이타 저장층(130)의 사이에 개재되도록 배치되는 것이 바람직하다. 제 1 반도체층(114)은 데이타 저장층(130)을 향하는 방향인 제 1 도전층(112)의 측면을 덮도록 제 1 도전층(112)과 데이타 저장층(130)의 사이에 개재되도록 배치될 수 있으며, 제 1 반도체층(114)은 데이타 저장층(130)과 대면하는 제 1 면을 갖고, 상기 제 1 면의 단면은 볼록한 호(弧)를 형성할 수 있다.
또 다른 예로, 제1 전극(110)은 제 3 반도체층(113)을 더 포함할 수 있으며, 제 3 반도체층(113)은 제 1 도전층(112) 상에 형성될 수 있으며 제 1 도전형을 가질 수 있다. 이 경우, 제 1 반도체층(114)은 데이타 저장층(130)을 향하는 방향인 제 3 반도체층(113)의 측면 및 데이타 저장층(130)을 향하는 방향인 제1 도전층(112)의 측면을 덮도록, 제 3 반도체층(113)과 데이타 저장층(130)의 사이 및 제 1 도전층(112)과 데이타 저장층(130)의 사이에 개재되도록 배치될 수 있다. 제 1 반도체층(114)은 데이타 저장층(130)과 대면하는 제 1 면을 갖고, 상기 제 1 면의 단면은 볼록한 호(弧)를 형성할 수 있다.
제 1 도전층(112) 및 제 1 반도체층(114)을 포함하는 제 1 전극(110)의 상하 에는 절연층(111)이 형성될 수 있다. 절연층(111)은 예를 들어, 실리콘 산화막으로 구성될 수 있다.
제 1 전극(110), 데이타 저장층(130) 및 제 2 전극(150)은 다이오드를 형성할 수 있다. 다이오드는 제 1 전극(110) 및 제 2 전극(150) 사이의 전류 흐름을 정류하는 역할을 할 수 있다. 즉, 다이오드의 극성에 따라서, 제 1 전극(110) 및 제 2 전극(150)의 사이의 전류의 흐름은 방향성을 가질 수 있다.
도 1에 도시된 실시예에 따른 비휘발성 메모리 소자는 하나의 메모리셀을 구성할 수 있다. 예를 들어, 제 1 전극(110)은 비트 라인이 되고, 제 2 전극(150)은 워드 라인이 되거나, 또는 그 반대가 될 수 있다. 예를 들어, 제 1 도전형은 N형이고, 제 2 도전형은 P형일 수 있다. 다른 예로, 제 1 도전형은 P형이고, 제 1 도전형은 N형일 수도 있다. 따라서, 다이오드는 PN 다이오드 구조를 가질 수 있다.
제 1 전극(110)으로부터의 신호는 데이타 저장층(130)을 거쳐서 제 2 전극(150)으로 전달될 수 있다. 이 실시예에 따른 비휘발성 메모리 소자에 따르면, 상기 다이오드는 P-절연층-N 접합 구조를 가지는 PN 다이오드를 구성하며 정류 특성을 가질 수 있다.
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1의 비휘발성 메모리 소자에서 일부 구성을 더 부가한 것이고, 따라서 중복된 설명은 생략된다.
도 2를 참조하면, 제 1 전극(110)의 양측에 한 쌍의 제 2 전극들(150)이 배치될 수 있다. 예를 들어, 제 1 전극(110)은 서로 반대된 제 1 면(118) 및 제 2 면(119)을 포함하고, 제 2 전극들(150)은 제 1 면(118) 및 제 2 면(119)에 각각 대면되도록 배치될 수 있다. 제 2 전극들(150)은 제 1 전극(110)에 직교하도록 배치될 수 있고, 서로 평행하게 배치될 수 있다. 하지만, 이 실시예가 이러한 예에 제한된 것은 아니다. 예를 들어, 제 2 전극들(150)은 제 1 전극(110)과 교차하면서 서로 다른 방향으로 신장될 수도 있다.
한 쌍의 데이타 저장층들(130)은 제 1 전극(110)과 제 2 전극들(150)의 사이에 각각 개재될 수 있다. 한 쌍의 다이오드들은 제 1 면(118) 및 제 2 면(119) 상에 각각 배치될 수 있다. 즉, 제 1 전극(110)의 제 1 면(118) 방향으로는 제 1 전극(110), 데이타 저장층(130) 및 제 2 전극(150)이 하나의 다이오드를 형성할 수 있으며, 제 1 전극(110)의 제 2 면(119) 방향으로는 제 1 전극(110), 데이타 저장층(130) 및 제 2 전극(150)이 또 다른 하나의 다이오드를 형성할 수 있다.
이 실시예의 비휘발성 메모리 소자는 한 쌍의 메모리셀을 구성할 수 있고, 여기에서, 제 1 전극(110)은 공통 비트 라인으로 이용되고, 제 2 전극들(150)은 워드 라인들로 이용될 수 있다. 따라서, 상기 비휘발성 메모리 소자는 한 쌍의 데이타 저장층들(130)을 이용하여 2 비트의 데이타를 처리할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 이 실시예의 비휘발성 메모리 소자는 도 2의 비휘발성 메모리 소자를 평면상에 어레이로 배치한 것에 대응할 수 있고, 따라서, 도 1 내지 도 3의 설명을 참조할 수 있고, 중복된 생략된다.
도 3을 참조하면, 복수의 제 1 전극들(110)이 동일 평면 상에 배치되고, 복 수의 제 2 전극들(150)이 제 1 전극들(110)과 교차하도록 배치될 수 있다. 예를 들어, 복수의 쌍들의 제 2 전극들(150)은 제 1 전극들(110) 각각의 양측에 제 1 전극들(110) 각각의 신장 방향을 따라서 이격 배치될 수 있다. 제 1 전극들(110) 사이의 제 2 전극들(150)은 제 2 전극들(150) 양쪽의 메모리셀들에서 공유될 수 있다. 또한, 복수의 쌍들의 데이타 저장층들(130)이 제 1 전극들(110) 각각의 양측에 제 1 전극들(110) 각각의 신장 방향을 따라서 이격 배치될 수 있다.
복수의 데이타 저장층들(130)은 제 1 전극들(110) 및 제 2 전극들(150)의 사이에 개재될 수 있다. 복수의 다이오드들은 제 1 전극들(110) 각각의 제 1 면(118) 및 제 2 면(119) 상에 형성될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 이 실시예의 비휘발성 메모리 소자는 도 3의 비휘발성 메모리 소자가 적층된 구조에 대응할 수 있고, 따라서 도 1 내지 도 3의 설명을 참조할 수 있고 중복된 설명은 생략된다.
도 4를 참조하면, 복수의 제 1 전극들(110)이 복수의 층들로 적층될 수 있다. 복수의 제 2 전극들(150)은 적층된 제 1 전극들(110)에 수직으로 교차하도록 배치될 수 있다. 예를 들어, 복수의 쌍들의 제 2 전극들(150)은 적층된 제 1 전극들(110)의 양쪽에 제 1 전극들(110)의 신장 방향을 따라서 이격 배치될 수 있다. 제 2 전극들(150) 각각은 적층된 제 1 전극들(110)을 따라서 배치된 메모리셀들에 공유되도록 제 1 전극들(110)을 가로질러 신장한다. 예를 들어, 제 1 전극들(110) 및 제 2 전극들(150)은 서로 직교하도록 배치될 수 있다.
복수의 데이타 저장층들(130)은 제 1 전극들(110) 및 제 2 전극들(150)의 교차 부분에 개재될 수 있다. 제 1 전극(110), 데이타 저장층(130) 및 제 2 전극(150)은 다이오드를 형성할 수 있다. 복수의 쌍들의 다이오드들은 제 1 전극들(110) 각각의 제 1 면(118) 및 제 2 면(119)에 형성될 수 있다.
이 실시예에 따른 비휘발성 메모리 소자에 따르면, 복수의 메모리셀들이 3차원 구조로 배치될 수 있다. 메모리셀들의 개수는 제 1 전극들(110) 및 제 2 전극들(150)의 수 및 길이를 조절함으로써 용이하게 조절될 수 있다. 따라서, 비휘발성 메모리 소자는 고집적화에 용이하고, 그 결과 고용량 제품에 적합할 수 있다.
한편, 비휘발성 메모리 소자의 구조에 따라 제 1 전극(110)은 길이 방향으로 길어질 수 있는데, 이 경우 제 1 전극(110)은 전기 저항이 높아지게 되어 소자 동작에 바람직하지 못한 결과를 초래할 수 있다. 본 발명에 따른 메모리 소자는 제 1 전극(110)이 제 1 반도체층보다 비저항이 낮은 제1 도전층을 포함하므로 전기적 저항을 감소시켜 다층 구조의 메모리 소자에서의 상기 문제점을 극복할 수 있다.
이 실시예에서, 제 1 전극들(110), 제 2 전극들(150) 및 데이타 저장층들(130)의 수는 예시적으로 도시되었고, 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다.
선택적으로, 도 4에 도시된 것처럼, 제 2 전극들(150)은 기판(101) 상에 수직으로 신장될 수도 있다. 하지만, 이 실시예는 이러한 예에 제한되지 않는다. 예를 들어, 제 1 전극들(110)이 기판(101) 상에 수직으로 신장될 수도 있다.
도 5 내지 도 15는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 그림들이다.
도 5 및 도 6을 참조하면, 제 1 전극들을 형성하기 위한 적층 구조의 초기 단계가 도시된다. 우선, 제1 도전층(112) 상에 제 1 도전형을 갖는 제 3 반도체층(113)을 형성한다. 제1 도전층(112) 및 제 1 도전형을 갖는 제 3 반도체층(113)의 상하에 절연층(111)을 더 형성할 수 있다. 절연층(111)은 하나의 층으로 도시되었지만 이러한 예에 제한되지 않는다. 따라서, 절연층(111)은 여러 가지 절연 물질의 복합층을 포함할 수 있다. 예를 들어, 제 1 절연층들(미도시)과 제1 도전층(112) 및 제 1 도전형을 갖는 제 3 반도체층(113)을 교대로 적층하고, 이를 패터닝한 후 그 패턴 사이에 제 2 절연층(미도시)을 채움으로써 도 5 및 도 6의 구조를 형성할 수도 있다.
제 1 도전층(112) 및 제 3 반도체층(113)의 적층 반복 횟수는 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있고, 본 발명의 범위를 제한하지 않는다. 따라서, 제 1 도전층(112) 및 제 3 반도체층(113)의 적층 반복 횟수는 하나 또는 복수로 제공될 수 있다.
도 7 및 도 8을 참조하면, 제 1 도전층(112) 및 제 3 반도체층(113)의 제 1 면(118) 및/또는 제 2 면(119)을 노출하도록 트렌치들(115)을 형성할 수 있다. 예를 들어, 트렌치들(115)은 포토리소그래피 및 식각 기술을 이용하여 형성할 수 있다.
도 9 및 도 10을 참조하면, 제 1 도전형을 갖는 제 3 반도체층(113)의 측면 으로부터 선택적으로 성장된 제 1 반도체층(114)을 더 형성할 수 있다. 여기에서, 제 3 반도체층(113)의 측면이라 함은 상기 제 1 면(118) 및 제 2 면(119)에서 노출되는 제 3 반도체층(113)의 표면을 의미한다. 상기 선택적으로 성장된 제 3 반도체층(114)은 상기 제 1 도전형을 가질 수 있으며, 제1 도전층(112)의 측면을 덮을 수 있도록 형성되는 것이 바람직하다. 따라서, 제 3 반도체층(113)은 제 1 반도체층(114)를 성장시키기 위한 시드층(seed layer)의 역할도 담당한다.
제 1 도전형을 갖는 제 3 반도체층(114)의 선택적인 성장에 대한 기술들은, 예를 들어, Microsystem Technology[12], 953(2006)에 개재된 "Micro-electro-mechanical systems fast fabrication by selective thick polysilicon growth in epitaxial reactor" 라는 명칭의 논문에 상세히 설명되어 있다.
도 11을 참조하면, 도 10의 구조물인 상기 제 1 표면(118) 및 제 2 표면(119) 상에 데이타 저장층들(130)을 형성할 수 있다. 데이타 저장층들(130)은 제 1 면(112) 및 제 2 면(114) 상에 수직으로 이어지는 층들로 도시되었지만, 제 1 전극(110)과 후술하는 제 2 전극(150)이 교차되는 부분에만 개재될 수 있도록 배치될 수 있다. 데이타 저장층(130)은 예를 들어, 증착 공정에 의해 형성할 수 있다.
도 12를 참조하면, 데이타 저장층(130)을 형성한 이후에 데이타 저장층(130)에 의해 한정되는 트렌치 영역을 상기 제 1 도전형인 반대인 제 2 도전형을 갖는 제 2 반도체층(140')으로 충진한다.
도 13 및 도 14를 참조하면, 제 2 도전형을 갖는 제 2 반도체층(140')을 제 2 전극(150)의 형상으로 패터닝할 수 있다. 제 2 전극들(150)의 수는 비휘발성 메 모리 소자의 용량에 따라서 적절하게 선택될 수 있고 본 발명의 범위를 제한하지 않는다. 예를 들어, 제 2 전극들(150)은 제 1 전극들(110)의 일측에만 제공되거나 또는 제 1 전극들(110)의 양측에 쌍으로 제공될 수 있다.
데이타 저장층들(130)은 서로 교차하는 제 1 전극(110)들 및 제 2 전극들(150) 사이에 개재될 수 있다. 도 13에서는 데이타 저장층들(130)이 제 1 면(도 10의 118) 및 제 2 면(도 10의 119) 상에 전면(全面)에 걸쳐 이어지는 층들로 도시되었지만, 본 발명의 다른 실시예(도 15 참조)에서는 제 1 전극(110)과 제 2 전극(150)이 교차되는 부분에만 개재될 수 있다.
전술한 비휘발성 메모리 소자의 제조 방법에 따르면, 적층 구조의 비휘발성 메모리 소자가 일시에 경제적으로 제조될 수 있다.
도 16은 본 발명의 일실시예에 따른 비휘발성 메모리 소자가 적용된 적층 구조를 도시한 사시도이다.
도 16을 참조하면, 복수의 제 2 전극들(150)이 기둥 형상으로 z 방향으로 신장하여 배치된다. 적어도 한 쌍의 제 1 전극들(110)은 제 2 전극(150)의 일측 및 타측에 배치되어 x 방향으로 신장한다. 상기 적어도 한 쌍의 제 1 전극들(110)은 서로 평행하게 신장될 수 있다. 하지만, 이러한 배치는 예시적으로 제시되었고 본 발명의 범위가 이에 제한되지는 않는다. 예를 들어, 제 2 전극(150)의 일측 및 타측에 배치되는 상기 적어도 한 쌍의 제 1 전극들(110)은 서로 연결되지 않는 범위 내에서 평행하지 않을 수도 있다. 데이타 저장층(130)은 제 1 전극(110)과 제 2 전극(150) 사이에 개재된다. 제 1 전극(110)은 제1 도전층(112), 제 1 도전형을 갖는 제 3 반도체층(113) 및 절연층(111)이 적층된 구조가 적어도 1회 반복되는 구조를 포함할 수 있다.
비휘발성 메모리 소자에 있어서, 제 1 전극(110)은 워드 라인의 일부로 이용되고, 제 2 전극(150)은 비트 라인의 일부로 이용될 수 있다. 따라서, 상기 비휘발성 메모리 소자는 비트 라인, 즉 제 2 전극(150)을 공유하는 메모리 셀들을 나타낼 수 있다.
제 1 전극(110)의 길이 방향(x 방향)이 제 2 전극(150)의 길이 방향(z 방향)보다 상대적으로 길게 설계할 경우, 제 1 전극(110)의 저항이 상승하게 되어 라인 당 메모리 셀의 갯수가 제한받게 된다. 전술한 비휘발성 메모리 소자에 따르면, 제 1 전극(110)이 금속층 및/또는 금속실리사이드층을 포함하는 제1 도전층(112)을 가지게 되어 저항 상승을 최대한 억제할 수 있으므로, 상기 문제점을 극복할 수 있다.
도 17은 본 발명의 일 실시예에 따른 카드(400)를 보여주는 개략도이다.
도 17을 참조하면, 제어기(410)와 메모리(420)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(410)의 명령에 따라서, 메모리(420)와 제어기(410)는 데이타를 주고받을 수 있다. 이에 따라, 카드(400)는 메모리(420)에 데이타를 저장하거나 또는 메모리(420)로부터 데이타를 외부로 출력할 수 있다.
메모리(420)는 도 1 내지 도 16에서 설명한 비휘발성 메모리 소자를 포함할 수 있다. 여기에 사용되는 메모리 소자는 그 종류에 제한되지 않고, 예컨대 디 램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 상전이 메모리(phase change RAM; PRAM) 등을 포함할 수 있다.
이러한 카드(400)는 다양한 휴대용 전자 장치, 예컨대 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드에 이용될 수 있다.
도 18은 본 발명의 일 실시예에 따른 시스템(500)을 보여주는 블록도이다.
도 18을 참조하면, 프로세서(510), 입/출력 장치(530) 및 메모리(520)는 버스(bus, 540)를 이용하여 서로 데이타 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고, 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 시스템(500)의 데이타를 입력 또는 출력하는데 이용될 수 있다. 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이타를 교환할 수 있다.
메모리(520)는 프로세서(510)의 동작을 위한 코드 및 데이타를 저장할 수 있다. 메모리(520)는 도 1 내지 도 16에서 설명한 비휘발성 메모리 소자를 포함할 수 있다. 여기에 사용되는 메모리 소자는 그 종류에 제한되지 않고, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 상전이 메모리(phase change RAM; PRAM) 등을 포함할 수 있다.
예를 들어, 이러한 시스템(500)은 다양한 휴대용 전자 장치, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 5, 7, 9, 11, 12 및 13은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이고;
도 6은 도 5의 비휘발성 메모리 소자의 VI-VI선에서 절취한 단면도이고;
도 8은 도 7의 비휘발성 메모리 소자의 VII-VII선에서 절취한 단면도이고;
도 10은 도 9의 비휘발성 메모리 소자의 X-X선에서 절취한 단면도이고;
도 14는 도 13의 비휘발성 메모리 소자의 XIV-XIV선에서 절취한 단면도이고;
도 15는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 16은 본 발명의 일실시예에 따른 비휘발성 메모리 소자가 적용된 적층 구조를 도시한 사시도이고,
도 17은 본 발명의 실시예에 따른 카드를 보여주는 개략도이고; 그리고
도 18은 본 발명의 실시예에 따른 시스템을 보여주는 개략도이다.
Claims (22)
- 제1 도전형을 갖는 제1 반도체층 및 상기 제1 반도체층 보다 낮은 비저항을 갖는 제1 도전층을 포함하는 적어도 하나의 제1 전극;상기 제1 도전형의 반대인 제2 도전형을 갖는 제2 반도체층을 포함하며 상기 적어도 하나의 제1 전극과 교차되도록 배열된 적어도 하나의 제2 전극; 및상기 적어도 하나의 제1 전극의 상기 제1 반도체층과 상기 적어도 하나의 제2 전극의 상기 제2 반도체층이 교차하는 부분에 개재된 적어도 하나의 데이타 저장층;을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 삭제
- 제1항에 있어서, 상기 적어도 하나의 제1 전극 및 상기 적어도 하나의 제2 전극은 서로 직각을 이루도록 교차 배열된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1항에 있어서, 상기 제1 반도체층은 상기 제1 도전층과 상기 데이타 저장층이 직접 접촉하지 않도록 상기 제1 도전층과 상기 데이타 저장층의 사이에 개재되도록 배치되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 삭제
- 삭제
- 제1항에 있어서, 상기 적어도 하나의 제1 전극은 제3 반도체층을 더 포함하며, 상기 제3 반도체층은 상기 제1 도전층 상에 형성되며 상기 제1 도전형을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제7항에 있어서, 상기 제1 반도체층은 상기 데이타 저장층을 향하는 방향인 상기 제3 반도체층의 측면 및 상기 데이타 저장층을 향하는 방향인 상기 제1 도전층의 측면을 덮도록 상기 제3 반도체층과 상기 데이타 저장층의 사이 및 상기 제1 도전층과 상기 데이타 저장층의 사이에 개재되도록 배치되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 삭제
- 제1항에 있어서, 상기 적어도 하나의 제2 전극은 상기 제2 반도체층 보다 낮은 비저항을 갖는 제2 도전층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1항에 있어서, 상기 적어도 하나의 제2 전극은 상기 적어도 하나의 제1 전극의 양편에 배치된 적어도 한 쌍의 제2 전극들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제11항에 있어서, 상기 적어도 하나의 제1 전극은 상기 적어도 한 쌍의 제2 전극들에 대면된 제1 면 및 제2 면을 갖고,상기 적어도 하나의 데이타 저장층은 상기 제1 면 및 상기 제2 면 상에 형성된 적어도 한 쌍의 데이타 저장층들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 제1항에 있어서, 상기 적어도 하나의 제1 전극 또는 상기 적어도 하나의 제2 전극은 기판 상에 수직으로 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1항에 있어서, 상기 적어도 하나의 제2 전극은 상기 적어도 하나의 제1 전극의 측벽에 접촉되는 것을 특징으로 하는 비휘발성 메모리 소자.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080092415A KR101424138B1 (ko) | 2008-09-19 | 2008-09-19 | 비휘발성 메모리 소자 및 그 제조 방법 |
| US12/585,582 US8120006B2 (en) | 2008-09-19 | 2009-09-18 | Non-volatile memory device |
| JP2009217298A JP2010074169A (ja) | 2008-09-19 | 2009-09-18 | 不揮発性メモリ素子及びその製造方法 |
| CN200910176281A CN101677108A (zh) | 2008-09-19 | 2009-09-21 | 非易失性存储装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080092415A KR101424138B1 (ko) | 2008-09-19 | 2008-09-19 | 비휘발성 메모리 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100033303A KR20100033303A (ko) | 2010-03-29 |
| KR101424138B1 true KR101424138B1 (ko) | 2014-08-04 |
Family
ID=42029594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080092415A KR101424138B1 (ko) | 2008-09-19 | 2008-09-19 | 비휘발성 메모리 소자 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8120006B2 (ko) |
| JP (1) | JP2010074169A (ko) |
| KR (1) | KR101424138B1 (ko) |
| CN (1) | CN101677108A (ko) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7768812B2 (en) | 2008-01-15 | 2010-08-03 | Micron Technology, Inc. | Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices |
| KR20090109804A (ko) * | 2008-04-16 | 2009-10-21 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| US8211743B2 (en) | 2008-05-02 | 2012-07-03 | Micron Technology, Inc. | Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes |
| US8134137B2 (en) | 2008-06-18 | 2012-03-13 | Micron Technology, Inc. | Memory device constructions, memory cell forming methods, and semiconductor construction forming methods |
| US9343665B2 (en) | 2008-07-02 | 2016-05-17 | Micron Technology, Inc. | Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array |
| JP5558090B2 (ja) * | 2009-12-16 | 2014-07-23 | 株式会社東芝 | 抵抗変化型メモリセルアレイ |
| JP5450165B2 (ja) * | 2010-02-26 | 2014-03-26 | 株式会社東芝 | 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の製造方法 |
| US8289763B2 (en) | 2010-06-07 | 2012-10-16 | Micron Technology, Inc. | Memory arrays |
| WO2012001960A1 (ja) * | 2010-07-01 | 2012-01-05 | パナソニック株式会社 | 不揮発性メモリセル、不揮発性メモリセルアレイ、およびその製造方法 |
| US8569734B2 (en) | 2010-08-04 | 2013-10-29 | Micron Technology, Inc. | Forming resistive random access memories together with fuse arrays |
| US8759809B2 (en) | 2010-10-21 | 2014-06-24 | Micron Technology, Inc. | Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer |
| US8796661B2 (en) | 2010-11-01 | 2014-08-05 | Micron Technology, Inc. | Nonvolatile memory cells and methods of forming nonvolatile memory cell |
| US8791447B2 (en) * | 2011-01-20 | 2014-07-29 | Micron Technology, Inc. | Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells |
| US8488365B2 (en) | 2011-02-24 | 2013-07-16 | Micron Technology, Inc. | Memory cells |
| KR101794017B1 (ko) | 2011-05-12 | 2017-11-06 | 삼성전자 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| JP2013197396A (ja) * | 2012-03-21 | 2013-09-30 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| KR101375773B1 (ko) * | 2012-07-31 | 2014-03-18 | 인텔렉추얼디스커버리 주식회사 | 선택 소자가 필요없는 수직형 저항 변화 메모리 소자 및 그 제조방법 |
| US9018613B2 (en) | 2012-08-14 | 2015-04-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device with a memory cell block including a block film |
| JP6009971B2 (ja) * | 2012-11-16 | 2016-10-19 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US8971092B2 (en) | 2013-02-28 | 2015-03-03 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US9595669B2 (en) * | 2015-06-30 | 2017-03-14 | Western Digital Technologies, Inc. | Electroplated phase change switch |
| JP2018157020A (ja) * | 2017-03-16 | 2018-10-04 | 東芝メモリ株式会社 | 記憶装置及びその製造方法 |
| KR102476354B1 (ko) * | 2018-04-23 | 2022-12-09 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070104159A (ko) * | 2006-04-21 | 2007-10-25 | 삼성전자주식회사 | 비휘발성 메모리 소자, 그 동작 방법, 및 그 제조 방법 |
| US20080210926A1 (en) * | 2006-09-18 | 2008-09-04 | Tyler Lowrey | Three-dimensional phase-change memory array |
| US20090261314A1 (en) * | 2008-04-16 | 2009-10-22 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of fabricating the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420215B1 (en) * | 2000-04-28 | 2002-07-16 | Matrix Semiconductor, Inc. | Three-dimensional memory array and method of fabrication |
| US6777773B2 (en) * | 2000-08-14 | 2004-08-17 | Matrix Semiconductor, Inc. | Memory cell with antifuse layer formed at diode junction |
| JP5091491B2 (ja) * | 2007-01-23 | 2012-12-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
2008
- 2008-09-19 KR KR1020080092415A patent/KR101424138B1/ko active IP Right Grant
-
2009
- 2009-09-18 JP JP2009217298A patent/JP2010074169A/ja active Pending
- 2009-09-18 US US12/585,582 patent/US8120006B2/en active Active
- 2009-09-21 CN CN200910176281A patent/CN101677108A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070104159A (ko) * | 2006-04-21 | 2007-10-25 | 삼성전자주식회사 | 비휘발성 메모리 소자, 그 동작 방법, 및 그 제조 방법 |
| US20080210926A1 (en) * | 2006-09-18 | 2008-09-04 | Tyler Lowrey | Three-dimensional phase-change memory array |
| US20090261314A1 (en) * | 2008-04-16 | 2009-10-22 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US8120006B2 (en) | 2012-02-21 |
| CN101677108A (zh) | 2010-03-24 |
| JP2010074169A (ja) | 2010-04-02 |
| KR20100033303A (ko) | 2010-03-29 |
| US20100072452A1 (en) | 2010-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101424138B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| US7910909B2 (en) | Non-volatile memory device and method of fabricating the same | |
| JP6059349B2 (ja) | ３次元メモリアレイアーキテクチャ | |
| KR101960214B1 (ko) | 메모리 어레이 형성 방법 | |
| EP3178113B1 (en) | Fully isolated selector for memory device | |
| JP6230229B2 (ja) | 集積トランジスタセレクタを有する積層ｒｒａｍ | |
| KR101925449B1 (ko) | 가변 저항 메모리 장치 및 그 제조 방법 | |
| KR20170108599A (ko) | 반도체 소자 및 이의 제조방법 | |
| US9893281B2 (en) | Semiconductor device and method of fabricating the same | |
| KR20100001260A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| KR20090055874A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| WO2016140715A1 (en) | Parallel bit line three-dimensional resistive random access memory | |
| KR20190004163A (ko) | 가변 저항 메모리 소자 및 그 제조방법 | |
| KR20130120696A (ko) | 가변 저항 메모리 장치 및 그 제조 방법 | |
| KR20150057696A (ko) | 전자 장치 | |
| US10026780B2 (en) | Superlattice memory and crosspoint memory device | |
| CN110729302A (zh) | 可变电阻非易失性存储器装置 | |
| KR101202199B1 (ko) | 3차원 저항 변화 메모리 소자, 이를 포함하는 저항 변화 메모리 소자 어레이 및 전자제품 | |
| KR20140086654A (ko) | 가변 저항 메모리 장치 및 그 동작 방법 | |
| KR101088487B1 (ko) | 선택소자 및 3차원 구조 저항 변화 메모리 소자를 갖는 저항 변화 메모리 소자 어레이, 전자제품 및 소자 어레이 제조방법 | |
| CN115084188A (zh) | 可变电阻存储器件 | |
| KR20200102608A (ko) | Mim 커패시터 및 반도체 소자 | |
| KR101297088B1 (ko) | 3차원 비휘발성 메모리 장치 및 이의 제조 방법 | |
| KR20240019963A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR101127251B1 (ko) | 고집적 비휘발성 메모리 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20170630 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20180629 Year of fee payment: 5 |