JP2010074169A - 不揮発性メモリ素子及びその製造方法 - Google Patents

Abstract

【課題】積層構造に拡張されて高集積化が容易な不揮発性メモリ素子及びその経済的な製造方法を提供する。
【解決手段】少なくとも１つの第１電極及び少なくとも１つの第２電極が提供される。少なくとも１つの第２電極は、少なくとも１つの第１電極と交差されるように配列される。少なくとも１つのデータ保存層は、少なくとも１つの第１電極及び少なくとも１つの第２電極の交差部分に介在される。少なくとも１つの第１電極は、第１導電層及び第１半導体層を含む。
【選択図】図１３

Description

本発明は、半導体素子に係り、特に多層構造で拡張される不揮発性メモリ素子及びその製造方法に関する。

半導体製品は、その体積が次第に小さくなりつつも、高容量のデータ処理を要している。これにより、このような半導体製品に使われる不揮発性メモリ素子の動作速度を高めて集積度を高める必要がある。このような点で、従来の単層構造の代りに、多層構造の不揮発性メモリ素子は高集積化に有利である。

多層構造を利用すれば、単層構造と同じ領域上にメモリセルを垂直に積層しうる。しかし、多層構造の不揮発性メモリ素子で各層のメモリセルを連結し、各層のメモリセルを選択する方法が容易ではない。また、多層構造の不揮発性メモリ素子は、その積層数が増加するにつれて、製造工程が増加して、コスト高となる問題がある。

したがって、本発明が解決しようとする技術的課題は、積層構造に拡張されて高集積化が容易な不揮発性メモリ素子を提供するところにある。

本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の経済的な製造方法を提供するところにある。

前記技術的課題を達成するための本発明の一態様による不揮発性メモリ素子が提供される。少なくとも１つの第１電極及び少なくとも１つの第２電極が提供される。前記少なくとも１つの第２電極は、前記少なくとも１つの第１電極と交差されるように配列される。少なくとも１つのデータ保存層は、前記少なくとも１つの第１電極及び前記少なくとも１つの第２電極の交差部分に介在される。前記少なくとも１つの第１電極、前記少なくとも１つのデータ保存層及び前記少なくとも１つの第２電極は、少なくとも１つのダイオードを形成しうる。

前記本発明による不揮発性メモリ素子の一例において、前記少なくとも１つの第１電極は、第１導電層及び第１導電型を有する少なくとも１つの第１半導体層を含み、前記少なくとも１つの第２電極は、前記第１導電型と反対である第２導電型を有する少なくとも１つの第２半導体層を含む。前記少なくとも１つの第１導電層は、金属層、金属シリサイド層、または金属シリサイド層と金属層との多重層でありうる。

前記少なくとも１つの第１半導体層は、前記少なくとも１つの第１導電層と前記少なくとも１つのデータ保存層が直接接触しないように、前記少なくとも１つの第１導電層と前記少なくとも１つのデータ保存層との間に介在されるように配され、前記少なくとも１つの第１半導体層は、前記少なくとも１つのデータ保存層に向かう方向である前記少なくとも１つの第１導電層の側面を覆うように、前記少なくとも１つの第１導電層と前記少なくとも１つのデータ保存層との間に介在されるように配されうる。前記少なくとも１つの第１半導体層は、前記データ保存層と対面する第１面を有し、前記第１面の断面は凸状の弧を形成しうる。

前記本発明による不揮発性メモリ素子の他の例において、前記少なくとも１つの第２電極は、前記少なくとも１つの第１電極の両側に配された少なくとも１対の第２電極を含みうる。

前記本発明による不揮発性メモリ素子の他の例において、前記少なくとも１つの第１電極は、前記少なくとも１対の第２電極に対面した第１面及び第２面を有し、前記少なくとも１つのデータ保存層は、前記第１面及び前記第２面上に形成された少なくとも１対のデータ保存層を含みうる。また、前記少なくとも１対の第２電極は、前記少なくとも１つの第１電極の伸張方向に沿って配された複数対の第２電極を含み、前記少なくとも１対のデータ保存層は前記少なくとも１つの第１電極の伸張方向に沿って配された複数対のデータ保存層を含みうる。

前記本発明による不揮発性メモリ素子の他の例において、前記少なくとも１つの第１電極は、複数の層に配された複数の第１電極を含みうる。

前記本発明による不揮発性メモリ素子の他の例において、前記少なくとも１つの第１電極は、複数の第１電極を含み、前記少なくとも１つの第２電極は複数の第２電極を含み、前記少なくとも１つのダイオードは、前記複数の第１電極、前記複数のデータ保存層及び前記複数の第２電極で形成される複数のダイオードを含みうる。

前記他の技術的課題を達成するための本発明の一態様による不揮発性メモリ素子の製造方法が提供される。少なくとも１つの第１電極を形成する。前記少なくとも１つの第１電極と結合されるように、少なくとも１つのデータ保存層を形成する。前記少なくとも１つの第１電極と交差されるように、配列された少なくとも１つの第２電極を形成するが、前記少なくとも１つのデータ保存層は、前記少なくとも１つの第１電極及び前記少なくとも１つの第２電極の交差部分に介在される。

前記本発明による不揮発性メモリ素子の製造方法の一例において、前記少なくとも１つの第１電極を形成する段階は、前記少なくとも１つの第１導電層上に前記第１導電型を有する少なくとも１つの第３半導体層を形成する段階と、前記少なくとも１つの第３半導体層から前記少なくとも１つの第１半導体層を選択的に成長させる段階を含む。

また、前記少なくとも１つの第２電極を形成する段階は、前記第１導電型と反対である第２導電型を有する少なくとも１つの第２半導体層を形成する段階を含むが、前記少なくとも１つのデータ保存層は、前記第１導電型を有する少なくとも１つの第１半導体層及び前記第２導電型を有する少なくとも１つの第２半導体層の交差部分に介在されうる。

本発明による不揮発性メモリ素子によれば、第１電極内に第１導電層及び半導体層を含む。したがって、第１電極の長さ増加による電気抵抗増加を抑制してメモリセルの数を増加させうる。

また、本発明による不揮発性メモリ素子は、積層構造に容易に拡張されうる。したがって、不揮発性メモリ素子は、第１電極及び第２電極の数を増やすことによって、容易に高集積化させうる。したがって、不揮発性メモリ素子は、高容量製品に好適に利用されうる。

また、本発明による不揮発性メモリ素子の製造方法によれば、積層構造のメモリセルが同時に製造されうる。したがって、積層構造の不揮発性メモリ素子の製造段階が単純化されて、製造コストを低減しうる。

本発明の一実施例による不揮発性メモリ素子を示す斜視図である。 本発明の他の実施例による不揮発性メモリ素子を示す斜視図である。 本発明の他の実施例による不揮発性メモリ素子を示す斜視図である。 本発明の他の実施例による不揮発性メモリ素子を示す斜視図である。 本発明の実施例による不揮発性メモリ素子の製造方法を示す斜視図である。 図５の不揮発性メモリ素子のＶＩ−ＶＩ線に沿って見た断面図である。 本発明の実施例による不揮発性メモリ素子の製造方法を示す斜視図である。 図７の不揮発性メモリ素子のＶＩＩ−ＶＩＩ線に沿って見た断面図である。 本発明の実施例による不揮発性メモリ素子の製造方法を示す斜視図である。 図９の不揮発性メモリ素子のＸ−Ｘ線に沿って見た断面図である。 本発明の実施例による不揮発性メモリ素子の製造方法を示す斜視図である。 本発明の実施例による不揮発性メモリ素子の製造方法を示す斜視図である。 本発明の実施例による不揮発性メモリ素子の製造方法を示す斜視図である。 図１３の不揮発性メモリ素子のＸＩＶ−ＸＩＶ線に沿って見た断面図である 。 本発明の他の実施例による不揮発性メモリ素子を示す斜視図である。 本発明の一実施例による不揮発性メモリ素子が適用された積層構造を示す斜視図である。 本発明の実施例によるカードを示す概略図である。 本発明の実施例によるシステムを示す概略図である。 本発明の他の実施例による不揮発性メモリ素子を示す斜視図である。

以下、添付した図面を参照して本発明による望ましい実施例を説明することによって、本発明を詳細に説明する。しかし、本発明は、以下に開示される実施例に限定されるものではなく、互いに異なる多様な形で具現されるものであり、但し、本実施例は、本発明の開示を完全にし、当業者に発明の範ちゅうを完全に知らせるために提供されるものである。図面で構成要素は説明の便宜上、その大きさが誇張されうる。

図１は、本発明の一実施例による不揮発性メモリ素子を示す斜視図である。

図１を参照すれば、第１電極１１０及び第２電極１５０は、互いに交差して配列されうる。例えば、第１電極１１０及び第２電極１５０は、互いに直交すべく配されうる。しかし、本発明の範囲がこのような直交配置に制限されるものではない。例えば、第１電極１１０及び第２電極１５０は、所定の角を有するように交差配列されうる。一方、第２電極１５０は、第１電極１１０の側壁に接触されて配列されうる。

第１電極１１０は、第１導電層１１２及び第１導電型を有する第１半導体層１１４を含む。第１導電層１１２は、第１半導体層１１４より低い比抵抗を有する。例えば、第１導電層１１２は、金属層または金属シリサイド層でありうる。一方、第１導電層１１２は、金属層及び金属シリサイド層が順次に積層された多重層でありうる。

第２電極１５０は、前記第１導電型と反対である第２導電型を有する第２半導体層１４０を含む。一方、第２電極１５０は、第１電極１１０でのように第２導電層（図示せず）をさらに含みうる。前記第２導電層（図示せず）は、第２半導体層１４０より低い比抵抗を有する。

データ保存層１３０は、第１電極１１０と第２電極１５０との間に介在されうる。例えば、データ保存層１３０は、第１電極１１０の第１半導体層１１４と第２電極１５０の第２半導体層１４０との交差部分に介在されうる。しかし、本発明の範囲がこのような例に制限されたものではない。他の例として、データ保存層１３０は、第１電極１１０及び第２電極１５０間に１つの層として広く配されうる。

データ保存層１３０は、抵抗変化を局部的に保存し、第１電極１１０と第２電極１５０との間で電流の流れを制御しうる。例えば、データ保存層１３０は、印加された電圧によって高抵抗、低抵抗または絶縁体の特性を有することができる。このようなデータ保存層１３０の可変的な抵抗特性が不揮発性メモリ素子のデータ保存に用いられる。

例えば、データ保存層１３０は、相転移抵抗体を含み、この場合、不揮発性メモリ素子は、ＰＲＡＭ（ｐｈａｓｅ−ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）として動作しうる。例えば、相転移抵抗体は、カルコゲナイド化合物、例えば、ＧＳＴ（ＧｅＳｂｘＴｅｙ）を含みうる。相転移抵抗体は、その結晶状態によって高抵抗状態と低抵抗状態とを有することができる。

他の例として、データ保存層１３０は、可変抵抗体を含み、この場合、不揮発性メモリ素子は、ＲＲＡＭ（ｒｅｓｉｓｔａｎｃｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）として動作しうる。可変抵抗体は、その物質状態変化なしに、その抵抗値が変化されるという点で相転移抵抗体と区分されうる。しかし、可変抵抗体が相転移抵抗体を含む広い概念として使われることもある。例えば、可変抵抗体は、ＮｉＯ、Ｎｂ_２Ｏ_５またはＺｎＯを含みうる。

さらに他の例として、データ保存層１３０は、絶縁破壊物質を含みうる。例えば、データ保存層１３０は、印加された電圧によって絶縁破壊が可能な絶縁物、例えば、酸化物を含みうる。このような不揮発性メモリ素子は、一回性プログラム（ｏｎｅ−ｔｉｍｅ ｐｒｏｇｒａｍ：ＯＴＰ）メモリとして用いられる。このようなＯＴＰメモリは、その短所にも拘らず、非常に高いメモリ容量を要求する製品で用いられる。

このような絶縁破壊物質は、再び絶縁特性を回復することができないために、ヒューズとも呼ばれる。一方、前述した相転移抵抗体及び／または可変抵抗体は、その導電性の変化によってアンチ・ヒューズとも呼ばれる。

第１電極１１０の第１半導体層１１４は、例えば、第１導電層１１２とデータ保存層１３０とが直接接触しないように、第１導電層１１２とデータ保存層１３０との間に介在されるように配されることが望ましい。第１半導体層１１４は、データ保存層１３０に向かう方向の第１導電層１１２の側面を覆うように、第１導電層１１２とデータ保存層１３０との間に介在されるように配され、第１半導体層１１４は、データ保存層１３０と対面する第１面を有し、前記第１面の断面は凸状の弧を形成しうる。

さらに他の例として、第１電極１１０は、第３半導体層１１３をさらに含み、第３半導体層１１３は、第１導電層１１２上に形成されて、第１導電型を有することができる。この場合、第１半導体層１１４は、データ保存層１３０に向かう方向の第３半導体層１１３の側面及びデータ保存層１３０に向かう方向の第１導電層１１２の側面を覆うように、第３半導体層１１３とデータ保存層１３０との間及び第１導電層１１２とデータ保存層１３０との間に介在されるように配されうる。第１半導体層１１４は、データ保存層１３０と対面する第１面を有し、前記第１面の断面は凸状の弧を形成しうる。

第１導電層１１２及び第１半導体層１１４を含む第１電極１１０の上下には、絶縁層１１１が形成されうる。絶縁層１１１は、例えば、シリコン酸化膜で構成されうる。
第１電極１１０、データ保存層１３０及び第２電極１５０は、ダイオードを形成しうる。ダイオードは、第１電極１１０及び第２電極１５０間の電流の流れを整流する役割を果たす。すなわち、ダイオードの極性によって、第１電極１１０と第２電極１５０との間の電流の流れは方向性を有しうる。

図１に示された実施例による不揮発性メモリ素子は１つのメモリセルを構成しうる。例えば、第１電極１１０はビットラインとなり、第２電極１５０はワードラインとなるか、またはその反対になりうる。例えば、第１導電型はＮ型であり、第２導電型はＰ型でありうる。他の例として、第１導電型はＰ型であり、第２導電型はＮ型でありうる。したがって、ダイオードは、ＰＮダイオード構造を有することができる。

第１電極１１０からの信号は、データ保存層１３０を経て第２電極１５０に伝えられる。本実施例による不揮発性メモリ素子によれば、前記ダイオードはＰ−絶縁層−Ｎ接合構造を有するＰＮダイオードを構成し、整流特性を有することができる。

図２は、本発明の他の実施例による不揮発性メモリ素子を示す斜視図である。本実施例による不揮発性メモリ素子は、図１の不揮発性メモリ素子で一部構成をさらに付け加えたものであり、よって重複説明は省略する。

図２を参照すれば、第１電極１１０の両側に１対の第２電極１５０が配されうる。例えば、第１電極１１０は互いに反対となる第１面１１８及び第２面１１９を含み、第２電極１５０は、第１面１１８及び第２面１１９に各々対面されるように配されうる。第２電極１５０は、第１電極１１０に直交すべく配され、互いに平行に配されうる。しかし、本実施例は、そのような例に限定されるものではない。例えば、第２電極１５０は、第１電極１１０と交差しつつ、互いに異なる方向に伸張されうる。

１対のデータ保存層１３０は、第１電極１１０と第２電極１５０との間に各々介在されうる。１対のダイオードは、第１面１１８及び第２面１１９上に各々配されうる。すなわち、第１電極１１０の第１面１１８方向には、第１電極１１０、データ保存層１３０及び第２電極１５０が１つのダイオードを形成し、第１電極１１０の第２面１１９方向には、第１電極１１０、データ保存層１３０及び第２電極１５０が他の１つのダイオードを形成しうる。

本実施例の不揮発性メモリ素子は、１対のメモリセルを構成し、ここで、第１電極１１０は共通ビットラインとして利用し、第２電極１５０はワードラインとして利用しうる。したがって、前記不揮発性メモリ素子は、１対のデータ保存層１３０を利用して２ビットのデータを処理しうる。

図３は、本発明の他の実施例による不揮発性メモリ素子を示す斜視図である。本実施例の不揮発性メモリ素子は、図２の不揮発性メモリ素子を平面上にアレイ状に配置したものに対応し、よって、図２の説明を参照できるので、重複説明は省略する。

図３を参照すれば、複数の第１電極１１０が同一平面上に配され、複数の第２電極１５０が第１電極１１０と交差すべく配されうる。例えば、複数対の第２電極１５０は、第１電極１１０それぞれの両側に第１電極１１０それぞれの伸張方向に沿って離隔配置されうる。第１電極１１０間の第２電極１５０は、第２電極１５０の両側のメモリセルで共有されうる。また、複数対のデータ保存層１３０が第１電極１１０それぞれの両側に第１電極１１０それぞれの伸張方向に沿って離隔配置されうる。

複数のデータ保存層１３０は、第１電極１１０と第２電極１５０との間に介在されうる。複数のダイオードは、第１電極１１０それぞれの第１面１１８及び第２面１１９上に形成されうる。

図４は、本発明の他の実施例による不揮発性メモリ素子を示す斜視図である。本実施例の不揮発性メモリ素子は、図３の不揮発性メモリ素子が積層された構造に対応し、よって図１ないし図３の説明を参照できるので、重複説明は省略する。

図４を参照すれば、複数の第１電極１１０が複数の層に積層されうる。複数の第２電極１５０は、積層された第１電極１１０に垂直に交差すべく配されうる。例えば、複数対の第２電極１５０は、積層された第１電極１１０の両側に第１電極１１０の伸張方向に沿って離隔配置されうる。第２電極１５０各々は積層された第１電極１１０に沿って配されたメモリセルに共有されるように、第１電極１１０を横切って伸張する。例えば、第１電極１１０及び第２電極１５０は、互いに直交すべく配されうる。

複数のデータ保存層１３０は、第１電極１１０及び第２電極１５０の交差部分に介在されうる。第１電極１１０、データ保存層１３０及び第２電極１５０はダイオードを形成しうる。複数対のダイオードは、第１電極１１０それぞれの第１面１１８及び第２面１１９に形成されうる。

本実施例による不揮発性メモリ素子によれば、複数のメモリセルが３次元構造で配されうる。メモリセルの数は、第１電極１１０及び第２電極１５０の数及び長さを調節することによって、容易に調節されうる。したがって、不揮発性メモリ素子は、高集積化に容易であり、その結果、高容量製品に適する。

一方、不揮発性メモリ素子の構造によって第１電極１１０は、長手方向に延びうるが、この場合、第１電極１１０は、電気抵抗が高まって、素子動作に望ましくない結果を招く恐れがある。本発明によるメモリ素子は、第１電極１１０が第１半導体層より比抵抗の低い第１導電層を含むので、電気的抵抗を減少させて多層構造のメモリ素子での前記問題点を克服しうる。

本実施例で、第１電極１１０、第２電極１５０及びデータ保存層１３０の数は、例示的に示され、不揮発性メモリ素子の容量によって適切に選択されうる。

選択的に、図４に示されたように、第２電極１５０は、基板１０１上に垂直に延びることもある。しかし、本実施例は、このような例に限定されない。例えば、第１電極１１０が基板１０１上に垂直に延びることもある。

図５ないし図１４は、本発明の実施例による不揮発性メモリ素子の製造方法を示す図面である。

図５及び図６を参照すれば、第１電極を形成するための積層構造の初期段階が示される。まず、第１導電層１１２上に第１導電型を有する第３半導体層１１３を形成する。第１導電層１１２及び第１導電型を有する第３半導体層１１３の上下に絶縁層１１１をさらに形成しうる。絶縁層１１１は、１つの層として示されたが、このような例に限定されない。したがって、絶縁層１１１は、色々な絶縁物質の複合層を含みうる。例えば、第１絶縁層（図示せず）と第１導電層１１２及び第１導電型を有する第３半導体層１１３を交互に積層し、これをパターニングした後、そのパターン間に第２絶縁層（図示せず）を満たすことによって、図５及び図６の構造を形成することもできる。

第１導電層１１２及び第３半導体層１１３の積層反復回数は、不揮発性メモリ素子の容量によって適切に選択され、本発明の範囲を制限しない。したがって、第１導電層１１２及び第３半導体層１１３の積層反復回数は１回または複数回でありうる。

図７及び図８を参照すれば、第１導電層１１２及び第３半導体層１１３の第１面１１８及び／または第２面１１９を露出するように、トレンチ１１５を形成しうる。例えば、トレンチ１１５は、フォトリソグラフィ及びエッチング技術を利用して形成しうる。

図９及び図１０を参照すれば、第１導電型を有する第３半導体層１１３の側面から選択的に成長された第１半導体層１１４をさらに形成しうる。ここで、第３半導体層１１３の側面とは、前記第１面１１８及び第２面１１９で露出される第３半導体層１１３の表面を意味する。前記選択的に成長された第１半導体層１１４は、前記第１導電型を有し、第１導電層１１２の側面を覆うように形成されることが望ましい。したがって、第３半導体層１１３は、第１半導体層１１４を成長させるためのシード層の役割も担当する。

第１導電型を有する第３半導体層１１４の選択的な成長についての技術は、例えば、Ｍｉｃｒｏｓｙｓｔｅｍ Ｔｅｃｈｎｏｌｏｇｙ［１２］、９５３（２００６）に開示された“Ｍｉｃｒｏ−ｅｌｅｃｔｒｏ−ｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍｓ ｆａｓｔ ｆａｂｒｉｃａｔｉｏｎ ｂｙ ｓｅｌｅｃｔｉｖｅ ｔｈｉｃｋ ｐｏｌｙｓｉｌｉｃｏｎ ｇｒｏｗｔｈ ｉｎ ｅｐｉｔａｘｉａｌ ｒｅａｃｔｏｒ”という名称の論文に詳細に説明されている。

図１１を参照すれば、図１０の構造物の前記第１表面１１８及び第２表面１１９上にデータ保存層１３０を形成しうる。データ保存層１３０は、第１面１１８及び第２面１１９上に垂直に続く層として図示されているが、第１電極１１０と後述する第２電極１５０との交差部分にのみ介在されるように配されうる。データ保存層１３０は、例えば、蒸着工程により形成されうる。

図１２を参照すれば、データ保存層１３０を形成した後に、データ保存層１３０により限定されるトレンチ領域を前記第１導電型と反対である第２導電型を有する第２半導体層１４０’で充填する。

図１３及び図１４を参照すれば、第２導電型を有する第２半導体層１４０’を第２電極１５０の形状にパターニングしうる。第２電極１５０の数は不揮発性メモリ素子の容量によって適切に選択され、本発明の範囲を制限しない。例えば、第２電極１５０は、第１電極１１０の一側にのみ提供されるか、または第１電極１１０の両側に対として提供されうる。

データ保存層１３０は、互いに交差する第１電極１１０及び第２電極１５０間に介在されうる。図１３では、データ保存層１３０が第１面１１８（図１０）及び第２面１１９（図１０）上に全面にわたって続く層として示されているが、本発明の他の実施例（図１５参照）では、第１電極１１０及び第２電極１５０の交差部分にのみ介在されうる。

前述した不揮発性メモリ素子の製造方法によれば、積層構造の不揮発性メモリ素子が一時に経済的に製造されうる。

図１６は、本発明の一実施例による不揮発性メモリ素子が適用された積層構造を示す斜視図である。

図１６を参照すれば、複数の第２電極１５０が柱状にｚ方向に延びて配される。少なくとも１対の第１電極１１０は、第２電極１５０の一側及び他側に配されてｘ方向に伸張する。前記少なくとも１対の第１電極１１０は、互いに平行に伸張されうる。しかし、このような配置は、例示的に提示されて本発明の範囲がこれに制限されない。例えば、第２電極１５０の一側及び他側に配される前記少なくとも１対の第１電極１１０は、互いに連結されない範囲内で平行しないこともある。データ保存層１３０は、第１電極１１０及び第２電極１５０間に介在される。第１電極１１０は、第１導電層１１２、第１導電型を有する第３半導体層１１３及び絶縁層１１１が積層された構造が少なくても１回反復される構造を含みうる。

不揮発性メモリ素子において、第１電極１１０は、ワードラインの一部として利用され、第２電極１５０は、ビットラインの一部として利用されうる。したがって、前記不揮発性メモリ素子は、ビットライン、すなわち、第２電極１５０を共有するメモリセルを示しうる。

第１電極１１０の長手方向（ｘ方向）を、第２電極１５０の長手方向（ｚ方向）より相対的に長く設計する場合、第１電極１１０の抵抗が上昇して、ライン当りメモリセルの数が制限される。前述した不揮発性メモリ素子によれば、第１電極１１０が金属層及び／または金属シリサイド層を含む第１導電層１１２を有するようになって、抵抗上昇を最大限抑制できるので、前記問題点を克服しうる。

図１７は、本発明の一実施例によるカード４００を示す概略図である。

図１７を参照すれば、制御器４１０とメモリ４２０は、電気的な信号を交換すべく配されうる。例えば、制御器４１０の命令によって、メモリ４２０と制御器４１０は、データを送受信することができる。これにより、カード４００は、メモリ４２０にデータを保存するか、またはメモリ４２０からデータを外部に出力しうる。

メモリ４２０は、図１ないし図１６で説明した不揮発性メモリ素子を含みうる。ここに使われるメモリ素子としては、その種類に制限されず、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、ＰＲＡＭなどを含みうる。

このようなカード４００は、多様な携帯用電子装置、例えば、マルチメディアカード（ｍｕｌｔｉ ｍｅｄｉａ ｃａｒｄ：ＭＭＣ）または保安デジタル（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ ｃａｒｄ：ＳＤ）カードに利用されうる。

図１８は、本発明の一実施例によるシステム５００を示すブロック図である。

図１８を参照すれば、プロセッサー５１０、入／出力装置５３０及びメモリ５２０はバス５４０を利用して相互データ通信が可能である。プロセッサー５１０は、プログラムを実行して、システム５００を制御する役割を行える。入／出力装置５３０は、システム５００のデータを入力または出力させるのに利用されうる。システム５００は、入／出力装置５３０を利用して外部装置、例えば、パソコンまたはネットワークに連結し、外部装置との相互データ交換が可能である。

メモリ５２０は、プロセッサー５１０の動作のためのコード及びデータを保存することができる。メモリ５２０は、図１ないし図１６で説明した不揮発性メモリ素子を含みうる。ここに使われるメモリ素子としては、その種類に制限されず、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、ＰＲＡＭなどを含みうる。

例えば、このようなシステム５００は、多様な携帯用電子装置、例えば、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、ＭＰ３プレーヤー、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）、ソリッドステートディスク（ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ：ＳＳＤ）または家電製品（ｈｏｕｓｅ ｈｏｌｄ ａｐｐｌｉａｎｃｅｓ）に利用されうる。

図１９は、本発明の他の実施例による不揮発性メモリ素子を示す斜視図である。

不揮発性メモリ素子の構造によって、第２電極１５０は、長手方向に延びるが、この場合、第２電極１５０は、電気抵抗が高まって、素子動作に望ましくない結果を招きうる。

図１９を参照すれば、第１電極１１０が第１導電層１１２を含み、かつ第２電極１５０が第２導電層１３５をさらに含む不揮発性メモリ素子が開示される。第２導電層１３５は、第２半導体層１４０より低い比抵抗を有しうる。本発明によるメモリ素子は、第２電極１５０が第２半導体層１４０より比抵抗の低い第２導電層１３５を含むので、電気的抵抗を減少させて多層構造のメモリ素子での上記問題点を解消しうる。図１９で開示された残りの構成は、図３または図４に開示された不揮発性メモリ素子の構成と同一なので、同じ参照番号についての同じ説明は、図３または図４の説明と重複されるために、ここでは省略する。

発明の特定実施例についての以上の説明は例示及び説明を目的として提供された。したがって、本発明は、前記実施例に限定されず、本発明の技術的思想内で当業者によって前記実施例を組合わせて実施するなど多様な修正及び変更が可能であるということは明白である。

１１０ 第１電極
１１１ 絶縁層
１１２ 第１導電層
１１３ 第３半導体層
１１４ 第１半導体層
１３０ データ保存層
１４０ 第２半導体層
１５０ 第２電極

Claims (22)

1. 第１導電型を有する少なくとも１つの第１半導体層及び前記第１半導体層より低い比抵抗を有する少なくとも１つの第１導電層を含む少なくとも１つの第１電極と、
   前記第１導電型と反対である第２導電型を有する少なくとも１つの第２半導体層を含み、前記少なくとも１つの第１電極と交差されるように配列された少なくとも１つの第２電極と、
   前記少なくとも１つの第１電極の前記少なくとも１つの第１半導体層と前記少なくとも１つの第２電極の前記少なくとも１つの第２半導体層とが交差する部分に介在された少なくとも１つのデータ保存層と、を含むことを特徴とする不揮発性メモリ素子。
2. 前記少なくとも１つの第１導電層は、金属層、金属シリサイド層または金属シリサイド層と金属層との多重層であることを特徴とする請求項１に記載の不揮発性メモリ素子。
3. 前記少なくとも１つの第１電極及び前記少なくとも１つの第２電極は、互いに直角をなすように交差配列されたことを特徴とする請求項１または２に記載の不揮発性メモリ素子。
4. 前記少なくとも１つの第１半導体層は、前記少なくとも１つの第１導電層と前記少なくとも１つのデータ保存層とが直接接触しないように、前記少なくとも１つの第１導電層と前記少なくとも１つのデータ保存層との間に介在されるように配されることを特徴とする請求項１ないし３のいずれか一項に記載の不揮発性メモリ素子。
5. 前記少なくとも１つの第１半導体層は、前記少なくとも１つのデータ保存層に向かう方向の前記少なくとも１つの第１導電層の側面を覆うように、前記少なくとも１つの第１導電層と前記少なくとも１つのデータ保存層との間に介在されるように配されることを特徴とする請求項４に記載の不揮発性メモリ素子。
6. 前記少なくとも１つの第１半導体層は、前記少なくとも１つのデータ保存層と対面する第１面を有し、前記第１面の断面は凸状の弧を形成することを特徴とする請求項５に記載の不揮発性メモリ素子。
7. 前記少なくとも１つの第１電極は、少なくとも１つの第３半導体層をさらに含み、前記少なくとも１つの第３半導体層は、前記少なくとも１つの第１導電層上に形成され、前記第１導電型を有することを特徴とする請求項１ないし６のいずれか一項に記載の不揮発性メモリ素子。
8. 前記少なくとも１つの第１半導体層は、前記少なくとも１つのデータ保存層に向かう方向である前記少なくとも１つの第３半導体層の側面及び前記少なくとも１つのデータ保存層に向かう方向である前記少なくとも１つの第１導電層の側面を覆うように、前記少なくとも１つの第３半導体層と前記少なくとも１つのデータ保存層との間、及び前記少なくとも１つの第１導電層と前記少なくとも１つのデータ保存層との間に介在されるように配されることを特徴とする請求項７に記載の不揮発性メモリ素子。
9. 前記少なくとも１つのデータ保存層は、抵抗変化を保存しうる物質を含むことを特徴とする請求項１ないし８のいずれか一項に記載の不揮発性メモリ素子。
10. 前記少なくとも１つの第２電極は、前記少なくとも１つの第２半導体層より低い比抵抗を有する少なくとも１つの第２導電層をさらに含むことを特徴とする請求項１ないし９のいずれか一項に記載の不揮発性メモリ素子。
11. 前記少なくとも１つの第２電極は、前記少なくとも１つの第１電極の両側に配された少なくとも１対の第２電極を含むことを特徴とする請求項１ないし１０のいずれか一項に記載の不揮発性メモリ素子。
12. 前記少なくとも１つの第１電極は、前記少なくとも１対の第２電極に対面した第１面及び第２面を有し、
    前記少なくとも１つのデータ保存層は、前記第１面及び前記第２面上に形成された少なくとも１対のデータ保存層を含むことを特徴とする請求項１１に記載の不揮発性メモリ素子。
13. 前記少なくとも１対の第２電極は、前記少なくとも１つの第１電極の伸張方向に沿って配された複数対の第２電極を含み、前記少なくとも１対のデータ保存層は、前記少なくとも１つの第１電極の伸張方向に沿って配された複数対のデータ保存層を含むことを特徴とする請求項１２に記載の不揮発性メモリ素子。
14. 前記少なくとも１つの第１電極は、複数の層に配された複数の第１電極を含むことを特徴とする請求項１３に記載の不揮発性メモリ素子。
15. 少なくとも１つの第１電極を形成する段階と、
    前記少なくとも１つの第１電極と結合されるように、少なくとも１つのデータ保存層を形成する段階と、
    前記少なくとも１つの第１電極と交差されるように配列された少なくとも１つの第２電極を形成する段階と、を含み、
    前記少なくとも１つの第１電極を形成する段階は、第１導電型を有する少なくとも１つの第１半導体層及び前記第１半導体層より低い比抵抗を有する少なくとも１つの第１導電層を形成する段階を含み、
    前記少なくとも１つの第２電極を形成する段階は、前記第１導電型と反対である第２導電型を有する少なくとも１つの第２半導体層を形成する段階を含み、
    前記少なくとも１つのデータ保存層は、前記少なくとも１つの第１半導体層及び前記少なくとも１つの第２半導体層の交差部分に介在されることを特徴とする不揮発性メモリ素子の製造方法。
16. 前記少なくとも１つの第１電極を形成する段階は、
    前記少なくとも１つの第１導電層上に前記第１導電型を有する少なくとも１つの第３半導体層を形成する段階と、
    前記少なくとも１つの第３半導体層から前記少なくとも１つの第１半導体層を選択的に成長させる段階を含むことを特徴とする請求項１５に記載の不揮発性メモリ素子。
17. 前記少なくとも１つの第２電極を形成する段階は、前記少なくとも１つの第１電極の両側に少なくとも１対の第２電極を形成する段階を含むことを特徴とする請求項１５または１６に記載の不揮発性メモリ素子の製造方法。
18. 前記少なくとも１つの第１電極は、前記少なくとも１対の第２電極に対面した第１面及び第２面を有し、
    前記少なくとも１つのデータ保存層を形成する段階は、前記第１面及び前記第２面上に形成された１対のデータ保存層を形成する段階を含むことを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
19. 前記少なくとも１対の第２電極を形成する段階は、前記少なくとも１つの第１電極の伸張方向に沿って配された複数対の第２電極を形成する段階を含み、
    前記少なくとも１対のデータ保存層を形成する段階は、前記少なくとも１つの第１電極の伸張方向に沿って配された複数対のデータ保存層を形成する段階を含むことを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
20. 前記少なくとも１つの第１電極を形成する段階は、複数の層に配された複数の第１電極を形成する段階を含むことを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
21. 前記少なくとも１つの第１電極または前記少なくとも１つの第２電極は、基板上に垂直に配されたことを特徴とする請求項１ないし１４のいずれか一項に記載の不揮発性メモリ素子。
22. 前記少なくとも１つの第２電極は、前記少なくとも１つの第１電極の側壁に接触されることを特徴とする請求項１ないし１４のいずれか一項に記載の不揮発性メモリ素子。

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