JP6159023B2 - 選択デバイスを備える三次元メモリアレイ - Google Patents

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Description

本開示は、一般的に、半導体デバイスに関し、より詳細には、選択デバイスを備える三次元メモリアレイと、当該三次元メモリアレイを形成する方法に関する。
メモリデバイスは、典型的に、コンピュータまたは他の電子デバイス内の内部半導体集積回路として提供される。ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、抵抗変化型メモリ、フラッシュメモリ等を含む、多くの異なる種類のメモリがある。抵抗変化型メモリの種類には、相変化（ＰＣＭ）メモリ、プログラム可能導体メモリ、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）等を含む。
メモリデバイスは、高いメモリ密度、高い信頼性、及び、電力供給がない状態でのデータ保持を必要とする広範な電子技術の適用のための不揮発メモリとして利用される。不揮発メモリは、例えば、パーソナルコンピュータ、ポータブルメモリスティック、半導体ドライブ（ＳＳＤ）、デジタルカメラ、携帯電話、ＭＰ３プレイヤ等のポータブルミュージックプレイヤ、動画プレイヤ、及び、他の電子デバイスに用いられてよい。
メモリデバイス製造に関する課題は、メモリデバイスのサイズの低減、メモリデバイスの記憶密度の向上、及び／または、メモリデバイスコストの抑制を含む。一部のメモリデバイスは、二次元アレイで配置されたメモリセルを含み、メモリセルは全て同じ平面上に配置される。それに対して、様々なメモリデバイスは、複数層のメモリセルを有する三次元（３Ｄ）アレイに配置されたメモリセルを含む。選択デバイスは、３Ｄアレイのメモリセルの特定の１つを選択するのに用いることができる。
本開示の幾つかの実施形態に係る、三次元メモリアレイを示す図である。 本開示の幾つかの実施形態に係る、選択デバイスを備える三次元メモリアレイの様々な断面の斜視図である。 本開示の幾つかの実施形態に係る、同心選択デバイスを備える同心メモリセルの導線の格子内での位置を示す図である。 本開示の幾つかの実施形態に係る、同心選択デバイスを備える同心メモリセルの三次元メモリアレイを形成するプロセスフローを示す図である。 本開示の幾つかの実施形態に係る、同心選択デバイスを備える同心メモリセルの三次元メモリアレイを形成するプロセスフローを示す図である。 本開示の幾つかの実施形態に係る、同心選択デバイスを備える同心メモリセルの三次元メモリアレイを形成するプロセスフローを示す図である。 本開示の幾つかの実施形態に係る、同心選択デバイスを備える同心メモリセルの三次元メモリアレイを形成するプロセスフローを示す図である。 本開示の幾つかの実施形態に係る、同心選択デバイスを備える同心メモリセルの三次元メモリアレイを形成するプロセスフローを示す図である。 本開示の幾つかの実施形態に係る、同心選択デバイスを備える同心メモリセルの三次元メモリアレイを形成するプロセスフローを示す図である。
選択デバイスを備える三次元（３Ｄ）メモリアレイと、当該三次元（３Ｄ）メモリアレイを形成する方法を提供する。３Ｄメモリアレイの実施例は、少なくとも絶縁材で互いに分けられた複数の第１の導線を含むスタックと、複数の第１の導線のそれぞれと交差するように複数の第１の導線に対して実質的に垂直に延びるように配置された少なくとも１つの導電性延長部とを含むことができる。記憶素子材料は、少なくとも１つの導電性延長部の周りに配置され、選択デバイスは、記憶素子材料の周りに配置される。記憶素子材料は、複数の第１の導線を分ける絶縁材に半径方向に隣接して配置され、記憶素子材料の周りに配置される複数の材料は、複数の第１の導線のそれぞれに半径方向に隣接する。
本開示の幾つかの実施形態においては、メモリセルと、アクセスデバイス等の関連する選択デバイスとを同心状に一体化する。開示の三次元メモリアレイは、従来の二次元メモリアレイより密度を高くすることができる。さらに、製造プロセスは、例えば、３Ｄアレイ形成に関連するマスクカウントを減らすことによって、以前のアプローチほど複雑または高価でないようにすることができる。
本開示に従って形成された選択デバイスを備えるメモリセルを有する３Ｄメモリアレイの長所には、円周のメモリセルエリアを用いて、メモリセル電流を増加させることができることが挙げられる。メモリセルの面積は、ワード線等の導線の太さによって、少なくとも部分的に調整することができて、ダイサイズの影響を最小限にする。３Ｄメモリアレイを形成する本開示の様々な方法は、アクティブメモリセル領域の近くで、エッチングや化学的機械研磨（ＣＭＰ）をする必要がないという利点を有する。
本開示の以下の説明においては、開示の一部を形成する添付図面を参照する。図において、開示の１つまたは複数の実施形態をどのように実践し得るかを、例として示している。これらの実施形態は、本開示の実施形態を当業者が実践できるように十分に詳細に記載されている。他の実施形態を利用してもよく、本開示の範囲を逸脱することなく、プロセス変更、電気的変更、及び／または、構造的変更を行ってよいことを理解されたい。
本明細書の図面において、１番目の数字は、図面番号に当たり、残りの数字は、図面の素子またはコンポーネントを識別する、という規則で参照番号を付けてある。異なる図面間の類似の素子またはコンポーネントは類似の数字を用いて識別されてよい。例えば、１０２は、図１の素子「０２」を指し、類似の素子は、図２では２０２としてよい。また、本明細書で使用する「幾つかの」特定の素子及び／または特徴は、１つまたは複数のこのような素子及び／または特徴を指してよい。
本明細書で使用する用語「実質的に」は、修飾された特徴が、絶対的である必要はなく、その特徴の長所を実現するように十分に近いということを意図する。例えば、「実質的に平行」は、絶対平行性に限られず、垂直の向きよりも少なくとも平行の向きに近い向きを含み得る。同様に、「実質的に直交」は、絶対直交性に限られず、平行の向きよりも少なくとも垂直の向きに近い向きを含み得る。
図１は、本開示の実施形態に係る、三次元メモリアレイ１００示す。ワード線（ＷＬ）とも呼ばれるアクセス線が、複数の層、例えば、上昇部（ｅｌｅｖａｔｉｏｎｓ）、デッキ（ｄｅｃｋｓ）、平面に配置される。例えば、ワード線は、Ｎ個の層に配置することができる。誘電材等の絶縁材はワード線の層を分離することができる。従って、絶縁材で分けられたワード線の層は、ＷＬ／絶縁材のスタックを形成する。絶縁材は、また、同じ層にある複数のワード線、例えば、ワード線のスタックを分けることができる。
ビット線（ＢＬ）とも呼ばれるデータ線は、ワード線に対して実質的に垂直に配置することができ、Ｎ個の層のワード線の１つ上、例えば、Ｎ＋１層に位置してよい。各ビット線は、ワード線の近くに幾つかの導電性延長部、例えば、垂直延長部を有することができ、垂直延長部とワード線の間に形成された選択デバイスを備えるメモリセル１０８を有する。
メモリアレイ１００は、複数のワード線１０２及びビット線１０４を含む。ワード線１０２は、幾つかの層に配置される。ワード線１０２は、図１では４つの層に配置されている。しかしながら、ワード線１０２を配置することができる層の数は、この数に限られず、より多い層またはより少ない層に配置することができる。ワード線１０２は、個々の層内で、互いに実質的に平行に配置される。ワード線１０２は、スタックにおいて垂直に整列してよい。すなわち、複数の層の各層のワード線１０２は、真上及び／または真下のワード線１０２と整列するように、各層と相対的に同じ位置にあってよい。絶縁材（図１に示されない）は、ワード線１０２が形成された層間と、個々の層のワード線１０２間に位置してよい。
図１に示すように、ビット線１０４は、ワード線１０２が位置する層とは異なる層で、例えば、ワード線１０２が位置する層の上の層で、互いに実質的に平行に配置することができる。例えば、ビット線１０４は、メモリアレイ１００の最上部に位置することができる。ビット線１０４は、さらに、ワード線１０２と重なる、例えば、異なる層で交差するように、ワード線１０２に対して実質的に垂直に配置することができる。しかしながら、実施形態は、厳密に平行／垂直な構成に限らない。
図１の各ワード線１０２に示された添え字は、層と位置、例えば、個々の層内のワード線の順番を示す。例えば、ワード線ＷＬ２，０は、層０（ワード線のスタックの一番下のワード線）の位置２にあることを示しており、ワード線ＷＬ２，３は、層３（ワード線のスタックの最上部のワード線）の位置２にあることを示している。ワード線１０２を配置できる層の数、及び、各層のワード線１０２の数は、図１に示す数よりも多くても少なくてもよい。
ビット線１０４とワード線１０２のスタックとの各重なり部分で、ビット線１０４の導電性延長部１０６は、ワード線のスタックの各ワード線１０２と交差するように、または、その近くを通るように、ビット線１０４とワード線１０２にと対して実質的に垂直の向きであってよい。本開示によると、メモリセル１０８は、記憶素子と選択デバイスを含み、それらは、別の図に個々に示す。簡単にするために、図１は、延長部１０６とワード線１０２との交差部に位置する、選択デバイスを備えるメモリセル１０８を示す。すなわち、ビット線１０４の導電性延長部１０６は、図１に示すように、ビット線１０４から垂直に延びて、下にある各ワード線１０２と交差するように配置することができる。例えば、導電性延長部１０６は、ワード線１０２よって完全に取り囲まれるように、ワード線１０２の中を通ってよい。
様々な実施形態によると、導電性延長部１０６は、ワード線１０２の少なくとも一部の近くを通る、または、交差する等、ワード線１０２の近くを通ることができる。例えば、導電性延長部１０６は、ワード線１０２に部分的に囲まれるようにワード線１０２の一部の中を通ることができる、または、導電性延長部１０６は、選択デバイスを備えるメモリセル１０８が導電性延長部１０６とワード線１０２の間に形成可能なように、ワード線１０２の近くを通ることができる。
図１では、選択デバイスを備えるメモリセル１０８は、ビット線１０４の導電性延長部１０６と種々の層に位置するワード線１０２との交差箇所にあるクロスポイントアーキテクチャに配置されている。このように、選択デバイスを備えるメモリセル１０８は、複数の層に配置することができ、各層は、クロスポイントアーキテクチャに編成されたメモリセル１０８を有する。メモリセル１０８の層は、互いに異なる層に形成することができるので、垂直にスタックされる。図１の三次元メモリアレイ１００は、共通のビット線１０４と異なるワード線１０２を有するメモリセル１０８を含むことができる。ワード線１０２の４つの層（及び、４つの対応する層のメモリセル１０８）を図１に示すが、本開示の実施形態は、それに限られず、より多く、または、より少ない層のワード線１０２（及び、対応する層のメモリセル１０８）を含むことができる。メモリセル１０８は、ワード線１０２が形成されるのと、実質的に同じ層に形成することができる。
本開示の様々な実施形態によると、メモリセル１０８は、関連する選択デバイスと直列に接続された記憶素子を含むことができる。記憶素子は、例えば、抵抗変化材料を含むことができる。抵抗変化材料とは、印加された電気量、例えば、電流、電圧に応じて抵抗を変えることができる材料である。 抵抗変化材料は、様々な二元遷移金属酸化物（ＴＭＯ）、ペロブスカイト型複合ＴＭＯ、バンドギャップの大きいＨｉｇｈ−κ絶縁膜、グラフェン酸化物、相変化物質（ＰＣＭ）等の非酸化物、例えば、カルコゲナイド等、を含むことができる。関連する選択デバイスは、例えば、金属‐絶縁体‐金属（ＭＩＭ）スイッチ、オボニック閾値スイッチ（ＯＴＳ）、もしくは、金属‐半導体‐金属（ＭＳＭ）スイッチ等の非オーミックデバイス（ＮＯＤ）スタック、または、ダイオード等の他の種類の二端子選択デバイスとして構成することができる。
様々な実施形態においては、図２〜図４Ｆに関して以下により詳細に説明するように、メモリセル１０８は、導電性延長部１０６の周りに同心状に形成することができる。様々な実施形態は、相変化（ＰＣＭ）メモリセルの三次元メモリアレイを含み、各メモリセルは、ＰＣＭ記憶素子及び選択デバイスを含む。このような３Ｄメモリアレイは、３Ｄ ＰＣＭＳ（相変化物質及びスイッチ）アレイと呼ぶことができる。
図２は、本開示の様々な実施形態に係る、選択デバイスを備える三次元メモリアレイの様々な断面の斜視図を示す。選択デバイスを備える３Ｄメモリアレイの上面図を図３に示し、以下に記載する。図２に示す様々な構造を形成する方法の一実施例は、図４Ａ〜４Ｆに示し、以下にさらに記載する。
図２は、本開示の様々な実施形態に係る、複数の導線の近くに位置する選択デバイスを備える同心メモリセルを示す。本開示においては、「同心」は、実質的に互いに取り囲む構造を指し、円形フットプリントに限らない。すなわち、同心形状は、楕円、正方形、長方形、及び／または、他の同心状に配置された形状等の他のフットプリント形状を含むことができる。同心形状は、図に示す形状に限られず、同じ形状のペアであることにも限らない。例えば、楕円形状が、円形形状を囲んで、円形形状と同心状にあってもよい。
図２は、図１に示すメモリアレイ１００等のメモリアレイの一部を示す。図２は、幾つかの層に複数の導線２０２、例えば、ワード線を含むスタック２２４を示す。幾つかの層は、導線２０２間の少なくとも絶縁材２２８によって互いに分けられている。導電性延長部２０６は、複数の導線２０２に対して垂直に延びるように配置される。導電性延長部２０６は、ビット線２０４の一端に通信可能に連結される。
導線２０２は、例えば、ＴｉＮの等の金属の導電性材料で形成することができる。スタック２２４内の導線２０２の間の絶縁材２２８は、誘電材、例えば、ＳｉＮであってよい。導線２０２と絶縁材２２８とのスタック２２４間の絶縁材２２６は、同じ誘電材であってもよく、異なる誘電材、例えば、ＳｉＯｘであってもよい。
幾つかのビア２３０は、導線２０２と絶縁材２２８とのスタック２２４に、例えば、エッチング等によって形成することができる。図３に関連してさらに記載するように、ビア２３０の近くで、導線２０２を通るビアの直径２３２が絶縁材２２８を通るビアの直径２３１より大きくなるように、導線２０２に凹部を設けてよい。例えば、ＴｉＮで形成された導線２０２は、Ｓｔａｎｄａｒｄ Ｃｌｅａｎ １（ＳＣ１）等、層間誘電体に選択的なプロセスによって凹部を設けることができる。ＳＣ１は、例えば、ＮＨ４ＯＨ（水酸化アンモニウム）＋Ｈ２Ｏ２（過酸化水素）＋Ｈ２Ｏ（水）１：１：５の溶液を用いて、７５〜８０℃で典型的には１０分間、行ってよい。次に、図２のエリアＣの断面斜視図に示される凹部に、ビア２３０を通して、材料（単数または複数）を形成、例えば、成膜させることができる。
本開示の様々な実施形態によると、導線２０２の凹部に成膜させた材料（単数または複数）は、選択デバイス材料であってよい、例えば、個々のメモリセル（図２のエリアＡに関して以下にさらに記載するメモリセルの記憶素子）に関連付けられた（導線２０２の導電性材料と共に）選択デバイスを形成する材料であってよい。このため、導線２０２の凹部に成膜させた材料、すなわち、導線２０２）の導電性材料に隣接する材料（単数または複数）は、選択デバイスを含む材料を含み得る。選択デバイスは、例えば、金属‐絶縁体‐金属（ＭＩＭ）スイッチ、オボニック閾値スイッチ（ＯＴＳ）、もしくは、金属‐半導体‐金属（ＭＳＭ）スイッチ等の非オーミックデバイス（ＮＯＤ）スタック、または、他の種類の二端子選択デバイスとして構成することができる。選択デバイスは、従って、選択デバイスの１つの導体として、導線２０２を用いて形成される。
図２は、外側同心非金属材料２３４と内側同心導体材料２３２を含む選択デバイス材料を示す。図２のエリアＢで示す斜視図は、ビア２３０の周りの導線２０２の凹部に成膜された非金属材料２３４と導体材料２３２の断面図を示す。このように、非金属材料２３４は、２つの導体の間、例えば、導線２０２と内側同心導体材料２３２との間に挟まれる。例えば、外側同心非金属材料２３４は、カルコゲナイド材料等のＯＴＳ材料、ｐドープシリコン（ｐ‐Ｓｉ）等の半導体材料、例えば、誘電体等の絶縁体材料、（半導体と絶縁体の組み合わせを含めた）複数の半導体及び／もしくは複数の絶縁体を含む層状スタック、並びに／または、非オーミックデバイス（ＮＯＤ）として働く任意の他の非金属導電体であってよい。外側同心非金属材料２３４は、凹部の外径に形成することができる。
内側同心導体材料２３２は、凹部の内径に形成することができ、かつ、例えば、導線２０２の形成に用いたのと同じ材料、例えば、ＴｉＮで形成することができる。スペーサエッチングを用いて、層の間の選択デバイス、例えば、外側同心非金属材料２３４と内側同心導体材料２３２と、を分離することができる。図２は、導線２０２に隣接する２つの材料、例えば、非金属材料２３４と導体材料２３２を含む選択デバイスを示すが、選択デバイスの材料は、図２及び図３に示す材料と異なる数の材料を含んでよい（以下に記載）。選択デバイスがＯＴＳとして形成される場合、ＯＴＳは、関連する記憶素子に使用したのと同じまたは異なるカルコゲナイド材料等の、カルコゲナイド材料を含むことができる。
図２のエリアＡは、導電性延長部２０６と記憶素子の材料を含む、ビア２３０に形成された材料の断面図である。図２のエリアＡは、スタック２２４の上に形成された構造の断面図も示す。様々な実施形態によると、選択デバイスとメモリセルは、領域２２２に示すようにＭＳＭＣＭ構成で直列に配置される。ここで、Ｍは、任意の導体であてよく、Ｓは、任意のＮＯＤ材料であってよく、Ｃは任意の抵抗スイッチングメモリセル材料（または、材料のスタック）であってよい。図２のエリアＡに示すように、導線２０２はＭＳＭＣＭ構成の１つのＭに該当し、導体材料２３２は第２のＭに該当し、ビット線２０４は第３のＭに該当する。非金属材料２３４は、ＭＳＭＣＭ構成のＳに該当し、記憶素子材料２１２はＣに該当する。
図２は、例えば、各導線２０２の中を通って、基板２０１まで延びる導電性延長部２０６を示している。メモリセル１０８は、導電性延長部２０６が通る導線２０２に近い各領域２２２に形成される。各領域２２２のメモリセル１０８は、図１に示すメモリセル１０８等のメモリセルに該当してよい。導電性延長部２０６は、例えば、スタック２２４の上の層に形成されたビット線２０４に連結することができる。
ビット線２０４及び導電性延長部２０６は、それぞれ、金属、例えば、タングステン（Ｗ）等の導電性材料で形成することができる。ビット線２０４及び導電性延長部２０６は、それぞれ、同じ導電性材料で形成することができる。しかしながら、本発明の実施形態は、それに限定されず、一部の実施形態によると、ビット線２０４及び導電性延長部２０６は、互いに連結され、異なる導電性材料で形成してよい。
図２のエリアＡは、ビア２３０内に、ビア２３０の最外径に、かつ、導線２０２の凹部に形成された内側同心導体材料２３２の隣に形成された記憶素子材料２２０、例えば、抵抗スイッチング材料を示す。記憶素子材料２２０は、メモリセルのアクティブ領域を含む。図２のエリアＡは、ビア２３０内で、記憶素子材料２２０と導電性延長部２０６との間に形成されたバッファ材料２１８も示す。バッファ材料２１８は、導電性延長部２０６の周りに同心状に配置され、記憶素子材料２２０はバッファ材料２１８の周りに同心状に配置される。本明細書では、「バッファ材料」という語は、イオン溜、固体電解質イオン導体、及び、イオン拡散バリアの少なくとも１つを実施することができる複数の材料を含んでよい。
様々な実施形態によると、記憶素子材料２２０は、相変化物質（ＰＣＭ）であり、選択デバイス、例えば、内側同心導体材料２３２は、例えば、カルコゲナイド等のＯＴＳ材料で形成され、バッファ材料２１８はない。
様々な実施形態によると、記憶素子材料２２０は、絶縁金属酸化物等、ＰＣＭ以外の材料であり、バッファ材料２１８は、酸素アニオンや金属カチオンのためのイオン溜である。図２では、バッファ材料２１８は導電性延長部２０６に隣接して配置され、記憶素子材料２２０はバッファ材料２１８と同心状に配置してよいとなっているが、本開示の実施形態は、それに限定されない。様々な実施形態によると、記憶素子材料２２０は、導電性延長部２０６の近くに配置することができ、バッファ材料２１８は記憶素子材料２２０と同心状に配置することができる。
例えば、記憶素子材料２２０／バッファ材料２１８と、セル選択デバイス材料（単数または複数）との間に形成された材料（単数または複数）が、記憶素子材料２２０／バッファ材料２１８と選択デバイス材料（単数または複数）とを分離、及び／または、それらの間に保護を提供して、例えば、組成物が混じるのを軽減するように、追加の材料が、導電性延長部２０６と各導線２０２との間に同心状に形成されてよい。
導電性延長部２０６、同心バッファ材料２１８、及び、記憶素子材料２２０が各導線２０２の近くを通る例においては、（各セル選択デバイスと直列に接続された記憶素子を含む）同心メモリセルを、導電性延長部２０６と導線２０２との間に形成することができる。同心メモリセルは、導線２０２が形成されるのと実質的に同じ層に形成することができるので、同心メモリセル１０８は、導線２０２と実質的に同一平面上となる。
図２のエリアＡに示すように、ビア２３０に形成された導電性延長部２０６は、スタック２２４の上に形成されたビット線２０４に連結することができ、ビア２３０に形成された同心バッファ材料２１８は、スタック２２４の上に形成されたバッファ材料２１０に連結することができ、ビア２３０に形成された記憶素子材料２２０は、スタック２２４の上に形成された記憶素子材料２１２に連結することができる。記憶素子材料２１２、バッファ材料２１０、及び、ビット線２０４は、スタック２２４上に形成された隔離材料２１４間のスタック２２４上に、成膜、または、例えば、デュアルダマシン成膜プロセスによって形成することができる。
記憶素子材料２２０及び／または記憶素子材料２１２は、抵抗変化記憶素子材料であってよく、例えば、とりわけＰＣＭ等の抵抗変化記憶素子材料を含んでよい。抵抗変化記憶素子がＰＣＭを含む実施形態においては、相変化物質は、例えば、とりわけＩｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７等のインジウム（Ｉｎ）‐アンチモン（Ｓｂ）‐テルリウム（Ｔｅ）（ＩＳＴ）材料、または、例えば、Ｇｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ４Ｓｂ４Ｔｅ７等ゲルマニウム（Ｇｅ）‐アンチモン（Ｓｂ）‐テルリウム（Ｔｅ）（ＧＳＴ）材料、のカルコゲナイド合金等であってよい。本明細書で使用する、ハイフンで結んだ化学成分表記は個々の混合物または化合物に含まれる元素を示し、示した元素を含む全ての化学量比（stoichiometries）を表すものとする。他の相変化物質は、例えば、Ｇｅ‐Ｔｅ、Ｉｎ‐Ｓｅ、Ｓｂ‐Ｔｅ、Ｇａ‐Ｓｂ、Ｉｎ‐Ｓｂ、Ａｓ‐Ｔｅ、Ａｌ‐Ｔｅ、Ｇｅ‐Ｓｂ‐Ｔｅ、Ｔｅ‐Ｇｅ‐Ａｓ、Ｉｎ‐Ｓｂ‐Ｔｅ、Ｔｅ‐Ｓｎ‐Ｓｅ、Ｇｅ‐Ｓｅ‐Ｇａ、Ｂｉ‐Ｓｅ‐Ｓｂ、Ｇａ‐Ｓｅ‐Ｔｅ、Ｓｎ‐Ｓｂ‐Ｔｅ、Ｉｎ‐Ｓｂ‐Ｇｅ、Ｔｅ‐Ｇｅ‐Ｓｂ‐Ｓ、Ｔｅ‐Ｇｅ‐Ｓｎ‐Ｏ、Ｔｅ‐Ｇｅ‐Ｓｎ‐Ａｕ、Ｐｄ‐Ｔｅ‐Ｇｅ‐Ｓｎ、Ｉｎ‐Ｓｅ‐Ｔｉ‐Ｃｏ、Ｇｅ‐Ｓｂ‐Ｔｅ‐Ｐｄ、Ｇｅ‐Ｓｂ‐Ｔｅ‐Ｃｏ、Ｓｂ‐Ｔｅ‐Ｂｉ‐Ｓｅ、Ａｇ‐Ｉｎ‐Ｓｂ‐Ｔｅ、Ｇｅ‐Ｓｂ‐Ｓｅ‐Ｔｅ、Ｇｅ‐Ｓｎ‐Ｓｂ‐Ｔｅ、Ｇｅ‐Ｔｅ‐Ｓｎ‐Ｎｉ、Ｇｅ‐Ｔｅ‐Ｓｎ‐Ｐｄ、及び、Ｇｅ‐Ｔｅ‐Ｓｎ‐Ｐｔを含み得る。抵抗変化材料の他の例は、二元金属酸化物材料、または、例えば、遷移金属、アルカリ土類金属、及び／または、希土類金属の２つまたはそれ以上の金属を含む混合原子価酸化物を含む。実施形態は、メモリセルの記憶素子に関連付けられた特定の抵抗変化材料（単数または複数）に限定されない。例えば、記憶素子の形成に用いることができる抵抗変化材料の他の例は、とりわけカルコゲナイド材料、巨大磁気抵抗材料、及び／または、様々なポリマーベースの抵抗変化材料等を含む。
相変化物質と直列に形成された選択デバイスを含むメモリセルは、相変化物質及びスイッチ（ＰＣＭＳ）メモリセルと呼んでよい。様々な実施形態において、同心状に形成された記憶素子は、二端子相変化記憶素子として機能することができる。しかしながら、本開示の実施形態は、ＰＣＭＳクロスポイントアレイにも特定のセル選択スイッチにも限定されない。例えば、本開示の方法及び装置は、例えば、メモリセルの中でも、とりわけ抵抗ランダムアクセスメモリ（ＲＲＡＭ）セル、導電ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）セル、及び／または、スピントルクトランスファーランダムアクセスメモリ（ＳＴＴ‐ＲＡＭ）セル等、他のクロスポイントアレイにも適用することができる。
様々な実施形態において、抵抗変化記憶素子材料は、選択デバイス材料と同じ材料（単数または複数）を１つまたは複数含んでよい。例えば、一連の選択デバイスと記憶素子は、相補的な背面結合（ｂａｃｋ‐ｔｏ‐ｂａｃｋ）記憶デバイス構成を含んでよい。しかしながら、実施形態はそれらに限らない。例えば、抵抗変化記憶素子材料及び選択デバイス材料（単数または複数）は、異なる材料を含むことができる。
様々な実施形態において、同心状に配置された選択デバイスは、例えば、二端子ＯＴＳとして構成されてよい。ＯＴＳ材料（単数または複数）は、例えば、ＯＴＳに印加された電圧に反応するカルコゲナイド材料を含んでよい。閾値電圧未満の電圧が印加されると、ＯＴＳは、「ｏｆｆ」状態、例えば、非導電状態のままである。あるいは、ＯＴＳに印加された閾値電圧を超える電圧に応答して、ＯＴＳは、「ｏｎ」状態、例えば、導電状態になる。閾値電圧近くの印加電圧に応答して、ＯＴＳの電圧は、保持電圧に「急速に戻って」よい。
本明細書に記載及び図示した材料は、レイヤとして形成されてよいが、それに限られず、他の三次元構成で形成されてよい。製造技術は、図４Ａ〜４Ｆに関してさらに記載する。
図３は、本開示の様々な実施形態に係る、同心選択デバイスを備える同心メモリセル３０８の、導線の格子内の位置を示す。図３は、メモリアレイ３００の一部分の上面図を示す。メモリアレイ３００は、複数の導線３０２、例えば、ワード線と、導線３０２に垂直に配置された複数の導線３０４、例えば、ビット線とを含む。他の層の導線３０２、例えば、他の層のワード線が、図３に示すワード線の下に存在してよい。導線３０２と導線３０４は、重なり合って、導線の格子を形成する。
図３においては、図１、図２に示し、記載した同心メモリセルと類似の構造を有する同心メモリセル３０８は、導線３０２と導線３０４が重なる位置に形成される。すなわち、同心メモリセル３０８は、上から見て、導線３０２と導線３０４が交わって見える所に形成されてよい。しかしながら、導線３０２及び導線３０４は、異なる層に形成されるので、実際は互いに交わっていない。１つの同心メモリセル３０８は、例えば、複数の導線の層の各層で、各ワード線とビット線が重なる近くに形成することができる。
図３は、各導線３０２を通る、例えば、各導線３０２の中心線を通る、導電性延長部３１６を断面で示す。バッファ材料３１８は、導電性延長部３１６の周りに同心状に配置される。記憶素子材料３２０、例えば、抵抗スイッチング材料は、バッファ材料３１８の周りに同心状に配置される。選択デバイスを形成する材料は、記憶素子材料３２０の周りに同心状に配置される。図３は、記憶素子材料３２０の周りに同心状に配置された内側同心導体材料３３２と、内側同心導体材料３３２の周りに同心状に配置された外側同心半導体材料３３４とを示す。
図３は、導電性延長部３１６の断面が各導線３０２によって完全に取り囲まれるように、各導線３０２の中を通る導電性延長部３１６を示すが、本開示の実施形態は、それに限れず、導電性延長部３１６は、導電性延長部３１６が導線３０２によって完全には取り囲まれないように、各導線３０２の一部と交差するように配置することができる。すなわち、導電性延長部３１６は、各導線３０２及び／または３０４の中心線と交差しないように配置することができる。あるいは、導電性延長部３１６は、各導線３０２の部分を通るのではなく、各導線３０２の近くを通るように配置することができる。近くとは、メモリセル３０８が、導電性延長部３１６と導線３０２との間で動作可能に形成されるほど十分に近いということを意図している。
同心メモリセル３０８の構造は、円形のフットプリントを有して図３に記載されている。メモリセル３０８の半径を「ｒ」とすると、メモリセル３０８と導線３０２との間の電流が流れる円周は２πｒである。様々な実施形態によると、円周選択デバイスを有するメモリセル構成の長所は、選択デバイスと記憶素子との間のインタフェース面積が増えることである。よって、一定の電流密度をサポートできる選択デバイスに関しては、円周選択デバイスと記憶素子とのインタフェース面積が大きくなると、記憶素子の電流は比例して大きくなる。円周選択デバイスと記憶素子との間のインタフェース面積の増加は、円周と導線３０２の太さに比例する。すなわち、円周選択デバイスと記憶素子との間のインタフェース面積は、導線３０２の太さを変えることによって、または、円周選択デバイスの円周を変えることによって、変更することができる。
本開示の図３に示された同心メモリセル、例えば、３０８の有効なサイズは、記憶素子材料３２０及び／またはセル選択デバイス材料（単数または複数）、例えば、３３２及び３３４の同軸配置及び体積のために、他のメモリセル構成と比べて、大きくなり得る。このように、選択デバイスを備える単一の同心メモリセル３０８は、所与の技術ノードに関して最小サイズでなくてよい。しかしながら、この製造プロセスによって、各追加の層に対して、導線３０２、例えば、ワード線、及び、導線３０４、例えば、ビット線を画定する必要がないので、比例的にアレイマスクカウントを増やすことなく、同じエリアフットプリント内に数層のメモリセルのスタッキングが可能になる。
図３では、バッファ材料３１８と記憶素子材料３２０が、導電性延長部３１６に隣接して配置され、選択デバイス材料、例えば、３３２、３３４が、バッファ材料３１８及び記憶素子材料３２０に同心状に配置されているが、本開示の実施形態はそれに限られず、様々な材料を、例えば、逆の順等の異なった順で配置することができる。さらに、図３は、周方向の材料の寸法が、様々な材料に関して大体等しいことを示しているが、本開示の実施形態は、それに限られず、絶対尺度で、または、他の材料と相対的に、図示の寸法と異なってもよい。また、材料の厚さは、図２では等しく示されているが、本開示の実施形態はそれに限られず、絶対尺度で、または、他の材料と相対的に、図示の厚さと異なってもよい。
図３に示すように、導電性延長部３１６は、また、導線３０４の中心線の位置を通って垂直に延びるように配置することができる。しかしながら、実施形態はそれに限られず、導電性延長部３１６は、例えば、図３に示す位置から少し水平方向の位置を変えることによって、導線３０２の中心線を通りながらも中心線の位置からオフセットして各導線３０４に連結することができる。
図４Ａ〜４Ｆは、本開示の様々な実施形態に係る、（同心）選択デバイス、例えば、スイッチングデバイスを備える同心メモリセルの三次元メモリアレイを形成するプロセスフローを簡単に示した図である。図４Ａ〜図４Ｆに示す図は、図２に示す断面の斜視図と同様である。図４Ａ〜４Ｆに示すプロセスフローの結果、図２、図３に関して述べたように、別個のメモリセルに関連付けられた選択デバイス材料（単数または複数）が、ビアが形成された半径方向距離を超えたワード線の凹部に、記憶素子と同心状に成膜される。
図４Ａは、基板４０１等のエッチングストップ材料の上に、誘電体等の絶縁材料４２８と、導電性材料４０２とが幾つか交互に成膜しているのを示す。ビア４３０の形成によって、導電性材料４０２と絶縁材料４２８の一部を取り除くことができる。ビア４３０は、導電性材料４０２のフットプリントを、全体的にまたは部分的に通ってよい。ビア４３０は、例えば、交互になった絶縁材料４２８と導電性材料４０２を通して、エッチングされてよく、基板４０１で止まる。ビア４３０形成後、または、一部の実施形態においては、形成中、導電性材料４０２に凹部が設けられ、凹部４３８を含む図４Ａに示す構成となる。導電性材料４０２の凹部４３８は、ウェットエッチング等の無方向性エッチング、例えば、ＴｉＮ導電性材料４０２に対するＳＣ１ Ｃｌｅａｎによって、例えば、ビア４３０の導電性材料４０２が露出した領域を選択的にエッチングして、形成することができる。
図４Ｂは、ビア４３０に成膜された、外側選択デバイス材料４３４、例えば、外側同心半導体材料を示す。例えば、外側選択デバイス材料４３４は、ビア４３０の側壁に、ＣＶＤ、ＡＬＤ等によって、例えば、コンフォーマルに成膜させて、図に示すように、導線に対応する導電性材料４０２の凹部４３８も埋めることができる。
本明細書に記載の材料は、特に、スピンコーティング、ブランケットコーティング、低圧ＣＶＤやプラズマ化学蒸着（ＰＥＣＶＤ）等の化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、プラズマＡＬＤ、熱分解、及び／または、熱成長を含むが、それらに限定されない様々な薄膜技術によって形成されてよい。本明細書に記載の一部の材料、例えば、直接的な「視線（ｌｉｎｅ−ｏｆ−ｓｉｇｈｔ）」アクセシビリティを提供する一部のスタックは、アスペクト比があまりに高くなければ、物理蒸着（ＰＶＤ）によって形成されてよい。
ビアのアスペクト比の制約と、外側選択デバイス材料４３４（及び、凹部４３８を含むビア４３０に成膜される他の材料）の成膜に用いられる成膜プロセスの種類は、例えば、ダイオード等の選択デバイスの電流密度に基づいて、例えば、決定されてよい。例えば、ＰＶＤは、１〜５層、例えば、導電性材料４０２（プラス、中間の絶縁材４２８）の数に対して２０ｎｍ〜６０ｎｍの範囲のメモリセル直径に対して用いることができ、これは、４：１〜６：１の範囲のビア４３０のアスペクト比、例えば、３Ｅ６オングストローム／ｃｍ２に該当する。ＡＬＤは、１４〜１９層、例えば、導電性材料４０２（プラス、中間の絶縁材４２８）の数に対して、２０ｎｍ〜６０ｎｍの範囲の選択デバイスを有するメモリセル直径に対して用いることができ、これは、９：１〜１１：１を超え（１１．５：１未満）の範囲のビア４３０のアスペクト比、例えば、１Ｅ６オングストローム／ｃｍ２に該当する。
図４Ｃは、外側選択デバイス材料４３４、例えば、外側同心半導体材料をビア４３０内と凹部４３８の一部から除去後、凹部４４０を残した外側選択デバイス材料４３４を示す。凹部４４０は、図４Ａに示す凹部４３８より体積が少ない。外側選択デバイス材料４３４は、図４Ｃに示すように、例えば、スペーサエッチング（または、代替で、ウェットエッチバック）によって取り除かれて、外側選択デバイス材料４３４を層間で分離することができる。
図４Ｄは、例えば、ＣＶＤ、ＡＬＤ等によって、ビア４３０に成膜された内側選択デバイス材料４３２、例えば、内側同心導体材料を示す。例えば、内側選択デバイス材料４３２は、ビア４３０の側壁にコンフォーマルに成膜させることができて、図４Ｃに示す導電性材料４０２の凹部４４０も埋める。内側選択デバイス材料４３２は、外側選択デバイス材料４３４の成膜に関して上記した薄膜技術等の様々な薄膜技術によって形成されてよい。
図４Ｅは、スタック（図２に示す２２４）の上面、すなわち、上部絶縁材料４２８の上部と、ビア４３０内、例えば、側壁及び底部、から内側選択デバイス材料４３２を除去後、図４Ｃに示す内側選択デバイス材料４３２の凹部４４０を残した図を示す。内側選択デバイス材料４３２は、例えば、スペーサエッチング（または、代替で、ウェットエッチバック）によって、図４Ｅに示すように除去されて、内側選択デバイス材料４３２を層間で分離することができる。内側選択デバイス材料４３２が凹部４４０に残ったままであるのが望ましいので（図４Ｃに示すように）、ビア４３０からの内側選択デバイス材料４３２の除去には、方向性、例えば、異方性のドライエッチングを用いることができる。
図４Ｅに示すように、凹部４４０が内側選択デバイス材料４３２で埋められ、過剰分がビア４３０内から取り除かれた後、さらなる処理は、図４Ｆに示すように、様々な材料をビア４３０に成膜させることを含んでよい。ビット線４０４は、他の材料と共に、スタック上にパターニングすることができる。例えば、同心記憶素子材料、同心バッファ材料、及び、導電性延長部材料は、ビア４３０に形成することができ、記憶素子材料４１２、バッファ材料４１０、及び、ビット線４０４は、図２に関して先に記載したように、スタック上に形成することができる。一部の実施形態によると、様々な材料を、ビア４３０に成膜させることができ、同時に、例えば、図２に示す２０４等のビット線に関しては、スタックの最上部に成膜させることができる。一部の実施形態によると、様々な材料をビア４３０に成膜させることができ、次に、スタックを研磨して、その後、スタック上に形成された材料をパターニングする。一部の実施形態によると、様々な材料をビア４３０に成膜させることができ、そして、デュアルダマシン成膜を用いて、スタック上に材料を形成することができ、その後、スタックとビット線を研磨することができる。
本明細書では具体的な実施形態を図示し、記載したが、同じ結果を達成するために計算された配置を、示した具体的な実施形態に置き換えてよいことを、当業者は理解されよう。本開示は、本開示の様々な実施形態の適合または変形を含むことを意図している。上記は、例示のための記載であって限定のためではないことを理解されたい。上記実施形態と、本明細書に具体的に記載されていない他の実施形態を組み合わせることは、上記記載を見直すと、当業者には明らかであろう。本開示の様々な実施形態の範囲は、上記構造及び方法を用いる他の適用を含む。従って、本開示の様々な実施形態の範囲は、請求項が権利を受けるのと同等の全ての範囲と共に、請求項を参照して決定すべきである。
上記詳細な説明においては、様々な特徴を、本開示を簡素化する目的で、１つの実施形態にまとめている。開示のこの方法は、本開示で開示された実施形態が、各請求項に明示的に記載された特徴より多くの特徴を用いなければならないという意図があると解釈すべきではない。むしろ、請求項に示すように、発明の主題の特徴は、単一の開示した実施形態の全ての特徴より少ない。従って、請求項は、これによって、詳細な説明に組み込まれ、各請求項は、個別の実施形態として自立している。

Claims (12)

  1. 基板に沿って延在する複数の第１の導線を含むスタックであって、前記複数の第１の導線が絶縁材によって互いに分離されて積層されているスタックと、
    前記スタック上に前記複数の第１の導線に直交する方向に沿って延在する少なくとも１つの第２の導線であって、前記スタック側の第１の底面、前記スタック側とは反対側の表面、ならびに前記第１の底面と前記表面とをつなぐ第１の側面を有する少なくとも１つの第２の導線と、
    前記少なくとも１つの第２の導線の前記第１の底面の一部から前記第１の底面の幅よりも小さい幅を持って前記基板に対して垂直下方に伸びることにより前記複数の第１の導線のそれぞれと交差するように設けられた少なくとも１つの導電性延長部であって、前記基板側の第２の底面、並びに前記第２の底面と前記少なくとも１つの第２の導線の前記第１の底面とをつなぐ第２の側面を有する少なくとも１つの導電性延長部と、
    前記少なくとも１つの第２の導線の前記第１の側面および前記第１の底面ならびに前記少なくとも１つの導電性延長部の前記第２の側面および前記第２の底面に沿って連続的に形成された記憶素子材料と、
    それぞれが前記記憶素子材料と前記複数の第１の導線の対応する第１の導線との間に配置された複数の選択デバイスと、
    を含むメモリアレイ。
  2. 前記選択デバイスは、内側同心導体材料と前記内側同心導体材料を囲むように配置された外側同心非金属材料とを含む、請求項１に記載のメモリアレイ。
  3. 前記外側同心非金属材料は、半導体材料と絶縁体材料が交互になった層状スタックを含む、請求項２に記載のメモリアレイ。
  4. 前記選択デバイスは、
    金属‐絶縁体‐金属選択デバイス、
    金属‐半導体‐金属選択デバイス、及び、
    オボニック閾値スイッチ、
    の１つである、請求項１〜３のいずれかに記載のメモリアレイ。
  5. 前記第２の導線の前記第１の底面及び前記第１の側面ならびに前記導電性延長部の第２の底面及び前記第２の側面に沿って配置されたバッファ材料であって、その一部が前記導電性延長部と前記記憶素子材料との間に位置するバッファ材料をさらに含む、請求項１〜４のいずれかに記載のメモリアレイ。
  6. 前記記憶素子材料は、前記複数の第１の導線を分ける前記絶縁材に半径方向に隣接し、
    前記選択デバイスを含む複数の材料が、前記記憶素子材料を囲むように環状に配置され、かつ、前記複数の第１の導線のそれぞれに半径方向に隣接し、
    前記内側同心導体材料を囲むように配置された前記外側同心非金属材料は、前記内側同心導体材料の少なくとも第１表面と第２表面とに配置される、請求項２記載のメモリアレイ。
  7. メモリアレイを形成する方法であって、
    基板に沿って延在する複数の第１の導線を含むスタックであって、前記複数の第１の導線が絶縁材によって互いに分離されて積層されているスタックを形成することと、
    前記スタックを前記基板に対して垂直方向に通るビアであって、その少なくとも一部が、前記複数の第１の導線のそれぞれの中を通るビアを形成することと、
    前記ビアに隣接する前記複数の第１の導線の少なくとも１つに凹部を形成することと、
    前記凹部に選択デバイスを形成することと、
    前記スタック上に隔離材料層を形成することと、
    前記隔離材料層に前記複数の第１の導線と直交する方向に延在する溝を形成することであって、その一部で前記ビアと連結する溝を形成することと、
    前記溝の内壁と前記ビアの内壁に沿って記憶素子材料を形成することと、
    前記記憶素子材料を介して前記ビア及び前記溝を埋めるように導電性材料を形成することと、
    前記隔離材料層が露出するまで前記導電性材料の一部を研磨することによって、前記ビア内に残した前記導電性材料を含む導電性延長部と、前記溝内に残した前記導電性材料を含む第２の導線とを一体として形成することと、
    を含む方法。
  8. 前記導電性材料を形成する前に、前記ビア内及び前記溝内に前記記憶素子材料を覆うようにしてバッファ材料を形成することをさらに含む、請求項７に記載の方法。
  9. 前記凹部に選択デバイスを形成することは、
    前記凹部に非金属材料を形成することと、
    前記凹部に導体材料を形成することと、
    を含む、請求項７又は８に記載の方法。
  10. 前記凹部に選択デバイスを形成することは、
    最初に、前記凹部に前記非金属材料を形成することと、
    次に、前記凹部に前記導体材料を形成することと、
    を含む、請求項９に記載の方法
  11. 前記凹部に前記非金属材料を形成することは、
    前記凹部に半導体材料を成膜させることと、
    前記凹部の前記半導体材料の一部のみを取り除いて第２の凹部を形成することと、
    を含む、請求項９に記載の方法。
  12. 前記凹部を形成することは、前記ビアの壁の前記第１の導線のぞれぞれの露出された領域に、前記絶縁材よりも前記第１の導線に選択的な無方向性エッチングによって、前記凹部を形成することを含み、
    前記凹部に前記導体材料を形成することは、
    前記凹部内に前記導体材料を成膜させることと、
    前記凹部内でない箇所の前記導体材料を取り除くことと、
    を含む、請求項９に記載の方法。
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