KR101960214B1 - 메모리 어레이 형성 방법 - Google Patents

메모리 어레이 형성 방법 Download PDF

Info

Publication number
KR101960214B1
KR101960214B1 KR1020177036848A KR20177036848A KR101960214B1 KR 101960214 B1 KR101960214 B1 KR 101960214B1 KR 1020177036848 A KR1020177036848 A KR 1020177036848A KR 20177036848 A KR20177036848 A KR 20177036848A KR 101960214 B1 KR101960214 B1 KR 101960214B1
Authority
KR
South Korea
Prior art keywords
forming
conductive
selection device
lines
memory array
Prior art date
Application number
KR1020177036848A
Other languages
English (en)
Other versions
KR20180001578A (ko
Inventor
디.브이. 니르말 라마스워미
스콧 이. 실스
구르테즈 에스. 산두
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20180001578A publication Critical patent/KR20180001578A/ko
Application granted granted Critical
Publication of KR101960214B1 publication Critical patent/KR101960214B1/ko

Links

Images

Classifications

    • H01L27/249—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H01L27/2409—
    • H01L27/2418—
    • H01L27/2427—
    • H01L45/06—
    • H01L45/08—
    • H01L45/085—
    • H01L45/1226—
    • H01L45/143—
    • H01L45/144—
    • H01L45/146—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/22—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the metal-insulator-metal type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Semiconductor Memories (AREA)

Abstract

3차원 메모리 어레이 그 형성 방법이 제공된다. 3차원 메모리 어레이의 한 예는, 적어도 하나의 절연 물질에 의해 서로로부터 분리되는 복수의 제 1 전도 라인을 포함하는 스택과, 상기 복수의 제 1 전도 라인에 실질적으로 수직으로 연장되도록 배열되는 적어도 하나의 전도 연장부 - 적어도 하나의 전도 연장부가 상기 복수의 제 1 전도 라인 각각과 교차함 - 를 포함할 수 있다. 저장 요소 물질은 적어도 하나의 전도 연장부 주위로 배열되고, 선택 디바이스는 저장 요소 물질 주위로 배열된다. 저장 요소 물질은 복수의 제 1 전도 라인을 분리시키는 절연 물질에 반경 방향으로 인접하여 위치하고, 상기 저장 요소 물질 주위로 배열되는 복수의 물질은 상기 복수의 제 1 전도 라인 각각과 반경 방향으로 인접하여 위치한다.

Description

메모리 어레이 형성 방법 {METHOD OF FORMING A MEMORY ARRAY}
본 발명은 일반적으로 반도체 디바이스에 관한 것이고, 특히, 선택 디바이스를 갖춘 3차원 메모리 어레이 및 그 형성 방법에 관한 것이다.
메모리 디바이스는 컴퓨터 또는 다른 전자 디바이스 내 내장형, 반도체, 집적 회로로 제공되는 것이 일반적이다. 여러가지 종류의 메모리가 있으며, 예를 들어, 다른 것들 중에서도, 랜덤-액세스 메모리(RAM), 읽기 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 가변 저항 메모리 및 플래시 메모리가 있다. 가변 저항 메모리의 유형은 다른 것들 중에서도, 상변화 물질(PCM) 메모리, 프로그래머블 전도체 메모리, 저항성 랜덤 액세스 메모리(RRAM)을 포함한다.
메모리 디바이스는 높은 메모리 밀도, 높은 신뢰성, 및 전력없이 데이터 보유를 필요로하는 폭넓은 범위의 전자 응용예를 위한 비휘발성 메모리로 사용된다. 비휘발성 메모리는 예를 들어, 개인용 컴퓨터, 휴대용 메모리 스틱, 고상 드라이브(SSD), 디지털 카메라, 셀룰러 폰, MP3와 같은 휴대형 음악 재생기, 영화 재생기, 및 다른 전자 디바이스에 사용될 수 있다.
메모리 디바이스 제조와 관련된 제한사항은 메모리 디바이스의 크기 감소, 메모리 디바이스의 저장 밀도 증가, 및/또는 메모리 디바이스 비용 제한을 포함한다. 일부 메모리 디바이스는 2차원 어레이에 배열되는 메모리 셀을 포함하고, 이 경우 메모리 셀은 모두 동일 평면에 배열된다. 이에 반해, 다양한 메모리 디바이스는 복수 레벨의 메모리 셀을 가진 3차원(3D) 어레이로 배열되는 메모리 셀을 포함한다. 선택 디바이스는 3D 어레이의 메모리 셀들 중 특정 메모리 셀을 선택하는데 사용될 수 있다.
도 1은 본 발명의 다수의 실시예에 따른 3차원 메모리 어레이를 도시한다.
도 2는 본 발명의 다수의 실시예에 따른 선택 디바이스를 가진 3차원 메모리 어레이의 다양한 단면의 사시도를 도시한다.
도 3은 본 발명의 다수의 실시예에 따라, 전도 라인들의 그리드 내에 동심 선택 디바이스를 가진 동심 메모리 셀들의 위치를 도시한다.
도 4A-4F는 본 발명의 다수의 실시예에 따라 동심 선택 디바이스를 가진 동심 메모리 셀들의 3차원 메모리 어레이를 형성하기 위한 단순화된 프로세스 흐름도를 도시한다.
선택 디바이스를 갖춘 3차원(3D) 메모리 어레이 및 그 형성 방법이 제공된다. 일례의 3D 메모리 어레이는 적어도 하나의 절연 물질에 의해 서로로부터 분리되는 복수의 제 1 전도 라인을 포함하는 스택(stack)과, 상기 복수의 제 1 전도 라인에 실질적으로 수직으로 연장되도록 배열되는 적어도 하나의 전도 연장부 - 적어도 하나의 전도 연장부가 상기 복수의 제 1 전도 라인 각각과 교차함 - 를 포함할 수 있다. 저장 요소 물질은 적어도 하나의 전도 연장부 주위로 배열되고, 선택 디바이스는 저장 요소 물질 주위로 배열된다. 저장 요소 물질은 복수의 제 1 전도 라인을 분리시키는 절연 물질에 반경 방향으로 인접하여 위치하고, 상기 저장 요소 물질 주위로 배열되는 복수의 물질은 상기 복수의 제 1 전도 라인 각각과 반경 방향으로 인접하여 위치한다.
본 발명의 다수의 실시예는 메모리 셀 및 관련 선택 디바이스, 가령, 액세스 디바이스의 동심 집적을 구현한다. 개시되는 3차원 메모리 어레이는 기존의 2차원 메모리 어레이보다 더 조밀할 수 있다. 더욱이, 제조 프로세스는, 가령, 3D 어레이 형성과 관련한 마스크 카운트를 감소시킴으로써, 이전 기법에 비해 덜 복잡하고 덜 비싸다.
본 발명에 따라 형성되는 선택 디바이스를 가진 메모리 셀들을 구비한 3D 메모리 어레이의 장점은 원주적 메모리 셀 영역을 이용한 메모리 셀 전류 증가를 포함한다. 메모리 셀 영역은 적어도 부분적으로, 전도 라인 - 가령, 워드 라인 - 두께에 의해, 맞춤화될 수 있고, 따라서, 다이 크기 임팩트를 최소화시킬 수 있다. 3D 메모리 어레이 형성을 위한 본 발명의 다양한 방법들은 활성 메모리 셀 영역 근처에서 에칭 또는 화학-기계적 폴리싱(CMP)이 필요없는 이점을 가진다.
본 발명의 다음의 상세한 설명에서, 그 일부분을 형성하는 첨부 도면을 참조하며, 이러한 도면은 발명의 하나 이상의 실시예가 어떻게 실시될 수 있는지를 도해로서 도시한다. 실시예들은 본 발명의 실시예들을 당 업자가 실시할 수 있을 정도로 충분히 상세하게 설명되며, 다른 실시예도 사용될 수 있고, 프로세스, 전기적, 및/또는 구조적 변화가 본 발명의 범위로부터 벗어나지 않으면서 이루어질 수 있다.
여기서의 도면들은 첫번째 자리(또는 자리들)이 도면의 번호에 대응하고 나머지 자리들은 도면 내 요소 또는 구성요소를 식별한다. 서로 다른 도면들 간의 유사한 요소 또는 구성요소는 유사한 자리의 이용에 의해 식별될 수 있다. 예를 들어, 102는 도 1의 요소 "02"를 참조할 수 있고, 유사 요소가 도 2에서 202로 참조될 수 있다. 또한, 여기서 사용되듯이, "다수의" 특정 요소 및/또는 특징부는 이러한 요소 및/또는 특징부들의 하나 이상을 나타낼 수 있다.
여기서 사용되듯이, "실질적으로"라는 용어는 변형된 특성이 절대적일 필요가 없이, 특성의 장점을 실현하도록 충분히 가까움을 의미한다. 예를 들어, "실질적으로 평행한"이라 함은 절대적인 평행성으로 제한되지 않고, 적어도 수직 배향보다는 평행 배향에 가까운 배향을 포함할 수 있다. 마찬가지로, "실질적으로 직교하는"은 절대적인 직교성에 제한되지 않으며, 적어도 평행 배향보다는 수직 배향에 가까운 배향을 포함할 수 있다.
도 1은 본 발명의 실시예에 따른 3차원 메모리 어레이(100)를 도시한다. 워드 라인(WL)이라고 불릴 수 있는 액세스 라인이 복수의 레벨 - 가령, 높이, 데크, 평면 - 상에 위치한다. 예를 들어, 워드 라인이 N개의 레벨 상에 배치될 수 있다. 절연 물질, 가령, 유전 물질이 워드 라인들의 레벨을 분리시킬 수 있다. 이와 같이, 절연 물질에 의해 분리되는 워드 라인들의 레벨들이 WL/절연 물질의 스택을 형성한다.
비트 라인(BL)으로 불릴 수 있는 데이터 라인은 워드 라인에 실질적으로 수직으로 배열될 수 있고, N개 레벨의 워드 라인 위의 레벨 - 가령, N+1 레벨 - 에 위치할 수 있다. 각각의 비트 라인은 워드 라인에 근접하여 다수의 전도 연장부 - 가령, 수직 연장부 - 를 가질 수 있고, 선택 디바이스를 가진 메모리 셀(108)이 수직 연장부와 워드 라인 사이에 형성된다.
메모리 어레이(100)는 복수의 워드 라인(102) 및 비트 라인(104)을 포함한다. 워드 라인(102)은 다수의 레벨로 배열된다. 워드 라인(102)은 도 1의 4개의 레벨로 배열되는 것으로 도시된다. 그러나, 워드 라인(102)가 배열될 수 있는 레벨의 수는 이러한 수치에 제한되지 않으며, 워드 라인(102)은 더 많은 또는 더 적은 수의 레벨로도 배열될 수 있다. 워드 라인(102)은 특정 레벨 내에서 실질적으로 서로 평행하게 배열된다. 워드 라인(102)은 스택 내에서 수직으로 정렬될 수 있다. 즉, 복수의 레벨 중 각각의 레벨의 워드 라인(102)은 각각의 레벨 내 동일한 상대적 위치에 위치하여, 바로 위 및/또는 바로 아래의 워드 라인(102)과 정렬될 수 있다. 절연 물질(도 1에 도시되지 않음)은 워드 라인(102)이 형성되는 레벨들 사이에, 그리고 특정 레벨의 워드 라인(102)들 사이에 위치할 수 있다.
도 1에 도시되는 바와 같이, 비트 라인(104)은 워드 라인(102)이 위치하는 레벨과는 다른 레벨에서, 가령, 워드 라인(102)이 위치하는 레벨 위에서, 서로 실질적으로 평행하게 배열될 수 있다. 예를 들어, 비트 라인(104)은 메모리 어레이(100)의 상부에 위치할 수 있다. 비트 라인(104)은 겹쳐지는 부분 - 가령, 서로 다른 레벨에서의 교차 - 을 갖도록 워드 라(102)에 실질적으로 수직으로 또한 배열될 수 있다. 그러나, 실시예는 엄격한 평행/수직 구조로 제한되지 않는다.
도 1의 각각의 워드 라인(102)에 대해 도시되는 지수는 레벨과, 특정 레벨 내 워드 라인의 위치, 가령, 순서를 표시한다. 예를 들어, 워드 라인 WL2,0은 위치 2에서 레벨 0(워드 라인 스택의 저부에 위치한 워드 라인)에 위치하는 것으로 도시되고, 워드 라인 WL2,3은 위치 2에서 레벨 3(워드 라인 스택의 상부의 워드 라인)에 위치하는 것으로 도시된다. 워드 라인(102)이 배열될 수 있는 레벨들의 수와, 각각의 레벨에서 워드 라인(102)의 수가 도 1에 도시되는 수보다 많을 수도 있고, 적을 수도 있다.
하나의 비트 라인(104)과 워드 라인(102) 스택의 각각의 겹쳐지는 부분에서, 비트 라인(104)의 전도 연장부(106)가 비트 라인(104) 및 워드 라인(102)에 실질적으로 수직으로 배향될 수 있어서, 워드 라인 스택 내 각각의 워드 라인(102)과 교차하거나, 또는 이에 근접하여 지날 수 있다. 본 발명에 따르면, 메모리 셀(108)은, 다른 도면에 개별적으로 도시되는, 저장 요소 및 선택 디바이스를 포함한다. 단순화를 위해, 도 1은 워드 라인(102)과 연장부(106)의 교차부에 위치하는 선택 디바이스를 갖춘 메모리 셀(108)을 도시한다. 즉, 비트 라인(104)의 전도 연장부(106)는 도 1에 도시되는 바와 같이, 아래의 각자의 워드 라인(102)과 교차하도록 비트 라인(104)으로부터 수직으로 연장되도록 배열될 수 있다. 예를 들어, 전도 연장부(106)는 완전히 워드 라인(102)으로 둘러싸이도록 워드 라인(102)을 통과할 수 있다.
다양한 실시예에 따르면, 전도 연장부(106)는 워드 라인(102)에 근접하여 - 가령, 인접하여, 또는, 그 적어도 일부분과 교차하도록 - 지날 수 있다. 예를 들어, 전도 연장부(106)는 워드 라인(102)에 의해 적어도 부분적으로 둘러싸이도록 워드 라인(102)의 일부분을 통과할 수 있고, 또는, 전도 연장부(106)가 워드 라인(102) 근처를 지나서, 선택 디바이스를 가진 메모리 셀(108)이 전도 연장부(106)와 워드 라인(102) 사이에 형성될 수 있다.
선택 디바이스를 가진 메모리 셀(108)들이, 서로 다른 레벨에 위치하는 워드 라인(102) 및 비트 라인(104)의 전도 연장부(106)의 교차부에서 교차점 구조로 배열되는 것으로 도 1에 도시된다. 이와 같이, 선택 디바이스를 갖는 메모리 셀(108)이 복수의 레벨로 배열될 수 있고, 각각의 레벨은 교차점 구조로 조직된 메모리 셀(108)을 가진다. 메모리 셀(108)의 레벨은 서로 다른 레벨로 형성될 수 있고, 따라서, 수직으로 적층될 수 있다. 도 1에 도시되는 3차원 메모리 어레이(100)는 공통 비트 라인(104)을 가진, 그러나 별개의 워드 라인(102)을 가진, 메모리 셀(108)을 포함할 수 있다. 워드 라인(102)의 4개의 레벨(및 메모리 셀(108)의 4개의 대응하는 레벨)이 도 1에 도시되지만, 본 발명의 실시예는 이에 제한되지 않으며, 더 많은 또는 더 적은 수의 레벨의 워드 라인(102)을 포함할 수 있다. 메모리 셀(108)은 워드 라인(102)이 형성되는 레벨과 실질적으로 동일 레벨에 형성될 수 있다.
본 발명의 다양한 실시예에 따르면, 메모리 셀(108)은 관련된 선택 디바이스와 직렬로 연결되는 저장 요소를 포함할 수 있다. 저장 요소는 예를 들어, 가변 저항 물질을 포함할 수 있고, 이는 인가되는 전기량, 가령, 전류, 전압에 응답하여 저항을 변화시킬 수 있는 물질이다. 가변 저항 물질은 다른 것들 중에서도, 다양한 이원 전이 금속 옥사이드(TMO), 페로브스카이트-유형 복합 TMO, 라지 밴드갭 하이-k 유전체, 그래핀 옥사이드, 및 상변화 물질(PCM), 가령, 칼코게나이드와 같은 논-옥사이드를 포함할 수 있다. 관련된 선택 디바이스는 예를 들어, 논-오옴 디바이스(NOD) 스택, 가령, 금속-절연체-금속(MIM) 스위치, 오보닉 임계 스위치(OTS), 또는 금속-반도체-금속(MSM) 스위치, 또는 다른 유형의 2-단자 선택 디바이스, 가령, 다이오드, 등으로 구성될 수 있다.
다양한 실시예에서, 메모리 셀(108)은 아래에서 도 2-4F와 관련하여 더 상세히 설명되는 바와 같이, 전도 연장부(106) 주위로 동심으로 형성될 수 있다. 다양한 실시예는 상변화 물질(PCM) 메모리 셀의 3차원 메모리 어레이를 포함하며, 각각의 메모리 셀은 PCM 저장 요소 및 선택 디바이스를 포함한다. 이러한 3D 메모리 어레이는 3D PCMS(상변화 물질 및 스위치)로 불릴 수 있다.
도 2는 본 발명의 다양한 실시예에 따라 선택 디바이스를 가진 3차원 메모리 어레이의 다양한 절개 사시도를 도시한다. 선택 디바이스를 가진 3D 메모리 어레이의 평면도는 도 3과 관련하여 아래에서 도시 및 설명된다. 도 2에 도시되는 다양한 구조를 형성하기 위한 한가지 예시적 방법은 도 4A-4F와 관련하여 아래에서 더 설명 및 도시된다.
도 2는 본 발명의 다양한 실시예에 따라 복수의 전도 라인에 근접하여 배치되는 선택 디바이스를 가진 동심 메모리 셀을 도시한다. 본 발명에서 "동심"이라 함은 서로를 실질적으로 둘러싸는 구조를 의미하며, 원형 형상의 풋프린트로 제한되지 않는다. 즉, 타원형, 정사각형, 장방형, 및/또는 다른 동심-배열 기하 구조와 같은, 다른 풋프린트 기하구조를 포함할 수 있다. 동심 기하구조는 도면에 도시되는 것으로 제한되지 않으며, 동일한 기하구조의 쌍으로 제한되지도 않는다. 예를 들어, 타원 기하구조가 원형 기하구조를 에워싸면서 동심을 형성할 수 있다.
도 2는 도 1에 도시되는 메모리 어레이(100)와 같은, 메모리 어레이의 일부분을 도시한다. 도 2는 전도 라인(202)들 사이에 적어도 하나의 절연 물질(228)에 의해 서로로부터 분리되는 다수의 레벨의 복수의 전도 라인(202), 가령, 워드 라인을 포함하는 스택(224)을 도시한다. 전도 연장부(206)가 복수의 전도 라인(202)에 수직으로 연장되도록 배열된다. 전도 연장부(206)가 비트 라인(204)에 일 단부에서 통신가능하게 연결된다.
전도 라인(202)은 금속, 가령, TiN과 같은 전도 물질로 형성될 수 있다. 스택(224) 내 전도 라인(202)들 간의 절연 물질(228)은 유전 물질, 가령, SiN일 수 있다. 전도 라인(202)의 스택(224)들 간의 절연 물질(226) 및 절연 물질(228)은 동일한 또는 서로 다른 유전 물질, 가령, SiOx일 수 있다.
다수의 비아(via)(230)가 예를 들어, 에칭에 의해, 절연 물질(228)과 전도 라인(202)의 스택(224)에 형성될 수 있다. 도 3과 관련하여 추가로 설명되는 바와 같이, 비아(230) 인근에서, 전도 라인(202)이 움푹 파여서, 전도 라인(202)을 통한 비아의 직경(232)이 절연 물질(228)을 통한 비아의 직경(231)보다 크게 된다. 예를 들어, TiN으로 형성되는 전도 라인(202)은 가령, Standard Clean 1(SC1)에 의해서, 레벨-간 유전체에 대해 선택적인 프로세스에 의해 움푹 파일 수 있다. SC1은 예를 들어, 일반적으로 10분 동안 75-80℃에서 NH4OH (암모늄 하이드록사이드) + H2O2 (하이드로젠 페록사이드) + H2O (물)의 1:1:5 용액으로 수행될 수 있다. 물질이 그 후, 도 2의 영역 C에 도시되는 절개 사시도에 의해 도시되는 바와 같이, 비아(230)를 통해 요홈(recess) 내로 형성, 가령, 증착될 수 있다.
본 발명의 다양한 실시예에 따르면, 전도 라인(202)의 요홈 내로 증착되는 물질은 선택 디바이스 물질 - 가령, 특정 메모리 셀(도 2의 영역 A와 관련하여 아래에서 더 논의되는 메모리 셀의 저장 요소)과 연관된 (전도 라인(202)의 전도 물질과 연계하여) 선택 디바이스를 형성하는 물질 - 일 수 있다. 이와 같이, 전도 라인(202)의 요홈 내로 증착되는, 따라서, 전도 라인(202)의 전도 물질에 인접하게 위치하는, 물질은 선택 디바이스를 포함하는 물질을 포함할 수 있다. 선택 디바이스는 예를 들어, 논-오옴 디바이스(NOD) 스택, 가령, 금속-절연체-금속(MIM) 스위치, 오보닉 임계 스위치(OTS), 또는 금속-반도체-금속(MSM) 스위치, 또는 다른 유형의 2-단자 선택 디바이스로 구성될 수 있다. 따라서, 선택 디바이스는 선택 디바이스의 일 전도체로 전도 라인(202)을 이용하여 형성된다.
도 2는 외측 동심 비-금속 물질(234) 및 내측 동심 전도체 물질(232)을 포함하는 선택 디바이스 물질을 도시한다. 도 2의 영역 B에 도시되는 사시도는 비아(230) 주위로 전도 라인(202)의 요홈 내로 증착되는 전도 물질(232) 및 비금속 물질(234)의 절개도를 도시한다. 이와 같이, 비금속 물질(234)이 2개의 전도체 사이에, 가령, 전도 라인(202)과 내측 동심 전도체 물질(232) 사이에 삽입된다. 예를 들어, 외측 동심 비금속 물질(234)은 OTS 물질, 가령, 칼코게나이드 물질, 반도체 물질, 가령, p-도핑된 실리콘(p-Si), 절연체 물질, 가령, 유전체, 복수의 반도체 및/또는 절연체를 포함하는 라멜라 스택(반도체 및 절연체의 조합을 포함), 및/또는, 논-오옴 디바이스(NOD)로 거동하는 그외 다른 비금속 전도체일 수 있다. 외측 동심 비금속 물질(234)은 요홈의 외측 직경에 형성될 수 있다.
내측 동심 전도체 물질(232)은 요홈의 내경에 형성될 수 있고, 예를 들어, 전도 라인(202) 형성에 사용된 물질과 동일한 물질, 가령, TiN으로 형성될 수 있다. 스페이서 에칭을 이용하여, 레벨들 사이에서, 선택 디바이스를, 가령, 외측 동심 비금속 물질(234) 및 내측 동심 전도체 물질(232)을 분리시킬 수 있다. 도 2에서는 전도 라인(202)에 인접한 2개의 물질, 가령, 비금속 물질(234) 및 전도체 물질(232)을 포함하는 선택 디바이스를 도시하지만, 선택 디바이스 물질은 ((아래 논의되는) 도 2 및 도 3에 도시되는 것과는 다른 개수의 물질을 포함할 수 있다. 선택 디바이스가 OTS로 형성될 경우, OTS는 관련 저장 요소에 사용되는 것과 동일한 또는 다른 칼코게나이드 물질과 같은, 칼코게나이드 물질을 포함할 수 있다.
도 2의 영역 A는 전도 연장부(206) 및 저장 요소의 물질을 포함하는, 비아(230) 내에 형성되는 물질을 통한 단면도다. 도 2의 영역 A는 스택(224) 위에 형성되는 구조물의 단면도를 또한 도시한다. 다양한 실시예에 따르면, 선택 디바이스 및 메모리 셀이 영역(222)에 도시되는 바와 같이, MSMCM 구조로 직렬로 배열되고, 이 경우에 M은 임의의 전도체, S는 임의의 NOD 물질, C는 임의의 저항성 스위칭 메모리 셀 물질(또는 물질들의 스택)이다. 도 2의 영역 A에 도시되는 바와 같이, 전도 라인(202)은 MSMCM 구조 내 하나의 M에 대응하고, 전도체 물질(232)은 제 2 M에 대응하며, 비트 라인(204)은 제 3 M에 대응한다. 비금속 물질(234)은 MSMCM 구조 내 S에 대응하고, 저장 요소 물질(212)은 C에 대응한다.
도 2는 예를 들어, 각각의 전도 라인(202)을 통과하여 기판(201)까지 연장되는 전도 연장부(206)를 도시한다. 메모리 셀(108)이 전도 연장부(206)가 통과하는 전도 라인(202)에 근접한 위치에서 각각의 영역(222)에 형성된다. 각각의 영역(222)의 메모리 셀(108)은 도 1에 도시되는 메모리 셀(108)과 같은, 메모리 셀에 대응할 수 있다. 전도 연장부(206)는 예를 들어, 스택(224) 위의 레벨에 형성되는 비트 라인(204)에 연결될 수 있다.
비트 라인(204) 및 전도 연장부(206) 각각은 금속 - 가령, 텅스텐(W) - 과 같은 전도 물질로 형성될 수 있다. 비트 라인(204) 및 전도 연장부(206) 각각은 동일 전도 물질로 형성될 수 있다. 그러나, 본 발명의 실시예는 이에 제한되지 않으며, 일부 실시예에 따르면, 비트 라인(204) 및 전도 연장부(206)가 서로 연결될 수 있고, 서로 다른 전도 물질로 형성될 수 있다.
도 2의 영역 A는 전도 라인(202)의 요홈에 형성되는 내측 동심 전도체 물질(232)에 인접하도록 비아(230)의 외측 직경에서 비아(230)에 형성되는 저장 요소 물질(220), 가령, 저항성 스위칭 물질을 도시한다. 저장 요소 물질(220)은 메모리 셀의 활성 영역을 포함한다. 도 2의 영역 A는, 버퍼 물질(218)이 전도 연장부(206) 주위로 동심으로 배열되도록 그리고 저장 요소 물질(220)이 버퍼 물질(218) 주위로 동심으로 배열되도록, 저장 요소 물질(220)과 전도 연장부(206) 사이에서 비아(230)에 형성되는 버퍼 물질(218)을 또한 도시한다. 여기서 사용되듯이, "버퍼 물질"이라는 용어는 이온 저장소, 고체 전해질 이온 전도체, 및 이온 확산 장벽 중 적어도 하나를 구현할 수 있는 복수의 물질을 포함할 수 있다.
다양한 실시예에 따르면, 저장 요소 물질(220)은 상변화 물질(PCM)이고, 선택 디바이스, 가령, 내측 동심 전도체 물질(232)은 칼코게나이드와 같은 OTS 물질로 형성되며, 버퍼 물질(218)이 존재하지 않는다.
다양한 실시예에 따르면, 저장 요소 물질(220)은 절연 금속 옥사이드와 같은 PCM과는 다르고, 버퍼 물질(218)은 산소 음이온 또는 금속 양이온의 이온 저장소다. 도 2에서는 버퍼 물질(218)이 전도 연장부(206)에 인접하여 배열되고 저장 요소 물질(220)이 버퍼 물질(218)에 동심으로 배열되는 것을 도시하지만, 본 발명의 실시예는 이에 제한되지 않는다. 다양한 실시예에 따르면, 저장 요소 물질(220)은 전도 연장부(206)에 근접하여 배열될 수 있고, 버퍼 물질(218)은 저장 요소 물질(220)에 동심으로 배열될 수 있다.
예를 들어 조성 혼합을 완화시키기 위해 선택 디바이스 물질과 저장 요소 물질(220)/버퍼 물질(218) 간에 분리 및/또는 보호 제공을 위해 셀 선택 디바이스 물질과 저장 요소 물질(220)/버퍼 물질(218) 사이에 형성되는 물질과 같이, 각자의 전도 라인(202)과 전도 연장부(206) 사이에 추가적인 물질이 동심으로 형성될 수 있다.
전도 연장부(206), 동심 버퍼 물질(218), 및 저장 요소 물질(220)이 각자의 전도 라인(202)에 근접하여 통과하는 인스턴스(instances)에서, 동심 메모리 셀(각자의 셀 선택 디바이스와 직렬로 연결되는 저장 요소를 포함함)이 전도 연장부(206)와 전도 라인(202) 사이에 형성될 수 있다. 동심 메모리 셀이 전도 라인(202)이 형성되는 레벨과 실질적으로 동일한 레벨에서 형성될 수 있어서, 동심 메모리 셀(108)이 전도 라인(202)과 실질적으로 동평면을 이루게 된다.
도 2의 영역 A에 도시되는 바와 같이, 비아(230)에 형성되는 전도 연장부(206)는 스택(224) 위에 형성되는 비트 라인(204)에 연결될 수 있고, 비아(230)에 형성되는 동심 버퍼 물질(218)은 스택(224) 위에 형성되는 버퍼 물질(210)에 연결될 수 있으며, 비아(230)에 형성되는 저장 요소 물질(220)은 스택(224) 위에 형성되는 저장 요소 물질(212)에 연결될 수 있다. 저장 요소 물질(212), 버퍼 물질(210), 및 비트 라인(204)이, 예를 들어, 증착 또는 듀얼 다마신 증착 프로세스에 의해 스택(224) 위에 형성되는 분리 물질(214) 사이에서 스택(224) 위에 형성될 수 있다.
저장 요소 물질(220) 및/또는 저장 요소 물질(212)은 가변 저항 저장 요소 물질일 수 있고, 예를 들어, 다른 가변 저항성 저장 요소 물질들 중에서도, PCM을 포함할 수 있다. 가변 저항 저장 요소가 PCM을 포함하는 실시예에서, 상변화 물질은 다른 상변화 물질 중에서도, 칼코게나이드 합금, 예를 들어, 인듐(In)-안티모니(Sb)-텔루륨(Te)(IST) 물질, 가령, In2Sb2Te5, In1Sb2Te4, In1Sb4Te7, 등, 또는, 게르마늄(Ge)-안티모니(Sb)-텔루륨(Te)(GST) 물질, 가령, Ge8Sb5Te8, Ge2Sb2Te5, Ge1Sb2Te4, Ge1Sb4Te7, Ge4Sb4Te7, 등일 수 있다. 여기서 사용되는 하이픈을 사용한 화학 조성 표기는 특정 혼합물 또는 화합물에 포함된 요소들을 표시하고, 표시된 요소들을 포함하는 모든 화학양론들을 나타내는 것을 의도한다. 다른 상변화 물질은 예를 들어, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 및 Ge-Te-Sn-Pt를 포함할 수 있다. 가변 저항 물질의 다른 예는 2개 이상의 금속, 가령, 전이 금속, 알칼라인 토류 금속, 및/또는 희토류 금속을 포함하는 이원 금속 옥사이드 물질 또는 혼합 원자가 옥사이드를 포함한다. 실시예는 메모리 셀의 저장 요소와 연관된 특정 물질 또는 특정 가변 저항 물질에 제한되지 않는다. 예를 들어, 저장 요소를 형성하는데 사용될 수 있는 가변 저항 물질의 다른 예는 칼코게나이드 물질, 거대 자기저항 물질, 및/또는 다양한 폴리머-계 가변 저항 물질을 다른 물질 중에서도 포함한다.
상변화 물질과 직렬로 형성되는 선택 디바이스를 포함하는 메모리 셀은 상변화 물질 및 스위치(PCMS) 메모리 셀로 언급될 수 있다. 다양한 실시예에서, 동심-형성되는 저장 요소는 2-단자 상변화 저장 요소로 기능할 수 있다. 그러나, 본 발명의 실시예는 PCMS 교차점 어레이 또는 특정 셀 선택 스위치로 제한되지 않는다. 예를 들어, 본 발명의 방법 및 장치는, 예를 들어, 다른 유형의 메모리 셀 중에서도, 저항성 랜덤 액세스 메모리(RRAM) 셀, 전도성 브리징 랜덤 액세스 메모리(CBRAM) 셀, 및/또는 스핀 토크 전달 랜덤 액세스 메모리(STT-RAM) 셀을 이용하는 어레이와 같은, 다른 교차점 어레이에 적용될 수 있다.
다양한 실시예에서, 가변 저항 저장 요소 물질은 선택 디바이스 물질과 동일 물질 중 하나 이상을 포함할 수 있다. 예를 들어, 일련의 선택 디바이스 및 저장 요소는 나란한 상보형 저장 디바이스 구조를 포함할 수 있다. 그러나, 실시예는 이에 제한되지 않는다. 예를 들어, 가변 저항 저장 요소 물질 및 선택 디바이스 물질은 서로 다른 물질을 포함할 수 있다.
다양한 실시예에서, 동심 배열되는 선택 디바이스는 예를 들어, 2-단자 OTS로 구성될 수 있다. OTS 물질은 예를 들어, OTS 양단의 인가 전압에 응답하는 칼코게나이드 물질을 포함할 수 있다. 임계 전압 미만의 인가 전압의 경우에, OTS는 "오프" 상태, 가령, 전기적 비전도 상태로 유지된다. 대안으로서, 임계 전압보다 큰 OTS 양단의 인가 전압에 응답하여, OTS는 "온" 상태 - 가령, 전기 전도 상태 - 에 진입한다. 임계 전압 근처의 인가 전압에 응답하여, OTS 양단의 전압은 정지 전압으로 "스냅백"(snapback)될 수 있다.
여기서 설명 및 도시되는 물질들이 계층 형태로 형성될 수 있지만, 물질은 이에 제한되지 않으며 다른 3차원 구조로 형성될 수 있다. 제조 기술은 도 4A-4Ff를 참조하여 더 논의된다.
도 3은 본 발명의 다양한 실시예에 따라 전도 라인들의 그리드 내에 동심 선택 디바이스를 가진 동심 메모리 셀(308)들의 위치를 도시한다. 도 3은 메모리 어레이(300)의 일부분의 평면도를 도시한다. 메모리 어레이(300)는 복수의 전도 라인(302), 가령, 워드 라인과, 전도 라인(302)에 수직으로 배열되는 복수의 전도 라인(304), 가령, 비트 라인을 포함한다. 다른 레벨의 전도 라인(302), 가령, 다른 레벨의 워드 라인이 도 3에 도시되는 워드 라인 아래에 존재할 수 있다. 전도 라인(302) 및 전도 라인(304)은 겹쳐져서, 전도 라인들의 그리드를 형성한다.
도 3에서, 도 1 및 2를 참조하여 도시 및 설명되는 것과 유사한 구조를 가진 동심 메모리 셀(308)들이 전도 라인(302, 304)들이 겹쳐지는 위치에 형성된다. 즉, 동심 메모리 셀(308)은 위로부터 볼 때, 전도 라인(302, 304)들이 교차하는 것으로 보이는 지점에 형성될 수 있다. 그러나, 전도 라인(302, 304)은 실제 서로 교차하지 않도록 서로 다른 레벨에 형성된다. 하나의 동심 메모리 셀(308)은 각각의 워드 라인-비트라인의 오버랩 지점에 근접하여, 가령, 복수의 전도 라인 레벨들의 각각의 레벨에서, 형성될 수 있다.
도 3은 예를 들어, 각자의 전도 라인(302)의 중심선을 통과하는, 각각의 전도 라인(302)을 통과하는 전도 연장부(316)의 단면도다. 버퍼 물질(318)이 전도 연장부(316) 주위로 동심으로 배열된다. 저장 요소 물질(320), 가령, 저항성 스위칭 물질이 버퍼 물질(318) 주위로 동심으로 배열된다. 선택 디바이스를 형성하는 물질은 저장 요소 물질(320) 주위로 동심으로 배열된다. 도 3은 저장 요소 물질(320) 주위로 동심으로 배열되는 내측 동심 전도체 물질(332)과, 내측 동심 전도체 물질(332) 주위로 동심으로 배열되는 외측 동심 반도체 물질(334)을 도시한다.
도 3에서는 전도 연장부(316)의 단면이 각자의 전도 라인(302)에 의해 완전히 둘러싸이도록 전도 라인(302)들 각각을 통과하는 전도 연장부(316)를 도시하고 있으나 본 발명의 실시예는 이에 제한되지 않고, 전도 연장부(316)는 전도 연장부(316)가 전도 라인(302)에 의해 완전히 둘러싸이지 않도록 각자의 전도 라인(302)의 일부분과 교차하도록 배열될 수 있다. 즉, 전도 연장부(316)는 각자의 전도 라인(302 및/또는 304)의 중심선과 교차하지 않도록 배열될 수 있다. 대안으로서, 전도 연장부(316)는 각자의 전도 라인(302)의 임의의 부분을 통해서보다, 각자의 전도 라인(302)에 근접하여 지나도록 배열될 수 있다. 근접성은 메모리 셀(308)이 전도 연장부(316)와 전도 라인(302) 사이에서 작동가능한 방식으로 형성되기에 충분히 가까운 것을 의미한다.
도 3에서 동심 메모리 셀(308)의 구조는 원형 풋프린트를 갖는 것으로 도시된다. 메모리 셀(308)이 반경 "r"을 가진다고 가정할 경우, 메모리 셀(308)과 전도 라인(302) 사이에서 전류가 흐르는 원주는 2πr이다. 다양한 실시예에 따르면, 원주적 선택 디바이스를 가진 메모리 셀 구조의 장점은 선택 디바이스와 저장 요소 사이의 계면 면적 증가다. 따라서, 고정 전류 밀도를 지원할 수 있는 선택 디바이스의 경우에, 저장 요소를 가진 원주적 선택 디바이스의 계면 면적이 클수록, 비례하여 저장 요소에 큰 전류를 제공할 수 있다. 원주적 선택 디바이스와 저장 요소 간의 계면 면적 증가는 전도 라인(302)의 두께 및 원주에 비례한다. 즉, 원주적 선택 디바이스와 저장 요소 간의 계면 면적은 전도 라인(302)의 두께를 변화시킴으로써, 또는, 원주 선택 디바이스의 원주를 변화시킴으로써, 변경될 수 있다.
본 발명의, 가령, 도 3에 도시되는, 동심 메모리 셀(308)의 유효 크기는 저장 요소 물질(320) 및/또는 셀 선택 디바이스 물질(가령, 332, 334)의 동축 배열 및 부피로 인해 다른 메모리 셀 구조에 비해 클 수 있다. 이와 같이, 선택 디바이스를 가진 단일 동심 메모리 셀(308)은 주어진 기술 노드에 대해 최소 크기가 아닐 수 있다. 그러나, 제조 프로세스는, 각각의 추가 레벨에 대해 전도 라인(302) - 가령, 워드 라인 - 및 전도 라인(304) - 가령 비트 라인을 형성할 필요가 없기 때문에, 어레이 마스크 카운트를 비례하여 증가시킴없이, 동일 면적 풋프린트 내에 여러 레벨의 메모리 셀들을 적층할 수 있다.
도 3에서 버퍼 물질(318) 및 저장 요소 물질(320)에 동심으로 배열되는 선택 디바이스 물질(가령, 332, 334)과, 전도 연장부(316)에 인접하여 배열되는 저장 요소 물질(320) 및 버퍼 물질(318)을 도시하지만, 본 발명의 실시예는 이에 제한되지 않으며, 다양한 물질이 다른 순서로, 가령, 역순으로, 배열될 수 있다. 추가적으로, 도 3에서 원주적 물질 치수가 다양한 물질에 대해 대략 동일한 것으로 도시되지만, 본 발명의 실시예는 이에 제한되지 않으며, 도시되는 것과는 다른 물질에 대해 또는 절대적 척도로서, 다를 수 있다. 또한, 물질 두께가 도 2에서 동일하게 도시되지만, 본 발명의 실시예는 이에 제한되지 않으며, 도시되는 것과는 다른 물질에 대해 상대적으로 또는 절대적 척도로서 다를 수 있다.
도 3에 도시되는 바와 같이, 전도 연장부(316)는 또한, 전도 라인(304)의 중심선의 위치를 통해 수직으로 연장되도록 배열될 수 있다. 그러나 실시예는 이에 제한되지 않으며, 전도 연장부(316)는 가령, 도 3에 도시되는 위치로부터 수평 포지셔닝을 약간 변화시킴으로써, 전도 라인(302)의 중심선을 여전히 통과하면서, 중심선 위치로부터 오프셋되어 각자의 전도 라인(304)에 연결될 수 있다.
도 4A-4F는 본 발명의 다양한 실시예에 따라, (동심) 선택 디바이스, 가령, 스위칭 디바이스를 가진 동심 메모리 셀들의 3차원 메모리 어레이를 형성하기 위한 단순화된 프로세스 흐름도를 도시한다. 도 4A-4F에 도시되는 모습은 도 2에 도시되는 절대 사시도와 유사하다. 도 4A-4F에 도시되는 프로세스 흐름에 따르면, 도 2 및 도 3과 관련하여 앞서 논의한 바와 같이, 가령, 저장 요소와 동심으로, 비아 형성시 반경방향 거리를 넘도록 워드 라인의 요홈에 개별 메모리 셀들과 연관된 선택 디바이스 물질이 증착된다.
도 4A는 기판(401)과 같은, 에칭 정지 물질 위에 교대로 다수의 절연 물질(428), 가령 유전체 및 전도 물질(402)의 증착을 도시한다. 비아(430) 형성에 의해, 전도 물질(402) 및 절연 물질(428)의 일부분이 제거될 수 있다. 비아(430)는 전도 물질(402)의 풋프린트를 완전히 또는 부분적으로 통과할 수 있다. 비아(430)는 교번형 절연 물질(428) 및 전도 물질(402)을 통해 에칭되어, 예를 들어, 기판(401)에서 정지된다. 그 후, 비아(430) 형성 후 또는 일부 실시예에서 비아 형성 중, 전도 물질(402)이 움푹 파여서, 요홈(438)의 형성을 포함하는, 도 4A에 도시되는 구조로 나타난다. 전도 물질(402) 내 요홈(438)들은, 예를 들어, 비-지향성 에칭, 예를 들어, 습식 에칭, 가령, TiN 전도 물질(402)에 대한 SC1 세척에 의해 비아(430) 내 전도 물질(402)의 노출 영역의 선택적 에칭을 이용하여 형성될 수 있다.
도 4B는 비아(430) 내로 증착되는 외측 선택 디바이스 물질(434), 가령, 외측 동심 반도체 물질을 도시한다. 예를 들어, 외측 선택 디바이스 물질(434)은 가령, CVD, ALD, 등에 의해 비아(430)의 측벽에, 가령, 등각으로, 증착될 수 있고, 따라서, 도시되는 바와 같이 전도 라인에 대응하는 전도 물질(402) 내 요홈(438)을 또한 충전시킨다.
여기서 설명되는 물질들은 다른 것들 중에서도, 스핀 코팅, 블랭킷 코팅, 화학적 기상 증착(CVD), 예를 들어, 전압 CVD, 플라즈마 증강 화학적 기상 증착(PECVD), 원자층 증착(ALD), 플라즈마 증강 ALD, 열분해, 및/또는 열성장을 포함하는, 그러나 이에 제한되지 않는, 다양한 박막 기술들에 의해 형성될 수 있다. 여기서 설명되는 일부 물질, 가령, 직접적 "가시선" 액세스 성질을 제공하는 스택의 소정 부분은 종횡비가 너무 높지 않을 경우 물리적 기상 증착에 의해 형성될 수 있다.
외측 선택 디바이스 물질(434)(및 요홈(438)을 포함한 비아(430) 내로 증착되는 기타 물질)의 증착에 사용되는 증착 프로세스의 유형 및 비아 종횡비 제한사항들은 선택 디바이스, 가령, 다이오드, 전류 밀도에 기초할 수 있다(가령, 에 의해 결정될 수 있다). 예를 들어, 가령, 3E6 옹스트롬/cm2 의 유리한 비율일 수 있는, 4:1 내지 6:1 범위의 비아(430) 종횡비에 대응하는, 가령 다수의 전도 물질(402)(및 중간의 절연 물질(428))과 같은, 1 내지 5 레벨에 대한 20nm 내지 60nm 범위의 메모리 셀 직경에 대해 PVD가 사용될 수 있다. ALD는 가령, 1E6 옹스트롬/cm2 의 유리한 비율일 수 있는, 9:1 내지 11:1 이상의(그리고 11.5:1보다 작은) 범위의 비아(430) 종횡비에 대응하는, 가령 다수의 전도 물질(402)(및 중간의 절연 물질(428))과 같은, 14 내지 19 레벨에 대한 20nm 내지 60nm 범위의 선택 디바이스 직경을 갖는 메모리 셀에 대해 사용될 수 있다.
도 4C는 도 4A에 도시되는 요홈(438)보다 적은 부피를 가진 요홈(440)을 남기도록, 요홈(438)의 일부분 및 비아(430) 내로부터 제거 후, 외측 선택 디바이스 물질(434), 가령, 외측 동심 반도체 물질을 도시한다. 외측 선택 디바이스 물질(434)은, 예를 들어, 레벨들 간의 외측 선택 디바이스 물질(434)을 분리시키기 위해, 스페이서 에치에 의해(또는 대안으로서 습식 에치 백에 의해), 도 4C에 도시되는 바와 같이 제거될 수 있다.
도 4D는 가령, CVD, ALD, 등에 의해, 비아(430) 내로 증착되는, 내측 선택 디바이스 물질(432), 가령, 내측 3동심 전도체 물질을 도시한다. 예를 들어, 내측 선택 디바이스 물질(432)은 비아(430)의 측벽에 등각으로 증착될 수 있고, 따라서, 도 4C에 도시되는 전도 물질(402) 내 요홈(440)을 또한 충전할 수 있다. 이러한 내측 선택 디바이스 물질(432)은 외측 선택 디바이스 물질(434)의 증착과 관련하여 앞서 설명한 것처럼 다양한 박막 기술에 의해 형성될 수 있다.
도 4E는 도 4C에 도시되는 내측 선택 디바이스 물질(432) 요홈(440)을 남기도록, 스택의 상부 표면(도 2에 도시되는 224)으로부터(즉, 상측 절연 물질(428) 위의), 그리고, 비아(430) 내로부터(가령, 측벽 및 저부) 제거 후 내측 선택 디바이스 물질(432)을 도시한다. 내측 선택 디바이스 물질(432)은, 예를 들어, 레벨들 간에 내측 선택 디바이스 물질(432)을 분리시키도록 스페이서 에칭(또는 대안으로서 습식 에칭 백)에 의해, 도 4E에 도시되는 바와 같이 제거될 수 있다. 내측 선택 디바이스 물질(432)이 (도 4C에 도시되는) 요홈(440)에 남기는 것이 요망될 수 있기 때문에, 지향성 - 가령, 이방성 건식 - 에칭이 비아(430)로부터 내측 선택 디바이스 물질(432)을 제거하는데 사용될 수 있다.
요홈(440)이 내측 선택 디바이스 물질(432)로 충전되고 과량이 도 4E에 도시되는 바와 같이 비아(430) 내로부터 제거된 후, 도 4F에 도시되는 바와 같이, 추가 공정은 비아(430) 내에 다양한 물질의 증착을 포함할 수 있다. 비트 라인(404)은 다른 물질과 함께, 스택 위에 패턴처리될 수 있다. 예를 들어, 도 2를 참조하여 앞서 설명한 바와 같이, 동심 저장 요소 물질, 동심 버퍼 물질, 및 전도 연장부 물질이 비아(430)에 형성될 수 있고, 저장 요소 물질(412), 버퍼 물질(410) 및 비트 라인(404)이 스택 위에 형성될 수 있다. 일부 실시예에 따르면, 다양한 물질이 비아(430)에 증착될 수 있고, 이와 동시에, 가령, 도 2에 도시되는 (204)와 같은 비트 라인에 이르도록, 스택의 상부에 증착될 수 있다. 일부 실시예에 따르면, 다양한 물질이 비아(430)에 증착될 수 있고, 스택은 이후 폴리싱되며, 그 후, 스택 위에 형성된 물질들이 패턴처리된다. 일부 실시예에 따르면, 다양한 물질들이 비아(430)에서 증착될 수 있고, 듀얼 다마신 증착을 이용하여 스택 위에 물질을 형성할 수 있으며, 그 후 스택 및 비트 라인이 폴리싱될 수 있다.
구체적 실시예들이 여기서 도시 및 설명되었으나, 당 업자는 동일 결과를 실현하도록 연산되는 배열이 도시되는 구체적 실시예를 대체할 수 있음을 이해할 것이다. 본 발명은 본 발명의 다양한 실시예의 적응예 또는 변형을 커버하는 것을 의도한다. 위 설명은 예시적인 방식으로 이루어진 것이며, 제한적인 방식으로 이루어진 것이 아니다. 위 실시예들과, 여기서 명시적으로 설명되지 않은 다른 실시예들의 조합은 위 설명을 살펴본 후 당 업자에게 명백할 것이다. 본 발명의 다양한 실시예의 범위는 위 구조 및 방법들이 사용되는 다른 응용예를 포함한다. 따라서, 본 발명의 다양한 실시예의 범위는 첨부 청구범위를, 이러한 청구항의 기재와 등가물의 전체 범위와 함께, 참조하여 결정되어야 한다.
위 상세한 설명에서, 다양한 특징들이 발명을 단순화시킬 용도로 단일 실시예에서 함께 편성된다. 발명의 이러한 방법은 본 발명의 개시되는 실시예들이 각각의 청구항에 명시적으로 언급되는 것보다 많은 특징들을 이용하여야 한다는 의도를 반영하는 것으로 해석되어서는 안된다. 대신에, 다음의 청구항이 반영하는 대로, 발명의 주제는 개시되는 단일 실시예의 모든 특징들보다 적은 특징들로 이루어진다. 따라서, 다음의 청구범위는 상세한 설명에 포함되며, 각각의 청구항은 개별 실시예로 독립적인 지위를 가진다.

Claims (10)

  1. 메모리 어레이를 형성하는 방법으로서,
    절연 물질에 의해 서로로부터 분리되는 복수의 제 1 전도 라인을 포함하는 스택을 기판 상에 형성하는 단계와,
    비아의 적어도 일부분이 상기 복수의 제 1 전도 라인 각각을 통과하도록 상기 기판에 수직으로 상기 스택을 통해 상기 비아를 형성하는 단계와,
    상기 비아에 인접한 상기 복수의 제 1 전도 라인 중 적어도 하나에 요홈을 형성하는 단계와,
    상기 요홈에 선택 디바이스를 형성하는 단계와,
    상기 스택 위에 분리 물질을 형성하는 단계와,
    상기 비아 위에서 상기 비아까지 아래로 상기 분리 물질에 트렌치를 형성하는 단계 - 상기 트렌치는 상기 복수의 제 1 전도 라인에 수직인 방향으로 연장됨 - 와,
    상기 트렌치의 내측 벽과 상기 비아의 내측 벽을 따라 저장 요소 물질을 형성하는 단계와,
    상기 비아와 상기 트렌치를 채우도록 전도 물질을 형성하는 단계와,
    전도 연장부와 제 2 전도 라인을 일체적으로 형성하는 단계 - 상기 비아 내의 상기 전도 연장부는 상기 비아 내에 형성된 상기 전도 물질을 포함하고, 상기 제 2 전도 라인은 상기 트렌치 내에 형성된 상기 전도 물질을 포함함 -
    를 포함하는 메모리 어레이 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 2 전도 라인과 상기 전도 연장부와 상기 저장 요소 물질에 인접하도록 상기 분리 물질 내의 상기 트렌치와 상기 비아 내에 버퍼 물질을 형성하는 단계를 더 포함하는
    메모리 어레이 형성 방법.
  3. 제 1 항에 있어서,
    상기 요홈에 선택 디바이스를 형성하는 단계는,
    상기 요홈에 비금속 물질을 형성하는 단계와,
    상기 요홈에 전도체 물질을 형성하는 단계를 포함하는
    메모리 어레이 형성 방법.
  4. 제 3 항에 있어서,
    상기 요홈에 선택 디바이스를 형성하는 단계는,
    첫번째로, 상기 요홈에 비금속 물질을 형성하는 단계와,
    이어서, 상기 요홈에 전도체 물질을 형성하는 단계를 포함하는
    메모리 어레이 형성 방법.
  5. 제 3 항에 있어서,
    상기 요홈에 비금속 물질을 형성하는 단계는,
    상기 요홈에 반도체 물질을 증착하는 단계와,
    제 2 요홈을 형성하기 위해 상기 요홈 내 반도체 물질의 일부분만을 제거하는 단계를 포함하는
    메모리 어레이 형성 방법.
  6. 제 3 항에 있어서,
    상기 요홈을 형성하는 단계는, 상기 절연 물질보다 상기 제 1 전도 라인에 대해 더욱 선택적인 비-지향성 에칭에 의해 상기 비아의 벽체 내 상기 제 1 전도 라인 각각의 노출 영역에서 상기 요홈을 형성하는 단계를 포함하며,
    상기 요홈에 전도체 물질을 형성하는 단계는
    상기 요홈 내에 전도체 물질을 증착하는 단계와,
    상기 요홈 내가 아닌 전도체 물질을 제거하는 단계를 포함하는
    메모리 어레이 형성 방법.
  7. 제 1 항에 있어서,
    상기 복수의 제 1 전도 라인이 배열되는 다수의 레벨들과는 다른 레벨로 상기 복수의 제 1 전도 라인에 수직으로 연장되도록 배열되는, 그리고, 상기 전도 연장부에 수직으로 연장되도록 배열되는 복수의 제 2 전도 라인을, 상기 스택 위에서 상기 분리 물질 내의 복수의 트렌치 내에 형성하는 단계를 더 포함하고,
    상기 전도 연장부는 상기 복수의 제 2 전도 라인 중 적어도 하나에 일체적으로 연결되는
    메모리 어레이 형성 방법.
  8. 메모리 어레이를 형성하는 방법으로서,
    절연 물질에 의해 서로로부터 분리되는 다수의 제 1 전도 라인을 포함하는 스택을 형성하는 단계와,
    비아의 적어도 일부분이 상기 다수의 제 1 전도 라인 각각을 통과하도록 상기 스택을 통해 특정 종횡비로 상기 비아를 형성하는 단계 - 상기 특정 종횡비는 선택 디바이스의 전류 밀도에 기초함 - 와,
    상기 비아에 인접한 상기 다수의 제 1 전도 라인 중 적어도 하나에 요홈을 형성하는 단계와,
    상기 비아에 인접한 상기 다수의 제 1 전도 라인에서의 상기 요홈에 상기 선택 디바이스를 형성하는 단계와,
    상기 선택 디바이스와 인접한 상기 비아 내에 저장 요소 물질을 형성하는 단계와,
    상기 저장 요소 물질 내에 동심으로 전도 연장부를 형성하는 단계
    를 포함하는 메모리 어레이 형성 방법.
  9. 제 8 항에 있어서,
    상기 요홈에 선택 디바이스를 형성하는 단계는, 상기 다수의 제 1 전도 라인 중 하나와 함께 금속-반도체-금속 디바이스 및 금속-절연체-금속 디바이스 중 하나를 형성하는 단계를 포함하는
    메모리 어레이 형성 방법.
  10. 제 9 항에 있어서,
    상기 선택 디바이스를 형성하는 단계는 상기 요홈에 상기 선택 디바이스를 포함하는 물질을 증착하는 단계를 포함하고,
    상기 선택 디바이스를 포함하는 상기 물질이 상기 요홈에 증착되는 공정은 상기 선택 디바이스의 상기 전류 밀도에 기초하는
    메모리 어레이 형성 방법.
KR1020177036848A 2013-06-11 2014-06-05 메모리 어레이 형성 방법 KR101960214B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/915,302 2013-06-11
US13/915,302 US9728584B2 (en) 2013-06-11 2013-06-11 Three dimensional memory array with select device
PCT/US2014/041042 WO2014200791A1 (en) 2013-06-11 2014-06-05 Three dimensional memory array with select device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020167000536A Division KR20160018761A (ko) 2013-06-11 2014-06-05 선택 디바이스를 구비한 3차원 메모리 어레이

Publications (2)

Publication Number Publication Date
KR20180001578A KR20180001578A (ko) 2018-01-04
KR101960214B1 true KR101960214B1 (ko) 2019-03-19

Family

ID=52004686

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020177036848A KR101960214B1 (ko) 2013-06-11 2014-06-05 메모리 어레이 형성 방법
KR1020167000536A KR20160018761A (ko) 2013-06-11 2014-06-05 선택 디바이스를 구비한 3차원 메모리 어레이

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020167000536A KR20160018761A (ko) 2013-06-11 2014-06-05 선택 디바이스를 구비한 3차원 메모리 어레이

Country Status (7)

Country Link
US (3) US9728584B2 (ko)
EP (1) EP3008754B1 (ko)
JP (1) JP6159023B2 (ko)
KR (2) KR101960214B1 (ko)
CN (1) CN105359271B (ko)
TW (1) TWI536546B (ko)
WO (1) WO2014200791A1 (ko)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013197396A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 半導体記憶装置及びその製造方法
US9397145B1 (en) 2015-05-14 2016-07-19 Micron Technology, Inc. Memory structures and related cross-point memory arrays, electronic systems, and methods of forming memory structures
US9595669B2 (en) 2015-06-30 2017-03-14 Western Digital Technologies, Inc. Electroplated phase change switch
US9564585B1 (en) 2015-09-03 2017-02-07 HGST Netherlands B.V. Multi-level phase change device
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US9978810B2 (en) * 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
US9947721B2 (en) * 2016-04-01 2018-04-17 Micron Technology, Inc. Thermal insulation for three-dimensional memory arrays
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US10157670B2 (en) 2016-10-28 2018-12-18 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same
KR102551799B1 (ko) 2016-12-06 2023-07-05 삼성전자주식회사 반도체 소자
KR101907274B1 (ko) * 2016-12-14 2018-12-07 한양대학교 산학협력단 고밀도 3차원 아키텍처를 갖는 상변화 메모리 및 그 제조 방법
US20180211703A1 (en) * 2017-01-23 2018-07-26 Western Digital Technologies, Inc. High-density 3d vertical reram with bidirectional threshold-type selector
US10374013B2 (en) * 2017-03-30 2019-08-06 Sandisk Technologies Llc Methods and apparatus for three-dimensional nonvolatile memory
US10224372B2 (en) * 2017-05-24 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device with vertical bit lines and replacement word lines and method of making thereof
WO2019046630A1 (en) 2017-08-31 2019-03-07 Micron Technology, Inc. SEMICONDUCTOR DEVICES, TRANSISTORS, AND ASSOCIATED METHODS FOR CONTACTING METAL OXIDE SEMICONDUCTOR DEVICES
EP3676878A4 (en) 2017-08-31 2020-11-04 Micron Technology, Inc. SEMICONDUCTOR DEVICES, HYBRID TRANSISTORS AND RELATED PROCESSES
US10490602B2 (en) * 2017-09-21 2019-11-26 Micron Technology, Inc. Three dimensional memory arrays
FR3076052B1 (fr) * 2017-12-22 2021-12-31 Commissariat Energie Atomique Memoire resistive en trois dimensions et procede permettant d'obtenir une telle memoire
EP3506360A1 (en) 2017-12-29 2019-07-03 IMEC vzw Three-dimensional semiconductor memory device and method for manufacturing thereof
US10297290B1 (en) 2017-12-29 2019-05-21 Micron Technology, Inc. Semiconductor devices, and related control logic assemblies, control logic devices, electronic systems, and methods
US10366983B2 (en) 2017-12-29 2019-07-30 Micron Technology, Inc. Semiconductor devices including control logic structures, electronic systems, and related methods
US10340267B1 (en) 2017-12-29 2019-07-02 Micron Technology, Inc. Semiconductor devices including control logic levels, and related memory devices, control logic assemblies, electronic systems, and methods
US11147542B2 (en) * 2018-03-04 2021-10-19 Synthes Gmbh Surgical instrument handle with implant sizing feature and method of using
JP2019165052A (ja) 2018-03-19 2019-09-26 東芝メモリ株式会社 半導体記憶装置
US10586795B1 (en) 2018-04-30 2020-03-10 Micron Technology, Inc. Semiconductor devices, and related memory devices and electronic systems
CN112204746A (zh) * 2018-05-24 2021-01-08 三星电子株式会社 集成有选择元件的相变存储器及其制造方法
US11980109B2 (en) 2018-05-24 2024-05-07 Samsung Electronics Co., Ltd. Selection element-integrated phase-change memory and method for producing same
US11011576B2 (en) 2018-06-28 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
KR102546686B1 (ko) 2018-07-17 2023-06-23 삼성전자주식회사 가변 저항 메모리 장치
KR102578801B1 (ko) 2018-08-29 2023-09-18 삼성전자주식회사 가변 저항 메모리 장치
US10763432B2 (en) 2018-12-13 2020-09-01 Intel Corporation Chalcogenide-based memory architecture
US10700128B1 (en) * 2018-12-21 2020-06-30 Micron Technology, Inc. Three-dimensional memory array
KR102649489B1 (ko) * 2019-01-11 2024-03-21 삼성전자주식회사 가변 저항 메모리 소자
US10840260B2 (en) 2019-01-18 2020-11-17 Sandisk Technologies Llc Through-array conductive via structures for a three-dimensional memory device and methods of making the same
JP2020155630A (ja) 2019-03-20 2020-09-24 キオクシア株式会社 不揮発性記憶装置
US10847578B1 (en) * 2019-07-03 2020-11-24 Windbond Electronics Corp. Three-dimensional resistive memories and methods for forming the same
US11335730B2 (en) * 2019-12-03 2022-05-17 International Business Machines Corporation Vertical resistive memory device with embedded selectors
CN114981966B (zh) * 2019-12-18 2023-09-29 美光科技公司 垂直3d存储器装置及其制造方法
US11502128B2 (en) 2020-06-18 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
WO2022032550A1 (en) * 2020-08-13 2022-02-17 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Novel integration scheme to form vertical 3d x-point memory with lower cost
US11355508B2 (en) * 2020-08-13 2022-06-07 Micron Technology, Inc. Devices including floating vias and related systems and methods
JP2022052081A (ja) 2020-09-23 2022-04-04 キオクシア株式会社 半導体記憶装置
CN112567525B (zh) * 2020-11-18 2023-06-30 长江先进存储产业创新中心有限责任公司 垂直3d pcm存储单元和编程读取方案
US11716861B2 (en) * 2020-12-15 2023-08-01 Micron Technology, Inc. Electrically formed memory array using single element materials
CN113644087A (zh) * 2021-08-10 2021-11-12 长江先进存储产业创新中心有限责任公司 相变存储器及其制造方法
US11996148B2 (en) * 2022-03-31 2024-05-28 Macronix International Co., Ltd. Switch circuit and memory array having the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011129639A (ja) * 2009-12-16 2011-06-30 Toshiba Corp 抵抗変化型メモリセルアレイ
US20120001249A1 (en) 2010-06-30 2012-01-05 Sandisk Corporation Ultrahigh density vertical nand memory device & method of making thereof

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5359205A (en) * 1991-11-07 1994-10-25 Energy Conversion Devices, Inc. Electrically erasable memory elements characterized by reduced current and improved thermal stability
US6936538B2 (en) * 2001-07-16 2005-08-30 Applied Materials, Inc. Method and apparatus for depositing tungsten after surface treatment to improve film characteristics
US7279379B2 (en) 2004-04-26 2007-10-09 Micron Technology, Inc. Methods of forming memory arrays; and methods of forming contacts to bitlines
US20070015348A1 (en) * 2005-07-18 2007-01-18 Sharp Laboratories Of America, Inc. Crosspoint resistor memory device with back-to-back Schottky diodes
US7303971B2 (en) * 2005-07-18 2007-12-04 Sharp Laboratories Of America, Inc. MSM binary switch memory device
KR101046852B1 (ko) * 2006-10-16 2011-07-06 파나소닉 주식회사 비휘발성 기억소자 및 그 제조방법
KR100847309B1 (ko) 2007-02-27 2008-07-21 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
US8466068B2 (en) * 2007-12-31 2013-06-18 Sandisk 3D Llc Methods and apparatus for forming memory lines and vias in three dimensional memory arrays using dual damascene process and imprint lithography
US8143092B2 (en) * 2008-03-10 2012-03-27 Pragati Kumar Methods for forming resistive switching memory elements by heating deposited layers
JP5086851B2 (ja) 2008-03-14 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
US8148797B2 (en) 2008-06-26 2012-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. Chip pad resistant to antenna effect and method
KR20100001260A (ko) 2008-06-26 2010-01-06 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101052921B1 (ko) * 2008-07-07 2011-07-29 주식회사 하이닉스반도체 버티컬 플로팅 게이트를 구비하는 플래시 메모리소자의제조방법
KR101478678B1 (ko) * 2008-08-21 2015-01-02 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US8173987B2 (en) 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
US8716780B2 (en) * 2009-11-06 2014-05-06 Rambus Inc. Three-dimensional memory array stacking structure
KR101069724B1 (ko) * 2009-12-22 2011-10-04 주식회사 하이닉스반도체 3차원 스택 구조를 갖는 상변화 메모리 장치 및 그 제조방법
JP5072995B2 (ja) * 2010-03-24 2012-11-14 株式会社東芝 不揮発性半導体記憶装置
US8823072B2 (en) * 2010-04-15 2014-09-02 Samsung Electronics Co., Ltd. Floating gate type nonvolatile memory device and related methods of manufacture and operation
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8193054B2 (en) * 2010-06-30 2012-06-05 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
KR20120021539A (ko) 2010-08-06 2012-03-09 삼성전자주식회사 비휘발성 메모리요소 및 이를 포함하는 메모리소자
US8378456B1 (en) * 2010-08-30 2013-02-19 Contour Semiconductor, Inc. Unified switch array for memory devices
US20120119179A1 (en) * 2010-11-05 2012-05-17 Kabushiki Kaisha Toshiba Memory device and method for manufacturing the same
KR20120068392A (ko) * 2010-12-17 2012-06-27 삼성전자주식회사 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
US8759895B2 (en) * 2011-02-25 2014-06-24 Micron Technology, Inc. Semiconductor charge storage apparatus and methods
US10333064B2 (en) 2011-04-13 2019-06-25 Micron Technology, Inc. Vertical memory cell for high-density memory
KR101794017B1 (ko) 2011-05-12 2017-11-06 삼성전자 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20120139082A (ko) * 2011-06-16 2012-12-27 삼성전자주식회사 멀티비트 메모리요소, 이를 포함하는 메모리소자 및 이들의 제조방법
KR20130004784A (ko) 2011-07-04 2013-01-14 삼성전자주식회사 저항 변화 체를 갖는 비-휘발성 메모리 소자 및 그 제조방법
US8729523B2 (en) 2012-08-31 2014-05-20 Micron Technology, Inc. Three dimensional memory array architecture
US8841649B2 (en) 2012-08-31 2014-09-23 Micron Technology, Inc. Three dimensional memory array architecture

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011129639A (ja) * 2009-12-16 2011-06-30 Toshiba Corp 抵抗変化型メモリセルアレイ
US20120001249A1 (en) 2010-06-30 2012-01-05 Sandisk Corporation Ultrahigh density vertical nand memory device & method of making thereof

Also Published As

Publication number Publication date
TW201515197A (zh) 2015-04-16
CN105359271A (zh) 2016-02-24
CN105359271B (zh) 2018-03-30
KR20160018761A (ko) 2016-02-17
WO2014200791A1 (en) 2014-12-18
KR20180001578A (ko) 2018-01-04
JP2016527710A (ja) 2016-09-08
EP3008754A1 (en) 2016-04-20
US20140361239A1 (en) 2014-12-11
JP6159023B2 (ja) 2017-07-05
TWI536546B (zh) 2016-06-01
US10916586B2 (en) 2021-02-09
US9728584B2 (en) 2017-08-08
EP3008754A4 (en) 2017-03-22
US20170263683A1 (en) 2017-09-14
US10134810B2 (en) 2018-11-20
US20190019842A1 (en) 2019-01-17
EP3008754B1 (en) 2018-08-01

Similar Documents

Publication Publication Date Title
KR101960214B1 (ko) 메모리 어레이 형성 방법
EP2891182B1 (en) Three dimensional memory array architecture
US10128312B2 (en) Non-volatile memory device
US20210111342A1 (en) Methods for forming three-dimensional phase-change memory devices
KR102233131B1 (ko) 3차원 메모리 어레이들
CN103165662A (zh) 阻变存储器件及其制造方法
CN112243527A (zh) 具有金属丝阈值切换选择器的相变存储器件及其形成方法
KR20190071227A (ko) 전자 장치 및 그 제조 방법
KR101331859B1 (ko) 3차원 비휘발성 메모리 장치 및 이의 제조 방법
CN109768159B (zh) 存储器件
CN105742485A (zh) 具有包覆膜的半导体集成电路器件及其制备方法
KR101297088B1 (ko) 3차원 비휘발성 메모리 장치 및 이의 제조 방법
KR20220159827A (ko) 3차원 메모리 장치
KR20240019963A (ko) 반도체 장치 및 그 제조 방법
CN116472790A (zh) 混合非易失性存储器单元
KR20130047715A (ko) 3차원 비휘발성 메모리 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant