KR20100001260A - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
적층 구조로 확장되어 고집적화가 용이한 비휘발성 메모리 소자 및 그 경제적인 제조 방법이 제공된다. 적어도 하나의 제 1 전극이 제공된다. 적어도 하나의 제 2 전극은 상기 적어도 하나의 제 1 전극과 교차되도록 배열된다. 적어도 하나의 데이터 저장층은 상기 적어도 하나의 제 1 전극 및 상기 적어도 하나의 제 2 전극의 교차 부분에 개재된다. 적어도 하나의 금속 실리사이드층은 상기 적어도 하나의 제 1 전극 및 상기 적어도 하나의 제 2 전극의 교차 부분에 개재된다.
Description
본 발명은 반도체 소자에 관한 것으로서, 특히 다층 구조로 확장될 수 있는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 동작 속도를 높이고 집적도를 높일 필요가 있다. 이러한 점에서, 종래의 단층 구조 대신에 다층 구조의 비휘발성 메모리 소자는 고집적화에 유리하다.
다층 구조를 이용하면, 단층 구조와 동일한 영역 상에 메모리셀들을 수직으로 적층할 수 있다. 하지만, 다층 구조의 비휘발성 메모리소자에서 각층의 메모리셀들을 연결하고 각층의 메모리셀들을 선택하는 방법이 쉽지 않다. 또한, 다층 구조의 비휘발성 메모리 소자는 그 적층 수가 증가함에 따라서 제조 공정이 증가하여 비용이 증대하는 문제가 있다.
이에 따라, 본 발명이 이루고자 하는 기술적 과제는 적층 구조로 확장되어 고집적화가 용이한 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 비휘발성 메모리 소자의 경제적인 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 적어도 하나의 제 1 전극이 제공된다. 적어도 하나의 제 2 전극은 상기 적어도 하나의 제 1 전극과 교차되도록 배열된다. 적어도 하나의 데이터 저장층은 상기 적어도 하나의 제 1 전극 및 상기 적어도 하나의 제 2 전극의 교차 부분에 개재된다. 적어도 하나의 금속 실리사이드층은 상기 적어도 하나의 제 1 전극 및 상기 적어도 하나의 제 2 전극의 교차 부분에 개재된다.
상기 본 발명에 따른 비휘발성 메모리 소자의 일 예에 있어서, 상기 적어도 하나의 금속 실리사이드층은 상기 적어도 하나의 제 1 전극 및 상기 적어도 하나의 데이터 저장층 사이에 개재되고, 나아가 상기 적어도 하나의 제 1 전극은 제 1 반도체를 포함하고, 상기 제 1 반도체는 쇼트키 다이오드(schottky diode)를 형성하도록 상기 적어도 하나의 금속 실리사이드층과 접촉될 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 적어도 하나의 접합층이 상기 적어도 하나의 제 1 전극 및 상기 적어도 하나의 금속 실리사이드층 사이에 개재되고, 상기 적어도 하나의 제 1 전극은 제 1 도전형을 갖는 제 1 반도체를 포함하고, 상기 적어도 하나의 접합층은 상기 제 1 도전형의 반대인 제 2 도전형을 갖는 제 2 반도체를 포함할 수 있다. 나아가, 상기 적어도 하나의 금속 실리사이드층은 상기 적어도 하나의 접합층 및 상기 적어도 하나의 제 2 전극 사이에 개재될 수 있다. 더 나아가, 상기 적어도 하나의 데이터 저장층은 상기 적어도 하나의 접합층 및 상기 적어도 하나의 금속 실리사이드층 사이 또는 상기 적어도 하나의 제 1 전극 및 상기 적어도 하나의 접합층 사이에 개재될 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 상기 적어도 하나의 제 1 전극은 복수의 제 1 전극들을 포함하고, 상기 적어도 하나의 제 2 전극은 상기 복수의 제 1 전극들 사이에 배치된 복수의 제 2 전극들을 포함할 수 있다. 나아가, 상기 복수의 제 1 전극들은 복수의 층들로 적층되고, 상기 적어도 하나의 금속 실리사이드층은 상기 복수의 제 1 전극들 및 상기 복수의 제 2 전극들 사이에 개재된 복수의 금속 실리사이드층들을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 비휘발성 메모리 소자가 제공된다. 적어도 하나의 제 1 전극이 제공된다. 적어도 하나의 제 2 전극은 상기 적어도 하나의 제 1 전극과 교차되도록 배열된다. 적어도 하나의 데이터 저장층은 상기 적어도 하나의 제 1 전극 및 상기 적어도 하나의 제 2 전극의 교차 부분에 개재된다. 상기 적어도 하나의 제 1 전극은 제 1 도전형을 갖는 제 1 반도체를 포함하고, 상기 적어도 하나의 제 2 전극은 상기 제 1 도전형의 반대인 제 2 도전형을 갖는 제 3 반도체 및 상기 제 3 반도체 내부에 매립된 매몰층을 더 포함하고, 상기 매몰층은 금속 또는 금속 실리사이드를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 적어도 하나의 제 1 전극을 형성한다. 상기 적어도 하나의 제 1 전극의 측벽 상에 적어도 하나의 금속 실리사이드층을 형성한다. 상기 적어도 하나의 제 1 전극의 측벽 상에 적어도 하나의 데이터 저장층을 형성한다. 상기 적어도 하나의 제 1 전극과 교차되도록 배열되고, 상기 적어도 하나의 제 1 전극과의 교차 부분에 상기 적어도 하나의 금속 실리사이드층 및 상기 적어도 하나의 데이터 저장층을 개재하여 적어도 하나의 제 2 전극을 형성한다.
본 발명에 따른 비휘발성 메모리 소자에 따르면, 접합층들을 제 1 전극들 내에 리세스되도록 배치함으로써 접합층들을 형성하기 위한 공간을 별도로 할당할 필요가 없기 때문에, 비휘발성 메모리 소자의 고집적화가 용이해진다. 또한, 접합층들을 국부적으로 형성함으로써 다이오드 접합의 크기를 축소하여 제 1 전극들의 라인 저항을 줄일 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자는 금속 실리사이드층들을 제 1 전극들 및 제 2 전극들 사이에 개재시켜 접촉 저항을 낮추고 불순물들의 이동을 차단할 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자는 적층 구조로 용이하게 확장될 수 있다. 따라서, 비휘발성 메모리 소자는 제 1 전극들 및 제 2 전극들의 수를 늘림으로써 용이하게 고집적화될 수 있다. 따라서, 비휘발성 메모리 소자는 고용량 제품에 적합하게 이용될 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자의 제조 방법에 따르면, 적층 구 조의 메모리셀들이 동시에 제조될 수 있다. 따라서, 적층 구조의 비휘발성 메모리 소자의 제조 단계가 단순화되고, 제조 비용이 절감될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다.
도 1을 참조하면, 적어도 하나의 제 1 전극(110)과 적어도 하나의 제 2 전극(160)은 서로 교차되도록 배열될 수 있다. 예를 들어, 제 2 전극(160)은 한 쌍의 제 1 전극들(110) 사이에 서로 직교하도록 배치될 수 있다. 하지만, 본 발명의 범위가 이러한 직교 배치에 제한되는 것은 아니다. 예를 들어, 제 1 전극들(110)과 제 2 전극(160)은 소정의 각을 갖도록 교차 배열될 수 있다.
적어도 하나의 데이터 저장층(130)은 제 1 전극들(110) 및 제 2 전극(160)의 사이에 개재될 수 있다. 예를 들어, 데이터 저장층들(130)은 제 1 전극들(110) 및 제 2 전극(160)의 교차 부분에 각각 개재될 수 있다. 하지만, 본 발명의 범위가 이러한 예에 제한된 것은 아니다. 다른 예로, 데이터 저장층들(130)은 제 1 전극 들(110) 및 제 2 전극(160) 사이에 하나의 층으로 넓게 배치될 수도 있다.
데이터 저장층들(130)은 저항 변화를 국부적으로 저장할 수 있고, 제 1 전극들(110) 및 제 2 전극(160)의 사이에서 전류의 흐름을 제어할 수 있다. 예를 들어, 데이터 저장층들(130)은 인가된 전압에 따라서 고저항, 저저항 또는 절연체의 특성을 가질 수 있다. 이러한 데이터 저장층들(130)의 가변적인 저항 특성이 비휘발성 메모리 소자의 데이터 저장에 이용될 수 있다.
예를 들어, 데이터 저장층들(130)은 상전이 저항체를 포함할 수 있고, 이 경우 비휘발성 메모리 소자는 PRAM(phase-change random access memory)으로 동작할 수 있다. 예를 들어, 상전이 저항체는 칼코게나이드 화합물, 예컨대 GST(GeSbxTey)를 포함할 수 있다. 상전이 저항체는 그 결정 상태에 따라서 고저항 상태와 저저항 상태를 가질 수 있다.
다른 예로, 데이터 저장층들(130)은 가변 저항체를 포함할 수 있고, 이 경우 비휘발성 메모리 소자는 RRAM(resistance random access memory)으로 동작할 수 있다. 가변 저항체는 그 물질 상태 변화 없이 그 저항 값이 변화될 수 있다는 점에서 상전이 저항체와 구분될 수 있다. 하지만, 가변 저항체가 상전이 저항체를 포함하는 넓은 개념으로 사용될 수도 있다. 예를 들어, 가변 저항체는 NiO, Nb2O5 또는 ZnO를 포함할 수 있다.
또 다른 예로, 데이터 저장층들(130)은 절연 파괴 물질을 포함할 수 있다. 예컨대, 데이터 저장층들(130)은 인가된 전압에 따라서 절연 파괴가 가능한 절연 물, 예컨대 산화물을 포함할 수 있다. 이러한 비휘발성 메모리 소자는 일회성 프로그램(one-time program; OTP) 메모리로 이용될 수 있다. 이러한 OTP 메모리는 그 단점에도 불구하고 매우 높은 메모리 용량을 요구하는 제품에서 이용될 수 있다.
이러한 절연 파괴 물질은 다시 절연 특성을 회복할 수 없기 때문에, 퓨즈(fuse)로 불리기도 한다. 반면, 전술한 상전이 저항체 및/또는 가변 저항체는 그 도전성의 변화로 인해서 안티-퓨즈(anti-fuse)로 불리기도 한다.
제 1 전극들(110) 및 제 2 전극(160)의 교차 부분에, 적어도 하나의 접합층(140) 및 적어도 하나의 금속 실리사이드층(145)이 더 개재될 수 있다. 예를 들어, 제 1 전극들(110)에 접촉하도록 접합층들(140)이 배치되고, 제 2 전극(160)의 측벽들에 접촉하도록 데이터 저장층들(150)이 배치되고, 금속 실리사이드층들(145)은 데이터 저장층들(150) 및 접합층들(140) 사이에 개재될 수 있다.
제 1 전극들(110)은 제 1 도전형을 갖는 제 1 반도체를 포함하고, 접합층들(140)은 제 1 도전형의 반대인 제 2 도전형을 갖는 제 2 반도체를 포함할 수 있다. 예를 들어, 제 1 반도체는 제 1 도전형의 불순물들로 도핑되고, 제 2 반도체는 제 2 도전형의 불순물들로 도핑될 수 있다. 예를 들어, 제 1 도전형은 N형이고, 제 2 도전형은 P형일 수 있다. 다른 예로, 제 1 도전형은 P형이고, 제 1 도전형은 N형일 수도 있다.
따라서, 제 1 전극들(110) 및 접합층들(140)의 접촉은 다이오드 접합 또는 PN 접합을 형성할 수 있다. 이러한 다이오드 접합은 제 1 전극들(110) 및 제 2 전극(160) 사이의 전류 흐름을 정류하는 역할을 할 수 있다. 즉, 다이오드 접합의 극 성에 따라서, 제 1 전극들(110) 및 제 2 전극(160)의 사이의 전류의 흐름은 방향성을 가질 수 있다.
접합층들(140)은 제 1 전극들(110)의 측벽으로부터 리세스되어 국부적으로 배치될 수 있다. 이에 따라서, 접합층들(140)을 형성하기 위한 공간을 별도로 할당할 필요가 없기 때문에, 비휘발성 메모리 소자의 고집적화가 용이해진다. 또한, 접합층들(140)을 국부적으로 형성함으로써 다이오드 접합의 크기를 축소하여 제 1 전극들(110)의 라인 저항을 줄일 수 있다.
금속 실리사이드층들(145)은 확산 장벽의 역할을 할 수 있다. 이에 따라, 접합층들(140) 내의 불순물들의 이동이 금속 실리사이드층들(145)에 의해서 차단될 수 있다. 또한, 금속 실리사이드층들(145)은 접합층들(140)과 데이터 저장층들(150) 사이의 접촉 저항을 낮추는 데 기여할 수 있다. 예를 들어, 금속 실리사이드층들(145)은 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 지르코늄 실리사이드, 몰리브덴 실리사이드, 하프늄 실리사이드 및 백금 실리사이드에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다.
제 2 전극(160)은 도전체 및/또는 반도체를 포함할 수 있다. 예를 들어, 제 2 전극(160)은 폴리실리콘, 금속 및 금속 실리사이드의 하나 또는 둘 이상의 적층 구조를 포함할 수 있다.
이 실시예에 따른 비휘발성 메모리 소자는 메모리셀을 구성할 수 있다. 예를 들어, 제 1 전극들(110) 각각은 비트 라인이 되고, 제 2 전극(160)은 워드 라인이 되거나, 또는 그 반대가 될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1의 비휘발성 메모리 소자에서 일부 구성을 변형 또는 생략한 것에 대응할 수 있다. 따라서, 두 실시예들에서 중복된 설명은 생략된다.
도 2를 참조하면, 도 1에서 접합층들(140)이 생략되고, 금속 실리사이드층들(145a)은 데이터 저장층들(150) 및 제 1 전극들(110) 사이에 개재될 수 있다. 제 1 전극들(110)은 반도체로 구성될 수 있다. 금속 실리사이드층들(145a)은 제 1 전극들(110)과 접촉되어 쇼트키 다이오드(schottky diode) 또는 쇼트키 장벽을 형성할 수 있다. 따라서, 도 1의 PN 접합 다이오드 대신에 이 실시예에서는 쇼트키 다이오드가 전류 정류 작용을 할 수 있다.
쇼트키 다이오드는 일반적으로 금속과 반도체의 접합 장벽을 지칭한다. 하지만, 반도체 상의 금속 실리사이드는 반도체 상의 금속보다 안정한 계면을 형성하면서 쇼트키 다이오드를 형성한다고 알려져 있다.
따라서, 이 실시예에 따른 비휘발성 메모리 소자는 PN 접합 다이오드 대신에 쇼트키 다이오드를 이용함으로써 그 구조를 단순화할 수 있다. 따라서, 이 실시예에 따른 비휘발성 메모리 소자는 고집적화에 용이하다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1의 비휘발성 메모리 소자에서 일부 구성을 변형한 것에 대응할 수 있다. 따라서, 두 실시예들에서 중복된 설명은 생략된다.
도 3을 참조하면, 데이터 저장층들(150)은 접합층들(140)과 제 1 전극들(110) 사이에 개재될 수 있다. 금속 실리사이드층들(145)은 접합층들(140)과 제 2 전극들(160) 사이에 개재될 수 있다.
이 실시예에서, 제 1 전극들(110)과 접합층들(140)은 직접적으로 PN 접합을 형성하지는 않는다. 하지만, 비휘발성 메모리 소자의 동작 중 데이터 저장층들(150)이 저저항 상태로 변경되면 제 1 전극들(110)과 접합층들(140)이 PN 접합을 형성할 수 있다. 따라서, 이 실시예에 따른 비휘발성 메모리 소자는 도 1의 비휘발성 메모리 소자와 동일한 방식으로 동작할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1의 비휘발성 메모리 소자에서 일부 구성을 변형 또는 생략한 것에 대응할 수 있다. 따라서, 두 실시예들에서 중복된 설명은 생략된다.
도 4를 참조하면, 데이터 저장층들(150)은 도 1의 접합층들(140) 및 금속 실리사이드층들(145) 없이 제 1 전극들(110) 및 제 2 전극들(160a)의 교차 부분에 직접 개재될 수 있다. 제 1 전극들(110)은 제 1 도전형의 제 1 반도체를 포함하고, 제 2 전극들(160a)은 제 2 도전형의 제 3 반도체(162) 및 매몰층(165)을 포함할 수 있다. 매몰층(165)은 제 3 반도체(162) 내부에 매립되도록 배치될 수 있다.
제 1 전극들(110) 및 제 2 전극들(160a)은 데이터 저장층들(150)이 저저항 상태로 변경되면 PN 접합을 형성하여 다이오드로 기능할 수 있다. 매몰층(165)은 제 2 전극들(160a)의 저항을 낮추기 위해서 제 3 반도체(162)보다 낮은 저항을 갖 는 도전체, 예컨대 금속 또는 금속 실리사이드로 구성될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고, 도 6은 도 5의 비휘발성 메모리 소자의 VI-VI'선에서 절취한 단면도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1의 비휘발성 메모리 소자를 기본 메모리셀로 이용한 것이고, 따라서 중복된 설명은 생략될 수 있다.
도 5 및 도 6을 참조하면, 복수의 제 1 전극들(110)이 2차원적으로 나열되고 또한 3차원적으로 적층될 수 있다. 복수의 제 2 전극들(160)은 제 1 전극들(110)과 교차하도록 적층된 제 1 전극들(110)을 가로질러 신장될 수 있다. 제 2 전극들(160)은 제 1 전극들(110) 사이에 제 1 전극들(110)의 신장 방향을 따라서 이격 배치될 수 있다. 예를 들어, 제 1 전극들(110) 및 제 2 전극들(160)은 서로 직교하도록 배치될 수 있다.
접합층들(140) 및 금속 실리사이드층들(145)은 제 1 전극들(110) 및 제 2 전극들(160)의 교차 부분에서 제 1 전극들(110)과 데이터 저장층들(150) 사이에 개재될 수 있다. 데이터 저장층들(150)은 제 1 전극들(110) 및 제 2 전극들(160)의 사이에 개재될 수 있다. 예를 들어, 데이터 저장층들(150)은 한 쌍의 제 1 전극들(110) 사이에 개재된 한 그룹의 제 2 전극들(160)을 둘러싸는 통 형태를 가질 수 있다. 하지만, 데이터 저장층들(150)의 형태는 이러한 예에 국한되지는 않는다. 예를 들어, 도 1에 도시된 바와 같이, 데이터 저장층들(150)은 제 1 전극들(110) 및 제 2 전극들(160)의 교차 부분들에 각각 한정될 수도 있다.
이러한 3차원 구조에서, 제 1 전극들(110) 사이의 제 2 전극들(160)은 그 제 2 전극들(160) 양쪽의 메모리셀들에서 공유될 수 있다. 한편, 각층의 제 1 전극들(110)은 홀수 번째와 짝수 번째의 두 그룹으로 나누어져 접근될 수도 있다. 즉, 각층의 제 1 전극들(110)은 한 쌍의 비트 라인들에 의해서 접근될 수 있다.
이 실시예에 따른 비휘발성 메모리 소자에 따르면, 복수의 메모리셀들이 3차원 구조로 배치될 수 있다. 메모리셀들의 개수는 제 1 전극들(110) 및 제 2 전극들(160)의 수 및 길이를 조절함으로써 용이하게 조절될 수 있다. 따라서, 비휘발성 메모리 소자는 고집적화에 용이하고, 그 결과 고용량 제품에 적합할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고, 도 8은 도 7의 비휘발성 메모리 소자의 VIII-VIII'선에서 절취한 단면도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 2의 비휘발성 메모리 소자를 기본 메모리셀로 이용한 것이고, 따라서 중복된 설명은 생략될 수 있다.
도 7 및 도 8을 참조하면, 복수의 제 1 전극들(110)이 2차원적으로 나열되고 또한 3차원적으로 적층될 수 있다. 복수의 제 2 전극들(160)은 제 1 전극들(110)과 교차하도록 적층된 제 1 전극들(110)을 가로질러 신장될 수 있다. 제 2 전극들(160)은 제 1 전극들(110) 사이에 제 1 전극들(110)의 신장 방향을 따라서 이격 배치될 수 있다. 예를 들어, 제 1 전극들(110) 및 제 2 전극들(160)은 서로 직교하도록 배치될 수 있다.
금속 실리사이드층들(145a)은 제 1 전극들(110) 및 제 2 전극들(160)의 교차 부분에서 데이터저장층들(150)과 제 1 전극들(110) 사이에 개재될 수 있다. 데이터 저장층들(150)은 도 5 및 도 6에서 설명한 바와 같이 통 형태를 가질 수 있지만, 이 실시예가 이러한 예에 제한되는 것은 아니다.
이러한 3차원 구조에서, 제 1 전극들(110) 사이의 제 2 전극들(160)은 그 제 2 전극들(160) 양쪽의 메모리셀들에서 공유될 수 있다. 한편, 각층의 제 1 전극들(110)은 홀수 번째와 짝수 번째의 두 그룹으로 나누어져 접근될 수도 있다. 즉, 각층의 제 1 전극들(110)은 한 쌍의 비트 라인들에 의해서 접근될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고, 도 10은 도 9의 비휘발성 메모리 소자의 X-X'선에서 절취한 단면도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 3의 비휘발성 메모리 소자를 기본 메모리셀로 이용한 것이고, 따라서 중복된 설명은 생략될 수 있다.
도 9 및 도 10을 참조하면, 복수의 제 1 전극들(110)이 2차원적으로 나열되고 또한 3차원적으로 적층될 수 있다. 복수의 제 2 전극들(160)은 제 1 전극들(110)과 교차하도록 적층된 제 1 전극들(110)을 가로질러 신장될 수 있다. 제 2 전극들(160)은 제 1 전극들(110) 사이에 제 1 전극들(110)의 신장 방향을 따라서 이격 배치될 수 있다. 예를 들어, 제 1 전극들(110) 및 제 2 전극들(160)은 서로 직교하도록 배치될 수 있다.
접합층들(140) 및 금속 실리사이드층들(145)은 제 1 전극들(110) 및 제 2 전극들(160)의 교차 부분에 개재될 수 있다. 데이터 저장층들(150)은 제 1 전극들(110) 및 접합층들(140) 사이에 개재될 수 있다.
이러한 3차원 구조에서, 제 1 전극들(110) 사이의 제 2 전극들(160)은 그 제 2 전극들(160) 양쪽의 메모리셀들에서 공유될 수 있다. 한편, 각층의 제 1 전극 들(110)은 홀수 번째와 짝수 번째의 두 그룹으로 나누어져 접근될 수도 있다. 즉, 각층의 제 1 전극들(110)은 한 쌍의 비트 라인들에 의해서 접근될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고, 도 12는 도 11의 비휘발성 메모리 소자의 XII-XII'선에서 절취한 단면도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 4의 비휘발성 메모리 소자를 기본 메모리셀로 이용한 것이고, 따라서 중복된 설명은 생략될 수 있다.
도 11 및 도 12를 참조하면, 복수의 제 1 전극들(110)이 2차원적으로 나열되고 또한 3차원적으로 적층될 수 있다. 복수의 제 2 전극들(160a)은 제 1 전극들(110)과 교차하도록 적층된 제 1 전극들(110)을 가로질러 신장될 수 있다. 제 2 전극들(160a)은 제 1 전극들(110) 사이에 제 1 전극들(110)의 신장 방향을 따라서 이격 배치될 수 있다. 예를 들어, 제 1 전극들(110) 및 제 2 전극들(160a)은 서로 직교하도록 배치될 수 있다. 데이터 저장층들(150)은 제 1 전극들(110) 및 제 2 전극들(160a) 사이에서 도 5 및 도 6에서 설명한 바와 같이 통 형태를 가질 수 있다.
이러한 3차원 구조에서, 제 1 전극들(110) 사이의 제 2 전극들(160a)은 그 제 2 전극들(160a) 양쪽의 메모리셀들에서 공유될 수 있다. 한편, 각층의 제 1 전극들(110)은 홀수 번째와 짝수 번째의 두 그룹으로 나누어져 접근될 수도 있다. 즉, 각층의 제 1 전극들(110)은 한 쌍의 비트 라인들에 의해서 접근될 수 있다.
도 13 내지 도 18은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
도 13을 참조하면, 제 1 전극들(110)의 적층 구조를 형성할 수 있다. 제 1 전극들(110)은 절연층들(120)에 의해서 서로 이격되도록 배치될 수 있다. 절연층들(120)은 하나의 물질 또는 여러 가지 절연 물질의 복합층을 포함할 수 있다.
예를 들어, 절연층들(120)과 제 1 전극들(110)을 교대로 적층하고, 제 1 전극들(110)의 적층 구조들 사이에 트렌치들(125)을 형성할 수 있다. 제 1 전극들(110)은 그 형성 단계 동안에 인-시츄로 또는 트렌치들(125)의 형성 후 이온 주입법을 이용하여 제 1 도전형의 불순물들로 도핑될 수 있다. 트렌치들(120)은 포토리소그래피 및 식각 기술을 이용하여 형성할 수 있다. 제 1 전극들(110)의 수 및 트렌치들(125)의 수는 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있고, 본 발명의 범위를 제한하지 않는다.
도 14를 참조하면, 제 1 전극들(110)의 측벽들을 리세스시켜 홈들(130)을 형성할 수 있다. 홈들(130)은 절연층들(120) 사이에서 트렌치들(125)을 제 1 전극들(110) 방향으로 확대하는 역할을 할 수 있다. 예를 들어, 홈들(130)은 등방성 식각, 예컨대 습식 식각(wet etch) 또는 케미컬 건식 식각(chemical dry etch)을 이용하여 제 1 전극들(110)을 소정 깊이 만큼 식각하여 형성할 수 있다. 식각 케미컬은 트렌치들(125)을 통해서 제 1 전극들(110)의 측벽들로 침투할 수 있다.
도 15를 참조하면, 제 1 전극들(110)의 측벽들 상에 접합층들(140)을 형성할 수 있다. 접합층들(140)은 그 형성 단계 동안에 인-시츄로 또는 그 형성 후 이온 주입법을 이용하여 제 2 도전형의 불순물들로 도핑될 수 있다. 이온 주입법의 경우, 고각 틸트 이온 주입 방법이 이용될 수 있다.
예를 들어, 접합층들(140)은 홈(도 14의 130)을 채우도록 트렌치들(125) 내에 반도체 물질을 화학기상증착(CVD)법으로 형성한 후, 이를 이방성 식각하여 반도체 물질을 홈(130) 내에 잔류시킴으로써 형성할 수 있다. 이방성 식각으로는 플라즈마 건식 식각이 이용될 수 있다.
다른 예로, 접합층들(140)은 선택적 에피택셜 성장법(selective epitaxial growth)을 이용하여 형성할 수도 있다. 선택적 에피택셜 성장법에 의하면, 절연층들(120) 위에는 접합층들(140)을 성장시키지 않고 제 1 전극들(140)의 측벽들 상에서만 접합층들(140)을 선택적으로 형성할 수 있다.
도 16을 참조하면, 트렌치들(125) 내의 접합층들(140) 상에 금속 실리사이드층들(145)을 형성할 수 있다. 금속 실리사이드층들(145)은 절연층들(120) 상에는 형성되지 않고 접합층들(140) 상에만 선택적으로 형성될 수 있다. 자기-정렬 실리사이드 형성(self aligned silicidation)법을 이용하면, 금속 실리사이드층들(145)을 접합층들(140) 상에만 선택적으로 형성할 수 있다.
예를 들어, 트렌치들(125) 내부 표면 상에 금속층(미도시)을 형성하고 1차 열처리를 수행할 수 있다. 이에 따라, 금속층과 접합층들(140)이 반응하여 1차 금속 실리사이드를 형성할 수 있다. 이 경우, 절연층들(120)과 금속층은 반응하지 않으므로, 절연층들(120) 상에는 1차 금속 실리사이드가 형성되지 않는다. 이어서, 습식 식각을 이용하여 1차 금속 실리사이드는 남기고 잔류된 금속층을 선택적으로 제거할 수 있다. 이후, 선택에 따라서, 2차 열처리를 통해서, 1차 금속 실리사이드를 2차 금속 실리사이드로 변환시킬 수 있다. 금속 실리사이드층들(145)은 1차 금 속 실리사이드 및/또는 2차 금속 실리사이드로 구성될 수 있다.
도 17을 참조하면, 트렌치들(125) 내부의 금속 실리사이드층들(145) 및 절연층들(120) 상에 데이터 저장층들(150)을 형성할 수 있다. 예를 들어, 데이터 저장층들(150)은 트렌치들(125)의 측벽 도포성이 우수한 화학기상증착(CVD)법을 이용하여 형성할 수 있다.
도 18을 참조하면, 트렌치들(125) 내부의 데이터 저장층들(150) 상에 제 2 전극들(160)을 형성할 수 있다. 예를 들어, 트렌치들(125) 내부를 채우도록 도전층을 형성한 후 이를 평탄화함으로써 제 2 전극들(160)을 형성할 수 있다.
전술한 비휘발성 메모리 소자의 제조 방법에 따르면, 적층 구조의 메모리셀들이 한번에 경제적으로 형성될 수 있다.
도 19 내지 도 21은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다. 이 실시예에 따른 제조 방법은 전술한 도 13 내지 도 18의 제조 방법에서 일부 단계를 변형한 것이고, 따라서 중복된 설명은 생략된다. 예를 들어, 도 19는 도 14에 이어서 제공될 수 있다.
도 19를 참조하면, 홈들(130) 내의 제 1 전극들(110)의 측벽들 상에 데이터 저장층들(150)을 형성할 수 있다. 예를 들어, 데이터 저장층들(150)은 물질층을 형성한 후, 이방성 식각하여 스페이서 형태로 형성할 수 있다. 하지만, 이 실시예의 변형된 예에서, 데이터 저장층들(150)은 도 19와는 다르게 트렌치들(125) 및 홈들(130) 내부에서 제 1 전극들(110) 및 절연층들(120)의 표면을 따라서 신장되게 제공될 수도 있다.
도 20을 참조하면, 홈들(130) 내의 데이터 저장층들(150) 상에 접합층들(140)을 형성할 수 있다.
도 21을 참조하면, 접합층들(140) 상에 금속 실리사이드층들(145)을 형성하고, 트렌치들(125) 내부에 제 2 전극들(160)을 형성할 수 있다.
도 22는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도이다. 이 실시예에 따른 제조 방법은 전술한 도 13 내지 도 18의 제조 방법에서 일부 단계를 변형한 것이고, 따라서 중복된 설명은 생략된다. 예를 들어, 도 22는 도 13에 이어서 제공될 수 있다.
도 22를 참조하면, 트렌치들(125)에 의해서 노출된 제 1 전극들(110)의 측벽 상에 금속 실리사이드층들(145a)을 형성할 수 있다. 금속 실리사이드층들(145a)의 형성은 도 16의 금속 실리사이드층들(145)의 형성 방법을 참조할 수 있다. 다만, 금속 실리사이드층들(145a)은 제 1 전극들(110)의 반도체 물질과 금속이 반응하여 형성된다는 점에서 도 16과는 차이가 있다.
이어서, 트렌치들(125) 내부의 금속 실리사이드층들(145a) 상에 데이터 저장층들(150)을 형성할 수 있다.
이어서, 도 18에서 설명한 바에 따라서, 도 8에 도시된 바와 같이 트렌치들(125)을 채우도록 데이터 저장층들(150) 상에 제 2 전극들(160)을 형성할 수 있다.
도 23 및 도 24는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다. 이 실시예에 따른 제조 방법은 전술한 도 13 내 지 도 18의 제조 방법에서 일부 단계를 변형한 것이고, 따라서 중복된 설명은 생략된다. 예를 들어, 도 23은 도 13에 이어서 제공될 수 있다.
도 23을 참조하면, 트렌치들(도 13의 125) 내부의 제 1 전극들(110) 및 절연층들(120) 표면 상에 데이터 저장층들(150)을 형성할 수 있다. 이어서, 트렌치들(125) 내부의 데이터 저장층들(150) 상에 제 3 반도체(162)를 형성할 수 있다. 예를 들어, 제 3 반도체(162)는 반도체 물질을 트렌치들(125) 내부를 채우지 않도록 형성한 후 이방성 식각하여 스페이서 형태로 형성할 수 있다. 제 3 반도체(162) 내부에는 홀들(164)이 한정될 수 있다.
이어서, 홀들(164) 내부에 매몰층들(165)을 형성할 수 있다. 매몰층들(165)은 금속 또는 금속 실리사이드로 형성할 수 있다. 예를 들어, 금속은 물리기상증착법을 이용하여 형성할 수 있고, 금속 실리사이드는 자기정렬 실리사이드 형성 방법 또는 화학기상증착 방법을 이용하여 형성할 수 있다. 제 3 반도체(162) 및 매몰층들(165)은 함께 제 2 전극들(165a)을 형성할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 6은 도 5의 비휘발성 메모리 소자의 VI-VI'선에서 절취한 단면도이고;
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 8은 도 7의 비휘발성 메모리 소자의 VIII-VIII'선에서 절취한 단면도이고;
도 9는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 10은 도 9의 비휘발성 메모리 소자의 X-X'선에서 절취한 단면도이고;
도 11은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사 시도이고;
도 12는 도 11의 비휘발성 메모리 소자의 XII-XII'선에서 절취한 단면도이고;
도 13 내지 도 18은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이고;
도 19 내지 도 21은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이고;
도 22는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도이고; 그리고
도 23 및 도 24는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
Claims (23)
- 적어도 하나의 제 1 전극;상기 적어도 하나의 제 1 전극과 교차되도록 배열된 적어도 하나의 제 2 전극;상기 적어도 하나의 제 1 전극 및 상기 적어도 하나의 제 2 전극의 교차 부분에 개재된 적어도 하나의 데이터 저장층; 및상기 적어도 하나의 제 1 전극 및 상기 적어도 하나의 제 2 전극의 교차 부분에 개재된 적어도 하나의 금속 실리사이드층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 적어도 하나의 금속 실리사이드층은 상기 적어도 하나의 제 1 전극 및 상기 적어도 하나의 데이터 저장층 사이에 개재된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 2 항에 있어서, 상기 적어도 하나의 제 1 전극은 제 1 반도체를 포함하고, 상기 제 1 반도체는 쇼트키 다이오드(schottky diode)를 형성하도록 상기 적어도 하나의 금속 실리사이드층과 접촉된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 적어도 하나의 제 1 전극 및 상기 적어도 하나의 금 속 실리사이드층 사이에 개재된 적어도 하나의 접합층을 더 포함하고,상기 적어도 하나의 제 1 전극은 제 1 도전형을 갖는 제 1 반도체를 포함하고, 상기 적어도 하나의 접합층은 상기 제 1 도전형의 반대인 제 2 도전형을 갖는 제 2 반도체를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 4 항에 있어서, 상기 적어도 하나의 접합층은 상기 적어도 하나의 제 1 전극의 측벽으로부터 리세스되어 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 4 항에 있어서, 상기 적어도 하나의 금속 실리사이드층은 상기 적어도 하나의 접합층 및 상기 적어도 하나의 제 2 전극 사이에 개재된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 6 항에 있어서, 상기 적어도 하나의 데이터 저장층은 상기 적어도 하나의 접합층 및 상기 적어도 하나의 금속 실리사이드층 사이에 개재된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 6 항에 있어서, 상기 적어도 하나의 데이터 저장층은 상기 적어도 하나의 제 1 전극 및 상기 적어도 하나의 접합층 사이에 개재된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 적어도 하나의 제 2 전극은 금속을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 적어도 하나의 제 1 전극 및 상기 적어도 하나의 제 2 전극은 서로 직각을 이루도록 교차 배열된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 데이터 저장층은 저항 변화를 저장할 수 있는 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항 내지 제 11 항의 어느 한 항에 있어서,상기 적어도 하나의 제 1 전극은 복수의 제 1 전극들을 포함하고,상기 적어도 하나의 제 2 전극은 상기 복수의 제 1 전극들 사이에 배치된 복수의 제 2 전극들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 12 항에 있어서, 상기 복수의 제 1 전극들은 복수의 층들로 적층되고,상기 적어도 하나의 금속 실리사이드층은 상기 복수의 제 1 전극들 및 상기 복수의 제 2 전극들 사이에 개재된 복수의 금속 실리사이드층들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 13 항에 있어서, 상기 적어도 하나의 데이터 저장층은 복수의 층들로 적층된 상기 복수의 제 1 전극들을 가로질러 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
- 적어도 하나의 제 1 전극;상기 적어도 하나의 제 1 전극과 교차되도록 배열된 적어도 하나의 제 2 전극; 및상기 적어도 하나의 제 1 전극 및 상기 적어도 하나의 제 2 전극의 교차 부분에 개재된 적어도 하나의 데이터 저장층을 포함하고,상기 적어도 하나의 제 1 전극은 제 1 도전형을 갖는 제 1 반도체를 포함하고, 상기 적어도 하나의 제 2 전극은 상기 제 1 도전형의 반대인 제 2 도전형을 갖는 제 3 반도체 및 상기 제 3 반도체 내부에 매립된 매몰층을 더 포함하고, 상기 매몰층은 금속 또는 금속 실리사이드를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 적어도 하나의 제 1 전극을 형성하는 단계;상기 적어도 하나의 제 1 전극의 측벽 상에 적어도 하나의 금속 실리사이드층을 형성하는 단계;상기 적어도 하나의 제 1 전극의 측벽 상에 적어도 하나의 데이터 저장층을 형성하는 단계;상기 적어도 하나의 제 1 전극과 교차되도록 배열되고, 상기 적어도 하나의 제 1 전극과의 교차 부분에 상기 적어도 하나의 금속 실리사이드층 및 상기 적어도 하나의 데이터 저장층을 개재하여 적어도 하나의 제 2 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 16 항에 있어서, 상기 적어도 하나의 제 1 전극은 제 1 반도체를 포함하고, 상기 적어도 하나의 금속 실리사이드층은 쇼트키 다이오드(schottky diode)를 형성하도록 상기 제 1 반도체와 접촉되도록 형성하고, 상기 적어도 하나의 데이터 저장층은 상기 적어도 하나의 금속 실리사이드층 상에 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 16 항에 있어서,상기 적어도 하나의 금속 실리사이드층을 형성하기 전에, 상기 적어도 하나의 제 1 전극 상에 적어도 하나의 접합층을 형성하는 단계를 더 포함하고,상기 적어도 하나의 제 1 전극은 제 1 도전형을 갖는 제 1 반도체를 포함하고, 상기 적어도 하나의 접합층은 상기 제 1 도전형의 반대인 제 2 도전형을 갖는 제 2 반도체를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항에 있어서, 상기 적어도 하나의 접합층을 형성하기 전에, 상기 적어 도 하나의 제 1 전극을 측벽 방향으로 리세스시켜 적어도 하나의 홈을 형성하는 단계를 더 포함하고,상기 적어도 하나의 접합층은 상기 적어도 하나의 홈 내에 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 19 항에 있어서, 상기 적어도 하나의 접합층은 상기 제 2 반도체를 상기 홈 내에 형성한 후 이방성 식각하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 19 항에 있어서, 상기 적어도 하나의 접합층은 상기 홈 내에 선택적 에피택셜 성장법을 이용하여 상기 제 2 반도체를 형성하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항에 있어서, 상기 적어도 하나의 금속 실리사이드층은 상기 접합층 상에 자기-정렬 실리사이드 형성 방법을 이용하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항에 있어서, 상기 적어도 하나의 데이터 저장층은 상기 적어도 하나의 접합층을 형성하기 전에 상기 적어도 하나의 제 1 전극의 측벽 상에 형성하고, 상기 접합층은 상기 적어도 하나의 데이터 저장층 상에 형성하는 것을 특징으로 하 는 비휘발성 메모리 소자의 제조 방법.
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