KR20090089320A - 유전체 안티휴즈와 직렬로 실리사이드에 인접하여 결정화된 ｐ-ｉ-ｎ 다이오드와 이를 형성하는 방법 - Google Patents
유전체 안티휴즈와 직렬로 실리사이드에 인접하여 결정화된 ｐ-ｉ-ｎ 다이오드와 이를 형성하는 방법 Download PDFInfo
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Abstract
감소된 프로그래밍 전압을 갖는 비휘발성 1회 프로그램가능 메모리 셀을 형성하기 위한 방법이 기술된다. 인접 p-i-n 다이오드는 약 8보다 큰 유전 상수를 갖는 고 유전 상수 물질로 형성된 유전체 파단 안티휴즈와 쌍이 된다. 바람직한 실시예에서, 고 유전 상수 물질은 원자층 피착에 의해 형성된다. 다이오드는 바람직하게는 실리사이드와 접촉하여 결정화된 피착된 저 결함 반도체 물질로 형성된다. 이러한 셀들의 모노리식 3차원 메모리 어레이는 웨이퍼 기판 위에 적층된 메모리 레벨들로 형성될 수 있다.
Description
관련 출원
이 출원은 2006년 11월 15일에 출원된 "P-I-N Diode Crystallized Adjacent to a Silicide in Series with a Dielectric Antifuse" 명칭의 미국 특허출원번호 11/560,289, 및 2006년 11월 15일에 출원된 "Method for Making a P-I-N Diode Crystallized Adjacent to a Silicide in Series with a Dielectric Antifuse" 명칭의 미국 특허출원번호 11/560,283의 우선권을 주장하며, 이들 두 출원은 모든 목적들을 위해 전체 기재 내용이 본 명세서에 참조문서로 포함되어 있다.
본 발명은, 도전체 사이에 전기적으로 직렬로 형성된 다이오드와 유전체 파단(rupture) 안티휴즈를 포함하는 비휘발성 메모리 셀에 관한 것이다. 일반적으로, 이러한 메모리 셀을 프로그램하는데 필요한 전압을 최소화하는 것이 유리하다.
본 발명은 다음 청구항들에 의해 정의되며, 이 단락에서 어느 것도 이들 청구항들에 제한으로서 취해지지 않는다. 일반적으로, 발명은 고 유전 상수 안티휴즈 물질로 형성된 유전체 파단 안티휴즈 및 저 저항률 반도체 물질로 형성된 반도체 다이오드를 포함하는 비휘발성 메모리 셀에 관한 것이다.
발명의 제 1 면은 피착된 반도체 물질을 포함하는 인접 p-i-n 다이오드를 형성하는 단계; 상기 피착된 반도체 물질과 접촉하는 실리사이드, 실리사이드-게르마나이드, 또는 게르마나이드층을 형성하는 단계; 상기 실리사이드, 실리사이드-게르마나이드, 또는 게르마나이드층과 접촉하는 상기 피착된 반도체 물질을 결정화하는 단계; 8보다 큰 유전 상수를 갖는 유전 물질층을 형성하는 단계; 및 상기 유전 물질층의 부분에 유전파괴를 가하는 단계를 포함하고, 상기 메모리 셀은 상기 인접 p-i-n 다이오드 및 상기 유전 물질층을 포함하는 것인, 비휘발성 메모리 셀 형성 및 프로그래밍 방법을 제공한다.
발명의 또 다른 면은, 기판 위에 형성된 복수의 제 1의 실질적으로 평행하고, 실질적으로 공면의 도체들; 상기 제 1 도체들 위에 형성된 복수의 제 2의 실질적으로 평행하고, 실질적으로 공면의 도체들; 실리사이드, 실리사이드-게르마나이드 또는 게르마나이드층에 인접하여 결정화된 반도체 물질을 포함하는, 복수의 수직 배향된 인접 p-i-n 다이오드들; 약 8보다 큰 유전 상수를 갖는 유전 물질로 형성된 복수의 유전체 파단 안티휴즈들로서, 상기 인접 p-i-n 다이오드들 각각은 상기 제 1 도체들 중 하나와 상기 제 2 도체들 중 하나 사이에 배치되고, 상기 유전체 파단 안티휴즈들 각각은 상기 제 1 도체들 중 하나와 상기 인접 p-i-n 다이오드들 중 하나 사이에 또는 상기 제 2 도체들 중 하나와 상기 인접 p-i-n 다이오드들 중 하나 사이에 배치되는 것인, 상기 복수의 유전체 파단 안티휴즈들; 및 각각이 상기 인접 p-i-n 다이오드들 중 하나 및 상기 유전체 파단 안티휴즈들 중 하나를 포함하는 것인 복수의 메모리 셀들을 포함하는, 제 1 메모리 레벨을 제공한다.
발명의 바람직한 실시예는 기판 위에 형성되는 모노리식 3차원 메모리 어레이에 있어서, a) 상기 기판 위에 모노리식으로 형성된 제 1 메모리 레벨로서, 상기 제 1 메모리 레벨은, i) 제 1 방향으로 확장하는 복수의 제 1의 실질적으로 평행하고, 실질적으로 공면의 도체들; ii) 상기 제 1 도체들 위에 제 2 도체들로서, 상기 제 1 방향과는 다른 제 2 방향으로 확장하는 복수의 제 2의 실질적으로 평행하고, 실질적으로 공면의 도체들; iii) 실리사이드, 실리사이드-게르마나이드 또는 게르마나이드층에 인접하여 결정화된 피착된 반도체 물질로 형성되는 복수의 수직 배향된 인접 p-i-n 다이오드들로서, 그 각각은 상기 제 1 도체들 중 하나와 상기 제 2 도체들 중 하나 사이에 수직으로 배치된, 상기 인접 p-i-n 다이오드들; iv) 8보다 큰 유전 상수를 갖는 유전 물질로 형성된 복수의 유전체 파단 안티휴즈들; 및, v) 각각이 상기 다이오드들 중 하나 및 직렬로 배열된 상기 유전체 파단 안티휴즈들 중 하나를 포함하는 것인 복수의 메모리 셀들을 포함하는, 상기 제 1 메모리 레벨; 및 b) 상기 제 1 메모리 레벨 위에 모노리식으로 형성된 제 2 메모리 레벨을 포함하는, 3차원 메모리 어레이를 제공한다.
발명의 또 다른 면은 반도체 물질을 포함하는 인접 p-i-n 다이오드; 상기 인접 p-i-n 다이오드의 반도체 물질과 접촉하는 실리사이드 또는 실리사이드-게르마나이드 층; 및 8 또는 그 이상의 유전 상수를 갖는 유전 물질을 포함하는 유전체 파단 안티휴즈를 포함하는 장치를 제공하는 것으로, 상기 인접 p-i-n 다이오드 및 상기 유전체 파단 안티휴즈는 제 1 도체와 제 2 도체 사이에 전기적으로 직렬로 배열된다.
발명의 또 다른 면은 비휘발성 메모리 셀을 형성 및 프로그래밍하는 방법에 있어서, 피착된 반도체 물질을 포함하는 인접 p-i-n 다이오드를 형성하는 단계; 상기 피착된 반도체 물질과 접촉하는 실리사이드, 실리사이드-게르마나이드, 또는 게르마나이드층을 형성하는 단계; 상기 실리사이드, 실리사이드-게르마나이드, 또는 게르마나이드층과 접촉하는 상기 피착된 반도체 물질을 결정화하는 단계; 8보다 큰 유전 상수를 갖는 유전 물질층을 형성하는 단계; 및 상기 유전 물질층의 부분에 유전파괴를 가하는 단계를 포함하고, 상기 메모리 셀들은 상기 인접 p-i-n 다이오드 및 상기 유전 물질층을 포함하는 것인, 비휘발성 메모리 셀 형성 및 프로그래밍 방법을 제공한다.
발명의 추가의 면은 기판 위에 제 1 메모리 레벨을 모노리식으로 형성하는 방법에 있어서, 상기 기판 위에, 제 1 방향으로 확장하는 복수의 제 1의 실질적으로 평행하고, 실질적으로 공면의 도체들을 형성하는 단계; 상기 제 1 도체들 위에 복수의 수직 방위로 놓이는 인접 p-i-n 다이오드들을 형성하는 단계로서, 상기 인접 p-i-n 다이오드는 실리사이드, 실리사이드-게르마나이드, 또는 게르마나이드 층과 접촉하여 결정화된 반도체 물질을 포함하는 것인, 단계; 상기 제 1 방향과는 다른 제 2 방향으로 확장하는 복수의 제 2의 실질적으로 평행하고, 실질적으로 공면의 도체들을 상기 인접 p-i-n 다이오드들 위에 형성하는 단계로서, 각각의 인접 p-i-n 다이오드는 상기 제 1 도체들 중 하나와 상기 제 2 도체들 중 하나 사이에 수직으로 배치되는, 단계; 및 상기 인접 p-i-n 다이오드들 중 하나와 상기 제 1 도체들 중 하나 사이에 또는 상기 인접 p-i-n 다이오드들 중 하나와 상기 제 2 도체들 중 하나 사이에 각각이 배치된 되는 것인 복수의 유전체 파단 안티휴즈들을 형성하는 단계를 포함하고, 상기 유전체 파단 안티휴즈들은 유전 물질을 포함하며, 상기 유전 물질은 약 8보다 큰 유전 상수를 갖는 것인, 제 1 메모리 레벨 형성방법을 제공한다.
발명의 바람직한 실시예는 기판 위에 모노리식 3차원 메모리 어레이를 형성하는 방법에 있어서, a) 상기 기판 위에 제 1 메모리 레벨을 모노리식으로 형성하는 단계로서, 상기 제 1 메모리 레벨은, i) 제 1 방향으로 확장하는 복수의 제 1의 실질적으로 평행하고, 실질적으로 공면의 도체들을 형성하는 단계; ii) 상기 제 1 방향과는 다른 제 2 방향으로 확장하는 복수의 제 2의 실질적으로 평행하고, 실질적으로 공면의 도체들을 상기 제 1 도체들 위에 형성하는 단계; iii) 피착된 반도체 물질로 형성된 복수의 수직 방위로 놓이는 인접 p-i-n 다이오드들을 형성하는 단계로서, 상기 피착된 반도체 물질은 실리사이드, 실리사이드-게르마나이드, 또는 게르마나이드 층과 접촉하여 결정화되고, 각각의 다이오드는 상기 제 1 도체들 중 하나와 상기 제 2 도체들 중 하나 사이에 수직으로 배치되는, 단계; iv) 8보다 큰 유전 상수를 갖는 유전 물질로 형성된 복수의 유전 파단 안티휴즈들을 형성하는 단계; 및 v) 직렬로 배열된 상기 다이오드들 중 하나 및 상기 유전 파단 안티휴즈들 중 하나를 각각이 포함하는 복수의 메모리 셀들을 형성하는 단계를 포함하는 방법에 의해 형성되는 것인, 단계; 및 b) 상기 제 1 메모리 레벨 위에 제 2 메모리 레벨을 모노리식으로 형성하는 단계를 포함하는, 3차원 메모리 어레이 형성방법을 제공한다.
여기 기술된 발명의 면들 및 실시예들 각각은 단독으로 또는 서로 조합하여 사용될 수 있다.
바람직한 면들 및 실시예들이 첨부된 도면들을 참조하여 이제 기술될 것이다.
도 1은, 미국특허 6,952,030의 메모리 셀의 사시도.
도 2는, 메모리 셀들을 포함하는 메모리 레벨의 사시도.
도 3은, 교차점 메모리 어레이 내 반 선택된 셀들(H, F) 및 비선택된 셀(U)의 우발적 프로그래밍을 피하면서 선택된 셀(S)을 프로그램하기 위한 바이어싱 수법을 보인 회로도.
도 4는, 교차점 어레이에서 감소된 프로그래밍 전압으로 선택된 셀(S), 반 선택된 셀들(H, F), 및 비선택된 셀(U)에 걸리는 전압들을 보인 회로도.
도 5는, 본 발명의 바람직한 실시예에 따라 형성된 메모리 셀의 단면도.
도 6은, 본 발명의 대안적 실시예에 따라 형성된 메모리 셀의 단면도.
도 7은, 본 발명의 대안적 실시예에 따라 형성된 메모리 셀의 단면도.
도 8a 내지 도 8c는, 본 발명의 바람직한 실시예에 따라 형성된 모노리식 3차원 메모리 어레이의 제 1 메모리 레벨의 형성에서 단계들을 보인 단면도.
도 1은 이하 '030 특허라 하는 Herner 등의 미국특허 6,952,030 "High-density three-dimensional memory cell"에 기술된 메모리 셀의 실시예를 도시한 것이다. 이 비휘발성 메모리 셀에서, 다이오드(302) 및 유전체 파단 안티휴즈(118)를 포함하는 필라(pillar)(300)는 상부 도체(400)와 하부 도체(200) 사이에 전기적으로 직렬로 배열된다. 이 메모리 셀의 초기 상태에서, 판독 전압이 상부 도체(400)와 하부 도체(200) 사이에 인가될 때 이들 간에 매우 작은 전류가 흐른다. 비교적 큰 프로그래밍 전류의 인가는 도 1의 메모리 셀을 영속적으로 변경시키므로, 프로그래밍 후에, 동일 판독 전류로 훨씬 많은 전류가 흐른다. 인가된 동일 판독전압 하에서 이러한 전류 차이는 프로그래밍 셀을 비프로그램된 셀로부터 구별될 수 있게 하는데, 예를 들면 데이터 "0"이 데이터 "1"로부터 구별될 수 있게 한다.
하기 두 출원은 본원의 양수인 소유이고 참조로 여기 포함시키는 것으로, 이하 '549 출원이라 하는, 2004년 9월 29일에 출원된 Herner 등의 미국특허 출원번호 10/955,549 "Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States" 및 이하 '530 출원이라 하는 Herner 등의 2005년 6월 8일에 출원된 미국특허출원번호 11/148,530 "Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material"에 상세히 기술된 바와 같이, 다이오드(302)는, 초기에, 비프로그램된 장치가 비교적 고 저항률(resistivity) 상태에 있는 반도체 물질로 형성된다. 다이오드(302)에 프로그래밍 전압의 인가는 반도체 물질을 고 저항률 상태에서 저 저항률 상태로 변경시킨다.
도 1에 도시된 것과 같은 셀에서, 프로그래밍 전압은 2가지 작업들을 수행해야 한다. 이것은 다이오드(302)의 반도체 물질을 고 저항률에서 저 저항률 상태로 변환해야 하며, 또한 유전체 파단 안티휴즈(118)의 유전체 물질이 유전파괴가 되게 해야하는데, 이 동안에 유전체 파단 안티휴즈(118)를 통하여 적어도 하나의 도전성 경로가 영구적으로 형성된다.
도 2는 복수의 메모리 셀들을 포함하는 교차점 어레이로 배열된 도 1과 같은 셀들의 제 1 메모리 레벨의 부분을 도시한 것이다. 각 메모리 셀은 상부 도체들(400) 중 하나와 하부 도체들(200) 중 하나 사이에 배치된 필라(300)(도 1에 도시된 다이오드(302) 및 안티휴즈(118)를 포함하는)를 포함한다. 상부 도체들(400)은 하부 도체들(200) 위에 있으며 다른 방향으로, 바람직하게는 이들에 수직하게 확장한다. 2, 3, 또는 그 이상의 이러한 메모리 레벨들이 서로 간에 위로 수직하게 적층될 수 있어, 모노리식 3차원 메모리 어레이를 형성한다.
도 3은 도 2에 도시된 것과 같은 교차점 메모리 어레이 내 메모리 셀을 프로그램하는데 사용될 수 있는 바이어싱 수법을 도시한 것이다. 선택된 셀(S)에 10 볼트의 프로그래밍 전압이 가해지는 것으로 가정한다(여기에서 공급되는 전압은 단지 예이다). 선택된 비트라인(B0)은 10 볼트에 설정되고 선택된 워드라인(W0)는 0 볼트에 설정되고, 선택된 셀(S)에 10 볼트가 가해진다. 비트라인(B0)을 선택된 셀(S)과 공유하는 셀(F)의 의도하지 않은 프로그래밍을 피하기 위해서, 비선택되는 워드라인(W1)은 9 볼트로 설정되며, 이에 따라 셀(F)엔 1 볼트만이 가해지는데, 이 전압은 다이오드에 대한 턴 온 전압 미만이다. 마찬가지로, 비선택된 비트라인(B1) 은 1 볼트로 설정되고, 이에 따라 워드라인(W0)을 선택된 셀(S)과 공유하는 셀(H)엔 1 볼트만이 가해진다. 워드라인도 비트라인도 선택된 셀(S)과 공유하지 않는 비선택된 셀(U)에는 -8 볼트가 가해진다. 이 간이화한 도면에서, 단지 한 비선택된 비트라인(B1) 및 단지 한 비선택된 워드라인(W1)만이 도시된 것에 유의한다. 실제로는 많은 비선택된 워드라인들 및 비트라인들이 있을 것이다. N 비트라인들 및 M 워드라인들을 가진 어레이는 N-1 F 셀들, M-1 H 셀들, 및 매우 많은 수의 (N-1)*(M-1) U 셀들을 포함할 것이다.
U 셀들의 각각에서 다이오드는 다이오드의 파괴전압 미만의 전압으로 역바이어스 하에 있어, 이 셀을 통해 흐르는 전류를 최소화한다. (다이오드는 전류를 비대칭으로 도통시켜, 다른 방향으로보다 한 방향으로 전류를 더 쉽게 도통시킨다). 그러나 불가피하게 어떤 역 누설전류가 있을 것이며, 많은 수의 U 셀들에 기인하여, 선택된 셀의 프로그래밍 동안에 역 누설전류는 상당한 전력을 낭비할 수도 있다. 선택된 셀(S)의 프로그래밍 동안에, 작더라도, 프로그램이 된 H 셀 및 F 셀들의 순방향 전류도 마찬가지로 전력을 낭비한다. 고 프로그래밍 전압 자체는 흔히 발생시키기가 어렵다. 모든 이들 이유들로, 이러한 교차점 메모리 어레이 내 선택된 메모리 셀을 프로그램하는데 요구되는 전기 펄스의 크기를 최소화하는 것이 바람직하다.
피처 크기(feature size)는 포토리쏘그래픽 공정에 의해 형성될 수 있는 최소의 피처이다. 트랜지스터들과 같이 수평 방위로 놓여진 장치들에 있어서, 피처 크기가 감소함에 따라, 일반적으로 장치를 동작시키는데 요구되는 전압들이 감소하 는 것에 유의한다. 그러나 도 1의 메모리 셀에서, 메모리 셀이 수직 방위로 놓여 있어, 일반적으로 다이오드의 반도체 물질을 전환하고 안티휴즈를 파단시키는데 요구되는 전기 펄스의 크기는 피처 크기에 따라 감소하지 않는다.
'510 출원에서, 유전체 파단 안티휴즈는 반도체 물질, 예를 들면 실리콘으로 형성된 반도체 다이오드와 쌍을 이루는데, 다이오드의 반도체 물질은 형성될 때 저 저항률 상태에 있어, 전환될 필요는 없다.
'030 특허 및 '549 출원의 다이오드는 비정질 상태에 실리콘과 같은 반도체 물질을 피착시키고, 이어서 실리콘을 결정화하기 위해 열 어닐링을 수행함으로써 형성되어, 다결정질 실리콘 또는 폴리실리콘 다이오드를 형성한다. '530 출원에 기술된 바와 같이, 피착된 비정질 실리콘이 이를테면 이산화규소 및 질화티탄과 같은 고 격자 오정합을 갖는 물질들하고만 접촉하여 결정화될 때, 폴리실리콘은 상당 수의 결정결함들을 갖고 형성되어, 고 저항률이 되게 한다. 이 많은 결함의 폴리실리콘을 통해 프로그래밍 펄스의 인가는 명백히 폴리실리콘을 변경하여 이를 저 저항률이 되게 한다.
그러나, 피착된 비정질 실리콘이 적합한 실리사이드, 예를 들면 티탄 실리사이드 또는 코발트 실리사이드 층과 접촉하여 결정화될 때, 결과적인 결정화된 실리콘은 거의 결합들이 없이 질이 훨씬 더 높게 되고, 훨씬 더 낮은 저항률을 갖는다는 것이 발견되었다. 티탄 실리사이드 또는 코발트 실리사이드의 격자 간격은 실리콘의 간격에 매우 가깝고, 비정질 실리콘은 유리한 배향된 적합한 실리사이드층과 접촉하여 결정화될 때, 실리사이드는 실리콘의 결정 성장을 위한 템플릿(template) 을 제공하여, 결함들의 형성을 최소화하는 것으로 보인다. 고 격자 오정합을 갖는 물질들에만 이웃하여 결정화된 고 결함 실리콘과는 달리, 큰 전기 펄스의 인가는 실리사이드층과 접촉하여 결정화된 이 저 결함의 저 저항률 실리콘의 저항률을 상당하게 변경시키지 않는다.
유전체 파단 안티휴즈를 이러한 저 결함 저 저항률 다이오드와 쌍이 되게 함으로써, 프로그래밍 펄스가 유전체 파단 안티휴즈를 파단하는데 충분하기만 하면 되는 메모리 셀이 형성될 수 있고, 다이오드는 이의 초기 상태에서 이미 저 저항률이어서 고 저항률을 저 저항률로 전환되게 할 필요가 없는 반도체 물질로 형성된다.
'510 출원의 실시예들에서, 저 결함 다이오드는 통상의 유전체 물질인 이산화규소로 형성된 유전체 파단 안티휴즈와 쌍이 된다. 이러한 장치에서 유전체 파단 안티휴즈는 확실하게 절연이 되기에 충분한 두께이어야 하므로, 비교적 큰 프로그래밍 전압을 요구한다. 이 프로그래밍 전압은 이산화규소 안티휴즈의 두께를 감소시킴으로써 감소될 수 있다. 그러나 이산화규소 안티휴즈가 얇게 됨에 따라, 더 결함들이 생기기 쉽게 되어, 원하지 않는 누설전류가 생기게 할 것이다.
안티휴즈로서 작용하는 이산화규소는 일반적으로 열적으로 성장된다. 안티휴즈의 질은 안티휴즈를 더 높은 온도, 예를 들면 1000℃에서 성장시킴으로써, 개선될 수 있고, 결함들이 감소될 수 있다. 그러나 고온은 다른 단점들을 갖고 있는데, 다이오드들에서, 그리고 메모리 레벨들 밑에 형성된 CMOS 제어 회로들에서 도펀트들의 원하지 않는 확산을 야기하여, 이들 장치들에 손상을 입혀 잠재적으로 못쓰게 한다.
물질은 특유의 유전 상수 k를 갖는다. 물질의 유전 상수는 이의 거동을 절연체로서 기술한다. 통상적으로 형성되는 이산화규소와 같은 양호한 절연체는 3.9의 저 유전 상수를 갖는다. 정의에 의해서, 진공은 가장 낮은 가능한 1의 유전 상수를 갖는다. 예를 들면 HfO2 및 Al2O3를 포함하는 한 범위의 물질들은 유전체인 것으로 간주되나, 이산화규소보다 큰 유전 상수들을 갖는다.
유전 파단 안티휴즈로서 작용하는, HfO2 및 Al2O3와 같이 더 높은 k 물질의 층은 같은 전기적 거동을 가지면서도 필적하는 질의 이산화규소와 같은 낮은 k 물질의 층보다 더 두꺼울 수 있다.
McPherson 등의 "Proposed universal relationship between dielectric breakdown and dielectric constant" Proceedings of 2002 IEDM, pp. 633~636은 고 유전 상수 k를 갖는 물질들은 낮은 유전 상수 물질들보다는 낮은 전계들에서 유전파괴를 받음을 설명한다. 앞서 기술된 이유로, 메모리 어레이에서 프로그래밍 전압을 감소시키는 것이 바람직하다. 본 발명에서, 실리사이드에 인접하여 결정화된 저결함 피착된 반도체 물질로 형성되는 다이오드는 약 8보다 큰 유전 상수 k를 갖는 고 -k 물질로 형성된 유전 파단 안티휴즈와 쌍이 된다. "피착된 반도체 물질"이라는 용어는 피착이 된 실리콘, 게르마늄, 또는 실리콘-게르마늄 합금들과 같은 반도체 물질들을 말하며, 장치가 형성될 수 있는 단결정질의 웨이퍼 기판은 제외한다. 셀을 프로그램하는데 요구되는 전압은 유전파괴가 되게 안티휴즈에 가함으로써 파 단하는데 요구되는 전압뿐이다. 고 k 물질의 안티휴즈를 형성하는 것은 프로그래밍 전에 매우 신뢰성 있는 안티휴즈를, 프로그래밍 후에 낮은 누설전류로 유지하면서도 프로그래밍 전압을 감소시키게 작용한다.
고 k 유전 물질들이 동일 또는 더 나은 커패시턴스를 가지면서도 예를 들면 이산화규소의 게이트 산화물들보다 더 두껍게 만들어질 수 있기 때문에 트랜지스터들의 게이트 산화물들에서 사용을 위해 이들 고 k 유전 물질들이 조사된 것에 유의한다. 그러나 이들 게이트 산화물들은 트랜지스터에서 여기 기술된 안티휴즈와는 다른 역할을 한다. 이들 게이트 산화물들은 장치의 사용수명 중 어떠한 지점에서든, 유전파괴를 입지않게 하려는 것이다.
바람직한 실시예들에서는 고 k 물질의 유전 파단 안티휴즈를 형성하기 위해 원자층 피착(ALD)이 사용된다. ALD 기술들에서 최근에 진보들은 예를 들면 50, 30, 20, 또는 10 옹스트롬, 또는 그 미만으로 매우 얇은 고 k 물질의 극히 높은 품질의 층이 형성될 수 있게 하였다. 이 매우 얇은 층은 누설전류가 수락가능하게 낮을 정도의 높은 질을 가지며 이러한 얇은 층은 더 낮은 파괴전압을 요구한다.
McPherson 등은 더 높은 k 유전체들은 이산화규소와 같은 더 낮은 k 유전체들보다는 더 균일한 파괴 거동을 나타내는 경향이 있는 추가의 이점을 갖는다고 기술하고 있다. 메모리 어레이의 유전 파단 안티휴즈들이 넓은 범위의 프로그래밍 전압들에 걸쳐 파단할 때, 어레이 내 대부분의 메모리 셀들에 대해 낮은 전압이 충분할지라도, 프로그래밍 전압은 분포의 높은 쪽 끝에서 안티휴즈들을 파단할 만큼 충분히 높아야 한다. 더 타이트한 분포는 프로그래밍 전압을 더 감소시키게 한다.
많은 고 k 유전체들은 ALD를 포함해서, 다양한 피착 공정들에 의해 비교적 저온에서 형성될 수 있다. 일반적으로, 가공 온도를 감소시키는 것은 도펀트 확산 감소, 박리, 등, 복합적 반도체 장치의 제조에서 항시 이점이 있다.
다이오드는 전류를 비대칭으로 도통하여, 역바이어스 하에서보다 순방향 바이어스 하에서 더 쉽게 도통한다. 역바이어스 하에서 흐르는 전류인 역 누설 전류는 바람직하지 못하다. 역 누설전류는 다이오드에 감소된 음 전압에 의해 초선형으로(superlinearly) 감소한다. 예를 들면, 본 발명에서처럼 저 저항률 반도체 물질로 형성된 0.15 마이크론의 피처 크기를 갖는 다이오드에서, 다이오드가 -7 볼트 하에 있었을 때, 역 누설전류는 -7.5 x 10-11 암페어이었다. 전압이 -5.5 볼트이었을 때, 역 누설전류는 실질적으로 -3.0 x 10-11 암페어로 감소되었다. -4.5 볼트의 전압 하에서, 역 누설전류는 1.6 x 10-11 암페어로 감소되었다. 도 2에 도시된 교차점 어레이에서, 선택된 셀(S)을 프로그램하는데 요구되는 더 낮은 전압은 비선택된 셀들(U)에 더 낮은 음 전압이 걸리게 됨을 상기한다. 예를 들면, 도 4로 가서, 선택된 셀(S)에 프로그래밍 전압은 단지 5.4 볼트일 필요가 있는 것으로 가정한다. 선택된 셀(S)에 걸린 5.4 볼트에 대해서, 선택된 비트라인(B0) 상에 전압은 5 볼트이고, 선택된 워드라인(WO)은 0 볼트에 있다. 비선택된 비트라인(B1)이 1 볼트로 설정되고 비선택된 워드라인(W1)이 4.4 볼트로 설정된다면, 셀들(H 및 F) 둘 다에는 1 볼트가 가해진다. 비선택된 셀(U)에는 도 3의 예에서와 같이 -8 볼트보다 현저하게 낮은 -3.4 볼트가 가해진다.
지금까지 기술된 모노리식 메모리 어레이들에서, 실리콘은 다이오드를 형성하는 것이 일반적으로 바람직하였다. 게르마늄은 실리콘보다 작은 밴드 갭을 가지며, 이것은 실리콘과 게르마늄과의 합금으로 형성된 다이오드는 순 실리콘 다이오드보다 더 높은 역 누설전류를 갖는 것이 발견되었다. 누설전류는 소량의 게르마늄으로 증가한다. 교차점 메모리 어레이에서, 비선택된 셀들(U)이 단지 -3.4 볼트에 있을 때, 누설전류는 실질적으로 더 적을 것이며, 이러한 단점을 완화시킨다. 본 발명의 양수인에 의해 소유되고 여기 참조로 포함시키는 2005년 5월 9일에 출원된 Herner 등의 미국특허출원 11/125,606 "High-Density Nonvolatile Memory Array Fabricated at Low Temperature Comprising Semiconductor Diodes"에 기술된 바와 같이, 종래의 방법들에 의해 실리콘을 피착하고 결정화하는데 요구되는 온도는 일반적으로 알루미늄 및 구리 금속화와 호환되지 않으며, 이것은 고온을 수용할 수 없다. 이 출원에 기술된 바와 같이, 현저하게 높은 게르마늄 함유물로 실리콘-게르마늄 다이오드들의 사용은 전체 제조 온도를 낮추어, 이들 저 저항률 금속들을 사용할 수 있게 하여 장치 성능을 개선한다.
도 5는 본 발명의 바람직한 실시예에 따라 형성된 메모리 셀을 도시한 것이다. 하부 도체(200)는 바람직하게는 질화티탄인 부착층(104), 및 바람직하게는 텅스텐인 도전층(106)을 포함한다. 고 k 유전 물질로 형성된 유전체 파단 안티휴즈(118)는 하부 도체(200) 위에 형성된다. 예를 들면 질화티탄의 장벽층(110)은 유전체 파단 안티휴즈(118)와 수직 배향된 인접한 p-i-n 다이오드(302)와의 사이에 개재한다. 층(110)은 어떤 실시예들에선 생략될 수도 있다. 필라(300)는 장벽 층(110) 및 다이오드(302)를 포함한다. 바람직하게는 코발트 실리사이드 또는 티탄 실리사이드인 실리사이드 층(122)은 상부 도체(400)의 부분이며, 이 상부 도체는 예를 들면 질화티탄층(404) 및 텅스텐층(406)과 같은 도전성 층들을 더 포함한다. (알게 되는 바와 같이, 실리사이드는 실리사이드 형성 금속이 다이오드(302)의 실리콘과 접촉하는 곳에만 형성되며, 층(122)의 빗금친 부분은 반응되지 않은 금속으로 실리사이드가 아니다). 밑에 필라(300)와 약간 오정렬된 것으로 보여진 상부 도체(400)는 바람직하게는 레일(rail) 형상이며, 단면이 도면 용지에서 밖으로 확장하게 도시되었다. 안티휴즈(118)에서 사용을 위해 바람직한 물질들은 HfO2, Al2O3, ZrO2, TiO2, La2O3, Ta2O5, RuO2, ZrSiOx, AlSiOx, HfSiOx, HfAlOx, HfSiON, ZrSiAlOx, HfSiAlOx, HfSiAlON, 및 ZrSiAlON을 포함한다. 다이오드(302)의 실리콘은 바람직하게는 비정질로 피착된 후에 결정화된다. 일부 실시예들에서, 다이오드(302)를 결정화하고, 이어서 실리사이드(122)를 제거하는 것이 바람직할 수 있고 따라서 이것은 완성된 장치에는 없다. 장벽층들 및 부착층들과 같은, 도시되지 않은 추가의 층들이 있을 수 있고, 대안적으로, 포함되는 일부 장벽층들은 어떤 실시예들에서는 생략될 수도 있다.
도 6은 대안적 실시예를 도시한 것이다. 하부 도체(200)는 도 5의 실시예에서와 같이 형성된다. 필라(300)는 장벽층(110)(바람직하게는 질화티탄), 인접한 p-i-n 다이오드(302), 실리사이드층(122), 도전성 장벽층(123), 고 k 유전 물질로 형성된 유전체 파단 안티휴즈(118) 및 도전성 장벽층(125)을 포함한다. 상부 도 체(400)는 바람직하게는 질화티탄의 도전성 부착층(404), 및 예를 들면 텅스텐의 도전층(406)을 포함한다.
도 7은 또 다른 대안적 실시예를 도시한 것이다. 하부 도체(200)는 도 5 및 도 6의 실시예들에서와 같이 형성된다. 필라(300)는 장벽층(110)(바람직하게는 질화티탄) 및 인접한 p-i-n 다이오드(302)를 포함한다. 필라(300)로부터 상이한 에칭 단계에서 에칭된 짧은 필라(304)는 실리사이드층(122) 및 도전성 장벽층(123)을 포함한다. 상부 도체(400)는 바람직하게는 질화티탄의 도전성 부착층(402), 및 예를 들면 텅스텐의 도전층(406)을 포함한다. 고 k 유전 물질로 형성된 유전체 파단 안티휴즈(118)가 상부 도체(400)와 도전성 장벽층(123) 사이에 개재한다. 이것은 연속한 블랭킷(blanket)일 수 있고, 또는 도시된 바와 같이, 상부 도체(400)로 패터닝될 수 있다. 마찬가지로 인접한 p-i-n 다이오드 및 고 k 유전체 파단 안티휴즈를 포함하는 이외 많은 다른 대안적 실시예들이 고려될 수 있다.
이들 실시예들 각각은 실리사이드, 게르마나이드, 또는 실리사이드-게르마나이드 층에 인접하여 결정화되었던 피착된 반도체 물질로 형성된 인접 p-i-n 다이오드; 및 8보다 큰 유전 상수를 갖는 유전 물질을 포함하는 것으로, 다이오드와 전기적으로 직렬로 배열된 것인 유전체 파단 안티휴즈를 포함하는 반도체 장치이다. 각각의 실시예에서, 수직 배향된 다이오드는 하부 도체와 상부 도체 사이에 배치되고, 유전체 파단 안티휴즈는 다이오드와 상부 도체 사이에 또는 다이오드와 하부 도체 사이에 배치된다. 이들 예들에서, 상부 도체도 하부 도체도 실리콘층을 포함하지 않는다.
"인접한 p-i-n 다이오드"라는 용어는 일 단부에 고농도로 도핑된 p형 반도체 물질과 다른 단부에 고농도로 도핑된 n형 반도체 물질을 가지며, 이들 사이에는 진성 또는 저농도로 도핑된 반도체 물질을 구비하고, p형 영역과 n형 영역 사이에 개재하여 파단되기 전에 대부분의 전류 흐름을 방지하기에 충분한 유전체 파단 안티휴즈는 없는, 반도체 물질로 형성된 다이오드를 기술한다. p-i-n 다이오드는 이러한 다이오드가 역 바이어스 하에서 누설전류를 최소화하기 때문에 큰 메모리 어레이에서 사용에 바람직하다.
이들 셀들 중 어느 것에서, 프로그래밍 전에, 안티휴즈(118)는 원상태이며 전류 흐름을 방해한다. 프로그래밍 동안에, 프로그래밍 전압이 상부 도체(400)와 하부 도체(200) 사이에 공급될 때, 유전체 파단 안티휴즈의 부분은 유전파괴가 되어, 인접 p-i-n 다이오드(302)와 상부 도체(400) 사이에 또는 인접 p-i-n 다이오드(302)와 하부 도체(200) 사이에 유전체 파단 안티휴즈(118)를 통하는 도전성 경로를 형성한다.
본 발명의 실시예들에서 고 k 유전 물질로 형성된 유전체 파단 안티휴즈가 질화티탄 또는 도전성 금속 실리사이드와 같은 2개의 금속 또는 금속층들 사이에 배치되는 것이 바람직할 수 있다. 이들 도전층들은 안티휴즈에 커패시턴스를 형성하게 하여, 안티휴즈가 반도체층들 사이에 또는 반도체층과 금속 또는 금속층 사이에 배치되는 경우보다 더 쉽게 파단할 수 있게 한다.
본 발명의 바람직한 실시예에 따라 형성된 모노리식 3차원 메모리 어레이의 형성의 상세한 예가 제공될 것이다. 완전함을 위해서, 구체적인 공정 조건들, 치수 들, 방법들, 및 물질들이 제공될 것이다. 그러나 이러한 상세들은 제한하려는 것은 아니며, 이들 상세의 많은 것은 결과들이 발명의 범위 내에 속하면서도 수정되거나, 생략되거나, 증가될 수 있음이 이해될 것이다. 예를 들면, '030 특허, '549, '530, 및 '510 출원들로부터 어떤 상세들이 유용할 수도 있다. 본 발명을 모호하게 하는 것을 피하기 위해서, 이 특허 및 이들 출원들로부터 모든 상세들은 포함되지 않았으나, 관계된 교시된 어떤 것도 배제하려는 것은 아님이 이해될 것이다.
예
도 8a로 가서, 메모리의 형성은 기판(100)부터 시작한다. 이 기판(100)은 이를테면 단결정 실리콘, 실리콘-게르마늄 또는 실리콘-게르마늄-탄소같은 IV-IV 화합물들, III-V 화합물들, II-VII 화합물들, 이러한 기판들 상에 에피택셜층들, 또는 이외 어떤 다른 반도체 물질 등, 이 기술에 공지된 임의의 반도체 기판일 수 있다. 기판은 이에 제조된 집적회로들을 포함할 수 있다.
절연층(102)이 기판(100) 상에 형성된다. 절연층(102)은 산화실리콘, 질화실리콘, Si-C-O-H 막, 또는 이외 어떤 다른 적합한 절연물질일 수 있다.
제 1 도체들(200)은 기판(100) 및 절연체(102) 상에 형성된다. 부착층(104)은 도전층(106)이 절연층(102)에 부착될 수 있게 절연층(102)과 도전층(106) 사이에 포함될 수 있다. 위에 놓이는 도전층(106)이 텅스텐이라면, 부착층(104)으로서는 질화티탄이 바람직하다. 도전층(106)은 텅스텐, 또는 이외에, 탄탈, 티탄, 구리, 코발트, 또는 이들의 합금들을 포함하는 물질들과 같이, 이 기술에 공지된 임 의의 도전 물질을 포함할 수 있다.
도체 레일들을 형성할 모든 층들이 일단 피착되었으면, 도 8a에 단면으로 도시된, 실질적으로 평행하고, 실질적으로 공면(coplanar)의 도체들(200)을 형성하기 위해 층들은 임의의 적합한 마스킹 및 에칭 공정을 사용하여 패터닝되고 에칭될 것이다. 도체들(200)은 도면 용지 밖으로 확장한다. 일 실시예에서, 포토레지스트가 피착되고, 포토리쏘그래픽에 의해 패터닝되고, 층들은 에칭되고, 이어서 포토레지스트는 표준 공정 기술들을 사용하여 제거된다.
다음에, 유전 물질(108)이 도체 레일들(200) 상에 그리고 이들 사이에 피착된다. 유전 물질(108)은 이를테면 산화실리콘, 질화실리콘, 또는 실리콘 옥시나이트라이드와 같은, 임의의 공지된 전기적으로 절연물질일 수 있다. 바람직한 실시예에서, 고밀도 플라즈마 방법에 의해 피착된 이산화규소는 유전 물질(108)로서 사용된다.
마지막으로, 도체 레일들(200) 상에 과잉의 유전 물질(108)이 제거되어, 유전 물질(108)에 의해 분리된 도체 레일들(200)의 상면들을 노출시켜, 실질적으로 평탄한 표면을 남긴다. 결과적인 구조가 도 8a에 도시되었다. 평탄한 표면을 형성하기 위해 유전체 과잉 충전의 이러한 제거는 화학기계 평탄화(CMP) 또는 에치백과 같은, 이 기술에 공지된 임의의 공정에 의해 수행될 수 있다. 대안적 실시예에서, 도체들(200)은 대신에 다마신(Damascene) 방법에 의해 형성될 수도 있을 것이다.
도 8b로 가서, 다음에 약 8보다 큰 유전 상수 k를 갖는 고 k 유전 물질의 얇은 층(118)이 형성된다. (간단하게 하기 위해서 기판(100)은 도 8b에서 생략되었고 이에 이은 도면들에서 이 기판이 있는 것으로 가정될 것이다). 이 물질에 대한 유전 상수 k의 값은 바람직하게는 8 내지 50, 가장 바람직하게는 약 8 내지 약 25이다. 이 층은 바람직하게는 약 10 내지 약 200 옹스트롬, 예를 들면 약 20 내지 약 100 옹스트롬이다. 층(118)을 위한 바람직한 물질들은 HfO2, Al2O3, ZrO2, TiO2, La2O3, Ta2O5, RuO2, ZrSiOx, AlSiOx, HfSiOx, HfAlOx, HfSiON, ZrSiAlOx, HfSiAlOx, HfSiAlON, 및 ZrSiAlON을 포함한다. 일부 실시예들에서 2 이상의 이들 물질들이 혼합될 수 있다. 가장 바람직한 물질들은 약 25의 유전 상수를 갖는 HfO2, 또는 약 9의 유전 상수를 갖는 Al2O3를 포함한다. 바람직한 실시예들에서, 층(118)은 ALD에 의해 형성되어, 매우 고 품질의 막을 형성한다. 고 품질 막은 가능한 한 이의 이론적 밀도에 가깝게, 밀집된 것이 바람직하며, 핀홀들이 거의 또는 전혀 없이 완전한 피복성을 가지며, 저밀도의 전기적 결함들을 갖는다. 일반적으로 고 유전 상수를 갖는 필적하는 막 질의 물질들이 저 유전 상수를 갖는 것들보다 두꺼운 것이 바람직할 것이다. 예를 들면, ALD에 의해 형성된 Al2O3 막은 바람직하게는 약 5 내지 약 80 옹스트롬의 두께, 바람직하게는 약 30 옹스트롬의 두께를 갖는 반면, ALD에 의해 형성된 HfO2 막은 바람직하게는 약 5 내지 약 100 옹스트롬의 두께, 바람직하게는 약 40 옹스트롬 두께를 갖는다. 층(118)은 유전체 파단 안티휴즈로서 작용할 것이다. 일부 실시예들에서, 층(118)을 피착하기 전에 도전 장벽층(도시되지 않음)을 피착하는 것이 바람직할 수 있다. 질화티탄의 예를 들면 약 100 옹스트롬의 이 장 벽층은 위에 고 k 유전체 파단 안티휴즈층(118)을 피착할 균일한 표면을 제공할 것이며, 이것은 이 층의 균일성을 개선할 수 있다.
장벽층(111)이 층(118) 상에 피착된다. 이것은 예를 들면 50 내지 200 옹스트롬, 바람직하게는 100 옹스트롬으로 임의의 적합한 두께를 갖는 임의의 적합한 도전성 장벽물질, 예를 들면 질화티탄일 수 있다. 일부 실시예들에서 장벽층(111)은 생략될 수도 있다.
다음에 필라들로 패터닝될 반도체 물질이 피착된다. 반도체 물질은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 또는 이외 적합한 반도체들, 또는 반도체 합금일 수 있다. 간단하게 하기 위해서, 이 설명은 반도체 물질을 실리콘으로서 언급할 것이지만 당업자는 대신에 이들 이외 다른 적합한 물질들 중 어느 하나를 선택할 수도 있음이 이해될 것이다.
하부의 고농도로 도핑된 영역(112)은 이 기술에 공지된 임의의 피착 및 도핑 방법에 의해 형성될 수 있다. 실리콘은 피착되고 이어서 도핑될 수 있으나, 바람직하게는 실리콘의 피착 동안, n형 도펀트 원자들, 예를 들면 인을 제공하는 도너 기체를 흘림으로써 인 시튜로 도핑된다. 고농도로 도핑된 영역(112)은 바람직하게는 약 100 내지 약 800 옹스트롬 두께이다.
진성 영역(114)은 이 기술에 공지된 임의의 방법에 의해 형성될 수 있다. 영역(114)은 실리콘, 게르마늄, 또는 실리콘이나 게르마늄의 합금일 수 있고 약 1100 내지 약 3300 옹스트롬의 두께, 바람직하게는 약 2000 옹스트롬의 두께를 갖는다. 고농도로 도핑된 영역(112) 및 진성 영역(114)의 실리콘은 바람직하게는 피착될 때 비정질이다.
하지의 장벽층(111), 고 k 유전층(118), 및 장벽층(110)과 함께, 지금 피착된 반도체 영역들(114, 112)은 필라들(300)을 형성하기 위해 패터닝되고 에칭될 것이다. 필라들(300)은 각 필라(300)가 도체(200)의 상면 상에 형성되고, 밑의 도체들(200)과 거의 동일 피치 및 거의 동일 폭을 가져야 한다. 얼마간의 오정렬은 허용될 수 있다.
필라들(300)은 임의의 적합한 마스킹 및 에칭 공정을 사용하여 형성될 수 있다. 예를 들면, 포토레지스트가 피착되고, 표준 포토리쏘그래픽 기술들을 사용하여 패터닝되고, 에칭될 수 있고, 이어서 포토레지스는 제거된다. 대안적으로, 이외 어떤 다른 물질, 예를 들면 이산화규소의 하드 마스크가 상면 상에 하부 반반사 코팅(BARC)를 갖고, 반도체층 적층의 상면 상에 형성되고, 이어서 패터닝되고 에칭될 수 있다. 유사하게, 유전체 반반사 코팅(DARC)이 하드 마스크로서 사용될 수 있다.
하기 둘 다는 본 발명의 양수인에 의해 소유되고 여기 참조로 포함시키는 것들로서, 2003년 12월 5일에 출원된 Chen, 미국특허출원번호 10/728436, "Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting"; 또는 2004년 4월 1일에 출원된 Chen, 미국특허출원번호 10/815312, "Photomask Features with Chromeless Nonprinting Phase Shifting Window"에 기술된 포토리쏘그래픽 기술들은 본 발명에 따라 메모리 어레이의 형성에서 사용되는 임의의 포토리쏘그래픽 단계를 수행하기 위해 이점이 있게 사용될 수 있다.
유전 물질(108)은 반도체 필라들(300) 상에 그리고 이들 사이에 피착되어, 이들 사이에 갭들을 채운다. 유전 물질(108)은 산화실리콘, 질화실리콘, 또는 실리콘 옥시나이트라이드와 같은 임의의 공지된 전기적으로 절연물질일 수 있다. 바람직한 실시예에서, 이산화규소는 절연물질로서 사용된다.
다음으로, 필라들(300)의 상면 상에 유전 물질은 제거되어, 유전 물질(108)에 의해 분리된 필라들(330)의 상면들을 노출시키고, 실질적으로 평탄한 표면을 남긴다. 유전체 과잉 충전의 이러한 제거는 CMP 또는 에치백과 같은 이 기술에 공지된 임의의 공정에 의해 수행될 수 있다. CMP 또는 에치백 후에, 이온 주입이 수행되어, 고농도로 도핑된 p형 상부 영역들(116)을 형성한다. p형 도펀트는 예를 들면 2 keV의 주입 에너지, 및 약 3 x 1015/cm2의 선량(dose)으로, 붕소의 얕은 주입인 것이 바람직하다. 이 주입 단계는 다이오드들(302)의 형성을 완성한다. 결과적인 구조가 도 8b에 도시되었다. 지금 형성된 다이오드들에서, 하부의 고농도 도핑된 영역들(112)은 n형이고 상부의 고농도 도핑된 영역들(116)은 p형이나, 명백히 다이오드들의 극성은 반대로 될 수도 있을 것이다.
요약하면, 필라들(300)은 제 1 도체들(200) 위에 반도체층 적층을 피착하고, 단일 패터닝 단계로 필라들(300)의 형성에서 반도체층 적층을 패터닝하고 에칭함으로써 형성된다. 장치의 완성 후에, 인접 p-i-n 다이오드가 필라 내에 배치된다.
도 8c로 가서, 필라들(300)의 상면들 상에 형성된 임의의 자연산화물을 제거한 후에, 실리사이드 형성 금속, 예를 들면 티탄, 코발트, 크롬, 탄탈, 백금, 니켈, 니오븀, 또는 팔라듐의 층(120)이 피착된다. 층(120)은 바람직하게는 티탄 또 는 코발트이며, 층(120)이 티탄이라면, 이의 두께는 약 10 내지 약 100 옹스트롬, 가장 바람직하게는 약 20 옹스트롬인 것이 바람직하다. 층(120) 다음엔 질화티탄층(404)이 이어진다. 두 층들(120, 404)은 바람직하게는 약 20 내지 약 100 옹스트롬, 가장 바람직하게는 약 50 옹스트롬이다. 다음에, 도전성 물질, 예를 들면 텅스텐 층(406)이 피착된다. 층들(406, 404, 120)은 레일 형상의 상부 도체들(400)로 패터닝되고 에칭되며, 이것은 바람직하게는 하부 도체들(200)에 수직한 방향으로 확장한다.
다음에, 유전 물질(도시되지 않음)이 도체들(400) 상에 그리고 이들 사이에 피착된다. 유전 물질은 산화실리콘, 질화실리콘, 또는 실리콘 옥시나이트라이드와 같은 임의의 공지된 전기적으로 절연물질일 수 있다. 바람직한 실시예에서, 산화실리콘이 이 유전 물질로서 사용된다.
제 1 메모리 레벨의 형성이 기술되었다. 추가의 메모리 레벨들이 이 제 1 메모리 레벨 위에 형성되어 모노리식 3차원 메모리 어레이를 형성할 수 있다. 지금 기술된 어레이는 단지 한 예이며, 예를 들면 도 6 및 도 7에 도시된 메모리 셀들 중 어느 하나를 포함한, 다른 방법들로 다양할 수 있다.
도 10c을 참조하면, 실리사이드 형성 금속 층(10)은 상부 고농도 도핑된 영역(116)의 실리콘과 접촉하여 있는 것에 유의한다. 후속되는 고양된 온도 단계들 동안에, 층(120)의 금속은 고농도 도핑된 영역(116)의 실리콘의 일 부분과 반응하여 실리사이드층(도시되지 않음)을 형성할 것이다. 이 실리사이드층은 실리콘을 결정화하는데 요구되는 온도보다 낮은 온도에서 형성되며, 이에 따라 영역들(112, 114, 116)이 여전히 대부분 비정질인 상태에 있는 반면 형성될 것이다. 실리콘-게르마늄 합금이 상부의 고농도 도핑된 영역(116)용으로 사용된다면, 예를 들면 코발트 실리사이드-게르마나이드 또는 티탄 실리사이드-게르마나이드의 실리사이드-게르마나이드 층이 형성될 수 있다.
바람직하게 모든 메모리 레벨들이 형성된 후에, 각각의 메모리 레벨이 형성될 때 어닐링될 수 있을지라도, 다이오드들(302)을 결정화하기 위해 예를 들면 750℃에서 약 60초 동안 단일 결정화 어닐링이 수행된다. 결과적인 다이오드들은 일반적으로 다결정질이 될 것이다. 이들 다이오드의 반도체 물질이 양호한 격자 정합을 갖는 실리사이드 또는 실리사이드-게르마나이드 층과 접촉하여 결정화되기 때문에, 다이오드들(302)의 반도체 물질은 결함이 적을 것이며 저 저항률이 될 것이다.
HfO2가 유전체 파단 안티휴즈(118) 용으로 사용되었다면, 가공 온도를 약 700 내지 약 800℃일 수 있는 HfO2의 결정화 온도 미만으로 유지하기 위해 주의해야 한다. 결정질 HfO2의 원상태 안티휴즈층은 비정질 HfO2 층보다 훨씬 더 큰 누설을 갖는다.
어떤 실시예들에서, 도체들은 메모리 레벨들간에 공유될 수 있는데, 즉, 상부 도체(400)는 위에 다음 메모리 레벨의 하부 도체로서 사용될 것이다. 다른 실시예들에서, 레벨간 유전체(도시되지 않음)가 도 8c의 제 1 메모리 레벨 위에 형성되며, 이의 표면은 평탄화되고, 제 2 메모리 레벨의 형성은 이 평탄화된 레벨간 유전체 상에서 시작하며, 공유되는 도체들은 없다.
본 발명은 프로그래밍 전압이 감소될 수 있게 한다. '030 특허의 실시예들에서, 어레이 내 더 많은 거의 모든 셀들(예를 들면, 99퍼센트 이상)을 프로그램하는데 충분한 프로그래밍 전압은 프로그램될 셀에 인가되는 적어도 8 볼트의 펄스를 포함한다. 본 발명의 실시예들에서, 지금 기술된 어레이처럼, 프로그래밍 전압은 감소될 수 있다. 예를 들면, 어레이 내 거의 모든 셀들은 약 8 볼트 미만의 프로그래밍 펄스로 프로그램될 수 있고, 어떤 실시예들에서는 6 볼트 미만, 또는 4.0 볼트 미만에서 프로그램될 수 있다.
일부 실시예들에서, 프로그래밍 펄스가 다이오드를 역 바이어스로 하여 인가되는 것이 바람직할 수 있다. 이것은 본 발명의 양수인에 의해 소유되고 여기 참조로 포함시키는, 2006년 7월 28일에 출원된 Kumar 등의 미국특허출원번호 11/496,986, "Method For Using A Memory Cell Comprising Switchable Semiconductor Memory Element With Trimmable Resistance"에 기술된 바와 같이, 어레이에 비선택된 셀들에서 누설을 감소 또는 제거하는 잇점이 있을 수 있다.
모노리식 3차원 메모리 어레이는 개재된 기판들 없이, 웨이퍼와 같은, 단일 기판상에 복수의 메모리 레벨들이 형성되는 어레이이다. 한 메모리 레벨을 형성하는 층들은 현존 레벨 또는 레벨들의 층들 상에 직접 피착 또는 성장된다. 반대로, 적층된 메모리들은 Leedy의 미국특허 5,915,167, "Three dimensional structure memory"에서와 같이, 별도의 기판들 상에 메모리 레벨들을 형성하고 수직으로 메모리 레벨들을 부착함으로써 구성되었다. 기판들은 본딩 전에 얇게 하거나 메모리 레벨들로부터 제거될 수도 있으나, 메모리 레벨들이 초기에 별도의 기판상에 형성되 므로, 이러한 메모리들은 진정한 모노리식 3차원 메모리 어레이들은 아니다.
기판 위에 형성된 모노리식 3차원 메모리 어레이는 기판 위에 제 1 높이에 형성된 적어도 제 1 메모리 레벨, 및 제 1 높이와는 다른 제 2 높이에 형성된 제 2 메모리 레벨을 포함한다. 3, 4, 8, 또는 사실상 임의의 수의 메모리 레벨들이 이러한 멀티레벨 어레이에서 기판 위에 형성될 수 있다.
다마신 구성을 사용하여 도체들이 형성되는 유사한 어레이를 형성하기 위한 대안적 방법이, 본 발명의 양수인에 의해 소유되고 여기 참조로 포함시키는, 2006년 5월 31일에 출원된 Radigan 등의 미국특허출원번호 11/444,936, "Conductive Hard Mask to Protect Patterned Features During Trench Etch"에 기술되어 있다. Radigan 등의 방법들은 본 발명에 따라 어레이를 형성하기 위해 대신 사용될 수도 있다.
상세한 제조방법들이 여기 기술되었으나, 결과들이 발명의 범위 내에 속하는 동일 구조들을 형성하는 이외 임의의 방법들이 사용될 수 있다.
전술한 상세한 설명은 이 발명이 취할 수 있는 많은 형태들 중 몇 개만을 기술하였다. 이 이유로, 이 상세한 설명은 예시로서 의도되고 제한하려는 것은 아니다. 이 발명의 범위를 정하고자 하는 것은 모든 등가물들을 포함한, 다음의 청구항들뿐이다.
상술한 바와 같이, 본 발명은, 고 유전 상수 안티휴즈 물질로 형성된 유전체 파단 안티휴즈 및 저 저항률 반도체 물질로 형성된 반도체 다이오드를 포함하는 비 휘발성 메모리 셀을 제공하는데 사용된다.
Claims (47)
- 반도체 장치(semiconductor device)에 있어서,실리사이드(silicide), 게르마나이드(germanide), 또는 실리사이드-게르마나이드 층에 인접하여 결정화가 된 피착된 반도체 물질로 형성된 인접 p-i-n 다이오드와,상기 다이오드와 전기적으로 직렬 배열되어 있고, 8보다 큰 유전 상수를 갖는 유전 물질을 포함하는, 유전체 파단 안티휴즈(dielectric rupture antifuse)를포함하는, 반도체 장치.
- 제 1항에 있어서, 상기 반도체 물질은 다결정질인, 반도체 장치.
- 제 1항에 있어서, 상기 유전 물질은, HfO2, Al2O3, ZrO2, TiO2, La2O3, Ta2O5, RuO2, ZrSiOx, AlSiOx, HfSiOx, HfAlOx, HfSiON, ZrSiAlOx, HfSiAlOx, HfSiAlON, 및 ZrSiAlON으로 구성된 그룹에서 선택되는, 반도체 장치.
- 제 3항에 있어서, 상기 유전 물질은 HfO2 또는 Al2O3인, 반도체 장치.
- 제 1항에 있어서, 상기 실리사이드, 실리사이드-게르마나이드, 또는 게르마 나이드 층은 a) 티탄 실리사이드, 티탄 실리사이드-게르마나이드, 또는 티탄 게르마나이드, 또는 b) 코발트 실리사이드, 코발트 실리사이드-게르마나이드, 또는 코발트 게르마나이드인, 반도체 장치.
- 제 1항에 있어서, 상기 반도체 물질은 실리콘(silicon), 게르마늄, 및/또는 실리콘-게르마늄 합금을 포함하는, 반도체 장치.
- 제 6항에 있어서, 상기 인접 p-i-n 다이오드는 수직 배향되고 상기 인접 p-i-n 다이오드 아래의 하부 도체와 상기 인접 p-i-n 다이오드 위의 상부 도체 사이에 배치되며, 상기 유전체 파단 안티휴즈는 상기 인접 p-i-n 다이오드와 상기 상부 도체 사이에, 또는 상기 인접 p-i-n 다이오드와 상기 하부 도체 사이에 배치되는, 반도체 장치.
- 제 7항에 있어서, 상기 상부 도체 또는 상기 하부 도체는 실리콘층을 포함하지 않는, 반도체 장치.
- 제 7항에 있어서, 상기 실리사이드, 실리사이드-게르마나이드, 또는 게르마나이드 층은, 상기 인접 p-i-n 다이오드 위에 있으며, 상기 유전체 파단 안티휴즈는 상기 인접 p-i-n 다이오드 아래에 있는, 반도체 장치.
- 제 7항에 있어서, 상기 유전체 파단 안티휴즈는 두께가 약 50 옹스트롬 이하인, 반도체 장치.
- 제 10항에 있어서, 상기 유전체 파단 안티휴즈는 두께가 20 옹스트롬 이하인, 반도체 장치.
- 제 10항에 있어서, 상기 유전체 파단 안티휴즈는 원자층 피착(atomic layer deposition)에 의해 형성되는, 반도체 장치.
- 제 10항에 있어서, 상기 유전체 파단 안티휴즈의 일 부분은 유전 파괴(dielectric breakdown)를 거쳐서, 상기 인접 p-i-n 다이오드와 상기 상부 도체 사이, 또는 상기 인접 p-i-n 다이오드와 상기 하부 도체 사이에서 상기 유전 파단 안티휴즈를 통하는 도전성 경로를 형성하는, 반도체 장치.
- 제 6항에 있어서, 상기 하부 도체, 상기 인접 p-i-n 다이오드, 및 상기 상부 도체는 모두 반도체 기판 위에 형성되는, 반도체 장치.
- 제 6항에 있어서, 상기 인접 p-i-n 다이오드는 필라(pillar) 형태인, 반도체 장치.
- 제 1항에 있어서, 상기 실리사이드, 실리사이드-게르마나이드, 또는 게르마나이드 층은 완성된 장치에는 존재하지 않는, 반도체 장치.
- 제 1 메모리 레벨에 있어서,기판 위에 형성된 복수의 제 1의 실질적으로 평행하고, 실질적으로 공면인(coplanar) 도체들;상기 제 1 도체들 위에 형성된 복수의 제 2의 실질적으로 평행하고, 실질적으로 공면의 도체들;실리사이드, 실리사이드-게르마나이드 또는 게르마나이드층에 인접하여 결정화된 반도체 물질을 포함하는, 복수의 수직 배향된 인접 p-i-n 다이오드들;약 8보다 큰 유전 상수를 갖는 유전 물질로 형성된 복수의 유전체 파단 안티휴즈들로서,상기 인접 p-i-n 다이오드들 각각은 상기 제 1 도체들 중 하나와 상기 제 2 도체들 중 하나 사이에 배치되고,상기 유전체 파단 안티휴즈들 각각은 상기 제 1 도체들 중 하나와 상기 인접 p-i-n 다이오드들 중 하나 사이에 또는 상기 제 2 도체들 중 하나와 상기 인접 p-i-n 다이오드들 중 하나 사이에 배치되는, 상기 복수의 유전체 파단 안티휴즈들; 및각각이 상기 인접 p-i-n 다이오드들 중 하나 및 상기 유전체 파단 안티휴즈들 중 하나를 포함하는 복수의 메모리 셀들을포함하는, 제 1 메모리 레벨.
- 제 17항에 있어서, 상기 유전 물질은, HfO2, Al2O3, ZrO2, TiO2, La2O3, Ta2O5, RuO2, ZrSiOx, AlSiOx, HfSiOx, HfAlOx, HfSiON, ZrSiAlOx, HfSiAlOx, HfSiAlON, 및 ZrSiAlON으로 구성된 그룹에서 선택되는, 제 1 메모리 레벨.
- 제 17항에 있어서, 상기 반도체 물질은 실리콘, 게르마늄, 및/또는 실리콘-게르마늄 합금을 포함하는, 제 1 메모리 레벨.
- 제 17항에 있어서, 상기 유전체 파단 안티휴즈는 상기 인접 p-i-n 다이오드 아래에 배치되는, 제 1 메모리 레벨.
- 제 17항에 있어서, 상기 유전체 파단 안티휴즈들은 상기 인접 p-i-n 다이오드들 밑에 배치되고 상기 실리사이드, 실리사이드-게르마나이드, 또는 게르마나이드 층들은 상기 인접 p-i-n 다이오드들 위에 배치되는, 제 1 메모리 레벨.
- 제 17항에 있어서, 적어도 제 2 메모리 레벨은 상기 제 1 메모리 레벨 위에 모노리식으로 형성되는, 제 1 메모리 레벨.
- 기판 위에 형성되는 모노리식 3차원 메모리 어레이에 있어서,a) 상기 기판 위에 모노리식으로 형성된 제 1 메모리 레벨로서, 상기 제 1 메모리 레벨은,i) 제 1 방향으로 확장하는 복수의 제 1의 실질적으로 평행하고, 실질적으로 공면의 도체들;ii) 상기 제 1 도체들 위에 제 2 도체들로서, 상기 제 1 방향과는 다른 제 2 방향으로 확장하는 복수의 제 2의 실질적으로 평행하고, 실질적으로 공면의 도체들;iii) 실리사이드, 실리사이드-게르마나이드 또는 게르마나이드층에 인접하여 결정화된 피착된 반도체 물질로 형성되는 복수의 수직 배향된 인접 p-i-n 다이오드들로서, 그 각각은 상기 제 1 도체들 중 하나와 상기 제 2 도체들 중 하나 사이에 수직으로 배치된, 상기 인접 p-i-n 다이오드들;iv) 8보다 큰 유전 상수를 갖는 유전 물질로 형성된 복수의 유전체 파단 안티휴즈들; 및,v) 각각이 상기 다이오드들 중 하나 및 직렬로 배열된 상기 유전체 파단 안티휴즈들 중 하나를 포함하는 복수의 메모리 셀들을 포함하는, 상기 제 1 메모리 레벨; 및b) 상기 제 1 메모리 레벨 위에 모노리식으로 형성된 제 2 메모리 레벨을포함하는, 3차원 메모리 어레이.
- 제 23항에 있어서, 상기 유전 물질은, HfO2, Al2O3, ZrO2, TiO2, La2O3, Ta2O5, RuO2, ZrSiOx, AlSiOx, HfSiOx, HfAlOx, HfSiON, ZrSiAlOx, HfSiAlOx, HfSiAlON, 및 ZrSiAlON으로 구성된 그룹에서 선택되는, 3차원 메모리 어레이.
- 비휘발성 메모리 셀을 형성 및 프로그래밍하는 방법에 있어서,피착된 반도체 물질을 포함하는 인접 p-i-n 다이오드를 형성하는 단계;상기 피착된 반도체 물질과 접촉하는 실리사이드, 실리사이드-게르마나이드, 또는 게르마나이드층을 형성하는 단계:상기 실리사이드, 실리사이드-게르마나이드, 또는 게르마나이드층과 접촉하는 상기 피착된 반도체 물질을 결정화하는 단계;8보다 큰 유전 상수를 갖는 유전 물질층을 형성하는 단계; 및상기 유전 물질층의 부분에 유전파괴를 가하는 단계를포함하고,상기 메모리 셀들은 상기 인접 p-i-n 다이오드 및 상기 유전 물질층을 포함하는, 비휘발성 메모리 셀 형성 및 프로그래밍 방법.
- 제 25항에 있어서, 상기 유전 물질층은 원자층 피착에 의해 피착되는, 비휘발성 메모리 셀 형성 및 프로그래밍 방법.
- 제 25항에 있어서, 상기 유전 물질층은 두께가 50 옹스트롬 이하인, 비휘발성 메모리 셀 형성 및 프로그래밍 방법.
- 제 27항에 있어서, 상기 유전 물질층은 두께가 20 옹스트롬 이하인, 비휘발성 메모리 셀 형성 및 프로그래밍 방법.
- 제 25항에 있어서, 상기 유전 물질은, HfO2, Al2O3, ZrO2, TiO2, La2O3, Ta2O5, RuO2, ZrSiOx, AlSiOx, HfSiOx, HfAlOx, HfSiON, ZrSiAlOx, HfSiAlOx, HfSiAlON, 및 ZrSiAlON으로 구성된 그룹에서 선택되는, 비휘발성 메모리 셀 형성 및 프로그래밍 방법.
- 제 29항에 있어서, 상기 유전 물질은 HfO2 또는 Al2O3인, 비휘발성 메모리 셀 형성 및 프로그래밍 방법.
- 제 25항에 있어서, 상기 피착된 반도체 물질은 실리콘, 게르마늄, 또는 실리콘-게르마늄 합금을 포함하는, 비휘발성 메모리 셀 형성 및 프로그래밍 방법.
- 제 25항에 있어서, 상기 실리사이드, 실리사이드-게르마나이드, 또는 게르마나이드는 a) 티탄 실리사이드, 티탄 실리사이드-게르마나이드, 또는 티탄 게르마나 이드, 또는 b) 코발트 실리사이드, 코발트 실리사이드-게르마나이드, 또는 코발트 게르마나이드인, 비휘발성 메모리 셀 형성 및 프로그래밍 방법.
- 제 25항에 있어서, 상기 인접 p-i-n 다이오드는, 제 1 도체와 제 2 도체 사이에 배치되고, 상기 유전 물질층은 a) 상기 인접 p-i-n 다이오드와 상기 제 1 도체 사이, 또는 b) 상기 인접 p-i-n 다이오드와 상기 제 2 도체 사이에 배치되는, 비휘발성 메모리 셀 형성 및 프로그래밍 방법.
- 제 33항에 있어서, 상기 유전 물질층의 부분에 유전 파괴를 가하는 단계는, 상기 제 1 도체와 상기 제 2 도체 사이에 프로그래밍 전압을 인가함으로써 달성되는, 비휘발성 메모리 셀 형성 및 프로그래밍 방법.
- 제 34항에 있어서, 상기 프로그래밍 전압은 8 볼트 이하인, 비휘발성 메모리 셀 형성 및 프로그래밍 방법.
- 제 33항에 있어서, 상기 인접 p-i-n 다이오드는 수직 배향되고, 상기 제 1 도체와 상기 제 2 도체 사이에 수직으로 배치되고, 상기 제 2 도체는 상기 제 1 도체 위에 있는, 비휘발성 메모리 셀 형성 및 프로그래밍 방법.
- 제 36항에 있어서, 상기 인접 p-i-n 다이오드를 형성하는 단계는,상기 제 1 도체를 형성하는 단계;상기 제 1 도체를 형성하는 단계 후에, 상기 제 1 도체 위에 반도체층 적층을 피착하는 단계;단일 패터닝 단계에서 필라 형태로 상기 반도체층 적층을 패터닝하고 에칭하는 단계; 및상기 반도체층 적층을 패터닝하고 에칭하는 단계 후에, 상기 필라 위에 상기 제 2 도체를 형성하는 단계를포함하고,상기 장치의 완성 후에, 상기 인접 p-i-n 다이오드는 상기 필라 내에 배치되는, 비휘발성 메모리 셀 형성 및 프로그래밍 방법.
- 제 25항에 있어서, 상기 메모리 셀은 상기 유전 물질층의 부분에 유전파괴를 가하는 단계 동안 프로그램되는, 비휘발성 메모리 셀 형성 및 프로그래밍 방법.
- 제 25항에 있어서, 상기 반도체 물질은 다결정질인, 비휘발성 메모리 셀 형성 및 프로그래밍 방법.
- 기판 위에 제 1 메모리 레벨을 모노리식으로 형성하는 방법에 있어서,상기 기판 위에, 제 1 방향으로 확장하는 복수의 제 1의 실질적으로 평행하고, 실질적으로 공면의 도체들을 형성하는 단계;상기 제 1 도체들 위에 복수의 수직 방위로 놓이는 인접 p-i-n 다이오드들을 형성하는 단계로서, 상기 인접 p-i-n 다이오드는 실리사이드, 실리사이드-게르마나이드, 또는 게르마나이드 층과 접촉하여 결정화된 반도체 물질을 포함하는, 단계;상기 제 1 방향과는 다른 제 2 방향으로 확장하는 복수의 제 2의 실질적으로 평행하고, 실질적으로 공면의 도체들을 상기 인접 p-i-n 다이오드들 위에 형성하는 단계로서, 각각의 인접 p-i-n 다이오드는 상기 제 1 도체들 중 하나와 상기 제 2 도체들 중 하나 사이에 수직으로 배치되는, 단계; 및상기 인접 p-i-n 다이오드들 중 하나와 상기 제 1 도체들 중 하나 사이에 또는 상기 인접 p-i-n 다이오드들 중 하나와 상기 제 2 도체들 중 하나 사이에 각각이 배치된 되는 것인 복수의 유전체 파단 안티휴즈들을 형성하는 단계를포함하고,상기 유전체 파단 안티휴즈들은 유전 물질을 포함하며, 상기 유전 물질은 약 8보다 큰 유전 상수를 갖는, 기판 위에 제 1 메모리 레벨을 모노리식으로 형성하는 방법.
- 제 40항에 있어서, 상기 유전 물질은, HfO2, Al2O3, ZrO2, TiO2, La2O3, Ta2O5, RuO2, ZrSiOx, AlSiOx, HfSiOx, HfAlOx, HfSiON, ZrSiAlOx, HfSiAlOx, HfSiAlON, 및 ZrSiAlON으로 구성된 그룹에서 선택되는, 기판 위에 제 1 메모리 레벨을 모노리식으로 형성하는 방법.
- 제 40항에 있어서, 상기 반도체 물질은 실리콘, 게르마늄, 및/또는 실리콘-게르마늄 합금을 포함하는, 기판 위에 제 1 메모리 레벨을 모노리식으로 형성하는 방법.
- 제 40항에 있어서, 상기 유전체 파단 안티휴즈는 상기 다이오드들 아래 배치되고, 상기 실리사이드, 실리사이드-게르마나이드, 또는 게르마나이드 층들은 상기 다이오드들 위에 배치되는, 기판 위에 제 1 메모리 레벨을 모노리식으로 형성하는 방법.
- 제 40항에 있어서, 상기 기판은 단결정질 실리콘을 포함하는, 기판 위에 제 1 메모리 레벨을 모노리식으로 형성하는 방법.
- 제 40항에 있어서, 적어도 제 2 메모리 레벨은 상기 제 1 메모리 레벨 위에 모노리식으로 형성되는, 기판 위에 제 1 메모리 레벨을 모노리식으로 형성하는 방법.
- 기판 위에 모노리식 3차원 메모리 어레이를 형성하는 방법에 있어서,a) 상기 기판 위에 제 1 메모리 레벨을 모노리식으로 형성하는 단계로서, 상기 제 1 메모리 레벨은,i) 제 1 방향으로 확장하는 복수의 제 1의 실질적으로 평행하고, 실질적으로 공면의 도체들을 형성하는 단계;ii) 상기 제 1 방향과는 다른 제 2 방향으로 확장하는 복수의 제 2의 실질적으로 평행하고, 실질적으로 공면의 도체들을 상기 제 1 도체들 위에 형성하는 단계;iii) 피착된 반도체 물질로 형성된 복수의 수직 방위로 놓이는 인접 p-i-n 다이오드들을 형성하는 단계로서, 상기 피착된 반도체 물질은 실리사이드, 실리사이드-게르마나이드, 또는 게르마나이드 층과 접촉하여 결정화되고, 각각의 다이오드는 상기 제 1 도체들 중 하나와 상기 제 2 도체들 중 하나 사이에 수직으로 배치되는, 단계;iv) 8보다 큰 유전 상수를 갖는 유전 물질로 형성된 복수의 유전 파단 안티휴즈들을 형성하는 단계; 및v) 직렬로 배열된 상기 다이오드들 중 하나 및 상기 유전 파단 안티휴즈들 중 하나를 각각이 포함하는 복수의 메모리 셀들을 형성하는 단계를 포함하는 방법에 의해 형성되는, 단계와;b) 상기 제 1 메모리 레벨 위에 제 2 메모리 레벨을 모노리식으로 형성하는 단계를포함하는, 기판 위에 모노리식 3차원 메모리 어레이를 형성하는 방법.
- 제 46항에 있어서, 상기 유전 물질은, HfO2, Al2O3, ZrO2, TiO2, La2O3, Ta2O5, RuO2, ZrSiOx, AlSiOx, HfSiOx, HfAlOx, HfSiON, ZrSiAlOx, HfSiAlOx, HfSiAlON, 및 ZrSiAlON으로 구성된 그룹에서 선택되는, 기판 위에 모노리식 3차원 메모리 어레이를 형성하는 방법.
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