CN103367159B - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域；形成覆盖所述半导体衬底表面的栅界面层；去除第一区域的部分厚度的栅界面层，在第一区域形成第一栅界面层，在第二区域形成第二栅界面层；形成覆盖所述第一栅界面层和第二栅界面层的高K栅介质层；去除第一区域的部分厚度的高K栅介质层，在第一区域的第一栅界面层表面形成第一高K栅介质层，在第二区域的第二栅界面层表面形成第二高K栅介质层。本发明实施例形成具有不同厚度栅介质层，使第一区域和第二区域形成的晶体管具有不同的操作电压。
Description
技术领域
本发明涉及半导体制作领域，特别涉及一种半导体结构的形成方法。
背景技术
随着集成电路特征尺寸缩小至深亚微米的领域，晶体管的栅极尺寸缩小，相应地作为栅介质层的二氧化硅层的厚度也需要减小，以提高晶体管的栅极电容，防止器件出现短沟道效应。但是当栅介质层厚度逐渐缩小，栅介质层的厚度减小至3纳米以下，随之产生很多问题，例如：(1)漏电流增加；(2)杂质扩散，即栅介质层和半导体衬底之间存在杂质浓度梯度，所述杂质会从栅极中扩散到半导体衬底中或者固定在栅介质层中，最终影响器件的性能。
由于高介电常数介质材料具有较好的热稳定性和机械强度，能够获得更小的漏电流，因此，本领域技术人员常采用高介电常数介质材料取代现有的二氧化硅作为栅介质层材料。
现有技术利用高介电常数介质材料制作晶体管的方法请参考图1～图2。首先，参考图1，提供半导体衬底100，所述半导体衬底100包括第一区域I和第二区域II，第一区域I后续用于形成第一晶体管，第二区域II后续用于形成第二晶体管。所述半导体衬底100内形成有隔离结构105，相邻的隔离结构105之间的区域为有源区，所述有源区的半导体衬底100内形成有掺杂阱(图中未示出)。然后，进行氧化工艺，在所述半导体衬底100上形成界面氧化层101，用于提高后续形成的高K介质层与半导体衬底100之间的附着力。
接着，仍然参考图1，在所述界面氧化层101上形成高K介质层102，所述高K介质层102和界面氧化层101构成第一晶体管和第二晶体管的栅介质层。
接着，请参考图2，刻蚀所述界面氧化层101和高K介质层102，在第一区域I形成第一晶体管的第一栅介质层103，在第二区域II形成第二晶体管的第二栅介质层104；在第一栅介质层103上形成第一晶体管的第一金属栅极107，在第二栅介质层104上形成第二晶体管的第二金属栅极108。
在公开号为CN101661883A的中国专利申请中还可以发现更多关于现有的晶体管制作方法的信息。
现有方法制作的第一晶体管的第一栅介质层和第二晶体管的第二栅介质层的厚度相同，采用现有的晶体管的制作方法难以满足集成电路制作中形成具有不同操作电压的晶体管的需求。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，在集成工艺中形成不同厚度的栅介质层。
为解决上述问题，本发明实施例提供了一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域，第一区域用于形成第一晶体管，第二区域用于形成第二晶体管；
形成覆盖所述半导体衬底表面的栅界面层；
去除第一区域的部分厚度的栅界面层，在第一区域形成第一栅界面层，在第二区域形成第二栅界面层；
形成覆盖所述第一栅界面层和第二栅界面层的高K栅介质层；
去除第一区域的部分厚度的高K栅介质层，在第一区域的第一栅界面层表面形成第一高K栅介质层，在第二区域的第二栅界面层表面形成第二高K栅介质层。
可选的，所述高K栅介质层形成工艺为原子层沉积工艺。
可选的，所述高K栅介质层的厚度为10～50埃。
可选的，所述去除第一区域的部分厚度的高K栅介质层的工艺为原子层刻蚀工艺。
可选的，所述原子层刻蚀工艺的采用的气体为Cl2，所述Cl2流量为0.2～1mtorr。
可选的，所述原子层刻蚀工艺的采用的中性离子束为Ar或Ne中性离子束，Ar或者Ne中性离子束照射的剂量为3E15～108E15atom/cm2。
可选的，所述第一区域的高K栅介质层去除的厚度为8～15埃。
可选的，所述高K栅介质层的材料为氧化铪、氧化硅铪、氮氧化硅铪、氧化铪钽、氧化铪钛或氧化铪锆。
可选的，所述栅界面层的材料为二氧化硅或氮氧化硅。
可选的，所述栅界面层为单层结构或多层堆叠结构。
可选的，所述栅界面层的形成工艺为热氧化工艺或化学氧化工艺。
可选的，所述栅界面层的厚度为5～15埃。
可选的，去除第一区域的部分厚度的栅界面层的工艺为湿法刻蚀工艺或原子层刻蚀工艺。
可选的，所述湿法刻蚀工艺采用的溶液为稀释的氢氟酸。
可选的，所述第一区域的栅界面层的去除厚度为3～10埃。
可选的，还包括步骤：在第一区域的第一高K栅介质层上形成第一晶体管的第一栅极结构，在第二区域的第二高K栅介质层上形成第二晶体管的第二栅极结构。
可选的，还包括步骤：在第一栅极结构两侧的第一区域的半导体衬底内形成第一晶体管的第一源/漏区；在第二栅极结构两侧的第二区域的半导体衬底内形成第二晶体管的第二源/漏区。
可选的，所述第一晶体管和第二晶体管为同一类型导电沟道的晶体管或不同类型导电沟道的晶体管。
与现有技术相比，本发明技术方案具有以下优点：
在半导体衬底上形成栅界面层，去除第一区域的部分厚度的栅界面层，在栅界面层上的形成高K栅介质层，去除第一区域的部分厚度的高K栅介质层，使得第一区域形成的第一栅界面层和第一高K栅介质层的厚度小于第二区域形成的第二栅界面层和第二高K栅介质层的厚度，后续在第一区域形成第一晶体管，在第二区域形成第二晶体管时，第一晶体管相对于第二晶体管具有不同的操作电压；
进一步，所述去除第一区域的部分厚度的高K栅介质层的工艺为原子层刻蚀工艺，由于高K栅介质层的厚度很薄(10～50埃)，相比于湿法刻蚀工艺和等离子体刻蚀工艺，采用原子层刻蚀工艺一层一层的去除高K栅介质层材料，可以非常精确的控制第一区域的高K栅介质层的去除厚度，使后续形成的第一晶体管具有准确的操作电压；采用原子层刻蚀工艺去除第一区域的部分厚度的高K栅介质层，工艺步骤简单，无需采用两次沉积两次掩膜分别在半导体衬底的第一区域和第二区域分别形成具有不同厚度的第一高K栅介质层和第二高K栅介质层。
附图说明
图1～图2为现有晶体管形成过程的剖面结构示意图；
图3为本发明实施例半导体结构的形成方法的流程示意图；
图4～图8为本发明实施例半导体结构的形成过程的剖面结构示意图。
具体实施方式
发明人发现在现有的集成工艺制作晶体管的过程中，由于不同区域的栅介质层都是同一工艺步骤形成，使得不同区域形成的不同晶体管的栅介质层的厚度是一样，栅介质层的厚度与晶体管的操作电压相关，采用现有的晶体管的形成方法难以满足在同一半导体衬底上形成具有不同栅介质层厚度的晶体管。
发明人进一步研究发现，采用在半导体衬底的不同区域分别沉积具有不同厚度的栅介质层的方法，工艺过程较为复杂，并且栅介质层的厚度不好控制，难以形成满足工艺要求的栅介质层。
为解决上述问题，发明人提出一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域，第一区域用于形成第一晶体管，第二区域用于形成第二晶体管；形成覆盖所述半导体衬底表面的栅界面层；去除第一区域的部分厚度的栅界面层，在第一区域形成第一栅界面层，在第二区域形成第二栅界面层；形成覆盖所述第一栅界面层和第二栅界面层的高K栅介质层；去除第一区域的部分厚度的高K栅介质层，在第一区域的第一栅界面层表面形成第一高K栅介质层，在第二区域的第二栅界面层表面形成第二高K栅介质层。在半导体衬底上形成栅界面层，去除第一区域的部分厚度的栅界面层，在栅界面层上的形成高K栅介质层，去除第一区域的部分厚度的高K栅介质层，使得第一区域形成的第一栅界面层和第一高K栅介质层的厚度小于第二区域形成的第二栅界面层和第二高K栅介质层的厚度，后续在第一区域形成第一晶体管，在第二区域形成第二晶体管时，第一晶体管相对于第二晶体管具有不同的操作电压。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
参考图3，图3为本发明实施例半导体结构的形成方法的流程示意图，包括：
步骤S201，提供半导体衬底，所述半导体衬底具有第一区域和第二区域，第一区域用于形成第一晶体管，第二区域用于形成第二晶体管；
步骤S202，形成覆盖所述半导体衬底表面的栅界面层；
步骤S203，在栅界面层表面形成第一掩膜层，所述第一掩膜层暴露第一区域的栅界面层表面；去除第一区域的部分厚度的栅界面层，在第一区域形成第一栅界面层，在第二区域形成第二栅界面层；
步骤S204，去除第一掩膜层；形成覆盖所述第一栅界面层和第二栅界面层的高K栅介质层；
步骤S205，在高K栅介质层表面形成第二掩膜层，所述第二掩膜层暴露第一栅界面层表面；去除第一区域的部分厚度的高K栅介质层，在第一区域的第一栅界面层表面形成第一高K栅介质层，在第二区域的第二栅界面层表面形成第二高K栅介质层；
步骤S206，去除第二掩膜层，在第一区域的第一高K栅介质层上形成第一晶体管的第一栅极结构，在第二区域的第二高K栅介质层上形成第二晶体管的第二栅极结构。
图4～图8为本发明实施例半导体结构的形成过程的剖面结构示意图。
参考图4，提供半导体衬底300，所述半导体衬底300具有第一区域I和第二区域II，在半导体衬底300的第一区域I后续用于形成第一晶体管，在半导体衬底300的第二区域II后续用于形成第二晶体管；形成覆盖所述半导体衬底300表面的栅界面层301；在栅界面层301表面形成第一掩膜层302，所述第一掩膜层302暴露第一区域I的栅界面层301表面。
所述半导体衬底300的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等III-V族化合物。所述半导体衬底300还可以根据设计需求注入一定的掺杂离子以改变电学参数。在所述半导体衬底300内还形成有浅沟槽隔离结构(图中未标示)，所述浅沟槽隔离结构用于隔离不同的晶体管，防止不同晶体管之间电学连接，所述浅沟槽隔离结构的材料可以为氧化硅、氮化硅、氮氧化硅其中的一种或几种。
所述栅界面层301的形成工艺为热氧化或原子层沉积工艺，所述栅界面层301的材料为二氧化硅或氮氧化硅，本实施例中所述栅界面层301的材料为二氧化硅。
所述栅界面层301用于增加后续形成的高K栅介质层与半导体衬底之间的粘附性，并能调节后续形成的晶体管的工作电压，所述栅界面层301的厚度为5～15埃。所述栅界面层301为一层或多层的堆叠结构。
所述第一掩膜层302的材料为光刻胶或者硬掩模材料。
参考图5，以所述掩膜层302为掩膜，去除第一区域I的部分厚度的栅界面层301，在第一区域I形成第一栅界面层303，在第二区域II形成第二栅界面层304，在第一区域I形成的第一栅界面层303的厚度小于在第二区域II形成的第二栅界面层304的厚度。
所述去除第一区域I的部分厚度的栅界面层301的工艺为湿法刻蚀工艺或者原子层刻蚀工艺。
所述湿法刻蚀采用的溶液为稀释的氢氟酸。
所述第一区域I的栅界面层301去除厚度为3～10埃。
参考图6，去除第一掩膜层302(图5所示)；形成覆盖所述第一栅界面层303和第二栅界面层304的高K栅介质层305；在高K栅介质层305表面形成第二掩膜层306，所述第二掩膜层306暴露第一区域I的高K栅介质层305表面。
所述高K栅介质层305的形成工艺为原子层沉积工艺(AtomicLayerDeposition，ALD)，采用原子层沉积工艺可以形成厚度较小的高K栅介质层305，并且形成的高K栅介质层305表面的均匀性较佳。所述高K栅介质层305的厚度为10～50埃。
所述高K栅介质层305的材料为氧化铪、氧化硅铪、氮氧化硅铪、氧化铪钽、氧化铪钛或氧化铪锆。
参考图7，以第二掩膜层306为掩膜，去除第一区域I的部分厚度的高K栅介质层305(图6所示)，在第一区域I的第一栅界面层303表面形成第一高K栅介质层309，在第二区域II的第二栅界面层304表面形成第二高K栅介质层308，第一区域I的第一高K栅介质层309的厚度小于第二区域II的第二高K栅介质层308的厚度。
所述去除第一区域I的部分厚度的高K栅介质层305的工艺为原子层刻蚀工艺(NeutralBeam-AssistedAtomicLayerEtching，NBALE)，原子层刻蚀工艺的具体过程为：反应气体吸附在待刻蚀材料的表面，与待刻蚀材料反应在待刻蚀材料表面形成一层反应物；中性离子束照射在所述反应物的表面，使反应物从待刻蚀材料表面剥离；上述两个过程反复进行。
所述原子层刻蚀工艺的采用的气体为Cl2，原子层刻蚀过程中氯元素吸附在高K栅介质层305的表面，与高K栅介质层材料反应在高K栅介质层305的表面形成一层氯化物。所述Cl2流量为0.2～1mtorr，以使反应在缓慢的过程中进行，以精确的控制刻蚀的厚度和使刻蚀后的高K栅介质层305的表面具有良好的均匀性。
所述原子层刻蚀工艺的采用的中性离子束为Ar或Ne中性离子束，Ar或者Ne中性离子束照射在所述氯化物的表面，使反应形成氯化物从高K栅介质层305的表面剥离，Ar或者Ne中性离子束(NeutralBeam)照射的剂量为3E15～108E15atom/cm2，氯化物去除的效果最佳，并且不会对高K栅介质层305造成损伤。
由于高K栅介质层305的厚度很薄(10～50埃)，相比于湿法刻蚀工艺和等离子体刻蚀工艺，采用原子层刻蚀工艺在原子层级别一层一层的去除高K栅介质层材料，可以非常精确的控制第一区域I的高K栅介质层305的去除厚度，使后续形成的第一晶体管具有准确的操作电压。
采用原子层刻蚀工艺去除第一区域I的部分厚度的高K栅介质层305，在第一区域I形成的第一高K栅介质层309的厚度小于第二区域II的第二高K栅介质层308的厚度，不仅可以准确的控制第一高K栅介质层309的厚度，而且工艺步骤简单，无需采用两次沉积两次掩膜分别在半导体衬底300的第一区域I和第二区域II分别形成具有不同厚度的第一高K栅介质层309和第二高K栅介质层308。
所述第一区域I的高K栅介质层305的去除厚度为8～15埃。
第一栅界面层303和第一高K栅介质层309作为后续形成的第一晶体管的栅介质层，第二栅界面层304和第二高K栅介质层308作为后续形成的第二晶体管的栅介质层，第一栅界面层303的厚度小于第二栅界面层304的厚度，第一高K栅介质层309的厚度小于第二高K栅介质层308的厚度，因此后续形成的第一晶体管的操作电压不同于第二晶体管的操作电压，第一晶体管的操作电压小于第二晶体管的操作电压。
参考图8，去除第二掩膜层306(图7所示)，在第一区域I的第一高K栅介质层309上形成第一晶体管的第一栅极结构310，在第二区域II的第二高K栅介质层308上形成第二晶体管的第二栅极结构311。
在具体的实施例中在第一区域I形成第一栅极结构310时，去除部分宽度的第一栅界面层303和第一高K栅介质层309，在第二区域II形成第二栅极结构311时，去除部分宽度的第二栅界面层304和第二高K栅介质层308。
所述第一栅极结构310和第二栅极结构311为金属栅极结构，具体的形成工艺请参考现有的金属栅极的形成方法，在此不再赘述。
所述第一栅极结构310和第一栅界面层303、第一高K栅介质层309的两侧还形成有第一侧墙(图中未示出)，所述第一栅极结构310两侧的第一区域I半导体衬底还形成有第一晶体管的第一源/漏区(图中未示出)。
所述第二栅极结构311和第二栅界面层304、第二高K栅介质层308两侧还形成有第二侧墙，所述第二栅极结构311两侧的第二区域II的半导体衬底内还形成有第二晶体管的第二源/漏区。
所述第一晶体管和第二晶体管为同一类型导电沟道的晶体管，比如：两者都为PMOS晶体管或两者都为NMOS晶体管。
所述第一晶体管和第二晶体管还可以为不同类型导电沟道的晶体管，比如：所述第一晶体管为PMOS晶体管，所述第二晶体管为NMOS晶体管；或者，所述第一晶体管为NMOS晶体管，所述第二晶体管为PMOS晶体管。
综上，本发明实施例提供的半导体结构的形成方法，在半导体衬底上形成栅界面层，去除第一区域的部分厚度的栅界面层，在栅界面层上的形成高K栅介质层，去除第一区域的部分厚度的高K栅介质层，使得第一区域形成的第一栅界面层和第一高K栅介质层的厚度小于第二区域形成的第二栅界面层和第二高K栅介质层的厚度，后续在第一区域形成第一晶体管，在第二区域形成第二晶体管时，第一晶体管相对于第二晶体管具有不同的操作电压；
进一步，所述去除第一区域的部分厚度的高K栅介质层的工艺为原子层刻蚀工艺，由于高K栅介质层的厚度很薄(10～50埃)，相比于湿法刻蚀工艺和等离子体刻蚀工艺，采用原子层刻蚀工艺一层一层的去除高K栅介质层材料，可以非常精确的控制第一区域的高K栅介质层的去除厚度，使后续形成的第一晶体管具有准确的操作电压；采用原子层刻蚀工艺去除第一区域的部分厚度的高K栅介质层，工艺步骤简单，无需采用两次沉积两次掩膜分别在半导体衬底的第一区域和第二区域分别形成具有不同厚度的第一高K栅介质层和第二高K栅介质层。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (17)
1.一种半导体结构的形成方法，其特征在于，包括步骤：
提供半导体衬底，所述半导体衬底具有第一区域和第二区域，第一区域用于形成第一晶体管，第二区域用于形成第二晶体管；
形成覆盖所述半导体衬底表面的栅界面层；
去除第一区域的部分厚度的栅界面层，在第一区域形成第一栅界面层，在第二区域形成第二栅界面层，所述第一栅界面层和第二栅界面层的材料与栅界面层的材料相同；
形成覆盖所述第一栅界面层和第二栅界面层的高K栅介质层；
去除第一区域的部分厚度的高K栅介质层，在第一区域的第一栅界面层表面形成第一高K栅介质层，在第二区域的第二栅界面层表面形成第二高K栅介质层，所述第一高K栅介质层与第二高K栅介质层的材料与高K栅介质层的材料相同，所述第一栅界面层和第一高K栅介质层作为第一晶体管的栅介质层，所述第二栅界面层和第二高K栅介质层作为第二晶体管的栅介质层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述高K栅介质层形成工艺为原子层沉积工艺。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述高K栅介质层的厚度为10～50埃。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述去除第一区域的部分厚度的高K栅介质层的工艺为原子层刻蚀工艺。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述原子层刻蚀工艺的采用的气体为Cl2，所述Cl2流量为0.2～1mtorr。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述原子层刻蚀工艺的采用的中性离子束为Ar或Ne中性离子束，Ar或者Ne中性离子束照射的剂量为3E15～108E15atom/cm2。
7.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一区域的高K栅介质层去除的厚度为8～15埃。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述高K栅介质层的材料为氧化铪、氧化硅铪、氮氧化硅铪、氧化铪钽、氧化铪钛或氧化铪锆。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅界面层的材料为二氧化硅或氮氧化硅。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅界面层的形成工艺为热氧化工艺或化学氧化工艺。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅界面层的厚度为5～15埃。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，去除第一区域的部分厚度的栅界面层的工艺为湿法刻蚀工艺或原子层刻蚀工艺。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺采用的溶液为稀释的氢氟酸。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域的栅界面层的去除厚度为3～10埃。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括步骤：在第一区域的第一高K栅介质层上形成第一晶体管的第一栅极结构，在第二区域的第二高K栅介质层上形成第二晶体管的第二栅极结构。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，还包括步骤：在第一栅极结构两侧的第一区域的半导体衬底内形成第一晶体管的第一源/漏区；在第二栅极结构两侧的第二区域的半导体衬底内形成第二晶体管的第二源/漏区。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一晶体管和第二晶体管为同一类型导电沟道的晶体管或不同类型导电沟道的晶体管。
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Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106711041B (zh) * | 2015-07-31 | 2019-09-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| US10056498B2 (en) * | 2016-11-29 | 2018-08-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| CN115701212A (zh) * | 2021-07-21 | 2023-02-07 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670248B1 (en) * | 2002-08-07 | 2003-12-30 | Chartered Semiconductor Manufacturing Ltd. | Triple gate oxide process with high-k gate dielectric |
| CN101553925A (zh) * | 2006-11-15 | 2009-10-07 | 桑迪士克3D公司 | 邻近于硅化物而结晶的与介电反熔丝串联的p-i-n二极管及其形成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4589219B2 (ja) * | 2005-11-16 | 2010-12-01 | シャープ株式会社 | 半導体装置の製造方法 |
| US7944004B2 (en) * | 2009-03-26 | 2011-05-17 | Kabushiki Kaisha Toshiba | Multiple thickness and/or composition high-K gate dielectrics and methods of making thereof |
-
2012
- 2012-04-09 CN CN201210101488.8A patent/CN103367159B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670248B1 (en) * | 2002-08-07 | 2003-12-30 | Chartered Semiconductor Manufacturing Ltd. | Triple gate oxide process with high-k gate dielectric |
| CN101553925A (zh) * | 2006-11-15 | 2009-10-07 | 桑迪士克3D公司 | 邻近于硅化物而结晶的与介电反熔丝串联的p-i-n二极管及其形成方法 |
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| CN103367159A (zh) | 2013-10-23 |
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