JP2022552417A - 水平ゲートオールアラウンド（ｈＧＡＡ）ナノワイヤ及びナノスラブトランジスタ - Google Patents

水平ゲートオールアラウンド（ｈＧＡＡ）ナノワイヤ及びナノスラブトランジスタ Download PDF

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Abstract

水平ゲートオールアラウンド素子及びその製造方法が記載される。ｈＧＡＡ素子は、当該素子のソース領域とドレイン領域との間のドープされた半導体材料を含む。本方法は、電子デバイスのソース領域とドレイン領域との間の半導体材料層にドープすることを含む。【選択図】図２Ｆ

Description

本開示の実施形態は、概して、半導体素子に関し、より詳細には、水平ゲートオールアラウンド素子構造、並びに、水平ゲートオールアラウンド素子構造を形成するための方法及び装置に関する。
トランジスタは、大抵の集積回路の重要な構成要素である。トランジスタの駆動電流、及びしたがって速度は、トランジスタのゲート幅に比例するため、より速いトランジスタでは、一般に、より大きなゲート幅が必要となる。したがって、トランジスタのサイズと速度の間にはトレードオフの関係があり、最大駆動電流と最小サイズとを有するトランジスタという矛盾する目標に対処するために、「フィン」電界効果トランジスタ（ｆｉｎＦＥＴ：“ｆｉｎ” ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）が開発されている。ＦｉｎＦＥＴは、トランジスタのフットプリントを著しく増加させることなくトランジスタのサイズを大幅に増大させるフィン形状のチャネル領域を特徴としており、現在多くの集積回路に適用されている。しかしながら、ｆｉｎＦＥＴは、それ自体の欠点を有する。
より高い回路密度及びより高い性能を実現するために、トランジスタ素子のフィーチャのサイズが縮小し続けるにつれて、静電結合を改善し、寄生容量及びオフ状態漏れといったマイナスの影響を低減するためには、トランジスタ素子構造を改良する必要がある。トランジスタ素子構造の例として、平面構造、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）構造、及び水平ゲートオールアラウンド（ｈＧＡＡ：ｈｏｒｉｚｏｎｔａｌ ｇａｔｅ ａｌｌ ａｒｏｕｎｄ）構造が挙げられる。ｈＧＡＡ素子の構造は、積層された構成において別々に離れた状態になった幾つかの格子整合チャネルであって、ソース領域／ドレイン領域が接続している格子整合チャネルを含む。発明者らは、ｈＧＡＡ構造が良好な静電制御をもたらし、相補型金属酸化膜半導体（ＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ウエハ製造において広く採用されるようになりうると考える。
論理ゲートの性能は、構造層の厚さ及び面積と同様に、使用される材料の特性に関連している。しかしながら、素子のスケーリングに対応するためにいくつかのゲート特性が調整されるため、課題が生じる。さらに、水平ゲートオールアラウンド（ｈＧＡＡ）素子上のワイヤ間のスペースの制約によって、Ｉ／Ｏトランジスタのゲート誘電材料の厚さが制限される。
最先端のシステムオンチップ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）回路は、各種の回路について最大７つのはっきりと異なる閾値電圧を必要とする。このことは、現在、（ｉ）様々なドーズ量をチャネルに注入することによってチャネルにドープし、続いてアニールすること、又は（ｉｉ）チャネルを覆う複数の超薄金属層の堆積、エッチング、及びアニールによる仕事関数の修正、のいずれかによって達成されている。前者は、チャネルに欠陥を生じさせ、後者は、非常に高価であり、歩留まり損失を生じやすく、スぺースの制約によって制限される。
従って、水平ゲートオールアラウンド素子を形成するための改良された方法が必要とされている。
本開示の１つ以上の実施形態は、半導体素子を形成する方法を対象とする。複数の積層された対において交互に配置された複数の第１の層及び対応する複数の第２の層を含む超格子構造が、第１の層のそれぞれ又は第２の層のそれぞれを除去するために選択的にエッチングされ、超格子構造内の複数のボイドと、ソース領域とドレイン領域との間に延在する複数の半導体材料層と、を形成する。複数の半導体材料層にドープされて、ドープされた半導体材料層が形成される。
本開示のさらなる実施形態は、ソース領域とドレイン領域との間の複数の水平ドープ半導体材料層を含む水平ゲートオールアラウンド素子を対象とする。
本開示のさらなる実施形態は、命令が格納されたコンピュータ可読媒体であって、命令は、実行されると、半導体素子を形成する方法を引き起こす、コンピュータ可読媒体を対象とする。上記方法は、複数の積層された対において交互に配置された複数の第１の層及び対応する複数の第２の層を含む超格子構造を、第１の層のそれぞれ又は第２の層のそれぞれを除去するために選択的にエッチングして、超格子構造内の複数のボイドと、ソース領域とドレイン領域との間に延在する複数の半導体材料層と、を形成することと、複数の半導体材料層にドープして、ドープされた半導体材料層を形成することと、を含む。
本開示の上述の特徴を詳しく理解しうるように、上記で簡単に要約した本開示のより詳細な説明が、実施形態を参照することによって得られる。一部の実施形態は、添付図面に示されている。しかしながら、本開示は他の等しく有効な実施形態も許容しうることから、添付の図面は本開示の典型的な実施形態のみを示しており、従って、本開示の範囲を限定すると見做すべきではないことに留意されたい。
本開示のいくつかの実施形態に係る半導体素子を形成する方法のフローチャートを示す。 本開示のいくつかの実施形態に係る半導体素子を形成する方法の間の一製造段階を示す。 本開示のいくつかの実施形態に係る半導体素子を形成する方法の間の一製造段階を示す。 本開示のいくつかの実施形態に係る半導体素子を形成する方法の間の一製造段階を示す。 本開示のいくつかの実施形態に係る半導体素子を形成する方法の間の一製造段階を示す。 本開示のいくつかの実施形態に係る半導体素子を形成する方法の間の一製造段階を示す。 本開示のいくつかの実施形態に係る半導体素子を形成する方法の間の一製造段階を示す。
理解が容易になるよう、可能な場合には、各図に共通する同一の要素を示すために同一の参照番号を使用した。図は縮尺どおりではなく、分かりやすくするために簡略化されていることがある。１の実施形態の要素及び特徴は、更なる記述がなくても、他の実施形態に有益に組み込まれうる。
本開示の幾つかの例示的な実施形態を説明する前に、本開示が、以下の明細書の記載において記載される構成又は処理ステップの詳細には限定されないと理解されたい。本開示は、他の実施形態も可能であり、様々なやり方で実践又は実行することが可能である。
本明細書及び添付の特許請求の範囲では、「基板（ｓｕｂｓｔｒａｔｅ）」という用語は、処理が行われる表面又は表面の部分を指す。これも当業者には当然のことであるが、基板に対して言及がなされるとき、文脈上他のことが明示されない限り、基板の一部のみを指すこともありうる。さらに、基板上への堆積に対して言及がなされるとき、それは、ベア基板と、１つ以上の膜又はフィーチャが堆積又は形成された基板と、の両方を意味しうる。
本明細書では、「基板（ｓｕｂｓｔｒａｔｅ）」は、製造プロセスの間に表面上に膜処理が実施される任意の基板、又は基板上に形成された任意の材料面のことである。例えば、処理が実施されうる基板表面は、用途に従って、ケイ素、酸化ケイ素、ストレインドシリコン、シリコンオンインシュレータ（ＳＯＩ：ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）、炭素がドープされた酸化ケイ素、アモルファスシリコン、ドープされたケイ素、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアといった材料、並びに、金属、金属窒化物、金属合金、及び他の導電性材料といった、他の任意の材料を含む。基板は、半導体ウエハを含むが、これに限定されない。基板表面を、研磨、エッチング、還元、酸化、ヒドロキシル化、アニール、及び／又はベークするために、基板を前処理プロセスに曝露してよい。基板自体の表面上で直接膜処理することに加えて、本開示では、開示された任意の膜処理ステップが、以下でより詳細に開示される基板上に形成された下層上で実施されてよい。「基板表面」という用語は、その文脈が示すように、こうした下層を含むことが意図されている。従って、例えば、膜／層又は部分的な膜／層が基板表面に堆積している場合には、新たに堆積した膜／層の露出面が基板表面となる。
本明細書及び添付の特許請求の範囲では、「前駆体（ｐｒｅｃｕｒｓｏｒ）」、「反応体（ｒｅａｃｔａｎｔ）」、「反応性ガス（ｒｅａｃｔｉｖｅ ｇａｓ）」などの用語は、基板表面と反応しうる任意のガス種を表わすために、互換可能に使用される。
トランジスタは、しばしば半導体素子上に形成される回路部品又は要素である。回路設計に従って、キャパシタ、インダクタ、抵抗器、ダイオード、導電線、又は他の素子に加えて、トランジスタが半導体素子上に形成される。一般に、トランジスタは、ソース領域とドレイン領域との間に形成されたゲートを含む。１つ以上の実施形態において、ソース領域及びドレイン領域は、基板のドープされた領域を含み、特定の用途に適したドーピングプロファイルを示す。ゲートは、チャネル領域の上に配置され、ゲート電極と基板内のチャネル領域との間に配置されたゲート誘電体を含む。
本明細書では、「電界効果トランジスタ」又は「ＦＥＴ」という用語は、電界を使用して素子の電気的挙動を制御するトランジスタを指す。エンハンスメントモード電界効果トランジスタは、一般に、低温で非常に高い入力インピーダンスを示す。ドレイン端子とソース端子間の導電率は、素子内の電界によって制御され、この電界は、素子のボディとゲートとの間の電圧差によって形成される。ＦＥＴの３つの端子は、キャリアがそれを通ってチャネルに入るソース（Ｓ）、キャリアがそれを通ってチャネルから出るドレイン（Ｄ）、及び、チャネルの導電率を変更する端子であるゲート（Ｇ）である。従来では、ソース（Ｓ）でチャネルに入る電流はＩＳで示され、ドレイン（Ｄ）でチャネルに入る電流はＩＤで示される。ドレイン－ソース間の電圧は、ＶＤＳで示される。ゲート（Ｇ）に電圧を印加することによって、ドレインでチャネルに入る電流（すなわちＩＤ）が制御されうる。
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）は、電界効果トランジスタ（ＦＥＴ）の一種である。金属酸化膜半導体電界効果トランジスタは、絶縁ゲートを有しており、絶縁ゲートの電圧が、素子の導電率を決定する。印加される電圧の量により導電率を変えるこの能力は、電子信号を増幅させ又はスイッチングするために使用される。ＭＯＳＦＥＴは、ボディ電極と、ボディの上方に位置しておりゲート誘電体層によって他の全ての素子領域から絶縁されたゲート電極と、の間の金属酸化膜半導体（ＭＯＳ：ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタンスによる電荷濃度の変更に基づいている。ＭＯＳキャパシタと比較して、ＭＯＳＦＥＴは、２つの追加の端子（ソース及びドレイン）を含み、この２つの端子のそれぞれが、ボディ領域によって隔てられた個別の高度にドープされた領域に接続されている。これらの領域は、ｐ型又はｎ型のいずれかとすることができるが、当該領域は両方とも同じ型であって、ボディ領域とは反対の型である。ソース及びドレインは（ボディとは異なって）、ドーピングの種類の後の符号「＋」によって示されるように、高度にドープされている。
ＭＯＳＦＥＴが、ｎチャネル又はｎ型ＭＯＳ ＦＥＴである場合には、ソース及びドレインがｎ＋型領域であり、ボディがｐ型領域である。ＭＯＳＦＥＴが、ｐチャネル又はｐ型ＭＯＳ ＦＥＴである場合には、ソース及びドレインがｐ＋型領域であり、ボディがｎ型領域である。ソースは、チャネルを通って流れる電荷キャリア（ｎチャネルのための電子、ｐチャネルのためのホール（正孔））のソースであるため、このように名付けられており、同様に、ドレインは、電荷キャリアがそこでチャネルから離れるところである。
本明細書では、「フィン電界効果トランジスタ（ＦｉｎＦＥＴ：ｆｉｎ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）」という用語は、基板上に構築されたＭＯＳＦＥＴトランジスタであって、ゲートがチャネルの２つ又は３つの側面上に配置され、二重又は三重のゲート構造を形成するＭＯＳＦＥＴトランジスタを指している。ＦｉｎＦＥＴ素子は、チャネル領域が基板上に「フィン（ｆｉｎ）」を形成するため、ＦｉｎＦＥＴという総称が与えられている。ＦｉｎＦＥＴ素子は、スイッチング時間が速く、電流密度が高い。
本明細書では、「ゲートオールアラウンド（ＧＡＡ：ｇａｔｅ ａｌｌ－ａｒｏｕｎｄ）」という用語は、ゲート材料がチャネル領域の全ての側面を取り囲んでいる電子デバイス、例えばトランジスタを指すために使用されている。ＧＡＡトランジスタのチャネル領域は、ナノワイヤ又はナノスラブ、バー形状のチャネル、又は当業者に知られた他の適切なチャネル構成を含みうる。１つ以上の実施形態において、ＧＡＡ素子のチャネル領域が、垂直方向に離間した複数の水平ナノワイヤ又は水平バーを有しており、ＧＡＡトランジスタを、積層された水平ゲートオールアランド（ｈＧＡＡ：ｈｏｒｉｚｏｎｔａｌ ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）トランジスタとする。
１つ以上の実施形態において、水平ゲートオールアラウンド（ｈＧＡＡ）トランジスタが、
上面を有する基板と、
基板の上面上の、ソース及びソース接点を有するソース領域と、
基板の上面上の、ドレイン及びドレイン接点を有するドレイン領域と、
ソースとドレインとの間に位置するチャネルであって、基板の上面に対して実質的に平行な軸を有するチャネルと、
ソース領域とドレイン領域との間のチャネルを包囲するゲートと、
ゲート、ソース接点、又はドレイン接点のうちの１つ以上の上に存在し、これらと接触する熱酸化物層と、
熱酸化物層の上にある低誘電率誘電体層と、
を含む。
１つ以上の実施形態において、低誘電率誘電体層は、約５ｎｍ未満の厚さを有する。
本開示の１つ以上の実施形態は、水平ゲートオールアラウンド素子を形成する方法を対象とする。いくつかの実施形態は有利に、活性領域内にドーパントを拡散させてチャネルにドープし、閾値電圧（ゲート電圧とも呼ばれる）をずらす方法を提供する。いくつかの実施形態において、チャンネル表面が、適切なドーパント含有ガス（例えば、Ｂ２Ｈ６）に曝露され、続いて、適切なアニーリング（例えば、８００℃のレーザアニール）が行われる。いくつかの実施形態は有利に、ｈＧＡＡ素子を形成するための欠陥のないシンプルな方法を提供する。いくつかの実施形態は有利に、ナノワイヤ又はナノスラブの間の開放空間によって制約されない。
いくつかの実施形態において、ｈＧＡＡ素子を形成する方法が、ワイヤリリース（ナノワイヤの周りに空間ができるようにＳｉＧｅ剥離層をエッチング）と、置換金属ゲート（ゲート誘電体、仕事関数金属膜及び関連する材料膜の堆積）と、の間に１つ以上のプロセスを挿入するように増強される。いくつかの実施形態において、本方法は、ワイヤをドーパント含有ガスに曝露し、（例えば、レーザアニール又はスパイクアニールによって）ウエハをアニールする。いくつかの実施形態は有利に、原子的に見て清浄な（例えば、酸化物を含まない）表面を提供する。いくつかの実施形態において、チャネルのドーピング、及び得られるＶｔが、温度、又はガスへの曝露のうちの１つ以上によって調整される。
本開示の実施形態は、ホウ素ドーピング及びｎＦＥＴに関して記載されるが、当業者は、本開示がこの種のトランジスタに限定されないことが分かるであろう。いくつかの実施形態において、ｐＦＥＴのチャネルドーピング及び閾値電圧のための１つ以上の方法が、適切なｐ型ドーピングガスを使用して開示される。
図１は、本開示のいくつかの実施形態に係る半導体素子を形成する方法１００のフローチャートを示している。方法１００は、以下では、本開示のいくつかの実施形態に係る半導体構造の作製段階を示す図２Ａ～図２Ｈに関して記載される。発明の方法１００は、半導体素子の、複数ステップによる製造プロセスの一部でありうる。これに対応して、本方法は、クラスタツールに結合された任意の適切な処理チャンバ内で実施されうる。クラスタツールは、エッチング、堆積、物理的気相堆積（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、化学気相堆積（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、酸化のために構成されたチャンバ、又は半導体素子の作製に使用される任意の他の適切なチャンバといった、半導体素子を製造するための処理チャンバを含みうる。
方法１００は、１０２において、（図２Ａに示すような）上面２０２を有する基板２００を提供することによって開始される。いくつかの実施形態において、基板２００は、バルク半導体基板でありうる。バルク半導体基板という用語は、基板の全体が半導体材料で構成された基板を指している。バルク半導体基板は、半導体構造を形成するための任意の適切な半導体材料及び／又は半導体材料の組み合わせを含みうる。例えば、半導体層は、結晶シリコン（例えば、Ｓｉ＜１００＞又はＳｉ＜１１１＞）、酸化ケイ素、ストレインドシリコン、シリコンゲルマニウム、ドープされた又はドープされていないポリシリコン、ドープされた又はドープされていないシリコンウエハ、パターニングされた又はパターニングされていないウエハ、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、又は他の適切な半導体材料といった、１つ以上の材料を含みうる。いくつかの実施形態において、半導体材料がケイ素（Ｓｉ）である。いくつかの実施形態において、半導体材料が、Ｎ型ドープされたケイ素（ｎ－Ｓｉ）、又はＰ型ドープされたケイ素（ｐ－Ｓｉ）といった、ドープされた材料でありうる。いくつかの実施形態において、基板は、イオン注入プロセスといった任意の適切なプロセスを使用してドープされうる。いくつかの実施形態において、基板は、底部の寄生素子のターンオンを防止するために基板２００の表面の第１の位置で大量のドーパントを供給するように、ドープされうる。超格子構造が、上記第１の位置の上に形成される。例えば、いくつかの実施形態において、基板の表面が、約１０１８ａｔｏｍｓ／ｃｍ３～約１０１９ａｔｏｍｓ／ｃｍ３のドーパント密度を有しうる。
少なくとも１つの超格子構造２０４が、（図２Ａに描かれているように）基板２００の上面２０２の上に形成される。超格子構造２０４は、複数の積層された対において交互に配置された複数の第１の層及び対応する複数の第２の層を含む。いくつかの実施形態において、上記複数の積層された層群が、ケイ素（Ｓｉ）及びシリコンゲルマニウム（ＳｉＧｅ）の群と、インジウムリン（ＩｎＰ）及びインジウムガリウムリン（ＩｎＧａＰ）の群と、を含む。いくつかの実施形態において、複数の第１の層及び対応する複数の第２の層は、超格子構造２０４を形成するのに適した任意の数の格子整合材料対を含みうる。いくつかの実施形態において、複数の第１の層及び対応する複数の第２の層は、２～５０対の格子整合材料を含む。
典型的に、寄生素子が、超格子構造２０４の底部に存在することになるであろう。いくつかの実施形態において、上述したように、基板へのドーパントの注入が、寄生素子のターンオンを抑制するために使用される。いくつかの実施形態において、基板２００は、除去されない基板部分を超格子構造２０４の底部が含むように、エッチングされ、当該基板部分が超格子構造２０４の底面剥離層として機能することが可能となる。
いくつかの実施形態における第１の層及び第２の層の厚さは、約２ｎｍ～約５０ｎｍの範囲内、又は約３ｎｍ～約２０ｎｍの範囲内にある。いくつかの実施形態において、第１の層の平均厚さは、第２の層の平均厚さの０．５～２倍の範囲内にある。
いくつかの実施形態において、誘電材料２４６が、従来の化学気相堆積方法を使用して基板２００上に堆積させられる。いくつかの実施形態において、誘電材料２４６は、基板２００の上面２０２より下方へと凹んでおり、これにより、超格子構造２０４の底部が基板２００から形成される。
いくつかの実施形態において、置換ゲート構造（例えば、ダミーゲート構造２０８）が、超格子構造２０４の上に形成される。ダミーゲート構造２０８は、トランジスタ素子のチャネル領域を画定する。ダミーゲート構造２０８は、当該技術分野で知られた任意の適切な従来の堆積及びパターニングプロセスを使用して形成されうる。
いくつかの実施形態において、側壁スペーサ２１０が、ダミーゲート構造２０８の外側側壁に沿って形成される。いくつかの実施形態の側壁スペーサ２１０は、当該技術分野で知られる適切な絶縁材料、例えば、窒化ケイ素、酸化ケイ素、酸窒化ケイ素、炭化ケイ素などを含む。いくつかの実施形態において、側壁スペーサ２１０が、原子層堆積、プラズマ強化原子層堆積、プラズマ強化化学気相堆積、又は減圧化学気相堆積といった、当該技術分野で知られた任意の適切な従来の堆積及びパターニングプロセスを使用して形成される。
いくつかの実施形態において、埋め込まれたソース領域２３２及びドレイン領域２３４が、ソーストレンチ内及びドレイントレンチ内にそれぞれ形成される。いくつかの実施形態において、ソース領域２３２が、超格子構造２０４の第１の端部に隣接して形成され、ドレイン領域２３４が、超格子構造の対向する第２の端部に隣接して形成される。図２Ａに示される実施形態では、ソース領域２３２又はドレイン領域２３４の一方が、超格子構造２０４の正面では示されていない。超格子構造２０４の他方の端部が、ソース領域２３２又はドレイン領域２３４の他方を有する。いくつかの実施形態において、ソース領域２３２及び／又はドレイン領域２３４が、ケイ素、ゲルマニウム、シリコンゲルマニウムなどといった任意の適切な半導体材料から形成されるが、これらに限定されない。いくつかの実施形態において、ソース領域２３２及びドレイン領域２３４が、エピタキシャル堆積プロセスといった任意の適切な堆積プロセスを使用して形成されうる。
いくつかの実施形態において、層間誘電体（ＩＬＤ：ｉｎｔｅｒ－ｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ）層２２０が、基板２００、ソース領域２３２／ドレイン領域２３４、ダミーゲート構造２０８、及び側壁スペーサ２１０の上にブランケット堆積される。ＩＬＤ層２２０は、従来の化学気相堆積方法（例えば、プラズマ強化化学気相堆積及び減圧化学気相堆積）を使用して堆積されうる。一実施形態において、ＩＬＤ層２２０が、ドープされていない酸化ケイ素、ドープされた酸化ケイ素（例えば、ＢＰＳＧ、ＰＳＧ）、窒化ケイ素、及び酸窒化ケイ素といった任意の良く知られた誘電材料から形成されるが、これらには限定されない。その後、ＩＬＤ層２２０が、従来の化学機械的な平坦化方法を使用して研磨されて、元のようにダミーゲート構造２０８の上部が露出する。いくつかの実施形態において、ＩＬＤ層２２０が研磨されて、ダミーゲート構造２０８の上部及び側壁スペーサ２１０の上部が露出する。
プロセス１０４では、図２Ｂに示すように、ダミーゲート構造２０８が除去されて、超格子構造２０４のチャネル領域２１４が露出する。ダミーゲート構造２０８が除去される間、ＩＬＤ層２２０が、ソース領域２３２／ドレイン領域２３４を保護する。ダミーゲート構造２０８は、プラズマドライエッチング又はウェットエッチングといった従来のエッチング方法を使用して除去されうる。いくつかの実施形態において、ダミーゲート構造２０８がポリシリコンを含み、ダミーゲート構造が選択的エッチングプロセスによって除去される。いくつかの実施形態において、ダミーゲート構造２０８がポリシリコンを含み、超格子構造２０４が、ケイ素（Ｓｉ）とシリコンゲルマニウム（ＳｉＧｅ）とが交互になった層を含む。
プロセス１０６では、図２Ｃに示すように、超格子構造２０４内の半導体材料層２２４の間の剥離層２２６が選択的にエッチングされる。例えば、超格子構造２０４が、ケイ素層及びシリコンゲルマニウム層で構成される場合には、シリコンゲルマニウムが選択的にエッチングされて、チャネルナノワイヤ２４０を形成する。剥離層２２６、例えばシリコンゲルマニウムは、半導体材料層２２４の層に対して選択的な任意の周知のエッチャントを使用して除去することができ、ここで、エッチャントは、半導体材料層２２４の層よりも著しく速い速度で、剥離層２２６の層をエッチングする。いくつかの実施形態において、選択的ドライエッチング又はウェットエッチングプロセスが使用されうる。いくつかの実施形態において、半導体材料層２２４がケイ素であり、剥離層２２６がシリコンゲルマニウムである場合には、シリコンゲルマニウムの層が、限定はしないが、カルボン酸／硝酸／ＨＦ水溶液、及びクエン酸／硝酸／ＨＦ水溶液といったウェットエッチング剤を使用して、選択的に除去されうる。剥離層２２６が除去されると、半導体材料層２２４の間にボイド２２８が残る。半導体材料層２２４間のボイド２２８は、厚さが約３ｎｍ～約２０ｎｍである。残った半導体材料層２２４が、ソース領域２３２／ドレイン領域２３４に結合されたチャネルナノワイヤ２４０の垂直アレイを形成する。チャネルナノワイヤ２４０は、基板２００の上面２０２に対して平行に延びており、チャネルナノワイヤ２４０の単一の列を形成するよう互いに揃えられている。ソース領域２３２及びドレイン領域２３４の形成、並びに、任意の横方向エッチング停止層（図示せず）の形成によって、有利に、チャネル構造の形成における自己整合及び構造的完全性がもたらされる。
プロセス１０８では、図２Ｄに示されるように、チャネル領域２１４内で露出した半導体材料層２２４が、１つ以上のドーピングプロセスに曝されて、ドープされた半導体材料層２４５を形成する。いくつかの実施形態において、露出した半導体材料層２２４にドープすることが、半導体材料層２２４をドーパントガスに曝すことによって行われる。ドーパントガスは、半導体材料層２２４と反応しうる当業者に知られた任意の適切なガスとすることができる。いくつかの実施形態において、ドーパントがｎ型ドーパントである。いくつかの実施形態において、ドーパントがｐ型ドーパントである。いくつかの実施形態において、ドーパントが、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、リン（Ｐ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）、窒素（Ｎ）、又はアンチモン（Ｓｂ）のうちの１つ以上から選択される。いくつかの実施形態において、ドーパントガスがＢ２Ｈ６を含む。いくつかの実施形態において、ドーパントガスが、本質的にＢ２Ｈ６からなる。このように使用されるとき、「本質的に～からなる（ｃｏｎｓｉｓｔｓ ｅｓｓｅｎｔｉａｌｌｙ ｏｆ）」という表現は、活性ドーパント種の合計が、総ドーピング種の約９５％、９８％、９９％又は９９．５％以上であることを意味する。例えば、半導体材料層２２４又は他の気体種に対して不活性のままである希釈ガス及び／又はキャリアガスは含まれない。
いくつかの実施形態において、１つ以上のドーピングプロセスが、アニールプロセスを含む。１つ以上の実施形態において、半導体材料層２２４をドーパントガスに曝すことによって、ドーパントの濃度勾配は、ドープされた半導体材料層２４５の外側端面におけるドーパント濃度がドープされた半導体材料層２４５の内側部分における濃度よりも高くなるように、形成される。いくつかの実施形態において、ドーパント濃度が、アニーリング後で不均一のままである。いかなる特定の動作理論にも拘束されることなく、ドーパントの均一性の度合が、素子をターンオンするためのゲート電圧、又は半導体部分の通電能力に影響を与えると考えられる。いくつかの実施形態において、ドーパント濃度勾配が、最も外側の０．５ｎｍ、０．７５ｎｍ、１ｎｍ、１．２５ｎｍ、１．５ｎｍ、１．７５ｎｍ又は２ｎｍにわたって濃度が一桁下がるように制御される。
いくつかの実施形態において、アニーリングによって、ドープされた半導体材料層２４５内のドーパント濃度が、ドープされた半導体材料層２４５の厚さ全体で均一化され又はより均一に分布するようになる。いくつかの実施形態において、ドープされた半導体材料層２４５が、当該層の表面からの任意の所与の距離において、平均ドーパント濃度の５０％、６０％、７０％、８０％、９０％又は９５％の範囲内にあるドーパント濃度を有する。
いくつかの実施形態において、ドープされた半導体材料層２４５のいずれかの総ドーパント濃度が、約１０１７～１０２１ａｔｏｍｓ／ｃｍ３の範囲内にある。いくつかの実施形態において、ドープされた半導体材料層２４５のいずれかの総ドーパント濃度が、約１０１８～１０１９ａｔｏｍｓ／ｃｍ３の範囲内にある。いくつかの実施形態において、ドーパントは、約１０１９ａｔｏｍｓ／ｃｍ３の総ドーパント濃度を有するホウ素を含む。
ドープされた半導体材料層２４５のアニーリングは、当業者に知られた任意の適切なアニーリングプロセス及び条件によって行われる。いくつかの実施形態において、アニーリングは、スパイクアニール又はレーザアニールのうちの１つ以上を含む。
方法１００のプロセス１１０は、いくつかの実施形態に係る１つ以上のポストドーピング処理を表している。１つ以上のポストドーピングプロセスは、ｈＧＡＡ素子を完成させるために、当業者に知られたプロセスのいずれかによって行われうる。図２Ｅ及び図２Ｆを参照すると、いくつかの実施形態において、酸化物層２５２が、ドープされた半導体材料層２４５上で形成され又は成長する。酸化物層２５２は、当業者に知られた任意の適切な技術によって形成される任意の適切な酸化物でありうる。
図示の実施形態では、高誘電率誘電体２５４が、酸化物層２５２上に形成されている。高誘電率誘電体２５４は、当業者に知られた任意の適切な堆積技術によって堆積させられた任意の適切な高誘電率誘電材料とすることができる。いくつかの実施形態の高誘電率誘電体２５４は、酸化ハフニウムを含む。いくつかの実施形態において、窒化チタン、タングステン、コバルト、アルミニウム等といった導電性材料２５６が、高誘電率誘電体２５４上に存在する。導電性材料２５６は、原子層堆積（ＡＬＤ）といった任意の適切な堆積プロセスを使用して形成され、各ドープされた半導体材料層２４５の周囲の、均一な厚さを有する層の形成を保証する。
いくつかの実施形態において、ゲート電極２４２が、基板２００上に形成されており、ドープされた半導体材料層２４５のそれぞれを囲んでいる。ゲート電極２４２は、当該技術分野で知られた任意の適切なゲート電極材料から形成されうる。ゲート電極材料は、原子層堆積（ＡＬＤ）といった任意の適切な堆積プロセスを使用して堆積させられており、ゲート電極２４２が、ドープされた半導体材料層２４５のそれぞれの周り及びドープされた半導体材料層２４５のそれぞれの間に形成されることを保証する。本明細書に記載の方法を使用して形成された、結果的に得られた素子は、本開示の一実施形態に係る水平ゲートオールアラウンド素子である。本開示のいくつかの実施形態は、ソース領域とドレイン領域との間のチャネル内のナノワイヤ又はナノシートとしてのドープされた半導体材料層２４５を含む水平ゲートオールアラウンド素子を対象とする。
いくつかの実施形態は、ゲート電圧が約０．４００Ｖ以上の水平ゲートオールアラウンド素子を含む半導体素子を対象とする。いくつかの実施形態において、上記素子のゲート電圧は、約０．４２５Ｖ以上であり、すなわち０．４５０Ｖである。いくつかの実施形態において、上記素子をターンオンするために要するゲート電圧が、ドーパントを含まない類似した素子をターンオンするために必要なゲート電圧の約１４０％以上である。いくつかの実施形態において、上記素子をターンオンにするために要するゲート電圧が、ドーパントを含まない類似した素子をターンオンするためのゲート電圧の１～２倍の範囲内にある。このように使用される場合、「類似した素子（ｓｉｍｉｌａｒ ｄｅｖｉｃｅ）」は、ドーピングプロセス無しで、注目する素子と同じやり方で準備される。
本明細書全体を通じての、「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「或る特定の実施形態（ｃｅｒｔａｉｎ ｅｍｂｏｄｉｍｅｎｔｓ）」、「１つ以上実施形態（ｏｎｅ ｏｒ ｍｏｒｅ ｅｍｂｏｄｉｍｅｎｔｓ）」、又は、「或る実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」に対する言及は、実施形態に関連して説明されている特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。ゆえに、本明細書全体の様々な箇所での「１つ以上の実施形態で」、「或る特定の実施形態で」、「一実施形態で」、又は「或る実施形態において」などの表現の表出は、必ずしも、本開示の同じ実施形態に言及するものではない。更に、特定の特徴、構造、材料、又は特性は、１つ以上の実施形態において、任意の最適なやり方で組み合わされうる。
本明細書の開示は具体的な実施形態を参照して説明されているが、当業者は、記載される実施形態が本開示の原則及び用途の単なる例示であることが分かるであろう。本開示の思想及び範囲から逸脱することなく、本開示の方法及び装置に対して様々な修正及び変更を行い得ることが、当業者には明らかであろう。ゆえに、本開示は、添付の特許請求の範囲及びその均等物の範囲にある修正例及び変形例を含みうる。

Claims (19)

  1. 半導体素子を形成する方法であって、
    複数の積層された対において交互に配置された複数の第１の層及び対応する複数の第２の層を含む超格子構造を、前記第１の層のそれぞれ又は前記第２の層のそれぞれを除去するために選択的にエッチングして、前記超格子構造内の複数のボイドと、ソース領域とドレイン領域との間に延在する複数の半導体材料層と、を形成することと、
    前記複数の半導体材料層にドーパント含有ガスをドープして、前記半導体材料層に損傷を生じさせることなく、ドープされた半導体材料層を形成することと、
    を含む、方法。
  2. ドーパントガス源が、前記半導体材料層上のドーパントの表面濃度を形成する、請求項１に記載の方法。
  3. 前記ドーパントの表面濃度を含む前記半導体材料層をアニール環境に曝露して、前記半導体材料層の厚さ全体にわたって、ドーパントの濃度を均一化することをさらに含む、請求項２に記載の方法。
  4. 前記アニール環境は、温度が約７５０℃以上である、請求項３に記載の方法。
  5. アニーリングが約５秒以下の間行われる、請求項４に記載の方法。
  6. 前記半導体材料層の前記厚さ全体にわたる前記ドーパントの濃度が、約１０１７ａｔｏｍｓ／ｃｍ３～約１０２１ａｔｏｍｓ／ｃｍ３の範囲内にある、請求項３に記載の方法。
  7. 前記ドーパントが、約１０１９ａｔｏｍｓ／ｃｍ３のホウ素を含む、請求項６に記載の方法。
  8. 前記半導体素子が、ゲート電圧が約０．４００Ｖ以上の水平ゲートオールアラウンド素子を含む、請求項６に記載の方法。
  9. 前記素子をターンオンするために要する前記ゲート電圧が、前記ドーパントを含まない素子をターンオンするために要する前記ゲート電圧の約１４０％以上である、請求項８に記載の方法。
  10. 前記素子をターンオンするために要する前記ゲート電圧が、前記ドーパントを含まない素子をターンオンするための前記ゲート電圧の１～２倍の範囲内にある、請求項８に記載の方法。
  11. 基板の上面上に前記超格子構造を形成することをさらに含む、請求項１に記載の方法。
  12. 前記超格子構造の第１の端部に隣接する前記ソース領域と、前記超格子構造の対向する第２の端部に隣接する前記ドレイン領域と、を形成することを更に含む、請求項１１に記載の方法。
  13. 前記第１の層が、少なくとも１つのＩＩＩ－Ｖ族材料を含み、前記第２の層が、少なくとも１つのＩＩＩ－Ｖ族材料を含み、前記第１の層と前記第２の層とは異なる材料を含む、請求項１に記載の方法。
  14. 前記第１の層がシリコンゲルマニウム（ＳｉＧｅ）を含み、前記第２の層がケイ素（Ｓｉ）を含む、請求項１３に記載の方法。
  15. 前記超格子構造を選択的にエッチングすることが、シリコンゲルマニウム（ＳｉＧｅ）を含む前記第１の層をエッチングし、ケイ素（Ｓｉ）を含む前記第２の層を残すことを含む、請求項１４に記載の方法。
  16. 前記第１の層及び前記第２の層の厚さは、それぞれ約３ｎｍ～約２０ｎｍである、請求項１に記載の方法。
  17. ソース領域とドレイン領域との間に複数の水平ドープ半導体材料層を含む、水平ゲートゲートオールアラウンド素子。
  18. 前記水平ドープ半導体材料層が、均一濃度のドーパントを含む、請求項１７に記載の素子。
  19. 命令が格納されたコンピュータ可読媒体であって、前記命令は、実行されると、半導体素子を形成する方法を引き起こす、コンピュータ可読媒体であって、
    前記方法が、
    複数の積層された対において交互に配置された複数の第１の層及び対応する複数の第２の層を含む超格子構造を、前記第１の層のそれぞれ又は前記第２の層のそれぞれを除去するために選択的にエッチングして、前記超格子構造内の複数のボイドと、ソース領域とドレイン領域との間に延在する複数の半導体材料層と、を形成することと、
    前記複数の半導体材料層にドーパント含有ガスをドープして、前記半導体材料層に損傷を生じさせることなく、ドープされた半導体材料層を形成することと、を含む、コンピュータ可読媒体。
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