JP2023536856A - ゲートオールアラウンドナノシート入出力デバイスのためのコンフォーマル酸化 - Google Patents

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superlattice structure
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ミョンソン キム，
マイケル ストルフィ，
ベンジャミン コロンボー，
アンディ ロー，
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Applied Materials Inc
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Abstract

水平ゲートオールアラウンドデバイスとその製造方法について記載されている。ｈＧＡＡデバイスは、デバイスのソース領域とドレイン領域との間の半導体材料の上に酸化層を含む。方法は、電子デバイスのソース領域とドレイン領域との間の半導体材料層のラジカルプラズマ酸化（ＲＰＯ）を含む。【選択図】図２Ｆ

Description

［０００１］ 本開示の実施形態は、概して、基板特徴を充填する方法に関する。より具体的には、本開示の実施形態は、高品質なＩ／Ｏ酸化物を形成するための方法を対象としている。
［０００２］ トランジスタは、ほとんどの集積回路において重要な構成要素となっている。トランジスタの駆動電流、及びその結果である速度は、トランジスタのゲート幅に比例するため、一般的に高速なトランジスタほどゲート幅を大きくする必要がある。そのため、トランジスタのサイズと速度はトレードオフの関係にあり、最大駆動電流と最小サイズという相反する目標を達成するために、フィン型電界効果トランジスタ（ｆｉｎＦＥＴ）が開発された。ＦｉｎＦＥＴは、トランジスタの実装面積を著しく増大させずにトランジスタのサイズを大幅に増大できるフィン型チャネル領域を特徴とし、現在多くの集積回路に適用されている。しかし、ＦｉｎＦＥＴには特有の欠点がある。
［０００３］ 回路密度の向上と高性能化を実現するため、トランジスタデバイスの特徴サイズは縮小し続けており、静電結合を改善し、寄生容量やオフ状態でのリーク電流などの悪影響を低減するためのトランジスタデバイス構造の改良が求められている。トランジスタの構造の例としては、平面構造、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）構造、水平ゲートオールアラウンド（ｈＧＡＡ）構造などが挙げられる。ｈＧＡＡデバイス構造は、積層構成でサスペンドされ、かつソース／ドレイン領域によって接続された、いくつかの格子整合チャネルを含む。ｈＧＡＡ構造は、優れた静電制御をもたらし、相補型金属酸化物半導体（ＣＭＯＳ）ウエハの製造に広く採用することが可能である。
［０００４］ 従来のＩ／Ｏ酸化物処理は、現場以外で予洗浄するため、低品質な自然酸化物の再成長、低密度のＡＬＤ型酸化物堆積、ナノシート間のスペースが直線的に減少する堆積、ダウンストリーム集積（すなわちマルチＶｔ）の制限、並びに、ＡＬＤ膜を高密度化するための追加の後処理をもたらし、コストが増大し、複雑さを増す。
［０００５］ 本開示の１つ又は複数の実施形態は、半導体デバイスを形成する方法を対象とする。この方法は、複数の半導体材料層を予洗浄し、自然酸化物及び／又は残留物を除去すること、及び複数の半導体材料層上に酸化物層を形成することを含む。
［０００６］ 本開示の別の実施形態は、水平ゲートオールアラウンドデバイスを対象としている。処理装置は、ソース領域とドレイン領域との間の複数の水平半導体材料層を取り囲む酸化物層を含む。
［０００７］ 本開示の他の実施形態は、処理チャンバのコントローラによって実行されると、処理チャンバに、自然酸化物及び／又は残留物を除去するため複数の半導体材料層を予洗浄する工程と、ラジカルプラズマ酸化を使用して複数の半導体材料層上に酸化物層を形成する工程とを行わせる命令を含む非一時的コンピュータ可読媒体を対象とする。
［０００８］ 上述の本開示の特徴を詳細に理解しうるように、上記で簡単に要約された本開示のより具体的な説明が、実施形態を参照することによって得られ、一部の実施形態は、添付の図面に例示されている。しかし、本開示は他の等しく有効な実施形態も許容しうることから、添付の図面は、この開示の典型的な実施形態のみを例示しており、したがって、本開示の範囲を限定すると見なすべきではないことに留意されたい。
１つ又は複数の実施形態による、方法の処理フロー図である。 １つ又は複数の実施形態による、電子デバイスの断面図を示す。 １つ又は複数の実施形態による、電子デバイスの断面図を示す。 １つ又は複数の実施形態による、電子デバイスの断面図を示す。 １つ又は複数の実施形態による、電子デバイスの断面図を示す。 １つ又は複数の実施形態による、電子デバイスの断面図を示す。 １つ又は複数の実施形態による、電子デバイスの断面図を示す。 １つ又は複数の実施態様による、電子デバイスの断面図を示す。 １つ又は複数の実施形態による、電子デバイスの断面図を示す。 １つ又は複数の実施形態による、電子デバイスの断面図を示す。 １つ又は複数の実施形態による、電子デバイスの断面図を示す。 １つ又は複数の実施形態による、電子デバイスの断面図を示す。 １つ又は複数の実施形態による、電子デバイスの断面図を示す。 １つ又は複数の実施形態による、電子デバイスの断面図を示す。 １つ又は複数の実施形態による、クラスタツールを示す。
［００１３］ 本開示のいくつかの例示的な実施形態について説明する前に、本開示は以下の説明で明示される構造又は処理ステップの詳細に限定されるわけではないことを理解されたい。本開示は、他の実施形態も実現可能であり、様々な方法で実践又は実行することが可能である。
［００１４］ 本明細書及び添付の特許請求の範囲において使用される「基板」という用語は、処理が作用する表面又は表面の一部分を表している。基板に対して言及がなされるとき、文脈上他のことが明示されない限り、基板の一部のみを指すことがありうることも、当業者は理解されたい。さらに、基板上への堆積に対して言及がなされるとき、それは、ベア基板と、１つ又は複数の膜又は特徴が堆積又は形成された基板との両方を意味しうる。
［００１５］ 本明細書で使用される「基板」とは、製造処理中に膜処理が実施される任意の基板又は基板上に形成された材料表面のことを指す。例えば、処理が実施されうる基板表面には、用途に応じて、ケイ素、酸化ケイ素、ストレインドシリコン、シリコンオンインシュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ：ＳＯＩ）、炭素がドープされた酸化ケイ素、窒化ケイ素、ドープされたケイ素、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに、金属、金属窒化物、金属合金、及びその他の導電性材料など、他の任意の材料が含まれる。基板は、半導体ウエハを含むが、これに限定されない。基板は、基板表面を研磨、エッチング、還元、酸化、ヒドロキシル化（又はさもなければ化学官能性を付与するためにターゲット化学部分（ｃｈｅｍｉｃａｌ ｍｏｉｅｔｉｅｓ）を生成又は接合する）、アニール、及び／又はベークするための前処理プロセスに曝露されてもよい。基板自体の表面上で直接膜処理することに加えて、本開示では、開示された任意の膜処理ステップは、以下でより詳細に開示される基板上に形成された下層にも実施されうる。「基板表面」という用語は、文脈が示すように、かかる下層を含むことが意図される。したがって、例えば、膜／層又は部分的な膜／層が基板表面上に堆積している場合、新たに堆積した膜／層の露出面が基板表面となる。所与の基板表面が何を含むかは、どのような膜が堆積されるか、並びに使用される特定の化学的性質に左右されることになる。
［００１６］ 本明細書及び添付の特許請求の範囲で使用される「前駆体」、「反応物」、「反応性ガス」などの用語は、基板表面と反応しうる任意のガス種を指すために、交換可能に使用される。
［００１７］ トランジスタは、半導体デバイス上に形成されることが多い、回路構成要素又は回路素子である。回路設計に応じて、キャパシタ、インダクタ、抵抗、ダイオード、導電線、又は他の素子に加えて、トランジスタが半導体デバイス上に形成される。一般的に、トランジスタは、ソース領域とドレイン領域との間に形成されるゲートを含む。１つ又は複数の実施形態では、ソース領域及びドレイン領域は、ドープされた基板領域を含んでよく、特定の応用に適したドーピングプロファイルを示しうる。ゲートは、チャネル領域の上に配置されるものであり、基板のゲート電極とチャネル領域との間に介在するゲート誘電体を含む。
［００１８］ 本明細書で使用される「電界効果トランジスタ」又は「ＦＥＴ」という用語は、電界を使用してデバイスの電気的挙動を制御するトランジスタを指す。エンハンスメントモード電界効果トランジスタは、一般的に低温で非常に高い入力インピーダンスを示す。ドレイン端子とソース端子との間の伝導度は、本体とデバイスのゲートとの間の電圧差によって発生するデバイス内の電界によって制御される。ＦＥＴの３つの端子は、キャリアがチャネルに入るソース（Ｓ）と、キャリアがチャネルから出るドレイン（Ｄ）と、チャネルの伝導度を調整するゲート（Ｇ）である。慣例的に、ソース（Ｓ）からチャネルに入る電流はＩＳ、ドレイン（Ｄ）からチャネルに入る電流はＩＤと表記される。ドレイン－ソース間電圧はＶＤＳと表記される。ゲート（Ｇ）に電圧を印加することによって、ドレインでチャネルに入る電流（すなわち、ＩＤ）を制御することができる。
［００１９］ 金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は電界効果トランジスタ（ＦＥＴ）の一種である。これは絶縁ゲートを有し、その電圧がデバイスの導電率を決定する。印加される電圧量に応じて導電率を変化させるこの能力は、電子信号を増幅させるか、又は切り替えるために使用される。ＭＯＳＦＥＴは、本体電極と本体上部に位置し、ゲート誘電体層によって他のすべてのデバイス領域から絶縁されたゲート電極との間の金属酸化膜半導体（ＭＯＳ）容量による電荷集中の変調に基づいている。ＭＯＳキャパシタと比較して、ＭＯＳＦＥＴは２つの端子（ソースとドレイン）を有し、それぞれが本体領域によって分離された個々の高ドープ領域に接続されている。これらの領域は、ｐ型でもｎ型でもよいが、いずれも同じ型であり、本体領域とは逆の型である。ドーピングの型名の後に「＋」符号が示されているように、ソースとドレインは（本体とは異なり）高濃度ドーピングされている。
［００２０］ ＭＯＳＦＥＴがｎチャネル型すなわちｎＭＯＳ ＦＥＴの場合には、ソースとドレインはｎ＋領域で、本体はｐ領域となる。ＭＯＳＦＥＴがｐチャネル型すなわちｐＭＯＳ ＦＥＴの場合には、ソースとドレインはｐ＋領域で、本体はｎ領域となる。ソースは、チャネルを流れる電荷キャリア（ｎチャネルは電子、ｐチャネルは正孔）の供給源であることからこのように名付けられており、同様にドレインは、電荷キャリアがチャネルから離れる場所であることから、このように名付けられている。
［００２１］ 本明細書で使用される「フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）」という用語は、チャネルの２面又は３面にゲートを配置し、ダブルゲート構造又はトリプルゲート構造を形成した基板上に作られたＭＯＳＦＥＴトランジスタを指す。ＦｉｎＦＥＴデバイスは、チャネル領域が基板上で「フィン」を形成していることから、ＦｉｎＦＥＴという一般名が付けられている。ＦｉｎＦＥＴデバイスは、高速なスイッチング時間と高い電流密度を有する。
［００２２］ 本明細書で使用される「ゲートオールアラウンド（ＧＡＡ）」という用語は、ゲート材料がチャネル領域をすべての面で取り囲む電子デバイス（例えば、トランジスタ）を指す。ＧＡＡトランジスタのチャネル領域は、ナノワイヤ又はナノスラブ、バー型チャネル、又は当業者に既知の他の適切なチャネル構成を含みうる。１つ又は複数の実施形態では、ＧＡＡデバイスのチャネル領域は、複数の水平ナノワイヤ又は水平バーを垂直方向に間隔を空けて有し、ＧＡＡトランジスタを積層型水平ゲートオールアラウンド（ｈＧＡＡ）トランジスタにする。
［００２３］ 本明細書で使用される「ナノワイヤ」という用語は、ナノメートル（１０－９メートル）の単位の直径を有するナノ構造を指す。ナノワイヤはまた、長さと幅の比が１０００を超えると定義することもできる。あるいは、厚さや直径が数十ナノメートル以下に制限され、長さが制限されていない構造体をナノワイヤと定義することもできる。ナノワイヤは、トランジスタや一部のレーザ用途に使用され、１つ又は複数の実施形態では、半導体材料、金属材料、絶縁材料、超伝導材料、又は分子材料で作られている。１つ又は複数の実施形態では、ナノワイヤは、ロジックＣＰＵ、ＧＰＵ、ＭＰＵ、及び揮発性（例えば、ＤＲＡＭ）及び不揮発性（例えば、ＮＡＮＤ）デバイス用のトランジスタに使用される。
［００２４］ 従来のＩ／Ｏ酸化物処理は、現場以外で予洗浄するため、低品質な自然酸化物の再成長、低密度のＡＬＤ型酸化物堆積、ナノシート間のスペースが直線的に減少する堆積、ダウンストリーム集積（すなわちマルチＶｔ）の制限、並びに、ＡＬＤ膜を高密度化するための追加の後処理をもたらし、コストが増大し、複雑さを増す。したがって、１つ又は複数の実施形態は、低品質な自然酸化物を除去し、再成長を抑制し、予洗浄とＩ／Ｏ酸化物形成との間のｑ時間を排除する、統合的かつ選択的な予洗浄処理を有利に提供する。１つ又は複数の実施形態では、酸化は密度が高いという利点があり、処理後の高密度化のステップが不要となる。１つ又は複数の実施形態では、シリコンナノシート（ＮＳ）は、成長する間に消費されるという利点があり、より多くのＮＳ－ＮＳ空間を作り出し、ダウンストリーム集積化窓（すなわち、マルチＶｔ）を促進することができる。いくつかの実施形態では、表面を部分的に酸化することによって、ゲートとインナースペーサの誘電率（ｋ値）を低下させる利点がある。
［００２５］ 本開示の１つは複数の実施形態は、図を参照して説明される。１つ又は複数の実施形態の方法では、標準的な処理フローを使用してオールアラウンドトランジスタが製造される。１つ又は複数の実施形態では、ダミーゲート除去後、統合されたインシトゥ（その場）予洗浄が行われ、ダミーゲート酸化物が除去される。これに続いて、コンフォーマル酸化、スペーサ処理が真空を破らずに行われる。
［００２６］ 図１は、本開示のいくつかの実施形態による半導体デバイスを形成するための方法１００のフロー図を示す。方法１００は、本開示のいくつかの実施形態による半導体構造の製造の段階を示す図２Ａ～図２Ｆに関して、以下で説明される。図２Ａ～図２Ｆは、１つ又は複数の実施形態による電子デバイス（例えば、ｈＧＡＡ）の断面図である。方法１００は、半導体デバイスの製造処理の複数のステップの一部であってもよい。これに従って、方法１００は、クラスタツールに連結された任意の適切な処理チャンバで実行することができる。クラスタツールは、エッチング、堆積、物理的気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、酸化、又は半導体デバイスの製造に使用される他の任意の適切なチャンバなど、半導体デバイスを製造するための処理チャンバを含んでもよい。
［００２７］ 方法１００は、工程１０２で、（図２Ａに示したように）上面２０２を有する基板２００を提供することによって開始される。いくつかの実施形態では、基板２００は、バルク半導体基板であってもよい。本明細書で使用される「バルク半導体基板」という用語は、基板全体が半導体材料からなる基板を指す。バルク半導体基板は、半導体構造を形成するための任意の適切な半導体材料及び／又は半導体材料の組み合わせを含みうる。例えば、半導体層は、結晶シリコン（例えば、Ｓｉ＜１００＞又は、Ｓｉ＜１１１＞）、酸化ケイ素、ストレインドシリコン、シリコンゲルマニウム、ドープされた又はドープされていないポリシリコン、ドープされた又はドープされていないシリコンウエハ、パターニングされた又はパターニングされていないウエハ、ドープされたシリコン、ゲルマニウム、ガリウムヒ素、又は他の適切な半導体材料など、１つ又は複数の材料を含みうる。いくつかの実施形態では、半導体材料はケイ素（Ｓｉ）である。１つ又は複数の実施形態では、半導体基板２００は、例えば、ケイ素（Ｓｉ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウムスズ（ＧｅＳｎ）、他の半導体材料、又はこれらの任意の組合せなどの半導体材料を含む。１つ又は複数の実施形態では、基板２００は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）、又はリン（Ｐ）のうちの１つ又は複数を含む。基板を形成しうる材料のいくつかの例が本明細書に記載されているが、パッシブ及びアクティブ電子デバイス（例えば、トランジスタ、メモリ、コンデンサ、インダクタ、抵抗器、スイッチ、集積回路、増幅器、光電子デバイス、又は任意の他の電子デバイス）を構築できる基礎として機能しうる任意の材料が、本開示の主旨及び範囲内に含まれる。
［００２８］ いくつかの実施形態では、半導体材料は、ｎ型ドープされた（ｎ－Ｓｉ）、又はｐ型ドープされた（ｐ－Ｓｉ）などのドープされた材料であってよい。いくつかの実施形態では、基板は、イオン注入処理などの任意の適切な処理を使用してドープされてもよい。本明細書で使用される「ｎ型」という用語は、製造時に真性半導体に電子供与体元素をドープすることによって作られる半導体を指す。ｎ型という用語は、電子が持つ負の電荷に由来している。ｎ型半導体では、電子が多数キャリアで、正孔が少数キャリアとなる。本明細書で使用される「ｐ型」という用語は、ウェル（又は孔）の正電荷を指す。ｎ型半導体とは逆に、ｐ型半導体は電子濃度よりも高い正孔濃度を有する。ｐ型半導体では、正孔が多数キャリアで、電子が少数キャリアとなる。１つ又は複数の実施形態では、ドーパントは、ホウ素（Ｂ）、ガリウム（Ｇａ）、リン（Ｐ）、ヒ素（Ａｓ）、他の半導体ドーパント、又はこれらの組み合わせのうちの１つ又は複数から選択される。いくつかの実施形態では、寄生ボトムデバイスのターンオンを防止するため、基板は、基板２００の表面の第１の位置に高用量のドーパントを提供するようにドープされてもよい。例えば、いくつかの実施形態では、基板の表面は、約１０１８ａｔｏｍｓ／ｃｍ３～約１０１９ａｔｏｍｓ／ｃｍ３のドーパント密度を有しうる。
［００２９］ 少なくとも１つの超格子構造２０４は、（図２Ａに描かれているように）基板２００の上面２０２の上に形成される。超格子構造２０４は、複数の積層ペアになるように交互に配置された、複数の犠牲層２２４と、これに対応する複数のチャネル層２２６とを含む。いくつかの実施形態では、複数の積層された層群は、シリコン（Ｓｉ）及びシリコンゲルマニウム（ＳｉＧｅ）群を含む。いくつかの実施形態では、複数の犠牲層２２４及び対応する複数のチャネル層２２６は、超格子構造２０４の形成に適した任意の数の格子整合材料ペアを含みうる。いくつかの実施形態では、複数の犠牲層２２４及び対応する複数のチャネル層２２６は、約２～約５０ペアの格子整合材料を含む。
［００３０］ 典型的には、寄生デバイスは、超格子構造２０４の底部に存在することになる。いくつかの実施形態では、寄生デバイスのターンオンを抑制するために、上述したように、基板へのドーパントの注入が使用される。いくつかの実施形態では、基板２００は、超格子構造２０４の底部が除去されない基板部分を含むようにエッチングされ、基板部分が超格子構造２０４の底部リリース層として機能することを可能にする。
［００３１］ １つ又は複数の実施形態では、いくつかの実施形態における犠牲層２２４及びチャネル層２２６の厚さは、約２ｎｍ～約５０ｎｍの範囲、約３ｎｍ～約２０ｎｍの範囲、又は約２ｎｍ～約１５ｎｍの範囲にある。いくつかの実施形態では、犠牲層２２４の平均厚さは、チャネル層２２６の平均厚さの０．５倍から２倍以内である。
［００３２］ いくつかの実施形態では、誘電体材料２４６は、従来の化学気相堆積法を使用して基板２００上に堆積される。いくつかの実施形態では、誘電体材料２４６は、超格子構造２０４の底部が基板２００から形成されるように、基板２００の上面２０２の下に凹設される。
［００３３］ 図２Ｂを参照すると、いくつかの実施形態では、置換ゲート構造（例えば、ダミーゲート構造２０８）は、超格子構造２０４の上に、かつ、超格子構造２０４に隣接して形成される。ダミーゲート構造２０８は、トランジスタデバイスのチャネル領域を画定する。ダミーゲート構造２０８は、当技術分野で既知の任意の適切な従来の堆積及びパターニング処理を使用して形成されうる。
［００３４］ いくつかの実施形態では、側壁スペーサ２１０は、ダミーゲート構造２０８の外側側壁に沿って形成される。いくつかの実施形態の側壁、側壁スペーサ２１０は、例えば、窒化ケイ素、酸化ケイ素、酸窒化ケイ素、炭化ケイ素など、当技術分野で既知の適切な絶縁材料からなる。いくつかの実施形態では、側壁、側壁スペーサ２１０は、原子層堆積、プラズマ強化原子層堆積、プラズマ強化化学気相堆積又は低圧化学気相堆積など、当技術分野で既知の任意の適切な従来の堆積及びパターニング処理を使用して形成されている。
［００３５］ いくつかの実施形態では、埋め込まれたソース領域２３２及びドレイン領域２３４は、それぞれソーストレンチ及びドレイントレンチ内に形成される。いくつかの実施形態では、ソース領域２３２は超格子構造２０４の第１の端部に隣接して形成され、ドレイン領域２３４は超格子構造の第２の反対側の端部に隣接して形成される。図２Ｃに示される実施形態では、ソース領域２３２又はドレイン領域２３４のうちの１つが、超格子構造２０４の前面に示されている。超格子構造２０４の他端は、ソース領域２３２又はドレイン領域２３４のうちの他方を有する。いくつかの実施形態では、ソース領域２３２及び／又はドレイン領域２３４は、シリコン、ゲルマニウム、シリコンゲルマニウムなどの任意の適切な半導体材料から形成されるが、これらに限定されるわけではない。いくつかの実施形態では、ソース領域２３２及びドレイン領域２３４は、エピタキシャル堆積処理などの任意の適切な堆積処理を使用して形成されてもよい。
［００３６］ いくつかの実施形態では、層間誘電体（ＩＬＤ）層２２０が、ソース／ドレイン領域２３２、２３４、ダミーゲート構造２０８、及び側壁スペーサ２１０を含む基板２００上にブランケット堆積される。ＩＬＤ層２２０は、従来の化学気相堆積法（例えば、プラズマ化学気相堆積法及び低圧化学気相堆積法）を使用して堆積されてもよい。１つ又は複数の実施形態では、ＩＬＤ層２２０は、ドープされていない酸化ケイ素、ドープされた酸化ケイ素（例えば、ＢＰＳＧ、ＰＳＧ）、窒化ケイ素、及び酸窒化ケイ素などの任意の適切な誘電体材料から形成されるが、これらに限定されるわけではない。１つ又は複数の実施形態では、ＩＬＤ層２２０は次に、ダミーゲート構造２０８の上部を露出させるため、従来の化学機械平坦化法を使用して研磨される。いくつかの実施形態では、ＩＬＤ層２２０は、ダミーゲート構造２０８の上部及び側壁スペーサ２１０の上部を露出させるため、研磨される。
［００３７］ 図２Ｄに示すように、工程１０４では、超格子構造２０４のチャネル領域２１４を露出させるため、ダミーゲート構造２０８が除去される。ＩＬＤ層２２０は、ダミーゲート構造２０８を除去する間、ソース／ドレイン領域２３２、２３４を保護する。ダミーゲート構造２０８は、プラズマドライエッチング又は湿式エッチングなど、任意の従来のエッチング方法を使用して除去することができる。いくつかの実施形態では、ダミーゲート構造２０８はポリシリコンを含み、ダミーゲート構造２０８は、選択的エッチング処理によって除去される。いくつかの実施形態では、ダミーゲート構造２０８はポリシリコンを含み、超格子構造２０４は、シリコン（Ｓｉ）とシリコンゲルマニウム（ＳｉＧｅ）の交互層を含む。
［００３８］ 図２Ｅに示すように、工程１０６では、チャネル層２２６は、超格子構造２０４の犠牲層２２４の間で選択的にエッチングされる。例えば、超格子構造２０４がシリコン（Ｓｉ）層とシリコンゲルマニウム（ＳｉＧｅ）層とで構成されている場合、シリコンゲルマニウム（ＳｉＧｅ）を選択的にエッチングしてチャネルナノワイヤ２４０を形成することができる。チャネル層２２６、例えばシリコンゲルマニウム（ＳｉＧｅ）は、エッチャントがチャネル層２２６の層を犠牲層２２４の層よりも著しく高速でエッチングするように、犠牲層２２４の層に対して選択的な任意の周知のエッチャントを使用して除去されてもよい。いくつかの実施形態では、選択的ドライエッチング又は湿式エッチングが使用されうる。いくつかの実施形態では、犠牲層２２４がシリコン（Ｓｉ）であり、チャネル層２２６がシリコンゲルマニウム（ＳｉＧｅ）である場合、シリコンゲルマニウムの層は、カルボン酸／硝酸／ＨＦ水溶液及びクエン酸／硝酸／ＨＦ水溶液などの湿式エッチャントを使用して選択的に除去されるが、これらに限定されるわけではない。チャネル層２２６が除去されると、犠牲層２２４の間にボイド２２８が残る。犠牲層２２４の間のボイド２２８は、約３ｎｍ～約２０ｎｍの厚さを有する。残存する犠牲層２２４は、ソース／ドレイン領域２３２、２３４に連結されたチャネルナノワイヤ２４０の垂直アレイを形成する。チャネルナノワイヤ２４０は、基板２００の上面２０２と平行に走り、互いに整列して１列のチャネルナノワイヤ２４０を形成する。ソース領域２３２及びドレイン領域２３４の形成、並びに任意選択による横方向エッチング停止層の形成は、有利には、チャネル構造の形成において自己整合及び構造的完全性を提供する。
［００３９］ 図２Ｆ及び図３Ａ～図３Ｂに示されるように、工程１０８では、デバイスは、ゲート上の任意の酸化物を除去するためにインシトゥ（その場）で予洗浄される。予洗浄は、ゲートの表面に存在する自然酸化物を除去することができる。予洗浄処理は、ドライエッチング処理、湿式エッチング処理、又はこの両方の組み合わせを含みうる。
［００４０］ このような実施形態では、ドライエッチング処理は、従来のプラズマエッチング、又はカリフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ， Ｉｎｃ．から入手可能なＳｉＣｏＮｉ（商標）エッチング処理などの遠隔プラズマ支援ドライエッチング処理を含んでもよく、デバイスは、Ｈ２、ＮＦ３、及び／又はＮＨ３プラズマ核種、例えば、プラズマ励起水素及びフッ素核種に曝露される。例えば、いくつかの実施形態では、デバイスは、Ｈ２、ＮＦ３、及びＮＨ３プラズマへの同時曝露が行われうる。ＳｉＣｏＮｉ（商標）エッチング処理は、ＳｉＣｏＮｉ（商標）Ｐｒｅｃｌｅａｎチャンバ内で実行することができる。ＳｉＣｏＮｉ（商標）Ｐｒｅｃｌｅａｎチャンバは、Ｃｅｎｔｕｒａ（登録商標）、Ｄｕａｌ ＡＣＰ、Ｐｒｏｄｕｃｅｒ（登録商標）ＧＴ、及びＥｎｄｕｒａ（登録商標）プラットフォームを含む様々なマルチ処理プラットフォームのうちの１つに統合可能で、これらはＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ（登録商標）から入手可能である。湿式エッチング処理は、フッ化水素（ＨＦ）酸最終処理（すなわち、いわゆる「ＨＦ最終（ＨＦ ｌａｓｔ）」処理）を含んでよく、この処理では表面のＨＦエッチングが実施され、これにより、表面は水素終端されたままとなる。あるいは、エピタキシャル成長前の他の任意の液体ベースでの予洗浄処理が採用されうる。いくつかの実施形態では、処理は、自然酸化物除去のための昇華エッチングを含んでいる。エッチング処理は、プラズマ又は熱ベースのものになりうる。プラズマ処理は、任意の適切なプラズマ（例えば、導電結合プラズマ、誘導結合プラズマ、マイクロ波プラズマ）になりうる。
［００４１］ 図３Ａ及び図３Ｂを参照すると、インナースペーサ２１０は、異なる材料を含みうる。いくつかの実施形態では、２つの隣接するナノシート犠牲層２２４の間に位置するインナースペーサ２１０ｂは、窒化ケイ素（ＳｉＮ）を含みうる。他の実施形態では、ナノシート半導体層２２４の上面の上に位置するインナースペーサ２１０ａは、インナースペーサ２１０ｂとは異なる低誘電率材料を含みうる。
［００４２］ 図２Ｆ及び図３Ｃ～図３Ｄを参照すると、工程１１０では、犠牲層２２４上に酸化物層２５０が形成される。１つ又は複数の実施形態では、酸化物層２５０は、環境気圧下の水素（Ｈ２）ガスと酸素（Ｏ２）ガスの雰囲気中、約７００℃～約９００℃の範囲の温度でラジカルプラズマ酸化（ＲＰＯ）により形成される。酸化物層２５０は、当業者に既知の任意の適切な材料を含みうる。１つ又は複数の実施形態では、酸化物層２５０は、酸化ケイ素（ＳｉＯｘ）を含む。図３Ｄは、犠牲層２２４上に酸化物層２５０が成長する様子を示す模式図である。１つ又は複数の実施形態では、酸化物層２５０は、犠牲層２２４の表面上にコンフォーマルに成長する（又は形を成す）。酸化物層２５０は、犠牲層２２４が直接酸化されるため、高密度である。酸化により犠牲層２２４（例えばシリコン（Ｓｉ））ナノシートが消費され、各ナノシート犠牲層２２４の間の空間、例えば距離、幅がより多く確保され、したがってダウンストリーム集積化窓（すなわちマルチＶｔ）が促進される。１つ又は複数の実施形態では、犠牲層２２４はシリコン（Ｓｉ）を含み、かつ酸化物層２５０は酸化ケイ素（ＳｉＯｘ）を含み、シリコン（Ｓｉ）に対する酸化ケイ素（ＳｉＯｘ）の比率は約３：１である。いくつかの実施形態では、酸化物層２５０は酸化物層厚ｔＯを有し、かつ犠牲層２２４は半導体材料層厚ｔＳを有し、酸化物層厚と半導体材料層厚の比率は３：１である。
［００４３］ 犠牲層２２４を消費する酸化に加えて、工程１１２では、スペーサ２１０が部分的に酸化され、スペーサ２１０の誘電率（ｋ値）を押し下げる。
［００４４］ １つ又は複数の実施形態では、方法１００の工程１１４は、１つ又は複数の酸化後処理工程を表す。１つ又は複数の酸化後処理は、ｈＧＡＡデバイスを完成させるために当業者に既知の処理のいずれかによって可能である。図３Ｅ～図３Ｇを参照すると、いくつかの実施形態では、高誘電率誘電体２５２が酸化物層２５０上に形成される。高誘電率誘電体２５２は、当業者に既知の任意の適切な堆積技法によって堆積される、任意の適切な高誘電率誘電体材料でありうる。いくつかの実施形態の高誘電率誘電体２５２は、ハフニウム酸化物を含む。いくつかの実施形態では、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）などの導電性材料２５４が、高誘電率誘電体２５２上に堆積される。導電性材料２５４は、犠牲層２２４の各々の周囲に均一な厚さを有する層を確実に形成するために、限定するものではないが、原子層堆積（ＡＬＤ）などの任意の適切な堆積処理を使用して形成されうる。
［００４５］ いくつかの実施形態では、ゲート電極２５６は基板２００上に形成され、導電性材料２５４を取り囲む。ゲート電極２５６は、当技術分野で既知の任意の適切なゲート電極材料から形成されうる。ゲート電極材料２５６は、ゲート電極２５６が犠牲層２２４のそれぞれの周囲及び間に形成されるように、原子層堆積（ＡＬＤ）などの任意の適切な堆積処理を使用して堆積される。
［００４６］ 本明細書に記載の方法を使用して結果的に形成されるデバイスは、本開示の実施形態による、水平ゲートオールアラウンド（ｈＧＡＡ）デバイスである。本開示のいくつかの実施形態は、ソース領域とドレイン領域との間のチャネルにおけるナノワイヤ又はナノスラブとしての犠牲層２２４の周りにＲＰＯ酸化物層２５０を含む水平ゲートオールアラウンドデバイスを対象とする。
［００４７］ 本開示の１つ又は複数の実施形態は、半導体デバイスを形成する方法を対象とする。１つ又は複数の実施形態では、半導体デバイスを形成する方法は、複数の積層ペアに交互に配置された、複数の半導体材料層と、対応する複数のリリース層とを含む超格子構造を、選択的にエッチングして、半導体材料層の各々又はリリース層の各々を除去して、超格子構造内に複数のボイドと、ソース領域とドレイン領域との間に延びる複数の半導体材料層とを形成することと、複数の半導体材料層を酸化させて酸化半導体材料層を形成することと、を含む。
［００４８］ 本開示の追加の実施形態は、図４に示されるように、ＧＡＡデバイスの形成のための処理ツール３００及び記載された方法を対象とする。Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ（登録商標）から入手可能なＣｅｎｔｕｒａ（登録商標）、Ｄｕａｌ ＡＣＰ、Ｐｒｏｄｕｃｅｒ（登録商標）ＧＴ、Ｅｎｄｕｒａ（登録商標）プラットフォーム、並びにその他の処理システム含む様々なマルチプロセッシングプラットフォームが利用されうる。図４を参照すると、クラスタツール３００は、複数の側面を有する少なくとも１つの中央移送ステーション３１４を含む。ロボット３１６は、中央移送ステーション３１４内に配置され、ロボットブレード及びウエハを複数の側面の各々に移動させるように構成される。
［００４９］ 概して、クラスタツールは、基板の中心検出及び配向、ガス抜き、アニーリング、堆積及び／又はエッチングを含む様々な機能を実行する、複数のチャンバを備えるモジュールシステムである。１つ又は複数の実施形態によれば、クラスタツールは、少なくとも第１のチャンバ及び中央移送チャンバを含む。中央移送チャンバは、処理チャンバとロードロックチャンバとの間で基板を往復搬送することができるロボットを収容することができる。移送チャンバは、通常、真空状態に維持され、基板を１つのチャンバから別のチャンバへ、及び／又はクラスタツールの前端に位置決めされたロードロックチャンバへ往復搬送するための中間ステージを提供する。しかし、実際のチャンバの構成及び組合せは、本明細書に記載の処理の具体的なステップを実施するという目的のために、変更されうる。使用されうるその他の処理チャンバは、周期的層堆積（ＣＬＤ）、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、エッチング、予洗浄、化学洗浄、熱処理（ＲＴＰなど）、プラズマ窒化、ガス抜き、配向付け、ヒドロキシル化、及びその他の基板処理を含むが、これらに限定されるわけではない。クラスタツールのチャンバ内で処理を実行することにより、後続膜の堆積に先立って酸化を起こすことなく、空気中の不純物による基板の表面汚染が回避されうる。
［００５０］ 図４を参照すると、クラスタツール３００は、中央移送ステーションに接続され、処理ステーションとも称される複数の処理チャンバ３０８、３１０、及び３１２を備える。様々な処理チャンバは、隣接する処理ステーションから分離された別個の処理領域を提供する。処理チャンバは、限定するものではないが、予洗浄チャンバ、堆積チャンバ、アニーリングチャンバ、エッチングチャンバ、選択的エッチングチャンバなどを含む、任意の適切なチャンバとすることができる。処理チャンバ及び構成要素の特定の配置は、クラスタツールに応じて変更することができ、本開示の範囲を限定するものとして解釈されるべきではない。
［００５１］ いくつかの実施形態では、クラスタツール３００は、犠牲層２２４を選択的にエッチング／トリミングするための等方性エッチングチャンバを含む。いくつかの実施形態の等方性エッチングチャンバは、１つ又は複数のフッ素ベースのドライエッチングチャンバーを含む。いくつかの実施形態では、クラスタツール３００は、中央移送ステーションに接続された予洗浄チャンバを含む。
［００５２］ 図４に示す実施形態では、ファクトリインターフェース３１８がクラスタツール３００の前面に接続されている。ファクトリインターフェース３１８は、ファクトリインターフェース３１８の前面３１９上のローディング及びアンローディング用のチャンバ３０２を含む。
［００５３］ ローディングチャンバ及びアンローディングチャンバ３０２のサイズ及び形状は、例えば、クラスタツール３００内で処理される基板に応じて変化しうる。図示された実施形態では、ローディングチャンバ及びアンローディングチャンバ３０２は、複数のウエハがカセット内に配置されたウエハカセットを保持するようにサイズ決定される。
［００５４］ ロボット３０４は、ファクトリインターフェース３１８内にあり、ローディングチャンバとアンローディングチャンバ３０２との間を移動することができる。ロボット３０４は、ファクトリインターフェース３１８を通してローディングチャンバ３０２内のカセットからロードロックチャンバ３２０までウエハを移送することができる。ロボット３０４はまた、ファクトリインターフェース３１８を通してロードロックチャンバ３２０からアンローディングチャンバ３０２内のカセットまでウエハを移送することができる。
［００５５］ いくつかの実施形態のロボット３１６は、一度に複数のウエハを独立して移動させることができるマルチアームロボットである。ロボット３１６は、移送チャンバ３１４の周囲のチャンバ間でウエハを移動させるように構成される。個々のウエハは、第１のロボット式機構の遠位端に位置するウエハ移送ブレード上に担持される。
［００５６］ システムコントローラ３５７は、ロボット３１６、及び複数の処理チャンバ３０８、３１０及び３１２と通信している。システムコントローラ３５７は、処理チャンバ及びロボットを制御することができる任意の適切な構成要素でありうる。例えば、システムコントローラ３５７は、中央処理装置（ＣＰＵ）３９２、メモリ３９４、入出力３９６、適切な回路３９８、及びストレージを含むコンピュータでありうる。
［００５７］ 処理は一般的に、システムコントローラ３５７のメモリに、ソフトウェアルーチンとして記憶されてよく、プロセッサによって実行されると、本開示の処理を処理チャンバに実行させる。当該ソフトウェアルーチンは、プロセッサによって制御されるハードウェアから遠隔に位置する第２のプロセッサ（図示せず）によって記憶及び／又は実行されてもよい。本開示の方法の一部又はすべてをハードウェアで実行されてもよい。このように、処理は、ソフトウェア内に実装され、ハードウェア（例えば、特定用途向け集積回路又は他の種類のハードウェア実装形態）又はソフトウェアとハードウェアとの組合せで、コンピュータシステムを使用して実行されうる。ソフトウェアルーチンは、プロセッサによって実行されると、汎用コンピュータを、処理が実行されるようにチャンバの動作を制御する特定用途コンピュータ（コントローラ）に変換する。
［００５８］ いくつかの実施形態では、システムコントローラ３５７は、犠牲層２２４及びスペーサ２１０上への酸化物層２５０の堆積を制御する構成を有する。
［００５９］ １つ又は複数の実施形態では、処理ツールは、ウエハを移動させるように構成されたロボットを備える中央移送ステーションと、複数の処理ステーションであって、各処理ステーションが中央移送ステーションに接続され、隣接する処理ステーションの処理領域から分離された処理領域を提供し、堆積チャンバ、プラズマチャンバ、硬化チャンバ、エッチングチャンバを含む、複数の処理ステーションと、中央移送ステーション及び複数の処理ステーションに接続されたコントローラであって、ロボットを起動して、処理ステーションの間でウエハを移動させ、かつ処理ステーションの各々で発生する処理を制御するように構成された、コントローラと、を備える。
［００６０］ 本明細書全体を通じて、「一実施形態」、「特定の実施形態」、「１つ又は複数の実施形態」、又は「実施形態」に対する言及は、その実施形態に関連して説明されている特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体の様々な箇所で登場する「１つ又は複数の実施形態で」、「特定の実施形態で」、「一実施形態で」、又は「実施形態で」など文言は、必ずしも、本開示の同一の実施形態に言及するものではない。さらに、１つ又は複数の実施形態において特定の特徴、構造、材料、又は特性を任意の適切な態様で組み合わせてもよい。
［００６１］ 本明細書の開示は特定の実施形態を参照して説明されているが、これらの実施形態は、本開示の原理及び応用の例示にすぎないことを理解されたい。本開示の主旨及び範囲から逸脱することなく、本開示の方法及び装置に対して様々な改変及び変形を行いうることが、当業者には自明であろう。したがって、本開示は、添付の特許請求の範囲及びその均等物の範囲に含まれる改変及び変形を含むことが意図されている。

Claims (20)

  1. 複数の半導体材料層を予洗浄し、自然酸化物及び／又は残留物を除去することと、
    前記複数の半導体材料層上に酸化物層を形成することと、
    を含む、半導体デバイスを形成する方法。
  2. 前記酸化物層を形成することが、前記半導体材料層のラジカルプラズマ酸化（ＲＰＯ）を含む、請求項１に記載の方法。
  3. 前記ラジカルプラズマ酸化が、環境気圧下の水素（Ｈ２）ガスと酸素（Ｏ２）ガスの雰囲気中、約７００℃～約９００℃の範囲の温度で行われる、請求項２に記載の方法。
  4. 予洗浄の前に、複数の積層ペアに交互に配置された、前記複数の半導体材料層と、対応する複数のリリース層とを含む超格子構造を、選択的にエッチングして、前記半導体材料層の各々又は前記リリース層の各々を除去して、前記超格子構造内に複数のボイドと、ソース領域とドレイン領域との間に延びる前記複数の半導体材料層とを形成することをさらに含む、請求項１に記載の方法。
  5. 前記超格子構造の第１の端部に隣接して前記ソース領域と、前記超格子構造の第２の反対側の端部に隣接して前記ドレイン領域とを形成することをさらに含む、請求項４に記載の方法。
  6. 基板の上面の上に前記超格子構造を形成することをさらに含む、請求項４に記載の方法。
  7. 前記超格子構造を選択的にエッチングすることは、前記半導体材料層をエッチングし、前記リリース層を残すことを含む、請求項４に記載の方法。
  8. 半導体デバイスは、水平ゲートオールアラウンドデバイスを含む、請求項１に記載の方法。
  9. 前記第１の層がシリコンゲルマニウム（ＳｉＧｅ）を含み、前記第２の層がシリコン（Ｓｉ）を含む、請求項１に記載の方法。
  10. 前記超格子構造を選択的にエッチングすることは、前記シリコンゲルマニウム（ＳｉＧｅ）の第１の層をエッチングし、前記シリコン（Ｓｉ）の第２の層を残すことを含む、請求項９に記載の方法。
  11. 前記酸化物層が酸化ケイ素（ＳｉＯｘ）を含む、請求項９に記載の方法。
  12. 前記第１の層及び前記第２の層の厚さはそれぞれ、約３ｎｍ～約２０ｎｍである、請求項１に記載の方法。
  13. 前記酸化物層上に高誘電率誘電体層を形成することと、
    前記高誘電率誘電体層上に導電層を形成することと、
    をさらに含む、請求項１に記載の方法。
  14. 前記高誘電率誘電体２５２がハフニウム酸化物を含み、前記導電層が窒化チタン（ＴｉＮ）、タングステン（Ｗ）、コバルト（Ｃｏ）、及びアルミニウム（Ａｌ）のうちの１つ又は複数を含む、請求項１３に記載の方法。
  15. 前記方法は、真空を破壊せずに、処理チャンバ内で実行される、請求項１に記載の方法。
  16. ソース領域とドレイン領域との間の複数の水平半導体材料層を取り囲む酸化物層を含む、水平ゲートオールアラウンドデバイス。
  17. 前記酸化物層が酸化物層厚を有し、前記半導体材料層が半導体材料層厚を有し、前記酸化物層厚と前記半導体材料層厚の比率は３：１である、請求項１６に記載のデバイス。
  18. 複数の前記水平半導体材料層は、シリコン（Ｓｉ）を含み、前記酸化物層は、酸化ケイ素（ＳｉＯｘ）を含む、請求項１６に記載のデバイス。
  19. 記憶された命令を有する非一時的なコンピュータ可読媒体であって、前記命令は、実行されると、半導体デバイスを形成する方法を引き起こし、前記方法は、
    複数の半導体材料層を予洗浄して、自然酸化物及び／又は残留物を除去することと、
    ラジカルプラズマ酸化を使用して、複数の前記半導体材料層上に酸化物層を形成することと、
    を含む、非一時的なコンピュータ可読媒体。
  20. 処理チャンバのコントローラによって実行されると、前記処理チャンバに、
    予洗浄の前に、複数の積層ペアに交互に配置された、複数の半導体材料層と対応する複数のリリース層とを含む超格子構造を選択的にエッチングして、前記半導体材料層の各々又は前記リリース層の各々を除去して、前記超格子構造内に複数のボイドと、ソース領域とドレイン領域との間に延びる前記複数の半導体材料層とを形成する、さらなる工程を実行させる命令をさらに含む、請求項１９に記載の非一時的なコンピュータ可読媒体。
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